JP7323107B2 - 光電変換素子 - Google Patents

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Description

この発明は、光電変換素子に関する。
従来、バックコンタクト型の光起電装置が知られている（特許文献１）。特許文献１に記載の光起電装置は、ヘテロ接合構造を有し、基板と、基板の一方の面に配置された非晶質シリコン層と、非晶質シリコン層上に配置されたｎ型非晶質シリコン層と、非晶質シリコン層上においてｎ型非晶質シリコン層の配置領域と異なる領域に配置されたｐ型非晶質シリコン層と、ｎ型非晶質シリコン層上に配置された電極と、ｐ型非晶質シリコン層上に配置された電極とを備える。
特表２０１０－５２２９７６号公報
ヘテロバックコンタクト型の光電変換素子においては、非単結晶半導体層と電極が接するため、光電変換素子の光入射側の表面から入射した光は、電極が無い領域よりも電極が形成された領域の方が裏面での反射率が小さくなるという問題があった。特に、非晶質シリコン層と金属電極が直接接触する場合、裏面での反射率の低下が顕著であった。一方、少数キャリアを収集するための電極幅は、Ｅ－ｓｈａｄｅ（光電変換素子の面内方向におけるＢＳＦ（Back Surface Field）の中心から少数キャリアを収集する電極端までの距離）に影響する。Ｅ－ｓｈａｄｅをできるだけ小さくすることによって少数キャリアの移動距離を短くすることができ、光電流の収集を増やすことができる。
そこで、この発明の実施の形態によれば、光電流を増加させることが可能な光電変換素子を提供する。
（構成１）
この発明の実施の形態によれば、光電変換素子は、結晶半導体基板と、第１の非単結晶半導体層と、第２の非単結晶半導体層と、第１の電極と、第２の電極とを備える。結晶半導体基板は、第１の導電型を有する。第１の非単結晶半導体層は、結晶半導体基板の一方の面に配置されるとともに第１の導電型を有する。第２の非単結晶半導体層は、結晶半導体基板の一方の面において、少なくとも、第１の非単結晶半導体層の配置領域と異なる領域に配置されるとともに第１の導電型と反対の第２の導電型を有する。第１の電極は、第１の非単結晶半導体層上に配置される。第２の電極は、第２の非単結晶半導体層上に配置される。光電変換素子は、結晶半導体基板の面内方向において第１の非単結晶半導体層と第２の非単結晶半導体層が交互に配置された領域を有する。そして、結晶半導体基板の面内方向において隣り合う第１の非単結晶半導体層の間に位置する第２の非単結晶半導体層は、結晶半導体基板の面内方向において第１の非単結晶半導体層から隣り合う第１の非単結晶半導体層へ向かう第１の方向に、第２の電極が配置された第１の電極配置領域と、第２の電極が配置された第２の電極配置領域と、第１の電極配置領域と第２の電極配置領域との間に第２の電極が配置されていない非電極配置領域とを有する。
（構成２）
構成１において、交互に配置された領域において、隣り合う第２の非単結晶半導体層の間に位置する第１の非単結晶半導体層は、第１の方向に第１の電極が配置された第３の電極配置領域と、第１の電極が配置された第４の電極配置領域と、第３の電極配置領域と第４の電極配置領域との間に第１の電極が配置されていない非電極配置領域とを有する。
（構成３）
構成１または構成２において、第２の非単結晶半導体層は、第１の方向において第２の非単結晶半導体層の一方端側に配置された第１の電極配置領域と、第１の方向において第１の電極配置領域と離間して第２の非単結晶半導体層の一方端側と反対側の他方端側に配置された第２の電極配置領域とを有する。
（構成４）
構成３において、第２の非単結晶半導体層は、更に、第１の電極配置領域と第２の電極配置領域とを接続する第２の電極が配置された第５の電極配置領域を有する。
（構成５）
構成１から構成４のいずれかにおいて、光電変換素子は、第１の電極と導電性接着材で接続された第１の配線と、第２の電極と導電性接着材で接続された第２の配線とを更に備える。
（構成６）
構成４において、光電変換素子は、第１の電極と導電性接着材で接続された第１の配線と、第２の電極と導電性接着材で接続された第２の配線とを更に備える。第２の配線は、少なくとも、第５の電極配置領域において、導電性接着材によって第２の電極に接続されている。
光電流を増加させることができる。
実施の形態１による光電変換素子の平面図である。 図１に示す線ＩＩ－ＩＩ間における光電変換素子の断面図である。 図１に示す線ＩＩＩ－ＩＩＩ間における光電変換素子の断面図である。 図１から図３に示す光電変換素子の製造工程を示す第１の工程図である。 図１から図３に示す光電変換素子の製造工程を示す第２の工程図である。 図１から図３に示す光電変換素子の製造工程を示す第３の工程図である。 電極配置領域の形状の例を示す図である。 実施例１および実施例２を用いたときの短絡光電流の比較を示す図である。 セルの反射率と電極面積率との関係を示す図である。 電極６，７と配線との接続状態を示す平面図である。 実施の形態２による光電変換素子の平面図である。 図１１に示す線ＸＩＩ－ＸＩＩ間における光電変換素子の断面図である。 実施の形態３による光電変換素子の平面図である。 図１３に示す線ＸＩＶ－ＸＩＶ間における光電変換素子の断面図である。 図１３および図１４に示す光電変換素子の製造工程を示す第１の工程図である。 図１３および図１４に示す光電変換素子の製造工程を示す第２の工程図である。 図１３および図１４に示す光電変換素子の製造工程を示す第３の工程図である。 実施の形態３による別の光電変換素子の平面図である。 図１８に示す線ＸＩＸ－ＸＩＸ間における光電変換素子の断面図である。
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
［実施の形態１］
図１は、実施の形態１による光電変換素子の平面図である。図２は、図１に示す線ＩＩ－ＩＩ間における光電変換素子の断面図である。図３は、図１に示す線ＩＩＩ－ＩＩＩ間における光電変換素子の断面図である。なお、図１は、光入射側と反対側から見た光電変換素子の平面図である。また、図１から図３においては、ｘ軸、ｙ軸およびｚ軸を規定する。
図１から図３を参照して、実施の形態１による光電変換素子１０は、半導体基板１と、反射防止膜２と、ｉ型非晶質半導体層３と、ｎ型非晶質半導体層４と、ｐ型非晶質半導体層５と、電極６，７とを備える。
半導体基板１は、例えば、ｎ型単結晶シリコン基板からなり、１００～２００μｍの厚さを有する。また、半導体基板１は、例えば、（１００）の面方位および１～１０Ωｃｍの比抵抗を有する。そして、半導体基板１は、光入射側の表面にテクスチャ構造を有する。
反射防止膜２は、半導体基板１の光入射側の表面に配置される。反射防止膜２は、例えば、酸化シリコンおよびシリコンナイトライドの積層構造からなる。この場合、酸化シリコンが半導体基板１に接して配置され、シリコンナイトライドが酸化シリコンに接して配置される。そして、反射防止膜２は、例えば、１００～１０００ｎｍの膜厚を有する。
ｉ型非晶質半導体層３は、半導体基板１の一方の面の全面に配置される。
ｎ型非晶質半導体層４は、ｉ型非晶質半導体層３上において、少なくとも、ｐ型非晶質半導体層５が配置される領域と異なる領域に配置される。ｎ型非晶質半導体層４は、例えば、ｎ型非晶質シリコンからなり、ｘ軸方向に延びた長方形の平面形状を有する。
ｐ型非晶質半導体層５は、ｉ型非晶質半導体層３上においてｉ型非晶質半導体層３に接して配置される。ｐ型非晶質半導体層５は、例えば、ｐ型非晶質シリコンからなる。
ｎ型非晶質半導体層４が、少なくともｐ型非晶質半導体層５の配置領域と異なる領域に配置され、ｘ軸方向に延びた平面形状を有する結果、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、ｙ軸方向において交互に配置される。
電極６は、ｎ型非晶質半導体層４上に配置される。そして、電極６は、ｘ軸方向に沿って所望の間隔で配置された複数の電極配置領域６１に配置された構造からなる。
電極７は、ｐ型非晶質半導体層５上に配置される。そして、電極７は、ｘ軸方向に沿って所望の間隔で配置された複数の電極配置領域７１に配置された構造からなる。電極配置領域７１は、第１の電極配置領域７１ａと、第２の電極配置領域７１ｂとからなる。電極配置領域７１ａは、ｙ軸方向におけるｐ型非晶質半導体層５の一方端側に配置される。電極配置領域７１ｂは、ｙ軸方向において電極配置領域７１ａと離間してｙ軸方向におけるｐ型非晶質半導体層５の他方端側に配置される。
ｙ軸方向において隣り合う電極６，７間において、電極６が形成されていないｘ軸方向の位置は、電極７が形成されていないｘ軸方向の位置と異なる。また、電極７の幅（ｙ軸方向の長さ）は、電極６の幅（ｙ軸方向の長さ）よりも広い。
電極７が複数の電極配置領域７１に配置される結果、ｐ型非晶質半導体層５は、電極７が配置された電極配置領域７１ａと、電極７が配置された電極配置領域７１ｂと、その間に電極７が配置されていない非電極配置領域７１ｃとをｙ軸方向に有する。
ｉ型非晶質半導体層３は、例えば、ｉ型非晶質シリコン、ｉ型非晶質シリコンカーバイド、ｉ型非晶質シリコンナイトライド、ｉ型非晶質シリコンオキサイドおよびｉ型非晶質シリコンナイトライドオキサイド等からなる。そして、ｉ型非晶質半導体層３は、例えば、５～３０ｎｍの膜厚を有する。
「ｉ型」とは、完全な真性の状態だけでなく、十分に低濃度（ｎ型不純物濃度が１×１０１５個／ｃｍ３未満、かつｐ型不純物濃度が１×１０１５個／ｃｍ３未満）であればｎ型またはｐ型の不純物が混入された状態のものも含む意味である。
また、この発明の実施の形態において、「非晶質シリコン」には、シリコン原子の未結合手（ダングリングボンド）が水素で終端されていない非晶質シリコンだけでなく、水素化非晶質シリコンなどのシリコン原子の未結合手が水素等で終端されたものも含まれるものとする。
ｐ型非晶質半導体層５は、例えば、ｐ型非晶質シリコン、ｐ型非晶質シリコンカーバイド、ｐ型非晶質シリコンナイトライド、ｐ型非晶質シリコンオキサイドおよびｐ型非晶質シリコンナイトライドオキサイド等からなる。そして、ｐ型非晶質半導体層５は、例えば、５～３０ｎｍの膜厚を有する。
ｐ型非晶質半導体層５に含まれるｐ型不純物としては、例えば、ボロン（Ｂ）を用いることができる。また、この発明の実施の形態において、「ｐ型」とは、ｐ型不純物濃度が１×１０１５個／ｃｍ３以上の状態を意味する。
ｎ型非晶質半導体層４は、例えば、ｎ型非晶質シリコン、ｎ型非晶質シリコンカーバイド、ｎ型非晶質シリコンナイトライド、ｎ型非晶質シリコンオキサイドおよびｎ型非晶質シリコンナイトライドオキサイド等からなる。そして、ｎ型非晶質半導体層４は、例えば、５～３０ｎｍの膜厚を有する。
なお、ｎ型非晶質半導体層４に含まれるｎ型不純物としては、例えば、リン（Ｐ）を用いることができる。また、この発明の実施の形態において、「ｎ型」とは、ｎ型不純物濃度が１×１０１５個／ｃｍ３以上の状態を意味する。
電極６，７の各々は、例えば、銀からなり、１００～８００ｎｍの厚さを有する。
図４から図６は、それぞれ、図１から図３に示す光電変換素子１０の製造工程を示す第１から第３の工程図である。なお、図４から図６に示す工程図は、図１に示す線ＩＩ－ＩＩ間における断面図を用いて示されている。
図４を参照して、光電変換素子１０の製造が開始されると、半導体基板１’を準備する（図４の工程（ａ））。なお、半導体基板１’は、半導体基板１と同じ面方位、比抵抗、導電型および厚さを有する。
そして、半導体基板１’の一方の面に保護膜２０を形成する（図４の工程（ｂ））。保護膜２０は、例えば、酸化シリコンおよび窒化シリコンからなり、例えば、スパッタリングによって形成される。
その後、保護膜２０が形成された半導体基板１’をＮａＯＨおよびＫＯＨ等のアルカリ溶液（例えば、ＫＯＨ：１～５ｗｔ％、イソプロピルアルコール：１～１０ｗｔ％の水溶液）を用いてエッチングする。これによって、保護膜２０が形成された半導体基板１’の面と反対側の表面が異方性エッチングされ、ピラミッド形状のテクスチャ構造が形成される。そして、保護膜２０を除去することによって半導体基板１が得られる（図４の工程（ｃ）参照）。
引き続いて、半導体基板１のテクスチャ構造が形成された表面に反射防止膜２を形成する（図４の工程（ｄ））。より具体的には、例えば、スパッタリング法によって、酸化シリコンおよびシリコンナイトライドを半導体基板１上に順次堆積することによって反射防止膜２を形成する。
工程（ｄ）の後、半導体基板１のテクスチャ構造が形成された表面と反対側の表面にｉ型非晶質半導体層２１およびｐ型非晶質半導体層２２を順次形成する（図４の工程（ｅ））。ｉ型非晶質半導体層２１およびｐ型非晶質半導体層２２の形成方法は、特に限定されないが、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法が用いられる。
ｉ型非晶質半導体層２１がｉ型非晶質シリコン、ｉ型非晶質シリコンカーバイド、ｉ型非晶質シリコンナイトライド、ｉ型非晶質シリコンオキサイドおよびｉ型非晶質シリコンナイトライドオキサイド等からなる場合、プラズマＣＶＤ法を用いてｉ型非晶質半導体層２１を形成するときの条件は、公知であるので、その公知の条件を用いてｉ型非晶質半導体層２１を形成できる。
また、ｐ型非晶質半導体層２２がｐ型非晶質シリコン、ｐ型非晶質シリコンカーバイド、ｐ型非晶質シリコンナイトライド、ｐ型非晶質シリコンオキサイドおよびｐ型非晶質シリコンナイトライドオキサイド等からなる場合、プラズマＣＶＤ法を用いてｐ型非晶質半導体層２２を形成するときの条件は、公知であるので、その公知の条件を用いてｐ型非晶質半導体層２２を形成できる。
図５を参照して、工程（ｅ）の後、ｐ型非晶質半導体層２２上にレジストを塗布し、その塗布したレジストをフォトリソグラフィによってパターン二ングしてレジストパターン２３を形成する（図５の工程（ｆ））。
次に、レジストパターン２３をマスクとしてｉ型非晶質半導体層２１およびｐ型非晶質半導体層２２の積層体の一部を厚さ方向にエッチングする（図５の工程（ｇ））。これによって、半導体基板１の裏面（テクスチャ構造が形成された面と反対側の表面）の一部を露出させる。また、ｉ型非晶質半導体層３およびｐ型非晶質半導体層５が形成される。
そして、半導体基板１の裏面の露出面およびｐ型非晶質半導体層５に接するようにｉ型非晶質半導体層２４を形成し、その後、ｉ型非晶質半導体層２４の全面に接するようにｎ型非晶質半導体層２５を形成する（図５の工程（ｈ））。ｉ型非晶質半導体層２４およびｎ型非晶質半導体層２５の形成方法は、特に限定されないが、例えば、プラズマＣＶＤ法が用いられる。
ｉ型非晶質半導体層２４がｉ型非晶質シリコン、ｉ型非晶質シリコンカーバイド、ｉ型非晶質シリコンナイトライド、ｉ型非晶質シリコンオキサイドおよびｉ型非晶質シリコンナイトライドオキサイド等からなる場合、プラズマＣＶＤ法を用いてｉ型非晶質半導体層２４を形成するときの条件は、公知であるので、その公知の条件を用いてｉ型非晶質半導体層２４を形成できる。
また、ｎ型非晶質半導体層２５がｎ型非晶質シリコン、ｎ型非晶質シリコンカーバイド、ｎ型非晶質シリコンナイトライド、ｎ型非晶質シリコンオキサイドおよびｎ型非晶質シリコンナイトライドオキサイド等からなる場合、プラズマＣＶＤ法を用いてｎ型非晶質半導体層２５を形成するときの条件は、公知であるので、その公知の条件を用いてｎ型非晶質半導体層２５を形成できる。
工程（ｈ）の後、ｎ型非晶質半導体層２５上にレジストを塗布し、その塗布したレジストをフォトリソグラフィによってパターン二ングしてレジストパターン２６を形成する（図５の工程（ｉ））。
次に、レジストパターン２６をマスクとして用いてエッチングを行い、ｉ型非晶質半導体層２４およびｎ型非晶質半導体層２５の積層体の一部を厚さ方向にエッチングし、その後、レジストパターン２６を除去する。これによって、ｐ型非晶質半導体層５の表面の一部を露出させる（図６の工程（ｊ））。また、ｉ型非晶質半導体層３およびｎ型非晶質半導体層４が形成される。
そして、ｎ型非晶質半導体層４上に電極６を形成する（図６の工程（ｋ））。なお、工程（ｋ）には図示されていないが、ｐ型非晶質半導体層５上に電極７を形成する。ここで、電極６，７は、メタルマスク等によるマスクを用いてスパッタリングまたは蒸着で形成することができる。これによって、光電変換素子１０が完成する。
図７は、電極配置領域の形状の例を示す図である。図７を参照して、電極配置領域７２は、電極配置領域７２a～７２ｄを有する（図７の（ａ）参照）。第１の電極配置領域７２aは、ｙ軸方向におけるｐ型非晶質半導体層５の一方端側にｘ軸方向に沿って直線状に配置される。第２の電極配置領域７２ｂは、ｙ軸方向におけるｐ型非晶質半導体層５の他方端側に電極配置領域７２aと離間して配置され、ｘ軸方向に沿って直線状に配置される。電極配置領域７２ｃは、ｘ軸方向における電極配置領域７２ａの一方端からｙ軸方向に沿って電極配置領域７２ｂの一方端まで直線状に配置される。電極配置領域７２ｄは、ｘ軸方向における電極配置領域７２ａの他方端からｙ軸方向に沿って電極配置領域７２ｂの他方端まで直線状に配置される。電極配置領域７２a～７２ｄは、電極配置領域７１ａ，７１ｂと同じ幅を有する。また、電極配置領域の間に非電極配置領域７２ｅがある。
電極配置領域７３は、電極配置領域７３ａと、非電極配置領域７３ｂとを含む（図７の（ｂ）参照）。電極配置領域７３ａは、矩形の平面形状を有する。非電極配置領域７３ｂは、ｘ軸方向に沿って所望の間隔で電極配置領域７３ａ中に配置される。
電極配置領域７４は、電極配置領域７４ａ～７４ｃを含み、電極配置領域の間に非電極配置領域７４ｄがある（図７の（ｃ）参照）。電極配置領域７４aは、ｙ軸方向におけるｐ型非晶質半導体層５の一方端側にｘ軸方向に沿って直線状に配置される。電極配置領域７４ｂは、ｙ軸方向におけるｐ型非晶質半導体層５の他方端側に電極配置領域７４aと離間して配置され、ｘ軸方向に沿って直線状に配置される。電極配置領域７４ｃは、ｘ軸方向における電極配置領域７４ａの中央部からｙ軸方向に沿って電極配置領域７４ｂの中央部まで直線状に配置される。電極配置領域７４a～７４ｃは、電極配置領域７１ａ，７１ｂと同じ幅を有する。なお、電極配置領域７４ｃは、ｘ軸方向における電極配置領域７４ａの中央部以外の部分からｙ軸方向に沿って電極配置領域７４ｂの中央部以外の部分まで直線状に配置されていてもよい。
電極配置領域７５は、複数の電極配置領域７５１と電極配置領域７５２，７５３とを含む（図７の（ｄ）参照）。複数の電極配置領域７５１は、ｘ軸方向において電極配置領域７５２と電極配置領域７５３との間に配置され、ｘ軸方向に沿って所望の間隔で配置される。電極配置領域７５２，７５３の各々は、鍵型の平面形状を有する。電極配置領域７５３は、電極配置領域７５２をｘ軸方向およびｙ軸方向に反転させたものに相当する。
複数の電極配置領域７５１の各々は、電極配置領域７５１ａ～７５１ｃを含み、電極配置領域の間に非電極配置領域７５１ｄがある。電極配置領域７５１aは、ｙ軸方向におけるｐ型非晶質半導体層５の一方端側にｘ軸方向に沿って直線状に配置される。電極配置領域７５１ｂは、ｙ軸方向におけるｐ型非晶質半導体層５の他方端側に電極配置領域７５１aと離間して配置され、ｘ軸方向に沿って直線状に配置される。電極配置領域７５１ｃは、ｘ軸方向における電極配置領域７５１ａの一方端からｙ軸方向に沿って電極配置領域７５１ｂの他方端まで直線状に配置される。その結果、複数の電極配置領域７５１の各々は、ｙ軸方向に段差を有する階段状の平面形状からなる。そして、複数の電極配置領域７５１がｘ軸方向に配置される場合、ｘ軸方向に隣り合う２つの電極配置領域７５１において、一方の電極配置領域７５１の電極配置領域７５１ａが他方の電極配置領域７５１の電極配置領域７５１ｂに対向するように配置される。
なお、電極配置領域７５においては、電極配置領域７５１ｃは、ｙ軸に沿って配置されていなくてもよく、ｘ軸方向と任意の角度を成すように配置されていればよい。
また、電極配置領域７５１ｃは、ｘ軸方向における電極配置領域７５１ａの任意の位置と、ｘ軸方向における電極配置領域７５１ｂの任意の位置とを接続するように配置されていてもよい。
電極配置領域７６は、複数の電極配置領域７６１と電極配置領域７６２，７６３とを含む（図７の（ｅ）参照）。複数の電極配置領域７６１は、ｘ軸方向において電極配置領域７６２と電極配置領域７６３との間に配置され、ｘ軸方向に沿って所望の間隔で配置される。電極配置領域７６２，７６３の各々は、三角形の平面形状を有する。電極配置領域７６３は、電極配置領域７６２をｘ軸方向およびｙ軸方向に反転させたものに相当する。複数の電極配置領域７６１の各々は、電極配置領域７６１ａ，７６１ｂを含み、電極配置領域の間に非電極配置領域７６１ｃがある。
複数の電極配置領域７６１の各々は、ｘ軸方向と所望の角度（例えば、４５°）を成す直線状の平面形状を有する。
電極配置領域７７は、複数の電極配置領域７７１と電極配置領域７７２，７７３とを含む（図７の（ｆ）参照）。複数の電極配置領域７７１は、ｘ軸方向において電極配置領域７７２と電極配置領域７７３との間に配置され、ｘ軸方向に沿って所望の間隔で配置される。電極配置領域７７２，７７３の各々は、略鍵型の平面形状を有する。電極配置領域７７３は、電極配置領域７７２をｘ軸方向およびｙ軸方向に反転させたものに相当する。
複数の電極配置領域７７１の各々は、電極配置領域７７１ａ～７７１ｃを含み、電極配置領域の間に非電極配置領域７７１ｄがある。電極配置領域７７１aは、ｙ軸方向におけるｐ型非晶質半導体層５の一方端側にｘ軸方向に沿って直線状に配置される。電極配置領域７７１ｂは、ｙ軸方向におけるｐ型非晶質半導体層５の他方端側に電極配置領域７７１aと離間して配置され、ｘ軸方向に沿って直線状に配置される。電極配置領域７７１ｃは、ｘ軸方向における電極配置領域７７１ａの一方端からｘ軸方向と所望の角度（例えば、４５°）を成す方向に沿って電極領配置域７７１ｂの他方端まで直線状に配置される。その結果、複数の電極配置領域７７１の各々は、波型の平面形状を有する。
実施の形態１においては、光電変換素子１０の電極７が配置される電極配置領域は、電極配置領域７１に代えて電極配置領域７２～７７のいずれかからなっていてもよい。この場合も、ｐ型非晶質半導体層５は、電極７が配置された第１の電極配置領域と、電極７が配置された第２の電極配置領域と、その間に電極７が配置されていない非電極配置領域とをｙ軸方向に有する。
電極７が配置される電極配置領域は、電極配置領域７１～７７の形状に限らず、ｎ型非晶質半導体層４とｐ型非晶質半導体層５が交互に配置された領域において、ｐ型非晶質半導体層５が、電極７が配置された第１の電極配置領域と電極７が配置された第２の電極配置領域と、その間に電極７が配置されていない非電極配置領域とをｙ軸方向に有すればよい。
少数キャリアを収集するための電極を配置する領域として、電極配置領域７１および電極配置領域７５を用いたときの仕様を表１に示す。
Figure 0007323107000001
 表１において、実施例１は、電極配置領域７１を表し、実施例２は、電極配置領域７５を表す。また、比較例１，２は、従来の略長方形の平面形状を有する電極配置領域を用いたことを表す。
実施例１において、セルに対する総電極の電極面積率は、５０％であり、比較例１において、セルに対する総電極の電極面積率は、６８％である。実施例１において、ｐ型非晶質半導体層５に配置された電極７（以下、「Ｐ電極」と言う。）の電極面積率は、比較例１に対して０．６５である。
実施例２において、セルに対する総電極の電極面積率は、５８％であり、比較例２において、セルに対する総電極の電極面積率は、７４％である。実施例２において、Ｐ電極の電極面積率は、比較例２に対して０．７５である。
図８は、実施例１および実施例２を用いたときの短絡光電流の比較を示す図である。図８の（ａ）は、実施例１（電極配置領域７１）と比較例１とにおける短絡光電流の比較を示し、図８の（ｂ）は、実施例２（電極配置領域７５）と比較例２とにおける短絡光電流の比較を示す。なお、実施例１（電極配置領域７１）を用いたときの短絡光電流は、比較例１における短絡光電流で規格化されており、実施例２（電極配置領域７５）を用いたときの短絡光電流は、比較例２における短絡光電流で規格化されている。
図８を参照して、実施例１（電極配置領域７１）を用いた場合、短絡光電流は、比較例１に対して１．００１８倍であり、実施例２（電極配置領域７５）を用いた場合、短絡光電流は、比較例２に対して１．００３２倍である。
このように、電極配置領域７１または電極配置領域７５を用いることによって、比較例１，２よりも短絡光電流を増加させることができる。また、実施例２（電極配置領域７５）を用いた方が、実施例１（電極配置領域７１）を用いた場合よりも短絡光電流の増加割合を大きくできる。
図９は、セルの反射率と電極面積率との関係を示す図である。図９において、縦軸は、セルの反射率を表し、横軸は、セルに対する総電極の電極面積率を表す。また、黒丸は、実施例１（電極配置領域７１）を用いたときの反射率を示し、黒四角は、比較例１の反射率を示す。なお、反射率は、一例を示すため、波長１２００ｎｍの光に対する反射率を示している。
図９を参照して、実施例１（電極配置領域７１）を用いた場合、電極面積率が低下するにも関わらず、反射率は、比較例１よりも２％以上高くなる。また、長波長（１０００～１２００ｎｍ）の光に対する反射率の増加が見られた。
このように、ｐ型非晶質半導体層５が、電極が配置された複数の電極配置領域と、その間に電極が配置されていない非電極配置領域とをｙ軸方向に有する構造を用いることによって、長波長（１０００～１２００ｎｍ）の光に対して反射率が増加することが分かった。
図８に示すように、実施例１（電極配置領域７１））および実施例２（電極配置領域７５）を用いたときの短絡光電流がそれぞれ比較例１，２よりも大きくなるのは、Ｅ－ｓｈａｄｅを小さく保ったまま、電極面積率が小さくなることによって、長波長光に対する反射率が増加し、長波長光の吸収量が増加するためと考えられる。
上述したように、光電変換素子１０は、ｐ型非晶質半導体層５が、電極が配置された複数の電極配置領域と、その間に電極が配置されていない非電極配置領域とをｙ軸方向に有する構造を備えるので、光が照射されたときの電流値が増加する。
図１０は、電極６，７と配線との接続状態を示す平面図である。図１０の（ａ）は、電極７を配置する電極配置領域として電極配置領域７１を用いたときの電極６，７と配線との接続状態を示し、図１０の（ｂ）は、電極７を配置する電極配置領域として電極配置領域７５を用いたときの電極６，７と配線との接続状態を示す。
図１０を参照して、配線５０は、電極７と接続される配線であり、配線６０は、ｎ型非晶質半導体層４に配置された電極６（以下、「Ｎ電極」と言う。）と接続される配線である。
図１０の（ａ）を参照して、配線５０，６０は、ｘ軸方向に沿って配置される。電極配置領域７１に配置された電極７は、導電性接着材５１によって配線５０に電気的に接続される。電極配置領域６１に配置された電極６は、導電性接着材５２によって配線６０に電気的に接続される。
図１０の（ｂ）を参照して、配線５０，６０は、ｘ軸方向に沿って配置される。複数の電極配置領域７５に配置された電極７の各々は、導電性接着材５３によって配線５０に電気的に接続される。電極配置領域６１に配置された電極６は、導電性接着材５２によって配線６０に電気的に接続される。
電極７が配置される電極配置領域として電極配置領域７５を用いた場合、配線５０の中央部分（幅方向の中央部分）で電極７と重なる部分があり、電極７と配線５０を接続する導電性接着材５３の位置精度のマージンが広く、電極７と配線５０とを、より安定して接続することができる。
このように、Ｐ電極（電極７）を配置する電極配置領域として電極配置領域７１または電極配置領域７５を用いた場合、配線５０は、ｘ軸方向に沿って配置され、導電性接着材５１（または導電性接着材５３）によって配線５０に電気的に接続される。
導電性接着材は、電極と配線を電気的に接続できればよく、その材質や形状などは特に限定されない。例えば、導電性接着材としてはんだ等を用いてもよい。
従って、電極配置領域７１または電極配置領域７５を用いた場合も、電極７を配線５０に電気的に接続できる。
上記においては、半導体基板１は、ｎ型単結晶シリコンからなると説明したが、実施の形態１においては、これに限らず、半導体基板１は、ｎ型半導体またはｐ型半導体からなっていればよい。半導体基板１がｐ型単結晶半導体またはｐ型多結晶半導体からなる場合、電極６は、電極７よりも幅（ｙ軸方向の長さ）が広く、電極配置領域７ａと同じ平面形状を有する電極配置領域６ａと、電極配置領域７ｂと同じ平面形状を有する電極配置領域６ｂとを含み、電極配置領域６ａは、ｙ軸方向におけるｎ型非晶質半導体層４の一方端側に配置され、電極配置領域６ｂは、ｙ軸方向において電極配置領域６ａと所望の間隔を隔ててｙ軸方向におけるｎ型非晶質半導体層４の他方端側に配置される。また、電極６が配置される電極配置領域は、電極配置領域７２～７７の各々と同じ平面形状を有する電極配置領域から構成されていてもよい。
[実施の形態２]
図１１は、実施の形態２による光電変換素子の平面図である。図１２は、図１１に示す線ＸＩＩ－ＸＩＩ間における光電変換素子の断面図である。
図１１および図１２を参照して、実施の形態２による光電変換素子１０Ａは、図１から図３に示す光電変換素子１０の電極６を電極６Ａに変えたものであり、その他は、光電変換素子１０と同じである。
電極６Ａは、ｎ型非晶質半導体層４上に配置される。そして、電極６Ａが配置される電極配置領域は、複数の電極配置領域６１Ａがｘ軸方向に沿って所望の間隔で配置された構造からなる。電極配置領域６１Ａは、電極配置領域６１ａ，６１ｂからなる。電極配置領域６１ａは、ｙ軸方向におけるｎ型非晶質半導体層４の一方端側に配置される。電極配置領域６１ｂは、ｙ軸方向において電極配置領域６１ａと離間してｙ軸方向におけるｎ型非晶質半導体層４の他方端側に配置される。
なお、電極６Ａが配置される電極配置領域は、図７に示す電極配置領域７２～７７のいずれかからなっていてもよい。この場合、電極６Ａの平面形状は、電極７の平面形状と同じであってもよく、電極７の平面形状と異なっていてもよい。
電極６Ａがｎ型非晶質半導体層４上に配置される結果、ｎ型非晶質半導体層４は、電極が配置された複数の電極配置領域と、その間に電極が配置されていない非電極配置領域とをｙ軸方向に有する。
光電変換素子１０Ａは、図４から図６に示す工程（ａ）～工程（ｋ）に従って製造される。この場合、工程（ｋ）において、電極６Ａ，７がそれぞれｎ型非晶質半導体層４およびｐ型非晶質半導体層５上に形成される。
光電変換素子１０Ａは、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の両方がｙ軸方向に、電極が配置された複数の電極配置領域と、その間に電極が配置されていない非電極配置領域とを有するので、ｎ型非晶質半導体層４が配置された領域においても長波長光に対する反射率が大きくなり、光が照射されたときの電流値を光電変換素子１０よりも更に増加できる。
なお、ｎ型非晶質半導体層４のみがｙ軸方向に、電極が配置された複数の電極配置領域と、その間に電極が配置されていない非電極配置領域を有している構成が考えられるが、実施の形態２は、Ｅ－ｓｈａｄｅを小さく保ったまま、電極面積率がより小さくなることによって、長波長光に対する反射率がより大きくなり、光が照射されたときの電流値をより増加できる。
実施の形態２におけるその他の説明は、実施の形態１における説明と同じである。
[実施の形態３]
図１３は、実施の形態３による光電変換素子の平面図である。図１４は、図１３に示す線ＸＩＶ－ＸＩＶ間における光電変換素子の断面図である。
図１３および図１４を参照して、実施の形態３による光電変換素子１０Ｂは、図１から図３に示す光電変換素子１０のｎ型非晶質半導体層４をｎ型非晶質半導体層４Ａに変え、電極６を電極６Ｂに変えたものであり、その他は、光電変換素子１０と同じである。
ｎ型非晶質半導体層４Ａは、複数のｎ型非晶質半導体層４１Ａを含む。複数のｎ型非晶質半導体層４１Ａは、ｘ軸方向に沿って所望の間隔でｉ型非晶質半導体層３上に配置される。ｎ型非晶質半導体層４１Ａは、ドット状の平面形状を有する。ｘ軸方向において隣接する２つのｎ型非晶質半導体層４１Ａ，４１Ａ間には、ｐ型非晶質半導体層５が配置される。ｎ型非晶質半導体層４１Ａは、ｎ型非晶質半導体層４と同じ材料からなる。
ｎ型非晶質半導体層４１Ａは、電極６Ｂが配置される複数の電極配置領域６１Ｂを含む。電極配置領域６１Ｂは、ｎ型非晶質半導体層４１Ａ上に配置され、ドット状の平面形状を有する。その結果、複数の電極配置領域６１Ｂは、ｘ軸方向に所望の間隔で配列される。
ｎ型非晶質半導体層４Ａがドット状のｎ型非晶質半導体層４１Ａからなる場合、複数のｎ型非晶質半導体層４１Ａは、ｘ軸方向に配列されており、ｎ型非晶質半導体層４Ａおよびｐ型非晶質半導体層５は、ｙ軸方向に交互に配置される。従って、光電変換素子１０Ｂにおいては、ｎ型非晶質半導体層４Ａからｐ型非晶質半導体層５へ向かう方向（またはｐ型非晶質半導体層５からｎ型非晶質半導体層４Ａへ向かう方向）を規定できる。
図１５から図１７は、それぞれ、図１３および図１４に示す光電変換素子１０Ｂの製造工程を示す第１から第３の工程図である。
図１５から図１７に示す工程図は、図４から図６に示す工程図の工程（ｆ）～工程（ｋ）を工程（ｆ－１）～工程（ｋ－１）に変えたものであり、その他は、図４から図６に示す工程図と同じである。
図１５を参照して、光電変換素子１０Ｂの製造が開始されると、上述した工程（ａ）～工程（ｅ）と同じ工程が順次実行される（図１５の工程（ａ）～工程（ｅ））。
そして、工程（ｅ）の後、ｐ型非晶質半導体層２２上にレジストを塗布し、その塗布したレジストをフォトリソグラフィによってパターン二ングしてレジストパターン２７を形成する（図１６の工程（ｆ－１））。
次に、レジストパターン２７をマスクとしてｉ型非晶質半導体層２１およびｐ型非晶質半導体層２２の積層体の一部を厚さ方向にエッチングする（図１６の工程（ｇ－１））。これによって、半導体基板１の裏面（テクスチャ構造が形成された面と反対側の表面）の一部をドット状に露出させる。また、ｉ型非晶質半導体層３およびｐ型非晶質半導体層５が形成される。
そして、半導体基板１の裏面の露出面およびｐ型非晶質半導体層５に接するようにｉ型非晶質半導体層２８を形成し、その後、ｉ型非晶質半導体層２８の全面に接するようにｎ型非晶質半導体層２９を形成する（図１６の工程（ｈ－１））。ｉ型非晶質半導体層２８およびｎ型非晶質半導体層２９の形成方法は、上述したｉ型非晶質半導体層２４およびｎ型非晶質半導体層２５の形成方法と同じである。
工程（ｈ－１）の後、ｎ型非晶質半導体層２９上にレジストを塗布し、その塗布したレジストをフォトリソグラフィによってパターン二ングしてレジストパターン３０を形成する（図１６の工程（ｉ－１））。
次に、レジストパターン３０をマスクとして用いてエッチングを行い、ｉ型非晶質半導体層２８およびｎ型非晶質半導体層２９の積層体の一部を厚さ方向にエッチングし、その後、レジストパターン３０を除去する。これによって、ｐ型非晶質半導体層５の表面の一部を露出させる（図１７の工程（ｊ－１））。また、ｉ型非晶質半導体層３およびｎ型非晶質半導体層４Ａが形成される。
そして、ｎ型非晶質半導体層４Ａ上に電極６Ｂを形成する（図１７の工程（ｋ－１））。なお、工程（ｋ－１）には図示されていないが、電極７をｐ型非晶質半導体層５上に形成する。ここで、電極６Ｂ，７は、メタルマスク等によるマスクを用いてスパッタリングまたは蒸着で形成することができる。これによって、光電変換素子１０Ｂが完成する。
光電変換素子１０Ｂは、ドット状の平面形状を有する複数のｎ型非晶質半導体層４１Ａを含むｎ型非晶質半導体層４Ａを備え、ｐ型非晶質半導体層５は、電極７が配置された複数の電極配置領域と、その間に電極７が配置されていない非電極配置領域とをｙ軸方向に有する。
従って、光電変換素子１０と同じように、光が光電変換素子１０Ｂに入射したときの電流値を増加できる。
なお、光電変換素子１０Ｂにおいては、ｎ型非晶質半導体層４Ａは、電極６Ｂが配置された複数の電極配置領域と、その間に電極６Ｂが配置されていない非電極配置領域とをｙ軸方向に有していてもよい。これによって、光が光電変換素子１０Ｂに入射したときの電流値を更に増加できる。
図１８は、実施の形態３による別の光電変換素子の平面図である。図１９は、図１８に示す線ＸＩＸ－ＸＩＸ間における光電変換素子の断面図である。
実施の形態３による光電変換素子は、図１８および図１９に示す光電変換素子１０Ｃであってもよい。
図１８および図１９を参照して、光電変換素子１０Ｃは、図１３および図１４に示す光電変換素子１０Ｂのｎ型非晶質半導体層４Ａをｎ型非晶質半導体層４Ｂに変えたものであり、その他は、光電変換素子１０Ｂと同じである。
ｎ型非晶質半導体層４Ｂは、複数のｎ型非晶質半導体層４１Ｂを含む。複数のｎ型非晶質半導体層４１Ｂは、ｙ軸方向に隣接する２つの電極７，７間においてランダムに配置される。ｎ型非晶質半導体層４１Ｂは、ドット状の平面形状を有する。ｎ型非晶質半導体層４１Ｂは、ｎ型非晶質半導体層４と同じ材料からなる。
ｎ型非晶質半導体層４Ｂがドット状のｎ型非晶質半導体層４１Ｂからなる場合、複数のｎ型非晶質半導体層４１Ｂが配置される領域ＲＥＧを規定することができるので、ｎ型非晶質半導体層４Ｂおよびｐ型非晶質半導体層５は、ｙ軸方向に交互に配置される。従って、光電変換素子１０Ｃにおいては、ｎ型非晶質半導体層４Ｂからｐ型非晶質半導体層５へ向かう方向（またはｐ型非晶質半導体層５からｎ型非晶質半導体層４Ｂへ向かう方向）を規定できる。
ｎ型非晶質半導体層４Ｂは、電極６Ｂが配置される複数の電極配置領域６１Ｂを含む。複数の電極配置領域６１Ｂは、ｘ軸方向に沿って所望の間隔でｎ型非晶質半導体層４１Ｂ上に配置される。
なお、光電変換素子１０Ｃにおいては、ｎ型非晶質半導体層４１Ｂは、電極６Ｂが配置された複数の電極配置領域と、その間に電極６Ｂが配置されていない非電極配置領域とをｙ軸方向に有していてもよい。これによって、光が光電変換素子１０Ｃに入射したときの電流値を更に増加できる。
実施の形態３におけるその他の説明は、実施の形態１，２における説明と同じである。
以上、実施の形態１～３において説明したが、上記した実施の形態においては、光電変換素子１０，１０Ａ，１０Ｂ，１０Ｃは、半導体基板１の一方の面（光入射側の面と反対側の面）に形成されたｉ型非晶質半導体層３を備えると説明したが、この発明の実施の形態においては、これに限らず、光電変換素子１０，１０Ａ，１０Ｂ，１０Ｃは、ｉ型非晶質半導体層３に代えて酸化物半導体が半導体基板１の一方の面（光入射側の面と反対側の面）に形成されたものであってもよい。この場合、酸化物半導体は、キャリア（電子および正孔）がトンネル可能な膜厚を有する。そして、ｉ型非晶質半導体層３または酸化物半導体は、「パッシベーション層」を構成する。
また、上記においては、半導体基板１の一方の面（光入射側の面と反対側の面）に形成される半導体層は、非晶質半導体層（ｎ型非晶質半導体層４，４Ａ，４Ｂおよびｐ型非晶質半導体層５）であると説明したが、この発明の実施の形態においては、これに限らず、半導体基板１の一方の面（光入射側の面と反対側の面）に形成される半導体層は、多結晶半導体層であってもよい。そして、非晶質半導体層および多結晶半導体層は、「非単結晶半導体層」を構成する。
上述した実施の形態によれば、この発明の実施の形態による光電変換素子は、第１の導電型を有する結晶半導体基板と、結晶半導体基板の一方の面に配置されるとともに第１の導電型を有する第１の非単結晶半導体層と、結晶半導体基板の一方の面において、少なくとも、第１の非単結晶半導体層の配置領域と異なる領域に配置されるとともに第１の導電型と反対の第２の導電型を有する第２の非単結晶半導体層と、第１の非単結晶半導体層上に配置された第１の電極と、第２の非単結晶半導体層上に配置された第２の電極とを備え、結晶半導体基板の面内方向において第１の非単結晶半導体層と第２の非単結晶半導体層が交互に配置された領域を有し、結晶半導体基板の面内方向において隣り合う第１の非単結晶半導体層の間に位置する第２の非単結晶半導体層は、結晶半導体基板の面内方向において第１の非単結晶半導体層から隣り合う第１の非単結晶半導体層へ向かう第１の方向に、第２の電極が配置された第１の電極配置領域と、第２の電極が配置された第２の電極配置領域と、第１の電極配置領域と第２の電極配置領域との間に第２の電極が配置されていない非電極配置領域とを有していればよい。この場合、第１の方向は、上述したｙ軸方向である。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
この発明は、光電変換素子に適用される。
１ 半導体基板、２ 反射防止膜、３ ｉ型非晶質半導体層、４，４Ａ，４Ｂ，４１Ａ，４１Ｂ ｎ型非晶質半導体層、５ ｐ型非晶質半導体層、６，７ 電極、６ａ，６ｂ，６１，６１Ａ，６１Ｂ，７１，７１ａ，７１ｂ，７２，７２ａ，７２ｂ，７２ｃ，７２ｄ，７３，７３ａ，７４，７４ａ，７４ｂ，７４ｃ，７５，７５１～７５３，７５１ａ，７５１ｂ，７５１ｃ，７６，７６１～７６３，７７，７７１～７７３，７７１ａ，７７１ｂ，７７１ｃ 電極配置領域、７２ｄ，７３ｂ，７４ｄ，７５ｄ，７６１ｃ，７７１ｄ 非電極配置領域、１０，１０Ａ，１０Ｂ，１０Ｃ 光電変換素子、５０，６０ 配線、５１～５３ 導電性接着材

Claims (10)

  1. 第１の導電型を有する結晶半導体基板と、
    前記結晶半導体基板の一方の面に配置されるとともに前記第１の導電型を有する第１の非単結晶半導体層と、
    前記結晶半導体基板の一方の面において、少なくとも、前記第１の非単結晶半導体層の配置領域と異なる領域に配置されるとともに前記第１の導電型と反対の第２の導電型を有する第２の非単結晶半導体層と、
    前記第１の非単結晶半導体層上に配置された第１の電極と、
    前記第２の非単結晶半導体層上に配置された第２の電極とを備え、
    前記結晶半導体基板の面内方向において前記第１の非単結晶半導体層と前記第２の非単結晶半導体層が交互に配置された領域を有し、
    前記交互に配置された領域において、前記結晶半導体基板の面内方向において隣り合う前記第１の非単結晶半導体層の間に位置する前記第２の非単結晶半導体層は、前記結晶半導体基板の面内方向において前記第１の非単結晶半導体層から隣り合う前記第１の非単結晶半導体層へ向かう第１の方向に、前記第２の電極が配置された第１の電極配置領域と、前記第２の電極が配置された第２の電極配置領域と、前記第１の電極配置領域と前記第２の電極配置領域との間に前記第２の電極が配置されていない非電極配置領域とを有し、
    前記第２の電極は、前記結晶半導体基板の面内方向において前記第１の方向に直交する第２の方向において不連続であり、
    前記第１の方向の長さである前記第２の電極の幅は、前記第１の方向の長さである前記第１の電極の幅よりも広い、光電変換素子。
  2. 第１の導電型を有する結晶半導体基板と、
    前記結晶半導体基板の一方の面に配置されるとともに前記第１の導電型を有する第１の非単結晶半導体層と、
    前記結晶半導体基板の一方の面において、少なくとも、前記第１の非単結晶半導体層の配置領域と異なる領域に配置されるとともに前記第１の導電型と反対の第２の導電型を有する第２の非単結晶半導体層と、
    前記第１の非単結晶半導体層上に配置された第１の電極と、
    前記第２の非単結晶半導体層上に配置された第２の電極とを備え、
    前記結晶半導体基板の面内方向において前記第１の非単結晶半導体層と前記第２の非単結晶半導体層が交互に配置された領域を有し、
    前記交互に配置された領域において、前記結晶半導体基板の面内方向において隣り合う前記第１の非単結晶半導体層の間に位置する前記第２の非単結晶半導体層は、前記結晶半導体基板の面内方向において前記第１の非単結晶半導体層から隣り合う前記第１の非単結晶半導体層へ向かう第１の方向に、前記第２の電極が配置された第１の電極配置領域と、前記第２の電極が配置された第２の電極配置領域と、前記第１の電極配置領域と前記第２の電極配置領域との間に前記第２の電極が配置されていない非電極配置領域とを有し、
    前記第１の電極は、前記結晶半導体基板の面内方向において前記第１の方向に直交する第２の方向において不連続であり、
    前記第１の方向の長さである前記第２の電極の幅は、前記第１の方向の長さである前記第１の電極の幅よりも広い、光電変換素子。
  3. 第１の導電型を有する結晶半導体基板と、
    前記結晶半導体基板の一方の面に配置されるとともに前記第１の導電型を有する第１の非単結晶半導体層と、
    前記結晶半導体基板の一方の面において、少なくとも、前記第１の非単結晶半導体層の配置領域と異なる領域に配置されるとともに前記第１の導電型と反対の第２の導電型を有する第２の非単結晶半導体層と、
    前記第１の非単結晶半導体層上に配置された第１の電極と、
    前記第２の非単結晶半導体層上に配置された第２の電極とを備え、
    前記結晶半導体基板の面内方向において前記第１の非単結晶半導体層と前記第２の非単結晶半導体層が交互に配置された領域を有し、
    前記交互に配置された領域において、前記結晶半導体基板の面内方向において隣り合う前記第１の非単結晶半導体層の間に位置する前記第２の非単結晶半導体層は、前記結晶半導体基板の面内方向において前記第１の非単結晶半導体層から隣り合う前記第１の非単結晶半導体層へ向かう第１の方向に、前記第２の電極が配置された第１の電極配置領域と、前記第２の電極が配置された第２の電極配置領域と、前記第１の電極配置領域と前記第２の電極配置領域との間に前記第２の電極が配置されていない非電極配置領域とを有し、
    前記第２の電極は、前記結晶半導体基板の面内方向において前記第１の方向に直交する第２の方向において不連続であり、
    前記第１の電極は、前記第２の方向において不連続であり、
    前記第１の方向において隣り合う前記第１および第２の電極間において、前記第１の電極が形成されていない前記第２の方向の位置は、前記第２の電極が形成されていない前記第２の方向の位置と異なり、
    前記第１の方向の長さである前記第２の電極の幅は、前記第１の方向の長さである前記第１の電極の幅よりも広い、光電変換素子。
  4. 前記交互に配置された領域において、隣り合う前記第２の非単結晶半導体層の間に位置する第１の非単結晶半導体層は、前記第１の方向に前記第１の電極が配置された第３の電極配置領域と、前記第１の電極が配置された第４の電極配置領域と、前記第３の電極配置領域と前記第４の電極配置領域との間に前記第１の電極が配置されていない非電極配置領域とを有する、請求項１から請求項３のいずれか１項に記載の光電変換素子。
  5. 前記第２の非単結晶半導体層は、
    前記第１の方向において前記第２の非単結晶半導体層の一方端側に配置された第１の電極配置領域と、
    前記第１の方向において前記第１の電極配置領域と離間して前記第２の非単結晶半導体層の一方端側と反対側の他方端側に配置された第２の電極配置領域とを有する、請求項１から請求項４のいずれか１項に記載の光電変換素子。
  6. 前記第２の非単結晶半導体層は、更に、前記第１の電極配置領域と前記第２の電極配置領域とを接続する前記第２の電極が配置された第５の電極配置領域を有する、請求項５に記載の光電変換素子。
  7. 第１の導電型を有する結晶半導体基板と、
    前記結晶半導体基板の一方の面に配置されるとともに前記第１の導電型を有する第１の非単結晶半導体層と、
    前記結晶半導体基板の一方の面において、少なくとも、前記第１の非単結晶半導体層の配置領域と異なる領域に配置されるとともに前記第１の導電型と反対の第２の導電型を有する第２の非単結晶半導体層と、
    前記第１の非単結晶半導体層上に配置された第１の電極と、
    前記第２の非単結晶半導体層上に配置された第２の電極とを備え、
    前記結晶半導体基板の面内方向において前記第１の非単結晶半導体層と前記第２の非単結晶半導体層が交互に配置された領域を有し、
    前記交互に配置された領域において、前記結晶半導体基板の面内方向において隣り合う前記第１の非単結晶半導体層の間に位置する前記第２の非単結晶半導体層は、前記結晶半導体基板の面内方向において前記第１の非単結晶半導体層から隣り合う前記第１の非単結晶半導体層へ向かう第１の方向に、前記第２の電極が配置された第１の電極配置領域と、前記第２の電極が配置された第２の電極配置領域と、前記第１の電極配置領域と前記第２の電極配置領域との間に前記第２の電極が配置されていない非電極配置領域とを有し、
    前記第２の非単結晶半導体層は、
    前記第１の方向において前記第２の非単結晶半導体層の一方端側に配置された第１の電極配置領域と、
    前記第１の方向において前記第１の電極配置領域と離間して前記第２の非単結晶半導体層の一方端側と反対側の他方端側に配置された第２の電極配置領域とを有し、
    前記第２の非単結晶半導体層は、更に、前記第１の電極配置領域と前記第２の電極配置領域とを接続する前記第２の電極が配置された第５の電極配置領域を有する、光電変換素子。
  8. 前記第１の電極と第１の導電性接着材で接続された第１の配線と、
    前記第２の電極と第２の導電性接着材で接続された第２の配線とを更に備える、請求項１から請求項７のいずれか１項に記載の光電変換素子。
  9. 前記第１の電極と導電性接着材で接続された第１の配線と、
    前記第２の電極と導電性接着材で接続された第２の配線とを更に備え、
    前記第２の配線は、少なくとも、前記第５の電極配置領域において、導電性接着材にて前記第２の電極に接続されている、請求項６または請求項７に記載の光電変換素子。
  10. 前記第１の導電性接着材は、前記第１の方向に直交する第２の方向において、前記第１の電極の両端部に配置される、請求項８に記載の光電変換素子。
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