KR102644518B1 - 태양 전지의 제조 방법 - Google Patents

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Abstract

본 발명의 실시에에 따른 태양 전지의 제조 방법은, 반도체 기판의 일면 위에 반도체층을 형성하는 단계; 상기 반도체층 위에 차례로 위치하며, 서로 다른 물질 또는 다른 조성을 가지는 제1 층 및 제2 층을 포함하는 마스크층을 형성하는 단계; 상기 마스크층을 마스크로 하여 상기 반도체 기판의 다른 일면을 텍스쳐링하는 단계; 레이저를 이용한 레이저 패터닝에 의하여 상기 마스크층에 개구부를 형성하여, 패터닝된 마스크층을 형성하는 단계; 및 상기 개구부를 통하여 노출된 상기 반도체층의 부분에 도펀트를 도핑하여 도전형 영역을 형성하는 도핑 단계를 포함한다.

Description

태양 전지의 제조 방법{METHOD FOR MANUFACTURING SOLAR CELL}
본 발명은 태양 전지의 제조 방법에 관한 것으로, 좀더 상세하게는, 공정을 개선한 태양 전지의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율 및 낮은 생산성을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율 및 생산성을 최대화할 수 있도록 설계 및 제조되는 것이 요구된다.
본 발명은 우수한 효율을 가지는 태양 전지의 생산성을 향상할 수 있는 태양 전지의 제조 방법을 제공하고자 한다.
본 발명의 실시에에 따른 태양 전지의 제조 방법은, 반도체 기판의 일면 위에 반도체층을 형성하는 단계; 상기 반도체층 위에 차례로 위치하며, 서로 다른 물질 또는 다른 조성을 가지는 제1 층 및 제2 층을 포함하는 마스크층을 형성하는 단계; 상기 마스크층을 마스크로 하여 상기 반도체 기판의 다른 일면을 텍스쳐링하는 단계; 레이저를 이용한 레이저 패터닝에 의하여 상기 마스크층에 개구부를 형성하여, 패터닝된 마스크층을 형성하는 단계; 및 상기 개구부를 통하여 노출된 상기 반도체층의 부분에 도펀트를 도핑하여 도전형 영역을 형성하는 도핑 단계를 포함한다.
본 실시예에 따르면, 서로 다른 물질 또는 다른 조성을 가지는 제1 층 및 제2 층을 구비하는 마스크층을 사용하여 마스크층이 태양 전지의 제조 방법에서 다양한 역할을 수행하도록 할 수 있다. 좀더 구체적으로, 제1 층에 의하여 레이저 패터닝 특성을 향상할 수 있으며, 제2 층에 의하여 텍스쳐링 공정에서 반도체층을 안정적으로 보호하면서 도핑 공정에서 원하는 부분에만 도핑이 이루어지도록 할 수 있다. 또한, 마스크층 제조 공정의 시간을 저감할 수 있다. 이에 의하여 우수한 효율을 가지는 태양 전지의 생산성을 향상할 수 있다.
도 1는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법에 의하여 제조되는 태양 전지의 일 예를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 3a 내지 도 3k는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 공정도들이다.
도 4는 본 발명의 실시예에 따른 태양 전지의 제조 방법에서 형성된 개구부 및 패터닝된 마스크층의 다른 예를 도시한 도면이다.
도 5는 실시예 1에 따라 제조된 광전 변환부의 주사 전자 현미경 사진이다.
도 6은 비교예 1에 따라 제조된 광전 변환부의 주사 전자 현미경 사진이다.
도 7은 실시예 1에 따른 광전 변환부의 도핑 농도 및 비교예 2에 따른 광전 변환부의 도핑 농도를 측정하여 그 결과를 나타낸 그래프이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 도면을 참조하여 본 발명의 실시예에 따른 태양 전지의 제조 방법을 상세하게 설명한다. 이하에서는 도 1 및 도 2를 참조하여 본 발명의 실시예에 따른 태양 전지의 제조 방법에 의하여 제조되는 태양 전지의 일 예를 상세하게 설명한 다음 본 발명의 실시예에 따른 태양 전지의 제조 방법을 상세하게 설명한다.
도 1는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법에 의하여 제조되는 태양 전지의 일 예를 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 1 및 도 2을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(10)과, 반도체 기판(10)의 일면(이하 "후면") 위에 형성되는 도펀트 제어 패시베이션막(또는 산화막)(이하 "제어 패시베이션막")(20), 제어 패시베이션막(20) 위에 위치하는 도전형 영역(32, 34)과, 도전형 영역(32, 34)에 전기적으로 연결되는 전극(42, 44)을 포함한다. 여기서, 도전형 영역(32, 34)은 제어 패시베이션막(20) 위에서 위치하며 제1 도전형을 가지는 제1 도전형 영역(32)과 제2 도전형을 가지는 제2 도전형 영역(34)을 구비할 수 있다. 그리고 전극(32, 34)은 제1 도전형 영역(32)에 전기적으로 연결되는 제1 전극(42)과 제2 도전형 영역(34)에 전기적으로 연결되는 제2 전극(44)을 구비한다. 그 외에도 태양 전지(100)는 반도체 기판(10)의 다른 일면(이하 "전면") 위에 위치하는 전면 패시베이션막(24) 및 반사 방지막(26), 도전형 영역(32, 34)을 포함하는 반도체층(30) 위에 위치하는 후면 패시베이션막(40) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(10)은 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제2 도전형을 가지는 베이스 영역(110)을 포함할 수 있다. 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 결정질 반도체(예를 들어, 단결정 또는 다결정 반도체, 일 예로, 단결정 또는 다결정 실리콘, 특히 단결정 실리콘)로 구성될 수 있다. 이와 같이 결정성이 높아 결함이 적은 베이스 영역(110) 또는 반도체 기판(10)을 기반으로 한 태양 전지(100)은 전기적 특성이 우수하다.
제2 도전형은 p형 또는 n형일 수 있다. 일 예로, 베이스 영역(110)이 n형을 가지면, 베이스 영역(110)과 광전 변환에 의하여 캐리어를 형성하는 접합(일 예로, 제어 패시베이션막(20)을 사이에 둔 pn 접합)을 형성하는 p형의 제1 도전형 영역(32)을 넓게 형성하여 광전 변환 면적을 증가시킬 수 있다. 또한, 이 경우에는 넓은 면적을 가지는 제1 도전형 영역(32)이 이동 속도가 상대적으로 느린 정공을 효과적으로 수집하여 광전 변환 효율 향상에 좀더 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
본 실시예에서 반도체 기판(10)의 전면 쪽에 위치하는 전면 전계 영역(130)은 베이스 영역(110)과 동일한 제2 도전형을 가지면서 베이스 영역(110)보다 높은 도핑 농도를 가지는 도핑 영역으로 구성되어 반도체 기판(10)의 일부를 구성할 수 있다.
그리고 전면 전계 영역(130)이 위치하는 반도체 기판(10)의 전면에는 반사를 최소화할 수 있는 반사 방지 구조가 형성될 수 있다. 일 예로, 반사 방지 구조로 피라미드 등의 형태의 요철을 가지는 텍스쳐링(texturing) 구조를 구비할 수 있다. 반도체 기판(10)에 형성된 텍스쳐링 구조는 반도체의 특정한 결정면(예를 들어, (111)면)을 따라 형성된 외면을 가지는 일정한 형상(일 예로, 피라미드 형상)을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮춰 광 손실을 최소화할 수 있다.
그리고 반도체 기판(10)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어질 수 있다. 본 실시예와 같이 반도체 기판(10)의 후면 쪽에 제1 및 제2 도전형 영역(32, 34)이 함께 형성되는 경우에는 반도체 기판(10)의 후면의 특성에 따라 태양 전지(100)의 특성이 크게 달라질 수 있기 때문이다. 이에 따라 반도체 기판(10)의 후면에는 텍스쳐링에 의한 요철을 형성하지 않아 패시베이션 특성을 향상할 수 있고, 이에 의하여 태양 전지(100)의 특성을 향상할 수 있다. 그러나 경우에 따라 반도체 기판(10)의 후면에 텍스쳐링에 의한 요철을 형성할 수도 있다. 그 외의 다양한 변형도 가능하다.
반도체 기판(10)의 후면 위에는 제어 패시베이션막(20)이 형성될 수 있다. 일 예로, 제어 패시베이션막(20)은 반도체 기판(10)의 후면에 접촉하여 전체적으로 형성될 수 있다. 그러면 제어 패시베이션막(20)을 패터닝 없이 쉽게 형성할 수 있고 구조를 단순화할 수 있으며 캐리어가 안정적으로 이동할 수 있도록 할 수 있다.
본 실시예에서 반도체 기판(10)과 도전형 영역(32, 34) 사이에 위치한 제어 패시베이션막(20)은 도전형 영역(32, 34)의 도펀트가 반도체 기판(10)으로 지나치게 확산하는 것을 방지하는 도펀트 제어 역할 또는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 제어 패시베이션막(20)은 도펀트를 제어할 수 있으며 다수 캐리어를 전달할 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 제어 패시베이션막(20)은 산화막일 수 있고, 특히, 실리콘 산화물을 포함하는 실리콘 산화막일 수 있다. 실리콘 산화막은 패시베이션 특성이 우수하며 캐리어의 전달이 원활한 막이기 때문이다.
터널링 효과를 충분하게 구현할 수 있도록 제어 패시베이션막(20)이 얇은 두께를 가질 수 있다. 일 예로, 제어 패시베이션막(20)의 두께가 5nm 이하(좀더 구체적으로는, 2nm 이하, 일 예로, 0.5nm 내지 2nm)일 수 있다. 제어 패시베이션막(20)의 두께가 5nm를 초과하면 캐리어가 이동하기 어려워 태양 전지(100)가 작동하지 않을 수 있고, 제어 패시베이션막(20)의 두께가 0.5nm 미만이면 원하는 품질의 제어 패시베이션막(20)을 형성하기에 어려움이 있을 수 있다. 캐리어의 이동을 좀더 원활하게 하기 위하여 제어 패시베이션막(20)의 두께가 2nm 이하(좀더 구체적으로 0.5nm 내지 2nm)일 수 있다. 이때, 터널링 효과를 좀더 향상할 수 있도록 제어 패시베이션막(20)의 두께가 0.5nm 내지 1.5nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제어 패시베이션막(20)의 두께가 다양한 값을 가질 수 있다.
제어 패시베이션막(20) 위에는 도전형 영역(32, 34)을 포함하는 반도체층(30)이 위치할 수 있다. 일 예로, 반도체층(30)은 제어 패시베이션막(20)에 접촉하여 형성되어 구조를 단순화하고 캐리어가 쉽게 전달되도록 할 수 있다.
본 실시예에서 반도체층(30)은, 제1 도전형 도펀트를 가져 제1 도전형을 나타내는 제1 도전형 영역(32)과, 제2 도전형 도펀트를 가져 제2 도전형을 나타내는 제2 도전형 영역(34)을 포함할 수 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 제어 패시베이션막(20) 위에서 연속적으로 형성된 반도체층(30) 내에 함께 위치하여 동일 평면 상에 위치할 수 있다. 그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들과 동일 평면 상에 배리어 영역(36)이 위치할 수 있다.
제1 도전형 영역(32)은 베이스 영역(110)과 제어 패시베이션막(20)을 사이에 두고 pn 접합(또는 pn 터널 접합)을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다. 제2 도전형 영역(34)은 후면 전계(back surface field)를 형성하여 반도체 기판(10)의 후면에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다.
이때, 제1 도전형 영역(32)은 베이스 영역(110)과 반대되는 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 그리고 제2 도전형 영역(34)은 베이스 영역(110)과 동일한 제2 도전형 도펀트를 포함하되 그 도핑 농도가 베이스 영역(110)보다 높을 수 있다. 본 실시예에서는 제1 및 제2 도전형 영역(32, 34)이 반도체 기판(10) 위(좀더 명확하게는, 제어 패시베이션막(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제1 또는 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제1 및 제2 도전형 영역(32, 34)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 및 제2 도전형 영역(32, 34)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 또는 제2 도전형 도펀트가 도핑되어 형성될 수 있다. 특히, 제1 및 제2 도전형 영역(32, 34)이 다결정 반도체를 가지면 높은 캐리어 이동도를 가질 수 있다. 제1 또는 제2 도전형 도펀트는 반도체층(30)을 형성하는 공정에서 반도체층(30)에 함께 포함되거나, 또는, 반도체층(30)을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층(30)에 포함될 수도 있다.
이때, 제1 또는 제2 도전형 도펀트로는 반도체층(30)에 도핑되어 n형 또는 p형을 나타낼 수 있는 다양한 물질을 사용할 수 있다. 제1 또는 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 또는 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 일 예로, 제1 및 제2 도전형 도펀트 중 하나가 보론(B)이고 다른 하나가 인(P)일 수 있다.
그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)이 위치하여 제1 도전형 영역(32)과 제2 도전형 영역(34)을 서로 이격시킨다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 접촉하는 경우에는 션트(shunt)가 발생하여 태양 전지(100)의 성능을 저하시킬 수 있다. 이에 따라 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)을 위치시켜 불필요한 션트를 방지할 수 있다.
배리어 영역(36)으로 도핑되지 않은(즉, 언도프트) 절연 물질(일례로, 산화물, 질화물) 등을 사용할 수 있다. 또는, 배리어 영역(36)이 진성(intrinsic) 반도체를 포함할 수도 있다. 이때, 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 배리어 영역(36)은 서로 측면이 접촉되면서 연속적으로 형성되는 동일한 반도체(일례로, 비정질 실리콘, 미세 결정 실리콘, 다결정 실리콘)로 구성되되, 배리어 영역(36)은 실질적으로 도펀트를 포함하지 않는 i형(진성) 반도체 물질일 수 있다. 일 예로, 반도체 물질을 포함하는 반도체층을 형성한 다음, 반도체층의 일부 영역에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역(32)을 형성하고 다른 영역 중 일부에 제2 도전형 도펀트를 도핑하여 제2 도전형 영역(34)을 형성하면, 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 형성되지 않은 영역이 배리어 영역(36)을 구성하게 될 수 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 제조 방법을 단순화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 배리어 영역(36)을 다양한 방법에 의하여 형성하여 다양한 두께를 가질 수 있으며 다양한 형상을 가질 수도 있다. 배리어 영역(36)이 빈 공간인 트렌치로 구성될 수도 있다. 그 외의 다양한 변형이 가능하다. 그리고 도면에서는 배리어 영역(36)이 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이를 전체적으로 이격하는 것을 예시하였다. 그러나 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계 부분의 일부만을 이격시키도록 형성될 수도 있다. 또는, 배리어 영역(36)이 형성되지 않아 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계가 서로 접촉할 수도 있다.
반도체 기판(10)의 후면에서 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36) 위에 후면 패시베이션막(40)이 형성될 수 있다. 일 예로, 후면 패시베이션막(40)은 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36)에 접촉하여 형성되어 구조를 단순화할 수 있다.
후면 패시베이션막(40)은, 도전형 영역(32, 34)과 전극(42, 42)의 전기적 연결을 위한 컨택홀(46)을 구비한다. 컨택홀(46)은, 제1 도전형 영역(32)과 제1 전극(42)의 연결을 위한 제1 컨택홀(461)과, 제2 도전형 영역(34)과 제2 전극(44)의 연결을 위한 제2 컨택홀(462)를 구비한다. 이에 의하여 후면 패시베이션막(40)은 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 연결되어야 하지 않을 전극(즉, 제1 도전형 영역(32)의 경우에는 제2 전극(44), 제2 도전형 영역(34)의 경우에는 제1 전극(42))과 연결되는 것을 방지하는 역할을 한다. 또한, 후면 패시베이션막(40)은 제1 및 제2 도전형 영역(32, 34) 및/또는 배리어 영역(36)을 패시베이션하는 효과를 가질 수 있다.
그리고 반도체 기판(10)의 전면 위(좀더 정확하게는, 반도체 기판(10)의 전면에 형성된 전면 전계 영역(130) 위)에 전면 패시베이션막(24) 및/또는 반사 방지막(26)이 위치할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 전면 전계 영역(130) 위에 다른 적층 구조의 절연막이 형성될 수도 있다.
전면 패시베이션막(24) 및 반사 방지막(26)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 그리고 후면 패시베이션막(40)은 컨택홀(46)을 제외하고 반도체층(30)의 후면 위에 전체적으로 형성될 수 있다.
전면 패시베이션막(24) 또는 후면 패시베이션막(40)은 반도체 기판(10) 또는 반도체층(30)에 접촉하여 형성되어 반도체 기판(10) 또는 반도체층(30)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 반사 방지막(26)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시켜 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다.
전면 패시베이션막(24), 반사 방지막(26) 및 후면 패시베이션막(40)은 다양한 물질로 형성될 수 있다. 일례로, 전면 패시베이션막(24), 반사 방지막(26) 또는 패시베이션막(40)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, 실리콘 탄화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다.
일 예로, 본 실시예에서 전면 패시베이션막(24) 및/또는 반사 방지막(26), 후면 패시베이션막(40)은 우수한 절연 특성, 패시베이션 특성 등을 가질 수 있도록 도펀트 등을 구비하지 않을 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
전면 패시베이션막(24), 반사 방지막(26) 및 후면 패시베이션막(40)은 제어 패시베이션막(20)보다 두꺼운 두께를 가질 수 있다. 이에 의하여 절연 특성 및 패시베이션 특성을 향상할 수 있다. 그 외의 다양한 변형이 가능하다.
제1 전극(42)은 후면 패시베이션막(40)의 제1 컨택홀(461)의 적어도 일부를 채우면서 형성되어 제1 도전형 영역(32)에 전기적으로 연결(일 예로, 접촉 형성)되고, 제2 전극(44)은 후면 패시베이션막(40)의 제2 컨택홀(462)의 적어도 일부를 채우면서 형성되며 제2 도전형 영역(34)에 전기적으로 연결(일 예로, 접촉 형성)된다.
본 실시예에서는, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 각기 스트라이프 형상을 이루도록 길게 형성되면서, 길이 방향과 교차하는 방향에서 서로 교번하여 위치하고 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들을 이격하는 배리어 영역(36)이 위치할 수 있다. 도면에 도시하지는 않았지만, 서로 이격된 복수의 제1 도전형 영역(32)이 일측 가장자리에서 서로 연결될 수 있고, 서로 이격된 복수의 제2 도전형 영역(34)이 타측 가장자리에서 서로 연결될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 도전형 영역(32)의 면적이 제2 도전형 영역(34)의 면적보다 클 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 면적은 이들의 폭을 다르게 하는 것에 의하여 조절될 수 있다. 즉, 제1 도전형 영역(32)의 폭(W1)이 제2 도전형 영역(34)의 폭(W2)보다 클 수 있다.
그리고 제1 전극(42)이 제1 도전형 영역(32)에 대응하여 스트라이프 형상으로 형성되고, 제2 전극(44)이 제2 도전형 영역(34)에 대응하여 스트라이프 형상으로 형성될 수 있다. 컨택홀(도 1의 참조부호 46, 이하 동일)이 제1 및 제2 전극(42, 44)의 일부만을 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결하도록 형성될 수 있다. 예를 들어, 컨택홀(46)이 복수 개의 컨택홀로 구성될 수 있다. 또는, 컨택홀(46) 각각이 제1 및 제2 전극(42, 44)에 대응하여 제1 및 제2 전극(42, 44)의 전체 길이에 형성될 수도 있다. 이에 의하면 제1 및 제2 전극(42, 44)과 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 접촉 면적을 최대화하여 캐리어 수집 효율을 향상할 수 있다. 그 외의 다양한 변형이 가능하다. 그리고 도면에 도시하지는 않았지만, 제1 전극(42)이 일측 가장자리에서 서로 연결되어 형성되고, 제2 전극(44)이 타측 가장자리에서 서로 연결되어 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
일 예로, 본 실시예에서 베이스 영역(110), 전면 전계 영역(130) 및 제2 도전형 영역(34)이 제2 도전형으로 n형을 가질 수 있다. 베이스 영역(110)이 n형을 가지면 다수 캐리어(majority carrier)인 전자(electro)의 수명(life time)을 증가시킬 수 있다. 그리고 앞서 설명한 바와 같이 에미터 영역을 구성하는 제1 도전형 영역(32)이 정공을 효과적으로 수집할 수 있다.
본 실시예에 따른 태양 전지(100)에 광이 입사되면 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자는 제어 패시베이션막(20)을 통과하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다.
본 실시예에와 같이 반도체 기판(10)의 후면에 전극(42, 44)이 형성되고 반도체 기판(10)의 전면에는 전극이 형성되지 않는 후면 전극 구조의 태양 전지(100)에서는 반도체 기판(10)의 전면에서 쉐이딩 손실(shading loss)를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다. 그리고 제1 및 제2 도전형 영역(32, 34)이 제어 패시베이션막(20)을 사이에 두고 반도체 기판(10) 위에 형성되므로 반도체 기판(10)과 다른 별개의 층으로 구성된다. 이에 의하여 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 영역을 도전형 영역으로 사용하는 경우보다 재결합에 의한 손실을 최소화할 수 있다.
이하에서는 도 3a 내지 도 3k를 참조하여 상술한 태양 전지(100)의 제조 방법을 상세하게 설명한다.
도 3a 내지 도 3k는 본 발명의 일 실시예에 따른 태양 전지(100)의 제조 방법을 도시한 공정도들이다.
먼저, 도 3a에 도시한 바와 같이, 제2 도전형 도펀트를 가지는 베이스 영역(110)으로 구성되는 반도체 기판(10)을 준비한다.
이어서, 도 3b에 도시한 바와 같이, 반도체 기판(10)의 후면에 제어 패시베이션막(20)을 형성한다. 제어 패시베이션막(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다. 여기서, 제어 패시베이션막(20)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)), 화학적 산화 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제어 패시베이션막(20)이 형성될 수 있다.
이어서, 도 3c 내지 도 3i에 도시한 바와 같이, 제어 패시베이션막(20) 위에 제1 도전형 영역(32) 및 제2 도전형 영역(34)을 형성하고, 반도체 기판(10)의 전면에 전면 전계 영역(130)을 형성할 수 있다. 이때, 반도체 기판(10)의 전면에 반사 방지 구조(예를 들어, 텍스쳐링 구조)를 형성할 수 있다. 이를 좀더 구체적으로 설명하면 다음과 같다.
먼저, 도 3c에 도시한 바와 같이, 제어 패시베이션막(20) 위에 진성을 가지는 반도체층(30)을 형성한다. 반도체층(30)은 미세 결정질, 비정질, 또는 다결정 반도체로 구성될 수 있다. 반도체층(30)은, 일례로, 열적 성장법, 증착법(예를 들어, 저압 화학 기상 증착법(LPCVD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 반도체층(30)이 형성될 수 있다. 이때, 반도체층(30)이 우수한 결정성을 가지는 다결정 반도체로 구성될 수 있다.
도면에서는 반도체 기판(10)의 후면에만 제어 패시베이션막(20) 및 반도체층(30)이 형성된 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 제조 방법에 따라 반도체 기판(10)의 전면 및/또는 측면에도 제어 패시베이션막(20) 및/또는 반도체층(30)이 추가적으로 형성될 수 있다. 이렇게 반도체 기판(10)의 전면 등에 형성된 제어 패시베이션막(20) 및/또는 반도체층(30)은 추후에 별도의 공정(예를 들어, 텍스쳐링 공정 등)에서 제거될 수 있다.
이어서, 도 3d에 도시한 바와 같이, 반도체층(30)의 일부에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역(32)을 형성한다. 제1 도전형 영역(32)을 형성하는 도핑 공정으로는 알려진 다양한 방법이 사용될 수 있다. 예를 들어, 이온 주입법, 도펀트를 포함하는 기체를 사용하는 상태에서 열처리하는 것에 의하는 열 확산법, 도핑층을 형성한 후에 수행되는 열처리법, 레이저 도핑법 등의 다양한 방법이 적용될 수 있다. 이때, 제1 도전형 영역(32)은 제2 도전형 영역(34)과 다른 제조 공정에 의하여 도핑되어 형성될 수 있는데, 일 예로, 도핑층을 형성한 후에 레이저를 조사하는 레이저 도핑법에 의하여 형성될 수 있다. 이에 의하면 단순한 공정에 의하여 제1 도전형 영역(32)을 반도체층(30)의 일부에만 안정적으로 형성할 수 있다.
이어서, 도 3e에 도시한 바와 같이, 반도체층(30) 위에 서로 다른 물질 또는 다른 조성을 가지는 성되는 제1 층(312) 및 제2 층(314)을 포함하는 마스크층(310)을 형성한다. 이와 같이 서로 다른 물질을 포함하는 제1 층(312) 및 제2 층(314)을 포함하면, 마스크층(310)에 요구되는 다양한 특성을 만족할 수 있다. 이때, 마스크층(310)은 반도체층(30) 위에 전체적으로 형성되어 패턴을 가지지 않는 상태 또는 패터닝되지 않은 상태로 위치할 수 있다.
일 예로, 제1 층(312)이 제2 층(314)에 비하여 레이저 패터닝 특성이 더 우수한 물질을 포함하고, 제2 층(314)이 제1 층(312)에 비하여 내화학 특성(일 예로, 내알칼리성) 및 도펀트 배리어 특성이 더 우수한 물질을 포함할 수 있다.
여기서, 레이저 패터닝 특성이 우수한지 여부는 제1 층(312) 및 제2 층(314) 각각의 일부에 레이저를 조사하여 해당 부분을 제거하는 레이저 패터닝을 수행한 후에 원하는 패턴으로 패터닝되었는지 여부를 검사하여 확인될 수 있다. 일 예로, 레이저 패터닝 후에 주사 전자 현미경(scanning electron microscope, SEM) 사진 등을 촬영하면 레이저 패터닝에 의하여 제거된 부분과 제거되지 않은 부분에서 서로 다른 명도를 가진다. 이에 따라 주사 전자 현미경 사진에서 명암비를 명확하게 알 수 있는지, 명암비에 따른 패턴의 형상이 원하는 패턴인지 등을 확인하여 레이저 패터닝 특성이 더 우수한지 여부를 판별할 수 있다.
내화학 특성이 우수한지 여부는 제1 층(312) 및 제2 층(314) 각각에 화학 물질을 접촉하여 얼마나 식각되는지 여부 등을 확인하여 판별될 수 있다. 본 실시예에서는 특히 마스크층(310)이 텍스쳐링 공정 시에 반도체 기판(10)의 후면 쪽에 위치한 반도체층(30)을 보호하는 역할을 하게 된다. 따라서 텍스쳐링 공정 시에 사용되는 화학 물질(예를 들어, 알칼리성 용액, 일 예로, 수산화칼륨(KOH) 용액)에 대한 내화학 특성(즉, 내알칼리성)이 제1 층(312)보다 제2 층(314)에서 우수할 수 있다.
도펀트 배리어 특성이 우수한지 여부는 반도체층(30) 위에 제1 층(312) 및 제2 층(314) 각각을 형성한 다음 이를 통하여 도펀트를 도핑하여 반도체층(30)의 도핑 농도를 측정하여 이를 비교하는 것에 의하여 판별할 수 있다.
이때, 마스크층(310)의 제1 층(312) 및 제2 층(314)은 실리콘 및 탄소를 포함하면서 서로 다른 물질로 구성될 수 있다. 실리콘 및 탄소를 포함하는 물질은 다른 물질을 포함하는 막에 비하여 우수한 도펀트 배리어 특성 및 내화학 특성을 가질 수 있기 때문이다. 더욱이, 실리콘 및 탄소로 구성되는 실리콘 카바이드(silicon carbide, SiC)는 레이저 패터닝 특성이 우수할 수 있다. 즉, 실리콘 및 탄소 이외의 물질로는 다른 물질을 더 추가하거나 조성을 다르게 하는 것에 의하여 우수한 레이저 패터닝 특성, 그리고 우수한 도펀트 배리어 특성 및 내화학 특성을 가지도록 하기 어려울 수 있다.
일 예로, 제1 층(312)이 실리콘 카바이드(SiC)를 포함하고, 제2 층(314)이 실리콘 옥시카바이드(silicon oxycarbide, SiOC)를 포함할 수 있다. 반도체층(30)에 인접한 제1 층(312)은 레이저 패터닝 특성이 매우 우수한 실리콘 카바이드를 포함하여, 레이저 패터닝 공정 이후에 레이저가 조사된 마스크층(310)의 부분이 반도체층(30)으로부터 깔끔하게 제거될 수 있다. 그리고 마스크층(310)의 외면 쪽에 위치한 제2 층(314)은 실리콘 카바이드보다 우수한 도펀트 배리어 특성 및 내화학 특성을 가지는 실리콘 옥시카바이드를 포함하여 화학 물질이 사용되는 공정에서 반도체층(30), 제어 패시베이션막(20) 및 반도체 기판(10)의 후면을 안정적으로 보호하고 도펀트가 확산되는 것을 방지할 수 있다. 특히, 제2 층(314)이 실리콘 및 탄소와 함께 산소를 더 포함하여 기본적으로 실리콘 및 탄소를 포함하는 막을 그대로 유지할 수 있다. 이와 달리 제2 층(314)에 질소를 더 포함하면 제2 층(314)이 실질적으로 실리콘 나이트라이드로 변환되어 원하는 도펀트 배리어 특성 및 내화학 특성을 가지기 어려울 수 있다.
또는, 제1 층(312) 및 제2 층(314)이 실리콘 및 탄소를 포함하고, 산소의 함량이 제1 층(312)보다 제2 층(314)에서 높을 수 있다. 이때, 탄소의 함량이 제2 층(314)보다 제1 층(312)에서 더 높을 수 있다.
이러한 제1 층(312) 및 제2 층(314)은 다양한 방법에 의하여 형성될 수 있다. 일 예로, 제1 층(312)은 증착(일 예로, 플라스마 유도 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD))에 의하여 형성될 수 있다. 공정 온도가 150 내지 200℃일 수 있고, 기체 분위기는 비활성 기체 분위기(예를 들어, 아르곤(Ar) 분위기)일 수 있다. 이에 의하면 낮은 온도에서 안정적으로 원하는 제1 층(312) 및 제2 층(314)을 구비하는 마스크층(310)을 형성할 수 있다.
상술한 바와 같이 제1 층(312) 및 제2 층(314)이 실리콘 및 탄소를 공통으로 포함하면, 제1 층(312)과 제2 층(314)은 동일한 장비 내에서 연속적인 공정에 의하여 형성되는 인-시츄(in-situ) 공정에 의하여 형성될 수 있다. 좀더 구체적으로, 제1 층(312)과 제2 층(314)은 동일한 증착 장비 내에서 외부로 꺼내지 않은 상태로 증착에 의하여 형성되면서 사용되는 기체를 변경하는 것에 의하여 연속적으로 형성될 수 있다. 이에 의하면 서로 다른 물질 또는 다른 조성을 가지는 제1 층(312) 및 제2 층(314)을 포함하는 마스크층(310)을 간단한 공정에 의하여 짧은 공정 시간 내에 형성할 수 있다.
이때, 제1 층(312)과 제2 층(314)은 동일한 증착 장비 내의 동일한 챔버 내에서 연속적으로 형성될 수도 있고, 증착 장비 내에 위치한 복수의 챔버에서 연속적으로 형성될 수 있다. 동일한 챔버 내에서 제1 층(312)과 제2 층(314)을 형성하는 경우에는 증착 장비의 구조를 단순화할 수 있다. 그리고 증착 장비 내에서 제1 층(312)을 형성하는 챔버와 제2 층(314)을 형성하는 챔버를 분리한 경우에는 사용되는 기체 분위기를 계속 유지할 수 있어 퍼지 등의 공정이 필요하지 않아 공정을 단순화할 수 있다.
여기서, 제2 층(314)의 두께가 제1 층(312)과 같거나 그보다 클 수 있다. 특히, 제2 층(314)의 두께가 제1 층(312)보다 클 수 있다. 이에 의하면 제2 층(314)이 마스크층(310)의 외면 쪽에 위치하여 화학 물질로부터 반도체층(30) 등을 효과적으로 보호할 수 있으며 도펀트가 확산되는 것을 효과적으로 방지할 수 있다. 또한, 제2 층(314)의 증착 속도가 제1 층(312)의 증착 속도보다 크므로, 제2 층(314)의 두께를 상대적으로 크게 하면 마스크층(310)의 증착 공정의 시간을 최소화할 수 있다.
일 예로, 제1 층(312)의 두께가 10 내지 100nm일 수 있고, 제2 층(314)의 두께가 90 내지 150nm일 수 있다. 제1 층(312)의 두께가 10nm 미만이면, 제1 층(312)가 균일하게 형성되지 않을 수 있고 레이저 패터닝 시 제1 층(312)이 제거되더라도 이에 의하여 제2 층(314)이 제거되기 어려울 수 있다. 제1 층(312)의 두께가 100nm를 초과하면 제조 공정의 시간이 증가할 수 있다. 제2 층(314)의 두께가 90nm 미만이면, 제2 층(314)에 의한 효과가 충분하지 않을 수 있다. 제2 층(314)의 두께가 150nm를 초과하면 제조 공정의 시간이 증가할 수 있다.
그리고 제1 층(312)의 굴절률이 1.6 내지 1.8일 수 있고, 제2 층(314)의 굴절률이 1.5 내지 1.7일 수 있다. 상술한 굴절률을 가질 때 제1 층(312)의 레이저 패터닝 특성이 우수할 수 있고 제2 층(314)의 도펀트 배리어 특성 및 내화학 특성이 우수할 수 있다. 명확하지는 않으나, 이는 굴절률이 물질 및 조성에 따라 변화하는데, 해당 굴절률을 가지는 실리콘 카바이드 및 실리콘 옥시 카바이드의 조성에서 본 실시예에서 원하는 특성을 구현할 수 있는 것으로 보인다.
그러나 본 발명이 상술한 제1 층(312) 및 제2 층(314)의 두께, 굴절률 등에 한정되는 것은 아니다.
이어서, 도 3f에 도시한 바와 같이, 마스크층(310)을 마스크로 하여 반도체 기판(10)의 전면을 텍스쳐링한다. 즉, 패터닝되지 않은 마스크층(310)이 반도체 기판(10)의 후면을 전체적으로 덮은 상태에서 텍스쳐링을 수행하여 반도체 기판(10)의 후면은 텍스쳐링되지 않도록 하고 반도체 기판(10)의 전면만을 텍스쳐링한다. 이때, 마스크층(310)에서 외면에 위치한 제2 층(314)이 제1 층(312)보다 우수한 내화학성을 가지므로 텍스쳐링 공정 시에 반도체층(30), 제어 패시베이션막(20) 및 반도체 기판(10)의 후면이 원하지 않게 텍스쳐링 되는 것을 효과적으로 방지할 수 있다.
반도체 기판(10)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다.
일 예로 본 실시예에서는 알칼리 용액(일 예로, 수산화칼륨 용액)을 이용한 습식 텍스쳐링을 수행할 수 있다. 이에 의하면 간단한 공정으로 텍스쳐링 공정을 수행할 수 있으며, 반도체층(30) 등은 제2 층(314)에 의하여 안정적으로 보호될 수 있다.
이어서, 도 3g에 도시한 바와 같이, 레이저(320)를 이용한 레이저 패터닝에 의하여 마스크층(310)에 개구부(310a)를 형성하여 패터닝된 마스크층(310b)을 형성한다. 좀더 구체적으로, 레이저(320)는 제2 도전형 영역(도 3h의 참조부호 34, 이하 동일)이 위치하여야 할 부분에 대응하는 마스크층(310)의 부분에 조사되어 해당 부분을 제거하는 것에 의하여 개구부(310a)를 형성한다. 그러면, 반도체층(30)에서 제2 도전형 영역(34)이 개구부(310a)를 통하여 노출된다.
앞서 설명한 바와 같이, 반도체층(30)에 인접한 제1 층(312)은 레이저 패터닝 특성이 우수하므로 레이저 패터닝에 의하여 제1 층(312)을 쉽게 반도체층(30)으로부터 제거 또는 분리시킬 수 있다. 이때, 제거 또는 분리되는 제1 층(312)의 부분 위에 있는 제2 층(314)의 부분도 제1 층(312)과 함께 제거된다. 이에 의하여 패터닝된 마스크층(310b)에 위치한 개구부(310a)가 간단한 공정에 의하여 원하는 형상을 가지면서 깔끔한 패턴을 가질 수 있다.
레이저(320)로는 마스크층(310)(특히, 제1 층(312))을 부분적으로 제거할 수 있는 다양한 레이저를 사용할 수 있다. 예를 들어, 레이저(320)가 1064 nm 이하의 파장을 가질 수 있다. 일 예로, 레이저(320)가 약 532nm의 파장을 가지는 그린 레이저일 수 있다. 그린 레이저는 마스크층(310)에 안정적으로 도달할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고, 일 예로, 레이저(320)는 펄스 파형으로 일정 시간 동안 출력을 가지고 일정 시간 동안은 출력이 없는 펄스 레이저(pulsed wave laser)일 수 있다. 이에 의하면 단시간에 마스크층(310)에 충분한 에너지를 제공하여 마스크층(310)에서 원하는 부분을 제거할 수 있다. 이에 의하여 개구부(310a)를 쉽게 형성할 수 있다. 반면, 본 실시예와 달리 일정하고 연속적인 출력을 가지는 연속 발진 레이저(continuous wave laser)는 마스크층(310)을 패터닝하기에 적합한 충분한 에너지를 제공하기 어려울 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 연속 발진 레이저를 사용할 수도 있다.
그리고 레이저(320)의 펄스 폭이 펨토초(psec) 내지 나노초(nsec) 수준일 수 있다. 이와 같이 레이저(320)의 펄스 폭에서 마스크층(310)의 제거에 필요한 에너지를 충분히 제공할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
레이저(320)의 레이저빔의 크기는 10um 내지 2mm일 수 있다. 이러한 레이저(320)의 레이저빔의 크기는 마스크층(310)에 적용되어 제2 도전형 영역(34)에 대응하는 개구부(310a)를 형성하기에 적합한 크기로 한정된 것이다. 이때, 레이저빔의 크기가 작은 경우에는 레이저빔의 일부를 중첩하여 조사하는 것에 의하여 안정적으로 개구부(310a)를 형성할 수 있다. 그러나 본 발명이 레이저빔의 크기, 레이저빔의 조사 방법 등에 한정되는 것은 아니다.
도 3에서는 개구부(310a)에 인접한 제1 층(312)의 측면(S1)과 제2 층(314)의 측면(S2)이 평행하면서 동일 평면에서 서로 연속적으로 위치하고 반도체층(30)의 표면과 일정한 각도를 가지도록(일 예로, 직교하도록) 형성된 것을 예시하였다. 개구부(310a)에 대응한 제1 층(312)의 부분이 제거되면서 제2 층(314)이 이와 함께 동일하게 제거된 경우이다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 층(312)의 측면(S1)과 제2 층(314)의 측면(S2)이 이와 다른 형태를 가질 수도 있다. 도 4를 이용하여 다른 예를 설명한다.
도 4는 본 발명의 실시예에 따른 태양 전지의 제조 방법에서 형성된 개구부(310a) 및 패터닝된 마스크층(310b)의 다른 예를 도시한 도면이다. 간략하고 명확한 도시를 위하여 도 4에서는 개구부(310a)가 형성된 부분만을 확대하여 도시하였다. 도 4를 참조하면, 본 변형예에서는 제1 층(312)의 측면(S1)과 제2 층(314)의 측면(S2)이 반도체층(30)의 표면과 서로 다른 각도를 가지도록 형성되며 서로 동일 평면에 위치하지 않는다. 일 예로, 반도체층(30)으로부터 멀어지면서 개구부(310a)의 면적이 제1 층(312)에서보다 제2 층(3140에서 더 많이 커지도록 제2 층(314)의 측면(S2)이 형성될 수 있다. 이는 레이저 패터닝 시에 직접적으로 레이저에 의하여 분리 또는 제거되는 제1 층(312)의 측면(S1)은 반도체층(30)의 표면과 상대적으로 큰 각도를 가지고, 제1 층(312)이 제거되면서 함께 제거되는 제2 층(314)의 측면(S2)은 반도체층(30)의 표면과 상대적으로 작은 각도를 가지면서 분리될 수 있기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 층(312)의 측면(S1)과 제2 층(314)의 측면(S2)이 또 다른 형태를 가질 수도 있다.
이어서, 도 3h에 도시한 바와 같이, 패터닝된 마스크층(310b)을 이용하여 제2 도전형 도펀트를 도핑하여 제2 도전형 영역(34)을 형성한다. 이때, 전면 전계 영역(130)을 함께 형성할 수 있다.
제1 도전형 영역(32), 그리고 전면 전계 영역(130)을 형성하는 도핑 공정으로는 알려진 다양한 방법이 사용될 수 있다. 일 예로, 이온 주입법, 도펀트를 포함하는 기체를 사용하는 상태에서 열처리하는 것에 의하는 열 확산법, 도핑층을 형성한 후에 수행되는 열처리법, 레이저 도핑법 등의 다양한 방법이 적용될 수 있다. 본 발명이 이에 한정되는 것은 아니다. 특히, 제2 도전형 영역(34) 및 전면 전계 영역(130)은 제2 도전형 도펀트를 포함하는 기체를 이용하는 열 확산법에 의하여 동시에 형성될 수 있다. 이때, 반도체층(30)에서는 패터닝된 마스크층(310b)이 위치한 부분에서는 패터닝된 마스크층(310b)이 도펀트가 확산되는 것을 방지하므로 도핑이 이루어지지 않고, 개구부(310a)에 의하여 노출된 반도체층(30)의 부분이 제2 도전형 도펀트에 의하여 도핑되어 제2 도전형 영역(34)을 형성한다. 이때, 패터닝된 마스크층(310b)의 외면 쪽에 우수한 도펀트 배리어 특성을 가지는 제2 층(314)이 위치하여 패터닝된 마스크층(310b)이 위치한 부분에서 도펀트의 확산을 효과적으로 방지할 수 있다. 이때, 전술한 바와 같이, 제2 도전형 영역(34) 및 전면 전계 영역(130)에 도핑되는 제2 도전형 도펀트가 n형 도펀트(일 예로, 인)일 수 있는데, 실리콘 옥시카바이드로 구성된 제2 층(314)은 n형 도펀트의 확산을 효과적으로 방지할 수 있다.
본 실시예에서는 개구부(310b)가 제1 도전형 영역(32)이 형성되지 않은 부분보다 작은 폭을 가져 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 도펀트가 도핑되지 않은 언도프트 영역이 위치하도록 한다. 이와 같이 도펀트가 도핑되지 않은 언도프트 영역이 배리어 영역(36)을 구성하게 된다.
본 실시예에서는 제1 층(312) 및 제2 층(314)을 포함하는 마스크층(310)을 이용하여 반도체 기판(10)과 동일한 도전형을 가지는 제2 도전형 영역(34)을 형성하는 것을 예시하였다. 이에 의하면, 마스크층(310)을 이용하여 반도체 기판(10)과 동일한 도전형을 가지는 제2 도전형 영역(34) 및 전면 전계 영역(130)을 함께 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 층(312) 및 제2 층(314)을 포함하는 마스크층(310)을 이용하여 반도체 기판(10)과 다른 도전형을 가지는 제1 도전형 영역(32)을 형성할 수도 있다. 즉, 본 실시예에서는 제1 층(312) 및 제2 층(314)을 포함하는 마스크층(310)을 이용하여 제1 및 제2 도전형 영역(32, 34) 중 적어도 하나를 형성할 수 있다.
그리고 본 실시예에서는 반도체층(30)을 형성한 후에, 제1 도전형 영역(32)을 형성하고, 그 다음에 반도체 기판(10)의 전면을 텍스쳐링하고, 그 후에 전면 전계 영역(130)과 제2 도전형 영역(34)을 동일한 도핑 공정에서 함께 형성한 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 도전형 영역(32), 제2 도전형 영역(34), 전면 전계 영역(130) 및 텍스쳐링 구조의 형성 순서는 다양하게 변형이 가능하다.
본 실시예와 다른 예로, 제2 도전형 영역(34) 및/또는 전면 전계 영역(130)을 형성한 후에 제1 도전형 영역(32)을 형성할 수도 있다. 또는, 제1 도전형 영역(32)이 제2 도전형 영역(34) 및/또는 전면 전계 영역(130)과 함께 형성될 수도 있다. 일 예로, 반도체층(30)을 형성한 다음 제1 도전형 영역(32)이 형성될 영역에 제1 도전형 도펀트를 포함하는 도펀트층을 만든 후에 그 위에 마스크층(310)을 형성하고 제2 도전형 영역(34)에 대응하는 개구부(310a)를 형성하는 등의 후속 공정을 수행한 후에, 열적 산화 공정에 의하여 제2 도전형 도펀트를 확산시킬 수 있다. 그러면, 열적 산화 공정의 높은 온도에 의하여 도펀트층에 포함된 제1 도전형 도펀트가 해당 부분에 대응하는 반도체층(30)으로 확산하여 제1 도전형 영역(32)을 형성하고, 열적 산화 공정에서 제공된 제2 도전형 도펀트가 개구부(310b)를 통하여 반도체층(30)으로 확산하여 제2 도전형 영역(34)을 형성할 수 있다. 이와 반대로 반도체층(30)을 제2 도전형 영역(34)이 형성될 영역에 제2 도전형 도펀트를 포함하는 도펀트층을 만든 후에 그 위에 마스크층(310)을 형성하고 제1 도전형 영역(32)에 대응하는 개구부(310a)를 형성하는 등의 후속 공정을 수행한 후에, 열적 산화 공정에 의하여 제1 도전형 도펀트를 확산시킬 수 있다. 그리고 제2 도전형 영역(34)과 전면 전계 영역(130)이 서로 다른 도핑 공정에 의하여 형성될 수 있다.
이어서, 도 3i에 도시한 바와 같이, 패터닝된 마스크층(310b)을 제거한다. 패터닝된 마스크층(310b)은 다양한 방법에 의하여 제거될 수 있다. 일 예로, 패터닝된 마스크층(310b)은 도핑 공정에서 산화될 수 있는데, 이렇게 산화된 패터닝된 마스크층(310b)은 희석된 불산(DHF)에 의하여 쉽게 제거될 수 있다.
이어서, 도 3j에 도시한 바와 같이, 반도체 기판(10)의 전면 및 후면에 또 다른 절연막을 형성한다. 즉, 반도체 기판(10)의 전면에 전면 패시베이션막(24) 및 반사 방지막(26)을 형성하고, 반도체 기판(10)의 후면에 후면 패시베이션막(40)을 형성한다.
좀더 구체적으로, 반도체 기판(10)의 전면 위에 전면 패시베이션막(24) 및 반사 방지막(26)을 전체적으로 형성하고, 반도체 기판(10)의 후면 위에 후면 패시베이션막(40)을 전체적으로 형성한다. 전면 패시베이션막(24), 반사 방지막(26), 또는 후면 패시베이션막(40)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 전면 패시베이션막(24), 반사 방지막(26) 및 후면 패시베이션막(40)의 형성 순서가 한정되는 것은 아니다.
이어서, 도 3k에 도시한 바와 같이, 제1 및 제2 도전형 영역(32, 34)에 각기 연결되는 제1 및 제2 전극(42, 44)을 형성한다.
일 예로, 패터닝 공정에 의하여 후면 패시베이션막(40)에 제1 및 제2 개구부(402, 404)를 형성하고, 그 이후에 제1 및 제2 개구부(402, 404) 내를 채우면서 제1 및 제2 전극(42, 44)을 형성한다. 이때, 제1 및 제2 개구부(402, 404)는 레이저를 이용한 레이저 어블레이션, 또는 식각 용액 또는 식각 페이스트 등을 이용한 다양한 방법에 의하여 형성될 수 있다. 그리고 제1 및 제2 전극(42, 44)은 스퍼터링, 도금법, 증착법 등의 다양한 방법에 의하여 형성될 수 있다. 특히 본 실시예에서는 제1 및 제2 전극(42, 44)이 스퍼터링 방법에 의하여 형성될 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 제1 및 제2 전극 형성용 페이스트를 후면 패시베이션막(40) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. 이 경우에는 제1 및 제2 전극(42, 44)을 형성할 때 컨택홀(46)이 형성되므로, 별도로 컨택홀(461)를 형성하는 공정을 추가하지 않아도 된다.
본 실시예에 따르면, 서로 다른 물질 또는 다른 조성을 가지는 제1 층(312) 및 제2 층(314)을 구비하는 마스크층(310)을 사용하여 마스크층(310)이 태양 전지(100)의 제조 방법에서 다양한 역할을 효과적으로 수행하도록 할 수 있다. 좀더 구체적으로, 제1 층(312)에 의하여 레이저 패터닝 특성을 향상할 수 있으며, 제2 층(314)에 의하여 텍스처링 공정에서 반도체층(30)을 안정적으로 보호하면서 도핑 공정에서 원하는 부분에만 도핑이 이루어지도록 할 수 있다. 또한, 마스크층(310)의 제조 공정의 시간을 저감할 수 있다. 이에 의하여 우수한 효율을 가지는 태양 전지(100)의 생산성을 향상할 수 있다.
이하, 본 발명의 실험예에 의하여 본 발명을 좀더 상세하게 설명한다. 그러나 본 발명의 실험예는 본 발명을 예시하기 위한 것에 불과하며, 본 발명이 이에 한정되는 것은 아니다.
실시예 1
반도체 기판의 후면에 실리콘 산화물을 포함하는 제어 패시베이션막 및 다결정 실리콘을 포함하는 반도체층을 차례로 형성하였다. 반도체층 위에 실리콘 카바이드를 포함하는 제1 층 및 실리콘 옥시카바이드를 포함하는 제2 층을 포함하는 마스크층을 형성하였다. 수산화칼륨 용액을 이용하여 반도체 기판의 전면을 텍스쳐링하였다. 마스크층에 레이저를 이용한 레이저 패터닝을 수행하여 개구부를 형성하고, 개구부를 통하여 반도체층에 도펀트를 도핑하여 도전형 영역을 형성하여 광전 변환부를 형성하였다.
비교예 1
마스크층이 실리콘 옥시카바이드를 포함하는 단일층으로 구성되어 실리콘 카바이드층을 구비하지 않는다는 점을 제외하고는 실시예 1과 동일한 방법으로 광전 변환부를 형성하였다. 이때, 비교예 1에 따른 마스크층의 총 두께는 실시예 1에 따른 마스크층의 총 두께(즉, 제1 층과 제2 층의 두께의 합)과 동일하였다.
비교예 2
마스크층이 실리콘 카바이드를 포함하는 단일층으로 구성되어 실리콘 옥시카바이드층을 구비하지 않는다는 점을 제외하고는 실시예 1과 동일한 방법으로 광전 변환부를 형성하였다. 이때, 비교예 2에 따른 마스크층의 총 두께는 실시예 1에 따른 마스크층의 총 두께(즉, 제1 층과 제2 층의 두께의 합)과 동일하였다.
실시예 1에 따라 제조된 광전 변환부의 주사 전자 현미경 사진을 촬영하여 이를 도 5에 도시하였고, 비교예 1에 따라 제조된 광전 변환부의 주사 전자 현미경 사진을 촬영하여 이를 도 6에 도시하였다. 도 5 및 도 6에는 참조를 위하여 개구부를 형성하기 위하여 사용된 레이저 빔 중 하나의 위치를 점선으로 도시하였다.
도 5를 참조하면 실시예 1에서는 명확한 명도 차이를 가지는 부분이 구비됨을 알 수 있다. 즉, 도 5의 중간 부분에서 밝게 표시된 부분이 개구부가 형성된 부분이며 상부 및 하부 부분에서 어둡게 표시된 부분이 개구부가 형성되지 않은 부분이다. 밝게 표시된 개구부의 양쪽 경계가 깔끔한 것으로부터 개구부가 원하는 형상을 가지도록 깔끔하게 형성되었음을 알 수 있다. 반면, 도 6을 참조하면 비교예 2에서는 레이저를 조사하여 레이저 패터닝을 하였음에도 레이저가 조사된 부분이 밝지 않은 것을 알 수 있다. 이로부터 레이저 패터닝이 원활하게 이루어지지 않음을 알 수 있다.
그리고 실시예 1에 따른 광전 변환부의 도핑 농도 및 비교예 2에 따른 광전 변환부의 도핑 농도를 측정하여 그 결과를 도 7에 나타내었다.
도 7을 참조하면, 실시예 1에서는 반도체층에 도핑 농도가 높은 반면 반도체 기판 부근에서는 도핑 농도가 낮은 반면, 비교예 2에서는 반도체 기판 부근에서도 실시예 1보다 높은 도핑 농도를 가지는 것을 알 수 있다. 이로부터 실시예 1에 따른 마스크층이 비교예 2에 따른 마스크층보다 우수한 도펀트 배리어 특성을 가짐을 알 수 있다.
그리고 실시예 1에 따른 마스크층을 형성하기 위한 공정 시간 및 비교예 2에 따른 마스크층을 형성하기 위한 공정 시간을 측정하였다. 실시예 1에 따른 공정 시간을 100으로 할 때의 비교예 2에 따른 공정 시간을 계산하여 그 결과를 표 1에 나타내었다. 온도, 기체 분위기 등의 공정 조건은 실시예 1과 비교예 2에서 서로 동일하였다.
공정 시간
실시예 1 100
비교예 1 228
표 1을 참조하면, 실시예 1에 따르면 마스크층의 형성을 위한 공정 시간을 효과적으로 저감할 수 있음을 알 수 있다. 이는 실리콘 옥시카바이드의 증착 속도가 실리콘 카바이드의 증착 속도보다 크기 때문이다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
10: 반도체 기판
20: 제어 패시베이션막
30: 반도체층
32: 제1 도전형 영역
34: 제2 도전형 영역
36: 배리어 영역
310: 마스크층
310a: 개구부
310b: 패터닝된 마스크층
312: 제1 층
314: 제2 층
320: 레이저
42: 제1 전극
44: 제2 전극

Claims (20)

  1. 반도체 기판의 일면 위에 반도체층을 형성하는 단계;
    상기 반도체층 위에 차례로 위치하며, 서로 다른 물질 또는 다른 조성을 가지는 제1 층 및 제2 층을 포함하는 마스크층을 형성하는 단계;
    상기 마스크층을 마스크로 하여 상기 반도체 기판의 다른 일면을 텍스쳐링하는 단계;
    레이저를 이용한 레이저 패터닝에 의하여 상기 마스크층에 개구부를 형성하여, 패터닝된 마스크층을 형성하는 단계; 및
    상기 개구부를 통하여 노출된 상기 반도체층의 부분에 도펀트를 도핑하여 도전형 영역을 형성하는 도핑 단계
    를 포함하며;
    상기 제1 층은 상기 반도체층에 인접하고, 상기 제2 층은 상기 마스크층의 외면 쪽에 위치하며;
    상기 제1 층이 상기 제2 층에 비하여 레이저 패터닝 특성이 우수한 물질을 포함하고;
    상기 제2 층이 상기 제1 층에 비하여 내화학 특성이 우수한 물질을 포함하는 태양 전지의 제조 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제2 층이 상기 제1 층에 비하여 도펀트 배리어 특성이 우수한 물질을 포함하는 태양 전지의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 층 및 상기 제2 층이 실리콘 및 탄소를 포함하면서 서로 다른 물질 또는 다른 조성으로 구성되는 태양 전지의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 층과 상기 제2 층이 동일한 장비 내에서 연속적인 공정에 의하여 형성되는 태양 전지의 제조 방법.
  7. 제5항에 있어서,
    상기 제1 층이 실리콘 카바이드를 포함하고,
    상기 제2 층이 실리콘 옥시카바이드를 포함하는 태양 전지의 제조 방법.
  8. 제5항에 있어서,
    상기 제2 층의 산소 함량이 상기 제1 층의 산소 함량보다 큰 태양 전지의 제조 방법.
  9. 제7항에 있어서,
    상기 제2 층의 두께가 상기 제1 층과 같거나 그보다 큰 태양 전지의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 층의 두께가 10 내지 100nm이고,
    상기 제2 층의 두께가 90 내지 150nm인 태양 전지의 제조 방법.
  11. 제7항에 있어서,
    상기 제1 층의 굴절률이 1.6 내지 1.8이고,
    상기 제2 층의 굴절률이 1.5 내지 1.7인 태양 전지의 제조 방법.
  12. 제1항에 있어서,
    상기 제1 층 및 상기 제2 층이 각기 증착에 의하여 형성되고,
    상기 제2 층의 증착 속도가 상기 제1 층의 증착 속도보다 크며,
    상기 제2 층의 두께가 상기 제1 층과 같거나 그보다 큰 태양 전지의 제조 방법.
  13. 제1항에 있어서,
    상기 마스크층을 형성하는 단계에서는 상기 마스크층이 상기 반도체층 위에 전체적으로 형성되는 태양 전지의 제조 방법.
  14. 제1항에 있어서,
    상기 텍스쳐링하는 단계는 알칼리 용액을 이용한 습식 텍스쳐링에 의하여 수행되는 태양 전지의 제조 방법.
  15. 제1항에 있어서,
    상기 레이저가 그린 레이저이며 펄스 레이저인 태양 전지의 제조 방법.
  16. 제1항에 있어서,
    상기 도핑 단계에서 사용되는 상기 도펀트가 상기 반도체 기판에 포함된 도펀트와 동일한 도전형을 가지며,
    상기 도핑 단계에서 상기 도펀트가 상기 반도체 기판의 다른 일면에 도핑되어 상기 도전형 영역과 동시에 전계 영역을 형성하는 태양 전지의 제조 방법.
  17. 제1항에 있어서,
    상기 반도체층에 상기 도핑 단계에서 사용되는 도펀트와 반대되는 도전형을 가지는 또 다른 도펀트를 도핑하여 또 다른 도전형 영역을 형성하는 또 다른 도핑 단계를 더 포함하는 태양 전지의 제조 방법.
  18. 제17항에 있어서,
    상기 또 다른 도전형 영역이 상기 도전형 영역과 다른 제조 방법에 의하여 형성되는 태양 전지의 제조 방법.
  19. 제1항에 있어서,
    상기 반도체층을 형성하는 단계 이전에 상기 반도체 기판의 상기 일면 위에 제어 패시베이션막을 형성하는 단계를 더 포함하여, 상기 반도체층을 형성하는 단계에서는 상기 반도체층이 상기 제어 패시베이션막 위에 형성되는 태양 전지의 제조 방법.
  20. 제1항에 있어서,
    상기 반도체층이 비정질, 미세 결정질, 또는 다결정 반도체를 포함하는 태양 전지의 제조 방법.
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* Cited by examiner, † Cited by third party
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DE102018006806B4 (de) * 2018-08-26 2023-01-19 Hochschule Mittweida (Fh) Verwendung wenigstens eines Lasers zur Strukturierung mindestens eines Bereichs einer Oberfläche eines Substrats mit wenigstens einem mikroelektronischen Bauelement und/oder als Träger mikroelektronischer Einheiten
CN109560149A (zh) * 2018-11-15 2019-04-02 中国科学院上海高等研究院 一种p型晶硅太阳电池及制备方法
CN109545901A (zh) * 2018-11-28 2019-03-29 国家电投集团西安太阳能电力有限公司 Ibc电池的制作方法
CN110783418B (zh) * 2019-11-20 2021-12-10 京东方科技集团股份有限公司 一种光电传感器及其制备方法
WO2021124991A1 (ja) * 2019-12-19 2021-06-24 株式会社カネカ 太陽電池の製造方法
CN111584685A (zh) * 2020-05-28 2020-08-25 江西展宇新能科技有限公司 一种新型太阳能电池及其制备方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8557682B2 (en) * 2011-06-15 2013-10-15 Applied Materials, Inc. Multi-layer mask for substrate dicing by laser and plasma etch
KR102045001B1 (ko) * 2013-06-05 2019-12-02 엘지전자 주식회사 태양 전지 및 이의 제조 방법
KR101661807B1 (ko) * 2014-07-28 2016-09-30 엘지전자 주식회사 태양 전지 및 그 제조 방법
EP3093889B8 (en) * 2015-05-13 2024-05-22 Trina Solar Co., Ltd Solar cell and method of manufacturing the same
KR102550458B1 (ko) * 2015-05-13 2023-07-04 상라오 징코 솔라 테크놀러지 디벨롭먼트 컴퍼니, 리미티드 태양 전지 및 이의 제조 방법

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