KR102666012B1 - 태양 전지 및 이의 제조 방법 - Google Patents

태양 전지 및 이의 제조 방법 Download PDF

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Abstract

본 발명의 실시예에 따른 태양 전지는, 후면 전극 구조를 가지고 제1 도전형 영역과 제2 도전형 영역 사이에 위치하는 배리어 영역은 적어도 제1 반도체부, 상기 제1 반도체부 위에 위치하는 절연부, 그리고 상기 절연부 위에 위치하는 제2 반도체부를 포함한다. 상기 태양 전지는, 반도체 기판, 상기 반도체 기판의 일면 위에 형성되는 중간막, 상기 중간막 위에 위치하며 제1 및 제2 도핑 반도체층으로 각기 구성되는 제1 및 제2 도전형 영역과, 상기 제1 및 제2 도전형 영역에 각기 전기적으로 연결되는 제1 및 제2 전극을 더 포함할 수 있고, 상기 배리어 영역은 상기 중간막 위에서 상기 제1 도전형 영역과 상기 제2 도전형 영역 사이에 위치할 수 있다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는, 후면 전극 구조에서 배리어 영역을 구비하는 태양 전지 및 이의 제조 방법에 관한 것이다.
태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다.
후면 전극 구조의 태양 전지에서는 태양 전지의 전면(前面)을 통하여 입사되는 광을 최대화하기 위하여 태양 전지의 전극이 전면에 위치하지 않고 후면에만 위치한다. 이러한 후면 전극 구조의 태양 전지에서는 서로 다른 극성을 가지는 제1 및 제2 도전형 영역이 동일한 면에 위치하므로 제1 및 제2 도전형 영역이 서로 인접한 부분에서 원하지 않는 션트, 전류 누설, 전자와 정공의 재결합 발생 등의 문제가 쉽게 발생할 수 있다.
이를 방지하기 위하여 제1 및 제2 도전형 영역을 형성하기 위한 반도체층에서 제1 도전형 영역과 제2 도전형 영역 사이에 위치한 부분에 절연 물질 또는 진성 반도체 물질로 구성된 배리어 영역을 형성한 구조가 제안되었다.
절연 물질로 형성되는 배리어 영역은 반도체층의 해당 부분에 산소를 이온 주입하여 형성될 수 있는데, 이 경우 반도체층(특히, 다결정 구조의 반도체층)에 주입되는 깊이에 한계가 있다. 산소의 주입 깊이를 늘리기 위하여 높은 에너지로 많은 양의 산소를 주입하면 반도체층의 손상, 양산성 저하 등의 문제가 발생할 수 있다. 그리고 산소의 주입을 위한 마스크는 열에 의하여 쉽게 변형될 수 있어 원하는 위치에 산소를 안정적으로 주입하기 어려웠다. 그리고 진성 반도체 물질로 구성된 배리어 영역은 반도체층의 해당 부분을 도펀트로 도핑하지 않는 것에 의하여 형성될 수 있는데, 진성 반도체 물질도 반도체 물질이므로 션트, 전류 누설, 전자와 정공의 재결합 발생 등의 문제를 효과적으로 방지하기 어려웠다.
본 발명은 후면 전극 구조에서 제1 및 제2 도전형 영역 사이에서 발생할 수 있는 션트, 재결합 및 누설 전류를 효과적으로 방지하여 높은 효율 및 우수한 안정성을 가지는 태양 전지를 제공하고자 한다.
그리고 본 발명은 상술한 태양 전지의 생산성을 향상할 수 있는 태양 전지의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지는, 후면 전극 구조를 가지고 제1 도전형 영역과 제2 도전형 영역 사이에 위치하는 배리어 영역은 적어도 제1 반도체부, 상기 제1 반도체부 위에 위치하는 절연부, 그리고 상기 절연부 위에 위치하는 제2 반도체부를 포함한다. 상기 태양 전지는, 반도체 기판, 상기 반도체 기판의 일면 위에 형성되는 중간막, 상기 중간막 위에 위치하며 제1 및 제2 도핑 반도체층으로 각기 구성되는 제1 및 제2 도전형 영역과, 상기 제1 및 제2 도전형 영역에 각기 전기적으로 연결되는 제1 및 제2 전극을 더 포함할 수 있고, 상기 배리어 영역은 상기 중간막 위에서 상기 제1 도전형 영역과 상기 제2 도전형 영역 사이에 위치할 수 있다.
상기 제1 반도체부 및 상기 제2 반도체부가 상기 제1 또는 제2 도핑 반도체층과 동일한 반도체 물질로 구성될 수 있다. 상기 절연부가 상기 제1 또는 제2 도핑 반도체층에 포함된 반도체 물질, 그리고 비금속 원소를 포함하는 화합물로 구성될 수 있다.
상기 제1 반도체부 및 상기 제2 반도체부가 실리콘으로 구성되고, 상기 절연부가 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 구성될 수 있다.
상기 절연부의 두께가 상기 제1 반도체부의 두께와 상기 제2 반도체부의 두께의 합보다 작을 수 있다.
상기 제1 도전형 영역 및 상기 제2 도전형 영역이 전체적으로 다결정 구조를 가질 수 있다.
상기 제1 반도체부 및 상기 제2 반도체부가 다결정 구조를 가지고, 상기 제1 또는 제2 도전형 영역의 결정립 크기가 상기 제1 또는 제2 반도체부의 결정립 크기보다 클 수 있다.
상기 절연부의 두께가 상기 제1 반도체부의 두께와 같거나 그보다 크고, 상기 제2 반도체부의 두께가 상기 절연부의 두께와 같거나 그보다 클 수 있다.
본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판의 일면 위에 형성되는 중간막을 형성하는, 중간막 형성 단계; 상기 중간막 위에 제1 반도체부, 절연부, 그리고 제2 반도체부를 차례로 형성하여 반도체 형성층을 형성하는, 반도체 형성층 형성 단계; 상기 반도체 형성층의 제1 및 제2 영역에 재결정화 공정 및 도핑 공정을 수행하여 제1 및 제2 도핑 반도체층으로 구성되는 제1 및 제2 도전형 영역을 형성하는, 도전형 영역 형성 단계; 및 상기 제1 및 제2 도전형 영역에 각기 전기적으로 연결되는 제1 및 제2 전극을 형성하는, 전극 형성 단계를 포함한다. 상기 도전형 영역의 형성 단계 이후에 적어도 상기 제1 반도체부, 상기 절연부, 그리고 상기 제2 반도체부를 포함하는 배리어 영역이 상기 제1 도전형 영역과 상기 제2 도전형 영역 사이에 잔류할 수 있다.
상기 절연부가 반도체 원소 및 비금속 원소의 화합물로 구성될 수 있다. 상기 재결정화 공정에서 상기 제1 또는 제2 영역에 국부적인 열처리가 수행되어 상기 절연부에 포함된 비금속 원소가 외부 확산(out-diffusion)되면서 전체적으로 재결정화되어, 상기 제1 또는 제2 도전형 영역이 전체적으로 다결정 구조를 가질 수 있다.
상기 제1 반도체부 및 상기 제2 반도체부가 다결정 구조를 가지고, 상기 제1 또는 제2 도전형 영역의 결정립 크기가 상기 배리어 영역을 구성하는 상기 제1 또는 제2 반도체부의 결정립 크기보다 클 수 있다.
상기 도전형 영역 형성 단계에서 상기 제1 및 제2 영역이 레이저에 의하여 국부적으로 열처리될 수 있다.
상기 도전형 영역 형성 단계는, 레이저를 이용하여 상기 제1 영역에 도핑 공정 및 재결정화 공정을 수행하여 상기 제1 도전형 영역을 형성하는 단계; 상기 반도체 형성층 위에 패터닝 형성막을 형성하고 레이저를 이용하여 상기 제2 영역에 대응하는 개구부를 형성하면서 상기 제2 영역에 재결정화 공정을 수행하는 단계; 및 상기 개구부를 통하여 상기 제2 영역에 도핑 공정을 수행하여 상기 제2 도전형 영역을 형성하는 단계를 포함할 수 있다.
본 발명에 의하면, 후면 전극 구조에서 배리어 영역이 절연부를 포함하여 제1 및 제2 도전형 영역 사이에서 발생할 수 있는 션트, 재결합, 누설 전류 등의 문제를 효과적으로 방지할 수 있다. 이에 의하여 태양 전지가 높은 효율 및 우수한 안정성을 가질 수 있다. 이때, 배리어 영역 또는 제1 및 제2 도전형 영역을 형성하기 위한 반도체 형성층이 절연부를 사이에 두고 위치하는 제1 및 제2 반도체부를 포함하여, 재결정화 및/또는 도핑 공정에 의하여 제1 및 제2 도전형 영역이 전체적으로 다결정 구조를 가지는 반도체층으로 이루어지도록 할 수 있다. 이에 의하여 제1 및 제2 도전형 영역은 우수한 전기적 특성을 가져 태양 전지의 효율을 향상할 수 있다. 그리고 제1 및 제2 도전형 영역 및 배리어 영역을 동일한 반도체 형성층으로부터 형성할 수 있어 높은 효율 및 우수한 안정성을 가지는 태양 전지의 생산성을 향상할 수 있다.
도 1은 본 발명의 일 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 3a 내지 도 3k는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지의 일부를 도시한 부분 단면도다.
도 5는 본 발명의 또 다른 실시예에 따른 태양 전지의 일부를 도시한 부분 단면도다.
도 6은 본 발명의 또 다른 실시예에 따른 태양 전지의 일부를 도시한 부분 단면도다.
도 7은 본 발명의 또 다른 실시예에 따른 태양 전지의 일부를 도시한 부분 단면도다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 밥업을 상세하게 설명한다. 본 명세서에서 "제1" 또는 "제2"의 표현은 서로 간의 구별을 위하여 사용된 것일 뿐 본 발명이 이에 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 태양 전지를 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 1 및 도 2을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(10)과, 반도체 기판(10)의 일면 위에 형성되는 중간막(20)과, 중간막(20) 위에 위치하며 제1 및 제2 도핑 반도체층(30a, 30b)으로 각기 구성되는 제1 및 제2 도전형 영역(32, 34)과, 중간막(20) 위에서 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치하는 배리어 영역(36)과, 제1 및 제2 도전형 영역(32, 34)에 각기 전기적으로 연결되는 제1 및 제2 전극(42, 44)을 포함한다. 여기서, 배리어 영역(36)은 적어도 제1 반도체부(36a), 절연부(36b), 제2 반도체부(36c)를 포함할 수 있다. 그 외에 태양 전지(100)는 전면 패시베이션막(24), 반사 방지막(26), 후면 패시베이션막(40), 절연막(41) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.
일 예로, 반도체 기판(10)은 제1 또는 제2 도전형 도펀트를 포함하는 결정질 반도체(예를 들어, 단결정 또는 다결정 반도체, 일 예로, 단결정 또는 다결정 실리콘, 특히 단결정 실리콘)로 구성된 베이스 영역(110)을 포함할 수 있다. 이와 같이 결정성이 높아 결함이 적은 베이스 영역(110) 또는 반도체 기판(10)을 기반으로 한 태양 전지(100)는 전기적 특성이 우수하다.
반도체 기판(10)의 전면에는 전면 전계 영역(130)이 위치할 수 있다. 일 예로, 전면 전계 영역(130)은 베이스 영역(110)과 동일한 도전형을 가지며 베이스 영역(110)보다 높은 도핑 농도를 가지는 도핑 영역으로, 반도체 기판(10)의 일부를 구성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 전면 전계 영역(130)이 반도체 기판(10)과 별도로 위치하는 반도체층이거나, 도펀트를 가지지 않고 고정 전하 등을 가지는 산화막 등으로 구성되는 등 다양한 변형이 가능하다.
그리고 반도체 기판(10)의 전면은 반사를 방지하기 위한 반사 방지 구조(일 예로, 반도체 기판(10)의 (111)면으로 구성된 피라미드 형상의 텍스쳐링 구조)를 구비하여, 반사를 최소화할 수 있다. 그리고 반도체 기판(10)의 후면은 경면 연마된 면으로 구성되어 전면보다 작은 표면 거칠기를 가져 패시베이션 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다.
반도체 기판(10)의 후면 위에서 반도체 기판(10)과 도전형 영역(32, 34) 사이에 중간막(20)이 위치할 수 있다. 중간막(20)은 반도체 기판(10)의 후면 위에 전체적으로 위치(일 예로, 접촉)할 수 있다.
중간막(20)은 반도체 기판(10)의 표면을 패시베이션하는 패시베이션 역할을 할 수 있다. 또는, 중간막(20)이 도전형 영역(32, 34)의 도펀트가 반도체 기판(10)으로 지나치게 확산하는 것을 방지하는 도펀트 제어 역할 또는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 중간막(20)은 상술한 역할을 수행할 수 있는 다양한 물질을 포함할 수 있는데, 일 예로, 산화막, 실리콘을 포함하는 유전막 또는 절연막, 질화 산화막, 탄화 산화막, 진성 비정질 실리콘막 등으로 이루어질 수 있다. 일 예로, 도전형 영역(32, 34)이 다결정 반도체로 구성되면 중간막(20)은 쉽게 제조될 수 있으며 캐리어 전달이 원활하게 이루어질 수 있는 실리콘 산화막일 수 있다.
중간막(20)의 두께가 전면 패시베이션막(24), 반사 방지막(26) 및 후면 패시베이션막(40)보다 작을 수 있다. 일 예로, 중간막(20)의 두께가 10nm 이하(예를 들어, 5nm 이하, 좀더 구체적으로는, 2nm 이하, 일 예로, 0.5nm 내지 2nm)일 수 있다. 이는 중간막(20)의 효과를 충분하기 구현하기 위한 것이나 본 발명이 이에 한정되는 것은 아니다.
중간막(20) 위에는 각기 제1 및 제2 도핑 반도체층(30a. 30b)으로 구성되는 제1 및 제2 도전형 영역(32, 34)과, 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치하며 적어도 제1 반도체부(36a), 절연부(36b), 제2 반도체부(36c)를 포함하는 배리어 영역(36)이 위치(일 예로, 접촉)할 수 있다. 여기서, 베이스 영역(110)이 제2 도전형을 가지면, 베이스 영역(110)과 다른 도전형을 가지는 제1 도전형 영역(32)은 에미터 영역으로 기능하고, 베이스 영역(110)과 동일한 도전형을 가지는 제2 도전형 영역(34)은 후면 전계(back surface field) 영역으로 기능한다. 배리어 영역(36)은 제1 도전형 영역(32)과 제2 도전형 영역(34)을 물리적으로 이격시켜 이들이 접촉할 경우에 발생할 수 있는 션트를 방지하는 역할을 할 수 있다.
제1 또는 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 또는 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 일 예로, 제1 및 제2 도전형 도펀트 중 하나가 보론(B)이고 다른 하나가 인(P)일 수 있다.
제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36)의 적어도 일부, 또는 제1 및 제2 도핑 반도체층(30a, 30b), 제1 반도체부(36a) 및 제2 반도체부(36c)는 반도체 기판(10)과 다른 결정 구조를 가질 수 있다. 일 예로, 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36)의 적어도 일부, 또는 제1 및 제2 도핑 반도체층(30a, 30b), 제1 반도체부(36a) 및 제2 반도체부(36c)는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등을 포함하고, 제1 도전형 영역(32) 또는 제1 도핑 반도체층(30a)에는 제1 도전형 도펀트가 포함되고 제2 도전형 영역(34) 또는 제2 도핑 반도체층(30b)에는 제2 도전형 도펀트가 포함될 수 있다. 배리어 영역(36), 또는 제1 반도체부(36a) 및 제2 반도체부(36c)는 제1 및 제2 도전형 도펀트가 도핑되지 않은 진성 또는 언도프트 반도체로 구성될 수 있다.
좀더 구체적으로, 본 실시예에서는 제1 도전형 영역(32), 제2 도전형 영역(34) 및 배리어 영역(36)이 동일한 반도체 형성층(도 3b의 참조부호 300, 이하 동일)을 기본으로 하여 형성되기 때문에 제1 도전형 영역(32), 제2 도전형 영역(34) 및 배리어 영역(36)이 연속적으로 형성된 하나의 층 내에서 동일 평면 상에 위치한다. 여기서, 연속적으로 형성된 하나의 층 내에서 동일 평면 상에 위치하는 것은 실질적으로 동일한 두께를 가지는 동일한 층 내에서 측면을 서로 공유하면서 형성되는 것을 의미할 수 있다. 즉, 제1 도전형 영역(32)과 배리어 영역(36)이 동일한 측면을 공유하면서 실질적으로 동일한 두께로 형성되고, 배리어 영역(36)과 제2 도전형 영역(34)이 동일한 측면을 공유하면서 실질적으로 동일한 두께로 형성될 수 있다.
다만, 본 실시예에서 제1 및 제2 도전형 영역(32, 34)은 도핑 공정 및/또는 재결정화 공정에 의하여 반도체 형성층(300)을 제1 및 제2 도핑 반도체층(30a, 30b)으로 변화시켜 형성된 영역이고, 배리어 영역(36)은 도핑 공정 및 재결정화 공정을 수행하지 않은 반도체 형성층(300)의 영역이 잔류하여 형성된 영역이다. 이에 대해서는 추후에 태양 전지(100)의 제조 방법에서 좀더 상세하게 설명한다. 이와 같이 제1 및 제2 도전형 영역(32, 34)과 배리어 영역(36)은 상술한 바와 같이 도핑 공정 및/또는 재결정화 공정의 여부에 차이가 있으므로 서로 다른 구성 물질, 적층 구조, 결정립 크기 등을 가지게 된다.
예를 들어, 제1 및 제2 도전형 영역(32, 34), 또는 제1 및 제2 도핑 반도체층(30a, 30b)이 다결정 반도체(일 예로, 다결정 실리콘)을 포함하여 다결정 반도체층(일 예로, 다결정 실리콘층)으로 이루어질 수 있다. 일 예로, 제1 및 제2 도전형 영역(32, 34), 또는 제1 및 제2 도핑 반도체층(30a, 30b)이 각기 전체적으로 다결정 구조를 가지는 다결정 반도체층으로 이루어질 수 있다. 그러면, 제1 및 제2 도전형 영역(32, 34)이 높은 캐리어 이동도를 가져 태양 전지(100)의 전기적 특성을 향상할 수 있다.
본 실시예에서 배리어 영역(36)은 중간막(20) 위에 위치(일 예로, 접촉)하는 제1 반도체부(36a), 제1 반도체부(36a) 위에 위치(일 예로, 접촉)하는 절연부(36b), 그리고 절연부(36b) 위에 위치(일 예로, 접촉)하는 제2 반도체부(36c)를 포함할 수 있다. 이와 같이 배리어 영역(36)이 우수한 절연 특성을 가지는 절연부(36b)을 포함하면 제1 및 제2 도전형 영역(32, 34) 사이에서 발생할 수 있는 션트, 재결합, 누설 전류 등의 문제를 효과적으로 방지할 수 있다. 그리고 절연부(36b)가 일종의 확산 배리어 역할을 수행하여 도핑 공정에서 도펀트가 반도체 기판(10)으로 확산되는 양을 제어하는 역할을 수행할 수 있다. 그리고 절연부(36b)의 양면에 각기 위치하는 제1 및 제2 반도체부(36a, 36c)는 반도체 형성층(300)의 재결정화 공정이 안정적으로 일어날 수 있도록 하는 층인데, 이에 대해서는 추후에 태양 전지(100)의 제조 방법에서 좀더 상세하게 설명한다.
제1 및 제2 반도체부(36a, 36c)는 제1 및/또는 제2 도전형 영역(32, 34)을 구성하는 제1 및/또는 제2 도핑 반도체층(30a, 30b)과 동일한 반도체 물질(일 예로, 실리콘)로 구성되고, 절연부(36b)은 제1 및/또는 제2 도전형 영역(32, 34)을 구성하는 제1 및/또는 제2 도핑 반도체층(30a, 30b)을 구성하는 반도체 물질(반도체 원소)(일 예로, 실리콘)과 비금속 원소(일 예로, 산소, 질소 등)를 포함하는 화합물로 구성될 수 있다. 예를 들어, 제1 및 제2 반도체부(36a, 36c)가 실리콘으로 구성되고, 절연부(36b)가 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 구성될 수 있다. 그러면, 제1 반도체부(36a), 절연부(36b) 및 제2 반도체부(36c)를 차례로 형성하는 공정을 단순화할 수 있으며, 서로 동일 또는 유사한 특성을 가져 다른 특성을 가질 경우에 발생할 수 있는 문제 등을 방지할 수 있다.
본 실시예에서 제1 및 제2 반도체부(36a, 36c)는 다결정 구조를 가질 수 있는데, 제1 및/또는 제2 도전형 영역(32, 34)의 결정립 크기(일 예로, 평균값 또는 중간값)가 제1 및/또는 제2 반도체부(36a, 36c)의 결정립 크기(일 예로, 평균값 또는 중간값)보다 클 수 있다. 이는 본 실시예에서 제1 및 제2 도전형 영역(32, 34)은 도핑 공정 및/또는 재결정화 공정이 수행된 영역이고, 배리어 영역(36)은 도핑 공정 및 재결정화 공정이 수행하지 않은 영역이기 때문이다. 제1 및/또는 제2 도전형 영역(32, 34)의 결정립 크기를 상대적으로 크게 하면, 제1 및/또는 제2 도전형 영역(32, 34)에서 결정립계의 개수 또는 분포를 줄여 캐리어의 이동도를 좀더 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 절연부(36b)의 두께가 제1 반도체부(36a)의 두께와 제2 반도체부(36c)의 두께의 합보다 작을 수 있다. 또는, 절연부(36b)의 전체 두께가 복수의 반도체부(즉, 본 실시예에서 제1 및 제2 반도체부(36a, 36c))의 전체 두께보다 작을 수 있다. 또는, 배리어 영역(36)의 전체 두께에 대한 절연부(36b)의 두께 비율이 50% 이하일 수 있다. 이와 같이 절연부(36b)의 두께를 상대적으로 줄여 제1 및 제2 도전형 영역(32, 34)을 형성할 반도체 형성층(300)의 제1 및 제2 영역이 전체적으로 재결정화될 수 있도록 할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연부(36b), 제1 및 제2 반도체부(36a, 36c)의 두께는 다양하게 변형될 수 있다.
본 실시예에서는 일 예로 절연부(36b)의 두께가 제1 반도체부(36a)의 두께와 같거나 그보다 크고, 제2 반도체부(36c)의 두께가 절연부(36b)의 두께가 절연부(36b)의 두께와 같거나 그보다 클 수 있다. 예를 들어, 절연부(36b)의 두께가 제1 반도체부(36a)의 두께보다 크고, 제2 반도체부(36c)의 두께가 절연부(36b)의 두께보다 클 수 있다. 중간막(20)에 인접한 부분에서는 캐리어가 중간막(20)을 통과한 후에 바로 재결합되는 현상이 많이 발생될 수 있다. 따라서 상술한 바와 같이 절연부(36b)가 배리어 영역(36)의 표면(후면)보다 중간막(20)에 가깝게 위치하면 중간막(20)에 인접한 부분에서 발생할 수 있는 재결합을 효과적으로 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 절연부(36b)의 두께가 제1 반도체부(36a)의 두께보다 작거나, 제2 반도체부(36c)의 두께가 절연부(36b)의 두께보다 작거나, 또는 절연부(36b)가 중간막(20)보다 배리어 영역(36)의 표면(후면)에 인접하여 위치할 수도 있다. 그 외의 다양한 변형이 가능하다.
이와 같이 제1 및 제2 도전형 영역(32, 34)이 중간막(20)을 사이에 두고 반도체 기판(10)과 다른 별개의 층으로 구성된다. 이에 의하여 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 영역을 도전형 영역으로 사용하는 경우보다 재결합에 의한 손실을 최소화할 수 있다. 그리고 배리어 영역(36)을 제1 및 제2 도전형 영역(32, 34)과 연속적인 층 내에 형성하여 배리어 영역(36)의 형성 공정을 단순화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 중간막(20)을 구비하지 않을 수 있다. 또는, 제1 및 제2 도전형 영역(32, 34) 중 적어도 하나가 반도체 기판(10)의 일부에 도펀트가 도핑되어 형성되어 반도체 기판(10)의 일부를 구성하는 도핑 영역으로 구성될 수도 있다. 그 외의 다양한 변형이 가능하다.
그리고 도 1에 도시하지는 않았으나, 중간막(20)에서 제1 및 제2 도전형 영역(32, 34)에 각기 대응하는 부분, 또는 반도체 기판(10)의 후면에서 제1 및 제2 도전형 영역(32, 34)에 각기 대응하는 부분에 국부적으로 제1 또는 제2 도전형을 가지는 도핑 부분 또는 확산 영역이 형성될 수 있다. 이러한 도핑 부분 또는 확산 영역은 전계 효과에 의하여 캐리어의 재결합을 방지하는 효과를 보조할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
반도체 기판(10)의 전면 위에는 전면 패시베이션막(24) 및 반사 방지막(26)이 차례로 위치(일 예로, 접촉)할 수 있고, 도전형 영역(32, 34) 위에 컨택홀(46)을 구비하는 후면 패시베이션막(40)이 위치(일 예로, 접촉)할 수 있다. 전면 패시베이션막(24) 및 반사 방지막(26)은 반도체 기판(10)의 전면 위에 전체적으로 형성되고, 후면 패시베이션막(40)은 도전형 영역(32, 34) 및 배리어 영역(36) 위에서 위에서 컨택홀(46)을 제외한 부분에 전체적으로 형성될 수 있다. 일 예로, 전면 패시베이션막(24), 반사 방지막(26), 또는 후면 패시베이션막(40)은 우수한 절연 특성, 패시베이션 특성 등을 가질 수 있도록 도펀트 등을 구비하지 않을 수 있다.
일례로, 전면 패시베이션막(24), 반사 방지막(26) 또는 후면 패시베이션막(40)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, 실리콘 탄화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다.
그리고 제1 전극(42)이 컨택홀(46)을 통하여 제1 도전형 영역(32)에 전기적으로 연결되고, 제2 전극(44)이 컨택홀(46)을 통하여 제2 도전형 영역(34)에 전기적으로 연결될 수 있다.
본 실시예에서는 도전형 영역(32, 34)과 전극(42, 44) 사이에 절연막(41)이 위치하여 전극(42, 44), 절연막(41) 및 도전형 영역(32, 34)이 금속-절연부-반도체(MIS) 구조를 형성하는 것을 예시하였다.
좀더 구체적으로, 후면 패시베이션막(40)의 컨택홀(46) 내부에서 도전형 영역(32, 34)과 전극(42, 44) 사이에 절연막(41)이 위치한다. 이에 의하여 후면 패시베이션막(40)이 제거되어 발생할 수 있는 패시베이션 특성의 저하를 효과적으로 방지할 수 있다. 그리고 도전형 영역(32, 34)과 전극(42, 44)이 직접 접촉하는 것에 비하여 계면 컨택 특성을 향상할 수 있다. 또한, 절연막(41)은 컨택홀(46)를 형성한 후에 수행되는 다양한 공정에서 도전형 영역(32, 34)이 손상되는 것을 방지하는 역할을 할 수 있다.
본 실시예에서 절연막(41)은 내화 금속과 산소가 결합하여 형성된 내화 금속 산화물을 포함할 수 있다. 일 예로, 절연막(41)이 내화 금속 산화물로 이루어진 내화 금속 산화막일 수 있다. 실리콘 산화물로 구성된 절연막은 반사도가 낮은 반면, 상술한 절연막(41)은 높은 굴절률을 가져 장파장의 반사도를 좀더 향상할 수 있다. 이에 의하여 반도체 기판(10)의 후면에 도달한 광을 효과적으로 반사할 수 있다. 이때, 내화 금속 산화물로 구성된 절연막(41)은 화학 기상 증착이 아닌 원자층 증착법에 의하여 형성되어 높은 막 밀도를 가져 우수한 결정성을 가질 수 있다. 그러면, 광의 흡수를 최소화하여 광의 반사를 좀더 효과적으로 향상할 수 있고, 전극(42, 44)의 접촉 저항을 크게 저감할 수 있다.
예를 들어, 절연막(41)이 티타늄 산화물(TiOx, 일 예로, TiO2) 또는 몰리브덴 산화물(MoOx, 일 예로, MoO2 또는 MoO3)를 포함할 수 있다. 일 예로, 절연막(41)이 티타늄 산화막 또는 몰리브덴 산화막으로 이루어질 수 있으며, 특히 티타늄 산화막으로 이루어질 수 있다. 티타늄 산화물 또는 몰리브덴 산화물은 장파장의 광에 대하여 높은 반사도를 가지며 전극(42, 44)의 접촉 저항을 낮출 수 있는데, 특히, 티타늄 산화물이 이러한 효과가 우수하다. 좀더 구체적으로, 절연막(41)이 아나타제 상(anatase phase)을 가지는 티타늄 산화물을 포함하면 다른 상의 티티늄 산화물보다 우수한 결정성 및 높은 굴절률을 가져 반사도 향상 및 접촉 저항 저하 효과를 크게 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연막(41)이 다른 상(예를 들어, 루타일 상(rutile phase))을 가지는 티타늄 산화물을 포함할 수도 있다. 또는 절연막(41)이 다른 물질을 포함할 수도 있다.
이때, 도전형 영역(32, 34)과 전극(42, 44)이 절연막(41)을 사이에 두고 전기적으로 연결되므로, 도전형 영역(32, 34)과 전극(42, 44) 사이의 전기적 연결 특성을 향상할 수 있도록 절연막(41)이 얇게 형성될 수 있다. 즉, 절연막(41)은 후면 패시베이션막(40), 전면 패시베이션막(24), 반사 방지막(26)보다 작은 두께를 가지고, 중간막(20)과 같거나 이보다 작은 두께를 가질 수 있다. 특히, 절연막(41)이 중간막(20)보다 작은 두께를 가질 수 있다. 이는 절연막(41)이 전기적 연결 특성을 저하하지 않는 정도의 얇은 두께를 가지면 되기 때문이다.
예를 들어, 절연막(41)의 두께가 1nm 이하(일 예로, 0.005nm 내지 1nm일 수 있다. 절연막(41)의 두께가 1nm를 초과하면, 도전형 영역(32, 34)과 전극(42, 44)의 전기적 연결 특성이 다소 저하될 수 있다. 그리고 절연막(41)의 두께가 0.005nm 미만이면, 균일한 두께로 절연막(41)을 전체적으로 형성하기 어려울 수 있으며 절연막(41)에 의한 효과가 충분하지 않을 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다.
도 1에서는, 일 예로, 절연막(41)이 컨택홀(46)에 의하여 노출된 제1 및 제2 도전형 영역(32, 34)과 함께 후면 패시베이션막(40)의 표면 및 측면을 덮으면서 전체적 및 연속적으로 형성된 것을 예시하였다. 이때, 절연막(41)은 매우 얇은 두께를 가지므로 컨택홀(46)에 의한 단차, 굴곡 등을 그대로 구비하면서 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 절연막(41)이 전극(42, 44)의 패터닝 시에 함께 패터닝되어 전극(42, 44)이 위치한 부분에만 형성되어 전극(42, 44)의 측면의 측면)에 연속적으로 연결되는 측면을 가질 수도 있다. 또한, 도 1에서는 절연막(41)이 반도체 기판(10)의 후면 쪽에만 위치하여 전면 등에서 반사 특성을 변화시키는 것을 방지하는 것을 예시하였다. 다른 예로, 절연막(41)이 반도체 기판(10)의 측면 및/또는 전면에도 위치할 수 있다. 그러면, 전극(42, 44)의 패터닝 시에 반도체 기판(10)의 측면 및/또는 전면을 보호하는 등의 역할을 할 수 있다. 예를 들어, 절연막(41)이 반도체 기판(10)의 전면에서 일 예로, 전면 전계 영역(130)과 전면 패시베이션막(24) 사이에 위치할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연막(41)의 형성 순서에 따라 절연막(41)이 전면 패시베이션막(24)과 반사 방지막(26) 사이 또는 반사 방지막(26) 위에 위치할 수도 있다. 또는, 절연막(41)이 형성되지 않아, 제1 및 제2 전극(42, 44)이 제1 및 제2 도전형 영역(32, 34)에 각기 접촉하는 것도 가능하다.
제1 및/또는 제2 전극(42, 44)은 다양한 전도성 물질(일 예로, 금속)으로 구성될 수 있다. 제1 및/또는 제2 전극(42, 44)은 스퍼터링, 인쇄, 도금 등 다양한 방법에 의하여 형성될 수 있으며, 은, 구리, 티타늄, 금, 백금, 니켈 등 다양한 금속을 포함할 수 있다. 이와 같이 금속으로 구성된 제1 및/또는 제2 전극(42, 44)은 제1 및/또는 제2 도전형 영역(32, 34)에 직접 또는 절연막(41)을 사이에 두고 접촉할 수 있다.
이때, 본 실시예에서는 도 2에 도시한 바와 같이, 제1 도전형 영역(32)과 제2 도전형 영역(34)이 각기 스트라이프 형상을 이루도록 길게 형성되면서, 길이 방향과 교차하는 방향에서 서로 교번하여 위치하고 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들을 이격하는 배리어 영역(36)이 위치할 수 있다. 이때, 제1 도전형 영역(32)의 면적이 제2 도전형 영역(34)의 면적보다 클 수 있다. 일례로, 제1 도전형 영역(32)의 폭(W1)이 제2 도전형 영역(34)의 폭(W2)보다 클 수 있다. 이에 의하면 에미터 영역으로 기능하는 제1 도전형 영역(32)이 후면 전계 영역으로 기능하는 제2 도전형 영역(34)보다 넓은 면적을 가져 광전 변환에 유리할 수 있다.
그리고 제1 전극(42)이 제1 도전형 영역(32)에 대응하여 스트라이프 형상으로 형성되고, 제2 전극(44)이 제2 도전형 영역(34)에 대응하여 스트라이프 형상으로 형성될 수 있다. 컨택홀(46)이 제1 및 제2 전극(42, 44)의 일부만을 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결하도록 형성될 수 있다. 예를 들어, 컨택홀(46)이 복수 개의 컨택홀로 구성될 수 있다. 또는, 컨택홀(46) 각각이 제1 및 제2 전극(42, 44)에 대응하여 제1 및 제2 전극(42, 44)의 전체 길이에 형성될 수도 있다. 이에 의하면 제1 및 제2 전극(42, 44)과 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 접촉 면적을 최대화하여 캐리어 수집 효율을 향상할 수 있다. 그 외의 다양한 변형이 가능하다.
도면에 도시된 바와 달리, 서로 이격된 복수의 제1 도전형 영역(32)이 일측 가장자리에서 서로 연결될 수 있고, 서로 이격된 복수의 제2 도전형 영역(34)이 타측 가장자리에서 서로 연결될 수 있다. 또는, 제1 전극(42)이 일측 가장자리에서 서로 연결되어 형성되고, 제2 전극(44)이 타측 가장자리에서 서로 연결되어 형성될 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 제1 및 제2 도전형 영역(32, 34), 배리어 영역(36), 제1 및 제2 전극(42, 44)이 다양한 형상을 가질 수 있다.
본 실시예에 따른 태양 전지(100)에 광이 입사되면 베이스 영역(110)과 제1 도전형 영역(32) 사이에 형성된 pn 접합에서의 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자는 중간막(20)을 통과하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다.
본 실시예에와 같이 반도체 기판(10)의 후면에 전극(42, 44)이 형성되고 반도체 기판(10)의 전면에는 전극이 형성되지 않는 후면 전극 구조의 태양 전지(100)에서는 반도체 기판(10)의 전면에서 쉐이딩 손실(shading loss)를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다. 그리고 제1 및 제2 도전형 영역(32, 34)이 중간막(20)을 사이에 두고 반도체 기판(10) 위에 형성되므로 반도체 기판(10)과 다른 별개의 층으로 구성된다. 이에 의하여 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 영역을 도전형 영역으로 사용하는 경우보다 재결합에 의한 손실을 최소화할 수 있다.
이와 같은 후면 전극 구조에서 배리어 영역(36)이 절연부(36b)을 포함하여 제1 및 제2 도전형 영역(32, 34) 사이에서 발생할 수 있는 션트, 재결합, 누설 전류 등의 문제를 효과적으로 방지할 수 있다. 그리고 제1 및 제2 도전형 영역(32, 34)은 전체적으로 다결정 구조를 가지는 제1 및 제2 도핑 반도체층(30a, 30b)으로 이루어지며, 상대적으로 큰 결정립 크기를 가질 수 있다. 이에 의하여 캐리어 이동도, 전기적 특성 등을 향상할 수 있다. 따라서 태양 전지(100)가 높은 효율 및 우수한 안정성을 가질 수 있다.
이하에서는 도 3a 내지 도 3k를 참조하여 본 발명의 실시예에 따른 태양 전지(100)의 제조 방법을 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략하고, 상술한 설명과 다른 부분을 상세하게 설명한다.
도 3a 내지 도 3k는 본 발명의 일 실시예에 따른 태양 전지(100)의 제조 방법을 도시한 단면도들이다.
먼저, 도 3a에 도시한 바와 같이, 베이스 영역(110)으로 구성되는 반도체 기판(10)의 후면에 중간막(20)을 형성한다. 중간막(20)은 반도체 기판(10)의 후면에 접촉하여 전체적으로 형성될 수 있다. 중간막(20)은 열적 산화 공정, 습식 산화 공정 등의 다양한 방법에 의하여 형성될 수 있다.
이어서, 도 3b 내지 도 3h에 도시한 바와 같이, 중간막(20) 위에 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36)을 형성하고, 반도체 기판(10)의 전면에 전면 전계 영역(130)을 형성한다. 그리고 반도체 기판(10)의 전면에 반사 방지 구조(예를 들어, 텍스쳐링 구조)를 형성할 수 있다. 이를 좀더 구체적으로 설명하면 다음과 같다.
도 3b에 도시한 바와 같이, 중간막(20) 위에 반도체 형성층(300)을 형성한다. 반도체 형성층(300)은 제1 반도체부(36a), 절연부(36b), 그리고 제2 반도체부(36c)를 중간막(20) 위에 차례로 형성하는 것에 의하여 형성될 수 있다.
이때, 제1 및 제2 반도체부(36a, 36c)는 진성 반도체층일 수 있다. 제1 및 제2 반도체부(36a, 36c)는 미세 결정질, 비정질, 또는 다결정 반도체로 구성될 수 있다. 특히, 제1 및 제2 반도체부(36a, 36c)가 다결정 반도체로 구성될 수 있다. 그리고 절연부(36b)은 제1 및/또는 제2 반도체부(36a, 36c)과 동일한 반도체 물질(반도체 원소)와 비금속 원소의 화합물로 구성될 수 있다. 일 예로, 제1 및 제2 반도체부(36a, 36c)가 다결정 실리콘을 포함하고, 절연부(36b)가 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수 있다.
이러한 반도체 형성층(300)은, 일례로, 증착 공정(예를 들어, 저압 화학 기상 증착 공정(LPCVD)) 등에 의하여 형성될 수 있다. 여기서, 반도체 형성층(300)을 구성하는 제1 반도체부(36a), 절연부(36b) 및 제2 반도체부(36c)는 동일한 장치 내에서 연속적으로 수행되는 인-시츄(in-situ) 공정에 의하여 수행될 수 있다. 좀더 구체적으로, 증착 공정에서 실란 기체를 공급하여 제1 반도체부(36a)을 형성하고, 산소 기체, 질소 기체 등을 공급하여 절연부(36b)을 형성하고, 실란 기체를 공급하여 제2 반도체부(36c)를 형성하는 공정을 연속적으로 수행하여 반도체 형성층(300)을 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 형성층(300)을 형성하기 위한 다양한 방법이 적용될 수 있다.
도면에서는 반도체 기판(10)의 후면에만 반도체 형성층(300)이 형성된 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 반도체 형성층(300)의 제조 방법에 따라 반도체 기판(10)의 전면 및/또는 측면에도 반도체 형성층(300)이 추가적으로 형성될 수 있다. 이렇게 반도체 기판(10)의 전면 등에 형성된 반도체 형성층(300)은 별도의 공정에서 또는 추후에 수행되는 단계에서 제거될 수 있다.
이어서, 도 3c 내지 도 3e에 도시한 바와 같이 반도체 형성층(300)의 일부(제1 영역)에 재결정화 공정 및 제1 도전형 도펀트의 도핑 공정을 수행하여 제1 도전형 영역(32)을 형성하고 반도체 기판(10)의 전면을 텍스처링하여 반사 방지 구조를 형성하고, 도 3f 내지 도 3i에 도시한 바와 같이 반도체 기판(10)의 전면 및 반도체 형성층(300)의 다른 일부에 재결정화 공정 및 제2 도전형 도펀트의 도핑 공정에 의하여 전면 전계 영역(130) 및 제2 도전형 영역(34)을 형성할 수 있다. 이때, 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 재결정화 공정 및 도핑 공정이 수행되지 않은 반도체 형성층(300)이 잔류하여 배리어 영역(36)을 구성할 수 있다.
먼저, 도 3c에 도시한 바와 같이, 진성을 가지는 반도체 형성층(300) 위에 제1 도전형 영역(32)이 형성될 제1 영역에 대응하는 위치에 제1 도전형 도펀트를 포함하는 제1 도펀트층(322)을 형성한다. 제1 도펀트층(322)은 제1 도전형 도펀트를 포함하는 다양한 물질로 구성될 수 있는데, 예를 들어, 제1 도전형 도펀트를 포함하는 절연부 또는 반도체층일 수 있다. 제1 도펀트층(322)은 제1 도전형 도펀트를 포함하는 실리콘 질화막, 실리콘 산화막, 또는 비정질 실리콘막을 단일 또는 복수로 구비할 수 있다. 그리고 제1 도펀트층(322)은 예를 들어, 열적 성장법, 증착법 등에 의하여 형성될 수 있다. 그 외 다양한 방법이 적용될 수 있다.
이어서, 도 3d에 도시한 바와 같이, 반도체 형성층(300)의 제1 영역에 대응하도록 국부적인 열처리가 수행되면 제1 도펀트층(322)에 포함된 제1 도전형 도펀트가 반도체 형성층(300)의 제1 영역에 확산되고 제1 영역이 재결정화되면서 제1 도핑 반도체층(30a)으로 구성되는 제1 도전형 영역(32)이 형성된다. 좀더 구체적으로, 반도체 형성층(300)의 제1 영역에 국부적인 열처리가 수행되면, 제1 영역에 위치하던 절연부(36b)에 포함된 비금속 원소가 외부 확산(out-diffusion)되어 제거되고 제1 및 제2 반도체부(36a, 36c)가 일종의 재결정화의 핵으로 작용하여 제1 영역에 위치한 제1 반도체부(36a), 절연부(36b) 및 제2 반도체부(36c)가 전체적으로 재결정화되면서 제1 도전형 도펀트가 도핑된다. 그러면, 제1 영역이 전체적으로 다결정 구조를 가지며 제1 도전형 도펀트가 도핑된 제1 도핑 반도체층(30a)으로 변화되어 제1 도전형 영역(32)을 구성한다.
일 예로, 레이저(324)를 이용하여 제1 영역을 국부적으로 열처리할 수 있다. 본 실시예에서 레이저(324)로는 도핑 공정을 위한 다양한 레이저가 사용될 수 있다. 레이저(324)를 이용하면 간단한 공정에 의하여 원하는 제1 영역에만 재결정화 공정 및/또는 도핑 공정을 수행할 수 있다.
이어서, 도 3e에 도시한 바와 같이, 제1 도펀트층(322)을 제거할 수 있다. 제1 도펀트층(322)은 다양한 방법에 의하여 제거될 수 있다. 일 예로, 제1 도펀트층(322)를 제거할 수 있는 물질(일 예로, 용액) 등을 이용하는 습식 공정에 의하여 제거될 수 있다.
이때, 반도체 기판(10)의 전면에 반사 방지 구조를 함께 형성할 수 있다. 반사 방지 구조는 텍스처링에 의하여 형성될 수 있는데, 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 습식 텍스처링에 의하면 제1 도펀트층(322)의 제거 및 텍스처링을 동시에 할 수 있어 공정을 단순화할 수 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다.
이어서, 도 3f 내지 도 3i에 도시한 바와 같이, 제2 도전형 영역(34) 및 전면 전계 영역(130)을 형성할 수 있다.
먼저, 도 3f에 도시한 바와 같이 제1 도전형 영역(32)을 구비하는 반도체 형성층(300) 위에 패터닝 형성막(302)을 형성하고, 도 3g에 도시한 바와 같이 패터닝 형성막(302)에 제1 도전형 영역(34)이 형성될 제2 영역을 노출하는 개구부(302a)를 형성하여 패턴막(302b)을 형성할 수 있다. 여기서, 패터닝 형성막(302)에서 제2 영역에 대응하는 부분에 국부적인 열처리를 수행하여 개구부(302a)를 형성할 수 있는데, 이러한 국부적인 열처리에 의하여 반도체 형성층(300)의 제2 영역이 재결정화되면서 전체적으로 다결정 구조를 가지는 반도체층(30c)을 형성한다.
패터닝 형성막(302) 또는 패턴막(302b)은 다양한 물질로 구성될 수 있으며 다양한 방법에 의하여 형성될 수 있다. 일 예로, 패터닝 형성막(302) 또는 패턴막(302b)은 레이저 어블레이션 공정에 의하여 쉽게 제거될 수 있는 실리콘 탄화물로 구성될 수 있으며, 증착 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
좀더 구체적으로, 반도체 형성층(300)의 제2 영역에 대응하도록 국부적인 열처리가 수행되면, 제2 영역에 위치하던 절연부(36b)에 포함된 비금속 원소가 외부 확산되어 제거되고 제1 및 제2 반도체부(36a, 36c)가 일종의 재결정화의 핵으로 작용하여 제2 영역에 위치한 제1 반도체부(36a), 절연부(36b) 및 제2 반도체부(36c)가 전체적으로 재결정화된다. 그러면, 제2 영역이 전체적으로 다결정 구조를 가지는 반도체층(30c)으로 변화될 수 있다.
일 예로, 레이저(344)를 이용하여 제2 영역을 국부적으로 열처리하면서 개구부(302a)를 형성하면서 재결정화 공정이 수행될 수 있다. 본 실시예에서 레이저(344)로는 레이저 어블레이션 공정 및 재결정화 공정을 수행할 수 있는 다양한 레이저가 사용될 수 있다. 레이저(344)를 이용하면 간단한 공정에 의하여 원하는 제2 영역에만 재결정화 공정 및 레이저 어블레이션 공정을 수행할 수 있다.
이어서, 도 3h에 도시한 바와 같이, 제2 도전형 도펀트를 개구부(302a)를 통하여 제2 영역에 위치하는 반도체층(30c)에 확산시키는 도핑 공정을 수행한다. 그러면, 제2 영역에 전체적으로 다결정 구조를 가지며 제2 도전형 도펀트를 가지는 제2 도핑 반도체층(30b)로 구성된 제2 도전형 영역(34)을 형성할 수 있다. 이때, 제2 도전형 도펀트를 포함하는 기체를 이용한 열 확산법에 의하여 제2 도전형 영역(34)과 동시에 전면 전계 영역(130)을 형성할 수 있다.
이어서, 도 3i에 도시한 바와 같이, 패턴막(302b)을 제거할 수 있다. 패턴막(302b)의 제거에는 알려진 다양한 공정(예를 들어, 습식 공정 등)이 사용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 패턴막(302b)을 제거하지 않고 잔류시켜 절연막의 일부 또는 전부로 기능하도록 할 수 있다. 그 외의 다양한 변형이 가능하다.
본 실시예에서는 제2 도전형 영역(34)을 형성하기 위한 도핑 공정(일 예로, 열 확산법)을 제1 도전형 영역(32)을 형성하기 위한 도핑 공정(레이저 도핑)과 다르게 하고, 제2 도전형 영역(34) 및 전면 전계 영역(130)을 동시에 형성하여 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 제1 도전형 영역(32)과 유사하게, 제2 도전형 도펀트를 포함하는 제2 도펀트층을 형성한 후에 레이저를 조사하여 재결정화 공정과 도핑 공정을 동시에 수행하여 제2 도전형 영역(34)을 형성할 수도 있다. 이때, 제1 도전형 도펀트를 포함하는 제1 도펀트층(322) 및 제2 도전형 도펀트를 포함하는 제2 도펀트층(도시하지 않음)을 형성한 이후에 레이저(324)를 사용한 도핑 공정을 동시에 또는 별개로 수행할 수도 있다. 또한, 전면 전계 영역(130)이 제2 도전형 영역(34)과 동일한 도핑 공정에 의하여 형성된 것을 예시하였으나, 전면 전계 영역(130)이 이와 다른 공정에서 형성될 수도 있다. 즉, 제1 도전형 영역(32), 제2 도전형 영역(34), 전면 전계 영역(130) 및 텍스쳐링 구조의 형성 순서, 공정 등은 다양하게 변형이 가능하다.
이어서, 도 3j에 도시한 바와 같이, 반도체 기판(10)의 전면 및 후면에 절연막을 형성한다. 즉, 반도체 기판(10)의 전면에 전면 패시베이션막(24) 및 반사 방지막(26)을 형성하고, 반도체 기판(10)의 후면에 후면 패시베이션막(40)을 형성한다.
좀더 구체적으로, 반도체 기판(10)의 전면 위에 전면 패시베이션막(24) 및 반사 방지막(26)을 전체적으로 형성하고, 반도체 기판(10)의 후면 위에 후면 패시베이션막(40)을 전체적으로 형성한다. 전면 패시베이션막(24), 반사 방지막(26), 또는 후면 패시베이션막(40)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 전면 패시베이션막(24), 반사 방지막(26) 및 후면 패시베이션막(40)의 형성 순서가 한정되는 것은 아니다.
이어서, 도 3k에 도시한 바와 같이, 제1 및 제2 도전형 영역(32, 34)에 각기 전기적으로 연결되는 제1 및 제2 전극(42, 44)을 형성한다. 이때, 제1 도전형 영역(32, 34)과 제1 및 제2 전극(42, 44) 사이에 절연막(41)이 위치한 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다.
일 예로, 패터닝 공정에 의하여 후면 패시베이션막(40)에 컨택홀(46)를 형성하고, 그 이후에 컨택홀(46) 내를 채우면서 제1 및 제2 전극(42, 44)을 형성한다. 이때, 컨택홀(46)은 레이저를 이용한 레이저 어블레이션, 또는 식각 용액 또는 식각 페이스트 등을 이용한 다양한 방법에 의하여 형성될 수 있다. 그리고 절연막(41)은 증착법 등의 다양한 방법에 의하여 형성될 수 있고, 제1 및 제2 전극(42, 44)은 스퍼터링, 도금법, 증착법 등의 다양한 방법에 의하여 형성될 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 제1 및 제2 전극 형성용 페이스트를 후면 패시베이션막(40) 및/또는 절연막(41) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. 이 경우에는 제1 및 제2 전극(42, 44)을 형성할 때 컨택홀(46)이 형성되므로, 별도로 컨택홀(46)를 형성하는 공정을 추가하지 않아도 된다.
본 실시예에 의하면, 배리어 영역(36), 그리고 제1 및 제2 도전형 영역(32, 34)을 형성하기 위한 반도체 형성층(300)이 절연부(36b)을 사이에 두고 위치하는 제1 및 제2 반도체부(36a, 36c)을 포함하여, 재결정화 및/또는 도핑 공정에 의하여 제1 및 제2 도전형 영역(32, 34)이 전체적으로 다결정 구조를 가지는 반도체층(30)이 이루어지도록 할 수 있다. 그리고 배리어 영역(36)은 반도체 형성층(300)이 잔류하여 절연부(36b)을 구비하도록 할 수 있다. 이에 의하여 제1 및 제2 도전형 영역(32, 34)은 우수한 전기적 특성을 가지도록 할 수 있고 배리어 영역(36)은 우수한 절연 특성, 재결합 방지 등을 가질 수 있다. 이에 따라 태양 전지(100)의 효율을 향상할 수 있다. 그리고 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36)을 동일한 반도체 형성층(300)으로부터 형성할 수 있어 태양 전지(100)의 생산성을 향상할 수 있다.
상술한 실시예에서는 배리어 영역(36)이 제1 및 제2 반도체부(36a, 36c) 및 절연부(36b)를 구비하고, 절연부(36b)가 배리어 영역(36)의 표면보다 중간막(20)에 가까이 위치한 것을 예시하였다. 본 발명이 이에 한정되는 것은 아니며 도 4 내지 도 7 등에 도시한 바와 같은 다양한 변형이 가능하다. 도 4 내지 도 7은 각기 본 발명의 다른 실시예에 따른 태양 전지의 일부를 도시한 부분 단면도로서, 도 1의 확대원에 대응하는 부분을 도시하였다.
일 실시예로, 도 4에 도시한 바와 같이, 배리어 영역(36)이 제1 및 제2 반도체부(36a, 36c) 및 절연부(36b)를 구비하고, 절연부(36b)가 중간막(20)보다 배리어 영역(36)의 표면(후면)에 가까이 위치할 수 있다. 그러면, 제1 및 제2 도전형 영역(32, 34)을 형성하기 위한 레이저(도 3d의 참조부호 324, 도 3g의 참조부호 344, 이하 동일)에 의한 열이 절연부(36b)에 더 많이 도달하여 절연부(36b)에 포함된 비금속 원소의 외부 확산을 좀더 촉진할 수 있다. 이에 따라 전체적으로 다결정 구조를 가지는 제1 및 제2 도핑 반도체층(30a, 30b)으로 각기 구성된 제1 및 제2 도전형 영역(32, 34)이 좀더 안정적으로 형성될 수 있다. 그 외의 다양한 변형이 가능하다.
이러한 실시예는 반도체 형성층(300) 형성 시 제1 반도체부(36a), 절연부(36b) 및 제2 반도체부(36c)의 두께를 조절하는 것에 의하여 제조될 수 있다.
다른 실시예로, 도 5 내지 도 7에 도시한 바와 같이, 절연부(36b)가 복수로 구비될 수 있다.
일 예로, 도 5에 도시한 바와 같이, 제1 반도체부(36a), 제1 절연부(361b), 제2 반도체부(36c), 제2 절연부(362b), 제3 반도체부(36d)를 포함할 수 있다. 그러면, 절연부(36b)가 제1 및 제2 절연부(361b, 362b)를 포함하고, 제1 및 제2 절연부(361b, 362b) 각각의 양면에 제1 내지 제3 반도체부(36a, 36c, 36d) 중 두 개의 반도체부가 각기 위치하게 된다. 그러면, 절연부(36b)가 복수의 절연부(361b, 362b)를 포함하는 경우에도 제1 내지 제3 반도체부(36a, 36c, 36d)가 복수의 절연부(361a, 362b) 각각의 양면에서 재결정화의 핵으로 작용할 수 있다. 이에 따라 전체적으로 다결정 구조를 가지는 제1 및 제2 도핑 반도체층(30a, 30b)으로 각기 구성된 제1 및 제2 도전형 영역(32, 34)이 좀더 안정적으로 형성될 수 있다.
다른 예로, 도 6에 도시한 바와 같이, 복수의 절연부(361b, 362b)를 포함하되 배리어 영역(36)의 표면에 복수의 절연부(361b, 362) 중 하나가 위치할 수도 있다. 배리어 영역(36)의 표면은 제1 및 제2 도전형 영역(32, 34)을 형성하기 위한 레이저(324, 344)에 의한 열이 많이 도달될 수 있는 부분이기 때문이다. 또한, 배리어 영역(36)의 표면에 절연부(36b)의 일부가 잔류한다고 하여도 특성에 큰 영향을 미치지 않으며, 도 3i에 도시한 패턴막(도 3g의 참조부호 302b)의 제거 공정, 절연막을 형성하기 전에 수행될 수 있는 세정 공정 등에 의하여 제거될 수 있다.
또 다른 예로, 도 7에 도시한 바와 같이, 제1 반도체부(36a)와 제2 반도체부(36c) 사이에 제1 및 제2 절연부(361b, 362b)가 위치할 수도 있다. 이에 의하여 절연부(36b)의 두께를 충분하게 확보하거나 여러 물질로 구성된 복수의 절연부(361, 362)를 포함하여 배리어 영역(36)의 절연 특성을 향상할 수 있다.
상술한 실시예에서 절연부(36b)가 제1 및 제2 절연부(361b, 362b)를 구비한 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연부(36b)가 3개 이상의 절연부를 구비할 수도 있다. 이때, 도 5 및 도 6에 도시한 바와 같이, 절연부(36b)와 반도체부(36a, 36c, 36d)가 교번하여 위치하도록 배치될 수도 있고, 도 7에 도시한 바와 같이, 두 개의 반도체부(36a, 36c, 36d) 사이에 복수의 절연부(36b)가 위치할 수도 있다. 또는, 일부에서는 도 5 및 도 6에 도시한 바와 같이 절연부(36b)와 반도체부(36a, 36c, 36d)가 교번하여 위치하도록 배치되고, 다른 일부에서는 두 개의 반도체부(36a, 36c, 36d) 사이에 복수의 절연부(36b)가 위치할 수도 있다. 그 외의 다양한 변형이 가능하다.
절연부(36b)에 포함되는 복수의 절연부(예를 들어, 제1 및 제2 절연부(361b, 362b))는 서로 동일한 두께, 물질, 특성 등을 가질 수도 있고, 서로 다른 두께, 물질, 특성 등을 가질 수도 있다.
이러한 실시예들은 반도체 형성층(300) 형성 시 반도체부(36a, 36c, 36d), 절연부(36b)(예를 들어, 제1 및 제2 절연부(361b, 362b))의 적층 순서, 물질, 두께 등을 조절하는 것에 의하여 제조될 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
10: 반도체 기판
20: 중간막
32: 제1 도전형 영역
34: 제2 도전형 영역
36: 배리어 영역
30a: 제1 도핑 반도체층
30b: 제2 도핑 반도체층
36a: 제1 반도체부
36b: 절연부
36c: 제2 반도체부
42: 제1 전극
44: 제2 전극

Claims (12)

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  8. 반도체 기판의 일면 위에 형성되는 중간막을 형성하는, 중간막 형성 단계;
    상기 중간막 위에 제1 반도체부, 절연부, 그리고 제2 반도체부를 차례로 형성하여 반도체 형성층을 형성하는, 반도체 형성층 형성 단계;
    상기 반도체 형성층의 제1 및 제2 영역에 재결정화 공정 및 도핑 공정을 수행하여 제1 및 제2 도핑 반도체층으로 구성되는 제1 및 제2 도전형 영역을 형성하는, 도전형 영역 형성 단계; 및
    상기 제1 및 제2 도전형 영역에 각기 전기적으로 연결되는 제1 및 제2 전극을 형성하는, 전극 형성 단계
    를 포함하고,
    상기 도전형 영역의 형성 단계 이후에 적어도 상기 제1 반도체부, 상기 절연부, 그리고 상기 제2 반도체부를 포함하는 배리어 영역이 상기 제1 도전형 영역과 상기 제2 도전형 영역 사이에 잔류하고,
    상기 절연부가 반도체 원소 및 비금속 원소의 화합물로 구성되고,
    상기 재결정화 공정에서 상기 제1 또는 제2 영역에 국부적인 열처리가 수행되어 상기 절연부에 포함된 비금속 원소가 외부 확산(out-diffusion)되면서 전체적으로 재결정화되어, 상기 제1 또는 제2 도전형 영역이 전체적으로 다결정 구조를 가지는 태양 전지의 제조 방법.
  9. 삭제
  10. 제8항에 있어서,
    상기 제1 반도체부 및 상기 제2 반도체부가 다결정 구조를 가지고,
    상기 제1 또는 제2 도전형 영역의 결정립 크기가 상기 배리어 영역을 구성하는 상기 제1 또는 제2 반도체부의 결정립 크기보다 큰 태양 전지의 제조 방법.
  11. 제8항에 있어서,
    상기 도전형 영역 형성 단계에서 상기 제1 및 제2 영역이 레이저에 의하여 국부적으로 열처리되는 태양 전지의 제조 방법.
  12. 제8항에 있어서,
    상기 도전형 영역 형성 단계는,
    레이저를 이용하여 상기 제1 영역에 도핑 공정 및 재결정화 공정을 수행하여 상기 제1 도전형 영역을 형성하는 단계;
    상기 반도체 형성층 위에 패터닝 형성막을 형성하고 레이저를 이용하여 상기 제2 영역에 대응하는 개구부를 형성하면서 상기 제2 영역에 재결정화 공정을 수행하는 단계; 및
    상기 개구부를 통하여 상기 제2 영역에 도핑 공정을 수행하여 상기 제2 도전형 영역을 형성하는 단계
    를 포함하는 태양 전지의 제조 방법.
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JP2015070005A (ja) 2013-09-26 2015-04-13 大日本印刷株式会社 太陽電池用集電シート
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