KR101837643B1 - 태양 전지 및 이의 제조 방법 - Google Patents

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이유진
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Abstract

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판 위에 위치하며, 금속, 비금속 및 반응성 제어 물질을 포함하여 선택적으로 캐리어를 추출하는 화합물층을 포함하는 도전형 영역; 및 상기 도전형 영역에 전기적으로 연결되는 전극을 포함한다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는, 반도체 기판 및 화합물층을 포함하는 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율 및 낮은 생산성을 극복하여야 하는바, 태양 전지의 효율 및 생산성을 최대화할 수 있는 태양 전지가 요구된다.
예를 들어, 기존에 반도체 기판에 도펀트를 도핑하여 제조되는 태양 전지는 도핑 공정 등이 매우 복잡하며 반도체 기판의 계면 특성이 저하되어 패시베이션 특성이 좋지 않은 문제가 있었다. 이를 방지하기 위하여 화합물층을 도전형 영역으로 사용하는 태양 전지가 제안되었는데, 이러한 태양 전지에서는 화합물층 형성 시 반응성을 조절하기 어려워 특성 및 효율이 저하될 수 있었다.
본 발명은 우수한 특성 및 효율을 가지며 높은 생산성을 가지는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판 위에 위치하며, 금속, 비금속 및 반응성 제어 물질을 포함하여 선택적으로 캐리어를 추출하는 화합물층을 포함하는 도전형 영역; 및 상기 도전형 영역에 전기적으로 연결되는 전극을 포함한다.
본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판 위에 금속, 비금속 및 반응성 제어 물질을 포함하는 화합물층으로 구성된 도전형 영역을 형성하는 단계; 및 상기 도전형 영역에 전기적으로 연결되는 전극을 형성하는 단계를 포함한다.
본 실시예에 따르면, 도전형 영역이 금속 및 비금속과 함께 반응성 제어 물질을 더 포함하여 원하는 조성을 가지도록 할 수 있다. 특히, 도전형 영역에서 비금속의 공공을 충분하게 확보하여 전기적 특성을 향상할 수 있다. 일 예로, 비금속으로 산소를 사용할 경우에 도전형 영역이 과산화되는 것을 방지하면서도 산소 공공이 충분하게 존재하도록 하여 전기적 특성을 향상할 수 있다. 이에 따라 태양 전지의 특성 및 효율을 향상할 수 있다.
이때, 도전형 영역의 제조 공정에서 반응성 제어 물질을 포함하는 제2 물질을 추가로 사용하는 단순한 공정에 의하여 도전형 영역)의 조성을 제어할 수 있다. 이에 의하여 제조 비용을 절감하여 생산성을 향상할 수 있다. 이에 따라 우수한 특성 및 효율을 가지는 태양 전지를 높은 생산성으로 제조할 수 있다.
도 1은 본 발명의 일 실시예에 따른 태양 전지의 단면도이다.
도 2는 도 1에 도시한 태양 전지의 전면 평면도이다.
도 3의 (a)는 본 발명의 실시예에 따른 태양 전지에서 반도체 기판, 제2 패시베이션층 및 제2 도전형 영역의 밴드 다이어그램이고 (b)는 본 발명의 실시예에 따른 태양 전지에서 반도체 기판, 제1 패시베이션층 및 제1 도전형 영역의 밴드 다이어그램이다.
도 4는 도 1에 도시한 태양 전지에서 제1 및 제2 화합물을 구비하는 제1 도전형 영역의 개략적인 원자 구조와 캐리어의 흐름을 개념적으로 도시한 도면이다.
도 5는 도 1에 도시한 태양 전지에서 제1 도전형 영역의 제1 및 제2 화합물과 제2 도전형 영역의 제1 및 제2 화합물의 비금속/금속의 비율에 따른 298℃의 온도에서의 생성 엔탈피를 도시한 그래프이다.
도 6은 본 발명의 일 변형예에 따른 태양 전지의 단면도이다.
도 7a 내지 도 7c는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 태양 전지의 단면도이다.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(10)과, 반도체 기판(10) 위에 위치하는 도전형 영역(20, 30)과, 도전형 영역(20, 30)에 전기적으로 연결되는 전극(42, 44)을 포함한다. 이때, 도전형 영역(20, 30) 중 적어도 하나는 금속, 비금속 및 반응성 제어 물질을 포함하여 선택적으로 캐리어를 추출하는 화합물층을 포함할 수 있다. 그리고 태양 전지(100)가 패시베이션층(52, 54)을 더 포함할 수 있다. 참조로, 도전형 영역(20, 30)의 용어는, 도펀트를 포함하는 경우뿐만 아니라 일정한 극성의 캐리어를 선택적으로 추출하는 경우에도 사용될 수 있다. 실제로 상술한 바와 화합물층으로 구성된 도전형 영역(20, 30) 중 적어도 하나는 도펀트를 포함하지 않으나 캐리어를 선택적으로 추출하는 경우를 지칭한 것이다.
반도체 기판(10)은 제1 또는 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제1 또는 제2 도전형을 가지는 베이스 영역(110)을 포함할 수 있다. 베이스 영역(110)은 n형 또는 p형 도펀트를 포함하는 단일 결정질 반도체(예를 들어, 단일 단결정 또는 다결정 반도체, 일 예로, 단결정 또는 다결정 실리콘, 특히 단결정 실리콘)로 구성될 수 있다. 이와 같이 결정성이 높아 결함이 적은 베이스 영역(110) 또는 반도체 기판(10)을 기반으로 한 태양 전지(100)는 전기적 특성이 우수하다. 이때, 본 실시예에서는 반도체 기판(10)은 추가적인 도핑 등에 의하여 형성되는 도핑 영역을 구비하지 않는 베이스 영역(110)만으로 구성될 수 있다. 이에 의하여 도핑 영역에 의한 반도체 기판(10)의 패시베이션 특성 저하를 방지할 수 있다.
일 예로, 본 실시예에서 베이스 영역(110)은 n형 도펀트로 도핑되어 n형을 가질 수 있다. 베이스 영역(10)이 n형을 가지면 제1 도전형 영역(20) 및 제2 도전형 영역(30) 중 적어도 하나를 쉽게 형성할 수 있고 쉽게 구할 수 있는 화합물층으로 형성할 수 있다. 제1 도전형 영역(20) 및 제2 도전형 영역(30)의 구체적인 물질에 대해서는 추후에 상세하게 설명한다.
그리고 반도체 기판(10)의 전면 및 후면에는 반사를 최소화할 수 있는 반사 방지 구조가 형성될 수 있다. 일 예로, 반사 방지 구조로 피라미드 등의 형태의 요철을 가지는 텍스쳐링(texturing) 구조를 구비할 수 있다. 반도체 기판(10)에 형성된 텍스쳐링 구조는 반도체의 특정한 결정면(예를 들어, (111)면)을 따라 형성된 외면을 가지는 일정한 형상(일 예로, 피라미드 형상))을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10) 내부로 입사되는 광의 반사율을 낮춰 광 손실을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(10)의 일면에만 반사 방지 구조가 형성되거나, 반도체 기판(10)의 전면 및 후면에 반사 방지 구조가 형성되지 않을 수 있다.
반도체 기판(10)의 전면 위에는 제1 패시베이션층(52)이 형성(일 예로, 접촉)될 수 있다. 제1 패시베이션층(52)은 반도체 기판(10)의 표면에서 패시베이션 특성을 향상할 수 있다. 그리고 제1 패시베이션층(52)은 전자 및 정공에서 일종의 배리어(barrier)로 작용할 수 있다. 좀더 구체적으로, 제1 패시베이션층(52)은 제2 캐리어가 통과되지 않도록 하며, 제1 캐리어는 제1 패시베이션층(52)에 인접한 부분에서 축척된 후에 일정 이상의 에너지를 가지게 되면 제1 패시베이션층(52)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 제1 캐리어는 터널링 효과에 의하여 쉽게 제1 패시베이션층(52)을 통과할 수 있다.
제1 패시베이션층(52)은 반도체 기판(10)의 전면에서 전체적으로 형성될 수 있다. 이에 따라 우수한 패시베이션 특성을 가지면서 별도의 패터닝 없이 쉽게 형성될 수 있다. 그리고 제1 패시베이션층(52)은 도펀트를 포함하지 않는 언도프트막일 수 있다.
이러한 제1 패시베이션층(52)은, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 제1 패시베이션층(52)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 실리콘 탄화물, 진성 비정질 반도체, 진성 다결정 반도체 등을 포함할 수 있다. 특히, 제1 패시베이션층(52)은 실리콘 산화물을 포함하는 실리콘 산화물층으로 구성될 수 있다. 실리콘 산화물층은 패시베이션 특성이 우수하며 캐리어가 터널링되기 쉬운 막이기 때문이다. 이러한 실리콘 산화물층은 열적 산화(thermal oxidation) 또는 화학적 산화(chemical oxidation)에 의하여 형성될 수 있다. 또는, 제1 패시베이션층(52)이 진성 비정질 실리콘(i-a-Si)층으로 이루어질 수 있다. 그러면, 제1 패시베이션층(52)이 반도체 기판(10)과 동일한 반도체 물질을 포함하여 유사한 특성을 가지기 때문에 패시베이션 특성을 좀더 효과적으로 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 패시베이션층(52)이 진성 비정질 실리콘 탄화물(i-a-SiCx)층 또는 진성 비정질 실리콘 산화물(i-a-SiOx)층으로 이루어질 수 있다. 이에 의하면 넓은 에너지 밴드갭에 의한 효과가 향상될 수 있으나, 패시베이션 특성은 진성 비정질 실리콘(i-a-Si)층을 포함하는 경우보다 다소 낮을 수 있다.
제1 패시베이션층(52) 위에 제1 도전형 영역(20)이 위치(일 예로, 접촉)한다. 그러나 제1 패시베이션층(52)이 필수적인 층은 아니며, 제1 패시베이션층(52)이 구비되지 않고 제1 도전형 영역(20)이 반도체 기판(10)에 접촉하여 위치할 수도 있다. 이때, 제1 도전형 영역(20)은 제1 패시베이션층(52) 위에서 전체적으로 형성될 수 있다. 이에 따라 제1 도전형 영역(20)이 충분한 면적을 가져 광전 변환에 기여하는 면적을 최대화할 수 있다. 본 실시예에서 제1 도전형 영역(20)은 제1 캐리어를 추출 및 수집하는 제1 화합물층(일 예로, 제1 금속 산화물층)으로 구성된다. 제1 도전형 영역(20)은 제1 캐리어를 선택적으로 추출 및 수집하여 제1 전극(42)으로 전달하는 역할을 할 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다.
제1 패시베이션층(52)의 두께는 제1 도전형 영역(20)과 같거나, 이보다 작거나, 이보다 클 수 있다. 본 실시예에서는 제1 도전형 영역(20)은 비정질 구조를 가지는 제1 화합물층(일 예로, 제1 금속 산화물층)으로 구성될 수 있는데, 비정질 구조는 얇은 두께를 가질 때에 형성 및 유지될 수 있다. 이에 따라 본 실시예에 제1 도전형 영역(20)은 얇은 두께를 가지게 되므로, 제1 패시베이션층(52)의 두께가 제1 도전형 영역(20)의 두께보다 반드시 작은 것으로 한정될 필요가 없다. 일 예로, 제1 도전형 영역(20)이 좀더 안정적으로 비정질 구조를 가질 수 있도록 두께를 최소화할 경우에는 제1 도전형 영역(20)의 두께가 제1 패시베이션층(52)의 두께와 같거나 이보다 작을 수 있다. 다른 예로, 제1 패시베이션층(52)을 통한 터널링 효과를 최대화하기 위하여 제1 패시베이션층(52)의 두께를 줄이는 경우에는 제1 패시베이션층(52)의 두께가 제1 도전형 영역(20)의 두께보다 작을 수 있다.
또는, 제1 패시베이션층(52)의 두께가 10nm 이하일 수 있고, 제1 도전형 영역(20)의 두께가 30nm 이하 (일 예로, 10nm 이하)일 수 있다. 제1 패시베이션층(52)의 두께가 10nm를 초과하면 터널링이 원활하게 일어나지 않아 태양 전지(100)가 원활하게 작동하지 않을 수 있다. 제1 도전형 영역(20)의 두께가 30nm를 초과하면, 비정질 구조를 가지기 어려울 수 있으며 낮은 전기 전도도에 의하여 캐리어가 원활히 흐르지 않을 수 있다. 이때, 제1 도전형 영역(20)이 10nm 이하의 두께를 가지면 비정질 구조를 안정적으로 유지할 수 있다.
일 예로, 터널링 효과를 충분하게 구현할 수 있도록 제1 패시베이션층(52)의 두께가 5nm 이하(좀더 구체적으로는, 2nm 이하, 일 예로, 0.5nm 내지 2nm)일 수 있다. 제1 패시베이션층(52)의 두께가 0.5nm 미만이면 원하는 품질의 제1 패시베이션층(52)을 형성하기에 어려움이 있을 수 있다. 그리고 제1 도전형 영역(20)은 안정적으로 제1 캐리어를 추출 및 수집할 수 있도록 2nm 이상(일 예로, 6nm 이상)의 두께를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 패시베이션층(52) 및/또는 제1 도전형 영역(20)의 두께가 다양한 값을 가질 수 있다.
제1 도전형 영역(20) 위에는 제1 도전형 영역(20)에 전기적으로 연결(일 예로, 접촉)되는 제1 전극(42)이 형성된다. 일 예로, 제1 전극(42)은 제1 도전형 영역(20) 위에 차례로 적층되는 제1 투명 전극층(420) 및 제1 금속 전극층(422)을 포함할 수 있다.
여기서, 제1 투명 전극층(420)은 제1 도전형 영역(20) 위에서 상대적으로 넓은 면적으로 형성(일 예로, 접촉)될 수 있다. 일 예로, 제1 투명 전극층(420)은 제1 도전형 영역(20) 위에서 전체적으로 형성될 수 있다. 이와 같이 제1 투명 전극층(420)이 제1 도전형 영역(20) 위에 넓게 형성되면, 제1 캐리어가 제1 투명 전극층(420)을 통하여 쉽게 제1 금속 전극층(422)까지 도달할 수 있어, 수평 방향에서의 저항을 줄일 수 있다. 특히, 본 실시예에서는 제1 도전형 영역(20)이 미도핑되어 도펀트를 포함하지 않는 제1 화합물층으로 구성되어 저항이 높을 수 있으므로, 제1 투명 전극층(420)을 구비하여 저항을 효과적으로 줄이고자 하는 것이다.
이와 같이 제1 투명 전극층(420)이 제1 도전형 영역(20) 위에서 넓은 면적으로 형성되므로 광을 투과할 수 있는 물질(투과성 물질)로 구성될 수 있다. 즉, 제1 투명 전극층(420)은 투명 전도성 물질로 이루어져서 광의 투과를 가능하게 하면서 캐리어를 쉽게 이동할 수 있도록 한다. 이에 따라 제1 투명 전극층(420)을 제1 도전형 영역(20) 위에 넓은 면적으로 형성하여도 광의 투과를 차단하지 않는다. 그리고 제1 투명 전극층(420)은 일종의 반사 방지막으로서의 역할도 수행할 수 있다.
예를 들어, 제1 투명 전극층(420)은 인듐 계열 산화물, 아연 계열 산화물, 또는 주석 계열 산화물로 구성될 수 있다. 좀더 구체적으로, 제1 투명 전극층(420)은 인듐-틴 산화물(indium-tin oxide, ITO), 인듐-텅스텐 산화물(indium-tungsten oxide, IWO), 인듐-세륨 산화물(indium-cerium oxide, ICO), 인듐 산화물(indium oxide), 알루미늄-아연 산화물(aluminum-zinc oxide, AZO), 또는 주석 산화물(tin oxide) 등으로 구성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 투명 전극층(420)이 그 외의 다양한 물질을 포함할 수 있다.
제1 투명 전극층(420) 위에 제1 금속 전극층(422)이 형성될 수 있다. 일 예로, 제1 금속 전극층(422)은 제1 투명 전극층(420)에 접촉 형성되어 제1 전극(42)의 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 투명 전극층(420)과 제1 금속 전극층(422) 사이에 별도의 층이 존재하는 등의 다양한 변형이 가능하다.
제1 투명 전극층(420) 위에 위치하는 제1 금속 전극층(422)은 제1 투명 전극층(420)보다 우수한 전기 전도도를 가지는 물질로 구성될 수 있다. 이에 의하여 제1 금속 전극층(422)에 의한 캐리어 수집 효율, 저항 저감 등의 특성을 좀더 향상할 수 있다. 일 예로, 제1 금속 전극층(422)은 우수한 전기 전도도를 가지는 불투명한 또는 제1 투명 전극층(420)보다 투명도가 낮은 금속으로 구성될 수 있다.
이와 같이 제1 금속 전극층(422)은 불투명하거나 투명도가 낮아 광의 입사를 방해할 수 있으므로 쉐이딩 손실(shading loss)를 최소화할 수 있도록 일정한 패턴을 가질 수 있다. 이러한 제1 금속 전극층(422)은 제1 투명 전극층(420)보다 작은 면적을 가지게 된다. 이에 의하여 제1 금속 전극층(422)이 형성되지 않은 부분으로 광이 입사할 수 있도록 한다. 제1 금속 전극층(422)의 평면 형상은 도 2를 참조하여 추후에 좀더 상세하게 설명한다.
본 실시예에서는 제1 금속 전극층(422)이 각기 제1 투명 전극층(420)에 인접 또는 접촉하여 형성되므로, 절연막 등을 관통하는 파이어 스루(fire-through)가 요구되지 않는다. 이에 따라 제1 금속 전극층(422)이 저온(400℃ 이하, 좀더 구체적으로 350℃ 이하, 예를 들어, 300℃ 이하, 일 예로, 250℃ 이하)의 소성에 의하여 소성될 수 있는 저온 소성 페이스트를 도포(일 예로, 인쇄)한 후에 이를 열처리하여 형성될 수 있다. 저온 소성 페이스트로는 알려진 다양한 물질을 사용할 수 있다.
이하에서는 도 1 및 도 2를 참조하여, 제1 전극(42)의 제1 금속 전극층(422)의 평면 형상의 일 예를 상세하게 설명한다. 도 2는 도 1에 도시한 태양 전지(100)의 전면 평면도이다. 간략한 도시를 위하여 도 2에서는 제1 전극(42)의 제1 투명 전극층(420)에 대한 도시를 생략한다.
도 2를 참조하면, 제1 전극(42)의 제1 금속 전극층(422)은 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a)을 포함할 수 있다. 도면에서는 핑거 전극(42a)이 서로 평행하며 반도체 기판(10)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 전극(42)의 제1 금속 전극층(422)은 핑거 전극들(42a)과 교차(일 예로, 직교)하는 방향으로 형성되어 핑거 전극(42a)을 연결하는 버스바 전극(42b)을 포함할 수 있다. 이러한 버스바 전극(42b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a)의 폭보다 버스바 전극(42b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(42b)의 폭이 핑거 전극(42a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다.
다시 도 1을 참조하면, 반도체 기판(10)의 후면 위에는 제2 패시베이션층(54)이 위치(일 예로, 접촉)할 수 있고, 제2 패시베이션층(54) 위에 제2 도전형 영역(30)이 위치(일 예로, 접촉)한다. 그러나 제2 패시베이션층(54)이 필수적인 층은 아니며, 제2 패시베이션층(54)이 구비되지 않고 제2 도전형 영역(30)이 반도체 기판(10)에 접촉하여 위치할 수도 있다. 그리고 제2 도전형 영역(30)에 전기적으로 연결되는 제2 전극(44)이 위치(일 예로, 접촉)할 수 있다. 제2 전극(44)은 제2 도전형 영역(30) 위에 차례로 적층되는 제2 투명 전극층(440) 및 제2 금속 전극층(442)을 포함할 수 있다.
제2 도전형 영역(30)은 제1 캐리어와 반대 극성을 가지는 제2 캐리어를 선택적으로 추출 및 수집하여 제2 전극(44)으로 전달하는 역할을 할 수 있다. 제2 도전형 영역(30)은 제2 캐리어를 선택적으로 추출 및 수집하는 제2 화합물층(일 예로, 제2 금속 산화물층)으로 구성될 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다.
제2 패시베이션층(54)은 반도체 기판(10)의 표면에서 패시베이션 특성을 향상할 수 있다. 그리고 제2 패시베이션층(54)은 제1 캐리어가 통과되지 않도록 하며, 제2 캐리어는 제2 패시베이션층(54)에 인접한 부분에서 축척된 후에 일정 이상의 에너지를 가지게 되면 제2 패시베이션층(54)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 제2 캐리어는 터널링 효과에 의하여 쉽게 제2 패시베이션층(54)을 통과할 수 있다.
상술한 차이를 제외하면, 제2 패시베이션층(54), 제2 도전형 영역(30) 및 제2 전극(44)은 반도체 기판(10)의 후면에 위치한다는 점을 제외하고는 제1 패시베이션층(52), 제1 도전형 영역(20) 및 제1 전극(42)과 동일하므로 이에 대한 설명이 그대로 적용될 수 있다. 이때, 제1 패시베이션층(52)과 제2 패시베이션층(54)은 서로 동일한 두께, 형상, 물질 등을 가질 수도 있고 서로 다른 두께, 형상, 물질 등을 가질 수도 있다. 제1 투명 전극층(420) 및/또는 제1 금속 전극층(422)과 제2 투명 전극층(440) 및/또는 제2 금속 전극층(442)은 서로 동일한 형상 및/또는 물질을 가질 수도 있고 서로 다른 형상 및/또는 물질을 가질 수도 있다. 일 예로, 제1 금속 전극층(422)의 핑거 전극(42a) 및 버스바 전극(42b)의 폭, 피치 등은 제2 금속 전극층(442)의 핑거 전극 및 버스바 전극의 폭, 피치 등과 서로 동일할 수도 있고 서로 다를 수 있다. 또는, 제1 금속 전극층(422)과 제2 금속 전극층(442)의 평면 형상이 서로 다르거나, 제1 전극(42)과 제2 전극(44)의 적층 구조 등이 서로 다를 수도 있다. 그 외의 다양한 변형이 가능하다.
도 1에 도시하지는 않았지만, 제1 도전형 영역(20) 및 제2 도전형 영역(30) 위에 및/또는 제1 및 제2 투명 전극층(422, 442) 위에 패시베이션막, 반사 방지막, 반사막 등을 구성하는 절연막이 추가로 형성될 수도 있다.
상술한 바와 같이, 제1 도전형 영역(20) 및 제2 도전형 영역(30)은 반도체 기판(10)과의 에너지 밴드를 고려하여 서로 다른 극성을 가지는 제1 또는 제2 캐리어(전자 또는 정공)을 선택적으로 추출하여 수집할 수 있는 화합물을 포함하는 제1 또는 제2 화합물층으로 구성된다. 이에 따라 제1 도전형 영역(20)과 제2 도전형 영역(30)은 반도체 물질을 그 자체로 포함하지 않으며, 도펀트(즉, n형 또는 p형을 가지도록 원자 격자의 치환형 자리에 위치하는 원소)를 포함하지 않을 수 있다. 이때, 본 실시예에서는 반도체 물질 등이 화합물 형태로 포함되는 것을 배제하는 것은 아니며, 경우에 따라 어쩔 수 없는 불순물, 수소 등을 더 포함하거나 일부 도펀트를 포함할 수도 있다.
이때, 제1 또는 제2 화합물층은 비정질 구조를 가질 수 있다. 이는 화합물층 또는 금속 산화물층이 결정질 구조를 가지면 패시베이션 특성이 크게 저하되어 태양 전지(100)의 효율이 크게 저하되기 때문이다. 이에 대한 정확한 이유는 밝혀지지 않았으나 실험적으로 확인할 수 있다. 명확하지는 않지만 결정질 구조가 많이 포함되면 광학 흡수가 크게 증가하여 전류 손실이 발생하고 화합물층 또는 금속 산화물층의 표면 거칠기가 증가하여 계면 결합으로 작용하여 재결합 손실이 커지기 때문으로 예측된다.
일 예로, 제1 도전형 영역(20) 및 제2 도전형 영역(30)에서 적어도 제1 또는 제2 패시베이션층(52, 54)에 인접한 부분은, 비정질 구조를 가지는 비정질 부분이 결정질 구조를 가지는 결정질 부분보다 넓게 형성되는 비정질부로 구성될 수 있다. 특히, 제1 도전형 영역(20) 및 제2 도전형 영역(30)에서 적어도 제1 또는 제2 패시베이션층(52, 54)에 인접한 부분이 전체적으로 비정질 구조를 가지는 경우에 우수한 패시베이션 특성을 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
제1 또는 제2 화합물층으로 구성된 제1 및 제2 도전형 영역(20, 30)은 반도체 기판(10) 내에 도핑 영역을 형성할 때 발생할 수 있는 도펀트에 의한 재결합을 방지하여 개방 전압을 향상시킬 수 있다. 그리고 도핑 영역 또는 도핑 막에 비하여 광 흡수에 의한 손실을 저감할 수 있어 단락 전류 밀도를 향상할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다. 또한, 별도의 도펀트를 도핑하는 공정, 도펀트를 활성화하는 공정 등을 생략하여 제조될 수 있으며, 특히 고온 공정이 요구되지 않아 저온에서 공정이 가능하여 제조 공정을 단순화하고 제조 비용을 절감할 수 있다. 따라서 태양 전지(100)의 생산성을 향상할 수 있다.
도 3을 참조하여 제1 도전형 영역(20) 및 제2 도전형 영역(30)에 대하여 좀더 상세하게 설명한다.
도 3의 (a)는 본 발명의 실시예에 따른 태양 전지(100)에서 반도체 기판(10), 제2 패시베이션층(54) 및 제2 도전형 영역(30)의 밴드 다이어그램이고 (b)는 본 발명의 실시예에 따른 태양 전지(100)에서 반도체 기판(10), 제1 패시베이션층(52) 및 제1 도전형 영역(20)의 밴드 다이어그램이다. 여기서, 앞서 언급한 바와 같이 반도체 기판(10)이 n형의 베이스 영역(110)으로 구성될 수 있다.
이하에서는 제1 도전형 영역(20)이 정공을 추출하고 제2 도전형 영역(30)이 전자를 추출하는 것을 예시하였다. 이에 의하면 제1 도전형 영역(20)이 n형의 베이스 영역(110)의 다수 캐리어인 전자와 반대 극성의 정공을 추출하여 에미터 영역으로 기능하고, 제2 도전형 영역(30)이 n형의 베이스 영역(110)의 다수 캐리어인 전자를 추출하여 전계 영역(후면 전계 영역)으로 기능한다. 이에 의하면 반도체 기판(10)의 전면 쪽에 위치하며 실질적으로 광전 변환에 작용하는 에미터 영역으로 기능하는 제1 도전형 영역(20)이 상대적으로 이동 속도가 느린 정공을 효과적으로 추출 및 수집할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 이와 반대로 반도체 기판(10)의 전면에 위치하는 제1 도전형 영역(20)이 전자를 추출하는 전면 전계 영역으로 구성되고 반도체 기판(10)의 후면에 위치하는 제2 도전형 영역(30)이 정공을 추출하는 에미터 영역으로 구성될 수 있다.
좀더 구체적으로, 정공을 선택적으로 추출 및 수집할 수 있는 제1 도전형 영역(20)을 구성하는 제1 화합물층은, 반도체 기판(10)의 페르미 레벨(fermi level)보다 낮은 페르미 레벨을 가지며, 반도체 기판(10)의 전자 친화도인 4.5eV를 기준으로 하여 일함수(work function)의 부정합성을 방지하면서 높은 개방 전압 및 낮은 저항을 얻을 수 있는 일함수를 가질 수 있다. 예를 들어, 제1 도전형 영역(20)의 일함수가 5.0eV 이상일 수 있다. 상술한 일함수가 5.0eV 미만이면, 전자를 제외하고 선택적으로 정공만을 수집하기 어려울 수 있다.
이러한 페르미 레벨 및 일함수를 가지는 제1 화합물층으로 구성되는 제1 도전형 영역(20)이 제1 패시베이션층(52)을 사이에 두고 반도체 기판(10)과 접합되면, 도 3의 (b)에 도시한 바와 같이 반도체 기판(10)과 제1 도전형 영역(20)의 페르미 레벨이 같은 값을 가질 수 있도록 정렬되어 접합된다. 도 3의 (b)와 같이 접합되면, 반도체 기판(10) 내의 가전도대에 있는 정공은 제1 패시베이션층(52)을 통과하면 제1 도전형 영역(20)의 가전도대로 쉽게 이동할 수 있다. 반면, 반도체 기판(10) 내의 전자는 제1 패시베이션층(52)을 통과하지 못한다.
그리고 전자를 선택적으로 수집할 수 있는 제2 도전형 영역(30)의 제2 화합물층은, 반도체 기판(10)의 페르미 레벨보다 높은 페르미 레벨을 가지며, 반도체 기판(10)의 전자 친화도인 4.5eV를 기준으로 하여 일함수의 부정합성을 방지하면서 높은 개방 전압 및 낮은 저항을 얻을 수 있는 일함수를 가질 수 있다. 예를 들어, 제2 도전형 영역(30)의 일함수가 4.5eV 이하일 수 있다. 상술한 일함수가 4.5eV를 초과하면, 전자를 선택적으로 수집하기 어려울 수 있다.
이러한 페르미 레벨 및 일함수를 가지는 금속 화합물층으로 구성된 제2 도전형 영역(30)이 제2 패시베이션층(54)을 사이에 두고 반도체 기판(10)과 접합되면, 도 3의 (a)에 도시한 바와 같이 반도체 기판(10)과 제2 도전형 영역(30)의 페르미 레벨이 같은 값을 가질 수 있도록 정렬되어 접합된다. 도 3의 (a)와 같이 접합되면, 반도체 기판(10) 내의 전도대에 있는 전자는 제2 패시베이션층(54)을 통과하면 제2 도전형 영역(30)의 전도대로 쉽게 이동할 수 있다. 반면, 반도체 기판(10) 내의 정공은 제2 패시베이션층(54)을 통과하지 못한다.
본 실시예에서는 제1 및/또는 제2 도전형 영역(20, 30)이 금속, 비금속 및 반응성 제어 물질을 구비한다. 좀더 구체적으로, 제1 도전형 영역(20)이 제1 금속, 제1 비금속 및 제1 반응성 제어 물질을 포함하고, 제2 도전형 영역(30)이 제2 금속, 제2 비금속 및 제2 반응성 제어 물질을 포함할 수 있다.
먼저, 제1 도전형 영역(20)에 대하여 상세하게 설명한다.
제1 금속과 제1 비금속은 제1 캐리어를 선택적으로 추출하기에 적합한 제1 화합물(21)을 형성하는 물질일 수 있다. 제1 반응성 제어 물질은 제1 비금속과 반응하여 제2 화합물(22)을 형성하는 물질로서, 제1 비금속과 제1 금속의 화학 반응과 제1 반응성 제어 물질과 제1 금속과의 화학 반응이 서로 경쟁적으로 일어나게 된다. 즉, 제1 반응성 제어 물질은 제1 비금속과 화학 반응을 하여 제1 금속과 제1 비금속과의 화학 반응의 반응성을 제어 또는 조절하여 제1 화합물(21)이 과도하게 생성되는 것을 방지할 수 있다.
이에 의하여 제1 도전형 영역(20)은, 제1 금속과 제1 비금속이 화학적으로 결합하여 형성된 제1 화합물(21)과 제1 금속과 제1 반응성 제어 물질이 화학적으로 결합하여 형성된 제2 화합물(22)을 포함한다. 제1 화합물(21)과 제2 화합물(22)은 동일한 공정 내에서 경쟁적인 화학 반응에 의하여 형성되므로 제1 및 제2 화합물(21, 22)은 제1 도전형 영역(20) 내에서 각기 부분적으로 위치하며 서로 혼재하여 배치될 수 있다. 예를 들어, 제1 화합물(21)과 제2 화합물(22)이 도트 형상 등을 가지면서 각기 복수 개로 구비될 수 있다.
이때, 제1 캐리어(일 예로, 정공)를 선택적으로 추출하기에 적합한 제1 화합물(21)로는 몰리브덴 산화물(일 예로, MoO2, MoO3)로 구성되는 몰리브덴 산화물층, 텅스텐 산화물(일 예로, WO3)로 구성되는 텅스텐 산화물층, 바나듐 산화물(일 예로, V2O5)로 구성되는 바나듐 산화물층, 니켈 산화물(일 예로, NiO)로 구성되는 니켈 산화물층, 구리 산화물(일 예로, CuO)를 포함하는 구리 산화물층, 코발트 산화물(일 예로, Co3O4)를 포함하는 코발트 산화물층, 레늄 산화물로 구성되는 레늄 산화물층 등을 들 수 있다. 즉, 제1 금속이 몰리브덴, 텅스텐, 바나듐, 니켈, 구리, 코발트, 레늄 등일 수 있고, 제1 비금속이 산소일 수 있다. 여기서, 제1 비금속이 산소를 포함하여 제1 화합물층 또는 제1 화합물(21)이 산화물을 포함하면, 패시베이션 특성을 향상할 수 있고, 제1 금속이 상술한 물질일 경우 정공을 선택적으로 수집하기에 적합하다. 특히 제1 도전형 영역(20)이 제1 화합물(21)로 몰리브덴 산화물층 또는 텅스텐 산화물층을 포함하면 정공을 선택적으로 수집하는 효과 및 패시베이션 특성이 크게 우수하다.
본 실시예에서와 같이 제1 화합물(21) 또는 제1 화합물층을 포함하는 제1 도전형 영역(20)에서는 제1 화합물(21)의 조성에 따라 제1 캐리어를 선택적으로 추출하여 제1 전극(42)으로 전달할 수 있는지 여부가 결정된다. 즉, 제1 화합물(21)에서 전기 전도는 제1 비금속의 공공(vacancy)(예를 들어, 제1 비금속이 산소일 경우 산소 공공(oxygen vacancy))을 이용하여 이루어지므로, 제1 비금속의 함량이 높아지면 제1 비금속의 공공이 적어져 직렬 저항이 증가하고 전기 전도도가 낮아질 수 있다. 반면, 제1 화합물(21)에서 제1 비금속의 함량이 낮아지면 전기 전도도가 향상될 수 있으나, 제1 비금속의 함량이 지나치게 낮으면, 제1 비금속의 공공이 일종의 결함(defect)로 작용하여 캐리어의 재결합을 유발하여 개방 전압이 저하될 수 있다. 따라서 제1 비금속 또는 제1 금속이 원하는 조성으로 포함되는 것이 요구되는데, 실제로 제1 화합물(21) 또는 제1 도전형 영역(20)에서 제1 비금속의 원소 함량은 제1 금속과 제1 비금속의 물질, 이에 따른 반응 속도 및 반응 에너지, 제조 공정 시 제공되는 양 등에 따라 결정되며 온도, 압력 등과 같은 공정 조건에는 크게 영향을 받지 않는다. 이에 따라 공정 조건을 제어한다고 하여도 제1 비금속과 제1 금속은 반응 속도 및 에너지에 따라 일정한 함량으로 포함되는데, 일반적으로는 제1 비금속의 양이 원하는 수준보다 많을 수 있다. 예를 들어, 제1 비금속이 산소를 포함하는 경우에 제1 화합물(21)만으로 구성된 제1 도전형 영역(20)은 과산화된 상태로 형성될 수 있다. 특히, 본 실시예에서는 제1 도전형 영역(20)이 비정질 구조를 가지는데, 이와 같이 비정질 구조를 가지는 경우에는 특정한 화학양론적 조성을 가지지 않으므로 이러한 과산화의 문제가 더 크게 나타날 수 있다.
이를 고려하여 본 실시예에서는 제1 화합물(21)의 형성 시 이와 경쟁적인 반응으로 이루어지는 반응을 통하여 제2 화합물(22)이 형성되도록 하여, 제1 화합물(21)에 제1 비금속이 원하는 수준 이상으로 포함되는 것을 방지할 수 있다. 이에 따라 제1 반응성 제어 물질은 제1 비금속과 화학적으로 결합할 수 있고 제1 금속과는 화학적으로 결합하기 어려운 물질일 수 있다. 이에 따라 제1 반응성 제어 물질은 반도체 물질 또는 제1 금속과는 다른 금속일 수 있다. 제1 반응성 제어 물질과 제1 비금속 사이의 반응성이 제1 금속과 제1 비금속 사이의 반응성과 같거나 그보다 크면, 제1 화합물(21) 및 제2 화합물(22)이 안정적으로 형성될 수 있다. 이때, 반응성은 생성 엔탈피에 따라 높은지 낮은지를 판별할 수 있다.
예를 들어, 제1 반응성 제어 물질로 실리콘, 알루미늄, 하프늄, 게르마늄 중 적어도 하나를 사용할 수 있다. 이러한 제1 반응성 제어 물질은 제1 비금속(일 예로, 산소)과의 반응성이 높아 쉽게 제2 화합물(22)(일 예로, 산화물)을 형성할 수 있는 물질이다. 이때, 제1 반응성 제어 물질이 실리콘 또는 알루미늄을 포함하고 제1 비금속이 산소를 포함하면, 제2 화합물(22)이 실리콘 산화물 또는 알루미늄 산화물을 포함하여 패시베이션 특성이 좀더 향상될 수 있다. 특히, 제2 화합물(22)이 실리콘 산화물을 포함하면 산소 등의 제1 비금속과의 반응성이 매우 우수하며 화학적으로도 매우 안정적일 수 있다.
이때, 제2 화합물(22)의 밴드갭이 제1 화합물(21)의 밴드갭보다 클 수 있다. 그러면, 제2 화합물(22)이 큰 밴드갭을 가져 제2 화합물(22)에 의하여 광 흡수가 되는 것을 최소화 또는 방지할 수 있다.
또는, 제2 화합물(22)의 밴드갭이 3.54eV 이상 (예를 들어, 5.5eV 이상, 일 예로, 5.8eV, 좀더 구체적으로, 6eV 이상)일 수 있다. 제2 화합물(22)의 밴드갭이 3.54eV 이상이면 350nm 이상의 파장으로 구성된 태양광의 흡수가 거의 없어지게 된다. 이때, 제2 화합물(22)이 5.5eV 이상(예를 들어, 5.5eV 이상, 좀더 구체적으로, 6.0eV 이상)이면, 광 흡수가 거의 일어나지 않거나 매우 적게 일어나므로 광학적 손실이 일어나는 것을 방지할 수 있다. 이때, 제2 화합물(22)의 밴드갭이 10eV 이하일 수 있는데, 본 발명이 이에 한정되는 것은 아니다. 참조로, 제2 화합물(22)이 실리콘 산화물을 포함할 경우에 밴드갭이 약 6.0eV 또는 그 이상일 수 있고, 알루미늄 산화물을 포함할 경우에 밴드갭이 약 8.9eV 또는 그 이상일 수 있고, 하프늄 산화물을 포함할 경우에 밴드갭이 약 6.1eV 또는 그 이상일 수 있고, 게르마늄 산화물일 경우에 약 5.8eV 또는 그 이상일 수 있다.
이때, 제1 도전형 영역(20)에서 제1 캐리어의 선택적인 추출에 관여하는 것은 제1 화합물(21)이므로, 제1 화합물(21)의 부피비가 제2 화합물(22)의 부피비보다 클 수 있다.
예를 들어, 제1 도전형 영역(20)의 부피를 전체 100%라 할 때, 제2 화합물(22)이 30% 이하(일 예로, 20% 이하)이고, 제1 화합물(21)의 부피비가 70% 이상(일 예로, 80% 이상)일 수 있다. 이러한 범위 내에서 제1 화합물(21)에 의하여 제1 캐리어를 안정적으로 추출할 수 있다. 여기서, 제2 화합물(22)의 부피비가 0.1% 이상(일 예로, 0.5% 이상)일 수 있고, 제1 화합물(21)의 부피비가 99.9% 이하(일 예로, 99.5% 이하)일 수 있다. 이러한 범위 내에서 제1 화합물(21)의 조성을 제어하는 제2 화합물(22)에 의한 효과가 충분하게 구현될 수 있다.
또는, 제1 금속의 원소 함량이 제1 반응성 제어 물질의 원소 함량보다 크고, 제1 비금속의 원소 함량이 제1 반응성 제어 물질의 원소 함량보다 클 수 있다. 이러한 범위 내에서 제1 화합물(21)에 의하여 제1 캐리어를 안정적으로 추출할 수 있으며, 제2 화합물(22)에 의하여 제1 화합물(21)의 조성을 안정적으로 제어할 수 있다.
이와 유사하게, 본 실시예에서 제2 도전형 영역(30)은, 제2 금속과 제2 비금속이 화학적으로 결합하여 형성된 제1 화합물(31)과 제2 금속과 제2 반응성 제어 물질이 화학적으로 결합하여 형성된 제2 화합물(32)을 포함한다. 제1 화합물(31)과 제2 화합물(32)은 동일한 공정 내에서 경쟁적인 화학 반응에 의하여 형성되어 제1 및 제2 화합물(31, 32)은 제2 도전형 영역(30) 내에서 각기 부분적으로 위치하며 제1 및 제2 화합물(31, 32)이 서로 혼재하여 배치될 수 있다. 예를 들어, 제1 화합물(31)과 제2 화합물(32)이 도트 형상 등을 가지면서 각기 복수 개로 구비될 수 있다.
이때, 제2 캐리어(일 예로, 전자)를 선택적으로 추출하기에 적합한 제1 화합물(31)로는 티타늄 산화물(일 예로, TiO, TiO2)로 구성되는 티타늄 산화물층, 아연 산화물(일 예로, ZnO)로 구성되는 아연 산화물층, 니오븀 산화물(일 예로, Nb2O5)로 구성되는 니오븀 산화물층, 바나듐 산화물(일 예로, V2O3)로 구성되는 바나듐 산화물층, 코발트 산화물(일 예로, CoO)를 포함하는 코발트 산화물층, 크롬을 포함하는 크롬 산화물(일 예로, Cr2O3)을 포함하는 크롬 산화물층 등을 들 수 있다. 즉, 제2 금속이 티타늄, 아연, 니오븀, 바나듐, 코발트, 크롬 등일 수 있고, 제1 비금속이 산소일 수 있다. 여기서, 제1 비금속이 산소를 포함하여 제2 화합물층 또는 제1 화합물(31)이 산화물로 구성되면, 패시베이션 특성을 향상할 수 있고, 제2 금속이 상술한 물질일 경우 전자를 선택적으로 수집하기에 적합하다. 특히 제2 도전형 영역(30)이 티타늄 산화물층을 포함하면 전자를 선택적으로 수집하는 효과 및 패시베이션 특성이 크게 우수할 수 있다.
제2 반응성 제어 물질은 제2 비금속과 화학적으로 결합할 수 있고 제2 금속과는 화학적으로 결합하기 어려운 물질일 수 있다. 이에 따라 제2 반응성 제어 물질은 반도체 물질 또는 제2 금속과는 다른 금속일 수 있다. 제2 반응성 제어 물질과 제2 비금속 사이의 반응성이 제2 금속과 제2 비금속 사이의 반응성과 같거나 그보다 크면, 제2 도전형 영역(30)의 제1 화합물(31) 및 제2 화합물(32)이 안정적으로 형성될 수 있다. 예를 들어, 제2 반응성 제어 물질의 물질, 특성 등에 대해서는 제1 반응성 제어 물질의 물질, 특성 등에 대한 설명이 그대로 적용될 수 있다.
이때, 제2 도전형 영역(30)에서 제2 캐리어의 선택적인 추출에 관여하는 것은 제1 화합물(31)이므로, 제1 화합물(31)의 부피비가 제2 화합물(22)의 부피비보다 클 수 있다.
예를 들어, 제2 도전형 영역(30)의 부피를 전체 100%라 할 때, 제2 화합물(32)이 30% 이하(일 예로, 20% 이하)이고, 제1 화합물(31)의 부피비가 70% 이상(일 예로, 80% 이상)일 수 있다. 이러한 범위 내에서 제1 화합물(31)에 의하여 제2 캐리어를 안정적으로 추출할 수 있다. 여기서, 제2 화합물(32)의 부피비가 0.1% 이상(일 예로, 0.5% 이상)일 수 있고, 제1 화합물(31)의 부피비가 99.9% 이하(일 예로, 99.5% 이하)일 수 있다. 이러한 범위 내에서 제1 화합물(31)의 조성을 제어하는 제2 화합물(32)에 의한 효과가 충분하게 구현될 수 있다.
또는, 제2 금속의 원소 함량이 제2 반응성 제어 물질의 원소 함량보다 크고, 제2 비금속의 원소 함량이 제2 반응성 제어 물질의 원소 함량보다 클 수 있다. 이러한 범위 내에서 제1 화합물(31)에 의하여 제2 캐리어를 안정적으로 추출할 수 있으며, 제2 화합물(32)에 의하여 제1 화합물(31)의 조성을 안정적으로 제어할 수 있다.
도 4 및 도 5를 참조하여 본 실시예를 좀더 상세하게 설명한다. 제1 화합물(21)과 제2 화합물(22)을 구비하는 제1 도전형 영역(20)의 개략적인 원자 구조와 캐리어의 흐름을 개념적으로 도 4에 도시하였다. 제1 도전형 영역(20)의 제1 및 제2 화합물(21, 22)과 제2 도전형 영역(30)의 제1 및 제2 화합물(31, 32)의 비금속/금속의 비율에 따른 298℃의 온도에서의 생성 엔탈피를 도시한 그래프를 도 5에 나타내었다. 도 5에서는 일 예로, 제1 도전형 영역(20)의 제1 화합물(21)이 몰리브덴 산화물을 포함하고, 제2 도전형 영역(30)의 제1 화합물(31)이 티타늄 산화물을 포함하고, 제1 및 제2 도전형 영역(20, 30)의 제2 화합물(22, 32)이 실리콘 산화물을 포함하는 것을 예시하였다.
도 4를 참조하면, 제1 도전형 영역(20)은 제1 화합물(21)과 제2 화합물(22)이 함께 위치하고, 제1 화합물(21) 또는 제2 화합물(22) 내에 위치한 비금속 공공(예를 들어, 산소 공공)을 통하여 전기 전도가 이루어진다.
도 5를 참조하면, 제1 도전형 영역(20)에서 제1 화합물(21)보다 제2 화합물(22)의 생성 엔탈피가 유사하거나 더 높은 것을 알 수 있다. 그러면, 제2 화합물(22)의 반응성이 제1 화합물(21)의 반응성과 유사하거나 더 커서, 제1 화합물(22)이 제1 화합물(21)보다 우선적으로 생성되거나 제1 화합물(21)과 경쟁적인 반응을 하면서 일어날 수 있음을 알 수 있다. 그리고 제2 도전형 영역(30)에서 제1 화합물(31)의 비금속/금속 비율이 0 내지 1인 경우에 제1 화합물(31)보다 제2 화합물(32)의 생성 엔탈피가 높아 제1 화합물(31)보다 제2 화합물(32)의 생성이 우선적으로 일어나고, 제1 화합물(31)의 비금속/금속 비율이 1 내지 2인 경우에는 제1 화합물(31)보다 비금속/금속 비율이 2인 제2 화합물(32)의 생성이 우선적으로 일어날 수 있음을 알 수 있다. 이에 따라 제1 또는 제2 도전형 영역(20, 30)에서 제2 화합물(22, 32)의 생성이 먼저 일어나도록 하여 제1 화합물(21, 31)이 과산화되는 것을 방지할 수 있음을 알 수 있다.
상술한 설명에서는 제1 및 제2 도전형 영역(20, 30)이 각기 제1 또는 제2 화합물층으로 구성되며 제1 또는 제2 반응성 제어 물질을 포함하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 및 제2 도전형 영역(20, 30) 중 하나가 제1 또는 제2 화합물층으로 구성되고, 다른 하나는 반도체 기판(10) 내부에 위치하는 도핑 영역 또는 반도체 기판(10) 위에 별도로 위치하는 반도체층으로 구성될 수도 있다. 또는, 제1 또는 제2 화합물층으로 구성되는 제1 및 제2 도전형 영역(20, 30) 중 하나가 제1 또는 제2 반응성 제어 물질을 포함하고 다른 하나는 제1 및 제2 반응성 제어 물질을 포함하지 않을 수 있다. 이때, 정공을 추출하는 도전형 영역(20, 30)(일 예로, 제1 도전형 영역(20))의 산화수가 전자를 추출하는 도전형 영역(20, 30)(일 예로, 제2 도전형 영역(30))의 산화수보다 클 수 있다. 이를 고려하여 제1 도전형 영역(20)이 제1 반응성 제어 물질을 포함하지 않고 제2 도전형 영역(30)이 제2 반응성 제어 물질을 포함하지 않을 수 있다. 또는, 제1 도전형 영역(20) 내에서 제1 반응성 제어 물질의 원소 함량이 제2 도전형 영역(30) 내에서 제2 반응성 제어 물질의 원소 함량과 같거나 이보다 적을 수 있다. 제1 반응성 제어 물질과 제2 반응성 제어 물질은 서로 동일한 물질일 수도 있고 서로 다른 물질일 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 그 외의 다양한 변형이 가능하다.
상술한 설명 및 도면에서는 태양 전지(100)의 제1 및 제2 금속 전극층(422, 442)이 일정한 패턴을 가져 태양 전지(100)가 반도체 기판(10)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 도 6에 도시한 바와 같이 제2 투명 전극층(420)이 구비되지 않고 제2 금속 전극층(442)이 제2 도전형 영역(30)에 접촉하면서 전체적으로 형성될 수 있다. 그 외에도 다양한 변형이 가능하다. 또한, 제2 도전형 영역(20) 및 제1 도전형 영역(30), 그리고 제1 및 제2 전극(42, 44)이 일면에 함께 위치할 수도 있다. 이러한 예는 도 8을 참조하여 추후에 다시 설명한다.
본 실시예에 따른 태양 전지(100)에 광이 입사되면 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자 중 하나는 제1 패시베이션층(52)를 터널링하여 제1 도전형 영역(20)으로 이동한 후에 제1 전극(42)으로 전달되고 다른 하나는 제2 패시베이션층(54)을 터널링하여 제2 도전형 영역(30)로 이동한 후에 제2 전극(44)으로 전달된다. 제1 및 제2 전극(42, 44)으로 전달된 정공 및 전자는 외부 회로 또는 다른 태양 전지(100)로 이동한다. 이에 의하여 전기 에너지를 생성한다.
그리고 제1 도전형 영역(20) 및 제2 도전형 영역(30)이 제1 또는 제2 패시베이션층(52, 54)을 사이에 두고 반도체 기판(10) 위에 형성되므로 반도체 기판(10)과 다른 별개의 층으로 구성된다. 이에 의하여 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 영역을 도전형 영역으로 사용하는 경우보다 재결합에 의한 손실을 최소화할 수 있다. 특히, 제1 도전형 영역(20) 및 제2 도전형 영역(30)이 반도체 물질 및 도펀트를 포함하지 않는 제1 또는 제2 화합물층으로 구성되어 도핑 영역 또는 도핑 막에 비하여 광 흡수에 의한 손실을 저감할 수 있다. 이에 따라 태양 전지(100)의 개방 전압 및 단락 전류 밀도를 향상하여 효율을 향상할 수 있다. 또한, 별도의 도펀트를 도핑하는 공정, 도펀트를 활성화하는 공정 등을 생략하여 제조될 수 있으며, 특히 고온 공정이 요구되지 않아 저온에서 공정이 가능하여 제조 공정을 단순화하고 제조 비용을 절감할 수 있다. 따라서 태양 전지(100)의 생산성을 향상할 수 있다.
특히, 도전형 영역(20, 30) 중 적어도 하나가 금속 및 비금속과 함께 반응성 제어 물질을 더 포함하여 제1 및 제2 도전형 영역(20, 30) 중 적어도 하나가 원하는 조성을 가지도록 할 수 있다. 특히, 도전형 영역(20, 30) 중 적어도 하나에서 비금속의 공공을 충분하게 확보하여 전기적 특성을 향상할 수 있다. 일 예로, 비금속으로 산소를 사용할 경우에 도전형 영역(20, 30)이 과산화되는 것을 방지하면서도 산소 공공이 충분하게 존재하도록 하여 전기적 특성을 향상할 수 있다. 이에 따라 태양 전지(100)의 특성 및 효율을 향상할 수 있다.
이하에서는 본 실시예에 따른 태양 전지(100)의 제조 방법을 상세하게 설명한다.
이하, 도 7a 내지 도 7c를 참조하여 본 발명의 실시예에 따른 태양 전지(100)의 제조 방법을 상세하게 설명한다. 도 7a 내지 도 7c는 본 발명의 실시예에 따른 태양 전지(100)의 제조 방법을 도시한 단면도들이다.
도 7a에 도시한 바와 같이, 반도체 기판(10)의 전면 및 후면에 각기 제1 및 제2 패시베이션층(52, 54)을 형성한다. 일 예로, 반도체 기판(10)의 전면 위에 위치하는 제1 패시베이션층(52)과 반도체 기판(10)의 후면 위에 위치하는 제2 패시베이션층(54)을 동시에 형성할 수 있다. 그러면 제조 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 패시베이션층(52)과 제2 패시베이션층(54)은 서로 다른 공정에서 형성될 수 있다.
제1 및 제2 패시베이션층(52, 54)은 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)), 화학적 산화 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 및 제2 패시베이션층(52, 54)이 형성될 수 있다.
이때, 반도체 기판(10)의 전면 및/또는 후면은 반사 방지 구조를 가지도록 텍스처링된 것일 수 있다. 반도체 기판(10)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다.
그리고 반도체 기판(10)은 제1 및 제2 패시베이션층(52, 54)을 형성하기 이전에 세정 공정을 수행할 수 있는데, 세정 공정에서 반도체 기판(10)의 표면을 수소화(hydrogen-terminated)하여 패시베이션 특성을 향상할 수 있다.
이어서, 도 7b에 도시한 바와 같이, 제1 패시베이션층(52) 위에 제1 도전형 영역(20)을 형성하고, 제2 패시베이션층(54) 위에 제2 도전형 영역(30)을 형성한다. 본 실시예에서는 제1 또는 제2 화합물층으로 구성되는 제1 도전형 영역(20) 및 제2 도전형 영역(30)(이하 제1 도전형 영역(20) 및 제2 도전형 영역(30))이 각기 비정질 구조를 가진다.
본 실시예에서 제1 도전형 영역(20) 및 제2 도전형 영역(30)은 원자층 증착법에 의하여 형성될 수 있다. 특히, 원자층 증착법을 이용하면 반사 방지 구조를 가지는 반도체 기판(10) 위에서 얇고 균일한 제1 도전형 영역(20) 및 제2 도전형 영역(30)을 형성할 수 있으며 양산성 또한 우수하다. 또한, 원자층 증착 공정에서는 제공되는 재료의 양을 조절하는 것에 의하여 제1 및 제2 도전형 영역(20, 30)의 조성 등을 쉽게 조절할 수 있다. 이러한 원자층 증착법을 사용하면 반사 방지 구조를 가지는 반도체 기판(10) 위에서 얇고 균일한 도전형 영역(20, 30)을 형성할 수 있으며 양산성 또한 우수하다.
일 예로, 원자층 증착법에서는 제1 또는 제2 금속을 포함하는 제1 물질과, 제1 또는 제2 반응성 제어 물질을 포함하는 제2 물질과, 비금속을 포함하는 반응 물질을 함께 사용할 수 있다. 이때, 비금속이 산소를 포함할 경우에 반응 물질은 산화제일 수 있고, 예를 들어, 산화제가 산소 기체(O2), 오존(O3), 수분(H2O), 플라스마일 수 있다. 참조로, 플라스마는 산소 라디칼을 포함하여 매우 강한 산화력을 가질 수 있다. 제1 물질로는 제1 또는 제2 금속을 포함하는 다양한 물질 또는 전구체를 사용할 수 있고, 제2 물질로는 제1 또는 제2 반응성 제어 물질을 포함하는 제2 물질을 사용할 수 있다. 예를 들어, 제1 또는 제2 반응성 제어 물질이 실리콘인 경우에 제2 물질은 디이소프로필아미노실란(diisoprophylaminosilane, DIPAS), 트리스이소프로필아미노실란(trisisoprophylaminosilane, TIPAS), 테트라메틸실란(tetramethylsilane, TEMS), 트리스디메틸아미노실란(trisdimethylaminosilane, TDMAS) 등일 수 있다. 제1 또는 제2 반응성 제어 물질이 알루미늄인 경우에 제2 물질은 트리메틸알루미늄(trimethylaluminum, TMA), 디메틸알루미늄하이드라이(dimethylaluminumhydride, DMAH), 디메틸에틸아민얼레인(dimethylethylaminealane, DMEAA) 등일 수 있다. 제1 또는 제2 반응성 제어 물질이 하프늄인 경우에 제2 물질은 테트라키스에틸메틸아미노하프늄(tetrakis(ethylmethylamino)hafnium, TEMAHf) 등일 수 있다. 제1 또는 제2 반응성 제어 물질이 게르마늄인 경우에 제2 물질은 테트라키스디메틸아미노게르마늄(tetrakis(dimethylamino)germanium, TDMAGe), 테트라키스에틸메틸아미노게르마늄(tetrakis(ethylmethylamino)germanium, TEMAGe), 비스(N,N'-디메틸에틸렌디아민)게르마늄(Bis(N,N'-dimethylethylenediamine)germanium, BDMEDAGe) 등일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 물질을 사용할 수 있다.
좀더 구체적으로, 원자층 증착법에서는 제1 물질 및/또는 제2 물질과, 반응 물질을 교번하여 주입하고 이들 사이에 이들을 퍼지(purge)하는 공정을 반복하는 것에 의하여 층 단위로 도전형 영역(20, 30)의 증착이 이루어진다. 이러한 원자층 증착 공정은 층 단위로 증착이 이루어지므로 공정 온도를 조절하여 도전형 영역(20, 30)의 결정 구조를 쉽게 제어할 수 있는바, 공정 온도를 조절하여 원하는 비정질 구조(특히, 비정질부)를 가지는 도전형 영역(20, 30)을 쉽게 형성할 수 있다. 이때, 제1 화합물(21, 31)과 제2 화합물(22, 32)의 부피비, 및/또는 제1 또는 제2 금속, 제1 또는 제2 비금속, 제1 또는 제2 반응성 제어 물질의 원소 함량 고려하여, 제1 물질, 제2 물질 및 반응 물질의 양 등을 적절하게 조절할 수 있다.
좀더 구체적으로, 원자층 증착 공정 또는 물리적 기상 증착의 공정 온도가 높으면 이성분계 금속 산화물이 패시베이션층(52, 54) 또는 기존 형성된 층에 충분한 에너지에 의하여 결합되어 결정질 구조를 가지게 되고, 공정 온도가 낮으면 비정질 구조를 가질 수 있다.
원자층 증착 공정의 공정 온도가 400℃ 이하(일 예로, 250℃ 이하)일 수 있다. 이러한 범위 내에서 도전형 영역(20, 30)이 비정질부를 형성할 수 있기 때문이다. 그리고 원자층 증착 공정의 공정 온도가 100℃ 이상(일 예로, 150℃ 이상)일 수 있다. 공정 온도가 100℃ 미만이면 도전형 영역(20, 30)이 다공성을 가져 원하는 캐리어를 추출하여 전달하는 특성이 저하될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
상술한 설명 및 도면에서는 제1 및 제2 패시베이션층(52, 54)을 먼저 형성한 후에 제1 도전형 영역(20) 및 제2 도전형 영역(30)을 형성하였으나, 본 발명이 이에 한정되는 것은 아니다. 제1 패시베이션층(52), 제1 도전형 영역(20), 제2 패시베이션층(54) 및 제2 도전형 영역(30)의 순서 또는 제2 패시베이션층(54), 제2 도전형 영역(30), 제1 패시베이션층(52) 및 제1 도전형 영역(20)의 순서로 형성할 수도 있다.
그리고 상술한 설명 및 도면에서는 제1 및 제2 도전형 영역(20, 30)이 모두 이성분계 금속 산화물층인 것을 예시하였으나, 제1 및 제2 도전형 영역(20, 30) 중 어느 하나가 반도체 기판(10)에 형성된 도핑 영역 또는 반도체 기판(10)과 별개로 형성된 반도체층일 수도 있다. 이때, 이성분계 금속 산화물층을 구비하지 않는 도전형 영역(20, 30)에 대응하는 패시베이션층(52, 54)은 구비될 수도 있고 구비되지 않을 수도 있다. 이때, 도핑 영역은 반도체 기판(10)에 이온 주입법, 열확산, 레이저 도핑 등의 도핑 공정에 의하여 형성될 수 있고, 반도체층은 증착 등의 방법에 의하여 형성될 수 있다. 반도체층의 도핑은 반도체층의 증착 시 함께 수행될 수도 있고 반도체층의 증착 후의 별도의 도핑 공정에 의하여 형성될 수 있다. 그 외의 다양한 방법이 사용될 수도 있다.
본 실시예에서 패시베이션층(52, 54)을 형성하는 공정과 도전형 영역(20, 30)을 형성하는 공정이 동일한 장비 내에서 연속적으로 수행되는 인-시츄(in-situ) 공정에서 수행딜 수 있다. 즉, 패시베이션층(52, 54)을 원자층 증착 장치 내에서 원차증 증착 또는 열적 산화 등에 의하여 형성할 수 있다. 이에 의하여 패시베이션층(52, 54)이 대기에 노출되지 않은 상태에서 도전형 영역(20, 30)이 형성되므로, 대기 노출에 의한 추가적인 산화 등에 의하여 패시베이션층(52, 54)의 두께, 특성 등이 변화하는 것을 방지할 수 있다. 또한, 공정을 단순화할 수 있다.
도 7c에 도시한 바와 같이, 제1 도전형 영역(20)에 연결되는 제1 전극(42) 및 제2 도전형 영역(30)에 전기적으로 연결되는 제2 전극(44)을 형성한다.
일 예로, 제1 투명 전극층(420) 및 제2 투명 전극층(422)은, 일 예로, 증착법(예를 들어, 화학 기상 증착법(PECVD)), 코팅법 등에 의하여 형성될 수 있다. 이때, 제1 투명 전극층(420)과 제2 투명 전극층(440)을 동시에 형성하여 제조 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 및 제2 투명 전극층(420, 440)을 형성할 수 있다.
그리고 제1 금속 전극층(422) 및 제2 금속 전극층(442)은 도금, 인쇄 등에 의하여 형성될 수 있다. 일 예로, 제1 금속 전극층(422) 및 제2 금속 전극층(442)은 저온 인쇄 페이스트를 인쇄한 후에 이를 건조 또는 소성하여 형성될 수 있다. 이때, 제1 금속 전극층(422)과 제2 금속 전극층(442)을 동일 공정에서 형성하여 제조 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 및 제2 금속 전극층(422, 442)을 형성할 수 있다.
이에 의하여 본 실시예에서는 제1 및/또는 제2 전극(44)을 형성하는 단계가 400℃ 이하(좀더 구체적으로, 350℃ 이하, 예를 들어, 300℃ 이하, 일 예로, 250℃ 이하)의 공정 온도에서 수행될 수 있다. 그리고 도전형 영역(20, 30)을 형성하는 단계 및 그 이후에 수행되는 모든 단계가 400℃ 이하(좀더 구체적으로, 350℃ 이하, 예를 들어, 300℃ 이하, 일 예로, 250℃ 이하)의 공정 온도에서 수행될 수 있다. 이러한 온도에 의하여 도전형 영역(20, 30)의 비정질 구조 또는 비정질부(AA)가 결정질화되지 않고 유지되어 최종 구조에 잔존할 수 있다.
본 실시예에 따르면 간단한 공정에 의하여 화합물층으로 도전형 영역(20, 30)을 형성할 수 있다. 이때, 도전형 영역(20, 30)의 제조 공정에서 반응성 제어 물질을 포함하는 제2 물질을 추가로 사용하여 단순한 공정에 의하여 도전형 영역(20, 30)의 조성을 제어할 수 있다. 예를 들어, 비금속이 산소를 포함할 경우에 도전형 영역(20, 30)의 과산화를 효과적으로 방지할 수 있다. 또한, 태양 전지(100)의 제조 공정이 전체적으로 400℃ 이하(좀더 구체적으로, 350℃ 이하, 예를 들어, 300℃ 이하, 일 예로, 250℃ 이하)에서 수행될 수 있다. 이에 의하여 제조 비용을 절감하여 생산성을 향상할 수 있다. 이에 따라 우수한 특성 및 효율을 가지는 태양 전지(100)를 높은 생산성으로 제조할 수 있다.
이하에서는 본 발명의 다른 실시예에 따른 태양 전지를 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다. 그리고 상술한 실시예 또는 이를 변형한 예와 아래의 실시예 또는 이를 변형한 예들을 서로 결합한 것 또한 본 발명의 범위에 속한다.
도 8은 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 8을 참조하면, 본 실시예에서는 반도체 기판(10)의 후면 위에 패시베이션층(56)이 위치하고, 패시베이션층(56) 위에서 동일 평면 상에 제1 도전형 영역(20) 및 제2 도전형 영역(30)이 위치할 수 있다. 그리고 반도체 기판(10)의 전면에 전면 전계 형성층(또는 전면 전계 영역)(60)이 위치하고, 그 위에 투명 전도성막(22) 및 반사 방지막(24)이 위치할 수 있다.
패시베이션층(56)에 대해서는 상술한 실시예의 제1 또는 제2 패시베이션층(52, 54)에 대한 설명이 그대로 적용될 수 있다. 제1 도전형 영역(20) 및 제2 도전형 영역(30)의 위치 및 형상을 제외하고는 제1 도전형 영역(20) 및 제2 도전형 영역(30)에 대해서는 상술한 실시예의 제1 도전형 영역(20) 및 제2 도전형 영역(30)에 대한 설명이 그대로 적용될 수 있다.
이때, 반도체 기판(10)의 전면에는 반사 방지 구조가 형성되고, 반도체 기판(10)의 후면은 경면 연마된 면일 수 있다. 이는 패시베이션층(56)의 특성에 의하여 캐리어의 이동 특성 등이 크게 달라질 수 있기 때문이다.
본 실시예에서는 제1 도전형 영역(20)과 제2 도전형 영역(30)이 패시베이션층(56) 위에 위치(일 예로, 접촉)하며 서로 측면이 접촉하여 위치할 수 있다. 제1 도전형 영역(20)과 제2 도전형 영역(30)이 반도체 물질 및 도펀트를 포함하지 않으므로 측면이 서로 접촉하여 위치하더라도 단락 등의 문제가 발생하지 않기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 변형예로서 패시베이션층(56) 위에서 제1 도전형 영역(20)과 제2 도전형 영역(30) 사이에 위치하여 이들이 접촉하는 것을 방지하는 배리어 영역이 위치할 수도 있다. 배리어 영역은 빈 공간으로 구성될 수도 있고, 진성 반도체층, 또는 산화물 등의 화합물 등으로 구성될 수 있다.
반도체 기판(10)의 전면 위에 위치(일 예로, 접촉)하는 전면 전계 영역(60)은 고정 전하를 구비하는 막 또는 상술한 바와 같이 전자 또는 정공을 선택적으로 수집할 수 있는 화합물층(예를 들어, 금속 산화물층, 좀더 구체적으로, 이성분계 금속 산화물층)으로 구성될 수 있다. 예를 들어, 전면 전계 영역(60)은 고정 전하를 구비하는 알루미늄 산화물을 포함하는 알루미늄 산화물층일 수 있다. 또는, 전면 전계 영역(60)이 전자 또는 정공을 선택적으로 추출 및 수집할 수 있는 몰리브덴 산화물층, 텅스텐 산화물층, 바나듐 산화물층, 니켈 산화물층, 레늄 산화물층, 티타늄 산화물층, 아연 산화물층, 니오븀 산화물층 등으로 구성될 수 있다. 또는 전면 전계 영역(60)이 상술한 층들을 복수로 포함하는 층일 수도 있다. 이러한 전면 전계 영역(60)은 산화물층으로 구성되어 반도체 기판(10)의 전면을 효과적으로 패시베이션할 수 있다.
이때, 전면 전계 영역(60)을 제1 도전형 영역(20), 제2 도전형 영역(30) 및 전면 전계 영역(60)을 구성하는 금속 화합물층 중 하나와 동일한 층으로 형성하여, 제조 공정을 단순화할 수도 있다. 일 예로, 전면 전계 영역(60)과 제2 도전형 영역(30)을 티타늄 산화물층으로 형성할 수 있다.
이와 같은 전면 전계 영역(60)은 외부 회로 또는 다른 태양 전지(100)와 연결되는 전극(42, 44)에는 연결되지 않은 상태로 고정 전하를 구비하거나, 전자 또는 정공을 선택적으로 수집하여 반도체 기판(10)의 전면 부근에서 재결합을 방지하는 일정한 제2 도전형 영역을 구비하는 것과 같은 효과를 나타낼 수 있다. 이 경우에는 반도체 기판(10)이 별도의 도핑 영역을 구비하지 않고 베이스 영역(110)만으로 구성되어, 반도체 기판(10)의 결함을 최소화할 수 있다.
이때, 전면 전계 영역(60)의 두께는 제1 도전형 영역(20) 및 제2 도전형 영역(30)의 두께와 같거나 이보다 작을 수 있다. 전면 전계 영역(60)은 캐리어를 외부로 전달하기 위한 층이 아니므로 상대적으로 작은 두께를 가져도 되기 때문이다. 일 예로, 전면 전계 영역(60)의 두께가 1nm 내지 10nm일 수 있다. 이러한 두께에서 전면 전계 영역(60)에 의한 효과를 충분히 구현할 수 있다. 그러나 본 발명이 전면 전계 영역(60)의 두께에 한정되는 것은 아니다.
반도체 기판(10)의 전면 위에 또는 전면 전계 영역(60) 위에 투명 전도성막(22)이 위치(일 예로, 접촉)할 수 있다. 이러한 투명 전도성막(22)은 외부 회로 또는 다른 태양 전지(100)에 연결되지 않는 플로팅 전극이다. 이러한 플로팅 전극은 불필요한 이온 등이 반도체 기판(10)의 표면 쪽에 모이는 것을 방지할 수 있다. 이에 따라 이온 등에 의하여 발생하는 열화 현상(예를 들어, 고온다습한 환경에서 태양 전지 모듈의 발전 효율이 감소하는 현상(potential induced degradation, PID))을 방지할 수 있다. 투명 전도성막(22)은 필수적인 막은 아니며 투명 전도성막(22)을 구비하지 않는 것도 가능하다. 일 예로, 투명 전도성막(22)은 다양한 물질을 포함할 수 있다. 일 예로, 투명 전도성막(22)은 제1 및/또는 제2 투명 전극층(420, 440)으로 사용할 수 있는 물질을 사용할 수 있으며, 제1 및/또는 제2 투명 전극층(420, 440)과 동일한 물질을 사용할 수 있다.
반도체 기판(10)의 전면 위에 또는 투명 전도성막(22) 위에 광의 반사율을 감소시키는 반사 방지막(24)이 위치(일 예로, 접촉)할 수 있다. 반사 방지막(24)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(24)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, 실리콘 탄화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 반사 방지막(24)은 실리콘 질화막일 수 있다.
전면 전계 영역(60), 투명 전도성막(22), 그리고 반사 방지막(24)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 이에 의하여 제조 공정을 단순화하고 각 층의 역할을 충분하게 발휘할 수 있다.
다른 변형예로 전면 전계 영역(60)을 반도체 기판(10)과 별도로 형성하지 않고, 반도체 기판(10)의 전면에 베이스 영역(110)과 같은 도전형의 도펀트를 높은 농도로 도핑하여 도핑 영역을 형성하고, 이 도핑 영역을 전면 전계 영역(60)으로 사용할 수도 있다. 이 경우에는 전면 전계 영역(60)을 구성하는 도핑 영역 위에 투명 전도성막(22), 반사 방지막(24), 패시베이션막 등이 위치할 수 있다. 또는, 전면 전계 영역(60)과 반도체 기판(10) 사이에 별도의 패시베이션층이 더 위치할 수도 있다. 그 외의 다양한 변형이 가능하다.
제1 및 제2 도전형 영역(20, 30)과 제1 및 제2 금속 전극층(422, 442)은 다양한 형상을 가질 수 있다. 일 예로, 제1 및 제2 도전형 영역(20, 30)과 제1 및 제2 금속 전극층(422, 442)이 일 방향을 따라 일자 형상으로 길게 이어져서 스트라이프 형상을 가질 수 있다. 이때, 제1 및 제2 도전형 영역(20, 30)의 길이 방향과 교차하는 방향에서 이들이 교번하여 위치할 수 있고, 제1 및 제2 금속 전극층(422, 4420)의 길이 방향과 교차하는 방향에서 이들이 교번하여 위치할 수 있다. 이때, 제1 도전형 영역(20)의 폭을 제2 도전형 영역(30)의 폭보다 크게 하여 에미터 영역으로 기능하는 제1 도전형 영역(20)의 면적을 충분하게 확보할 수 있다.
본 실시예에 따른 단위 태양 전지(100)에서는 제1 및 제2 전극(42, 44)(특히, 제1 및 제2 금속 전극층(422, 442))이 모두 반도체 기판(10)의 후면 쪽에 위치하여 전면 쪽에서 광을 차단하는 부분이 존재하지 않아 광 손실을 최소화할 수 있다. 특히, 본 실시예에서는 제1 도전형 영역(20) 및 제2 도전형 영역(30) 중 적어도 하나가 화합물층으로 형성되므로, 전기적 특성을 고려하여 제1 및 제2 전극(42, 44)의 제2 금속 전극층(422, 442)이 넓게 형성될 수 있다. 이 경우에 후면 전극 구조를 적용하여 쉐이딩 손실에 의한 문제를 방지할 수 있다.
이러한 태양 전지(100)는 도 7a에 기재한 방법에 의하여 반도체 기판(10)의 후면에 패시베이션층(56)을 형성하고, 그 위에 도 7b에 기재한 방법에 의하여 제1 도전형 영역(20) 및 제2 도전형 영역(30)을 형성하고, 그 위에 도 7c에 기재한 방법에 의하여 제1 및 제2 전극(42, 44)을 형성한다. 제1 도전형 영역(20) 및 제2 도전형 영역(30), 제1 및 제2 투명 전극층(420, 440) 및/또는 제1 및 제2 금속 전극층(422, 442)이 일정한 패턴을 가지도록 하기 위하여 증착 등을 이용하여 이들을 형성할 때에는 마스크 또는 마스크층 등을 사용할 수 있다. 또는 하나의 층을 형성한 후에 패터닝할 수 있다. 예를 들어, 본 실시예에서 제1 투명 전극층(420)과 제2 투명 전극층(440)이 동일한 물질로 구성되는 경우에는, 동일한 공정에서 일정한 패턴을 가지는 제1 투명 전극층(420)과 제2 투명 전극층(440)을 형성하거나, 하나의 투명 전극층을 형성한 후에 이를 패터닝하여 제1 및 제2 투명 전극층(420, 440)으로 사용할 수 있다. 이에 따라 제조 공정을 단순화할 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
10: 반도체 기판
20: 제1 도전형 영역
21: 제1 화합물
31: 제2 화합물
30: 제2 도전형 영역
31: 제1 화합물
32: 제2 화합물
42: 제1 전극
44: 제2 전극

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판 위에 위치하며, 금속, 비금속 및 반응성 제어 물질을 포함하여 선택적으로 캐리어를 추출하는 화합물층을 포함하는 도전형 영역; 및
    상기 도전형 영역에 전기적으로 연결되는 전극
    을 포함하고,
    상기 화합물층은 상기 금속과 상기 비금속이 화학적으로 결합하여 형성된 제1 화합물과 상기 반응성 제어 물질과 상기 비금속의 화학적으로 결합하여 형성된 제2 화합물을 포함하고,
    상기 도전형 영역 내에 상기 제1 화합물과 상기 제2 화합물이 서로 혼재하여 위치하는 태양 전지.
  2. 제1항에 있어서,
    상기 반응성 제어 물질은 반도체 물질 또는 상기 금속과 다른 금속인 태양 전지.
  3. 제1항에 있어서,
    상기 반응성 제어 물질과 상기 비금속과의 반응성이 상기 금속과 상기 비금속의 반응성과 같거나 그보다 큰 태양 전지.
  4. 제3항에 있어서,
    상기 반응성 제어 물질은 실리콘, 알루미늄, 하프늄, 게르마늄 중 적어도 하나를 포함하는 태양 전지.
  5. 제1항에 있어서,
    상기 금속의 원소 함량이 상기 반응성 제어 물질의 원소 함량보다 크고,
    상기 비금속의 원소 함량이 상기 반응성 제어 물질의 원소 함량보다 큰 태양 전지.
  6. 삭제
  7. 제1항에 있어서,
    상기 제1 화합물이 부피비가 상기 제2 화합물의 부피비보다 큰 태양 전지.
  8. 제7항에 있어서,
    상기 도전형 영역 전체 100%에 대하여, 상기 제2 화합물의 부피비가 30% 이하이고, 상기 제1 화합물이 부피비가 70% 이상인 태양 전지.
  9. 제8항에 있어서,
    상기 도전형 영역 전체 100%에 대하여, 상기 제2 화합물의 부피비가 20% 이하이고, 상기 제1 화합물의 부피비가 80% 이상인 태양 전지.
  10. 제1항에 있어서,
    상기 제2 화합물의 밴드갭이 3.54eV 이상인 태양 전지.
  11. 제1항에 있어서,
    상기 제2 화합물의 밴드갭이 상기 제1 화합물의 밴드갭보다 큰 태양 전지.
  12. 제1항에 있어서,
    상기 도전형 영역 내에 상기 제1 화합물과 상기 제2 화합물이 도트 형상으로 서로 혼재하여 위치하는 태양 전지.
  13. 제1항에 있어서,
    상기 도전형 영역과 상기 반도체 기판 사이에 위치하는 패시베이션층을 더 포함하는 태양 전지.
  14. 제1항에 있어서,
    상기 도전형 영역이, 정공을 선택적으로 추출할 경우에 상기 금속이 몰리브덴, 텅스텐, 바나듐, 니켈, 구리, 코발트, 레늄 중 적어도 하나이고, 전자를 선택적으로 추출할 경우에 상기 금속이 티타늄, 아연, 니오븀, 바나듐, 코발트, 크롬 중 적어도 하나이며,
    상기 비금속이 산소인 태양 전지.
  15. 제1항에 있어서,
    상기 도전형 영역이, 정공을 추출하는 제1 도전형 영역과 전자를 추출하는 제2 도전형 영역을 포함하고,
    상기 제1 도전형 영역은 상기 반응성 제어 물질을 포함하지 않고 상기 제2 도전형 영역은 상기 반응성 제어 물질을 포함하거나, 또는 상기 제1 도전형 영역에 포함된 상기 반응성 제어 물질의 원소 함량이 상기 제2 도전형 영역에 포함된 상기 반응성 제어 물질의 원소 함량과 같거나 그보다 작은 태양 전지.
  16. 반도체 기판 위에 금속, 비금속 및 반응성 제어 물질을 포함하는 화합물층으로 구성된 도전형 영역을 형성하는 단계; 및
    상기 도전형 영역에 전기적으로 연결되는 전극을 형성하는 단계
    를 포함하고,
    상기 화합물층은 상기 금속과 상기 비금속이 화학적으로 결합하여 형성된 제1 화합물과 상기 반응성 제어 물질과 상기 비금속의 화학적으로 결합하여 형성된 제2 화합물을 포함하고,
    상기 도전형 영역 내에 상기 제1 화합물과 상기 제2 화합물이 서로 혼재하여 위치하는 태양 전지의 제조 방법.
  17. 제16항에 있어서,
    상기 도전형 영역 내에 상기 제1 화합물과 상기 제2 화합물이 도트 형상으로 서로 혼재하여 위치하는 태양 전지의 제조 방법.
  18. 제16항에 있어서,
    상기 도전형 영역을 형성하는 단계는 상기 금속을 포함하는 제1 물질, 상기 반응성 제어 물질을 포함하는 제2 물질 및 상기 비금속을 포함하는 반응 물질을 함께 사용하는 원자층 증착법에 의하여 형성되는 태양 전지의 제조 방법.
  19. 제18항에 있어서,
    상기 비금속이 산소를 포함하고,
    상기 반응 물질이 산화제를 포함하는 태양 전지의 제조 방법.
  20. 제19항에 있어서,
    상기 산화제가 H2O, O3, O2, 플라스마인 태양 전지의 제조 방법.
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