KR102550458B1 - 태양 전지 및 이의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 반도체 기판의 일면 위에 형성되는 제1 도전형 영역과 제2 도전형 영역; 상기 도전형 영역 위에 형성되며 컨택홀을 구비하는 패시베이션막; 상기 컨택홀 내부에서 상기 도전형 영역 위에 형성되며, 상기 컨택홀의 내측면 위 및 상기 패시베이션막 중 적어도 하나에 형성되는 보호막; 및 상기 보호막을 사이에 두고 상기 컨택홀을 통하여 상기 도전형 영역에 전기적으로 연결되는 전극을 포함한다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는, 후면 전극형 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.
광전 변환부 위에는 패시베이션 특성, 절연 특성 등을 고려하여 절연층이 형성된다. 그 후에 광전 변환부와 전극의 전기적인 연결을 위하여 절연층에 컨택홀을 형성하고 그 컨택홀 내에 전극을 형성하였다. 컨택홀을 형성하는 방법으로는 다양한 방법이 적용될 수 있는데, 그 중에서도 전극이 미세화되는 경우에는 절연층에 레이저를 조사하여 컨택홀을 사용하는 방법이 적용되고 있다. 그런데, 레이저를 조사하여 컨택홀을 형성하면 레이저에 의한 열이 직접 컨택홀이 형성되는 부분에서 광전 변환부의 부분에 직접 도달하게 되므로, 열에 의하여 해당 부분이 손상되거나 해당 부분의 특성이 저하되는 문제가 발생하였다.
본 발명은 레이저를 적용한 공정을 적용하여도 손상 또는 특성의 저하 문제가 발생하지 않아 높은 효율을 가지는 태양 전지 및 이의 제조 방법에 관한 것이다.
본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 위에 형성되는 제1 도전형 영역과 제2 도전형 영역; 상기 도전형 영역 위에 형성되며 컨택홀을 구비하는 패시베이션막; 상기 컨택홀 내부에서 상기 도전형 영역 위에 형성되며, 상기 컨택홀의 내측면 위 및 상기 패시베이션막 중 적어도 하나에 형성되는 보호막; 및 상기 보호막을 사이에 두고 상기 컨택홀을 통하여 상기 도전형 영역에 전기적으로 연결되는 전극을 포함한다.
본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 위에 형성되는 제1 도전형 영역과 제2 도전형 영역; 상기 도전형 영역 위에 형성되며 컨택홀을 구비하는 패시베이션막; 상기 컨택홀 내부에서 상기 도전형 영역 위에 형성되는 보호막; 및 상기 보호막을 사이에 두고 상기 컨택홀을 통하여 상기 도전형 영역에 전기적으로 연결되는 전극을 포함한다. 상기 패시베이션막은, 상기 도전형 영역 위에 위치하는 제1 층과, 상기 제1 층 위에 위치하며 상기 제1 층과 다른 물질을 포함하는 제2 층을 포함한다. 상기 컨택홀은, 상기 제1 층에 형성된 제1 컨택홀부 및 상기 제2 층에 형성되며 상기 제1 컨택홀부에 연통하는 제2 컨택홀부를 포함한다. 상기 제1 컨택홀부는 상기 제2 컨택홀부보다 크기가 큰 부분을 포함하거나 상기 제1 컨택홀부의 내측면과 상기 제2 컨택홀부의 내측면 사이에 단차가 위치한다.
본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판 위에 도전형 영역을 형성하는 단계; 상기 도전형 영역 위에 컨택홀을 구비하는 패시베이션막을 형성하는 단계; 상기 패시베이션막 위 및 상기 컨택홀을 통하여 노출된 상기 도전형 영역 위에 보호막을 형성하는 단계; 및 상기 보호막을 사이에 두고 상기 패시베이션막의 상기 컨택홀을 통하여 상기 도전형 영역에 전기적으로 연결되는 전극을 형성하는 단계를 포함한다.
본 실시예에 따른 태양 전지 및 이의 제조 방법에서는, 보호막을 사이에 두고 도전형 영역과 전극을 연결하여 컨택홀 내부에서의 패시베이션 특성을 향상할 수 있으며 도전형 영역을 보호할 수 있다. 그리고 보호막이 후면 패시베이션막과 별개의 공정에서 별개의 층으로 형성되어, 보호막이 후면 패시베이션막보다 얇은 두께로 형성될 수 있다. 이에 의하여 도전형 영역과 전극의 전기적 연결 특성을 우수하게 유지할 수 있다. 이때, 후면 패시베이션막이 서로 다른 물질인 제1 층과 제2 층을 포함하고 제1 층에 형성된 제1 컨택홀부와 제2 층에 형성된 제2 컨택홀부를 서로 다른 공정으로 형성하여, 컨택홀 형성 시에 도전형 영역이 손상되는 것을 효과적으로 방지할 수 있다. 이에 의하여 태양 전지의 효율 및 생산성을 향상할 수 있다.
도 1는 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 3a 내지 도 3n은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지의 부분 후면 평면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 태양 전지의 일부를 도시한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 태양 전지의 일부를 도시한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 태양 전지의 일부를 도시한 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 태양 전지의 일부를 도시한 단면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
도 1는 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 1 및 도 2을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(10)과, 반도체 기판(10)의 일면(이하 "후면") 위에 형성되는 터널링층(20)과, 터널링층(20) 위에 위치하는 도전형 영역(32, 34)과, 도전형 영역(32) 위에 위치하며 컨택홀(46)을 구비하는 패시베이션막(이하 "후면 패시베이션막")(40)과, 컨택홀(46)의 내부에서 도전형 영역(32, 34) 위 및 컨택홀(46)의 내측면(즉, 컨택홀(46)에 인접한 후면 패시베이션막(40)의 측면) 위에 형성되는 보호막(41)과, 보호막(41)을 사이에 두고 후면 패시베이션막(40)의 컨택홀(46)을 통하여 도전형 영역(32, 34)에 전기적으로 연결되는 전극(42, 44)을 포함한다. 여기서, 도전형 영역(32, 34)은 제1 도전형을 가지는 제1 도전형 영역(32)과 제2 도전형을 가지는 제2 도전형 영역(34)을 구비하고, 전극(32, 34)은 제1 도전형 영역(32)에 연결되는 제1 전극(42)과 제2 도전형 영역(34)에 연결되는 제2 전극(44)을 구비한다. 그리고 태양 전지(100)는 반도체 기판(10)의 전면 위에 위치하는 패시베이션막(이하 "전면 패시베이션막")(24), 반사 방지막(26) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(10)은 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제2 도전형을 가지는 베이스 영역(110)을 포함할 수 있다. 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 반도체 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 결정성이 높아 결함이 적은 베이스 영역(110) 또는 반도체 기판(10)을 기반으로 하면 전기적 특성이 우수하다.
제2 도전형은 p형 또는 n형일 수 있다. 일 예로, 베이스 영역(110)이 n형을 가지면, 베이스 영역(110)과 광전 변환에 의하여 캐리어를 형성하는 접합(일 예로, 터널링층(20)을 사이에 둔 pn 접합)을 형성하는 p형의 제1 도전형 영역(32)을 넓게 형성하여 광전 변환 면적을 증가시킬 수 있다. 또한, 이 경우에는 넓은 면적을 가지는 제1 도전형 영역(32)이 이동 속도가 상대적으로 느린 정공을 효과적으로 수집하여 광전 변환 효율 향상에 좀더 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 반도체 기판(10)은 반도체 기판(10)의 타면(이하 "전면") 쪽에 위치하는 전면 전계 영역(또는 전계 영역)(130)을 포함할 수 있다. 전면 전계 영역(130)은 베이스 영역(110)과 동일한 도전형을 가지면서 베이스 영역(110)보다 높은 도핑 농도를 가질 수 있다.
본 실시예에서는 전면 전계 영역(130)이 반도체 기판(10)에 제2 도전형을 가지는 도펀트를 상대적으로 높은 도핑 농도로 도핑하여 형성된 도핑 영역으로 구성된 것을 예시하였다. 이에 따라 전면 전계 영역(130)이 제2 도전형을 가지는 결정질(단결정 또는 다결정) 반도체를 포함하여 반도체 기판(10)의 일부를 구성하게 된다. 일 예로, 전면 전계 영역(130)은 제2 도전형을 가지는 단결정 반도체 기판(일 예로, 단결정 실리콘 웨이퍼 기판)의 일부분을 구성할 수 있다. 이때, 전면 전계 영역(130)의 도핑 농도는 동일한 제2 도전형을 가지는 제2 도전형 영역(34)의 도핑 농도보다 작을 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(10)과 다른 별개의 반도체층(예를 들어, 비정질 반도체층, 미세 결정 반도체층, 또는 다결정 반도체층)에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수도 있다. 또는, 전면 전계 영역(130)이 반도체 기판(10)에 인접하여 형성된 층(예를 들어, 전면 패시베이션막(24) 및/또는 반사 방지막(26))의 고정 전하에 의하여 도핑된 것과 유사한 역할을 하는 전계 영역으로 구성될 수도 있다. 예를 들어, 베이스 영역(110)이 n형인 경우에는 전면 패시베이션막(24)이 고정 음전하를 가지는 산화물(예를 들어, 알루미늄 산화물)로 구성되어 베이스 영역(110)의 표면에 반전 영역(inversion layer)를 형성하여 이를 전계 영역으로 이용할 수 있다. 이 경우에는 반도체 기판(10)이 별도의 도핑 영역을 구비하지 않고 베이스 영역(110)만으로 구성되어, 반도체 기판(10)의 결함을 최소화할 수 있다. 그 외의 다양한 방법에 의하여 다양한 구조의 전면 전계 영역(130)을 형성할 수 있다.
본 실시예에서 반도체 기판(10)의 전면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 반도체 기판(10)에 형성된 텍스쳐링 구조는 반도체의 특정한 결정면을 따라 형성된 외면을 가지는 일정한 형상(일 예로, 피라미드 형상)을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(110)과 제1 도전형 영역(32)에 의하여 형성된 pn 접합까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
그리고 반도체 기판(10)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어질 수 있다. 본 실시예와 같이 반도체 기판(10)의 후면 쪽에 제1 및 제2 도전형 영역(32, 34)이 함께 형성되는 경우에는 반도체 기판(10)의 후면의 특성에 따라 태양 전지(100)의 특성이 크게 달라질 수 있기 때문이다. 이에 따라 반도체 기판(10)의 후면에는 텍스쳐링에 의한 요철을 형성하지 않아 패시베이션 특성을 향상할 수 있고, 이에 의하여 태양 전지(100)의 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 경우에 따라 반도체 기판(10)의 후면에 텍스쳐링에 의한 요철을 형성할 수도 있다. 그 외의 다양한 변형도 가능하다.
반도체 기판(10)의 후면 위에는 터널링층(20)이 형성될 수 있다. 일 예로, 터널링층(20)은 반도체 기판(10)의 후면에 접촉하여 형성되어 구조를 단순화하고 터널링 효과를 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
터널링층(20)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 터널링층(20)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 터널링층(20)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 터널링층(20)을 통과할 수 있다. 또한, 터널링층(20)은 도전형 영역(32, 34)의 도펀트가 반도체 기판(10)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 터널링층(20)은 다수 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 터널링층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 특히, 터널링층(20)은 실리콘 산화물을 포함하는 실리콘 산화물층으로 구성될 수 있다. 실리콘 산화물층은 패시베이션 특성이 우수하며 캐리어가 터널링되기 쉬운 막이기 때문이다.
이때, 터널링층(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다. 이에 따라 별도의 패터닝 없이 쉽게 형성될 수 있다.
터널링 효과를 충분하게 구현할 수 있도록 터널링층(20)의 두께는 후면 패시베이션막(40)의 두께보다 작을 수 있다. 일 예로, 터널링층(20)의 두께가 5nm 이하(좀더 구체적으로는, 2nm 이하, 일 예로, 0.5nm 내지 2nm)일 수 있다. 터널링층(20)의 두께(T)가 5nm를 초과하면 터널링이 원활하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 터널링층(20)의 두께가 0.5nm 미만이면 원하는 품질의 터널링층(20)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 터널링층(20)의 두께가 2nm 이하(좀더 구체적으로 0.5nm 내지 2nm)일 수 있다. 이때, 터널링 효과를 좀더 향상할 수 있도록 터널링층(20)의 두께가 0.5nm 내지 1.2nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(20)의 두께가 다양한 값을 가질 수 있다.
터널링층(20) 위에는 도전형 영역(32, 34)을 포함하는 반도체층(30)이 위치할 수 있다. 일 예로, 반도체층(30)은 터널링층(20)에 접촉하여 형성되어 구조를 단순화하고 터널링 효과를 최대화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
본 실시예에서 반도체층(30)은, 제1 도전형 도펀트를 가져 제1 도전형을 나타내는 제1 도전형 영역(32)과, 제2 도전형 도펀트를 가져 제2 도전형을 나타내는 제2 도전형 영역(34)을 포함할 수 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 터널링층(20) 위에서 동일 평면 상에 위치할 수 있다. 즉, 제1 및 제2 도전형 영역(32, 34)과 터널링층(20) 사이에 서로 동일하게 다른 층이 위치하지 않거나, 제1 및 제2 도전형 영역(32, 34)과 터널링층(20) 사이에 다른 층이 위치할 경우에는 다른 층은 동일한 적층 구조를 가질 수 있다. 그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들과 동일 평면 상에 배리어 영역(36)이 위치할 수 있다.
제1 도전형 영역(32)은 베이스 영역(110)과 터널링층(20)을 사이에 두고 pn 접합(또는 pn 터널 접합)을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다.
이때, 제1 도전형 영역(32)은 베이스 영역(110)과 반대되는 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제1 도전형 영역(32)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제1 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제1 도전형 영역(32)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 도전형 영역(32)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 제1 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
이때, 제1 도전형 영역(32)은 베이스 영역(110)과 반대되는 도전형을 나타낼 수 있는 제1 도전형 도펀트를 포함할 수 있다. 즉, 제1 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 일 예로, 제1 도전형 도펀트는 p형을 가지는 보론(B)일 수 있다.
제2 도전형 영역(34)은 후면 전계(back surface field)를 형성하여 반도체 기판(10)의 표면(좀더 정확하게는, 반도체 기판(10)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다.
이때, 제2 도전형 영역(34)은 베이스 영역(110)과 동일한 제2 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제2 도전형 영역(34)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제2 도전형 영역(34)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제2 도전형 영역(34)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 제2 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
이때, 제2 도전형 영역(34)은 베이스 영역(110)과 동일한 도전형을 나타낼 수 있는 제2 도전형 도펀트를 포함할 수 있다. 즉, 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 일 예로, 제2 도전형 도펀트가 n형을 가지는 인(P)일 수 있다.
그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)이 위치하여 제1 도전형 영역(32)과 제2 도전형 영역(34)을 서로 이격시킨다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 접촉하는 경우에는 션트(shunt)가 발생하여 태양 전지(100)의 성능을 저하시킬 수 있다. 이에 따라 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)을 위치시켜 불필요한 션트를 방지할 수 있다.
배리어 영역(36)은 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 이들을 실질적으로 절연할 수 있는 다양한 물질을 포함할 수 있다. 즉, 배리어 영역(36)으로 도핑되지 않은(즉, 언도프트) 절연 물질(일례로, 산화물, 질화물) 등을 사용할 수 있다. 또는, 배리어 영역(36)이 진성(intrinsic) 반도체를 포함할 수도 있다. 이때, 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 배리어 영역(36)은 서로 측면이 접촉되면서 연속적으로 형성되는 동일한 반도체(일례로, 비정질 실리콘, 미세 결정 실리콘, 다결정 실리콘)로 구성되되, 배리어 영역(36)은 실질적으로 도펀트를 포함하지 않는 i형(진성) 반도체 물질일 수 있다. 일 예로, 반도체 물질을 포함하는 반도체층을 형성한 다음, 반도체층의 일부 영역에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역(32)을 형성하고 다른 영역 중 일부에 제2 도전형 도펀트를 도핑하여 제2 도전형 영역(34)을 형성하면, 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 형성되지 않은 영역이 배리어 영역(36)을 구성하게 될 수 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 제조 방법을 단순화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 배리어 영역(36)을 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 별도로 형성한 경우에는 배리어 영역(36)의 두께가 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다를 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 쇼트를 좀더 효과적으로 막기 위하여 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)보다 더 두꺼운 두께를 가질 수도 있다. 또는, 배리어 영역(36)을 형성하기 위한 원료를 절감하기 위하여 배리어 영역(36)의 두께를 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 두께보다 작게 할 수도 있다. 이외 다양한 변형이 가능함은 물론이다. 또한, 배리어 영역(36)의 기본 구성 물질이 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다른 물질을 포함할 수도 있다.
그리고 본 실시예에서는 배리어 영역(36)이 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이를 전체적으로 이격하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계 부분의 일부만을 이격시키도록 형성될 수도 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계의 다른 일부는 서로 접촉할 수도 있다.
여기서, 베이스 영역(110)과 동일한 도전형을 가지는 제2 도전형 영역(34)의 면적보다 베이스 영역(110)과 다른 도전형을 가지는 제1 도전형 영역(32)의 면적을 넓게 형성할 수 있다. 이에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 사이에서 터널링층(20)을 통하여 형성되는 pn 접합을 좀더 넓게 형성할 수 있다. 이때, 베이스 영역(110) 및 제2 도전형 영역(34)이 n형의 도전형을 가지고 제1 도전형 영역(32)이 p형의 도전형을 가질 경우에, 넓게 형성된 제1 도전형 영역(32)에 의하여 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다. 이러한 제1 도전형 영역(32) 및 제2 도전형 영역(34), 그리고 배리어 영역(36)의 평면 구조는 추후에 도 2을 참조하여 좀더 상세하게 설명한다.
반도체 기판(10)의 후면에서 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36) 위에 후면 패시베이션막(40)이 형성될 수 있다. 일 예로, 후면 패시베이션막(40)은 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36)에 접촉하여 형성되어 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
후면 패시베이션막(40)은, 도전형 영역(32, 34)과 전극(42, 42)의 전기적 연결을 위한 컨택홀(46)을 구비한다. 컨택홀(46)은, 제1 도전형 영역(32)과 제1 전극(42)의 연결을 위한 제1 컨택홀(461)과, 제2 도전형 영역(34)과 제2 전극(44)의 연결을 위한 제2 컨택홀(462)를 구비한다. 이에 의하여 후면 패시베이션막(40)은 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 연결되어야 하지 않을 전극(즉, 제1 도전형 영역(32)의 경우에는 제2 전극(44), 제2 도전형 영역(34)의 경우에는 제1 전극(42))과 연결되는 것을 방지하는 역할을 한다. 또한, 후면 패시베이션막(40)은 제1 및 제2 도전형 영역(32, 34) 및/또는 배리어 영역(36)을 패시베이션하는 효과를 가질 수 있다.
반도체층(30) 위에서 전극(42, 44) 위치하지 않는 부분에 후면 패시베이션막(40)이 위치할 수 있다. 후면 패시베이션막(40)은 터널링층(20)보다 두꺼운 두께를 가질 수 있다. 이에 의하여 절연 특성 및 패시베이션 특성을 향상할 수 있다. 그 외의 다양한 변형이 가능하다.
일 예로, 본 실시예에서 전면 패시베이션막(24) 및/또는 반사 방지막(26), 후면 패시베이션막(40)은 우수한 절연 특성, 패시베이션 특성 등을 가질 수 있도록 도펀트 등을 구비하지 않을 수 있다.
본 실시예에서 후면 패시베이션막(40)은 도전형 영역(32, 34) 및 배리어 영역(36)(또는 반도체층(40)) 위에 위치(일 예로, 접촉)하는 제1 층(40a)과, 제1 층(40a) 위에 위치하며 제1 층(40a)과 다른 물질을 포함하는 제2 층(40b)을 포함할 수 있다. 그리고 컨택홀(46)은, 제1 층(40a)에 형성된 제1 컨택홀부(46a)와, 제2 층(40b)에 형성되며 제1 컨택홀부(46a)에 대응하는 위치에 형성되어 제1 컨택홀부(46a)에 연통하는 제2 컨택홀부(46b)를 포함할 수 있다. 본 실시예에서 제1 컨택홀부(46a)와 제2 컨택홀부(46b)는 서로 다른 물질을 가지는 제1 층(40a)과 제2 층(40b)에서 서로 다른 공정에 의하여 형성되므로, 서로 다른 크기, 형상 등을 가질 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다.
이때, 제2 컨택홀부(46b)는 레이저 식각에 의하여 형성될 수 있고, 제1 컨택홀부(46a)는 습식 식각에 의하여 형성될 수 있다. 그러면, 제1 층(40a)에 형성되는 제1 컨택홀부(46a)는 제2 층(40b)에 형성되는 제2 컨택홀부(46b)보다 크기가 큰 부분을 포함할 수 있다. 이는 습식 식각 시 등방성 식각에 의하여 언더 컷(undercut)이 발생하였기 때문인데, 이에 대해서는 추후에 좀더 상세하게 설명한다. 언더 컷에 의하여 제1 컨택홀부(46a)의 크기는 도전형 영역(30)에 인접한 부분보다 제2 층(40b)에 인접한 부분에서 더 클 수 있다. 좀더 구체적으로는, 제1 컨택홀부(46a)의 크기는 도전형 영역(30)에 인접한 부분보다 제2 층(40b)에 인접한 부분까지 향하면서 점진적으로 커질 수 있고, 제1 컨택홀부(46a)의 측면이 곡면으로 이루어지고 제1 층(40a)의 측면이 오목한 곡면으로 이루어질 수 있다. 이에 따라 제1 컨택홀부(46a)의 측면과 제2 컨택홀부(46b)의 측면 사이에는 단차가 형성될 수 있다. 즉, 제1 층(40a)의 측면보다 제2 층(40b)의 측면이 컨택홀(46)의 내부를 향해 돌출되고, 제2 층(40b)의 측면보다 제2 층(40b)의 측면이 오목하게 또는 후퇴하여 위치하는 부분을 구비할 수 있다. 이러한 단차에 의하여 제2 층(40b)의 측면에 위치(일 예로, 접촉)한 보호막(41)과 전극(42, 44) 사이에 빈 공간(V)이 위치할 수 있는데, 이에 대해서는 추후에 좀더 상세하게 설명한다.
일 예로, 제2 컨택홀부(46b)의 내측면은 도전형 영역(32, 34)의 상면 또는 하면에 직각 또는 이와 유사한 각도를 가지도록 경사진 평면을 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이때, 도전형 영역(32, 34), 그리고 배리어 영역(36) 위에서 도전형 영역(32, 34), 그리고 배리어 영역(36)과 제2 층(40b) 사이에 위치(일 예로, 접촉)하는 제1 층(40a)은 제2 층(40b)에 제2 컨택홀부(46b)를 형성할 때 발생할 수 있는 도전형 영역(32, 34)의 손상을 방지하는 역할을 한다. 본 실시예와 달리 제1 층(40a)이 존재하지 않으면, 식각 등에 의하여 제2 층(40b)을 관통하도록 제2 층(40b)의 일부분을 제거하여 제2 컨택홀부(46b)를 형성할 때, 제2 층(40b)의 아래에 위치하는 도전형 영역(32, 34)의 일부도 제거되거나 도전형 영역(32, 34)의 특성이 저하될 수 있다. 이와 같이 도전형 영역(32, 34)에 손상이 발생하면 태양 전지(100)의 특성 및 효율이 저하된다. 이에 따라 본 실시예에서는 도전형 영역(32, 34) 위에 제2 층(40b)을 제거할 때 제거되지 않는 제1 층(40a)을 위치시켜 제2 층(40b)을 제거하는 물질, 물체 등이 제1 층(40a)에 접촉하도록 하고 도전형 영역(32, 34)에는 접촉하지 않도록 한다. 이에 의하여 도전형 영역(32, 34)이 손상되는 것을 원천적으로 방지할 수 있다.
컨택홀(46)의 형성 시에 제2 층(40b)은 제거되고 제1 층(40a)은 제거되지 않고 잔존하여야 한다. 이를 위하여 다양한 방법을 사용할 수 있는데, 일 예로, 컨택홀(46)의 형성 시 레이저 식각을 이용하는 경우에는 제1 층(40a)과 제2 층(40b)의 밴드갭을 서로 다르게 할 수 있다. 즉, 제1 층(40a)의 밴드갭이 도전형 영역(32, 34) 및 제2 층(40b)의 밴드갭보다 크고, 레이저 식각에 사용되는 레이저의 밴드갭이 제2 층(40b)의 밴드갭과 제1 층(40a)의 밴드갭 사이의 값을 가질 수 있다. 레이저의 밴드갭은 레이저의 파장과 관련되므로 레이저 파장으로부터 환산된 값을 사용할 수 있다. 그러면, 레이저의 밴드갭보다 작은 밴드갭을 가지는 제2 층(40b)은 레이저에 의하여 녹아서 제거되고, 레이저의 밴드갭보다 큰 밴드갭을 가지는 제1 층(40a)은 레이저를 투과시키고 그대로 잔존하게 된다. 이에 따라 레이저 식각 시 제2 층(40b)에 컨택홀(46)이 형성되고, 제1 층(40a)은 그대로 잔존하거나 레이저 식각 흔적만이 형성될 수 있다.
참조로, 도전형 영역(32, 34)이 다결정 반도체층을 포함하는 경우에, 도전형 영역(32, 34)의 밴드갭은 약 1.12 eV의 밴드갭을 가져, 제2 층(40b)과 같거나 이보다 작은 밴드갭을 가지게 된다. 따라서 제1 층(40a)을 구비하지 않는 경우에는 제2 층(40b)의 식각 시 도전형 영역(32, 34)의 일부도 식각되어 도전형 영역(32, 34)의 손상이 발생할 수 있다. 반면, 본 실시예에서는 도전형 영역(32, 34)보다 큰 밴드갭을 가지는 제1 층(40a)을 형성하여 제2 층(40b)의 식각 시에 도전형 영역(32, 34)이 식각되지 않도록 보호할 수 있다.
예를 들어, 제1 층(40a)의 밴드갭은 3 eV 이상의 밴드갭을 가질 수 있고, 제2 층(40b)은 3 eV 보다 작은 밴드갭을 가질 수 있다. 좀더 구체적으로, 제1 층(40a)의 밴드갭은 5 eV 이상(예를 들어, 5 eV 내지 10 eV)이고, 제2 층(40b)의 밴드갭은 0.5 eV 이상, 3 eV 미만일 수 있다. 이는 레이저 식각 시 사용되는 레이저의 파장을 고려한 것인데, 레이저의 파장이 달라지면 상술한 값도 달라질 수 있다. 레이저 식각 시 사용되는 레이저에 대해서는 추후에 제조 방법에서 좀더 상세하게 설명한다. 그러나 본 발명이 이에 한정되는 것은 아니다.
밴드갭을 조절하는 방법으로는 다양한 방법이 사용될 수 있는데, 본 실시예에서는 물질에 따라 밴드갭이 다른 것을 고려하여 제1 층(40a) 및 제2 층(40b)의 물질을 서로 다르게 할 수 있다. 예를 들어, 제1 층(40a)은 밴드갭이 상대적으로 높은 산화물(예를 들어, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물 등) 또는 비정질 실리콘 등을 포함할 수 있다. 산화물은 5 eV 이상의 높은 밴드갭(대체로 8 eV 내지 9 eV)을 가지므로 레이저 식각 등이 있더라도 식각되지 않고 잔존할 수 있다. 비정질 실리콘 또한 3 eV 이상의 밴드갭을 가져 레이저 식각에 의하여 식각되지 않고 잔존할 수 있다. 제1 층(40a)은 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다.
제2 층(40b)은 밴드갭이 상대적으로 작은 질화물, 탄화물(예를 들어, 실리콘 질화물 또는 실리콘 탄화물 등)을 사용할 수 있다. 이러한 실리콘 질화물 또는 실리콘 탄화물은 조성에 따라 다소 차이는 있으나 대체로 3 eV 미만(예를 들어, 0.5 eV 내지 3eV)의 밴드갭을 가진다. 제2 층(40b)은 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다.
제1 층(40a)은 제2 컨택홀부(46b)를 형성할 때 식각 또는 손상되지 않는 두께를 가질 수 있다. 이에 따라 제1 층(40a)은 터널링층(20) 및 보호막(41)보다 두꺼운 두께를 가질 수 있다. 제1 층(40a)은 제2 컨택홀부(46b)를 형성할 때 식각 또는 손상되지 않는 두께를 가지면 족하고, 지나치게 큰 두께를 가지면 공정 시간이 길어지는 등의 문제가 있다. 이를 고려하여 제1 층(40a)은 도전형 영역(32, 34)보다 작은 두께를 가지고, 제2 층(40b)과 같거나 그보다 작은 두께를 가질 수 있다. 여기서, 제1 층(40a)이 제2 층(40b)보다 작은 두께를 가질 수 있다.
일 예로, 제1 층(40a)의 두께가 5nm 내지 100nm일 수 있다. 제1 층(40a)의 두께가 5nm 미만이면, 제2 컨택홀부(46b)를 형성할 때 도전형 영역(32, 34)을 효과적으로 보호하기 어려울 수 있다. 제1 층(40a)의 두께가 100nm를 초과하면, 제조 공정의 시간이 증가되어 생산성이 저하될 수 있다. 도전형 영역(32, 34)을 좀더 효과적으로 보호하면서 공정 시간을 줄일 수 있도록 제1 층(40a)의 두께가 10nm 내지 50nm(일 예로, 10nm 내지 30nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 층(40a)이 다양한 두께를 가질 수 있다.
제1 층(40a)에 형성되는 제1 컨택홀부(46a)는 제2 컨택홀부(46b)를 형성한 후에 제2 컨택홀부(46b)를 형성하는 공정과 다른 공정에서 형성될 수 있다. 앞서 설명한 바와 같이, 제2 컨택홀부(46b)를 형성하는 공정 등에서 도전형 영역(32, 34)의 손상을 방지하기 위해서 제1 층(40a)이 일정한 값 이상의 두께를 가지게 된다. 따라서 이러한 제2 컨택홀부(46b) 하부에 제1 층(40a)을 그대로 잔존시킨 상태에서 도전형 영역(32, 34)과 전극(42, 44)을 전기적으로 연결하게 되면, 제1 층(40a)의 두께에 의하여 도전형 영역(32, 34)과 전극(42, 44) 사이의 전기적 연결 특성이 저하될 수 있다. 이를 고려하여 본 실시예에서는 제1 층(40a)에도 제2 컨택홀부(46b)가 위치하는 부분에 제1 컨택홀부(46a)를 형성한다. 도전형 영역(32, 34)에서 발생하는 손상, 특성 저하 등을 최소화할 수 있도록 제1 컨택홀부(46a)를 형성하는 공정은 제2 컨택홀부(46b)를 형성하는 공정과 다른 공정으로 수행될 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다.
이에 의하여 제1 컨택홀부(46a)와 제2 컨택홀부(46b)를 포함하는 컨택홀(46)이 후면 패시베이션막(40)을 관통하여 형성된다.
후면 패시베이션막(40)의 컨택홀(46) 내부에서는 도전형 영역(32, 34)과 전극(42, 44) 사이에 보호막(41)이 위치한다. 후면 패시베이션막(40)에 컨택홀(46)이 관통하여 형성되므로, 보호막(41)이 위치하지 않으면 컨택홀(46)이 형성된 부분에서 후면 패시베이션막(40)이 존재하지 않으므로 패시베이션 특성이 저하될 수 있다. 이를 방지하기 위하여 본 실시예에서는 컨택홀(46) 내부에서 도전형 영역(32, 34) 위에 보호막(41)이 위치한다. 이에 의하여 컨택홀(46)의 존재에 의하여 발생할 수 있는 패시베이션 특성의 저하를 효과적으로 방지할 수 있다.
그리고 보호막(41)은 컨택홀(46)를 형성한 후에 수행되는 다양한 공정에서 도전형 영역(32, 34)이 손상되는 것을 방지할 수 있다. 예를 들어, 컨택홀(46) 내에 스퍼터 등의 방법으로 전극(42, 44)을 형성하게 되면, 컨택홀(46)에 의하여 노출된 표면이 플라스마에 노출된다. 이때, 본 실시예와 달리 보호막(41)을 구비하지 않으면 도전형 영역(32, 34)이 플라스마에 직접 노출되어 표면 손상이 발생될 수 있다. 반면에, 본 실시예와 같이 보호막(41)을 구비하면 보호막(41)에 의하여 도전형 영역(32, 34)이 플라스마에 노출되거나, 플라스마가 발생하는 것을 방지할 수 있다. 또한, 보호막(41)은 도전형 영역(32, 34)의 표면을 패시베이션하는 역할을 하여 패시베이션 특성을 향상할 수 있다.
이러한 보호막(41)은 제1 및 제2 컨택홀부(46a, 46a)를 포함하는 컨택홀(46)을 형성한 후에 형성되어 전극(42, 44)의 패터닝 시에 함께 패터닝될 수 있다. 그러면, 보호막(41)은 전극(42, 44)과 후면 패시베이션막(40) 사이에서 전극(42, 44)이 형성된 부분에 전체적으로 형성될 수 있다.
좀더 구체적으로, 보호막(41)은 컨택홀(46)의 바닥면(즉, 컨택홀(46)에 의하여 노출된 도전형 영역(32, 34)의 표면)에 위치(일 예로, 접촉)되는 부분과, 컨택홀(46)의 측면(즉, 제1 및 제2 층(40a, 40b)의 측면)에 위치(일 예로, 접촉)하는 부분과, 후면 패시베이션막(40)의 외면, 또는 넓은 표면(도면의 하부면) 위에서 전극(42, 44)에서 후면 패시베이션막(40)에 대향하는 면과 후면 패시베이션막(40) 사이에 위치(일 예로, 접촉)하는 부분을 포함할 수 있다. 상술한 보호막(41)의 부분들은 서로 일체화되어 연속적으로 형성되는 동일한 층으로 구성될 수 있다. 이때, 전극(42, 44)의 측면과 보호막(41)의 측면은 서로 동일한 평면 상에 형성될 수 있다. 이는 전극(42, 44)을 형성하기 위한 패터닝 시에 보호막(41)이 함께 식각될 수 있기 때문이다.
이때, 도전형 영역(32, 34)과 전극(42, 44)이 보호막(41)을 사이에 두고 전기적으로 연결되므로, 도전형 영역(32, 34)과 전극(42, 44) 사이의 전기적 연결 특성을 향상할 수 있도록 보호막(41)이 얇게 형성될 수 있다. 즉, 보호막(41)은 후면 패시베이션막(40)(좀더 구체적으로는, 제1 층(40a) 및 제2 층(40b) 각각)보다 작은 두께를 가질 수 있다.
보호막(41)은 후면 패시베이션막(40), 좀더 구체적으로는, 제1 층(40a) 및 제2 층(40b) 각각보다 작은 두께를 가진다. 후면 패시베이션막(40)은 충분한 패시베이션 특성을 위하여 상대적으로 두꺼운 두께를 가져야 하는 반면, 보호막(41)은 전기적 연결 특성을 저하하지 않으면서 도전형 영역(32, 34)을 보호할 수 있는 정도의 얇은 두께를 가지면 되기 때문이다.
일 예로, 보호막(41)은 터널링층(20)보다 얇은 두께를 가질 수도 있다. 이에 의하면 보호막(41)이 존재하더라도 도전형 영역(32, 34)과 전극(42, 44)과의 전기적 연결 특성이 우수할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 보호막(41)이 터널링층(20)과 동일하거나 이보다 큰 두께를 가질 수도 있다.
예를 들어, 보호막(41)의 두께가 0.5nm 내지 2nm (일 예로, 0.5nm 내지 1.2nm)일 수 있다. 보호막(41)의 두께가 0.5 nm 미만이면, 균일한 두께로 보호막(41)을 전체적으로 형성하기 어려울 수 있고 보호막(41)에 의한 효과가 충분하지 않을 수 있다. 보호막(41)의 두께가 2 nm를 초과하면, 도전형 영역(32, 34)과 전극(42, 44)의 전기적 연결 특성이 다소 저하될 수 있다. 보호막(41)의 두께를 1.2nm 이하로 하여 전기적 연결 특성을 좀더 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다.
보호막(41)은 간단한 공정에 의하여 쉽게 형성될 수 있으며, 패시베이션 특성을 향상하고 도전형 영역(32, 34)을 보호할 수 있는 물질로 구성될 수 있다. 이때, 보호막(41)은 후면 패시베이션막(40)을 구성하는 일부와 다른 물질로 구성될 수 있다. 본 실시예에서 보호막(41)은 제2 층(40a)과 다른 물질로 구성될 수 있다.
일 예로, 보호막(41)은 산화물로 구성될 수 있다. 특히, 보호막(41)은 도전형 영역(32, 34)에 포함된 반도체 물질(일 예로, 실리콘)과 산소가 결합하여 형성된 실리콘 산화물로 구성될 수 있다. 보호막(41)이 산화물(특히, 실리콘 산화물)을 포함하면, 우수한 패시베이션 특성을 가지며 화학적 산화(chemical oxidation) 공정, 열적 산화 공정 등에 의하여 쉽게 형성될 수 있다. 이에 대해서는 추후에 제조 방법에서 좀더 상세하게 설명한다.
반도체 기판(10)의 후면에 위치하는 전극(42, 44)은, 제1 도전형 영역(32)에 전기적 및 물리적으로 연결되는 제1 전극(42)과, 제2 도전형 영역(34)에 전기적 및 물리적으로 연결되는 제2 전극(44)을 포함한다.
이때, 제1 전극(42)은 후면 패시베이션막(40)의 컨택홀(46)의 적어도 일부를 채우면서 형성되어 보호막(41)을 사이에 두고 제1 도전형 영역(32)에 연결되고, 제2 전극(44)은 후면 패시베이션막(40)의 컨택홀(46)의 적어도 일부를 채우면서 형성되어 제2 도전형 영역(34)에 연결된다. 상술한 바와 같이, 후면 패시베이션막(40)의 제1 층(40a)과 제2 층(40b)의 측면(즉, 컨택홀(46)의 내측면) 사이에 제1 층(40a)의 언더컷에 의한 단차가 위치하고, 화학적 산화 공정 등에 의하여 형성되는 보호막(41)이 제1 층(40a) 및 제2 층(40b)의 측면에 밀착되어 형성된다. 즉, 보호막(41)의 제1 층(40a) 및 제2 층(40b)의 측면에 위치한 단차, 굴곡 등을 그대로 구비하면서 형성된다. 그런데, 언더컷이 형성된 단차 부분(즉, 제1 층(40a)의 측면에서 오목한 부분)에는 전극(42, 44)이 완전하게 형성되지 않을 수 있다. 따라서 제1 층(40a) 및 이에 밀착되어 형성된 보호막(41)과 전극(42, 44) 사이에 빈 공간(V)이 그대로 잔존할 수 도 있다. 이러한 빈 공간(V)은 특성에는 큰 문제를 발생시키지 않으며, 빈 공간(V)의 존재에 의하여 제1 층(40a)이 습식 식각에 의하여 형성되어 언더컷이 형성되었음을 확인할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 컨택홀(46)의 측면에서 보호막(41)과 전극(42, 44) 사이에 빈 공간(V)이 전혀 형성되지 않고, 컨택홀(46)의 측면에서 전극(42, 44)이 보호막(41) 상에 밀착(또는 접촉)하여 형성될 수 있다. 이에 대해서는 추후에 도 5를 참조하여 상세하게 설명한다.
이때, 일 예로 보호막(41)은 화학적 산화에 의하여 형성될 수 있다. 그리고 도전형 영역(32, 34), 그리고 후면 패시베이션막(40)의 제1 층(40a) 및 제2 층(40b)이 각기 실리콘을 포함하므로, 보호막(41)이 실리콘 산화물을 포함하는 보호막(41)이 화학적 산화에 의하여 도전형 영역(32, 34) 위, 제1 층(40a) 및 제2 층(40b)의 측면 위, 그리고 제2 층(40b) 위에 전체적으로 형성될 수 있다. 이때, 제1 층(40a) 및 제2 층(40b)의 실리콘의 비율이 도전형 영역(32, 34)의 실리콘 비율보다 작으므로, 도전형 영역(32, 34) 위에 형성된 보호막(41)의 두께가 제1 층(40a)의 측면 위, 제2 층(40b)의 측면 위, 그리고 제2 층(40b)의 외면 위에 형성된 부분의 두께보다 클 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 보호막(41)의 두께가 균일한 것도 가능하다. 그리고 화학적 산화에 의하여 보호막(41)을 형성하면, 후면 패시베이션막(40)의 제1 층(40a) 및/또는 제2 층(40b)이 실리콘을 포함하지 않으면, 이 위에는 보호막(41)이 형성되지 않을 수도 있다. 보호막(41)은 화학적 산화 이외의 다양한 방법에 의하여 형성될 수 있으므로, 제1 층(40a) 및/또는 제2 층(40b)이 실리콘을 포함하지 않더라도 이 위에 균일한 두께로 전체적으로 형성될 수도 있다. 그 외의 다양한 변형이 가능하다.
이러한 제1 및 제2 전극(42, 44)으로는 다양한 금속 물질을 포함할 수 있다. 그리고 제1 및 제2 전극(42, 44)은 서로 전기적으로 연결되지 않으면서 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 즉, 본 발명이 제1 및 제2 전극(42, 44)의 평면 형상에 한정되는 것은 아니다.
이하에서는 도 1 및 도 2를 참조하여, 제1 도전형 영역(32) 및 제2 도전형 영역(34), 배리어 영역(36), 그리고 제1 및 제2 전극(42, 44)의 평면 형상의 일 예를 상세하게 설명한다.
도 1 및 도 2을 참조하면, 본 실시예에서는, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 각기 스트라이프 형상을 이루도록 길게 형성되면서, 길이 방향과 교차하는 방향에서 서로 교번하여 위치하고 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들을 이격하는 배리어 영역(36)이 위치할 수 있다. 도면에 도시하지는 않았지만, 서로 이격된 복수의 제1 도전형 영역(32)이 일측 가장자리에서 서로 연결될 수 있고, 서로 이격된 복수의 제2 도전형 영역(34)이 타측 가장자리에서 서로 연결될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 도전형 영역(32)의 면적이 제2 도전형 영역(34)의 면적보다 클 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 면적은 이들의 폭을 다르게 하는 것에 의하여 조절될 수 있다. 즉, 제1 도전형 영역(32)의 폭(W1)이 제2 도전형 영역(34)의 폭(W2)보다 클 수 있다.
그리고 제1 전극(42)이 제1 도전형 영역(32)에 대응하여 스트라이프 형상으로 형성되고, 제2 전극(44)이 제2 도전형 영역(34)에 대응하여 스트라이프 형상으로 형성될 수 있다. 컨택홀(46)이 제1 및 제2 전극(42, 44)의 일부만을 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결하도록 형성되는 것도 가능함은 물론이다. 예를 들어, 컨택홀(46)이 복수 개의 컨택홀로 구성될 수 있다. 또는, 컨택홀(도 1의 참조부호 46, 이하 동일) 각각이 제1 및 제2 전극(42, 44)에 대응하여 제1 및 제2 전극(42, 44)의 전체 길이에 형성될 수도 있다. 이에 의하면 제1 및 제2 전극(42, 44)과 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 접촉 면적을 최대화하여 캐리어 수집 효율을 향상할 수 있다. 그 외의 다양한 변형이 가능하다. 그리고 도면에 도시하지는 않았지만, 제1 전극(42)이 일측 가장자리에서 서로 연결되어 형성되고, 제2 전극(44)이 타측 가장자리에서 서로 연결되어 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
다시 도 1를 참조하면, 반도체 기판(10)의 전면 위(좀더 정확하게는, 반도체 기판(10)의 전면에 형성된 전면 전계 영역(130) 위)에 전면 패시베이션막(24) 및/또는 반사 방지막(26)이 위치할 수 있다. 실시예에 따라, 반도체 기판(10) 위에 전면 패시베이션막(24)만 형성될 수도 있고, 반도체 기판(10) 위에 반사 방지막(26)만 형성될 수도 있고, 또는 반도체 기판(10) 위에 전면 패시베이션막(24) 및 반사 방지막(26)이 차례로 위치할 수도 있다. 도면에서는 반도체 기판(10) 위에 전면 패시베이션막(24) 및 반사 방지막(26)이 차례로 형성되어, 반도체 기판(10)이 전면 패시베이션막(24)과 접촉 형성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(10)이 반사 방지막(26)에 접촉 형성되는 것도 가능하며, 그 외의 다양한 변형이 가능하다.
전면 패시베이션막(24) 및 반사 방지막(26)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성되었다 함은 물리적으로 완벽하게 모두 형성된 것뿐만 아니라, 불가피하게 일부 제외된 부분이 있는 경우를 포함한다.
전면 패시베이션막(24)은 반도체 기판(10)의 전면에 접촉하여 형성되어 반도체 기판(10)의 전면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 반사 방지막(26)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 전면 패시베이션막(24) 및 반사 방지막(26)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
전면 패시베이션막(24) 및/또는 반사 방지막(26)은 다양한 물질로 형성될 수 있다. 일례로, 전면 패시베이션막(24) 및/또는 반사 방지막(26)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, 실리콘 탄화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 전면 패시베이션막(24)은, 반도체 기판(10) 위에 형성되며 실리콘 산화막일 수 있고, 반사 방지막(26)은 실리콘 질화막 및 실리콘 탄화막이 차례로 적층된 구조를 가질 수 있다.
본 실시예에 따른 태양 전지(100)에 광이 입사되면 베이스 영역(110)과 제1 도전형 영역(32) 사이에 형성된 pn 접합에서의 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자는 터널링층(20)을 터널링하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다.
본 실시예에와 같이 반도체 기판(10)의 후면에 전극(42, 44)이 형성되고 반도체 기판(10)의 전면에는 전극이 형성되지 않는 후면 전극 구조의 태양 전지(100)에서는 반도체 기판(10)의 전면에서 쉐이딩 손실(shading loss)를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 제1 및 제2 도전형 영역(32, 34)이 터널링층(20)을 사이에 두고 반도체 기판(10) 위에 형성되므로 반도체 기판(10)과 다른 별개의 층으로 구성된다. 이에 의하여 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 영역을 도전형 영역으로 사용하는 경우보다 재결합에 의한 손실을 최소화할 수 있다.
또한, 후면 패시베이션막(40)의 컨택홀(46) 내부에 보호막(41)을 형성하고, 보호막(41)을 사이에 두고 도전형 영역(32, 34)과 전극(42, 44)을 연결하여 컨택홀(46) 내부에서의 패시베이션 특성을 향상할 수 있으며 도전형 영역(32, 34)을 보호할 수 있다. 그리고 보호막(41)이 후면 패시베이션막(40)과 별개의 공정에서 별개의 층으로 형성되어, 보호막(41)이 후면 패시베이션막(40)보다 얇은 두께로 형성될 수 있다. 이에 의하여 도전형 영역(32, 34)과 전극(42, 44)의 전기적 연결 특성을 우수하게 유지할 수 있다. 이때, 후면 패시베이션막(40)이 서로 다른 물질인 제1 층(40a)과 제2 층(40b)을 포함하고 제1 층(40a)에 형성된 제1 컨택홀부(46a)와 제2 층(40b)에 형성된 제2 컨택홀부(46b)를 서로 다른 공정으로 형성하여, 컨택홀(46) 형성 시에 도전형 영역(32, 34)이 손상되는 것을 효과적으로 방지할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다.
상술한 구조의 태양 전지(100)의 제조 방법을 도 3a 내지 도 3n를 참조하여 상세하게 설명한다. 도 3a 내지 도 3n은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
먼저, 도 3a에 도시한 바와 같이, 제2 도전형 도펀트를 가지는 베이스 영역(110)으로 구성되는 반도체 기판(10)을 준비한다. 본 실시예에서 반도체 기판(10)은 n형의 도펀트를 가지는 실리콘 기판(일 예로, 실리콘 웨이퍼)으로 이루어질 수 있다. n형의 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 사용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 베이스 영역(110)이 p형의 도펀트를 가질 수도 있다.
이어서, 도 3b에 도시한 바와 같이, 반도체 기판(10)의 후면에 터널링층(20)을 형성한다. 터널링층(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다.
여기서, 터널링층(20)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 터널링층(20)이 형성될 수 있다.
이어서, 도 3c 및 도 3f에 도시한 바와 같이, 터널링층(20) 위에 제1 도전형 영역(32), 제2 도전형 영역(34) 및 전면 전계 영역(130)을 형성하고 반도체 기판(10)의 전면에 텍스쳐링 구조를 형성할 수 있다. 이를 좀더 구체적으로 설명하면 다음과 같다.
도 3c에 도시한 바와 같이, 터널링층(20) 위에 반도체층(30)을 형성한다. 반도체층(30)은 미세 결정질, 비정질, 또는 다결정 반도체로 구성될 수 있다. 반도체층(30)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 반도체층(30)이 형성될 수 있다.
이어서, 도 3d에 도시한 바와 같이, 반도체층(30)에 제1 도전형 영역(32)을 형성한다. 예를 들어, 제1 도전형 영역(32)에 해당하는 영역에 이온 주입법, 열 확산법, 레이저 도핑법 등과 같은 다양한 방법에 의하여 제1 도전형 도펀트를 도핑하여 제1 도전형 영역(32)을 형성할 수 있다.
이어서, 도 3e에 도시한 바와 같이, 반도체 기판(10)의 전면에 요철을 가지도록 텍스쳐링될 수 있다. 반도체 기판(10)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다.
본 실시예에서는 반도체층(30)을 형성한 후에 반도체 기판(10)의 전면을 텍스쳐링하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 반도체층(30)을 형성하기 전, 또는 또 다른 공정에서 반도체 기판(10)의 표면을 텍스쳐링할 수 있다.
이어서, 도 3f에 도시한 바와 같이, 반도체층(30)에 제2 도전형 영역(34) 및 배리어 영역(36)을 형성하고, 반도체 기판(10)의 전면에 전면 전계 영역(130)을 형성한다.
예를 들어, 제2 도전형 영역(34)에 해당하는 영역에 이온 주입법, 열 확산법, 레이저 도핑법 등에 의한 다양한 방법에 의하여 제2 도전형 도펀트를 도핑하여 제2 도전형 영역(34)을 형성할 수 있다. 그러면, 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치한 영역이 배리어 영역(36)을 구성하게 된다. 그리고 반도체 기판(10)의 전면에 이온 주입법, 열 확산법, 레이저 도핑법 등과 같은 다양한 방법에 의하여 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수 있다. 일 예로, 열 확산법 등에 의하여 제2 도전형 영역(34)과 전면 전계 영역(130)을 동시에 형성하여 공정을 단순화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 도전형 영역(32, 34), 배리어 영역(36) 및 전면 전계 영역(130)을 형성하는 방법 또는 순서로는 다양한 변형이 가능하다. 그리고 배리어 영역(36)을 형성하지 않는 것도 가능하다.
이어서, 도 3g에 도시한 바와 같이, 반도체 기판(10)의 전면에 패시베이션막(24) 및 반사 방지막(26)을 차례로 형성한다. 즉, 반도체 기판(10)의 전면 위에 패시베이션막(24) 및 반사 방지막(26)을 전체적으로 형성한다. 패시베이션막(24) 및 반사 방지막(26)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.
이어서, 도 3h에 도시한 바와 같이 반도체 기판(10)의 후면에 제1 층(40a)을 전체적으로 형성하고, 도 3i에 도시한 바와 같이 제1 층(40a) 위에 제2 층(40b)을 전체적으로 형성한다. 즉, 반도체 기판(10)의 후면 위에 제1 및 제2 도전형 영역(32, 34)을 덮도록 전체적으로 형성되며 제1 층(40a) 및 제2 층(40b)을 포함하는 후면 패시베이션막(40)을 형성한다.
제1 층(40a) 및 제2 층(40b)을 포함하는 후면 패시베이션막(40)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 일 예로, 제1 층(40a)과 제2 층(40b)은 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)에 의하여 형성될 수 있고, 동일한 플라스마 화학 기상 증착 장비 내에서 연속적인 공정으로 형성될 수 있다.
도면 및 설명에서는 전면 패시베이션막(24) 및 반사 방지막(26)을 형성한 후에 후면 패시베이션막(40)의 제1 층(40a) 및 제2 층(40b)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 패시베이션막(24), 반사 방지막(26), 그리고 후면 패시베이션막(40)의 제1 층(40a) 및 제2 층(40b)의 형성 순서는 다양하게 변형될 수 있다.
이어서, 도 3j에 도시한 바와 같이, 제1 층(40a)을 잔존시키면서 제2 층(40b)에 제2 컨택홀부(46b)를 형성한다. 제2 컨택홀부(46b)를 형성하는 방법으로는 다양한 방법이 적용될 수 있다.
일 예로, 본 실시예에서는 레이저(200)를 이용한 레이저 식각에 의하여 제2 컨택홀부(46b)를 형성할 수 있다. 레이저 식각을 이용하면, 제2 컨택홀부(46b)의 폭을 얇게 구현할 수 있고 다양한 패턴의 제2 컨택홀부(46b)를 쉽게 형성할 수 있다. 또한, 레이저의 종류, 파장 등에 따라 제1 층(40a)을 잔존시키면서 제2 층(40b)만을 선택적으로 제거할 수 있다.
레이저 식각에서는 제2 층(40b)을 녹일 수 있고 제1 층(40a)은 녹일 수 없는 레이저(200)를 사용하여 제1 층(40a)를 잔존시키면서 제2 층(40b)의 해당 부분을 제거하여 제2 컨택홀부(46b)를 형성한다. 이때, 레이저(200)는 특정 파장을 가져 제1 층(40a)보다 밴드갭보다 작은 밴드갭을 가지고 제2 층(40b)의 밴드갭보다 큰 밴드갭을 가질 수 있다. 즉, 레이저(200)의 파장은 밴드갭과 직접 관련되므로 레이저의 파장을 밴드갭으로 환산한 값이 제1 층(40a)보다 밴드갭보다 작은 밴드갭을 가지고 제2 층(40b)의 밴드갭보다 큰 밴드갭을 가지면 된다. 예를 들어, 레이저(200)의 밴드갭은 1.24 eV·um의 값을 레이저(200)의 파장(um)로 나눈 값으로 계산될 수 있다. 그러나 이는 레이저(200)의 종류, 특성 등에 달라질 수 있으므로 본 발명이 이에 한정되는 것은 아니다.
이와 같이 본 실시예에서는 제1 층(40a) 및 제2 층(40b)의 밴드갭을 조절하는 것에 의하여 제2 층(40b)에만 제2 컨택홀부(46b)를 형성할 수 있다. 이에 따라 제1 층(40a)을 잔존시키고 제2 층(40b)만을 선택적으로 식각하는 공정이 쉽게 수행될 수 있다.
일 예로, 레이저 식각에서 레이저(200)는 1064nm 이하의 파장을 가질 수 있다. 1064 nm를 초과하는 수준의 레이저(200)를 생성하기 어렵기 때문이다. 예를 들어, 레이저(200)는 쉽게 생성할 수 있으며 제2 층(40b)을 쉽게 식각할 수 있도록 300nm 내지 600nm의 파장을 가질 수 있다. 일 예로, 레이저(200)는 자외선 레이저일 수 있다. 그리고 레이저(200)는 피코초(ps) 내지 나노초(ns)의 레이저 펄스 폭(laser pulse width)를 가져 레이저 식각이 잘 일어나도록 할 수 있다. 특히, 레이저(200)가 피코초(ps)(즉, 1ps 내지 999ps)의 레이저 펄스 폭을 가져 레이저 식각이 잘 되도록 할 수 있다. 그리고 레이저(200)는 싱글 샷(single shot) 또는 버스트 샷(burst shot)의 레이저 샷 모드(laser shot mode)를 가질 수 있다. 버스트 샷은 하나의 레이저를 복수 샷으로 나누어 조사하는 것으로서, 버스트 샷을 이용하면 제1 층(40a) 및 도전형 영역(32, 34)의 손상을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 레이저를 사용할 수 있다.
이때, 제1 층(40a)은 5nm 내지 100nm의 두께를 가지고 레이저(200)보다 큰 밴드갭을 가지므로 레이저가 통과되기만 한다. 따라서 제1 층(40a)이 레이저에 의하여 손상을 받지는 않는다. 그리고 제1 층(40a)을 통과하여 도전형 영역(32, 34)에 도달한 레이저(200)의 강도는 매우 작아지므로 도전형 영역(32, 34)에 레이저(200) 또는 레이저에 의한 열이 도달하더라도 도전형 영역(32, 34)을 녹이거나 손상시킬 수 없다.
이어서, 도 3k에 도시한 바와 같이, 제2 층(40b)을 마스크로 하여 제1 층(40a)을 습식 식각하여 제1 컨택홀부(46a)를 형성한다. 즉, 식각 용액이 제2 층(40b)에 형성된 제2 컨택홀부(46b)를 통하여 제1 층(40a)에 닿게 되어 제1 층(40a)을 등방성 식각한다. 식각 용액으로는 제1 층(40a)을 식각하면서 제2 층(40b)을 식각하지 않거나 아주 작은 속도로 식각하는 다양한 물질을 사용할 수 있다. 일 예로, 식각 용액으로 희석된 불산(diluted HF) 또는 버퍼 산화 식각 용액(buffered oxide etch, BOE) 등을 사용할 수 있다. 예를 들어, 희석된 불산은 0.5wt% 내지 2wt%의 불산을 포함할 수 있다. 이러한 식각 용액은 산화물 등으로 구성된 제1 층(40a)은 쉽게 식각할 수 있으나, 질화물, 탄화물 등으로 구성된 제2 층(40b)은 식각하지 않거나 아주 작은 속도로 식각한다. 이에 의하여 제1 층(40a)만을 선택적으로 식각할 수 있다.
이와 같이 등방성 식각에 의하여 제1 컨택홀부(46a)가 형성되므로, 제1 컨택홀부(46a)는 전체 방향에서 동일한 속도로 식각된다. 이에 따라 제1 컨택홀부(46a)의 내측면 또는 제1 층(40a)의 측면은 곡면으로 이루어질 수 있다.
그리고 제1 컨택홀부(46a)가 제2 층(40b)에 인접한 부분에서 상대적으로 넓은 폭 또는 크기를 가지도록 식각되고 제2 층(40b)으로부터 멀리 이격되어 위치한 도전형 영역(32, 34) 쪽에서는 상대적으로 좁은 폭 또는 크기를 가지도록 식각된다. 실제로는 두께 방향으로의 식각 속도가 조금 더 빠르다는 것을 고려한다면, 일측에서 제2 층(40b)에 인접한 제1 컨택홀부(46a)의 폭은 도전형 영역(32, 34)에 인접한 제1 컨택홀부(46a) 또는 제2 컨택홀부(46b)의 폭보다 제1 층(40a)의 두께의 50% 내지 100% 정도 클 수 있다. 즉, 일측에서 제1 층(40a)과 제2 층(40b)의 측면(또는 제1 컨택홀부(46a)와 제2 컨택홀부(46b)의 내측면)에 제1 층(40a)의 두께의 50% 내지 100% 정도의 단차를 가질 수 있다.
이어서, 도 3l에 도시한 바와 같이, 컨택홀(46)에 의하여 노출된 도전형 영역(32, 34) 위, 후면 패시베이션막(40)의 측면 위, 그리고 후면 패시베이션막(40)의 외면 또는 넓은 표면(도면의 하부면) 위에 전체적으로 보호막(41)을 형성한다. 이러한 보호막(41)은 다양한 공정에 의하여 형성될 수 있다.
본 실시예에서는 화학적 산화 공정에 의하여 컨택홀(46)에 의하여 노출된 도전형 영역(32, 34) 위, 후면 패시베이션막(40)의 측면 위, 그리고 후면 패시베이션막(40)의 외면 또는 넓은 표면 위에 전체적으로 형성되는 실리콘 산화물층을 보호막(41)으로 사용할 수 있다.
일 예로, 태양 전지의 하부면을 질산 베이스의 식각 용액을 침지하여 화학적는 등식각 공정에 의한 실리콘 산화물층이 형성될 수 있다. 다른 예로는, 태양 전지의 하부면을 세정하는 공정에서 사용하는 과산화 수소에 의하여 화학적 산화 공정에 의한 실리콘 산화물층이 형성될 수도 있다. 일 예로, 과산화 수소, 염산, 초순수를 포함하는 세정 용액을 이용하여 세정을 하면서 실리콘 산화물층을 형성할 수 있다. 그러면, 제조 공정을 별도로 추가하지 않아도 실리콘 산화물층으로 구성되는 보호막(41)을 형성할 수 있다.
이와 같이 화학적 산화에 의하여 형성된 실리콘 산화물층을 0.5nm 내지 2nm 정도의 얇은 두께로 컨택홀(46)에 의하여 노출된 도전형 영역(32, 34) 위, 후면 패시베이션막(40)의 측면 위, 그리고 후면 패시베이션막(40)의 외면 또는 넓은 표면 위에 전체적으로 균일하게 형성될 수 있다. 이에 의하여 얇고 균일한 보호막(41)을 형성할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 열적 산화 공정 등에서 형성된 실리콘 산화물층, 또는 그 외의 다른 공정에 의하여 형성하되 다양한 층 또는 막을 보호막(41)으로 사용할 수도 있다.
이어서, 도 3m 및 도 3n에 도시한 바와 같이, 컨택홀(46) 내를 채우도록 제1 및 제2 전극(42, 44)을 형성한다.
좀더 구체적으로는, 도 3m에 도시한 바와 같이, 보호막(41) 위에 전체적으로 스퍼터링, 도금 등에 의하여 전극층(400)을 형성한다. 후면 패시베이션막(40) 위에서 전극층(400)은 안정적으로 균일하고 형성되는데, 제1 층(40a)과 제2 층(40b)의 측면 부근에서는 단차에 의하여 일부분이 형성되지 않을 수도 있다. 특히, 제1 층(40a)이 제2 층(40b)보다 후퇴 또는 함몰된 부분 또는 제1 컨택홀부(46a)가 제2 층(40b)에 인접하여 큰 크기를 가지는 부분을 모두 채우지 못하여, 보호막(41)과의 사이에 빈 공간(도 1의 참조부호 V, 이하 동일)이 위치할 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 빈 공간(V)이 위치하지 않는 것도 가능하다.
전극층(400)으로는 알려진 다양한 물질(일 예로, 은, 금, 구리, 알루미늄 등과 같은 금속 물질)로 이루어질 수 있다.
이어서, 도 3n에 도시한 바와 같이, 전극층(도 3m의 참조부호 400, 이하 동일)을 패터닝할 수 있는 식각 용액 또는 식각 페이스트를 이용하여 전극층(400)을 패터닝한다. 이에 의하여 전극(42, 44)이 형성된다. 앞서 설명한 바와 같이 보호막(41)은 얇은 두께를 가지므로, 전극층(400)의 패터닝 시에 전극층(400)이 제거되는 부분에서는 함께 제거될 수 있다. 그러면, 보호막(41)은 전극(42, 44)이 위치한 부분에서만 부분적으로 남게 된다.
본 실시예에서는 제2 컨택홀부(46b)를 형성할 때 레이저(200)가 도전형 영역(32, 34)을 손상하는 것을 제1 층(40a)이 방지할 수 있고, 제1 컨택홀부(46a)는 도전형 영역(32, 34)을 식각하지 않는 식각 용액으로 형성할 수 있다. 이에 의하여 컨택홀(46) 형성 시에 발생할 수 있는 도전형 영역(32, 34)의 손상을 최소화할 수 있다. 그리고 보호막(41)을 형성하여 컨택홀(46)이 형성된 부분을 커버하여 컨택홀(46)이 위치한 부분에서 도전형 영역(32, 34)의 패시베이션 특성을 향상할 수 있다. 또한 제1 및 제2 전극(42, 44) 또는 전극층(400)을 형성할 때 컨택홀(46) 위에 보호막(41)이 위치하므로, 도전형 영역(32, 34)이 외부로 노출되지 않는다. 따라서, 제1 및 제2 전극(42, 44)을 형성하는 공정에서 도전형 영역(32, 34)이 손상되는 것을 방지할 수 있다. 이에 의하여 우수한 특성 및 효율을 가지는 태양 전지(100)를 제조할 수 있다.
이하, 도 4 내지 도 8을 참조하여 본 발명의 다른 실시예들에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다. 상술한 실시예 및 변형예와 후술할 실시예 및 변형예를 결합한 실시예 또한 본 발명의 범위에 속한다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지의 부분 후면 평면도이다. 도 4에서는 후면 패시베이션막(도 1의 참조부호 40)의 도시를 생략하고 제1 및 제2 도전형 영역(32, 34), 배리어 영역(36), 그리고 제1 및 제2 전극(42, 44)을 위주로 도시하였다. 별도의 도시 및 설명은 없으나, 본 실시예에서는 후면 패시베이션막(40)은 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36)과 제1 및 제2 전극(42, 44) 사이에 위치한다. 그리고 후면 패시베이션막(40)에서 제1 도전형 영역(32)과 제1 전극(42)이 겹치는 부분에는 제1 도전형 영역(32)과의 연결을 위한 컨택홀(도 1의 참조부호 46, 이하 동일)이 형성되고, 제2 도전형 영역(34)과 제2 전극(44)이 겹치는 부분에는 제2 도전형 영역(34)과의 연결을 위한 컨택홀(46)이 형성될 수 있다.
도 4를 참조하면, 본 실시예에 따른 태양 전지(100)에서는, 제2 도전형 영역(34)이 아일랜드 형상을 가지면서 서로 이격되어 복수 개 구비되고, 제1 도전형 영역(32)은 제2 도전형 영역(34) 및 이를 둘러싸는 배리어 영역(36)을 제외한 부분에 전체적으로 형성될 수 있다
그러면, 에미터 영역으로 기능하는 제1 도전형 영역(32)이 최대한 넓은 면적을 가지면서 형성되어 광전 변환 효율을 향상할 수 있다. 그리고 제2 도전형 영역(34)의 면적을 최소화하면서도 반도체 기판(10)에 전체적으로 제2 도전형 영역(34)이 위치하도록 할 수 있다. 그러면 제2 도전형 영역(34)에 의하여 표면 재결합을 효과적으로 방지하면서 제2 도전형 영역(34)의 면적을 최대화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 도전형 영역(34)이 면적을 최소화할 있는 다양한 형상을 가질 수 있음은 물론이다.
도면에서는 제2 도전형 영역(34)이 원형의 형상을 가지는 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제2 도전형 영역(34)이 각기 타원형, 또는 삼각형, 사각형, 육각형 등의 다각형의 평면 형상을 가질 수도 있음은 물론이다.
도 5는 본 발명의 또 다른 실시예에 따른 태양 전지의 일부를 도시한 단면도이다. 명확하고 간략한 도시를 위하여 도 5에서는 도 1의 확대원에 대응하는 부분만을 도시하였다.
도 5를 참조하면, 본 실시예에서는 제1 전극(42)이 제1 컨택홀부(46a) 및 제2 컨택홀부(46b) 내에서 보호막(41) 위에 전체적으로 형성될 수 있다. 일 예로, 제1 전극(42)이 제1 컨택홀부(46a) 및 제2 컨택홀부(46b)를 전체적으로 채우면서 형성된다. 이에 의하여 제1 층(40a) 및 제2 층(40b)의 측면에 단차, 굴곡 등이 형성될 경우에도, 보호막(41)이 제1 도전형 영역(32)의 표면 및 제1 층(40a) 및 제2 층(40b)의 측면에 전체적으로 밀착(또는 접촉)하고, 보호막(41) 위에서 제1 전극(42)이 보호막(41)에 전체적으로 밀착(또는 접촉) 하여 형성될 수 있다. 이에 의하여 제1 전극(42)과 컨택홀(46)의 측면 사이에 빈 공간(v)이 존재하지 않도록 제1 전극(42)이 보호막(41) 위에서 컨택홀(46)을 전체적으로 채울 수 있다. 이는 공정 조건 등에 따라 제1 전극(42)이 보호막(41) 위에서 컨택홀(46)을 전체적으로 채울 수 있도록 형성될 수 있기 때문이다. 이에 의하면 제1 전극(42)의 부피 및 밀도를 증가시켜 저항을 저감할 수 있다. 그리고 보호막(41)은 제2 층(40b)의 외부면(제1 층(40a)에 반대되는 면)과 제1 전극(42)의 사이에도 위치할 수 있다.
도면 및 상술한 설명에서는 제1 전극(42) 및 제1 도전형 영역(32)을 위주로 설명하였으나, 상술한 내용은 제2 전극(도 1 의 참조부호 44) 및 제2 도전형 영역(도 1의 참조부호 34)에도 그대로 적용될 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 태양 전지의 일부를 도시한 단면도이다. 명확하고 간략한 도시를 위하여 도 6에서는 도 1의 확대원에 대응하는 부분만을 도시하였다.
도 6을 참조하면, 본 실시예에서는 보호막(41)이 제1 도전형 영역(32) 및 제1 층(40a)에 인접(또는 접촉)한 부분에서만 형성되고, 제2 층(40b)에 인접한 부분에서는 형성되지 않는다.
좀더 구체적으로, 보호막(41)은 컨택홀(46)의 바닥면(즉, 컨택홀(46)에 의하여 노출된 도전형 영역(32, 34)의 표면)에 위치(일 예로, 접촉)되는 부분과, 제1 층(40a) 또는 제1 컨택홀부(46a)의 측면에 위치(일 예로, 접촉)되는 부분을 포함할 수 있다. 그리고 보호막(41)은 제2 층(40b) 또는 제2 컨택홀부(46b)의 측면 및 제2 층(40b)의 내부면(제1 층(40a) 또는 제1 도전형 영역(32)에 인접한 면) 및 외부면(내부면의 반대면)에는 형성되지 않는다.
이는 제1 도전형 영역(32)의 표면은 반도체(일 예로, 실리콘)을 포함하여 산소와의 반응에 의하여 쉽게 산화될 수 있으므로, 보호막(41)이 실리콘 산화물로 구성될 때 쉽게 형성될 수 있기 때문이다. 그리고 제1 층(40a)이 산화물(일 예로, 실리콘 산화물) 또는 비정질 반도체(일 예로, 비정질 실리콘)을 포함하여, 보호막(41)이 실리콘 산화물로 구성될 때 보호막(41)이 제1 층(40a) 위에 쉽게 형성될 수 있기 때문이다. 이는 제1 층(40a)이 실리콘 산화물을 포함하면 이와 동일한 물질을 포함하는 보호막(41)을 쉽게 형성될 수 있고, 제1 층(40a)이 비정질 실리콘을 포함하면 산소와 쉽게 반응하여 실리콘 산화물로 구성되는 보호막(41)을 형성할 수 있기 때문이다. 반면, 제2 층(40a)은 질화물 또는 탄화물을 포함하므로 실리콘을 포함한다고 하는 실리콘 질화물 또는 실리콘 탄화물을 포함한다고 하여도 이미 어느 정도는 화학적으로 안정화된 상태이므로 전혀 다른 물질인 실리콘 산화물로 구성되는 보호막(41)이 형성되기 어려울 수 있기 때문이다.
도면 및 상술한 설명에서는 제1 전극(42) 및 제1 도전형 영역(32)을 위주로 설명하였으나, 상술한 내용은 제2 전극(도 1 의 참조부호 44) 및 제2 도전형 영역(도 1의 참조부호 34)에도 그대로 적용될 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 태양 전지의 일부를 도시한 단면도이다. 명확하고 간략한 도시를 위하여 도 7에서는 도 1의 확대원에 대응하는 부분만을 도시하였다.
도 7을 참조하면, 본 실시예에서는 보호막(41)이 제1 도전형 영역(32)에 인접한 부분에서만 형성되고, 제1 층(40a)에 인접한 부분에서는 일부만 형성되거나 형성되지 않고, 제2 층(40b)에 인접한 부분에서는 형성되지 않는다.
좀더 구체적으로, 보호막(41)은 컨택홀(46)의 바닥면(즉, 컨택홀(46)에 의하여 노출된 도전형 영역(32, 34)의 표면)에 위치(일 예로, 접촉)되는 부분을 포함할 수 있다. 그리고 보호막(41)은 컨택홀(46)의 바닥면에 접촉한 부분에서 제1 층(40a) 또는 제1 컨택홀부(46a)의 측면 위에 일부 형성(일 예로, 접촉)될 수 있다. 또는 보호막(41)이 컨택홀(46)에 대응하는 제1 도전형 영역(32) 위에서만 국부적으로 형성되고 제1 컨택홀부(46a)의 측면에는 접촉하지 않을 수 있다. 이에 의하여 보호막(41)은 제1 층(40a) 또는 제1 컨택홀부(46a)의 측면에 전체적으로 형성되지 않는다. 그리고 제2 층(40b) 또는 제2 컨택홀부(46b)의 측면, 및 제2 층(40b)의 내부면(제1 층(40a) 또는 제1 도전형 영역(32)에 인접한 면) 및 외부면(내부면의 반대면)에는 형성되지 않는다.
앞서 설명한 바와 같이 제1 도전형 영역(32)의 표면은 반도체(일 예로, 실리콘)을 포함하여 산소와의 반응에 의하여 쉽게 산화되어 실리콘 산화물로 구성되는 보호막(41)이 형성될 수 있다. 그리고 제1 층(40a)은 얇은 두께로 형성되며 언더컷의 존재, 또는 다양한 공정 조건에 의하여 제1 층(40a)의 측면에 보호막(41)이 형성되지 않을 수 있다. 그리고 제2 층(40b) 위에는 도 6에 설명한 이유와 동일한 이유로 보호막(41)이 형성되지 않을 수 있다.
도면 및 상술한 설명에서는 제1 전극(42) 및 제1 도전형 영역(32)을 위주로 설명하였으나, 상술한 내용은 제2 전극(도 1 의 참조부호 44) 및 제2 도전형 영역(도 1의 참조부호 34)에도 그대로 적용될 수 있다.
이와 같이 본 실시예에서는 보호막(41)이 컨택홀부(46)를 형성한 후에 형성되어 패시베이션막(40)과 도전형 영역(32, 34) 사이에는 위치하지 않는다. 그리고 전극(42, 44)은 보호막(41)을 사이에 두고 도전형 영역(32, 34)과 이격하여 위치할 수 있다.
상술한 도면에서는 보호막(41)이 제1 층(40a)과 명확한 경계를 가져 보호막(41)과 제1 층(40a)이 전혀 다른 층으로 구성된 것을 도시하였다. 그러나 보호막(41)과 제1 층(40a)이 서로 동일한 물질(일 예로, 실리콘 산화물)을 포함할 수 있고, 이 경우에는 보호막(41)과 제1 층(40a) 사이에 경계가 별도로 구비되지 않을 수도 있다. 이 경우에는 컨택홀(46)이 형성된 부분에서는 제1 층(40a) 또는 실리콘 산화물층이 도전형 영역(32, 34)에 인접(또는 접촉)하면서 얇은 두께로 형성되고, 컨택홀(46)이 형성되지 않은 부분에서는 제1 층(40a) 또는 실리콘 산화물층이 더 두꺼운 두께로 형성되는 것으로 판단 또는 측정될 수도 있다. 도 1 및 도 5의 실시예에서는 추가적으로 제2 층(40b)과 전극(42, 44) 사이에 제1 층(40a) 또는 실리콘 산화물층이 연장되어 형성된 것으로 판단 또는 측정될 수 있다.
도 8는 본 발명의 또 다른 실시예에 따른 태양 전지의 일부를 도시한 단면도이다. 간략하고 명확한 도면을 위하여 도 8에서는 도 1의 확대원에 대응하는 부분을 도시하였다.
도 8를 참조하면, 본 실시예에서 보호막(41)은 컨택홀(46)의 바닥면(즉, 컨택홀(46)에 의하여 노출된 도전형 영역(32, 34)의 표면)에 위치(일 예로, 접촉)되는 부분을 포함한다.
본 실시예에서는 보호막(41)이 후면 패시베이션막(40)의 제2 층(40b)에서 제2 도전형 영역(32)에 대향하는 면에는 형성되지 않는다. 이는 제조 공정 시 제1 컨택홀부(46a) 중에서 제2 층(40b)의 하부에 위치하는 부분에서 제2 도전형 영역(32)에 대향하는 제2 층(40b)의 면에 보호막(41)이 형성되기 어려울 수 있기 때문이다. 또는, 보호막(41)이 제1 컨택홀부(46a) 중에서 제2 층(40b)의 하부에 위치한 제2 도전형 영역(32)의 표면 및/또는 제1 컨택홀부(46a)의 측면에 형성되지 않을 수 있다. 이는 제조 공정 시 해당 표면에 보호막(41)이 형성되기 어려울 수 있기 때문이다. 이와 같이, 제1 컨택홀부(46a) 중에서 제2 층(40b)의 하부에 위치한 빈 공간(V)에 인접한 부분에서는 보호막(41)이 형성되지 않을 수 있다.
또는, 보호막(41)이 제2 층(40b)의 측면 및/또는 제2 층(40b)에서 전극(도면의 제1 전극(42) 및/또는 도 1에 도시한 제2 전극(44), 이하 전극(42, 44))에 대향하는 면에서 형성되지 않을 수 있다. 이는 전극(42, 44)의 형성 전에 보호막(41)이 의도적으로 또는 다른 공정 중에 제거되었기 때문일 수도 있고, 해당 부분에는 보호막(41)이 형성되지 않도록 마스크 등을 이용하여 보호막(41)이 일정한 패턴을 가지도록 형성되었기 때문일 수도 있다.
도면에서는 보호막(41)이 전극(42, 44)이 형성된 부분에 대응하여 제2 도전형 영역(32)에만 형성되는 것을 도시하였으나, 보호막(41)이 빈 공간(V)에 인접한 부분, 제2 층(40b)의 측면 또는 표면 등에 일부 형성되는 것도 가능하다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
10: 반도체 기판
32: 제1 도전형 영역
34: 제2 도전형 영역
36: 배리어 영역
40: 후면 패시베이션막
40a: 제1 층
40b: 제2 층
42: 제1 전극
44: 제2 전극
46: 컨택홀
46a: 제1 컨택홀부
46b: 제2 컨택홀부

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판의 일면 위에 형성되는 제1 도전형 영역과 제2 도전형 영역을 포함하는 도전형 영역;
    상기 도전형 영역 위에 위치하는 제1 층과, 상기 제1 층 위에 위치하며 상기 제1 층과 다른 물질을 포함하는 제2 층을 포함하며, 컨택홀을 구비하는 패시베이션막;
    상기 컨택홀 내부에서 상기 도전형 영역 위에 형성되며, 상기 컨택홀의 내측면의 적어도 일부 및 상기 패시베이션막 중 적어도 하나 위에 형성되는 보호막; 및
    상기 보호막을 사이에 두고 상기 컨택홀을 통하여 상기 도전형 영역에 전기적으로 연결되는 전극을 포함하고,
    상기 컨택홀은, 상기 제1 층에 형성된 제1 컨택홀부 및 상기 제2 층에 형성되며 상기 제1 컨택홀부에 연통하는 제2 컨택홀부를 포함하고,
    상기 제1 컨택홀부는 상기 제2 컨택홀부보다 체적이 큰 부분을 포함하고, 상기 제1 컨택홀부의 내측면과 상기 제2 컨택홀부의 내측면 사이에 단차가 위치하는, 태양 전지.
  2. 제1항에 있어서,
    상기 보호막은 상기 전극과 상기 패시베이션막의 사이에서 상기 전극이 형성된 부분에 전체적으로 형성되는 태양 전지.
  3. 제1항에 있어서,
    상기 보호막은, 상기 컨택홀을 통하여 노출된 상기 도전형 영역 위와, 상기 패시베이션막의 내측면의 적어도 일부 위에 접촉 형성되는 태양 전지.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 제1 컨택홀부의 체적이 상기 도전형 영역에 인접한 부분보다 상기 제2 층에 인접한 부분에서 더 큰 태양 전지.
  7. 제1항에 있어서,
    상기 보호막이 상기 패시베이션막의 측면에 접촉하여 형성되고,
    상기 전극이 상기 보호막 위에서 상기 도전형 영역과 이격되는 태양 전지.
  8. 제1항에 있어서,
    상기 제1 층의 밴드갭이 상기 제2 층의 밴드갭보다 큰 태양 전지.
  9. 제1항에 있어서,
    상기 보호막의 두께가 상기 제1 층 및 상기 제2 층 각각보다 작은 태양 전지.
  10. 제1항에 있어서,
    상기 제1 층이 산화물 또는 비정질 반도체를 포함하고,
    상기 제2 층이 질화물 또는 탄화물을 포함하며,
    상기 보호막이 산화물을 포함하는 태양 전지.
  11. 반도체 기판;
    상기 반도체 기판의 일면 위에 형성되는 제1 도전형 영역과 제2 도전형 영역을 포함하는 도전형 영역;
    상기 도전형 영역 위에 형성되며 컨택홀을 구비하는 패시베이션막;
    상기 컨택홀 내부에서 상기 도전형 영역 위에 형성되는 보호막; 및
    상기 보호막을 사이에 두고 상기 컨택홀을 통하여 상기 도전형 영역에 전기적으로 연결되는 전극
    을 포함하고,
    상기 패시베이션막은, 상기 도전형 영역 위에 위치하는 제1 층과, 상기 제1 층 위에 위치하며 상기 제1 층과 다른 물질을 포함하는 제2 층을 포함하고,
    상기 컨택홀은, 상기 제1 층에 형성된 제1 컨택홀부 및 상기 제2 층에 형성되며 상기 제1 컨택홀부에 연통하는 제2 컨택홀부를 포함하고,
    상기 제1 컨택홀부는 상기 제2 컨택홀부보다 체적이 큰 부분을 포함하고, 상기 제1 컨택홀부의 내측면과 상기 제2 컨택홀부의 내측면 사이에 단차가 위치하는 태양 전지.
  12. 반도체 기판의 일면 위에 제1 도전형 영역과 제2 도전형 영역을 포함하는 도전형 영역을 형성하는 단계;
    상기 도전형 영역 위에 컨택홀을 구비하는 패시베이션막을 형성하는 단계;
    상기 컨택홀을 통하여 노출된 상기 도전형 영역 위에 보호막을 형성하는 단계; 및
    상기 보호막을 사이에 두고 상기 패시베이션막의 상기 컨택홀을 통하여 상기 도전형 영역에 전기적으로 연결되는 전극을 형성하는 단계를 포함하고,
    상기 패시베이션막을 형성하는 단계는,
    상기 도전형 영역 위에 제1 층을 형성하는 단계; 및
    상기 제1 층 위에 위치하며 상기 제1 층과 다른 물질을 포함하는 제2 층을 형성하는 단계;
    상기 제2 층을 관통하는 제2 컨택홀부를 형성하는 단계; 및
    상기 제2 컨택홀부를 형성하는 방법과 다른 방법으로 상기 제1 층을 관통하는 제1 컨택홀부를 형성하여, 상기 제2 컨택홀부와 상기 제1 컨택홀부로 구성되는 상기 컨택홀을 형성하는 단계;를 포함하고,
    상기 제2 컨택홀부를 형성하는 단계에서 상기 제2 컨택홀부가 레이저 식각에 의하여 형성되며 상기 제1 층이 잔존하고,
    상기 제1 컨택홀부를 형성하는 단계에서 상기 제1 컨택홀부가 습식 식각에 의하여 형성되고,
    상기 제1 컨택홀부는 상기 제2 컨택홀부보다 체적이 큰 부분을 포함하고, 상기 제1 컨택홀부의 내측면과 상기 제2 컨택홀부의 내측면 사이에 단차가 위치하는 태양 전지의 제조 방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제12항에 있어서,
    상기 제1 컨택홀부가 언더컷을 구비하는 태양 전지의 제조 방법.
  17. 제12항에 있어서,
    상기 보호막은 화학적 산화(chemical oxidation)에 의하여 형성되는 태양 전지의 제조 방법.
  18. 제12항에 있어서,
    상기 보호막을 형성하는 단계에서 상기 보호막은 적어도 상기 컨택홀 내부에서 상기 도전형 영역 위에 형성되는 태양 전지의 제조 방법.
  19. 제18항에 있어서,
    상기 보호막은 상기 컨택홀의 내측면의 적어도 일부 위 및 상기 패시베이션막의 외부면 위 중 적어도 하나에 더 형성되는 태양 전지의 제조 방법.
  20. 제12항에 있어서,
    상기 제1 층과 상기 제2 층은 화학 기상 증착에 의하여 인-시츄(in-situ) 공정에 의하여 형성되고,
    상기 전극은 스퍼터링 또는 도금에 의하여 형성되는 태양 전지의 제조 방법.
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