KR102087813B1 - 패시베이션 특성이 향상된 태양전지 - Google Patents
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Abstract
본 발명의 일실시예는 패시베이션 특성이 향상된 태양전지를 제공한다. 패시베이션 특성이 향상된 태양전지는 반도체 기판, 상기 반도체 기판 상에 위치하되, 상기 반도체 기판과 다른 도전형을 갖는 에미터층, 상기 에미터층 상에 위치하는 제1 패시베이션층, 상기 에미터층과 전기적으로 연결되는 제1 전극, 상기 반도체 기판 하부에 위치하되, 제2 컨택홀을 포함하는 제2 패시베이션층 및 상기 제2 컨택홀을 통하여 상기 반도체 기판과 접하여 전기적으로 연결되는 제2 전극을 포함하고, 상기 제2 패시베이션층은 음의 고정 전하가 주입된 것을 특징으로 하고, 상기 제2 컨택홀 내에서 상기 제2 패시베이션층 및 상기 제2 전극 사이에 위치하여, 열처리시 상기 제2 패시베이션층의 음의 고정 전하가 상기 제2 전극으로 빠져나가는 것을 방지하는 방지층을 더 포함하는 것을 특징으로 한다.
Description
본 발명은 태양전지에 관한 것으로, 더욱 상세하게는 차지 인젝션을 통한 패시베이션 특성이 향상된 실리콘 태양전지에 관한 것이다.
태양전지(solar cell)는 태양의 빛 에너지를 전기 에너지로 변환하는 기술이다. 태양전지는 태양광을 직접 전기로 광전변환시키는 태양광 발전의 핵심소자로서, 기본적으로 p-n 접합으로 이루어진 다이오드(diode)라 할 수 있다.
일반적인 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductive type)의 반도체로 이루어진 기판(substrate) 및 에미터부(emitter layer), 그리고 기판과 에미터부에 각각 연결된 전극을 구비한다. 이때, 기판과 에미터부의 계면에는 p-n 접합이 형성되어 있다.
태양광이 태양전지에 의해 전기로 변환되는 과정을 살펴보면, 태양전지의 반도체층에 태양광이 입사되면 전자-정공 쌍이 생성되고, 전기장에 의해 전자는 n층으로, 정공은 p층으로 이동하게 되어 p-n 접합부 사이에 광기전력이 발생되며, 이 때 태양전지의 양단에 부하나 시스템을 연결하면 전류가 흐르게 되어 전력을 생산할 수 있게 된다.
일반적으로 태양전지는 실리콘 태양전지와 박막 태양전지로 구분할 수 있는데, 실리콘 태양전지는 실리콘과 같은 반도체 물질 자체를 기판으로 이용하여 태양전지를 제조한 것이고, 박막 태양전지는 유리 등과 같은 기판 상에 CIGS계 화합물을 박막의 형태로 형성하여 제조한 것이다.
한편, 결정질 실리콘 태양전지와 관련하여 고효율화 및 와트(Wp)당 단가를 낮추기 위하여 Full Back Surface Field(BSF) 구조에서 Passivated Emitter and Rear Contact(PERC) 구조에 대한 연구가 진행되고 있다.
PERC 구조는 수광부에 p-n 접합이 존재하며 전면에 전면 패시베이션층이 형성되고 전면 전극이 존재하며, 후면에 국부적인 후면 전계(local back surface field)와 후면 패시베이션층(rear passivation layer)이 형성되고 후면 전극이 존재하는 구조이다.
태양전지의 전면이 n형 반도체를 포함하는 경우, 전면 패시베이션층은 종종 실리콘 질화물(SiNx)을 포함하고, 이는 통상적으로 플라즈마 강화형 화학적 기상 증착(PECVD)으로서 알려진 프로세스를 사용하여 공급된다. PECVD 실리콘 질화물은 보통, 큰 밀도의 양 전하들을 포함하고, 이것은 태양전지의 n-타입부에 대한 적합한 코팅이 될 수 있다. 다만, 실리콘 질화물은 PECVD 실리콘 질화물이 p형 재료와 상호작용하여 "기생 션트 (parasitic shunting)"로서 알려진 해로운 효과를 야기하는 경향이 있기 때문에 태양전지의 p-타입부를 코팅하기 위해 좋은 선택은 아니다.
대신에, p-타입부에 대한 패시베이션층으로서 고밀도의 음 전하를 통상 갖는 것으로 알려져 있는 알루미늄 산화물(Al2O3)을 사용하는 것이 알려져 있다.
따라서, 전면 패시베이션층으로 실리콘 질화물이 사용되고, 후면 패시베이션층으로 알루미늄 산화물이 사용된다.
이에, 태양전지의 전면 및 후면에 대해 2개의 상이한 패시베이션 재료들을 공급하기 위해서 증착 장비의 2개의 상이한 구성들을 유지하는 것은 더 많은 비용이 들 수 있다.
본 발명이 이루고자 하는 기술적 과제는 차지 인젝션을 통한 패시베이션 특성이 향상된 실리콘 태양전지를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예는 패시베이션 특성이 향상된 태양전지를 제공한다. 본 발명의 일 실시예에 따른 패시베이션 특성이 향상된 태양전지는 반도체 기판, 상기 반도체 기판 상에 위치하되, 상기 반도체 기판과 다른 도전형을 갖는 에미터층, 상기 에미터층 상에 위치하는 제1 패시베이션층, 상기 에미터층과 전기적으로 연결되는 제1 전극, 상기 반도체 기판 하부에 위치하되, 제2 컨택홀을 포함하는 제2 패시베이션층 및 상기 제2 컨택홀을 통하여 상기 반도체 기판과 접하여 전기적으로 연결되는 제2 전극을 포함할 수 있다. 이때, 상기 제2 패시베이션층은 음의 고정 전하가 주입된 것을 특징으로 한다. 또한, 상기 제2 컨택홀 내에서 상기 제2 패시베이션층 및 상기 제2 전극 사이에 위치하여, 열처리시 상기 제2 패시베이션층의 음의 고정 전하가 상기 제2 전극으로 빠져나가는 것을 방지하는 방지층을 더 포함하는 것을 특징으로 한다.
또한, 상기 반도체 기판은 p형 실리콘 기판인 것을 특징으로 한다.
또한, 상기 에미터층은 n형 실리콘층인 것을 특징으로 한다.
또한, 상기 제1 패시베이션층은 실리콘 질화물층, 실리콘 산화물층 또는 산화 알루미늄층을 포함하는 것을 특징으로 한다.
또한, 상기 제1 패시베이션층은 양의 고정 전하를 갖는 것을 특징으로 한다.
또한, 상기 제2 패시베이션층은, 상기 반도체 기판 하부에 위치하는 제1 실리콘 산화물층, 상기 제1 실리콘 산화물층 하부에 위치하는 실리콘 질화물층 및 상기 실리콘 질화물층 하부에 위치하는 제2 실리콘 산화물층을 포함하는 것을 특징으로 한다.
또한, 상기 방지층은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 것을 특징으로 한다.
또한, 상기 방지층은 SiOx 또는 SiC를 포함하는 것을 특징으로 한다.
또한, 다른 예로 상기 제2 패시베이션층은, 상기 반도체 기판 하부에 위치하는 제1 실리콘 산화물층, 상기 제1 실리콘 산화물층 하부에 위치하는 실리콘 질화물층 및 상기 실리콘 질화물층 하부에 위치하는 캡핑층을 포함하고, 상기 캡핑층은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 것을 특징으로 한다.
또한, 이때의 상기 방지층은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 것을 특징으로 한다.
또한, 상기 제2 전극은 Al을 포함하는 것을 특징으로 한다.
또한, 상기 제2 전극과 접하는 상기 반도체 기판의 일 영역은 국부적 후면 전계 영역이 형성된 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예는 패시베이션 특성이 향상된 태양전지를 제공한다. 본 발명의 다른 실시예에 따른 패시베이션 특성이 향상된 태양전지는 반도체 기판, 상기 반도체 기판 상에 위치하되, 상기 반도체 기판과 다른 도전형을 갖는 에미터층, 상기 에미터층 상에 위치하되, 제1 컨택홀을 포함하는 제1 패시베이션층, 상기 제1 컨택홀을 통하여 상기 에미터층과 접하여 전기적으로 연결되는 제1 전극, 상기 반도체 기판 하부에 위치하되, 제2 컨택홀을 포함하는 제2 패시베이션층 및 상기 제2 컨택홀을 통하여 상기 반도체 기판과 접하여 전기적으로 연결되는 제2 전극을 포함할 수 있다.
이때 상기 제1 패시베이션층은 음의 고정 전하가 주입된 것을 특징으로 한다.
또한, 상기 제1 컨택홀 내에서 상기 제1 패시베이션층 및 상기 제1 전극 사이에 위치하여, 열처리시 상기 제1 패시베이션층의 음의 고정 전하가 상기 제1 전극으로 빠져나가는 것을 방지하는 방지층을 더 포함하는 것을 특징으로 한다.
또한, 상기 반도체 기판은 n형 실리콘 기판인 것을 특징으로 한다.
또한, 상기 에미터층은 p형 실리콘층인 것을 특징으로 한다.
또한, 상기 제1 패시베이션층은, 상기 에미터층 상에 위치하는 제1 실리콘 산화물층, 상기 제1 실리콘 산화물층 상에 위치하는 실리콘 질화물층 및 상기 실리콘 질화물층 상에 위치하는 제2 실리콘 산화물층을 포함하는 것을 특징으로 한다.
또한, 상기 방지층은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 것을 특징으로 한다.
또한, 상기 방지층은 SiOx 또는 SiC를 포함하는 것을 특징으로 한다.
또한, 다른 예로 상기 상기 제1 패시베이션층은 상기 에미터층 상에 위치하는 제1 실리콘 산화물층, 상기 제1 실리콘 산화물층 상에 위치하는 실리콘 질화물층 및 상기 실리콘 질화물층 상에 위치하는 캡핑층을 포함하고, 상기 캡핑층은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 것을 특징으로 한다. 이때의 상기 방지층은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 패시베이션층을 실리콘 산화물층/실리콘 질화물층/실리콘 산화물층 구조(ONO 구조) 또는 실리콘 산화물층/실리콘 질화물층 구조(ON 구조)를 적용하고, 이러한 패시베이션층에 차지 인젝션(charge injection) 기술을 통하여 전하를 주입하여 고정시킴으로써 패시베이션 특성이 향상된 태양전지를 제공할 수 있다.
또한, 패시베이션층과 전극 사이에 방지층을 위치시킴으로써, 열처리시 패시베이션층에 주입된 고정 전하가 상기 전극으로 빠져나가는 것을 방지할 수 있는 구조의 태양전지를 제공할 수 있다.
본 발명의 효과는 상기한 효과로 한정되는 것은 아니며, 본 발명의 상세한 설명 또는 특허청구범위에 기재된 발명의 구성으로부터 추론 가능한 모든 효과를 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 패시베이션 특성이 향상된 태양전지를 나타낸 일 단면도이다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 패시베이션 특성이 향상된 태양전지 제조방법을 공정단계에 따라 나타낸 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 패시베이션 특성이 향상된 태양전지를 나타낸 일 단면도이다.
도 7은 본 발명의 일 실시예에 따른 ONO 구조를 나타낸 일 단면도이다.
도 8은 ONO 구조에 플라즈마 차징 기술을 이용하여 차지 인젝션을 수행 후 C-V 특성을 측정한 그래프이다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 패시베이션 특성이 향상된 태양전지 제조방법을 공정단계에 따라 나타낸 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 패시베이션 특성이 향상된 태양전지를 나타낸 일 단면도이다.
도 7은 본 발명의 일 실시예에 따른 ONO 구조를 나타낸 일 단면도이다.
도 8은 ONO 구조에 플라즈마 차징 기술을 이용하여 차지 인젝션을 수행 후 C-V 특성을 측정한 그래프이다.
이하에서는 첨부한 도면을 참조하여 본 발명을 설명하기로 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 따라서 여기에서 설명하는 실시예로 한정되는 것은 아니다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결(접속, 접촉, 결합)"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 부재를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 구비할 수 있다는 것을 의미한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 본 발명에서 사용하는 용어 “A/B/C 구조”는 A층 상에 B층 및 C층이 차례로 위치하는 구조를 의미한다.
본 발명의 일 실시예에 따른 패시베이션 특성이 향상된 태양전지를 설명한다.
도 1은 본 발명의 일 실시예에 따른 패시베이션 특성이 향상된 태양전지를 나타낸 일 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 패시베이션 특성이 향상된 태양전지는 반도체 기판(100), 상기 반도체 기판(100) 상에 위치하되, 상기 반도체 기판(100)과 다른 도전형을 갖는 에미터층(200), 상기 에미터층(200) 상에 위치하는 제1 패시베이션층(300), 상기 에미터층(200)과 전기적으로 연결되는 제1 전극(600), 상기 반도체 기판(100) 하부에 위치하되, 제2 컨택홀을 포함하는 제2 패시베이션층(400) 및 상기 제2 컨택홀을 통하여 상기 반도체 기판(100)과 접하여 전기적으로 연결되는 제2 전극(700)을 포함할 수 있다.
반도체 기판(100)은 p형 반도체 기판 또는 n형 반도체 기판일 수 있다.
예를 들어, 반도체 기판(100)은 실리콘 기판일 수 있다. 이때의 실리콘 기판은 단결정 실리콘 또는 다결정 실리콘을 포함할 수 있다.
예를 들어, p형 반도체 기판(100)은 p형 실리콘 기판일 수 있다. 이때의 p형 불순물은 보론(B), 알루미늄(Al), 갈륨(Ga) 또는 인듐(In)을 포함할 수 있다.
다른 예를 들어, n형 반도체 기판(100)은 n형 실리콘 기판일 수 있다. 이때의 n형 불순물은 인(P), 비소(As), 비스무스(Bi) 또는 안티몬(Sb)을 포함할 수 있다.
한편 경우에 따라, 반도체 기판(100)은 실리콘 이외의 다른 반도체 물질로 이루어질 수도 있다.
바람직하게는, 태양광이 입사되는 반도체 기판(100)의 전면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 상기 반도체 기판(100)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(100)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 이를 통해 상기 반도체 기판(100)과 상기 에미터층(200)의 계면에 형성된 p-n 접합까지 도달하는 광량을 증가시켜, 광 손실을 최소화할 수 있다.
이때, 상기 반도체 기판(100)의 후면은 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어지는 것이 바람직하다. 상기 반도체 기판(100)의 후면이 전면보다 평탄할 경우, 상기 반도체 기판(100)을 통과하여 후면으로 향하는 광을 후면에서 반사하여 다시 반도체 기판(100)으로 향하도록 할 수 있다. 따라서 p-n 접합에 도달하는 광량을 증가시켜 태양 전지의 효율을 보다 향상시킬 수 있다.
에미터층(200)은 상기 반도체 기판(100) 상에 위치할 수 있다.
이러한 에미터층(200)은 상기 반도체 기판(100)과 다른 도전형을 갖는 것을 특징으로 한다. 예를 들어, 반도체 기판(100)이 p형의 도전성 타입을 갖는 경우, 에미터층(200)은 n형의 도전성 타입을 가질 수 있다. 구체적 예로, 반도체 기판(100)이 p형 실리콘 기판인 경우, 에미터층(200)은 n형 실리콘층일 수 있다. 따라서, 반도체 기판(100)과 에미터층(200)은 p-n 접합을 이룰 수 있다.
이러한 p-n 접합으로 인한 내부 전위차(built-in potential difference)에 의해, 기판에 입사된 빛에 의해 생성된 전하인 전자-정공 쌍은 전자와 정공으로 분리되어 전자는 n형 쪽으로 이동하고 정공은 p형 쪽으로 이동한다.
다른 예로, 반도체 기판(100)이 n형의 도전성 타입을 갖는 경우, 에미터층(200)은 p형의 도전성 타입을 가질 수 있다. 구체적 예로, 반도체 기판(100)이 n형 실리콘 기판인 경우, 에미터층(200)은 p형 실리콘층일 수 있다. 따라서, 반도체 기판(100)과 에미터층(200)은 p-n 접합을 이룰 수 있다.
제1 패시베이션층(300)은 상기 에미터층(200) 상에 위치할 수 있다.
제1 패시베이션층(300)은 제1 전극(600)에 대응하는 부분을 제외하고 실질적으로 반도체 기판(100)의 전면 전체에 형성될 수 있다.
예를 들어, 제1 패시베이션층(300)은 제1 컨택홀(도 5의 301)을 포함할 수 있다. 따라서, 이러한 제1 컨택홀을 통하여 제1 전극(600)이 에미터층(200)과 접하게 되어 전기적으로 연결될 수 있다.
이러한 제1 패시베이션층(300)은 반도체 기판(100)의 전면을 패시베이션하는 역할과 함께 반사 방지막의 역할을 함께 수행할 수 있다. 즉, 제1 패시베이션층(300)은 에미터층(200)의 표면 또는 벌크 내에 존재하는 결함을 부동화하고, 반도체 기판(100)의 전면으로 입사되는 광의 반사율을 감소시킬 수 있다.
예를 들어, 제1 패시베이션층(300)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 산화 알루미늄(Al2O3)을 포함할 수 있다. 구체적 예로 제1 패시베이션층(300)은 실리콘 산화물층/실리콘 질화물층 구조일 수 있다. 다만, 이에 한정되지 않고 제1 패시베이션층(300)은 패시베이션 특성 향상 및 반사도 저감을 위해 다양한 물질 및 조합의 막을 사용할 수 있다.
패시베이션 메카니즘은 실리콘 표면의 댕글링 본드(dangling bond)를 화학적 결합을 통해 제거하는 화학적 패시베이션과 패시베이션층 내에 존재하는 고정전하에 의해 생성되는 전계를 통한 전기적 패시베이션이 있다.
따라서, 화학적 패시베이션층으로 사용되는 재료는 실리콘 산화막 등이 있으며, 전기적 패시베이션층으로는 실리콘 질화막 또는 산화 알루미늄막 등이 있다.
예를 들어, 제1 패시베이션층(300)은 실리콘 질화물층을 포함할 수 있다. 다른 예로, 제1 패시베이션층(300)은 SiO2/SiNx 구조를 포함할 수 있다.
이때의 에미터층(200)인 n형 에미터층인 경우, 제1 패시베이션층(300)은 양의 고정 전하를 갖는 것을 특징으로 한다.
제1 전극(600)은 에미터층(200)과 전기적으로 연결될 수 있다.
예를 들어, 제1 전극(600)은 제1 패시베이션층(300)의 제1 컨택홀을 통해 에미터층(200)에 접촉하여 전기적으로 연결될 수 있다.
이러한 제1 전극(600)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다.
이러한 제1 전극(600)은 적어도 하나의 도전성 물질로 이루어져 있고, 이들 도전성 물질의 예는 니켈(Ni), 구리(Cu), 은(Ag), 알루미늄(Al), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나일 수 있지만, 이외의 다른 도전성 금속 물질로 이루어질 수 있다. 예를 들어, 제1 전극(600)은 Ag 전극일 수 있다.
제2 패시베이션층(400)은 상기 반도체 기판(100) 하부에 위치할 수 있다.
이러한 제2 패시베이션층(400)은 반도체 기판(100) 표면 근처에서 전하의 재결합율을 감소시키고, 반도체 기판(100)을 통과한 빛의 내부 반사율을 향상시켜 기판을 통과한 빛의 재입사율을 높이는 역할을 한다.
제2 패시베이션층(400)은 제2 전극(700)에 대응하는 부분을 제외하고 실질적으로 반도체 기판의 후면 전체에 형성될 수 있다.
예를 들어, 이러한 제2 패시베이션층(400)은 제2 컨택홀(도 3의 401)을 포함할 수 있다. 따라서, 이러한 제2 컨택홀을 통하여 후술하는 제2 전극(700)이 반도체 기판(100)과 접하여 전기적으로 연결될 수 있다.
반도체 기판(100)이 p형 반도체 기판인 경우, 제2 패시베이션층(400)은 음의 고정전하를 주입하여 전기적 패시베이션을 수행할 수 있다.
한편, 종래 제2 패시베이션층으로 음의 전하를 가지는 Al2O3를 사용하였다. 그러나, 이를 형성하기 위해서는 상대적으로 고가 전구체(precursor)인 TMA(TriMethyl Aluminum)를 이용한 ALD(Atomic Layer Deposition)나 PECVD(Plasma-enhanced chemical vapor deposition )를 이용하고 있다.
이에, 본 발명은 Al2O3 대신에 실리콘 산화물층/실리콘 질화물층/실리콘 산화물층 구조(ONO 구조) 또는 실리콘 산화물층/실리콘 질화물층 구조(ON 구조)를 제2 패시베이션층(400)에 사용하고, 음의 고정 전하를 주입하였다.
즉, 본 발명은 제2 패시베이션층(400)을 화학적 패시베이션과 전기적 패시베이션이 가능하도록 실리콘 산화물층 및 음의 고정 전하가 주입된 실리콘 질화물층을 포함하는 구조를 사용하였다.
예를 들어, 제2 패시베이션층(400)은 상기 반도체 기판(100) 하부에 위치하는 제1 실리콘 산화물층(410), 상기 제1 실리콘 산화물층(410) 하부에 위치하는 실리콘 질화물층(420) 및 상기 실리콘 질화물층(420) 하부에 위치하는 제2 실리콘 산화물층(430)을 포함할 수 있다.
이때, 반도체 기판(100)이 p형인 경우, 제2 패시베이션층(400)은 음의 고정 전하가 주입된 것을 특징으로 한다.
예컨대, PECVD로 증착한 실리콘 질화물(PECVD 실리콘 질화물)은 보통, 큰 밀도의 양 전하들을 포함하기 때문에, 이러한 실리콘 질화물을 p형 반도체 기판을 패시베이션하는 제2 패시베이션층(400)에 사용할 경우, 인위적으로 음의 고정 전하를 주입할 필요가 있다.
따라서, 차지 인젝션 기술을 이용하여 제2 패시베이션층(400)에 음의 고정 전하를 주입할 수 있다.
구체적 예로, 전하 주입을 원하는 샘플에 DC bias(+)를 걸어주어 플라즈마 상에서 전자들이 샘플로 주입되는 원리를 통해서 패시베이션층에 전하를 주입 및 조절할 수 있다.
따라서, 음의 고정전하가 주입된 제2 패시베이션층(400)은 전기적 패시베이션에 의하여 p형 반도체 기판 또는 p형의 후면 전계 영역을 효과적으로 패시베이션할 수 있다.
한편, 본 발명은 도 1에 도시된 ONO 구조의 패시베이션층(400)이외에도 ON 구조의 패시베이션층도 가능하다. 이 경우, ON 구조의 패시베이션층(400)은 캡핑층(capping layer)을 더 포함할 수 있다.
예컨대, 제2 패시베이션층(400)은 상기 반도체 기판(100) 하부에 위치하는 제1 실리콘 산화물층, 상기 제1 실리콘 산화물층 하부에 위치하는 실리콘 질화물층 및 상기 실리콘 질화물층 하부에 위치하는 캡핑층을 포함할 수 있다.
이때의 캡핑층은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 것을 특징으로 한다. 예를 들어, 캡핑층은 SiC를 포함할 수 있다.
또한, 제2 전극(700)은 반도체 기판(100)과 전기적으로 연결될 수 있다.
예를 들어, 제2 전극(700)은 제2 패시베이션층(400)의 제2 컨택홀을 통해 반도체 기판(100)에 접촉하여 전기적으로 연결될 수 있다.
이러한 제2 전극(700)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다.
이러한 제2 전극(700)은 적어도 하나의 도전성 물질로 이루어져 있고, 이들 도전성 물질의 예는 니켈(Ni), 구리(Cu), 은(Ag), 알루미늄(Al), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나일 수 있지만, 이외의 다른 도전성 금속 물질로 이루어질 수 있다. 예를 들어, 제2 전극(700)은 Al 전극일 수 있다.
또한, 상기 제2 전극(700)과 접하는 상기 반도체 기판(100)의 일 영역은 국부적 후면 전계 영역(800)이 형성된 것을 특징으로 한다.
예를 들어, 이러한 국부적 후면 전계 영역(800)은 제2 전극(700)의 형성 공정에서 형성할 수 있어 제조 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 후면 전계 영역(800)이 제2 전극(700)과 다른 공정에서 형성될 수 있다.
따라서, 후면 전계 영역(800)이 제2 전극(700)과 인접한 부분에서 상대적으로 높은 도핑 농도를 가지고 그 외 부분에서 상대적으로 낮은 도핑 농도를 가지는 선택적 후면 전계 구조(selective back surface field structure)를 가질 수 있다. 다만, 이에 한정되지 않고 후면 전계 영역(800)이 반도체 기판의 후면에서 균일한 도핑 농도를 가지면서 전체적으로 형성되는 균일한 후면 전계 구조(homogeneous back surface field structure)를 가질 수도 있다.
방지층(500)은 상기 제2 컨택홀(도 3의 401) 내에서 상기 제2 패시베이션층(400) 및 상기 제2 전극(700) 사이에 위치할 수 있다. 따라서, 이러한 방지층(500)은 제2 컨택홀 내에서 제2 전극(700)을 감싸는 구조가 될 것이다.
이러한 방지층(500)은 열처리시 상기 제2 패시베이션층(400)의 음의 고정 전하가 상기 제2 전극(700)으로 빠져나가는 것을 방지하는 역할을 한다.
ONO 구조의 제2 패시베이션층(400)은 제2 컨택홀에서 실리콘질화물층(420)이 노출된다. 만일, 방지층(500) 없이 이러한 제2 컨택홀을 통하여 제2 전극(700)이 반도체 기판(100)과 접촉하게 될 경우, 제2 컨택홀 내에서 제2 패시베이션층(400)의 실리콘질화물층(420)이 제2 전극(700)과 직접 접촉될 것이다. 이러한 경우, 열처리를 수행할 경우 제2 패시베이션층(400)에 미리 주입된 음의 고정전하가 제2 전극(700)을 통하여 사라지는 문제점이 발견되었다.
이에, 본 발명은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 방지층(500)을 상기 제2 컨택홀 내에서 상기 제2 패시베이션층(400) 및 상기 제2 전극(700) 사이에 위치시킴으로써, 열처리시 상기 제2 패시베이션층(400)의 음의 고정 전하가 상기 제2 전극으로 빠져나가는 것을 방지할 수 있다.
예를 들어, 방지층(500)은 SiOx 또는 SiC를 포함할 수 있다.
또한, 제2 패시베이션층(400)이 ON 구조일 때에도 상술한 바와 동일하게 방지층(500)에 의해 열처리시 상기 제2 패시베이션층(400)의 음의 고정 전하가 상기 제2 전극으로 빠져나가는 것을 방지할 수 있다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 패시베이션 특성이 향상된 태양전지 제조방법을 공정단계에 따라 나타낸 단면도들이다.
도 2를 참조하면, 반도체 기판(100) 상에 에미터층(200)을 형성한 후, 에미터층(200) 상에 제1 패시베이션층(300)을 형성할 수 있다. 그리고 반도체 기판(100) 하부에 제2 패시베이션층(400)을 형성할 수 있다.
이때의 에미터층(200)은 이온 주입법(ion implantation) 또는 열 확산법 등을 이용하여 반도체 기판(100)의 한쪽 면에 형성할 수 있다. 예컨대, 이온 주입법을 이용하여 p형 반도체 기판의 한쪽 면에 5가 원소의 불순물을 주입하여 n형 에미터층을 형성할 수 있다.
또한, 제1 패시베이션층(300)은 PECVD법 또는 스퍼터링 등의 방법을 이용하여 에미터층(200) 상에 형성할 수 있다.
또한, 제2 패시베이션층(400)은 PECVD법 또는 스퍼터링 등의 방법을 이용하여 반도체 기판(100) 하부에 형성할 수 있다.
예를 들어, 제2 패시베이션층(400)은 상기 반도체 기판(100) 하부에 위치하는 제1 실리콘 산화물층(410), 상기 제1 실리콘 산화물층(410) 하부에 위치하는 실리콘 질화물층(420) 및 상기 실리콘 질화물층(420) 하부에 위치하는 제2 실리콘 산화물층(430)을 포함할 수 있다.
이때, 제2 패시베이션층(400)에 고정 전하를 주입할 수 있다.
예를 들어, 반도체 기판(100)이 p형인 경우, 제2 패시베이션층(400)에 차지 인젝션 기술을 이용하여 음의 고정 전하를 주입할 수 있다.
예를 들어, 플라즈마 차지 인젝션법(plasma charge injection)을 이용하여 제2 패시베이션층(400)의 실리콘 질화물층(420)에 음의 고정 전하를 주입할 수 있다.
예컨대, PECVD 실리콘 질화물은 보통, 큰 밀도의 양 전하들을 포함하기 때문에, 이러한 실리콘 질화물을 p형 반도체 기판(100)의 패시베이션층 물질로 사용할 경우, 인위적으로 음의 고정 전하를 주입할 필요가 있다.
따라서, 음의 고정전하가 주입된 제2 패시베시션층(400)은 전기적 패시베이션에 의하여 p형 반도체 기판(100)을 효과적으로 패시베이션할 수 있다.
도 3을 참조하면, 제2 패시베이션층(400)에 습식 식각 또는 건식 식각 등을 이용하여 제2 컨택홀(301)을 형성할 수 있다.
도 4를 참조하면, 제2 패시베이션층(400)의 제2 컨택홀(401) 내에 방지층(500)을 형성할 수 있다. 이러한 방지층(500)은 제2 컨택홀(401) 내에서 제2 전극(700)이 제2 패시베이션층(400)과 접촉되지 않도록 형성될 수 있다. 예를 들어, 제2 컨택홀(도 3의 301)의 내주면을 따라 방지층(500)을 형성할 수 있고, 이러한 방지층(500) 내에 반도체 기판(100)이 노출된 홀이 존재한다.
이러한 방지층(500)은 제2 컨택홀(도 3의 301)을 방지층 물질을 채운 후에 다시 내부에 습식 식각 또는 건식 식각 등을 이용하여 홀을 형성하는 방법 등의 다양한 방법을 이용하여 형성할 수 있다.
도 5를 참조하면, 제1 전극(600)은 에미터층(200)과 전기적으로 연결되도록 형성할 수 있다.
예를 들어, 제1 패시베이션층(300) 상에 금속페이스트 스크린프린팅, 건조 및 소성 공정을 수행하여 금속전극인 제1 전극(600)을 형성할 수 있는데, 형성된 제1 전극(600)은 제1 패시베이션층(300)을 관통하여 에미터층(200)과 접하게 되어 전기적으로 연결될 수 있다.
구체적 예로, SiNx 패시베이션층 상에 스크린프린팅법을 이용하여 금속 입자, 글래스프릿(glass frit), 유기바인더 및 유기 vehicle을 포함하는 금속 페이스트를 패터닝할 수 있다. 그 다음에 이러한 패터닝된 금속페이스트를 건조하면 유기 vehicle이 증발된다. 그 다음에 소성공정을 거치면 유기 바인더가 먼저 증발 또는 연소된 뒤에 글라스 프릿이 녹게 되어 패시베이션층으로 이동한 뒤에 패시베이션층과 반응하여 금속전극인 제1 전극(600)이 패시베이션층을 뚫고 에미터층(200)과 컨택하면서 형성될 수 있다. 이때의 제1 전극(600)이 패시베이션층(300)을 관통한 부분은 제1 컨택홀(301)로 표시하였다.
또한, 다른 공지된 다양한 코팅법을 이용하여 제1 전극(600)을 형성할 수 있다.
또한, 제2 전극(700)은 반도체 기판(100)과 전기적으로 연결되도록 형성될 수 있다. 예를 들어, 제2 전극(700)은 제2 패시베이션층(400)의 제2 컨택홀을 통하여 반도체 기판과 접하여 형성될 수 있다. 이때 스크린 인쇄법 등 공지된 다양한 코팅법을 이용하여 형성될 수 있다.
이때, 제2 컨택홀의 내주면을 따라 방지층(500)이 형성되어 있는 바, 제2 컨택홀 내에서는 제2 전극(700)은 반도체 기판(100) 하부에 접촉되고, 제2 전극(700)의 측부는 방지층(500)으로 둘러싸인 구조가 될 것이다. 따라서, 제2 전극(700) 및 제2 패시베이션층(400) 사이에 방지층(500)이 위치된 구조가 될 것이다.
그 다음에, 제2 전극(700)이 Al 전극인 경우를 예로 설명하면, 열처리공정이 수행되면, 제2 전극(700)의 함유물인 알루미늄(Al)이 제2 전극(700)과 접촉한 반도체 기판(100) 쪽으로 확산되어 상기 제2 전극(700)과 접하는 상기 반도체 기판(100)의 일 영역은 국부적 후면 전계 영역(800)이 형성될 수 있다. 이 때, 반도체 기판(100)이 p형인 경우, 후면 전계 영역(800)은 반도체 기판(100)과 동일한 도전성 타입인 p형의 도전성 타입을 갖고 있고, 후면 전계 영역(100)의 불순물 농도는 반도체 기판(100)보다 높아 p+의 도전성 타입을 갖는다.
본 발명의 다른 실시예에 따른 패시베이션 특성이 향상된 태양전지를 설명한다.
도 6은 본 발명의 다른 실시예에 따른 패시베이션 특성이 향상된 태양전지를 나타낸 일 단면도이다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 패시베이션 특성이 향상된 태양전지는 반도체 기판(100), 상기 반도체 기판(100) 상에 위치하되, 상기 반도체 기판(100)과 다른 도전형을 갖는 에미터층(200), 상기 에미터층(200) 상에 위치하되, 제1 컨택홀을 포함하는 제1 패시베이션층(300), 상기 제1 컨택홀을 통하여 상기 에미터층(200)과 접하여 전기적으로 연결되는 제1 전극(600), 상기 반도체 기판(100) 하부에 위치하되, 제2 컨택홀을 포함하는 제2 패시베이션층(400) 및 상기 제2 컨택홀을 통하여 상기 반도체 기판(100)과 접하여 전기적으로 연결되는 제2 전극(700)을 포함할 수 있다.
또한, 상기 제1 패시베이션층(300)은 음의 고정 전하가 주입된 것을 특징으로 한다.
또한, 상기 제1 컨택홀 내에서 상기 제1 패시베이션층(300) 및 상기 제1 전극(600) 사이에 위치하여, 열처리시 상기 제1 패시베이션층(300)의 음의 고정 전하가 상기 제1 전극(600)으로 빠져나가는 것을 방지하는 방지층(510)을 더 포함하는 것을 특징으로 한다.
이때의 반도체 기판(100)은 n형 반도체 기판일 수 있다. 예를 들어, 반도체 기판(100)은 n형 실리콘 기판일 수 있다.
또한, 반도체 기판(100)이 n형 반도체 기판인 경우, 에미터층(200)은 p형 에미터층일 수 있다. 예를 들어, 에미터층은 p형 실리콘층일 수 있다.
이때의 제1 패시베이션층(300)은 에미터층(200) 상에 위치할 수 있다. 예를 들어, 제1 패시베이션층(300)은 에미터층(200)을 노출시키기 위한 개구부인 제1 컨택홀을 포함할 수 있다.
예를 들어, 이때의 제1 패시베이션층(300)은 상기 에미터층(200) 상에 위치하는 제1 실리콘 산화물층(310), 상기 제1 실리콘 산화물층(310) 상에 위치하는 실리콘 질화물층(320) 및 상기 실리콘 질화물층(320) 상에 위치하는 제2 실리콘 산화물층(330)을 포함할 수 있다.
또한, 에미터층(200)이 p형인 경우, 제1 패시베이션층(300)은 음의 고정 전하가 주입된 것을 특징으로 한다.
또한, 방지층(510)은 상기 제1 컨택홀 내에서 상기 제1 패시베이션층 및 상기 제1 전극 사이에 위치할 수 있다. 이러한 방지층은 열처리시 상기 제1 패시베이션층의 음의 고정 전하가 상기 제1 전극으로 빠져나가는 것을 방지하는 역할을 한다.
또한, 상기 제2 전극과 접하는 상기 반도체 기판의 일 영역은 국부적 후면 전계 영역이 형성된 것을 특징으로 한다.
한편, 다른 예로 제1 패시베이션층은 상기 에미터층 상에 위치하는 제1 실리콘 산화물층, 상기 제1 실리콘 산화물층 상에 위치하는 실리콘 질화물층 및 상기 실리콘 질화물층 상에 위치하는 캡핑층을 포함할 수 있다. 이때의 캡핑층은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 것을 특징으로 한다. 예를 들어, 이때의 캡핑층은 SiC를 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 ONO 구조를 나타낸 일 단면도이다.
도 7을 참조하면, n형 실리콘 기판(n-Si) 상에 PECVD법을 이용하여 SiO2층, SiNx층 및 SiOx층을 차례로 적층하여 ONO 구조를 제조하였다.
도 8은 도 7의 ONO 구조에 플라즈마 차징 기술을 이용하여 차지 인젝션을 수행 후 C-V 특성을 측정한 그래프이다.
도 8을 참조하면, 플라즈마 차징(plasma charging) 기술을 이용하여 도 7의 ONO 구조에 음의 전하를 주입하여 C-V 특성을 측정하였다.
도 8을 참조하면, 플라즈마 차징 기술에 의해 flatband가 시프트됨을 확인할 수 있다. 따라서, 플라즈마 차징 기술을 이용하여 ONO 구조에 음의 전하가 주입됨을 확인할 수 있다. 따라서, ONO 구조에 주입된 전자로 인해서 positive passivation에서 negative passivation으로 바뀜을 확인할 수 있다.
따라서, 본 발명의 실시예에 따르면, 패시베이션층을 실리콘 산화물층/실리콘 질화물층/실리콘 산화물층 구조(ONO 구조) 또는 실리콘 산화물층/실리콘 질화물층 구조(ON 구조)를 적용하고, 이러한 패시베이션층에 차지 인젝션(charge injection) 기술을 통하여 전하를 주입하여 고정시킴으로써 패시베이션 특성이 향상된 태양전지를 제공할 수 있다.
또한, 패시베이션층과 전극 사이에 방지층을 위치시킴으로써, 열처리시 패시베이션층에 주입된 고정 전하가 상기 전극으로 빠져나가는 것을 방지할 수 있는 구조의 태양전지를 제공할 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 반도체 기판 200: 에미터층
300: 제1 패시베이션층 301: 제1 컨택홀
400: 제2 패시베이션층 401: 제2 컨택홀
410: 제1 실리콘 산화물층 420: 실리콘 질화물층
430: 제2 실리콘 산화물층 500, 510: 방지층
600: 제1 전극 700: 제2 전극
800: 후면 전계 영역
300: 제1 패시베이션층 301: 제1 컨택홀
400: 제2 패시베이션층 401: 제2 컨택홀
410: 제1 실리콘 산화물층 420: 실리콘 질화물층
430: 제2 실리콘 산화물층 500, 510: 방지층
600: 제1 전극 700: 제2 전극
800: 후면 전계 영역
Claims (20)
- 반도체 기판;
상기 반도체 기판 상에 위치하되, 상기 반도체 기판과 다른 도전형을 갖는 에미터층;
상기 에미터층 상에 위치하는 제1 패시베이션층;
상기 에미터층과 전기적으로 연결되는 제1 전극;
상기 반도체 기판 하부에 위치하되, 제2 컨택홀을 포함하는 제2 패시베이션층; 및
상기 제2 컨택홀을 통하여 상기 반도체 기판과 접하여 전기적으로 연결되는 제2 전극을 포함하고,
상기 제2 패시베이션층은 음의 고정 전하가 주입된 것을 특징으로 하고,
상기 제2 컨택홀 내에서 상기 제2 패시베이션층 및 상기 제2 전극 사이에 위치하여, 열처리시 상기 제2 패시베이션층의 음의 고정 전하가 상기 제2 전극으로 빠져나가는 것을 방지하는 방지층을 더 포함하는 것을 특징으로 하고,
상기 제2 패시베이션층은,
상기 반도체 기판 하부에 위치하는 제1 실리콘 산화물층;
상기 제1 실리콘 산화물층 하부에 위치하는 실리콘 질화물층; 및
상기 실리콘 질화물층 하부에 위치하는 제2 실리콘 산화물층을 포함하는 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 반도체 기판은 p형 실리콘 기판인 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 에미터층은 n형 실리콘층인 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지. - 제1항에 있어서,
상기 제1 패시베이션층은 실리콘 질화물층, 실리콘 산화물층 또는 산화 알루미늄층을 포함하는 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지. - 제1항에 있어서,
상기 제1 패시베이션층은 양의 고정 전하를 갖는 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지. - 삭제
- 제1항에 있어서,
상기 방지층은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제7항에 있어서,
상기 방지층은 SiOx 또는 SiC를 포함하는 것을 특징으로 하고, 상기 x는 0보다 큰 실수인 패시베이션 특성이 향상된 태양전지. - 반도체 기판;
상기 반도체 기판 상에 위치하되, 상기 반도체 기판과 다른 도전형을 갖는 에미터층;
상기 에미터층 상에 위치하는 제1 패시베이션층;
상기 에미터층과 전기적으로 연결되는 제1 전극;
상기 반도체 기판 하부에 위치하되, 제2 컨택홀을 포함하는 제2 패시베이션층; 및
상기 제2 컨택홀을 통하여 상기 반도체 기판과 접하여 전기적으로 연결되는 제2 전극을 포함하고,
상기 제2 패시베이션층은 음의 고정 전하가 주입된 것을 특징으로 하고,
상기 제2 컨택홀 내에서 상기 제2 패시베이션층 및 상기 제2 전극 사이에 위치하여, 열처리시 상기 제2 패시베이션층의 음의 고정 전하가 상기 제2 전극으로 빠져나가는 것을 방지하는 방지층을 더 포함하는 것을 특징으로 하고,
상기 제2 패시베이션층은,
상기 반도체 기판 하부에 위치하는 제1 실리콘 산화물층;
상기 제1 실리콘 산화물층 하부에 위치하는 실리콘 질화물층; 및
상기 실리콘 질화물층 하부에 위치하는 캡핑층을 포함하고,
상기 캡핑층은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지. - 제9항에 있어서,
상기 방지층은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제2 전극은 Al을 포함하는 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지. - 제1항에 있어서,
상기 제2 전극과 접하는 상기 반도체 기판의 일 영역은 국부적 후면 전계 영역이 형성된 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지. - 반도체 기판;
상기 반도체 기판 상에 위치하되, 상기 반도체 기판과 다른 도전형을 갖는 에미터층;
상기 에미터층 상에 위치하되, 제1 컨택홀을 포함하는 제1 패시베이션층;
상기 제1 컨택홀을 통하여 상기 에미터층과 접하여 전기적으로 연결되는 제1 전극;
상기 반도체 기판 하부에 위치하되, 제2 컨택홀을 포함하는 제2 패시베이션층; 및
상기 제2 컨택홀을 통하여 상기 반도체 기판과 접하여 전기적으로 연결되는 제2 전극을 포함하고,
상기 제1 패시베이션층은 음의 고정 전하가 주입된 것을 특징으로 하고,
상기 제1 컨택홀 내에서 상기 제1 패시베이션층 및 상기 제1 전극 사이에 위치하여, 열처리시 상기 제1 패시베이션층의 음의 고정 전하가 상기 제1 전극으로 빠져나가는 것을 방지하는 방지층을 더 포함하는 것을 특징으로 하고,
상기 제1 패시베이션층은,
상기 에미터층 상에 위치하는 제1 실리콘 산화물층;
상기 제1 실리콘 산화물층 상에 위치하는 실리콘 질화물층; 및
상기 실리콘 질화물층 상에 위치하는 제2 실리콘 산화물층을 포함하는 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제13항에 있어서,
상기 반도체 기판은 n형 실리콘 기판인 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제13항에 있어서,
상기 에미터층은 p형 실리콘층인 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지. - 삭제
- 제13항에 있어서,
상기 방지층은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제17항에 있어서,
상기 방지층은 SiOx 또는 SiC를 포함하는 것을 특징으로 하고, 상기 x는 0보다 큰 실수인 패시베이션 특성이 향상된 태양전지. - 반도체 기판;
상기 반도체 기판 상에 위치하되, 상기 반도체 기판과 다른 도전형을 갖는 에미터층;
상기 에미터층 상에 위치하되, 제1 컨택홀을 포함하는 제1 패시베이션층;
상기 제1 컨택홀을 통하여 상기 에미터층과 접하여 전기적으로 연결되는 제1 전극;
상기 반도체 기판 하부에 위치하되, 제2 컨택홀을 포함하는 제2 패시베이션층; 및
상기 제2 컨택홀을 통하여 상기 반도체 기판과 접하여 전기적으로 연결되는 제2 전극을 포함하고,
상기 제1 패시베이션층은 음의 고정 전하가 주입된 것을 특징으로 하고,
상기 제1 컨택홀 내에서 상기 제1 패시베이션층 및 상기 제1 전극 사이에 위치하여, 열처리시 상기 제1 패시베이션층의 음의 고정 전하가 상기 제1 전극으로 빠져나가는 것을 방지하는 방지층을 더 포함하는 것을 특징으로 하고,
상기 제1 패시베이션층은,
상기 에미터층 상에 위치하는 제1 실리콘 산화물층;
상기 제1 실리콘 산화물층 상에 위치하는 실리콘 질화물층; 및
상기 실리콘 질화물층 상에 위치하는 캡핑층을 포함하고,
상기 캡핑층은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지. - 제19항에 있어서,
상기 방지층은 실리콘 질화물보다 밴드갭이 큰 물질을 포함하는 것을 특징으로 하는 패시베이션 특성이 향상된 태양전지.
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