KR102060709B1 - 태양 전지의 제조 방법 - Google Patents

태양 전지의 제조 방법 Download PDF

Info

Publication number
KR102060709B1
KR102060709B1 KR1020130028680A KR20130028680A KR102060709B1 KR 102060709 B1 KR102060709 B1 KR 102060709B1 KR 1020130028680 A KR1020130028680 A KR 1020130028680A KR 20130028680 A KR20130028680 A KR 20130028680A KR 102060709 B1 KR102060709 B1 KR 102060709B1
Authority
KR
South Korea
Prior art keywords
heat treatment
passivation film
solar cell
thickness
semiconductor substrate
Prior art date
Application number
KR1020130028680A
Other languages
English (en)
Other versions
KR20140114537A (ko
Inventor
양영성
조성연
정주화
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR1020130028680A priority Critical patent/KR102060709B1/ko
Publication of KR20140114537A publication Critical patent/KR20140114537A/ko
Application granted granted Critical
Publication of KR102060709B1 publication Critical patent/KR102060709B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/186—Particular post-treatment for the devices, e.g. annealing, impurity gettering, short-circuit elimination, recrystallisation
    • H01L31/1864—Annealing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0216—Coatings
    • H01L31/02161—Coatings for devices characterised by at least one potential jump barrier or surface barrier
    • H01L31/02167—Coatings for devices characterised by at least one potential jump barrier or surface barrier for solar cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Abstract

실시예에 따른 태양 전지의 제조 방법은, 반도체 기판을 준비하는 단계; 상기 반도체 기판에 도전형 불순물을 도핑하여 불순물층을 형성하는 단계; 상기 불순물층 위에 원자층 증착법에 의하여 패시베이션 막을 증착하는 단계; 및 상기 패시베이션 막을 열처리하는 단계를 포함한다.

Description

태양 전지의 제조 방법{METHOD FOR MANUFACTURING SOLAR CELL}
본 발명은 태양 전지의 제조 방법에 관한 것으로, 좀더 상세하게는 태양 전지의 특성을 향상할 수 있는 태양 전지의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
태양 전지는 광전 변환을 일으킬 수 있도록 반도체 기판에 도전형 영역 및 이에 전기적으로 연결되는 전극을 형성하여 형성될 수 있다. 그리고 태양 전지에는 특성을 향상하기 위하여 도전형 영역을 패시베이션하는 패시베이션 막, 반사를 방지하기 위한 반사 방지막 등도 형성된다.
그런데 종래 태양 전지에서는 패시베이션 막의 형성 공정이나 그 이후 공정에서 패시베이션 막이 쉽게 변형 또는 손상될 수 있다. 이에 따라 패시베이션 효과가 저하되어 태양 전지의 특성이 저하될 수 있다.
본 발명은 태양 전지의 특성을 향상할 수 있는 태양 전지의 제조 방법을 제공하고자 한다.
실시예에 따른 태양 전지의 제조 방법은, 반도체 기판을 준비하는 단계; 상기 반도체 기판에 도전형 불순물을 도핑하여 불순물층을 형성하는 단계; 상기 불순물층 위에 원자층 증착법에 의하여 패시베이션 막을 증착하는 단계; 및 상기 패시베이션 막을 열처리하는 단계를 포함한다.
본 실시예에 따르면, 패시베이션 막의 증착 후에 열처리를 수행하여 패시베이션 막을 치밀화할 수 있고, 패시베이션 막과 반도체 기판 사이에 형성되는 실리콘 산화물층의 두께를 줄이거나 실리콘 산화물층을 제거할 수 있다. 이에 의하여 패시베이션 막의 패시베이션 효과를 향상시킬 수 있다. 특히, 알루미늄 산화물을 포함하는 패시베이션 막의 경우에 발생할 수 있는 블리스터 현상을 방지할 수 있다.
이에 따라 태양 전지의 다양한 특성(일례로, 개방 전압, 전류 밀도, 효율 등)을 향상할 수 있다.
도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 평면도이다.
도 3은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 흐름도이다.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 5은 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 6은 실시예 6에 따라 제조된 태양 전지의 단면을 촬영한 투과 전자 현미경(TEM) 사진이다.
도 7은 비교예 5에 따라 제조된 태양 전지의 단면을 촬영한 투과 전자 현미경(TEM) 사진이다.
도 8은 실시예 6 및 비교예 5에 따른 유효 수명을 측정하여 나타낸 그래프이다.
도 9는 실시예 및 비교예 5에 따른 implied Voc 결과를 측정하여 나타낸 그래프이다.
도 10은 실시예 6 및 비교예 5에 따른 태양 전지의 전류 밀도를 측정하여 나타낸 그래프이다.
도 11은 실시예 6 및 비교예 5에 따른 태양 전지의 개방 전압을 측정하여 나타낸 그래프이다.
도 12는 실시예 6 및 비교예 5에 따른 태양 전지의 충밀도를 측정하여 나타낸 그래프이다.
도 13은 실시예 6 및 비교예 5에 따른 태양 전지의 효율을 측정하여 나타낸 그래프이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지의 제조 방법을 설명한다. 이하에서는 본 발명의 실시예에 따른 태양 전지의 제조 방법에 의하여 제조된 태양 전지를 먼저 설명한 다음, 본 발명의 실시예에 따른 태양 전지의 제조 방법을 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 평면도이다.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 기판(일례로, 반도체 기판)(이하 "반도체 기판")(110)과, 반도체 기판(110)에 형성되는 불순물층(20, 30)과, 불순물층(20, 30)에 전기적으로 연결되는 전극(24, 34)을 포함할 수 있다. 불순물층(20, 30)은 에미터층(20)과 후면 전계층(30)을 포함할 수 있고, 전극(24, 34)은 에미터층(20)에 전기적으로 연결되는 제1 전극(24)과 후면 전계층(30)에 전기적으로 연결되는 제2 전극(34)을 포함할 수 있다. 이와 함께 태양 전지(100)는 제1 패시베이션 막(21)을 포함하고, 반사 방지막(22), 제2 패시베이션 막(32) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(110)은, 불순물층(20, 30)이 형성되는 영역과 불순물층(20, 30)이 형성되지 않는 부분인 베이스 영역(10)을 포함한다. 베이스 영역(10)은, 일례로 제1 도전형 불순물을 포함하는 실리콘을 포함할 수 있다. 실리콘으로는 단결정 실리콘 또는 다결정 실리콘이 사용될 수 있으며, 제1 도전형 불순물은 일례로 n형일 수 있다. 즉, 베이스 영역(10)은 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 도핑된 단결정 또는 다결정 실리콘으로 이루어질 수 있다.
이와 같이 n형의 불순물을 가지는 베이스 영역(10)을 사용하면, 반도체 기판(110)의 제1 면(이하 "전면")에 p형의 불순물을 가지는 에미터층(20)이 형성되어 pn 접합(junction)을 이루게 된다. 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 전자가 반도체 기판(110)의 제2 면(이하 "후면") 쪽으로 이동하여 제2 전극(34)에 의하여 수집되고, 정공이 반도체 기판(110)의 전면 쪽으로 이동하여 제1 전극(24)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. 그려면, 전자보다 이동 속도가 느린 정공이 반도체 기판(110)의 후면이 아닌 전면으로 이동하여 변환 효율이 향상될 수 있다.
도면에 도시하지는 않았지만, 반도체 기판(110)의 전면 및/또는 후면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(110)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(110)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 반도체 기판(110)과 에미터층(20)의 계면에 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
반도체 기판(110)의 전면 쪽에는 제2 도전형 불순물을 가지는 에미터층(20)이 형성될 수 있다. 본 실시예에서 에미터층(20)은 제2 도전형 불순물로 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 p형 불순물을 사용할 수 있다.
이때, 본 실시예에서 에미터층(20)은, 높은 불순물 농도를 가져 상대적으로 낮은 저항을 가지는 제1 부분(20a)과, 제1 부분(20a)보다 낮은 불순물 농도를 가져 상대적으로 높은 저항을 가지는 제2 부분(20b)을 가질 수 있다. 제1 부분(20a)은 제1 전극(24)의 일부 또는 전체(즉, 적어도 일부)에 접촉 형성되도록 형성된다.
이와 같이, 본 실시예에서는 광이 입사되는 제1 전극(24) 사이에 대응하는 부분에 상대적으로 높은 저항의 제2 부분(20b)를 형성하여 얕은 에미터(shallow emitter)를 구현한다. 이에 의하여 태양 전지(100)의 전류 밀도를 향상할 수 있다. 이와 함께, 제1 전극(24)과 인접하는 부분에 상대적으로 낮은 저항의 제1 부분(20a)을 형성하여 제1 전극(24)과의 접촉 저항을 저감시킬 수 있다. 즉, 본 실시예의 에미터층(20)은 선택적 에미터 구조에 의하여 태양 전지(100)의 효율을 최대화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 에미터층(20)이 균일한 도핑 농도를 가지는 균일한 에미터(homogeneous emitter) 구조를 가질 수도 있다. 또한, 본 실시예에서는 에미터층(20)이 반도체 기판(110)의 전면 쪽에만 형성되지만 본 발명이 이에 한정되는 것은 아니다. 즉, 에미터층(20)이 후면으로 연장되어 태양 전지(100)가 후면 전극형 구조를 가질 수도 있다.
반도체 기판(110) 위에, 좀더 정확하게는 반도체 기판(110)에 형성된 에미터층(20) 위에 제1 패시베이션 막(21), 반사 방지막(22) 및 제1 전극(24)이 형성된다.
제1 패시베이션 막(21) 및 반사 방지막(22)은 제1 전극(24)이 형성된 부분을 제외하고 실질적으로 반도체 기판(110)의 전면 전체에 형성될 수 있다.
제1 페이베이션 막(21)은 에미터층(20)의 표면 또는 벌크 내에 존재하는 결함을 부동화 한다. 제1 패시베이션 막(21)은 에미터층(20)에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다.
본 실시예에서는 제1 패시베이션 막(21)은 p형인 에미터층(20)의 패시베이션에 적합한 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물 등을 포함할 수 있다. 이러한 산화물은 패시베이션 막으로 사용되는 다른 물질들에 비하여 음전하가 많아 전계 효과 패시베이션(field effect passivation)을 유도할 수 있다. 이에 의하여 p형인 에미터층(20)을 효과적으로 패시베이션 할 수 있다. 특히, 효과적인 패시베이션이 가능하고 제조가 용이하므로 알루미늄 산화물을 사용할 수 있다.
본 실시예에서 제1 패시베이션 막(21)은 원자층 증착법에 의하여 증착된 후에 열처리하여 형성되어 치밀화된 구조를 가지게 된다. 그리고 반도체 기판(110)(좀더 상세하게는 에미터층(20))과 제1 패시베이션 막(21) 사이에는 제1 패시베이션 막(21) 형성 시에 형성되는 실리콘 산화물층(210)이 위치할 수 있다. 본 실시예에서는 제1 패시베이션 막(21)을 형성하기 위한 증착 후에 열처리에 의하여 실리콘 산화물층(210) 또한 치밀화하여 그 두께를 줄일 수 있고, 바람직하게는 실리콘 산화물층(210)을 제거할 수도 있다. 즉, 본 실시예에서 에미터층(20)과 제1 패시베이션 막(21) 사이에 위치한 실리콘 산화물층(210)은 1.5nm 이하의 두께를 가질 수 있고, 일례로, 0.01nm 내지 1nm의 두께를 가질 수 있다. 이에 대해서는 태양 전지의 제조 방법에서 좀더 상세하게 설명한다.
반사 방지막(22)은 반도체 기판(110)의 전면으로 입사되는 광의 반사율을 감소시킨다. 반도체 기판(110)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 베이스부(10)와 에미터층(20)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다.
방사 방지막(22)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(22)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 이때, 반사 방지막(22)으로는 쉽게 형성할 수 있고 높은 반사 특성을 가지는 실리콘 질화막 또는 수소를 포함한 실리콘 질화막을 사용할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반사 방지막(22)이 다양한 물질을 포함할 수 있음은 물론이다.
제1 전극(24)은 반사 방지막(22)에 형성된 개구부를 통하여(즉, 반사 방지막(22)을 관통하여) 에미터층(20)에 전기적으로 연결된다. 이러한 제1 전극(24)은 다양한 형상을 가지도록 형성될 수 있는데 이에 대해서는 도 2를 참조하여 다시 설명한다.
반도체 기판(110)의 후면 쪽에는 반도체 기판(110)보다 높은 도핑 농도로 제1 도전형 불순물을 포함하는 후면 전계층(30)이 형성된다. 본 실시예에서 후면 전계층(30)은 제1 도전형 불순물로 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 n형 불순물을 사용할 수 있다.
이때, 본 실시예에서 후면 전계층(30)은 높은 불순물 농도를 가져 상대적으로 낮은 저항을 가지는 제1 부분(30a)과, 제1 부분(30a)보다 낮은 불순물 농도를 가져 상대적으로 높은 저항을 가지는 제2 부분(30b)을 가질 수 있다. 제1 부분(30a)은 제2 전극(34)의 일부 또는 전체(즉, 적어도 일부)에 접촉 형성되도록 형성된다.
이와 같이, 본 실시예에서는 제2 전극(34) 사이에 대응하는 부분에 상대적으로 높은 저항의 제2 부분(30b)를 형성하여 정공과 전자의 재결합을 방지할 수 있다. 이에 의하여 태양 전지(100)의 전류 밀도를 향상할 수 있다. 이와 함께, 제2 전극(34)과 인접하는 부분에 상대적으로 낮은 저항의 제1 부분(30a)을 형성하여 제2 전극(34)과의 접촉 저항을 저감시킬 수 있다. 즉, 본 실시예의 후면 전계층(30)은 선택적 후면 전계 구조에 의하여 태양 전지(100)의 효율을 최대화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 후면 전계층(30)이 균일한 도핑 농도를 가지는 균일한 후면 전계(homogeneous back surface field) 구조를 가질 수도 있다. 또는, 후면 전계층(30)이 반도체 기판(110)의 후면에서 제2 전극(34)과 인접한 부분에서만 국부적으로 형성되는 국부적 후면 전계(local back surface field) 구조를 가질 수도 있다.
이와 함께 반도체 기판(110)의 후면에는 제2 패시베이션 막(32)과 제2 전극(34)이 형성될 수 있다.
제2 패시베이션 막(32)은 제2 전극(34)이 형성된 부분을 제외하고 실질적으로 반도체 기판(110)의 후면 전체에 형성될 수 있다. 이러한 제2 패시베이션 막(32)은 반도체 기판(110)의 후면에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다.
이러한 제2 패시베이션 막(32)은 광이 투과될 수 있도록 투명한 절연 물질로 이루어질 수 있다. 따라서, 이러한 제2 패시베이션 막(32)을 통하여 반도체 기판(110)의 후면을 통해서도 광이 입사될 수 있도록 하여 태양 전지(100)의 효율을 향상할 수 있다. 일례로, 제2 패시베이션 막(32)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 패시베이션 막(32)이 다양한 물질을 포함할 수 있음은 물론이다.
제2 전극(34)은 제2 패시베이션 막(32)에 형성된 개구부를 통하여(즉, 제2 패시베이션 막(32)을 관통하여) 후면 전계층(30)에 전기적으로 연결된다. 이러한 제2 전극(34)은 다양한 형상을 가지도록 형성될 수 있다. 즉, 본 실시예에 따른 제1 전극(24) 및/또는 제2 전극(34)은 다양한 평면 형상을 가질 수 있는데, 그 일 예를 도 2를 참조하여 설명한다. 제1 전극(24) 및 제2 전극(34)은 서로 다른 폭, 피치 등을 가질 수는 있지만, 그 기본 형상은 유사할 수 있다. 이에 따라 도 2에서는 제1 전극(24)을 위주로 설명하며, 제2 전극(34)에 대한 설명을 생략한다. 이하의 설명은 제1 및 제2 전극(24, 34)에 공통적으로 적용될 수 있다. 또는 제1 전극(24)은 아래와 같은 형상을 가지고 제2 전극(34)은 반도체 기판(110)의 후면 상에 전체적으로 형성될 수도 있다.
도 2를 참조하면, 제1 전극(24)은 제1 피치(P1)를 가지면서 서로 평행하게 배치되는 복수의 핑거 전극(24a)을 포함할 수 있다. 이와 함께 전극(24)은 핑거 전극들(24a)과 교차하는 방향으로 형성되어 핑거 전극(24a)을 연결하는 버스바 전극(24b)을 포함할 수 있다. 이러한 버스 전극(24b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 제1 피치(P1)보다 더 큰 제2 피치(P2)를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(24a)의 폭(W1)보다 버스바 전극(24b)의 폭(W2)이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니며 동일한 폭을 가질 수 있다. 상술한 제1 전극(24)의 형상은 일례로 제시한 것에 불과하며, 본 발명이 이에 한정되는 것은 아니다.
단면 상으로 볼 때, 핑거 전극(24a) 및 버스바 전극(24b)이 모두 반사 방지막(22)(제2 전극(34)일 경우에는 제2 패시베이션 막(32), 이하 동일)을 관통하여 형성될 수도 있다. 또는, 핑거 전극(24a)이 반사 방지막(22)을 관통하고 버스바 전극(24b)은 반사 방지막(22) 상에서 형성될 수 있다.
상술한 바와 같이, 본 실시예에서는 p형의 에미터층(20)을 패시베이션하는 제1 패시베이션 막(21)이 p형의 에미터층(20)을 패시베이션하는 데 적합한 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물 등을 포함한다. 이러한 제1 페시베이션 막(21)은 저온에서 증착이 가능한 원자층 증착법에 의하여 증착된 후에 열처리하여 형성된다. 이에 의하여 제1 패시베이션 막(21)이 치밀화된 구조를 가질 수 있으며 제1 패시베이션 막(21)을 형성하는 공정에서 발생할 수 있는 문제(일례로, 알루미늄 산화물을 포함하는 제1 패시베이션 막(21)을 형성하는 경우에 발생할 수 있는 블리스터(blister) 현상)을 방지할 수 있다. 이에 따라 태양 전지(100)의 전류 밀도, 개방 전압, 효율 등을 향상할 수 있다. 이를 도 3, 그리고 도 4a 내지 도 4f를 참조하여 태양 전지(100)의 제조 방법을 설명하면서 상세하게 설명한다.
도 3은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 흐름도이고, 도 4a 내지 도 4f는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 3을 참조하면, 본 실시예에 따른 태양 전지의 제조 방법은, 기판을 준비하는 단계(ST10), 불순물층을 형성하는 단계(ST20), 제1 패시베이션 막을 형성하는 단계(ST30), 반사 방지막 및 제2 패시베이션 막을 형성하는 단계(ST40) 및 전극을 형성하는 단계(ST50)를 포함한다. 각 단계들을 도 4a 내지 도 4f를 참조하여 상세하게 설명한다.
먼저, 도 4a에 도시한 바와 같이, 기판을 준비하는 단계(ST10)에서는 제1 도전형 불순물을 가지는 반도체 기판(110)을 준비한다. 본 실시예에서 반도체 기판(110)은 n형의 불순물을 가지는 실리콘으로 이루어질 수 있다. n형의 불순물로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 사용될 수 있다.
도면에 도시하지는 않았지만, 반도체 기판(110)의 전면 및 후면 중 적어도 어느 하나의 면이 텍스쳐링될 수 있다.
텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(110)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(110)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(110)에 손상이 발생할 수 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(110)을 텍스쳐링 할 수 있다.
이어서, 도 4b에 도시한 바와 같이, 불순물층을 형성하는 단계(ST20)에서는 불순물층인 에미터층(20) 및 후면 전계층(30) 중 적어도 하나를 형성한다.
즉, 본 실시예에서는 이온 주입법, 열 확산법 등의 다양한 방법에 의하여 도전형 불순물을 반도체 기판(110)에 도핑하여 에미터층(20) 및 후면 전계층(30)을 형성될 수 있다. 이때, 반도체 기판(110)의 전면 및 양면에 서로 다른 불순물을 도핑하기에 적합한 이온 주입법이 사용될 수 있다. 일례로, 콤 마스크(comb mask)를 사용하여 이온 주입하는 등의 방법으로 선택적 구조의 에미터층(20) 및 후면 전계층(30)을 형성할 수 있다.
다른 예로, 불순물층을 형성하는 단계(ST20)에서는 반도체 기판(110)에 에미터층(20)만을 형성할 수도 있다. 후면 전계층(30)은 추후의 단계에서 형성될 수 있는데, 일례로, 제2 전극(34)의 형성 과정 등에서 제2 전극(34)에 포함된 물질을 확산하는 방법 등에 의하여 형성할 수 있다.
에미터층(20)은 제2 도전형 불순물인 p형 불순물을 포함하여 p형의 도전형을 가질 수 있다. p형의 불순물로는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다.
후면 전계층(30)은 베이스 영역(10)보다 높은 도핑 농도를 가지도록 n형의 불순물을 가질 수 있다. n형의 불순물로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 사용될 수 있다.
이어서, 도 4c 및 도 4d에 도시한 바와 같이, 제1 패시베이션 막을 형성하는 단계(ST30)에서는 제1 패시베이션 막(21)을 형성한다. 이때, 제1 패시베이션 막을 형성하는 단계(ST30)는 증착하는 단계(ST32)와 열처리하는 단계(ST34)를 포함할 수 있다. 이를 좀더 상세하게 설명한다.
먼저, 도 4c에 도시한 바와 같이, 증착하는 단계(ST32)에서는 원자층 증착법에 의하여 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물을 증착하여 제1 패시베이션 막(21)을 형성한다. 일례로, 알루미늄 산화물층은 트리메틸알루미늄(TMA) 등과 같은 전구체 물질과 산화제(일례로, H2O) 등을 이용한 원자층 증착법에 의하여 형성될 수 있다.
원자층 증착법은 원자층을 한 층씩 늘려 층을 형성하는 기술로, 표면 결함 밀도가 높고 막 치밀도가 우수하며 안정성이 우수한 막을 형성할 수 있다. 또한, 300 내지 500℃의 낮은 온도에서 증착이 가능하여 저온 공정에 의하여 비용을 절감하고 안정성을 향상할 수 있다.
이때, 본 실시예에서는 원하는 두께보다 두껍게 증착막(21a)을 형성한다. 이는 이후의 열처리에 의하여 증착막(21a)이 치밀화되면서 두께가 줄어드는 것을 고려한 것이다. 일례로, 증착막(21a)의 두께(T1)는 12nm 내지 30nm(좀더 상세하게는, 18nm 내지 25nm)일 수 있다.
그리고 원자층 증착법에 의하여 증착막(21a)을 형성할 때 반도체 기판(110)을 구성하는 실리콘과 원자층 증착법에 사용되는 산소가 반응하여 반도체 기판(110)과 증착막(21a) 사이에 실리콘 산화물층(21b)이 형성될 수 있다. 일례로, 실리콘 산화물층(21b)의 두께(T2)는 2nm 내지 5nm(심할 경우 4 내지 5nm)일 수 있다. 이러한 실리콘 산화물층(21b)은 원자층 증착법에 의하여 증착막(21a)을 형성할 때 불가피하게 형성되는 층이지만, 제1 패시베이션 막(21)의 패시베이션의 특성을 저하할 수 있는 층이다.
이어서, 도 4d에 도시한 바와 같이, 열처리하는 단계(ST32)에서는 원자층 증착법에 의하여 형성된 증착막(도 4c의 참조부호 (21a) 참조, 이하 동일)을 열처리에 의하여 치밀화하여 제1 패시베이션 막(21)을 형성한다.
열처리하는 단계(ST34)에서는 원자층 증착법의 공정 온도보다 높은 온도로 수행되어 증착막(21a)의 아웃개싱(out gasing)이 일어날 수 있도록 한다. 이에 따라 증착막(21a)의 치밀화가 이루어질 수 있다. 이에 따라 증착막(21a)의 두께(T1)보다 제1 패시베이션 막(21)의 두께(T3)가 더 작아지게 된다. 일례로, 증착막(21a)의 두께(T1)에 대한 제1 패시베이션 막(21)의 두께(T3)의 비율(T3/T1)은 0.6~0.8일 수 있고, 제1 패시베이션 막(21)의 두께(T3)가 8nm 내지 20nm(좀더 정확하게는 8nm 내지 15nm)일 수 있다.
그리고 열처리하는 단계(ST34)에서의 아웃개싱 효과에 의하여 반도체 기판(110)과 증착막(21a) 사이에 위치한 실리콘 산화물층(21b) 또한 두께가 줄어들거나, 실리콘 산화물층(21b)을 제거할 수 있다. 즉, 열처리하는 단계(ST34) 이전의 실리콘 산화물층(21b)의 두께(T2)보다 열처리하는 단계(ST34) 이후의 실리콘 산화물층(21b)의 두께(T4)가 더 작아지게 된다. 일례로, 열처리하는 단계(ST34) 이후에 실리콘 산화물층(210)의 두께(T4)는 1.5nm 이하일 수 있고, 일례로, 0.01nm 내지 1nm일 수 있다.
좀더 상세하게는, 열처리로(furnace)에 증착막(21a)이 형성된 반도체 기판(110)을 넣은 후에, 10℃/분 내지 20℃/분의 속도로 온도를 상승시켜 400℃ 내지 600℃의 열처리 온도에 도달하게 한다. 온도 상승 속도가 10℃/분 미만이면 공정 시간이 길어질 수 있고, 20℃/분을 초과하면 반도체 기판(110)에 열 응력이 가해질 수 있다. 그리고 400℃ 내지 600℃의 열처리 온도에 도달한 후에 30분 내지 1시간 동안 유지하여 열처리할 수 있다. 열처리 온도가 400℃ 미만이면, 증착막(21a)을 치밀화하는 효과가 충분하지 않을 수 있다. 열처리 온도가 600℃를 초과하면, 태양 전지의 특성이 저하될 수 있으며 공정 온도가 높아져서 공정 시간이 길어지고 비용이 증가할 수 있다. 열처리 시간은 열처리에 의한 효과가 충분히 달성되고 공정 시간이 지나치게 커지지 않도록 하는 시간으로 결정된 것이다.
400℃ 내지 600℃에서의 열처리가 끝난 후에는 온도를 낮추는 공정 없이 열처리로에서 제1 패시베이션 막(21)이 형성된 반도체 기판(110)을 바로 빼내서 공정 시간을 줄이고 냉각 효과에 의하여 제1 패시베이션 막(21)의 치밀화 정도를 좀더 향상할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 400℃ 내지 600℃에서의 열처리가 끝난 후에 별도로 온도를 낮추는 공정을 더 수행할 수도 있다.
열처리하는 단계(ST34)의 가스 분위기는 질소 가스 분위기일 수 있다. 질소 가스 이외의 다른 가스가 사용되면 반도체 기판(110)과의 반응 등에 의하여 원하지 않는 층이 발생할 수 있기 때문이다.
이와 같이 본 실시예에 따르면 원자층 증착법에 의하여 증착을 수행한 후에 열처리를 수행하여 제1 패시베이션 막(21)을 형성한다. 이에 의하여 제1 패시베이션 막(21)이 치밀화된 구조를 가지며 실리콘 산화물층(210)의 두께를 줄이거나 실리콘 산화물층(210)을 제거하여 패시베이션 효과를 증가시킬 수 있다.
그리고 본 실시예에서는 알루미늄 산화물을 포함하는 제1 패시베이션 막(21)을 형성할 때 발생할 수 있는 블리스터 현상을 방지할 수 있다. 이를 좀더 상세하게 설명한다. 알루미늄 산화물은 그 자체로는 안정적인 배열을 가지지만, 제1 패시베이션 막(21)을 형성하는 공정 또는 이후의 공정에서 부풀어오르는 블리스터 현상이 쉽게 발생될 수 있다. 이와 같이 블리스터 현상이 발생하면 제1 패시베이션 막(21)이 부풀어올라 충분한 패시베이션 효과를 나타내기 어렵고, 이에 따라 태양 전지의 충밀도를 저하시킬 수 있다. 이에 따라 본 실시예에서는 증착막(21a)의 증착 후에 치밀화를 위한 열처리를 수행하여 제1 패시베이션 막(21)을 치밀화하는 것에 의하여 블리스터를 방지할 수 있다.
이어서, 도 4e에 도시한 바와 같이, 반사 방지막 및 제2 패시베이션 막을 형성하는 단계(ST40)에서 반사 방지막(22) 및 제2 패시베이션 막(32)을 각기 반도체 기판(110)의 전면 및 후면에 형성한다. 이러한 반사 방지막(22) 및 제2 패시베이션 막(32)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.
이어서, 도 4f에 도시한 바와 같이, 전극을 형성하는 단계(ST50)에서는, 반도체 기판(110)의 전면에 에미터층(20)에 접촉하는 제1 전극(24)을 형성하고, 반도체 기판(110)의 후면에 후면 전계층(30)에 접촉하는 제2 전극(34)을 형성한다.
제1 패시베이션 막(21) 및 반사 방지막(22)에 개구부를 형성하고 개구부 내에 도금법, 증착법 등의 다양한 방법으로 제1 전극(24)을 형성할 수 있다. 그리고 제2 패시베이션 막(32)에 개구부를 형성하고, 이 개구부 내에 도금법, 증착법 등의 다양한 방법으로 제2 전극(34)을 형성할 수 있다.
또는, 제1 및 제2 전극 형성용 페이스트를 제1 패시베이션 막(21) 및 반사 방지막(22)과 제2 패시베이션 막(32) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(24, 34)을 형성하는 것도 가능하다. 이 경우에는 별도로 개구부를 형성하는 공정을 수행하지 않아도 된다.
본 실시예에 따른 태양 전지(100)의 제조 방법에 따르면, 제1 패시베이션 막(21)을 치밀화하고 블리스터 현상을 방지할 수 있어, 제1 패시베이션 막(21)의 패시베이션 효과를 충분하게 구현할 수 있다. 이에 따라, 태양 전지(100)의 전류 밀도, 수명 및 개방 전압을 향상할 수 있다.
상술한 실시예에서는 불순물층인 에미터층(20) 및 후면 전계층(30)을 형성하고, 제1 패시베이션 막(21)을 형성한 다음, 반사 방지막(22) 및 제2 패시베이션 막(32)을 형성하고, 그 후에 제1 및 제2 전극(24, 34)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 에미터층(20), 후면 전계층(30), 반사 방지막(22), 제2 패시베이션 막(32), 제1 전극(24), 제2 전극(34)의 형성 순서는 다양하게 변형될 수 있다.
상술한 실시예에서는 전면에 위치한 에미터층(20)을 패시베이션하는 제1 패시베이션 막(21)이 알루미늄 산화물, 지르코늄 산화물, 또는 하프늄 산화물을 포함하는 실시예를 제시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 즉, 후면 전계층(30)을 패시베이션하는 제2 패시베이션 막(32)이 알루미늄 산화물, 지르코늄 산화물, 또는 하프늄 산화물을 포함할 수 있다. 이러한 실시예를 도 5를 참조하여 설명한다.
도 5은 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 5을 참조하면, 본 실시예에 따른 태양 전지(102)는, 반도체 기판(110)과, 반도체 기판(110)에 형성되는 에미터층(20) 및 후면 전계층(30)과, 이에 전기적으로 연결되는 제1 전극(24) 및 제2 전극(34)을 포함할 수 있다. 이와 함께 태양 전지(100)는 반사 방지막(22), 제2 패시베이션 막(32) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.
본 실시예에서는, 도 1의 실시예와 반대로, 반도체 기판(110) 및 후면 전계층(30)이 p형을 가지고, 에미터층(20)이 n형을 가진다. n형 또는 p형을 가지도록 하는 불순물의 종류 등은 상술한 바와 동일하므로 상세한 설명을 생략한다.
도면에 도시되지는 않았지만, 반도체 기판(110)의 전면에는 텍스쳐링에 의한 요철 구조가 형성될 수 있다.
반사 방지막(22)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(22)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일례로, 반사 방지막(22)은 실리콘 질화막 또는 수소를 포함한 실리콘 질화막으로 이루어질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반사 방지막(22)이 다양한 물질을 포함할 수 있음은 물론이다. 그리고 반도체 기판(110)과 반사 방지막(22) 사이에 패시베이션을 위한 제1 패시베이션 막(도시하지 않음)을 더 구비할 수도 있다.
이때, 본 실시예에서는 p형의 도전형 영역인 후면 전계층(30)을 패시베이션 하는 제2 패시베이션 막(32)은 알루미늄 산화물, 지르코늄 산화물, 또는 하프늄 산화물을 포함하며 치밀화된 구조를 가질 수 있다. 그리고 반도체 기판(110)(좀더 상세하게는 후면 전계층(30))과 제2 패시베이션 막(32) 사이에는 제2 패시베이션 막(32) 형성 시에 형성되는 실리콘 산화물층(310)이 위치할 수 있다. 실리콘 산화물층(310) 및 제2 패시베이션 막(32)의 물질, 특성, 제조 방법 등은 도 1의 실시예에의 실리콘 산화물층(210) 및 제1 패시베이션 막(21)과 유사하므로 상세한 설명을 생략한다.
이와 같이, p형의 도전형 영역인 후면 전계층(30)을 패시베이션하는 제2 패시베이션 막(32)이 치밀화된 구조의 알루미늄 산화물을 포함하면, 패시베이션의 효과를 우수하게 유지하면서도 제2 패시베이션 막(32)의 형성을 위한 비용 및 공정 시간을 저감할 수 있고, 블리스터 현상을 방지할 수 있다. 이에 따라 태양 전지(102)의 특성 및 생산성을 향상할 수 있다.
이하에서는 본 발명의 실험예를 통하여 본 발명을 좀더 상세하게 설명한다. 그러나 아래의 실험예는 본 발명을 예시하는 것에 불과하며 본 발명이 아래 실험예에 한정되는 것은 아니다.
<실험예 1>
실시예 1
n형의 반도체 기판을 준비하였다. 반도체 기판의 전면에 보론(B)을 도핑하여 에미터층을 형성하였다. 그리고 반도체 기판의 후면에 인(P)을 도핑하여 후면 전계층을 형성하였다. 반도체 기판의 전면에 원자층 증착법을 이용하여 30nm 두께의 알루미늄 산화물층을 형성한 다음 분당 20℃의 속도로 가열하여 400℃까지 도달한 다음 30분 동안 유지하여 제1 패시베이션 막을 형성하였다. 실리콘 질화막을 포함하는 반사 방지막을 형성하였고, 반도체 기판의 후면에 실리콘 산화막 및 실리콘 질화막을 포함하는 제2 패시베이션막을 형성하였다.
실시예 2
제1 패시베이션 막을 형성하는 단계의 증착 단계에서 알루미늄 산화물을 16nm의 두께로 형성하고 열처리하는 단계에서 열처리 시간이 60분인 것을 제외하고는 실시예 1과 동일한 방법으로 태양 전지를 제조하였다.
실시예 3
제1 패시베이션 막을 형성하는 단계의 열처리 시간이 60분인 것을 제외하고는 실시예 1과 동일한 방법으로 태양 전지를 제조하였다.
실시예 4
제1 패시베이션 막을 형성하는 단계의 증착 단계에서 알루미늄 산화물을 16nm의 두께로 형성하는 것을 것을 제외하고는 실시예 1과 동일한 방법으로 태양 전지를 제조하였다.
실시예 5
제1 패시베이션 막을 형성하는 단계의 증착 단계에서 알루미늄 산화물을 22nm의 두께로 형성하고 열처리하는 단계에서 열처리 온도를 600℃로 유지하고 열처리 시간을 45분인 것을 제외하고는 실시예 1과 동일한 방법으로 세 개의 태양 전지를 제조하였다.
비교예 1
제1 패시베이션 막을 형성하는 단계의 증착 단계에서 알루미늄 산화물을 16nm의 두께로 형성하고 열처리하는 단계에서 열처리 온도를 800℃로 유지하고 열처리 시간이 60분인 것을 제외하고는 실시예 1과 동일한 방법으로 세 개의 태양 전지를 제조하였다.
비교예 2
제1 패시베이션 막을 형성하는 단계의 증착 단계에서 알루미늄 산화물을 16nm의 두께로 형성하고 열처리하는 단계에서 열처리 온도를 800℃로 유지하는 것을 제외하고는 실시예 1과 동일한 방법으로 세 개의 태양 전지를 제조하였다.
비교예 3
제1 패시베이션 막을 형성하는 단계의 열처리하는 단계에서 열처리 온도를 800℃로 유지하는 것을 제외하고는 실시예 1과 동일한 방법으로 세 개의 태양 전지를 제조하였다.
비교예 4
제1 패시베이션 막을 형성하는 단계의 열처리하는 단계에서 열처리 온도를 800℃로 유지하고 열처리 시간이 60분인 것을 제외하고는 실시예 1과 동일한 방법으로 태양 전지를 제조하였다.
실시예 1 내지 5, 그리고 비교예 1 내지 4에 따른 태양 전지의 implied Voc를 측정하여 그 결과를 아래 표 1에 나타내었다.
열처리 온도[℃] 열처리 시간[분] 알루미늄 산화물층 두께[nm] Implied Voc[mV]
실시예 1 400 30 30 676.6
실시예 2 400 60 16 677.6
실시예 3 400 60 30 674.0
실시예 4 400 30 16 678.0
실시예 5 600 45 22 664.0
600 45 22 658.3
600 45 22 659.5
비교예 1 800 60 16 598.6
비교예 2 800 30 16 603.6
비교예 3 800 30 30 603.6
비교예 4 800 60 30 601.6
표 1을 참조하면, 실시예 1 내지 5에 따른 태양 전지가 비교예 1 내지 4에 따른 태양 전지에 비하여 아주 높은 implied Voc를 가지는 것을 알 수 있다. 즉, 원자층 증착을 한 후에 400℃ 내지 600℃에서 열처리를 하여 implied Voc 특성을 향상시켜 태양 전지의 특성을 향상할 수 있음을 알 수 있다. 반면, 열처리 온도가 800℃인 비교예 1 내지 4에서는 implied Voc가 낮은 값을 가짐을 알 수 있다.
<실험예 2>
실시예 6
제1 패시베이션 막을 형성하는 단계의 증착 단계에서 알루미늄 산화물을 15nm의 두께로 형성하고 열처리하는 단계에서 열처리 온도가 600℃이고 열처리 시간이 60분인 것을 제외하고는 실시예 1과 동일한 방법으로 태양 전지를 제조하였다.
비교예 5
제1 패시베이션 막을 형성하는 단계의 증착 단계에서 알루미늄 산화물을 15nm의 두께로 형성하고 열처리하는 단계를 수행하지 않는 것을 제외하고는 실시예 6과 동일한 방법으로 태양 전지를 제조하였다.
실시예 6 및 비교예 5에 따라 제조된 태양 전지의 단면을 촬영한 투과 전자 현미경(TEM) 사진을 도 6 및 도 7에 나타내었다. 도 6을 참조하면, 실시예 6에서는 열처리 단계에 의하여 알루미늄 산화물층이 치밀화되어 제1 패시베이션 막이 12nm의 두께를 가지고 실리콘 산화물층이 0.8nm의 두께를 가지는 것을 알 수 있다. 반면, 도 7를 참조하면, 비교예 5에서는 알루미늄 산화물층이 제1 패시베이션 막보다 덜 치밀하여 15nm의 두께를 가지고 실리콘 산화물층이 2.6nm의 두께를 가지는 것을 알 수 있다. 즉, 본 발명에 따르면 p형의 불순물층을 패시베이션하는 제1 패시베이션 막이 치밀화된 구조를 가져서 태양 전지의 특성을 향상하고 블리스터 현상을 방지할 수 있음을 알 수 있다.
실시예 6 및 비교예 5에 따른 유효 수명 및 implied Voc 결과를 측정하여 그 결과를 각기 도 8 및 도 9에 나타내었다. 그리고 실시예 6 및 비교예 5에 따른 태양 전지의 전류 밀도, 개방 전압, 충밀도 및 효율의 그래프를 각기 도 10 내지 13에 나타내었다.
도 8을 참조하면, 실시예 6에 따른 태양 전지는 비교예 5에 따른 태양 전지보다 매우 긴 유효 수명을 가지는 것을 알 수 있다. 도 9을 참조하면, 실시예 6에 따른 태양 전지는 비교예 5에 따른 태양 전지보다 매우 높은 implied Voc를 가지는 것을 알 수 있다.
도 10 내지 도 13을 참조하면, 실시예 6에 따른 태양 전지는, 비교예 5에 따른 태양 전지와 충밀도가 유사한 수준이며, 비교예 5에 따른 태양 전지보다 매우 우수한 전류 밀도, 개방 전압 및 효율을 가짐을 알 수 있다. 좀더 구체적으로, 도 10을 참조하면, 실시예 6에 따른 태양 전지의 전류 밀도가 비교예 5에 따른 태양 전지의 전류 밀도보다 0.1mA 정도 높은 수준이다. 도 11를 참조하면, 실시예 6에 따른 태양 전지의 개방 전압이 비교예 5에 따른 태양 전지의 개방 전압보다 3.5mA 정도 높은 수준이다. 그리고 도 12를 참조하면, 실시예 6에 따른 태양 전지의 충밀도가 비교예 5에 따른 태양 전지보다 높은 것을 알 수 있다. 이에 따라, 도 13을 참조하면, 실시예 6에 따른 태양 전지의 효율이 비교예 5에 따른 태양 전지의 효율보다 0.2% 정도 높은 수준이다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
110: 반도체 기판
10: 베이스 영역
20: 에미터층
21: 제1 패시베이션 막
22: 반사 방지막
24: 제1 전극
30: 후면 전계층
32: 제2 패시베이션 막
34: 제2 전극

Claims (16)

  1. 반도체 기판을 준비하는 단계;
    상기 반도체 기판에 도전형 불순물을 도핑하여 불순물층을 형성하는 단계;
    상기 불순물층 위에 원자층 증착법에 의하여 패시베이션 막을 증착하는 단계; 및
    상기 패시베이션 막을 열처리하는 단계
    를 포함하고,
    상기 열처리하는 단계가 질소 가스 분위기에서 이루어지는 태양 전지의 제조 방법.
  2. 제1항에 있어서,
    상기 열처리하는 단계에서 열처리 온도가 400℃ 내지 600℃인 태양 전지의 제조 방법.
  3. 제2항에 있어서,
    상기 열처리하는 단계에서 열처리 시간이 30분 내지 1시간인 태양 전지의 제조 방법.
  4. 제2항에 있어서,
    상기 열처리하는 단계에서 열처리 온도까지 도달하기 전에 온도 상승 속도가 10℃/분 내지 20℃/분인 태양 전지의 제조 방법.
  5. 제2항에 있어서,
    상기 열처리하는 단계 이후에 온도를 낮추는 구간 없이 상기 반도체 기판을 열처리로로부터 꺼내는 태양 전지의 제조 방법.
  6. 제1항에 있어서,
    상기 패시베이션 막이 알루미늄 산화막, 지르코늄 산화물 및 하프늄 산화물 중 적어도 하나를 포함하는 태양 전지의 제조 방법.
  7. 제1항에 있어서,
    상기 패시베이션 막이 알루미늄 산화막을 포함하는 태양 전지의 제조 방법.
  8. 삭제
  9. 제1항에 있어서,
    상기 열처리하는 단계 이전의 상기 패시베이션 막의 두께보다 상기 열처리하는 단계 이후의 상기 패시베이션 막의 두께가 작은 태양 전지의 제조 방법.
  10. 제9항에 있어서,
    상기 열처리하는 단계 이전의 상기 패시베이션 막의 두께가 12nm 내지 30nm이고, 상기 열처리하는 단계 이후의 상기 패시베이션 막의 두께가 8nm 내지 20nm인 태양 전지의 제조 방법.
  11. 제10항에 있어서,
    상기 열처리하는 단계 이전의 상기 패시베이션 막의 두께가 18nm 내지 25nm이고, 상기 열처리하는 단계 이후의 상기 패시베이션 막의 두께가 8nm 내지 15nm인 태양 전지의 제조 방법.
  12. 제10항에 있어서,
    상기 열처리하는 단계 이전의 상기 패시베이션 막의 두께에 대한 상기 열처리하는 단계 이후의 상기 패시베이션 막의 두께 비율이 0.6 내지 0.8인 태양 전지의 제조 방법.
  13. 제1항에 있어서,
    상기 증착하는 단계에서 상기 반도체 기판과 상기 패시베이션 막 사이에 실리콘 산화물층이 형성되는 태양 전지의 제조 방법.
  14. 제13항에 있어서,
    상기 열처리하는 단계 이전의 상기 실리콘 산화물층의 두께보다 상기 열처리하는 단계 이후의 상기 실리콘 산화물층의 두께가 작거나, 또는 상기 열처리하는 단계에서 상기 실리콘 산화물층이 제거되는 태양 전지의 제조 방법.
  15. 제14항에 있어서,
    상기 열처리하는 단계 이전의 상기 실리콘 산화물층의 두께가 2nm 내지 5nm이고, 상기 열처리하는 단계 이후의 상기 실리콘 산화물층의 두께가 1.5nm 이하인 태양 전지의 제조 방법.
  16. 제15항에 있어서,
    상기 열처리하는 단계 이후의 상기 실리콘 산화물층의 두께가 0.1nm 내지 1nm인 태양 전지의 제조 방법.
KR1020130028680A 2013-03-18 2013-03-18 태양 전지의 제조 방법 KR102060709B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130028680A KR102060709B1 (ko) 2013-03-18 2013-03-18 태양 전지의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130028680A KR102060709B1 (ko) 2013-03-18 2013-03-18 태양 전지의 제조 방법

Publications (2)

Publication Number Publication Date
KR20140114537A KR20140114537A (ko) 2014-09-29
KR102060709B1 true KR102060709B1 (ko) 2019-12-30

Family

ID=51758192

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130028680A KR102060709B1 (ko) 2013-03-18 2013-03-18 태양 전지의 제조 방법

Country Status (1)

Country Link
KR (1) KR102060709B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110061096B (zh) * 2016-01-29 2023-02-28 上饶市晶科绿能科技发展有限公司 制造太阳能电池的方法
US10367115B2 (en) 2016-01-29 2019-07-30 Lg Electronics Inc. Method of manufacturing solar cell
CN116845115A (zh) * 2021-09-06 2023-10-03 上海晶科绿能企业管理有限公司 太阳能电池及光伏组件

Also Published As

Publication number Publication date
KR20140114537A (ko) 2014-09-29

Similar Documents

Publication Publication Date Title
KR101631450B1 (ko) 태양 전지
JP2009164544A (ja) 太陽電池のパッシベーション層構造およびその製造方法
KR101872786B1 (ko) 태양 전지의 불순물층 형성 방법 및 태양 전지의 제조 방법
US9698300B2 (en) Method for manufacturing solar cell
JP2019068108A (ja) 太陽電池及びその製造方法
JP2019004159A (ja) 太陽電池の製造方法
KR101751727B1 (ko) 태양 전지의 제조 방법
KR102060709B1 (ko) 태양 전지의 제조 방법
KR102060710B1 (ko) 태양 전지 및 이의 제조 방법
KR101879781B1 (ko) 태양 전지, 불순물층의 형성 방법 및 태양 전지의 제조 방법
KR101625876B1 (ko) 태양 전지 및 이의 제조 방법
KR101155890B1 (ko) 태양 전지 및 그 제조 방법
US10141467B2 (en) Solar cell and method for manufacturing the same
KR102053140B1 (ko) 태양 전지
KR102010390B1 (ko) 태양 전지의 제조 방법 및 불순물 영역의 형성 방법
KR102065595B1 (ko) 태양 전지의 제조 방법
KR101300803B1 (ko) 고상성장을 이용한 태양전지 도핑층 형성방법
KR101082950B1 (ko) 태양 전지 및 그 제조 방법
KR20160122467A (ko) 태양 전지의 제조 방법
KR101850326B1 (ko) 태양 전지 및 이의 제조 방법
KR102132741B1 (ko) 태양 전지 및 이의 제조 방법
KR20180036571A (ko) 태양 전지 및 태양 전지 제조 방법
KR102024084B1 (ko) 태양 전지 및 이의 제조 방법
KR101121438B1 (ko) 태양 전지 및 그 제조 방법
KR102219795B1 (ko) 태양 전지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant