JP6106403B2 - 光電変換素子及び光電変換素子の製造方法 - Google Patents

光電変換素子及び光電変換素子の製造方法 Download PDF

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Description

本発明は、光電変換素子及び光電変換素子の製造方法に関する。
太陽などの光を電気エネルギーに変換する光電変換素子である太陽電池は、他のエネルギー源とは異なって無限であり、かつ環境にやさしいため、近年、特に重要性が高まりつつある。太陽電池の最も基本的な構造は、PN接合で構成されたダイオード形態であり、さらに、太陽電池は光吸収層の材料によって区分される。
光吸収層としてシリコンを用いる太陽電池は、結晶質(但し、多結晶)基板型太陽電池と薄膜型(非晶質又は多結晶)太陽電池とに大別できる。また、CIGS(CuInGaSe)やCdTeを用いる化合物薄膜太陽電池、III−V族太陽電池、色素増感太陽電池と有機太陽電池等が代表的な太陽電池であるといえる。
結晶質太陽電池であるヘテロ接合太陽電池は、光吸収層として結晶性の半導体基板を使用し、これに該半導体基板とは異なる結晶性である非単結晶の半導体層を形成して構成する。
韓国登録特許第10−0366348号公報 韓国登録特許第10−0756286号公報 特開2010−157655号公報 特開2010−147102号公報 米国特許第4948740号明細書 米国特許第4788157号明細書 米国特許第4745078号明細書 米国特許出願公開第2010/0087026号明細書 米国特許第7332369号明細書
しかし、従来の太陽電池では、製造工程が複雑化してしまうという問題があった。
そこで、本発明は上記問題に鑑みてなされたものであり、本発明の目的とするところは、製造工程を簡素化することが可能な、新規かつ改良された光電変換素子及び光電変換素子の製造方法を提供することである。
上記課題を解決するために、本発明のある観点によれば、結晶質の半導体基板と、前記半導体基板の背面の第1領域に形成され、第1不純物を含む非晶質の第1導電型半導体層と、前記半導体基板の背面の第2領域に形成され、前記第1不純物と異なる第2不純物を含む非晶質の第2導電型半導体層と、前記半導体基板の背面上で、前記第1領域と前記第2領域との間の領域に備えられるギャップパッシベーション層と、を備え、前記ギャップパッシベーション層上には、前記第1導電型半導体層が備えられた光電変換素子が提供される。
前記ギャップパッシベーション層上には、全域にわたって前記第1導電型半導体層が備えられてもよい。
前記半導体基板の少なくともいずれか一面は、テクスチャリングされてもよい。
前記光電変換素子は、前記半導体基板と前記第1導電型半導体層との間に形成された第1非晶質シリコン層と、前記第1導電型半導体層上に形成された第1透明導電層と、前記第1透明導電層上に形成された第1金属電極と、を備えてもよい。
前記ギャップパッシベーション層の厚さは、前記第1非晶質シリコン層、前記第1導電型半導体層、及び前記第1透明導電層の厚さの和より厚くてもよい。
前記ギャップパッシベーション層上には、全域にわたって前記第1非晶質シリコン層、前記第1導電型半導体層、及び前記第1透明導電層のみが備えられてもよい。
前記光電変換素子は、前記半導体基板と前記第2導電型半導体層との間に形成された第2非晶質シリコン層と、前記第2導電型半導体層上に形成された第2透明導電層と、前記第2透明導電層上に形成された第2金属電極と、をさらに備えてもよい。
前記ギャップパッシベーション層の厚さは、前記第2非晶質シリコン層、前記第2導電型半導体層、及び前記第2透明導電層の厚さの和より厚くてもよい。
前記光電変換素子は、前記半導体基板の前面に形成された前面保護層と、前記半導体基板の前面に形成された前面電界層と、前記前面保護層及び前記前面電界層上に形成された反射防止膜と、を備えてもよい。
前記ギャップパッシベーション層は、SiOとSiNとの二重層、またはSiOとSiONとの二重層を含んでもよい。
前記第1非晶質シリコン層、及び前記第2非晶質シリコン層のうち少なくともいずれか一つは、20Å(2nm)〜100Å(10nm)の厚さに形成されてもよい。
前記第1透明導電層、及び前記第2透明導電層のうち少なくともいずれか一つは、200Å(20nm)〜1000Å(100nm)の厚さに形成されてもよい。
前記第1導電型半導体層、及び前記第2導電型半導体層のうち少なくともいずれか一つは、30Å(3nm)〜100Å(10nm)の厚さに形成されてもよい。
前記第1導電型半導体層はp型であり、前記第2導電型半導体層はn型であってもよい。
前記第1導電型半導体層はn型であり、前記第2導電型半導体層はp型であってもよい。
前記第1領域と前記第2領域とは、交互に備えられ、前記ギャップパッシベーション層を介して互いに離隔されていてもよい。
上記課題を解決するために、本発明の別の観点によれば、半導体基板の背面に形成されたパッシベーション層のうち第1領域のパッシベーション層を除去する第1パターニング段階と、前記第1領域が除去されたパッシベーション層を備えた前記半導体基板の背面上に、第1非晶質シリコン層、第1導電型半導体層、及び第1透明導電層を順次形成する段階と、前記第1領域及び前記第1領域の両側に備えられた前記パッシベーション層の一部を覆うようにエッチレジストを形成する段階と、前記エッチレジストをマスクとして、前記半導体基板の背面に形成された前記パッシベーション層、前記第1非晶質シリコン層、前記第1導電型半導体層、及び前記第1透明導電層を除去することで、前記パッシベーション層のうち第2領域を除去する第2パターニング段階と、前記第2領域が除去されたパッシベーション層が備えられた前記半導体基板の背面上に、第2非晶質シリコン層、第2導電型半導体層、及び第2透明導電層を順次形成する段階と、前記エッチレジストを除去する段階と、を含む光電変換素子の製造方法が提供される。
前記パッシベーション層を形成する段階は、SiO及びSiNの二重層を形成する段階、またはSiO及びSiOの二重層を形成する段階を含んでもよい。
前記第1領域と前記第2領域とは、交互に備えられ、互いに離隔していてもよい。
前記光電変換素子の製造方法は、前記半導体基板をテクスチャリングする段階をさらに含んでもよい。
以上説明したように本発明によれば、光電変換素子の製造工程を簡素化することが可能である。
本発明の第1の実施形態による光電変換素子を概略的に示す断面図である。 図1の光電変換素子の製造方法による状態を概略的に示す断面図である。 図1の光電変換素子の製造方法による状態を概略的に示す断面図である。 図1の光電変換素子の製造方法による状態を概略的に示す断面図である。 図1の光電変換素子の製造方法による状態を概略的に示す断面図である。 図1の光電変換素子の製造方法による状態を概略的に示す断面図である。 図1の光電変換素子の製造方法による状態を概略的に示す断面図である。 図1の光電変換素子の製造方法による状態を概略的に示す断面図である。 図1の光電変換素子の製造方法による状態を概略的に示す断面図である。 図1の光電変換素子の製造方法による状態を概略的に示す断面図である。 本発明の第2の実施形態による光電変換素子を概略的に示す断面図である。
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
本発明の思想は、添付する図面と共に詳細に後述される実施形態を参照することにより明確になる。しかし、本発明は以下で開示する実施形態に限定されるものではなく、多様な形態によって具現され得る。本実施形態は、単に本発明の開示を完全にし、当業者に発明の思想を完全に知らせるために提供されるものであり、本発明の定義は請求項によってのみ定められる。
また、本明細書で使われる用語は、実施形態を説明するためのものであり、本発明を限定するものではない。本明細書で、単数形は文言で特に言及しない限り、複数形も含む。明細書で使われる「含み(comprises)」及び/または「含む(comprising)」は、言及された構成要素、段階、動作及び/または素子以外の一つ以上の他の構成要素、段階、動作及び/または素子の存在や追加を排除しない。第1、第2などの用語は多様な構成要素の説明に用いられるが、係る構成要素は用語により限定されない。第1、第2などの用語は、一つの構成要素を他の構成要素から区別する目的のみで用いられる。
図面では、いろいろな層、領域、膜を明確に表現するために厚さを拡大して示した。層、膜の構成が他の構成「上に」あるとは、他の構成の「直上に」ある場合だけでなく、その中間に他の構成が備えられた場合も含む。一方、ある構成が他の構成の「直上に」あるとは、その中間に他の構成が備えられていない場合を表す。
一般に、ヘテロ接合太陽電池は、半導体基板の前面及び背面に正極及び負極を備えている。かかる構造では、太陽光の入射面に電極が存在するため、電極が太陽光の入射を妨害するという問題点があった。
また、ヘテロ接合太陽電池は、半導体基板の前面及び背面にそれぞれ透明導電層を備えている。したがって、透明導電層の透過率により、入射光の損失が発生し太陽電池の効率を低下させるという問題点があった。また透明導電層の抵抗は集合電極などの抵抗より大きいため、太陽電池の抵抗を高めるという問題点もあった。
そこで、本発明の実施形態における光電変換素子は、半導体基板の背面側に正極、負極及び透明導電層を備え、半導体基板の前面側には正極、負極及び透明導電層を備えない構造を有する。該構造により、上記の問題点を回避することが可能である。
図1は、本発明の第1の実施形態による光電変換素子を概略的に示す断面図である。
光電変換素子は、半導体基板110、半導体基板110の前面に形成された前面保護層130、前面電界層140、反射防止膜150、及び半導体基板110の背面に形成された第1、2非晶質シリコン層161、171、第1導電型及び第2導電型半導体層162、172、第1、2透明導電層163、173、第1、2金属電極180、190、ギャップパッシベーション層120を備える。
半導体基板110は、光吸収層であり結晶質シリコン基板を含んでもよい。例えば、半導体基板110は、単結晶シリコン基板または多結晶シリコン基板を含んでもよい。具体的には、半導体基板110として、単結晶または多結晶であってn型不純物が含まれたシリコン基板が使われる。n型不純物としては、リン(P)、ヒ素(As)などの5族元素が用いられてもよい。
本実施形態では、以下において半導体基板110として、単結晶または多結晶であってn型不純物を含むシリコン基板を使用する場合を説明するが、本発明はこれに限定されるものではない。例えば、単結晶または多結晶であってp型不純物を含むシリコン基板を使用してもよい。p型不純物は、ホウ素(B)、アルミニウム(Al)、ガリウム(Ga)などの3族元素が用いられてもよい。
前面保護層130は、半導体基板110を保護するために半導体基板110の前面に形成され、真性の非晶質シリコン(i a−Si)を含んでもよい。または、n型不純物の含まれている非晶質シリコン(na−Si)を含んでもよい。さらに他の実施形態として、前面保護層130は、Si、N、O、Hなどを含む無機物、例えば、酸化ケイ素(SiO)、窒化ケイ素(SiN)などであってもよい。ここでは、真性の非晶質シリコン(i a−Si)とは不純物がドープされていない非晶質シリコンのことを指す。
前面電界層140は前面保護層130上に形成され、不純物がドープされた非晶質シリコン(a−Si)または窒化ケイ素(SiN)を含む。前面電界層140が、不純物がドープされた非晶質シリコンを含む場合、前面電界層140は半導体基板110と同じ導電性の不純物が半導体基板110より高濃度でドープされてもよい。係る場合、半導体基板110と前面電界層140との間に、不純物の濃度差によって電位障壁が形成され、正孔の半導体基板110の前面への移動が妨害される。よって、半導体基板110の前面近くで電子と正孔とが再結合し消滅することを防止することができる。
反射防止膜150は、太陽光が入射する時に、光が反射されて光電変換素子の光吸収に損失が発生することを防止し、光電変換素子の効率を向上させる。反射防止膜150は、透明な物質を含んでもよい。例えば、反射防止膜150は、酸化ケイ素(SiO)、窒化ケイ素(SiN)、酸窒化ケイ素(SiO)などを含んでもよく、または、酸化チタン(TiO)、酸化亜鉛(ZnO)、硫化亜鉛(ZnS)などを含んでもよい。反射防止膜150は、単一層または複数の層で形成される。
本実施形態では、半導体基板110の前面上に前面保護層130、前面電界層140及び反射防止膜150がそれぞれ形成された場合を説明したが、本発明はこれに限定されるものではない。例えば、SiOを含む前面保護層130を形成した後、前面電界層140及び反射防止膜150の機能を同時に備えるSiNを含む膜を形成してもよい。または、真性の非晶質シリコンまたは不純物を含有する非晶質シリコンを含む前面保護層130を形成した後、前面電界層140及び反射防止膜150の機能を同時に備えるSiNを含む膜を形成してもよい。
半導体基板110の背面の第1領域A1には、第1非晶質シリコン層161、第1導電型半導体層162、第1透明導電層163、及び第1金属電極180が形成される。第1非晶質シリコン層161は、半導体基板110の背面の第1領域A1に形成され、真性の非晶質シリコンを含む。第1導電型半導体層162は、第1非晶質シリコン層161上に形成され、第1不純物を含む。第1不純物としては、p型不純物を使用することができ、第1導電型半導体層162はp+層として形成される。第1透明導電層163は、第1導電型半導体層162上に形成され、酸化インジウムスズ(ITO)、酸化インジウム亜鉛(IZO)、酸化亜鉛(ZnO)などの透明導電膜(TCO)を含む。第1透明導電層163上に形成された第1金属電極180は、銀(Ag)、金(Au)、銅(Cu)、アルミニウム(Al)及びこれらの合金を含む。
p型不純物が含まれた非晶質シリコン(a−Si)の第1導電型半導体層162は、半導体基板110とp−n接合を形成する。この場合、p−n接合特性を向上させるために、半導体基板110と第1導電型半導体層162との間には第1非晶質シリコン層161が備えられる。第1導電型半導体層162及び第1非晶質シリコン層161は、半導体基板110とヘテロ接合を形成して光電変換素子の開放電圧を向上させる。第1導電型半導体層162は、約30〜100Å(約3〜10nm)の厚さに形成され、第1非晶質シリコン層161は、約20〜100Å(約2〜10nm)の厚さに形成される。
第1透明導電層163は、第1金属電極180との接触抵抗を改善させる。第1透明導電層163は、約200〜1000Å(約20〜100nm)の厚さに形成され、第1金属電極180は、外部の装置(図示せず)とインターコネクションを形成する。本実施形態において、第1金属電極180は光電変換素子の正極であり、外部の装置と電気的に連結される。
半導体基板110の背面の第2領域A2には、第2非晶質シリコン層171、第2導電型半導体層172、第2透明導電層173、及び第2金属電極190が形成される。
第2非晶質シリコン層171は、半導体基板110の背面の第2領域A2に形成され、真性の非晶質シリコン(i a−Si)を含む。第2導電型半導体層172は第2非晶質シリコン層171上に形成され、第2不純物を含む。第2不純物としては、n型不純物を使用することができ、第2導電型半導体層172はn+層で形成される。第2透明導電層173は、ITO、IZO、ZnOなどの透明導電膜(TCO)を含み、第2透明導電層173上に形成された第2金属電極190は、銀(Ag)、金(Au)、銅(Cu)、アルミニウム(Al)及びこれらの合金を含む。
n型不純物が含まれた非晶質シリコン(a−Si)の第2導電型半導体層172は、半導体基板110より不純物が高濃度で含まれているように形成される。第2導電型半導体層172は、約30〜100Å(約3〜10nm)の厚さに形成され、第2非晶質シリコン層171と共に背面電界を形成して、第2金属電極190の近くで正孔と電子とが再結合して消滅することを防止することができる。第2非晶質シリコン層171は、約20〜100Å(約2〜10nm)の厚さに形成される。
第2透明導電層173は、約200〜1000Å(約20〜100nm)の厚さに形成され、第2金属電極190との接触抵抗を改善させる。また、第2金属電極190は、外部の装置とインターコネクションを形成する。本実施形態において、第2金属電極190は、光電変換素子の負極であり、外部の装置と電気的に連結される。
半導体基板110の背面の第3領域A3にはギャップパッシベーション層120が備えられ、ギャップパッシベーション層120上には順次、第1非晶質シリコン層161、第1導電型半導体層162、及び第1透明導電層163が備えられる。ギャップパッシベーション層120は、半導体基板110が外部に露出することを防止し、電子と正孔が再結合して消滅することを防止することができる。
ギャップパッシベーション層120は、ギャップパッシベーション層120の両側にそれぞれ備えられた金属電極を除いた層の厚さの和より厚く形成される。具体的には、ギャップパッシベーション層120の厚さは、第1非晶質シリコン層161、第1導電型半導体層162及び第1透明導電層163の厚さの和より大きく、同様に第2非晶質シリコン層171、第2導電型半導体層172及び第2透明導電層173の厚さの和より大きい。ギャップパッシベーション層120の厚さは、約1000〜1500Å(約100〜150nm)であってもよい。
ギャップパッシベーション層120の厚さがギャップパッシベーション層120の両側にそれぞれ備えられた金属電極を除いた層の厚さの和より小さい場合、ギャップパッシベーション層120の機能が低下する。具体的には、電子と正孔とが再結合して消滅することを効果的に防止することができなくなる。
ギャップパッシベーション層120は半導体基板110の直上に形成され、ギャップパッシベーション層120は、SiOとSiNとの二重層またはSiOとSiOとの二重層で形成される。また、ギャップパッシベーション層120は、単一層で形成されてもよい。
ギャップパッシベーション層120は、第1領域A1のパッシベーション層を除去した後、第1非晶質シリコン層161を形成する工程、さらに第2領域A2のパッシベーション層を除去した後、第2非晶質シリコン層171を形成する工程を通じて形成される。かかる工程によって形成されたギャップパッシベーション層120は、その幅が最小化され、第1導電型半導体層162及び第2導電型半導体層172の形成過程で発生しうる損傷を最小化することができる。ギャップパッシベーション層120の幅は100μm以下、例えば、30〜50μm以下であってもよい。ギャップパッシベーション層120の幅が広く形成された場合、光電変換素子の効率が大きく低下する。
ギャップパッシベーション層120上の第1非晶質シリコン層161、第1導電型半導体層162、及び第1透明導電層163については、後述する光電変換素子の製造方法によって形成される。
以下、図2〜図10を参照して、本発明の第1の実施形態による光電変換素子の製造方法を説明する。
まず、図2を参照すると、結晶質シリコンを含む半導体基板110上にパッシベーション層120aが形成される。パッシベーション層120aは、約1000〜1500Å(約100〜150nm)の厚さに形成される。
パッシベーション層120aは、複数の層で形成される。例えば、SiOを含む膜を形成した後、SiNを含む膜を形成することでパッシベーション層120aを形成してもよい。また、SiOを含む膜を形成した後、SiOを含む膜を形成することでパッシベーション層120aを形成してもよい。さらに他の実施形態として、単一層でパッシベーション層120aを形成してもよい。
図3を参照すると、半導体基板110上に形成されたパッシベーション層120aから、第1領域A1を含む領域のパッシベーション層120aが除去される第1パターニング工程が行われる。第1パターニング工程は、エッチング工程によって行われる。例えば、ウェットエッチングにより第1領域A1を含む領域のパッシベーション層120aをパターニングすることができる。この時、半導体基板110の背面に形成されたパッシベーション層120aからは、第1パターニングにより第1領域A1のみパッシベーション層120aが除去され、半導体基板110が露出される。第1領域A1は、後述する工程によって第1非晶質シリコン層161、第1導電型半導体層162、及び第1透明導電層163が形成される。一方、半導体基板110の前面及び側面に形成されたパッシベーション層120aはいずれも第1パターニング工程により除去される。
また、図4を参照すると、半導体基板110の前面に、前面保護層130、前面電界層140、及び反射防止膜150が順次形成される。
前面保護層130は、真性の非晶質シリコン、不純物が含まれた非晶質シリコン、またはSiO、SiNなどの無機物を含み、半導体基板110の前面を全体的に覆うように形成される。前面保護層130は、プラズマ化学気相蒸着法(Plasma−Enhanced Chemical Vapor Deposition:PECVD)などの化学気相蒸着法、スパッタリング法、またはスピンコーティング法などによって形成してもよいし、他の物理的、化学的、または物理化学的方法により形成してもよい。
前面電界層140は、不純物がドープされた非晶質シリコン、またはSiNを含み、前面保護層130を全体的に覆うように形成される。前面電界層140は、例えば、PECVDにより形成される。不純物がドープされた非晶質シリコンにより前面電界層140が形成される場合、非晶質シリコンにドープされた不純物は半導体基板110より高濃度でドープされてもよい。
反射防止膜150は、酸化ケイ素(SiO)、窒化ケイ素(SiN)、酸窒化ケイ素(SiO)などを含んでもよい。または、酸化チタン(TiO)、酸化亜鉛(ZnO)、硫化亜鉛(ZnS)などを含んでもよい。反射防止膜150は、化学気相蒸着法(Chemical Vapor Deposition:CVD)、スパッタリング法、スピンコーティング法などの方法により形成される。
本実施形態では、前面保護層130、前面電界層140及び反射防止膜150がそれぞれ順次形成されるとして説明したが、本発明はこれに限定されるものではない。例えば、SiOを含む前面保護層130を形成した後、前面電界層140及び反射防止膜150の機能を同時に行えるSiNを含む膜を形成してもよいことは、前述した通りである。
次に、図5を参照すると、第1領域A1のパッシベーション層120aが除去された半導体基板110の背面上に、第1非晶質シリコン層161、第1導電型半導体層162及び第1透明導電層163が順次形成される。
第1非晶質シリコン層161は、真性の非晶質シリコンを含む。例えば、PECVDなどの方法を使用して20〜100Å(2〜10nm)の厚さの第1非晶質シリコン層161を形成することができる。第1導電型半導体層162は、例えば、真空チャンバにSiH、水素などを注入し、3族元素を含む不純物を注入してPECVDなどの化学気相蒸着法により形成される。第1透明導電層163は、ITO、IZO、IWO、酸化インジウムガドリニウム(IGdO)、酸化インジウムジルコニウム(IZrO)、酸化インジウムネオジム(INdO)、ZnOなどを含み、スパッタリング、電子ビーム蒸着、蒸着(evaporation)などの方法により形成される。
第1非晶質シリコン層161、第1導電型半導体層162及び第1透明導電層163は、第1領域A1のパッシベーション層120aが除去された半導体基板110の背面全体を覆うように形成されるので、半導体基板110だけでなく、パッシベーション層120a上にも形成される。
続いて、図6を参照すると、エッチレジスト210が形成される。この時、エッチレジスト210は、第1領域A1及び第1領域A1の両側に備えられたパッシベーション層120aの一部を覆うように形成される。パッシベーション層120aのうちエッチレジスト210が覆う部分が、図10に示したギャップパッシベーション層120となる。
図7を参照すると、エッチレジスト210をマスクとしてパッシベーション層120aの第2領域A2の半導体基板110の背面上に形成されたパッシベーション層120a、第1非晶質シリコン層161、第1導電型半導体層162及び第1透明導電層163を除去する第2パターニングが行われる。
エッチレジスト210で覆われていない領域に備えられたパッシベーション層120a、第1非晶質シリコン層161、第1導電型半導体層162及び第1透明導電層163は、ウェットまたはドライエッチングにより除去される。この時、エッチレジスト210で覆われている領域に備えられたパッシベーション層120a、第1非晶質シリコン層161、第1導電型半導体層162及び第1透明導電層163は、エッチレジスト210により保護されるため、エッチング工程で除去されない。
第2パターニングにより、第2領域A2の半導体基板110の背面の一部が露出する。第2領域A2は、後述する工程により第2非晶質シリコン層171、第2導電型半導体層172、及び第2透明導電層173が形成される領域である。
また、図8を参照すると、第2領域A2の半導体基板110の背面上に第2非晶質シリコン層171、第2導電型半導体層172及び第2透明導電層173が順次形成される。
第2非晶質シリコン層171は、真性の非晶質シリコンを含む。例えば、PECVDなどの方法を使用して20〜100Å(2〜10nm)の厚さの第2非晶質シリコン層171が形成できる。具体的には、第2導電型半導体層172は、真空チャンバにSiH、水素などを注入し、5族元素を含む不純物を注入して、PECVDなどの化学気相蒸着法により形成される。第2透明導電層173は、ITO、IZO、IWO、IGdO、IZrO、INdO、ZnOなどを含み、スパッタリング、電子ビーム蒸着、蒸着などの方法により形成される。
第2非晶質シリコン層171、第2導電型半導体層172及び第2透明導電層173は、第2領域A2のパッシベーション層120aが除去された半導体基板110の背面全体を覆うように形成されるので、半導体基板110だけでなくエッチレジスト210上にも形成される。しかし、パッシベーション層120aはエッチレジスト210により覆われているので、パッシベーション層120aの直上には形成されず、エッチレジスト210上に形成される。
次に、図9を参照すると、エッチレジスト210を除去する工程が行われる。エッチレジスト210が除去される際に、エッチレジスト210上に形成された第2非晶質シリコン層171、第2導電型半導体層172及び第2透明導電層173も共に除去される。エッチレジスト210が除去されることによって、エッチレジスト210により覆われていた第1非晶質シリコン層161、第1導電型半導体層162及び第1透明導電層163の積層構造が露出する。
上述したように、第1非晶質シリコン層161、第1導電型半導体層162及び第1透明導電層163は、第1領域A1だけでなくギャップパッシベーション層120上にも形成される。
かかる工程を通じて第1領域A1には、第1非晶質シリコン層161、第1導電型半導体層162及び第1透明導電層163が形成され、第2領域A2には、第2非晶質シリコン層171、第2導電型半導体層172及び第2透明導電層173が形成され、第1領域A1と第2領域A2との間には、ギャップパッシベーション層120が形成される。
さらに、図10を参照すると、第1金属電極180及び第2金属電極190が形成される。第1金属電極180は第1透明導電層163上に、第2金属電極190は第2透明導電層173上にそれぞれ形成される。第1、2金属電極は、銀(Ag)、金(Au)、銅(Cu)、アルミニウム(Al)及びこれらの合金を含む。例えば、第1、2金属電極180、190は、前述した元素を含む伝導性ペーストを、インクジェット、グラビア印刷、オフセット印刷、スクリーンプリンティングなどの方法を用いることにより形成することができる。
本発明の比較例として、第1領域及び第2領域に該当する領域のパッシベーション層120aが除去された半導体基板に、全体的に第1非晶質シリコン層と第1導電型半導体層と第1透明導電層とを形成した後、第1領域に形成された部分を残して第1領域以外をエッチングで除去する第1段階と、再び第2非晶質シリコン層と第2導電型半導体層と第2透明導電層とを形成した後、第2領域に形成された部分を残して第2領域以外をエッチングで除去する第2段階と、を経て光電変換素子を製造する例を挙げることができる。
比較例では、光電変換素子のエッチング工程時に、p+層である第1導電型半導体層とn+層である第2導電型半導体層との相互間のエッチング選択比が低いため、光電変換素子の背面に損傷が発生する。また、第1領域と第2領域との間のギャップパッシベーション層の幅を、本発明の第1の実施形態によるギャップパッシベーション層120の幅と同レベルにする場合、プリンティング工程及び/またはパターニング工程時にアラインメントを合わせることが難しく、光電変換素子の品質が低下する。
しかし、本発明の実施形態による光電変換素子の製造方法では、工程が単純であり、第1領域A1のパッシベーション層120aを除去して第1導電型半導体層を形成し、第2領域A2のパッシベーション層120aを除去して第2導電型半導体層を形成するので、プリンティング工程及び/またはパターニング工程におけるアラインメントを合わせやすく、高品質の光電変換素子の製造が可能である。
図11は、本発明の第2の実施形態による光電変換素子を概略的に示す断面図である。
図11を参照すれば、第2の実施形態による光電変換素子も、半導体基板310、半導体基板310の前面に形成された前面保護層330、前面電界層340、反射防止膜350、及び半導体基板310の背面に形成された第1、2非晶質シリコン層361、371、第1導電型及び第2導電型半導体層362、372、第1、2透明導電層363、373、第1、2金属電極380、390、ギャップパッシベーション層320を備える。
ただし、第2の実施形態に係る光電変換素子は第1の実施形態に対して、半導体基板310の前面がテクスチャリングされている点が相違する。他の第1の実施形態と同様の構成は、すでに上記にて図1を参照して説明しているので、ここでは省略する。以下では、第1の実施形態と第2の実施形態の相違点を中心として説明する。
第2の実施形態では、光吸収層である半導体基板310の前面はテクスチャリングされている。テクスチャリングにより入射光の光路を広げることができ、光吸収効率を向上させることがきる。テクスチャリング工程の具体例として、例えば、水酸化カリウム(KOH)または水酸化ナトリウム(NaOH)などの水溶液と、イソプロピルアルコール(IPA)との混合溶液に半導体基板を浸漬する方法を使用することができる。かかる方法によりピラミッド状のテクスチャーが形成される。
半導体基板310の前面にテクスチャーが形成されているので、半導体基板310の前面に形成される前面保護層330、前面電界層340、及び反射防止層もテクスチャー状に沿って凹凸面を備える。
第2の実施形態による光電変換素子の製造方法は、図2〜図10を参照して説明した半導体基板の製造方法と同一又は同等である。ただし、前面にテクスチャーが形成された半導体基板310を使用する点のみが異なる。
第2の実施形態による光電変換素子では、半導体基板310の前面がテクスチャリングされた構成を図示したが、本発明はこれに限定されるものではない。例えば、半導体基板310の背面もテクスチャリングされていてもよい。この場合、半導体基板310の背面に形成された第1、2非晶質シリコン層361、371、第1導電型及び第2導電型半導体層362、372、第1、2透明導電層363、373についても、テクスチャー状に沿って凹凸面を備える。あるいは、半導体基板310の背面に形成された第1、2非晶質シリコン層361、371、第1導電型及び第2導電型半導体層362、372、第1、2透明導電層363、373については、凹凸面を備えないように形成してもよい。
前述したように、本発明の実施形態によれば、第1非晶質シリコン層161、361、第1導電型半導体層162、362のp型半導体層、及び第1透明導電層163、363が形成された後に、第2非晶質シリコン層171、371、第2導電型半導体層171、372のn型半導体層、及び第2透明導電層173、373が形成される構成を説明したが、本発明はこれらに限定されるものではない。
例えば、上記とは逆に、第2非晶質シリコン層171、371、第2導電型半導体層172、372であるn型半導体層、及び第2透明導電層173、373を形成した後、第1非晶質シリコン層161、361、第1導電型半導体層162、362のp型半導体層、及び第1透明導電層163、363を形成してもよい。この場合、ギャップパッシベーション層120、320上に全体的に形成された半導体層は、n型半導体層になる。
なお、第1、第2の実施形態においては、第1導電型半導体層162、362に第1不純物としてp型不純物を使用し、p+層として形成し、第2導電型半導体層172、372に第2不純物としてn型不純物を使用し、n+層として形成したが、本発明は係る例に限定されない。例えば、上記とは逆に、第1導電型半導体層162、362に第1不純物としてn型不純物を使用し、n+層として形成し、第2導電型半導体層172、372に第2不純物としてp型不純物を使用し、p+層として形成してもよい。
以上にて、詳細に説明したように、本発明によれば、光電変換素子の製造工程を簡素化することが可能である。また、半導体層のプリンティング工程及び/またはパターニング工程におけるアラインメントを容易に合わせられるため、高品質の光電変換素子を提供できる。
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
本発明は、光電変換素子関連の技術分野に好適に用いられる。
110、310 半導体基板
120、320 ギャップパッシベーション層
120a パッシベーション層
130、330 前面保護層
140、340 前面電界層
150、350 反射防止膜
161、361 第1非晶質シリコン層
162、362 第1導電型半導体層
163、363 第1透明導電層
171、371 第2非晶質シリコン層
172、372 第2導電型半導体層
173、373 第2透明導電層
180、380 第1金属電極
190、390 第2金属電極

Claims (20)

  1. 結晶質の半導体基板と、
    前記半導体基板の背面の第1領域に形成され、第1不純物を含む非晶質の第1導電型半導体層と、
    前記半導体基板の背面の第2領域に形成され、前記第1不純物と異なる第2不純物を含む非晶質の第2導電型半導体層と、
    前記半導体基板の背面上前記第1領域と前記第2領域との間の第3領域に備えられるギャップパッシベーション層と、を備え、
    前記第1領域に形成された第1導電型半導体層、および前記第2領域に形成された第2導電型半導体層の各々は、前記第3領域には横方向に延伸されておらず、かつ
    前記ギャップパッシベーション層上には、前記第1領域に形成された第1導電型半導体層とは異なる高さに、前記第1導電型半導体層が形成される光電変換素子。
  2. 前記ギャップパッシベーション層上には、全域にわたって前記第1導電型半導体層が備えられる請求項1に記載の光電変換素子。
  3. 前記半導体基板の少なくともいずれか一面はテクスチャリングされた請求項1又は2に記載の光電変換素子。
  4. 前記半導体基板と前記第1導電型半導体層との間に形成された第1非晶質シリコン層と、
    前記第1導電型半導体層上に形成された第1透明導電層と、
    前記第1透明導電層上に形成された第1金属電極と、を備える請求項1〜3のいずれか一項に記載の光電変換素子。
  5. 前記ギャップパッシベーション層の厚さは、前記第1非晶質シリコン層、前記第1導電型半導体層、及び前記第1透明導電層の厚さの和より厚い請求項4に記載の光電変換素子。
  6. 前記ギャップパッシベーション層上には、全域にわたって前記第1非晶質シリコン層、前記第1導電型半導体層、及び前記第1透明導電層のみが備えられる請求項4又は5に記載の光電変換素子。
  7. 前記半導体基板と前記第2導電型半導体層との間に形成された第2非晶質シリコン層と、
    前記第2導電型半導体層上に形成された第2透明導電層と、
    前記第2透明導電層上に形成された第2金属電極と、をさらに備える請求項〜6のいずれか一項に記載の光電変換素子。
  8. 前記ギャップパッシベーション層の厚さは、前記第2非晶質シリコン層、前記第2導電型半導体層、及び前記第2透明導電層の厚さの和より厚い請求項7に記載の光電変換素子。
  9. 前記半導体基板の前面に形成された前面保護層と、
    前記半導体基板の前面に形成された前面電界層と、
    前記前面保護層及び前記前面電界層上に形成された反射防止膜と、を備える請求項1〜8のいずれか一項に記載の光電変換素子。
  10. 前記ギャップパッシベーション層は、
    SiOとSiNとの二重層、またはSiOとSiONとの二重層を含む請求項1〜9のいずれか一項に記載の光電変換素子。
  11. 前記第1非晶質シリコン層、及び前記第2非晶質シリコン層のうち少なくともいずれか一つは、20Å(2nm)〜100Å(10nm)の厚さに形成される請求項7又は8に記載の光電変換素子。
  12. 前記第1透明導電層、及び前記第2透明導電層のうち少なくともいずれか一つは、200Å(20nm)〜1000Å(100nm)の厚さに形成される請求項7又は8に記載の光電変換素子。
  13. 前記第1導電型半導体層及び前記第2導電型半導体層のうち少なくともいずれか一つは、30Å(3nm)〜100Å(10nm)の厚さに形成される請求項1〜12のいずれか一項に記載の光電変換素子。
  14. 前記第1導電型半導体層はp型であり、前記第2導電型半導体層はn型である請求項1〜13のいずれか一項に記載の光電変換素子。
  15. 前記第1導電型半導体層はn型であり、前記第2導電型半導体層はp型である請求項1〜13のいずれか一項に記載の光電変換素子。
  16. 前記第1領域と前記第2領域とは、交互に備えられ、前記ギャップパッシベーション層を介して互いに離隔されている請求項1〜15のいずれか一項に記載の光電変換素子。
  17. 半導体基板の背面にパッシベーション層を形成する段階と、
    前記パッシベーション層に第1パターニングを行うことで、前記半導体基板の背面に第1領域を定義する段階と、
    前記第1領域、および前記パッシベーション層上に、第1非晶質シリコン層、第1導電型半導体層、及び第1透明導電層を順次形成する段階と、
    前記第1領域、及び前記第1領域の両側に備えられた前記パッシベーション層の一部を覆うようにエッチレジストを形成する段階と、
    前記エッチレジストをマスクとして、前記半導体基板の背面に形成された前記パッシベーション層、前記第1非晶質シリコン層、前記第1導電型半導体層、及び前記第1透明導電層に第2パターニングを行うことで、前記パッシベーション層第2領域を定義する段階と、
    前記半導体基板の背面上の前記第2領域に、第2非晶質シリコン層、第2導電型半導体層、及び第2透明導電層を順次形成する段階と、
    前記エッチレジストを除去し、前記半導体基板の背面上の前記第1領域と前記第2領域との間の第3領域にギャップパッシベーション層を形成し、前記第1領域に形成された第1導電型半導体層、および前記第2領域に形成された第2導電型半導体層の各々は、前記第3領域までは横方向に延伸されないようにする段階と、を含む光電変換素子の製造方法。
  18. 前記パッシベーション層を形成する段階は、
    SiO及びSiNの二重層を形成する段階、またはSiO及びSiOの二重層を形成する段階を含む請求項17に記載の光電変換素子の製造方法。
  19. 前記第1領域と前記第2領域とは交互に備えられ、互いに離隔している請求項17又は18に記載の光電変換素子の製造方法。
  20. 前記半導体基板をテクスチャリングする段階をさらに含む請求項17〜19のいずれか一項に記載の光電変換素子の製造方法。
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