KR20130057286A - 광기전력소자 및 제조방법 - Google Patents

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Abstract

본 발명은 반도체 기판, 반도체 기판의 배면의 제1 영역에 형성되며 반도체 기판과 반대 도전성을 갖는 제1 도전형의 반도체층, 반도체 기판 및 제1 도전형의 반도체층 사이에 구비되는 제1 진성 반도체층, 반도체 기판의 배면의 제2 영역에 형성되며 제1 도전형과 반대의 도전성을 갖는 제2 도전형의 반도체층, 반도체 기판 및 제2 도전형의 반도체층 사이에 구비되는 제2 진성 반도체층, 반도체 기판의 배면 상에서 제1 영역 및 제2 영역 사이에 구비되며 제1 진성 반도체층 및 제1 도전형의 반도체층의 두께의 합보다 두껍게 형성된 갭 패시베이션층을 포함하는 광기전력소자와 그 제조방법에 관한 것이다.

Description

광기전력소자 및 제조방법{Photovoltaic device and manufacturing method thereof}
본 발명은 광기전력소자 및 제조방법에 관한 것이다.
태양 등의 빛을 전기에너지로 변환하는 광전변환소자인 태양전지는 다른 에너지원과 달리 무한하고 환경친화적이므로 시간이 갈수록 그 중요성이 더해가고 있다. 태양전지의 가장 기본적인 구조는 PN 접합으로 구성된 다이오드 형태로서 광흡수층의 재료에 따라 구분된다.
광흡수층으로 실리콘을 이용하는 태양전지는 결정질(단, 다결정) 기판(Wafer)형 태양전지와 박막형(비정질, 다결정) 태양전지로 구분할 수 있다. 또한 CIGS(CuInGaSe2)나 CdTe를 이용하는 화합물 박막 태양전지, Ⅲ-Ⅴ족 태양전지, 염료감응 태양전지와 유기 태양전지가 대표적인 태양전지라고 할 수 있다.
본 발명의 일실시예는, 광기전력소자 및 이를 제조하는 방법에 관한 것이다.
본 발명의 일 측면에 따르면, 반도체 기판; 상기 반도체 기판의 배면의 제1 영역에 형성되며, 상기 반도체 기판과 반대 도전성을 갖는 제1 도전형의 반도체층;
상기 제1 도전형의 반도체층 상에 구비되는 제1 투명 도전층; 상기 반도체 기판의 배면의 제2 영역에 형성되며, 상기 제1 도전형과 반대의 도전성을 갖는 제2 도전형의 반도체층; 상기 제2 도전형의 반도체층 상에 구비되는 제2 투명 도전층; 및 상기 반도체 기판의 배면 상에서 상기 제1 영역 및 상기 제2 영역 사이에 구비되며, 상기 제1 도전형의 반도체층 및 상기 제1 투명 도전층의 두께의 합보다 두껍게 형성된 갭 패시베이션층;을 포함하는 광기전력소자를 제공한다.
본 발명의 일 특징에 따르면, 상기 갭 패시베이션층은, 상기 제2 도전형의 반도체층 및 상기 제2 투명 도전층의 두께의 합보다 두껍게 형성될 수 있다.
본 발명의 또 따른 특징에 따르면, 상기 갭 패시베이층은 상기 반도체 기판의 배면 바로 위에 구비될 수 있다.
본 발명의 또 따른 특징에 따르면, 상기 반도체 기판 및 상기 제1 도전형의 반도체층 사이에 구비되는 제1 진성 반도체층을 더 포함하고, 상기 갭 패시베이션층은, 상기 제1 진성 반도체층, 상기 제1 도전형의 반도체층, 및 상기 제1 투명 도전층의 두께의 합보다 두껍게 형성될 수 있다.
본 발명의 또 따른 특징에 따르면, 상기 반도체 기판 및 상기 제2 도전형의 반도체층 사이에 구비되는 제2 진성 반도체층을 더 포함하고, 상기 갭 패시베이션층은, 상기 제2 진성 반도체층, 상기 제2 도전형의 반도체층, 및 상기 제2 투명 도전층의 두께의 합보다 두껍게 형성될 수 있다.
본 발명의 또 따른 특징에 따르면, 상기 갭 패시베이션층의 폭은 0.5μm 내지 500μm일 수 있다.
본 발명의 또 따른 특징에 따르면, 상기 갭 패시베이션층의 폭은 최대 100μm 일 수 있다.
본 발명의 또 따른 특징에 따르면, 상기 갭 패시베이션층의 두께는 200Å 내지 3000 Å일 수 있다.
본 발명의 또 따른 특징에 따르면, 상기 반도체 기판은 결정질의 실리콘을 포함하며, 상기 제1 도전형의 반도체층 및 상기 제2 도전형의 반도체층은 비정질의 실리콘을 포함할 수 있다.
본 발명의 또 따른 특징에 따르면, 상기 갭 패시베이션층은 산화규소(SiOx) 및 산질화규소(SiOxNy) 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 결정질의 반도체 기판의 배면에 형성된 패시베이션층 중 제1 영역을 개방하는 단계; 상기 제1 영역이 개방된 패시베이션층을 구비한 반도체 기판의 배면 상에 제1 진성 반도체층, 제1 도전형의 반도체층 및 제1 투명 도전층을 순차적으로 형성하는 단계; 상기 제1 영역으로부터 제1 거리만큼 이격된 제2 영역을 남겨두고 제1 에치 레지스트를 형성하는 단계; 상기 제1 에치 레지스트를 마스크로 식각하여 상기 패시베이션층 중 제2 영역을 개방하는 단계; 상기 제1 에치 레지스트를 제거하는 단계; 상기 제2 영역이 개방된 패시베이션층을 구비하는 반도체 기판의 배면 상에 제2 진성 반도체층, 제2 도전형의 반도체층, 및 제2 투명 도전층을 순차적으로 형성하는 단계; 상기 제2 영역을 덮도록 제2 에치 레지스트를 형성하는 단계; 상기 제2 에치 레지스트를 마스크로 상기 제2 진성 반도체층, 제2 도전형의 반도체층 및 상기 제2 투명 도전층을 식각하는 단계; 및 상기 제2 에치 레지스트를 제거하는 단계;를 포함하는 광기전력소자의 제조방법을 제공한다.
본 발명의 일 특징에 따르면, 상기 제1 진성 반도체층, 제1 도전형의 반도체층 및 제1 투명 도전층을 순차적으로 형성하는 단계는, 상기 제1 진성 반도체층, 상기 제1 도전형의 반도체층 및 상기 제1 투명 도전층의 두께의 합이 상기 패시베이션층의 두께보다 작게 형성하고, 상기 제2 진성 반도체층, 제2 도전형의 반도체층 및 제2 투명 도전층을 순차적으로 형성하는 단계는, 상기 제2 진성 반도체층, 상기 제2 도전형의 반도체층 및 상기 제2 투명 도전층의 두께의 합이 상기 패시베이션층의 두께보다 작게 형성할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제2 영역을 개방하는 단계는, 상기 제1 에치 레지스트에 의해 보호되지 않은 제1 투명 도전층을 식각하는 단계; 상기 식각된 제1 투명 도전층의 하부에 구비된 제1 도전형의 반도체층 및 제1 진성 반도체층을 식각하는 단계; 및 상기 식각된 제1 진성 반도체층 및 제1 도전형의 반도체층의 하부에 구비된 패시베이션층을 식각하는 단계;를 포함하고, 상기 제1 도전형의 반도체층 및 제1 진성 반도체층을 식각하는 단계는, 상기 패시베이션층과 상기 제1 에치 레지스트 사이에 구비된 제1 도전형의 반도체층 및 제1 진성 반도체층을 측방향으로 식각하는 단계를 포함할 수있다.
본 발명의 또 다른 특징에 따르면, 상기 제2 진성 반도체층, 제2 도전형의 반도체층 및 상기 제2 투명 도전층을 식각하는 단계는, 상기 제2 에치 레지스트에 의해 보호되지 않은 제2 투명 도전층을 식각하는 단계; 및 상기 식각된 제2 투명 도전층의 하부에 구비된 제2 도전형의 반도체층 및 제2 진성 반도체층을 식각하는 단계;를 포함하며, 상기 제2 도전형의 반도체층 및 제2 진성 반도체층을 식각하는 단계는 상기 패시베이션층과 상기 제2 에치 레지스트 사이에 구비된 상기 제2 도전형의 반도체층 및 제2 진성 반도체층을 측방향으로 식각하는 단계를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 진성 반도체층, 상기 제1 도전형의 반도체층, 상기 제2 진성 반도체층 및 상기 제2 도전형의 반도체층은 비정질의 실리콘을 포함하고, 상기 패시베이션층은 산화규소 및 산질화규소 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 결정질의 반도체 기판의 배면에 형성된 패시베이션층 중 제1 영역 및 상기 제1 영역으로부터 제1 거리만큼 이격된 제2 영역을 개방하는 단계; 상기 제1,2 영역이 개방된 패시베이션층을 구비한 반도체 기판의 배면 상에 제1 도전형의 반도체층 및 제1 투명 도전층을 순차적으로 형성하는 단계; 상기 제1 영역을 덮도록 제1 에치 레지스트를 형성하는 단계; 상기 제1 에치 레지스트를 마스크로 상기 제1 도전형의 반도체층 및 상기 제1 투명 도전층을 식각하는 단계; 상기 제1 에치 레지스트를 제거하는 단계; 상기 제1 에치 레지스트가 제거된 반도체 기판의 배면 상에 제2 도전형의 반도체층 및 제2 투명 도전층을 순차적으로 형성하는 단계; 상기 제2 영역을 덮도록 제2 에치 레지스트를 형성하는 단계; 상기 제2 에치 레지스트를 마스크로 상기 제2 도전형의 반도체층 및 상기 제2 투명 도전층을 식각하는 단계; 및 상기 제2 에치 레지스트를 제거하는 단계;를 포함하는 광기전력소자의 제조방법을 제공할 수 있다.
본 발명의 일 특징에 따르면, 상기 제1 도전형의 반도체층 및 제1 투명 도전층을 순차적으로 형성하는 단계는, 상기 반도체 기판과 제1 도전형의 반도체층 사이에 제1 진성 반도체층을 형성하는 단계를 더 포함할 수 있고, 상기 제2 도전형의 반도체층 및 제2 투명 도전층을 순차적으로 형성하는 단계는, 상기 반도체 기판과 제2 도전형의 반도체층 사이에 제2 진성 반도체층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 진성 반도체층, 제1 도전형의 반도체층 및 상기 제1 투명 도전층을 식각하는 단계는, 상기 제1 에치 레지스트에 의해 보호되지 않은 제1 투명 도전층을 식각하는 단계; 및 상기 식각된 제1 투명 도전층의 하부에 구비된 제1 도전형의 반도체층 및 제1 진성 반도체층을 식각하는 단계;를 포함하며, 상기 제1 도전형의 반도체층 및 제1 진성 반도체층을 식각하는 단계는 상기 패시베이션층과 상기 제1 에치 레지스트 사이에 구비된 상기 제1 도전형의 반도체층 및 제1 진성 반도체층을 측방향으로 식각하는 단계를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제2 진성 반도체층, 제2 도전형의 반도체층 및 상기 제2 투명 도전층을 식각하는 단계는, 상기 제2 에치 레지스트에 의해 보호되지 않은 제2 투명 도전층을 식각하는 단계; 및 상기 식각된 제2 투명 도전층의 하부에 구비된 제2 도전형의 반도체층 및 제2 진성 반도체층을 식각하는 단계;를 포함하며, 상기 제2 도전형의 반도체층 및 제2 진성 반도체층을 식각하는 단계는 상기 패시베이션층과 상기 제2 에치 레지스트 사이에 구비된 상기 제2 도전형의 반도체층 및 제2 진성 반도체층을 측방향으로 식각하는 단계를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 진성 반도체층, 상기 제1 도전형의 반도체층, 상기 제2 진성 반도체층 및 상기 제2 도전형의 반도체층은 비정질의 실리콘을 포함하고, 상기 패시베이션층은 산화규소 및 산질화규소 중 적어도 어느 하나를 포함할 수 있다.
상기와 같은 본 발명의 일실시예에 따르면, 갭 패시베이션층과 에치 마스크 사이에 구비된 진성 반도체층 및 도전형의 반도체층들이 측방향을 따라 식각되므로, 에치 레지스트 형성시 얼라인먼트 상 오차가 발생하더라도 제1,2 영역에만 진성 반도체층, 도전형의 반도체층 및 투명 도전층이 형성될 수 있다.
또한, 갭 패시베이션층의 폭은 패시베이션층의 식각을 통해서 결정되므로 갭 패시베이션층의 폭을 미세하게 조절할 수 있다.
도 1은 본 발명의 일실시예에 따른 광기전력소자를 개략적으로 나타낸 단면도이다.
도 2는 갭 패시베이션층의 두께에 따른 개방전압을 나타낸 그래프이다.
도 3 및 도 4는 본 발명의 또 다른 실시예에 따른 광기전력소자를 개략적으로 나타낸 단면도이다.
도 5 내지 도 17은 본 발명의 일 실시예에 따른 광기전력소자의 제조방법에 따른 각 공정 상태를 개략적으로 나타낸 단면도이다.
도 18 내지 도 30은 본 발명의 또 다른 실시예에 따른 광기전력소자의 제조방법에 따 각 공정 상태를 개략적으로 나타낸 단면도이다.
본 발명은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도면에서는 여러 층, 영역, 막을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막의 구성이 다른 구성 "상에 있다고 함은 다른 구성의 "바로 위에"있는 경우뿐만 아니라 그 중간에 다른 구성이 구비된 경우도 포함한다. 반면에 어느 구성이 다른 구성의 "바로 위에" 있다고 함은 그 중간에 다른 구성이 구비되지 않는 경우를 나타낸다.
도 1은 본 발명의 일실시예에 따른 광기전력소자를 개략적으로 나타낸 단면도이다.
도 1을 참조하면, 광기전력소자는 반도체 기판(110), 전면 패시베이션막(120), 반사방지막(130), 제1,2 진성 반도체층(141, 151), 제1,2 도전형의 반도체층(142, 152), 제1,2 투명 도전층(143, 153), 제1,2 금속 전극(160, 170), 갭 패시베이션층(180)을 포함한다.
반도체 기판(110)은 수광면인 전면, 및 전면과 반대편인 배면을 구비할 수 있다. 반도체 기판(110)의 배면에는 이미터 및 베이스의 전극인 제1,2 금속 전극(160, 170)이 형성되어 후면 접합(back contact)을 형성할 수 있고, 반도체 기판(110)의 전면은 전극 구조가 배재된 수광면으로 기능함으로써 유효 입사광을 늘리고 광손실을 줄일 수 있으며, 높은 출력을 얻을 수 있다.
반도체 기판(110)은 결정질 실리콘 기판을 포함할 수 있다. 예컨대, 반도체 기판(110)은 단결정 실리콘 기판 또는 다결정 실리콘 기판을 포함할 수 있다. 반도체 기판(110)은 n형 불순물을 포함할 수 있다. n형 불순물은 인(P), 비소(As)와 같은 5족의 화학 원소를 포함할 수 있다.
전면 패시베이션막(120)은 반도체 기판(110)의 전면에 형성될 수 있다. 전면 패시베이션막(120)은 반도체 기판(110)에서 생성된 캐리어의 표면 재결합을 방지하여 캐리어의 수집 효율을 향상시킬 수 있다. 예컨대, 전면 패시베이션막(120)은 반도체 기판(110)의 표면 결함에 따른 표면 재결합 손실을 줄이고, 캐리어의 수집 효율을 향상시킬 수 있다. 예컨대, 전면 패시베이션막(120)은 산화규소(SiOx), 산질화규소(SiNx) 등으로 형성될 수 있다.
또는, 전면 패시베이션막(120)은 불순물이 도핑된 반도체막으로 형성될 수 있다. 예컨대, 전면 패시베이션막(120)은 불순물이 도핑된 비정질 실리콘막일 수 있다. 전면 패시베이션막(120)은 반도체 기판(110)과 동일한 도전성의 불순물이 반도체 기판(110) 보다 고농도로 도핑된 비정질 실리콘을 포함할 수 있다. 이 경우, 반도체 기판(110)과 전면 패시베이션막(120) 사이에 불순물 농도 차이로 인하여 전위 장벽이 형성됨에 따라 반도체 기판(110)의 전면 근처에서 전자와 정공이 재결합하여 소멸되는 것을 방지할 수 있다.
반사방지막(130)은 전면 패시베이션막(120) 상에 형성될 수 있다. 반사방지막(130)은 태양광이 입사될 때 빛이 반사되어 광기전력소자의 빛 흡수 손실을 방지하며, 이를 통해 광기전력소자의 효율을 향상시킬 수 있다. 반사방지막(130)은 광투과성이며, 산화규소(SiOx), 질화규소(SiNx), 산질화규소(SiOxNy) 등을 포함할 수 있다. 또는, 산화티타늄(TiOx), 산화아연(ZnO), 황화아연(ZnS) 등을 포함할 수 있다. 반사방지막(130)은 단일층 또는 복수의 층으로 형성될 수 있다.
본 실시예에서는 반도체 기판(110)의 전면 상에 전면 패시베이션막(120)과 반사방지막(130)이 각각 형성된 경우를 설명하였으나, 본 발명은 이에 한정하지 않는다. 예컨대, 전면 패시베이션막(120)과 반사방지막(130)으로서의 기능을 동시에 수행할 수 있는 실리콘 질화막(SiNx)의 단일 층 구조로 형성될 수 있다. 또는, 수소화된 실리콘 질화막(SiN:H)의 단일 층 구조로 형성될 수 있다.
반도체 기판(110)의 배면의 제1 영역 및 제2 영역에는 서로 다른 도전형을 갖는 반도체층이 형성된다. 반도체 기판(110)의 배면의 제1 영역에는 제1 진성 반도체층(141), 제1 도전형의 반도체층(142) 및 제1 투명 도전층(143)이 형성되며, 반도체 기판(110)의 배면의 제2 영역에는 제2 진성 반도체층(151), 제2 도전형의 반도체층(152) 및 제2 투명 도전층(153)이 형성된다. 반도체 기판(110)의 배면에 제1 진성 반도체층(141)과 제2 진성 반도체층(151)은 약 10μm 내지 2000μm의 폭으로 형성될 수 있다.
제1 진성 반도체층(141)은 반도체 기판(110) 배면의 제1 영역에 형성되며, 진성의 비정질 실리콘으로 형성될 수 있다. 제1 진성 반도체층(141)은 불순물을 첨가하지 않거나 또는 미량의 불순물을 첨가하여 형성될 수 있다.
제1 진성 반도체층(141)은 반도체 기판(110)의 배면을 패시베이션하며, 결정질의 반도체 기판(110)과 비정질의 실리콘을 포함하는 제1 도전형의 반도체층(142) 간의 계면 특성을 향상시킬 수 있다.
본 실시예에서는 제1 진성 반도체층(141)이 반도체 기판(110)과 제1 도전형의 반도체층(142) 사이에 구비되는 경우를 설명하였으나, 본 발명은 이에 한정하지 않는다. 예컨대, 제1 진성 반도체층(141)은 생략될 수 있다.
제1 도전형의 반도체층(142)은 제1 진성 반도체층(141) 상에 형성되며, 반도체 기판(110)과 반대의 도전형을 가져 p-n접합을 형성할 수 있다. 예컨대, 제1 도전형의 반도체층(142)은 n형의 반도체 기판(110)과 반대 도전형인 p형 불순물을 첨가하는 것에 의해 형성될 수 있다.
제1 투명 도전층(143)은 제1 도전형의 반도체층(142) 상에 형성되며, 제1 도전형의 반도체층(142)과 제1 금속 전극(160)을 매개하며 이들 간 접촉 저항(ohmic contact)을 줄일 수 있다. 제1 투명 도전층(143)은 인듐틴옥사이드(ITO), 인듐징크옥사이드(IZO), 징크옥사이드(ZnO) 와 같은 투명 도전층(TCO)으로 형성될 수 있다. 제1 투명 도전층(143)은 약 100 Å 내지 2000Å의 두께로 형성될 수 있다.
제1 금속 전극(160)은 제1 투명 도전층(143) 상에 형성되며, 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al) 및 이들의 합금을 포함할 수 있다. 제1 금속 전극(160)은 캐리어를 수집하는 핑거 전극들(미도시) 및 핑거 전극들과 연결되며 외부와 인터커넥션을 형성하는 버스바(미도시)를 포함할 수 있다.
제2 진성 반도체층(151)은 반도체 기판(110) 배면의 제2 영역에 형성되며, 진성의 비정질 실리콘으로 형성될 수 있다. 제2 진성 반도체층(151)은 불순물을 첨가하지 않거나 또는 미량의 불순물을 첨가하여 형성될 수 있다.
제2 진성 반도체층(151)은 반도체 기판(110)의 배면을 패시베이션하며, 결정질의 반도체 기판(110)과 비정질의 실리콘을 포함하는 제2 도전형의 반도체층(152) 간의 계면 특성을 향상시킬 수 있다.
본 실시예에서는 제2 진성 반도체층(151)이 반도체 기판(110)과 제2 도전형의 반도체층(152) 사이에 구비되는 경우를 설명하였으나, 본 발명은 이에 한정하지 않는다. 예컨대, 제2 진성 반도체층(151)은 생략될 수 있다.
제2 도전형의 반도체층(152)은 제2 진성 반도체층(151) 상에 형성되며, 반도체 기판(110)과 동일한 도전형을 갖는다. 예컨대, 제2 도전형의 반도체층(152)은 n형(또는 p형) 불순물을 첨가하는 것에 의해 형성될 수 있다. 제2 도전형의 반도체층(152)은 반도체 기판(110) 보다 불순물이 고농도로 함유된 상태이며, 반도체 기판(110)에서 생성된 캐리어가 재결합되는 것을 방지하도록 후면 전계(BSF)를 형성할 수 있다.
제2 투명 도전층(153)은 제2 도전형의 반도체층(152) 상에 형성되며, 제2 도전형의 반도체층(152)과 제2 금속 전극(170)을 매개하며 이들 간 접촉 저항(ohmic contact)을 줄일 수 있다. 제2 투명 도전층(153)은 인듐틴옥사이드(ITO), 인듐징크옥사이드(IZO), 징크옥사이드(ZnO) 와 같은 투명 도전층(TCO)으로 형성될 수 있다. 제2 투명 도전층(153)은 약 100 Å 내지 2000Å의 두께로 형성될 수 있다.
제2 금속 전극(170)은 제2 투명 도전층(153) 상에 형성되며, 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al) 및 이들의 합금을 포함할 수 있다. 제2 금속 전극(170)은 캐리어를 수집하는 핑거 전극들(미도시) 및 핑거 전극들과 연결되며 외부와 인터커넥션을 형성하는 버스바(미도시)를 포함할 수 있다.
갭 패시베이션층(180)은 반도체 기판(110)의 제1 영역과 제2 영역 사이에 형성되며, 반도체 기판(110)의 배면의 바로 위에 형성된다. 갭 패시베이션층(180)은 반도체 기판(110)이 외부로 노출되는 것을 방지하여 전자와 정공이 재결합하여 소멸되는 것을 방지할 수 있다.
갭 패시베이션층(180)은 산화규소(SiOx), 및 산질화규소(SiOxNy) 중 적어도 어느 하나를 포함할 수 있다. 갭 패시베이션층(180)은 이들의 단일층 또는 복수의 층으로 형성될 수 있다.
갭 패시베이션층(180)의 두께는 갭 패시베이션층(180)의 양측에 구비된 층들의 합보다 두껍게 형성될 수 있다. 예컨대, 갭 패시베이션층(180)의 두께는 제1 진성 반도체층(141), 제1 도전형의 반도체층(142) 및 제1 투명 도전층(143)의 두께의 합보다 두껍게 형성되며, 제2 진성 반도체층(151), 제2 도전형의 반도체층(152) 및 제2 투명 도전층(153)의 두께의 합보다도 두껍게 형성될 수 있다. 예컨대, 갭 패시베이션층(180)의 두께는 약 200Å 내지 3000 Å으로 형성될 수 있다. 갭 패시베이션층(180)의 두께가 200 Å보다 작으면 캐리어의 수명이 짧아지고, 3000 Å 보다 크면 제조 비용이 증가한다.
도 2는 본 발명의 실시예에 따른 광기전력소자의 두께에 따른 개방전압(Voc)을 나타낸 그래프이다. Voc는 금속 전극이 형성되지 않은 상태에서 측정된 값이다. 도 2는 전면과 배면이 모두 평판(planar)인 반도체 기판(110)에 산화규소를 포함하는 갭 패시베이션층을 형성한 경우로서 갭 패시베이션층의 두께가 1000Å 인 경우(실시예 1,2)와 300Å인 경우(실시예 3,4)를 나타낸다.
도 2를 참조하면, 갭 패시베이션층(180)의 두께가 두꺼울수록 Voc의 값이 크게 나타나는 것을 확인할 수 있다. 한편 Voc는 캐리어의 수명 특성과 관계 있는 것으로, 갭 패시베이션층(180)의 두께가 두꺼운 경우에, 캐리어의 수명(life time)이 더 길게 나타나는 것을 확인할 수 있다.
갭 패시베이션층(180)의 폭은 0.5μm 내지 500μm 이 되도록 형성될 수 있다. 갭 패시베이션층(180)의 폭이 0.5μm 미만이면 반도체 기판(110)의 배면상에 고품질의 갭 패시베이션층(180)의 형성되기 어려워 제 기능을 발휘하기 어렵고, 갭 패시베이션층(180)의 폭이 500μm 을 초과하면 광기전력소자의 데드 영역(dead area)가 증가하게 된다. 갭 패시베이션층(180)의 폭은 작을수록 광기전력소자의 효율에 유리하므로 0.5μm 내지 100μm 가 되도록 형성할 수 있다.
갭 패시베이션층(180) 상에는 제1,2 도전형의 반도체층(142, 152)과 같은 기타 다른 층(layer)이 형성되지 않은 상태이다. 이는 제조 공정에 따른 것으로 해당 내용은 후술한다.
도 3 및 도 4는 본 발명의 또 다른 실시예에 따른 광기전력소자를 개략적으로 나타낸 단면도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 광기전력소자도 반도체 기판(310), 전면 패시베이션막(320), 반사방지막(330), 제1,2 진성 반도체층(341, 351), 제1,2 도전형의 반도체층(342, 352), 제1,2 투명 도전층(343, 353), 제1,2 금속 전극(360, 370), 갭 패시베이션층(380)을 포함하며, 그 구체적 구성은 앞서 도 1을 참조하여 설명한 광기전력소자와 동일하다.
다만, 본 발명의 실시예에 따르면 반도체 기판(310)의 전면과 배면에 텍스처 구조가 형성된 점에서 차이가 있다. 텍스처 구조는 입사광의 광경로를 증가시킴으로써 광흡수효율을 향상시킬 수 있다. 텍스처링 공정의 일 실시예로는 KOH 또는 NaOH와 같은 용액 및 이소프로필 알코올(IPA)의 혼합용액에 반도체 기판(310)을 담그는 방법을 사용할 수 있다. 이와 같은 방법을 통해 피라미드 형태의 텍스처가 형성될 수 있다.
반도체 기판(310)의 텍스처 구조에 따라, 전면 패시베이션막(320) 및 반사방지막(330)도 요철면을 구비할 수 있으며, 제1,2 진성 반도체층(341, 351), 제1,2 도전형의 반도체층(342, 352), 및 제1,2 투명 도전층(343, 353)도 요철면을 구비할 수 있다.
본 발명의 또 다른 실시예로서 도 4를 참조하면, 본 발명의 실시예에 따른 광기전력소자도 반도체 기판(410), 전면 패시베이션막(420), 반사방지막(430), 제1,2 진성 반도체층(441, 451), 제1,2 도전형의 반도체층(442, 452), 제1,2 투명 도전층(443, 453), 제1,2 금속 전극(460, 470), 갭 패시베이션층(480)을 포함하며, 그 구체적 구성은 앞서 도 1을 참조하여 설명한 광기전력소자와 동일하다. 다만, 텍스처 구조는 반도체 기판(410)의 전면에만 형성되어 광 흡수 효율을 향상시킬 수 있다.
도 3 및 도 4를 참조하여 설명한 광기전력 소자에서 제1,2 진성 반도체층(341, 351, 441, 451)이 반도체 기판(310, 410)과 제1,2 도전형의 반도체층(342, 352, 442, 452) 사이에 구비되는 경우를 설명하였으나, 본 발명은 이에 한정하지 않는다. 예컨대, 제1,2 진성 반도체층(341, 351, 441, 451)은 생략될 수 있다.
이하에서는 본 발명의 일 실시예에 따른 광기전력소자의 제조방법을 설명한다.
도 5 내지 도 17은 본 발명의 일 실시예에 따른 광기전력소자의 제조방법에 따른 상태를 개략적으로 나타낸 단면도이다. 도 5 내지 도 17은 설명의 편의를 위하여 광기전력소자의 배면이 위를 향하고, 광기전력소자의 전면이 아래를 향하도록 도시되었다.
먼저 반도체 기판(510)을 준비한다. 예컨대, 반도체 기판(510)은 n형 결졍질 실리콘 웨이퍼로 마련될 수 있다. 반도체 기판(510)은 반도체 기판(510)의 표면에 부착된 물리적, 화학적 불순물을 제거하기 위해 산이나 알칼리 용액을 이용하는 세정 공정이 수행될 수 있다.
도 5를 참조하면, 반도체 기판(510)에 패시베이션층(580)을 형성한다. 패시베이션층(580)은 산화규소(SiOx) 및 산질화규소(SiOxNy) 중 적어도 어느 하나를 포함할 수 있다. 이와 같은 패시베이션층(580)은 열산화 또는 화학기상증착법(CVD)에 의해 형성할 수 있다.
도시되지는 않았으나, 패시베이션층(580)을 마스크로 반도체 기판의 전면에 텍스처 구조를 형성할 수 있다. 패시베이션층(580)을 마스크로 하고, 반도체 기판(510)의 전면을 식각대상으로 하여 식각을 수행할 수 있다. 예컨대, 반도체 기판(510)에 대하여 KOH, NaOH와 같은 알칼리용액을 이용하여 이방성 식각을 수행함으로써 반도체 기판(510)의 전면에 텍스처 구조를 형성할 수 있다.
도 6을 참조하면, 패시베이션층(580) 상에 제1 에치 레지스트(M1)를 형성한다. 제1 에치 레지스트(M1)는 반도체 기판(510)의 제1 영역을 제외하고 나머지 영역을 덮도록 형성될 수 있다. 제1 에치 레지스트(M1)는 유기막으로 형성될 수 있다.
도 7을 참조하면, 제1 에치 레지스트(M1)를 마스크하여 패시베이션층(580)을 식각한다. 제1 에치 레지스트(M1)에 의해 보호되지 않은 패시베이션층(580)을 에천트를 이용하여 제거한다. 에천트로는 패시베이션층(580)에 대한 식각 특성을 갖는 불산(HF), 불화암모늄(NH4F) 또는 이들의 혼합물 등이 사용될 수 있다. 식각이 완료되면 도 8에 도시된 바와 같이 제1 에치 레지스트(M1)를 제거한다. 제1 에치 레지스트(M1)는 예컨대, 아세톤 계열 또는 에탄올 계열의 용액을 이용하여 제거될 수 있다.
도 9를 참조하면, 반도체 기판(510)의 배면에 제1 진성 반도체층(541), 제1 도전형의 반도체층(542), 제1 투명 도전층(543)을 형성한다.
예컨대, 제1 진성 반도체층(541)은 실리콘 함유 기체인 실란(SiH4)을 이용하는 화학기상증착법에 의해 형성될 수 있으며, 비정질 실리콘으로 형성될 수 있다.
제1 도전형의 반도체층(542)은 반도체 기판(510)과 반대 도전형인 p형으로 도핑될 수 있고, 실란(SiH4)과 함께 B2H6과 같은 도핑가스를 소스로 하는 화학기상증착법에 의해 형성될 수 있으며, 비정질 실리콘으로 형성될 수 있다.
제1 투명 도전층(543)은 인듐틴옥사이드(ITO), 인듐징크옥사이드(IZO), 징크옥사이드(ZnO)와 같은 투명 도전층(TCO)을 포함하며, 스퍼터링, 이빔(e-beam), 이베포레이션(evaporation) 등의 방법에 의해 형성될 수 있다.
도 10을 참조하면, 제2 에치 레지스트(M2)를 형성한다. 제2 에치 레지스트(M2)는 반도체 기판(510)의 제2 영역을 제외하고 나머지 영역을 덮도록 형성된다. 제2 에치 레지스트(M2)는 유기막으로 형성될 수 있다.
도 11을 참조하면, 제2 에치 레지스트(M2)를 마스크로 하여 반도체 기판(510)의 배면의 제2 영역이 노출되도록 제1 투명 도전층(543), 제1 도전형의 반도체층(542), 제1 진성 반도체층(541), 패시베이션층(580)을 식각한다.
예를 들어, 제1 투명 도전층(543)은 HCl/ HNO3를 베이스로 한 에천트를 사용하여 제2 에치 레지스트(M2)에 의해 보호되지 않은 영역이 제거될 수 있다. 제1 진성 반도체층(541)과 제1 도전형의 반도체층(542)은 비정질 실리콘을 포함하므로, HF/HNO3를 베이스로 한 에천트를 사용하여 제2 에치 레지스트(M2)에 의해 보호되지 않은 영역이 제거될 수 있다.
제1 진성 반도체층(541) 및 제1 도전형의 반도체층(542)이 제거되면서 노출된 패시베이션층(580)도 제2 에치 레지스트(M2)에 의해 보호되지 않은 상태가 되므로 식각될 수 있다. 예컨대, 패시베이션층(580)에 대한 식각 특성을 갖는 불산(HF), 불화암모늄(NH4F) 또는 이들의 혼합물 등이 사용될 수 있다.
도 11의 확대된 부분을 참조하면, 제2 에치 레지스트(M2)에 의해 보호되지 않은 영역을 제거할 때, 제1 투명 도전층(543)은 두께 방향 대비 측면의 에칭이 많이 일어나지 않는데 반하여, 비정질 실리콘을 포함하는 제1 진성 반도체층(541)과 제1 도전형의 반도체층(542)은 측방향으로의 식각이 많이 일어난다.
이와 같이 비정질 실리콘을 포함하는 제1 진성 반도체층(541)과 제1 도전형의 반도체층(542)이 패시베이션층(580) 상에서 측방향으로 식각되는 이유는 이들 층(541, 542)과 패시베이션층(580) 사이의 막질이 이들 층(541, 542)과 반도체 기판(510) 사이의 막질과 차이가 나는데서 기인하는 것으로 판단된다.
도 12를 참조하면, 제2 에치 레지스트(M2)를 제거한다. 이 때 제2 에치 레지스트(M2)가 제거됨에 따라 패시베이션층(580) 상에는 제1 투명 도전층(543), 제1 도전형의 반도체층(542) 및 제1 진성 반도체층(541)이 남아있지 않은 상태가 된다. 예컨대, 패시베이션층(580)과 제2 에치 레지스트(M2) 사이에 구비된 제1 진성 반도체층(541) 및 제1 도전형의 반도체층(542)이 식각되므로 제2 에치 레지스트(M2)가 제거될 때 제2 에치 레지스트(M2)와 접촉하는 제1 투명 도전층(543)도 함께 제거되면서 패시베이션층(580) 상에는 어떤 층도 남아 있지 않게 된다. 제2 에치 레지스트(M2)는 예컨대, 아세톤 계열 또는 에탄올 계열의 용액을 이용하여 제거될 수 있다.
도 13을 참조하면, 반도체 기판(510)의 배면에 제2 진성 반도체층(551), 제2 도전형의 반도체층(552), 제2 투명 도전층(553)을 형성한다.
예컨대, 제2 진성 반도체층(551)은 실리콘 함유 기체인 실란(SiH4)을 이용하는 화학기상증착법에 의해 형성될 수 있으며, 비정질 실리콘으로 형성될 수 있다.
제2 도전형의 반도체층(552)은 반도체 기판(510)과 같은 도전형인 n형으로 도핑될 수 있고, 실란(SiH4)과 함께 PH3과 같은 도핑가스를 소스로 하는 화학기상증착법에 의해 형성될 수 있으며, 비정질 실리콘으로 형성될 수 있다.
제2 투명 도전층(553)은 인듐틴옥사이드(ITO), 인듐징크옥사이드(IZO), 징크옥사이드(ZnO)와 같은 투명 도전층(TCO)을 포함하며, 스퍼터링, 이빔(e-beam), 이베포레이션(evaporation) 등의 방법에 의해 형성될 수 있다.
도 14를 참조하면, 제3 에치 레지스트(M3)를 형성한다. 제3 에치 레지스트(M3)는 공정상 여유마진을 고려하여 제2 영역 및 제2 영역과 근접한 패시베이션층(580)의 일부를 덮도록 형성될 수 있다. 제3 에치 레지스트(M3)는 유기막으로 형성될 수 있다.
도 15를 참조하면, 제3 에치 레지스트(M3)를 마스크로 하여 제2 투명 도전층(553), 제2 도전형의 반도체층(552), 제2 진성 반도체층(551), 패시베이션층(580)을 식각한다.
예를 들어, 제2 투명 도전층(553)은 HCl/ HNO3를 베이스로 한 에천트를 사용하여 제3 에치 레지스트(M3)에 의해 보호되지 않은 영역이 제거될 수 있다. 제2 진성 반도체층(551)과 제2 도전형의 반도체층(552)은 비정질 실리콘을 포함하므로, HF/HNO3를 베이스로한 에천트를 사용하여 제3 에치 레지스트(M3)에 의해 보호되지 않은 영역이 제거될 수 있다.
제2 진성 반도체층(551) 및 제2 도전형의 반도체층(552)이 제거되면서 노출된 패시베이션층(580)도 제3 에치 레지스트(M3)에 의해 보호되지 않은 상태가 되므로 식각될 수 있다. 예컨대, 패시베이션층(580)에 대한 식각 특성을 갖는 불산(HF), 불화암모늄(NH4F) 또는 이들의 혼합물 등이 사용될 수 있다.
도 15의 확대된 부분을 참조하면, 제2 진성 반도체층(551) 및 제2 도전형의 반도체층(552)을 제거할 때에 패시베이션층(580)과 제3 에치 레지스트(M3) 사이에 구비된 제2 진성 반도체층(551) 및 제2 도전형의 반도체층(552)도 식각된다. 그 이유는 앞서 도 11의 확대된 부분을 참조하여 설명한 바와 같다.
도 16을 참조하면, 제3 에치 레지스트(M3)를 제거한다. 도 15의 확대된 부분에서와 같이 패시베이션층(580) 상에서 측방향으로의 식각이 수행되므로, 제3 에치 레지스트(M3)가 제거되면서 패시베이션층(580) 상에는 어떤 층도 남아 있지 않게 된다. 제3 에치 레지스트(M3)는 예컨대, 아세톤 계열 또는 에탄올 계열의 용액을 이용하여 제거될 수 있다.
도 16을 참조하면, 반도체 기판(510)의 전면에 전면 패시베이션막(520) 및 반사방지막(530)을 형성한다.
전면 패시베이션막(520)은 반도체 기판(510)에서 생성된 캐리어의 재결합을 방지하여 캐리어의 수집 효율을 향상시킬 수 있다. 전면 패시베이션막(520)은 도핑된 반도체막, 산화규소(SiOx), 질화규소(SiNx) 등으로 형성될 수 있다. 예컨대, 플라즈마 기상 증착법(PECVD)에 의해 형성할 수 있다. 또는, 불순물을 반도체 기판(510) 보다 고농도로 도핑하여 형성할 수 있다.
반사방지막(530)은 산화규소(SiOx), 질화규소(SiNx), 산질화규소(SiOxNy) 등을 포함할 수 있다. 또는, 산화티타늄(TiO2), 산화아연(ZnO), 황화아연(ZnS) 등을 포함할 수 있다. 반사방지막(530)은 화학기상증착법, 스퍼터링, 스핀코팅 등의 방법에 의해 형성될 수 있다.
본 실시예에서는 전면 패시베이션막(520) 및 반사방지막(530)을 각각 형성하는 단계로 설명하였으나, 본 발명은 이에 한정하지 않는다. 일 예로, 전면 패시베이션막(520) 및 반사방지막(530)의 기능을 동시에 수행할 수 있는 SiNx를 포함하는 막을 형성할 수도 있음은 앞서 언급한 바와 같다.
도 17을 참조하면, 제1,2 금속 전극(560, 570)을 형성한다. 제1,2 금속 전극(560, 570)은 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al) 및 이들의 합금을 포함할 수 있다. 예컨대, 제1,2 금속 전극(560, 570)은 상술한 원소를 포함하는 전도성 페이스트를 이용한 잉크젯, 그라비아 인쇄, 옵셋 인쇄, 스크린 프린팅 등의 방법에 의해 도포하고 소성함으로써 형성될 수 있다.
이하에서는, 본 발명의 또 다른 실시예에 따른 광기전력소자의 제조방법을 설명한다.
도 18 내지 도 31은 본 발명의 또 다른 실시예에 따른 광기전력소자의 제조방법에 따른 상태를 개략적으로 나타낸 단면도이다.
먼저 반도체 기판(610)을 준비한다. 예컨대, 반도체 기판(610)은 n형 결졍질 실리콘 웨이퍼로 마련될 수 있다. 반도체 기판(610)은 반도체 기판(610)의 표면에 부착된 물리적, 화학적 불순물을 제거하기 위해 산이나 알칼리 용액을 이용하는 세정 공정이 수행될 수 있다.
도 18을 참조하면, 반도체 기판(610)에 패시베이션층(680)을 형성한다. 패시베이션층(680)은 산화규소(SiOx) 및 산질화규소(SiOxNy)중 적어도 어느 하나를 포함할 수 있다. 이와 같은 패시베이션층(680)은 열산화 또는 화학기상증착법(CVD)에 의해 형성할 수 있다.
도시되지는 않았으나, 패시베이션층(680)을 마스크로 반도체 기판(610)의 전면에 텍스처 구조를 형성할 수 있음은 앞서 설명한 바와 같다.
도 19를 참조하면, 패시베이션층(680) 상에 제1 에치 레지스트(M1')를 형성한다. 제1 에치 레지스트(M1')는 반도체 기판(610)의 제1 영역 및 제2 영역을 제외하고 나머지 영역을 덮도록 형성될 수 있다. 제1 에치 레지스트(M1')는 유기막으로 형성될 수 있다.
도 20을 참조하면, 제1 에치 레지스트(M1')를 마스크하여 패시베이션층(680)을 식각한다. 제1 에치 레지스트(M1')에 의해 보호되지 않은 패시베이션층(680)을 에천트를 이용하여 제거한다. 에천트로는 패시베이션층(680)에 대한 식각 특성을 갖는 불산(HF), 불화암모늄(NH4F) 또는 이들의 혼합물 등이 사용될 수 있다.
식각이 완료되면 도 21에 도시된 바와 같이 제1 에치 레지스트(M1)를 제거한다. 제1 에치 레지스트(M1')는 예컨대, 아세톤 또는 에탄올 계열의 용액에 의해 제거될 수 있다. 제1 에치 레지스트(M1')를 이용하여 식각된 패시베이션층(680)이 도 1을 참조하여 설명한 갭 패시베이션층이 될 수 있다.
도 22를 참조하면, 반도체 기판(610)의 배면에 제1 진성 반도체층(641), 제1 도전형의 반도체층(642), 제1 투명 도전층(643)을 형성한다.
예컨대, 제1 진성 반도체층(641)은 실리콘 함유 기체인 실란(SiH4)을 이용하는 화학기상증착법에 의해 형성될 수 있으며, 비정질 실리콘으로 형성될 수 있다.
제1 도전형의 반도체층(642)은 반도체 기판(610)과 반대 도전형인 p형으로 도핑될 수 있고, 실란(SiH4)과 함께 B2H6과 같은 도핑가스를 소스로 하는 화학기상증착법에 의해 형성될 수 있으며, 비정질 실리콘으로 형성될 수 있다.
제1 투명 도전층(643)은 인듐틴옥사이드(ITO), 인듐징크옥사이드(IZO), 징크옥사이드(ZnO)와 같은 투명 도전층(TCO)을 포함하며, 스퍼터링, 이빔(e-beam), 이베포레이션(evaporation) 등의 방법에 의해 형성될 수 있다.
도 23을 참조하면, 제2 에치 레지스트(M2')를 형성한다. 제2 에치 레지스트(M2')는 공정상 여유 마진을 두고 반도체 기판(610)의 제1 영역 및 제1 영역과 인접한 패시베이션층(680)의 일부를 덮도록 형성된다. 제2 에치 레지스트(M2')는 유기막으로 형성될 수 있다.
도 24를 참조하면, 제2 에치 레지스트(M2')를 마스크로 하여 제1 투명 도전층(643), 제1 도전형의 반도체층(642), 제1 진성 반도체층(641), 패시베이션층(680)을 식각한다.
예를 들어, 제1 투명 도전층(643)은 HCl/ HNO3를 베이스로 한 에천트를 사용하여 제2 에치 레지스트(M2')에 의해 보호되지 않은 영역이 제거될 수 있다. 제1 진성 반도체층(641)과 제1 도전형의 반도체층(642)은 비정질 실리콘을 포함하므로, HF/HNO3를 베이스로 한 에천트를 사용하여 제2 에치 레지스트(M2)에 의해 보호되지 않은 영역이 제거될 수 있다.
제1 진성 반도체층(641) 및 제1 도전형의 반도체층(642)이 제거되면서 노출된 패시베이션층(680)도 제2 에치 레지스트(M2')에 의해 보호되지 않은 상태가 되므로 식각될 수 있다. 예컨대, 패시베이션층(680)에 대한 식각 특성을 갖는 불산(HF), 불화암모늄(NH4F) 또는 이들의 혼합물 등이 사용될 수 있다.
도 24의 확대된 부분을 참조하면, 제2 에치 레지스트(M2')에 의해 보호되지 않은 영역을 제거할 때, 제1 투명 도전층(643)은 두께 방향 대비 측면의 에칭이 많이 일어나지 않는데 반하여, 비정질 실리콘을 포함하는 제1 진성 반도체층(641)과 제1 도전형의 반도체층(642)은 측방향으로의 식각이 많이 수행된다. 이는 비정질 실리콘을 포함하는 제1 진성 반도체층(641)과 제1 도전형의 반도체층(642), 및 패시베이션층(680) 사이의 막질의 특성에 기인하는 것으로 판단된다.
도 25를 참조하면, 제2 에치 레지스트(M2')를 제거한다. 이 때 제2 에치 레지스트(M2')가 제거됨에 따라 패시베이션층(680) 상에는 제1 투명 도전층(643), 제1 도전형의 반도체층(642) 및 제1 진성 반도체층(641)이 남아있지 않은 상태가 된다. 제2 에치 레지스트(M2')는 에탄올 또는 아세톤 계열의 용액을 사용하여 제거될 수 있다.
패시베이션층(680)과 제2 에치 레지스트(M2') 사이에 구비된 제1 진성 반도체층(641) 및 제1 도전형의 반도체층(642)이 측방향을 따라 식각되었므로 제2 에치 레지스트(M2)가 제거될 때 제2 에치 레지스트(M2')와 접촉하는 제1 투명 도전층(643)도 함께 제거되면서 패시베이션층(680) 상에는 어떤 층도 남아 있지 않게 된다.
도 26을 참조하면, 반도체 기판(610)의 배면에 제2 진성 반도체층(651), 제2 도전형의 반도체층(652), 제2 투명 도전층(653)을 형성한다.
예컨대, 제2 진성 반도체층(651)은 실리콘 함유 기체인 실란(SiH4)을 이용하는 화학기상증착법에 의해 형성될 수 있으며, 비정질 실리콘으로 형성될 수 있다.
제2 도전형의 반도체층(652)은 반도체 기판(610)과 같은 도전형인 n형으로 도핑될 수 있고, 실란(SiH4)과 함께 PH3과 같은 도핑가스를 소스로 하는 화학기상증착법에 의해 형성될 수 있으며, 비정질 실리콘으로 형성될 수 있다.
제2 투명 도전층(653)은 인듐틴옥사이드(ITO), 인듐징크옥사이드(IZO), 징크옥사이드(ZnO)와 같은 투명 도전층(TCO)을 포함하며, 스퍼터링, 이빔(e-beam), 이베포레이션(evaporation) 등의 방법에 의해 형성될 수 있다.
도 27을 참조하면, 제3 에치 레지스트(M3')를 형성한다. 제3 에치 레지스트(M3')는 공정상 여유마진을 고려하여 제2 영역 및 제2 영역과 근접한 패시베이션층(680)의 일부를 덮도록 형성될 수 있다. 제3 에치 레지스트(M3')는 유기막으로 형성될 수 있다.
도 28을 참조하면, 제3 에치 레지스트(M3')를 마스크로 하여 제2 투명 도전층(653), 제2 도전형의 반도체층(652), 제2 진성 반도체층(651), 패시베이션층(680)을 식각한다.
예를 들어, 제2 투명 도전층(653)은 HCl/ HNO3를 베이스로 한 에천트를 사용하여 제3 에치 레지스트(M3')에 의해 보호되지 않은 영역이 제거될 수 있다. 제2 진성 반도체층(651)과 제2 도전형의 반도체층(652)은 비정질 실리콘을 포함하므로, HF/HNO3를 베이스로한 에천트를 사용하여 제3 에치 레지스트(M3')에 의해 보호되지 않은 영역이 제거될 수 있다.
제2 진성 반도체층(651) 및 제2 도전형의 반도체층(652)이 제거되면서 노출된 패시베이션층(680)도 제3 에치 레지스트(M3')에 의해 보호되지 않은 상태가 되므로 식각될 수 있다. 예컨대, 패시베이션층(680)에 대한 식각 특성을 갖는 불산(HF), 불화암모늄(NH4F) 또는 이들의 혼합물 등이 사용될 수 있다.
도 28의 확대된 부분을 참조하면, 제2 진성 반도체층(651) 및 제2 도전형의 반도체층(652)을 제거할 때에 패시베이션층(680)과 제3 에치 레지스트(M3') 사이에 구비된 제2 진성 반도체층(651) 및 제2 도전형의 반도체층(652)은 측방향을 따라 식각된다. 그 이유는 앞서 도 24의 확대된 부분을 참조하여 설명한 바와 같다.
도 29를 참조하면, 제3 에치 레지스트(M3')를 제거한다. 측면 식각이 거의 이루어지지 않은 패시베이션층(680) 상의 제2 투명 도전층(653)은 제3 에치 레지스트(M3')가 제거됨에 따라 함께 제거된다. 제3 에치 레지스트(M3')는 에탄올 또는 아세톤 계열의 용액에 의해 제거될 수 있다.
한편, 반도체 기판(610)의 전면에 전면 패시베이션막(620) 및 반사방지막(630)을 형성한다.
전면 패시베이션막(620)은 반도체 기판(610)에서 생성된 캐리어의 재결합을 방지하여 캐리어의 수집 효율을 향상시킬 수 있다. 전면 패시베이션막(620)은 도핑된 반도체막, 산화규소(SiOx), 질화규소(SiNx) 등으로 형성될 수 있다. 예컨대, 플라즈마 기상 증착법(PECVD)에 의해 형성할 수 있다. 또는, 불순물을 반도체 기판(610) 보다 고농도로 도핑하여 형성할 수 있다.
반사방지막(630)은 산화규소(SiOx), 질화규소(SiNx), 산질화규소(SiOxNy) 등을 포함할 수 있다. 또는, 산화티타늄(TiO2), 산화아연(ZnO), 황화아연(ZnS) 등을 포함할 수 있다. 반사방지막(630)은 화학기상증착법, 스퍼터링, 스핀코팅 등의 방법에 의해 형성될 수 있다.
본 실시예에서는 전면 패시베이션막(620) 및 반사방지막(630)을 각각 형성하는 단계로 설명하였으나, 본 발명은 이에 한정하지 않는다. 일 예로, 전면 패시베이션막(620) 및 반사방지막(630)의 기능을 동시에 수행할 수 있는 SiNx를 포함하는 막을 형성할 수도 있음은 앞서 언급한 바와 같다.
도 30을 참조하면, 제1,2 금속 전극(460, 470)을 형성한다. 제1,2 금속 전극(460, 470)은 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al) 및 이들의 합금을 포함할 수 있다. 예컨대, 제1,2 금속 전극(460, 470)은 상술한 원소를 포함하는 전도성 페이스트를 이용하여 잉크젯, 그라비아 인쇄, 옵셋 인쇄, 스크린 프린팅 등의 방법에 의해 도포되고 소성됨으로써 형성될 수 있다.
갭 패시베이션층과 에치 마스크 사이에 구비된 진성 반도체층 및 도전형의 반도체층들이 측방향을 따라 식각되므로, 에치 레지스트 형성시 얼라인먼트 상 오차가 발생하더라도 제1,2 영역에만 진성 반도체층, 도전형의 반도체층 및 투명 도전층이 형성될 수 있다.
갭 패시베이션층의 폭은 패시베이션층의 식각(도 7, 도 11, 도 20참조)을 통해서 결정되므로 갭 패시베이션층의 폭을 미세하게 조절할 수 있다.
비록 본 발명이 상기 언급된 바람직한 실시예와 관련하여 설명되었지만, 발명의 요지와 범위로부터 벗어남이 없이 다양한 수정이나 변형을 하는 것이 가능하다. 따라서 첨부된 특허청구의 범위에는 본 발명의 요지에 속하는 한 이러한 수정이나 변형을 포함할 것이다.
110, 310, 410, 510, 610: 반도체 기판
120, 320, 420, 520, 620: 전면 패시베이션막
130, 330, 430, 530, 630: 반사방지막
141, 341, 441, 541, 641: 제1 진성 반도체층
142, 342, 442, 542, 642: 제1 도전형의 반도체층
143, 343, 443, 543, 643: 제1 투명 도전층
151, 351, 451, 551, 651: 제2 진성 반도체층
152, 352, 452, 552, 652: 제2 도전형의 반도체층
153, 353, 453, 553, 653: 제2 투명 도전층
160, 360, 460, 560, 660: 제1 금속 전극
170, 370, 470, 570, 670: 제2 금속 전극
180, 380, 480, 580, 680: 갭 패시베이션층

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판의 배면의 제1 영역에 형성되며, 상기 반도체 기판과 반대 도전성을 갖는 제1 도전형의 반도체층;
    상기 제1 도전형의 반도체층 상에 구비되는 제1 투명 도전층;
    상기 반도체 기판의 배면의 제2 영역에 형성되며, 상기 제1 도전형과 반대의 도전성을 갖는 제2 도전형의 반도체층;
    상기 제2 도전형의 반도체층 상에 구비되는 제2 투명 도전층; 및
    상기 반도체 기판의 배면 상에서 상기 제1 영역 및 상기 제2 영역 사이에 구비되며, 상기 제1 도전형의 반도체층 및 상기 제1 투명 도전층의 두께의 합보다 두껍게 형성된 갭 패시베이션층;을 포함하는 광기전력소자.
  2. 제1항에 있어서,
    상기 갭 패시베이션층은,
    상기 제2 도전형의 반도체층 및 상기 제2 투명 도전층의 두께의 합보다 두껍게 형성된 광기전력소자.
  3. 제1항에 있어서,
    상기 갭 패시베이층은 상기 반도체 기판의 배면 바로 위에 구비된 광기전력소자.
  4. 제1항에 있어서,
    상기 반도체 기판 및 상기 제1 도전형의 반도체층 사이에 구비되는 제1 진성 반도체층을 더 포함하고,
    상기 갭 패시베이션층은,
    상기 제1 진성 반도체층, 상기 제1 도전형의 반도체층, 및 상기 제1 투명 도전층의 두께의 합보다 두껍게 형성된 광기전력소자.
  5. 제1항에 있어서,
    상기 반도체 기판 및 상기 제2 도전형의 반도체층 사이에 구비되는 제2 진성 반도체층을 더 포함하고,
    상기 갭 패시베이션층은,
    상기 제2 진성 반도체층, 상기 제2 도전형의 반도체층, 및 상기 제2 투명 도전층의 두께의 합보다 두껍게 형성된 광기전력소자.
  6. 제1항에 있어서,
    상기 갭 패시베이션층의 폭은 0.5μm 내지 500μm 인 광기전력소자.
  7. 제1항에 있어서,
    상기 갭 패시베이션층의 폭은 최대 100μm 인 광기전력소자.
  8. 제1항에 있어서,
    상기 갭 패시베이션층의 두께는 200Å 내지 3000 Å인 광기전력소자.
  9. 제1항에 있어서,
    상기 반도체 기판은 결정질의 실리콘을 포함하며, 상기 제1 도전형의 반도체층 및 상기 제2 도전형의 반도체층은 비정질의 실리콘을 포함하는 광기전력소자.
  10. 제1항에 있어서,
    상기 갭 패시베이션층은 산화규소(SiOx) 및 산질화규소(SiOxNy) 중 적어도 어느 하나를 포함하는 광기전력소자.
  11. 결정질의 반도체 기판의 배면에 형성된 패시베이션층 중 제1 영역을 개방하는 단계;
    상기 제1 영역이 개방된 패시베이션층을 구비한 반도체 기판의 배면 상에 제1 진성 반도체층, 제1 도전형의 반도체층 및 제1 투명 도전층을 순차적으로 형성하는 단계;
    상기 제1 영역으로부터 제1 거리만큼 이격된 제2 영역을 남겨두고 제1 에치 레지스트를 형성하는 단계;
    상기 제1 에치 레지스트를 마스크로 식각하여 상기 패시베이션층 중 제2 영역을 개방하는 단계;
    상기 제1 에치 레지스트를 제거하는 단계;
    상기 제2 영역이 개방된 패시베이션층을 구비하는 반도체 기판의 배면 상에 제2 진성 반도체층, 제2 도전형의 반도체층, 및 제2 투명 도전층을 순차적으로 형성하는 단계;
    상기 제2 영역을 덮도록 제2 에치 레지스트를 형성하는 단계;
    상기 제2 에치 레지스트를 마스크로 상기 제2 진성 반도체층, 제2 도전형의 반도체층 및 상기 제2 투명 도전층을 식각하는 단계; 및
    상기 제2 에치 레지스트를 제거하는 단계;를 포함하는 광기전력소자의 제조방법.
  12. 제11항에 있어서,
    상기 제1 진성 반도체층, 제1 도전형의 반도체층 및 제1 투명 도전층을 순차적으로 형성하는 단계는, 상기 제1 진성 반도체층, 상기 제1 도전형의 반도체층 및 상기 제1 투명 도전층의 두께의 합이 상기 패시베이션층의 두께보다 작게 형성하고,
    상기 제2 진성 반도체층, 제2 도전형의 반도체층 및 제2 투명 도전층을 순차적으로 형성하는 단계는, 상기 제2 진성 반도체층, 상기 제2 도전형의 반도체층 및 상기 제2 투명 도전층의 두께의 합이 상기 패시베이션층의 두께보다 작게 형성하는 광기전력소자의 제조방법.
  13. 제11항에 있어서,
    상기 제2 영역을 개방하는 단계는,
    상기 제1 에치 레지스트에 의해 보호되지 않은 제1 투명 도전층을 식각하는 단계;
    상기 식각된 제1 투명 도전층의 하부에 구비된 제1 도전형의 반도체층 및 제1 진성 반도체층을 식각하는 단계; 및
    상기 식각된 제1 진성 반도체층 및 제1 도전형의 반도체층의 하부에 구비된 패시베이션층을 식각하는 단계;를 포함하고,
    상기 제1 도전형의 반도체층 및 제1 진성 반도체층을 식각하는 단계는, 상기 패시베이션층과 상기 제1 에치 레지스트 사이에 구비된 제1 도전형의 반도체층 및 제1 진성 반도체층을 측방향으로 식각하는 단계를 포함하는 광기전력소자의 제조방법.
  14. 제11항에 있어서,
    상기 제2 진성 반도체층, 제2 도전형의 반도체층 및 상기 제2 투명 도전층을 식각하는 단계는,
    상기 제2 에치 레지스트에 의해 보호되지 않은 제2 투명 도전층을 식각하는 단계; 및
    상기 식각된 제2 투명 도전층의 하부에 구비된 제2 도전형의 반도체층 및 제2 진성 반도체층을 식각하는 단계;를 포함하며,
    상기 제2 도전형의 반도체층 및 제2 진성 반도체층을 식각하는 단계는 상기 패시베이션층과 상기 제2 에치 레지스트 사이에 구비된 상기 제2 도전형의 반도체층 및 제2 진성 반도체층을 측방향으로 식각하는 단계를 포함하는 광기전력소자의 제조방법.
  15. 제11항에 있어서,
    상기 제1 진성 반도체층, 상기 제1 도전형의 반도체층, 상기 제2 진성 반도체층 및 상기 제2 도전형의 반도체층은 비정질의 실리콘을 포함하고,
    상기 패시베이션층은 산화규소 및 산질화규소 중 적어도 어느 하나를 포함하는 광기전력소자의 제조방법.
  16. 결정질의 반도체 기판의 배면에 형성된 패시베이션층 중 제1 영역 및 상기 제1 영역으로부터 제1 거리만큼 이격된 제2 영역을 개방하는 단계;
    상기 제1,2 영역이 개방된 패시베이션층을 구비한 반도체 기판의 배면 상에 제1 도전형의 반도체층 및 제1 투명 도전층을 순차적으로 형성하는 단계;
    상기 제1 영역을 덮도록 제1 에치 레지스트를 형성하는 단계;
    상기 제1 에치 레지스트를 마스크로 상기 제1 도전형의 반도체층 및 상기 제1 투명 도전층을 식각하는 단계;
    상기 제1 에치 레지스트를 제거하는 단계;
    상기 제1 에치 레지스트가 제거된 반도체 기판의 배면 상에 제2 도전형의 반도체층 및 제2 투명 도전층을 순차적으로 형성하는 단계;
    상기 제2 영역을 덮도록 제2 에치 레지스트를 형성하는 단계;
    상기 제2 에치 레지스트를 마스크로 상기 제2 도전형의 반도체층 및 상기 제2 투명 도전층을 식각하는 단계; 및
    상기 제2 에치 레지스트를 제거하는 단계;를 포함하는 광기전력소자의 제조방법.
  17. 제16항에 있어서,
    상기 제1 도전형의 반도체층 및 제1 투명 도전층을 순차적으로 형성하는 단계는,
    상기 반도체 기판과 제1 도전형의 반도체층 사이에 제1 진성 반도체층을 형성하는 단계를 더 포함하는 광기전력소자의 제조 방법.
  18. 제16항에 있어서,
    상기 제1 도전형의 반도체층 및 제1 투명 도전층을 순차적으로 형성하는 단계는, 상기 제1 도전형의 반도체층 및 상기 제1 투명 도전층의 두께의 합이 상기 패시베이션층의 두께보다 작게 형성하고,
    상기 제2 도전형의 반도체층 및 제2 투명 도전층을 순차적으로 형성하는 단계는, 상기 제2 도전형의 반도체층 및 상기 제2 투명 도전층의 두께의 합이 상기 패시베이션층의 두께보다 작게 형성하는 광기전력소자의 제조방법.
  19. 제16항에 있어서,
    상기 제1 도전형의 반도체층 및 제1 투명 도전층을 식각하는 단계는,
    상기 제1 에치 레지스트에 의해 보호되지 않은 제1 투명 도전층을 식각하는 단계; 및
    상기 식각된 제1 투명 도전층의 하부에 구비된 제1 도전형의 반도체층을 식각하는 단계;를 포함하며,
    상기 제1 도전형의 반도체층을 식각하는 단계는 상기 패시베이션층과 상기 제1 에치 레지스트 사이에 구비된 상기 제1 도전형의 반도체층을 측방향으로 식각하는 단계를 포함하는 광기전력소자의 제조방법.
  20. 제16항에 있어서,
    상기 제2 도전형의 반도체층 및 제2 투명 도전층을 식각하는 단계는,
    상기 제2 에치 레지스트에 의해 보호되지 않은 제2 투명 도전층을 식각하는 단계; 및
    상기 식각된 제2 투명 도전층의 하부에 구비된 제2 도전형의 반도체층을 식각하는 단계;를 포함하며,
    상기 제2 도전형의 반도체층을 식각하는 단계는 상기 패시베이션층과 상기 제2 에치 레지스트 사이에 구비된 상기 제2 도전형의 반도체층을 측방향으로 식각하는 단계를 포함하는 광기전력소자의 제조방법.
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