KR20170074172A - 태양 전지와 그 제조 방법 - Google Patents
태양 전지와 그 제조 방법 Download PDFInfo
- Publication number
- KR20170074172A KR20170074172A KR1020160166956A KR20160166956A KR20170074172A KR 20170074172 A KR20170074172 A KR 20170074172A KR 1020160166956 A KR1020160166956 A KR 1020160166956A KR 20160166956 A KR20160166956 A KR 20160166956A KR 20170074172 A KR20170074172 A KR 20170074172A
- Authority
- KR
- South Korea
- Prior art keywords
- type region
- region
- layer
- conductivity type
- conductive type
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 137
- 239000004065 semiconductor Substances 0.000 claims abstract description 542
- 239000000758 substrate Substances 0.000 claims abstract description 277
- 230000001681 protective effect Effects 0.000 claims abstract description 111
- 239000013078 crystal Substances 0.000 claims abstract description 101
- 239000012535 impurity Substances 0.000 claims abstract description 95
- 230000004888 barrier function Effects 0.000 claims abstract description 65
- 239000002019 doping agent Substances 0.000 claims description 119
- 238000002161 passivation Methods 0.000 claims description 81
- 230000003746 surface roughness Effects 0.000 claims description 72
- 238000004519 manufacturing process Methods 0.000 claims description 41
- 238000000151 deposition Methods 0.000 claims description 19
- 238000005520 cutting process Methods 0.000 claims description 12
- 230000001678 irradiating effect Effects 0.000 claims description 11
- 239000010410 layer Substances 0.000 description 658
- 239000010408 film Substances 0.000 description 301
- 230000008569 process Effects 0.000 description 66
- 230000005684 electric field Effects 0.000 description 55
- 239000000463 material Substances 0.000 description 52
- 239000007789 gas Substances 0.000 description 46
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 34
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 22
- 230000005641 tunneling Effects 0.000 description 22
- 238000009792 diffusion process Methods 0.000 description 19
- 229910052814 silicon oxide Inorganic materials 0.000 description 19
- 230000008021 deposition Effects 0.000 description 18
- 238000006243 chemical reaction Methods 0.000 description 17
- 238000005530 etching Methods 0.000 description 17
- 230000000694 effects Effects 0.000 description 16
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 16
- 229910010271 silicon carbide Inorganic materials 0.000 description 16
- 238000009826 distribution Methods 0.000 description 15
- 239000003566 sealing material Substances 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 239000002585 base Substances 0.000 description 14
- 238000002425 crystallisation Methods 0.000 description 14
- 230000008025 crystallization Effects 0.000 description 14
- 238000000059 patterning Methods 0.000 description 14
- 239000002994 raw material Substances 0.000 description 14
- 238000001953 recrystallisation Methods 0.000 description 14
- 229910052782 aluminium Inorganic materials 0.000 description 13
- 238000011065 in-situ storage Methods 0.000 description 13
- 239000011810 insulating material Substances 0.000 description 13
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 13
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 12
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 12
- 229910021417 amorphous silicon Inorganic materials 0.000 description 12
- 229910052796 boron Inorganic materials 0.000 description 12
- 239000011241 protective layer Substances 0.000 description 12
- 239000005368 silicate glass Substances 0.000 description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 12
- 238000001312 dry etching Methods 0.000 description 11
- 229910052698 phosphorus Inorganic materials 0.000 description 11
- 239000011574 phosphorus Substances 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 10
- 230000006798 recombination Effects 0.000 description 10
- 238000005215 recombination Methods 0.000 description 10
- 230000002829 reductive effect Effects 0.000 description 10
- 229910000077 silane Inorganic materials 0.000 description 10
- 229910052785 arsenic Inorganic materials 0.000 description 9
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 9
- 230000007547 defect Effects 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 8
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 8
- 229910052797 bismuth Inorganic materials 0.000 description 8
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 8
- 239000000969 carrier Substances 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 230000000052 comparative effect Effects 0.000 description 8
- 229910001882 dioxygen Inorganic materials 0.000 description 8
- 238000007598 dipping method Methods 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- 229910052719 titanium Inorganic materials 0.000 description 8
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 7
- 230000001070 adhesive effect Effects 0.000 description 7
- 229910052787 antimony Inorganic materials 0.000 description 7
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 7
- 229910052733 gallium Inorganic materials 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 229910052738 indium Inorganic materials 0.000 description 6
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- 230000036961 partial effect Effects 0.000 description 6
- 229920005989 resin Polymers 0.000 description 6
- 239000011347 resin Substances 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 239000012790 adhesive layer Substances 0.000 description 5
- 230000004927 fusion Effects 0.000 description 5
- 238000000608 laser ablation Methods 0.000 description 5
- FAIAAWCVCHQXDN-UHFFFAOYSA-N phosphorus trichloride Chemical compound ClP(Cl)Cl FAIAAWCVCHQXDN-UHFFFAOYSA-N 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000002310 reflectometry Methods 0.000 description 5
- 238000007740 vapor deposition Methods 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 229910000756 V alloy Inorganic materials 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 229910001873 dinitrogen Inorganic materials 0.000 description 4
- 238000001704 evaporation Methods 0.000 description 4
- 229910021478 group 5 element Inorganic materials 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 4
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 229910001635 magnesium fluoride Inorganic materials 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- HBVFXTAPOLSOPB-UHFFFAOYSA-N nickel vanadium Chemical compound [V].[Ni] HBVFXTAPOLSOPB-UHFFFAOYSA-N 0.000 description 4
- -1 oxygen ions Chemical class 0.000 description 4
- 238000007650 screen-printing Methods 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- 229910052950 sphalerite Inorganic materials 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 229910052984 zinc sulfide Inorganic materials 0.000 description 4
- 238000001069 Raman spectroscopy Methods 0.000 description 3
- 238000010521 absorption reaction Methods 0.000 description 3
- 239000012792 core layer Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 230000001747 exhibiting effect Effects 0.000 description 3
- 238000011049 filling Methods 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 3
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 3
- 229920000139 polyethylene terephthalate Polymers 0.000 description 3
- 239000005020 polyethylene terephthalate Substances 0.000 description 3
- 229920002981 polyvinylidene fluoride Polymers 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- 238000005507 spraying Methods 0.000 description 3
- 230000008719 thickening Effects 0.000 description 3
- 238000001771 vacuum deposition Methods 0.000 description 3
- MGWGWNFMUOTEHG-UHFFFAOYSA-N 4-(3,5-dimethylphenyl)-1,3-thiazol-2-amine Chemical compound CC1=CC(C)=CC(C=2N=C(N)SC=2)=C1 MGWGWNFMUOTEHG-UHFFFAOYSA-N 0.000 description 2
- 239000002033 PVDF binder Substances 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 description 2
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 description 2
- 238000010924 continuous production Methods 0.000 description 2
- 229910052593 corundum Inorganic materials 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000005038 ethylene vinyl acetate Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000031700 light absorption Effects 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 2
- JCXJVPUVTGWSNB-UHFFFAOYSA-N nitrogen dioxide Inorganic materials O=[N]=O JCXJVPUVTGWSNB-UHFFFAOYSA-N 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229920001200 poly(ethylene-vinyl acetate) Polymers 0.000 description 2
- 229920002620 polyvinyl fluoride Polymers 0.000 description 2
- 238000010248 power generation Methods 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 235000019587 texture Nutrition 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 238000009279 wet oxidation reaction Methods 0.000 description 2
- 229910001845 yogo sapphire Inorganic materials 0.000 description 2
- 229910015844 BCl3 Inorganic materials 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000002441 X-ray diffraction Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 150000001336 alkenes Chemical class 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 230000008033 biological extinction Effects 0.000 description 1
- 239000003245 coal Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229920001940 conductive polymer Polymers 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000002178 crystalline material Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000001887 electron backscatter diffraction Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 150000002148 esters Chemical class 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 230000003760 hair shine Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000005527 interface trap Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000010329 laser etching Methods 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000003921 oil Substances 0.000 description 1
- JRZJOMJEPLMPRA-UHFFFAOYSA-N olefin Natural products CCCCCCCC=C JRZJOMJEPLMPRA-UHFFFAOYSA-N 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920002037 poly(vinyl butyral) polymer Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000005341 toughened glass Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
- 238000003949 trap density measurement Methods 0.000 description 1
- FAQYAMRNWDIXMY-UHFFFAOYSA-N trichloroborane Chemical compound ClB(Cl)Cl FAQYAMRNWDIXMY-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/02—Details
- H01L31/0236—Special surface textures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
- H01L31/186—Particular post-treatment for the devices, e.g. annealing, impurity gettering, short-circuit elimination, recrystallisation
- H01L31/1872—Recrystallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
- H01L31/036—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their crystalline structure or particular orientation of the crystalline planes
- H01L31/0392—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their crystalline structure or particular orientation of the crystalline planes including thin films deposited on metallic or insulating substrates ; characterised by specific substrate materials or substrate features or by the presence of intermediate layers, e.g. barrier layers, on the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/02—Details
- H01L31/0216—Coatings
- H01L31/02161—Coatings for devices characterised by at least one potential jump barrier or surface barrier
- H01L31/02167—Coatings for devices characterised by at least one potential jump barrier or surface barrier for solar cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/02—Details
- H01L31/0224—Electrodes
- H01L31/022408—Electrodes for devices characterised by at least one potential jump barrier or surface barrier
- H01L31/022425—Electrodes for devices characterised by at least one potential jump barrier or surface barrier for solar cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/02—Details
- H01L31/0224—Electrodes
- H01L31/022408—Electrodes for devices characterised by at least one potential jump barrier or surface barrier
- H01L31/022425—Electrodes for devices characterised by at least one potential jump barrier or surface barrier for solar cells
- H01L31/022441—Electrode arrangements specially adapted for back-contact solar cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/02—Details
- H01L31/0236—Special surface textures
- H01L31/02363—Special surface textures of the semiconductor body itself, e.g. textured active layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/02—Details
- H01L31/0236—Special surface textures
- H01L31/02366—Special surface textures of the substrate or of a layer on the substrate, e.g. textured ITO/glass substrate or superstrate, textured polymer layer on glass substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
- H01L31/036—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their crystalline structure or particular orientation of the crystalline planes
- H01L31/0368—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their crystalline structure or particular orientation of the crystalline planes including polycrystalline semiconductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
- H01L31/042—PV modules or arrays of single PV cells
- H01L31/048—Encapsulation of modules
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
- H01L31/06—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by at least one potential-jump barrier or surface barrier
- H01L31/068—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by at least one potential-jump barrier or surface barrier the potential barriers being only of the PN homojunction type, e.g. bulk silicon PN homojunction solar cells or thin film polycrystalline silicon PN homojunction solar cells
- H01L31/0682—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by at least one potential-jump barrier or surface barrier the potential barriers being only of the PN homojunction type, e.g. bulk silicon PN homojunction solar cells or thin film polycrystalline silicon PN homojunction solar cells back-junction, i.e. rearside emitter, solar cells, e.g. interdigitated base-emitter regions back-junction cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
- H01L31/1804—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof comprising only elements of Group IV of the Periodic System
- H01L31/182—Special manufacturing methods for polycrystalline Si, e.g. Si ribbon, poly Si ingots, thin films of polycrystalline Si
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
- H01L31/186—Particular post-treatment for the devices, e.g. annealing, impurity gettering, short-circuit elimination, recrystallisation
- H01L31/1868—Passivation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
- Y02E10/546—Polycrystalline silicon PV cells
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
- Y02E10/547—Monocrystalline silicon PV cells
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Abstract
본 발명의 일 실시예에 따른 태양 전지는, 반도체 기판, 상기 반도체 기판의 표면 상에 형성되어 있는 보호막층, 상기 보호막층 위에 형성되어 있는 다결정 반도체층, 상기 반도체층에 선택적으로 제1 도전형 불순물이 도핑되어 있는 제1 도전형 영역, 상기 제1 도전형 영역 사이로 제2 도전형 불순물이 도핑되어 있는 제2 도전형 영역, 상기 제1 도전형 영역과 상기 제2 도전형 영역 사이로 불순물이 도핑되어 있지 않은 배리어 영역, 상기 제1 도전형 영역과 연결되는 제1 전극, 상기 제2 도전형 영역과 연결되는 제2 전극을 포함하고, 상기 제1 도전형 영역 및 제2 도전형 영역은 상기 배리어 영역과 결정 구조가 다른 제2 결정형 영역을 포함할 수 있다.
Description
본 발명은 전극이 모두 후면에 있는 후면 접촉 태양 전지와 그 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율 및 낮은 생산성을 극복하여야 하는바, 태양 전지의 효율 및 생산성을 최대화할 수 있는 태양 전지 및 이의 제조 방법이 요구된다.
본 발명은 높은 효율을 가지는 후면 접촉 태양 전지의 새로운 제조 방법과 이의 태양전지를 제공하고자 한다.
본 발명의 일 실시예에 따른 태양 전지는, 반도체 기판, 상기 반도체 기판의 표면 상에 형성되어 있는 보호막층, 상기 보호막층 위에 형성되어 있는 다결정 반도체층, 상기 반도체층에 선택적으로 제1 도전형 불순물이 도핑되어 있는 제1 도전형 영역, 상기 제1 도전형 영역 사이로 제2 도전형 불순물이 도핑되어 있는 제2 도전형 영역, 상기 제1 도전형 영역과 상기 제2 도전형 영역 사이로 불순물이 도핑되어 있지 않은 배리어 영역, 상기 제1 도전형 영역과 연결되는 제1 전극, 상기 제2 도전형 영역과 연결되는 제2 전극을 포함하고, 상기 제1 도전형 영역 및 제2 도전형 영역은 상기 배리어 영역과 결정 구조가 다른 제2 결정형 영역을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 레이져를 조사해서 불순물을 반도체층에 열확산시키더라도 그 아래에 형성되어 있는 얇은 두께의 보호막층이 손상되는 것을 방지할 수 있다.
또한, 본 발명의 실시예에 따른 태양 전지에서는, 컨택홀에 대응하는 제1 부분의 표면 거칠기 또는 결정성을 제2 부분의 표면 거칠기 또는 결정성과 다르게 하여, 전극에서의 반사도를 향상하고 전극의 접착 특성을 향상할 수 있다.
또한, 본 발명의 몇몇 실시예에 따르면, 전극들은 표면에 컨택홀 형상을 포함할 수 있다. 이를 통해 태양전지의 효율을 향상시키고, 전극 상의 배선과 접착력을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 태양 전지의 단면 모습을 보여주는 도면이다.
도 2는 도 1에 도시한 태양 전지의 후면을 보여주는 평면도이다.
도 3은 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 설명하는 흐름도이다.
도 4a 내지 도 4m은 도 3의 각 단계를 모식적으로 설명하는 도면들이다.
도 5 내지 도 12는 레이져를 이용해 도핑층을 스캔하는 방법을 설명하는 도면들이다.
도 13은 제2 다결정 영역의 결정 구조를 설명하는 도면이다.
도 14는 반도체층에 재결정화가 일어난 모습을 보여주는 TEM 사진이다.
도 15는 습식 식각으로 잔존하는 도핑층을 제거한 경우 반도체층의 두께 차이를 보여주는 도면이다.
도 16은 건식 식각으로 잔존하는 도핑층을 제거한 경우 반도체층의 두께 차이를 보여주는 도면이다.
도 17 및 도 18은 개구부를 만드는 레이져의 스캔 방법을 설명하는 도면들이다.
도 19는 제4 다결정 영역의 결정 구조를 보여주는 도면이다.
도 20은 제3 결정형 영역의 결정 구조를 보여주는 도면이다.
도 21는 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 22는 도 21에 도시한 태양 전지의 부분 후면 평면도이다.
도 23a 내지 도 23l은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 24는 레이저에 의하여 절연막에 컨택홀이 형성되는 원리를 도시한 도면이다.
도 25는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 26는 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 27은 본 발명의 또 다른 실시예에 따른 태양 전지의 부분 확대 단면도이다.
도 28은 본 발명의 또 다른 실시예에 따른 태양 전지의 부분 후면 평면도이다.
도 29는 제조예에 따른 태양 전지를 후면에서 촬영한 현미경 사진이다.
도 30은 컨택홀이 형성된 부분(제1 부분) 및 컨택홀이 형성되지 않은 부분(제2 부분)의 태양 전지의 단면 사진이다.
도 31은 컨택홀이 형성된 부분(제1 부분) 및 컨택홀이 형성되지 않은 부분(제2 부분)의 반도체층을 라만 분석법으로 분석한 결과를 도시한 그래프이다.
도 32는 본 발명의 일 실시예에 따른 태양 전지의 일 예를 도시한 단면도이다.
도 33는 도 32에 도시한 태양 전지의 후면을 보여주는 평면도이다.
도 34은 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 설명하는 흐름도이다.
도 35a 내지 도 35o은 도 34의 각 단계를 모식적으로 설명하는 도면들이다.
도 36은 본 발명의 실시예에 따른 태양 전지 패널을 도시한 사시도이다.
도 37는 도 36의 II-II 선을 따라 잘라서 본 단면도이다.
도 2는 도 1에 도시한 태양 전지의 후면을 보여주는 평면도이다.
도 3은 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 설명하는 흐름도이다.
도 4a 내지 도 4m은 도 3의 각 단계를 모식적으로 설명하는 도면들이다.
도 5 내지 도 12는 레이져를 이용해 도핑층을 스캔하는 방법을 설명하는 도면들이다.
도 13은 제2 다결정 영역의 결정 구조를 설명하는 도면이다.
도 14는 반도체층에 재결정화가 일어난 모습을 보여주는 TEM 사진이다.
도 15는 습식 식각으로 잔존하는 도핑층을 제거한 경우 반도체층의 두께 차이를 보여주는 도면이다.
도 16은 건식 식각으로 잔존하는 도핑층을 제거한 경우 반도체층의 두께 차이를 보여주는 도면이다.
도 17 및 도 18은 개구부를 만드는 레이져의 스캔 방법을 설명하는 도면들이다.
도 19는 제4 다결정 영역의 결정 구조를 보여주는 도면이다.
도 20은 제3 결정형 영역의 결정 구조를 보여주는 도면이다.
도 21는 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 22는 도 21에 도시한 태양 전지의 부분 후면 평면도이다.
도 23a 내지 도 23l은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 24는 레이저에 의하여 절연막에 컨택홀이 형성되는 원리를 도시한 도면이다.
도 25는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 26는 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 27은 본 발명의 또 다른 실시예에 따른 태양 전지의 부분 확대 단면도이다.
도 28은 본 발명의 또 다른 실시예에 따른 태양 전지의 부분 후면 평면도이다.
도 29는 제조예에 따른 태양 전지를 후면에서 촬영한 현미경 사진이다.
도 30은 컨택홀이 형성된 부분(제1 부분) 및 컨택홀이 형성되지 않은 부분(제2 부분)의 태양 전지의 단면 사진이다.
도 31은 컨택홀이 형성된 부분(제1 부분) 및 컨택홀이 형성되지 않은 부분(제2 부분)의 반도체층을 라만 분석법으로 분석한 결과를 도시한 그래프이다.
도 32는 본 발명의 일 실시예에 따른 태양 전지의 일 예를 도시한 단면도이다.
도 33는 도 32에 도시한 태양 전지의 후면을 보여주는 평면도이다.
도 34은 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 설명하는 흐름도이다.
도 35a 내지 도 35o은 도 34의 각 단계를 모식적으로 설명하는 도면들이다.
도 36은 본 발명의 실시예에 따른 태양 전지 패널을 도시한 사시도이다.
도 37는 도 36의 II-II 선을 따라 잘라서 본 단면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 층의 구성, 두께, 넓이 등을 확대, 축소 또는 생략하여 도시하였는바, 본 발명의 두께, 넓이, 층의 유무 등은 도면에 도시된 바에 한정되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지의 제조 방법 및 이에 의하여 형성될 수 있는 태양 전지를 상세하게 설명한다. 본 발명의 실시예에 따른 태양 전지의 제조 방법에 의하여 제조되는 태양 전지의 일 예를 먼저 설명한 후에, 본 발명의 실시예에 다른 태양 전지의 제조 방법을 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 태양 전지의 일 예를 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 1 및 도 2을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(10)과, 반도체 기판(10)의 표면 상에 형성되는 보호막층(20)과, 보호막층(20) 위에 위치하며 다결정의 반도체로 이뤄지고, 반도체 기판(10)과 pn접합을 이루는 제1 도전형 영역(32) 및 제2 도전형 영역(34)과, 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각각 컨택되는 제1 전극(42) 및 제2 전극(44)을 포함한다.
그리고 제1 도전형 영역(32)은 결정 구조가 다른 제2 다결정 영역(321)을 포함하고, 제2 도전형 영역(34)은 제2 다결정 영역(321)과 실질적으로 결정 구조가 동일한 제4 다결정 영역(341)를 포함한다. 또한 제2 다결정 영역(321)과 제4 다결정 영역(341) 각각은 제1 전극(42) 및 제2 전극(44)과 직접 컨택을 이루는 제3 결정형 영역(321a, 341a)을 더 포함한다.
그리고, 반도체 기판(10)의 전면으로 전면 전계 영역(130), 절연막(24), 반사 방지막(26)을 더 포함할 수 있다.
반도체 기판(10)은 제1 도전형 도펀트가 낮은 농도로 도핑된 결정질 반도체로 이뤄진다. 일 예로, 이 반도체 기판(10)은 단결정 또는 다결정 반도체이다. 단결정 반도체는 결정성이 높아 결함이 적고 전기적 특성이 다결정 반도체보다 우수하다.
제1 도전형은 p형 또는 n형 중 어느 하나이다. 바람직한 한 형태로, 반도체 기판(10)이 n형이면, 광전 변환에 의하여 캐리어를 형성하는 pn접합을 형성하는 p형의 제1 도전형 영역(32)을 넓게 형성하여 광전 변환 면적을 증가시킬 수 있다. 또한, 이 경우에는 넓은 면적을 가지는 제1 도전형 영역(32)이 이동 속도가 상대적으로 느린 정공을 효과적으로 수집하여 광전 변환 효율 향상에 좀더 기여하는 것이 가능하다.
그리고 반도체 기판(10)은 반도체 기판(10)의 전면(빛이 입사되는 면) 쪽에 위치하는 전면 전계 영역 (130)을 포함한다. 전면 전계 영역(130)은 베이스 영역(110)과 동일한 도전형을 가지면서 베이스 영역(110)보다 높은 도핑 농도를 가진다.
바람직한 한 형태에서 전면 전계 영역(130)은 반도체 기판(10)에 제1 도전형 도펀트를 반도체 기판(10)보다 높은 도핑 농도로 도핑하여 형성된 도핑 영역이고, 동일한 도전형을 갖는 제2 도전형 영역(34)의 도핑 농도보다는 작다.
이 전면 전계 영역(130)은 반도체 기판(10)의 전면으로 캐리어가 이동하는 것을 방지하는 기능을 하므로, 제2 도핑 영역(34)의 도핑 농도보다는 작은 것이 바람직하다. 일 예로, 전면 전계 영역(130)의 도핑 농도가 1 * 1017 ~ 1 * 1020/cm3이고, 제2 도전형 영역(34)의 도핑 농도가 1 * 1020 ~ 1 * 1022/cm3이다.
그리고 전면 전계 영역(130)에 포함된 도펀트는 제2 도전형 영역(34)에 포함된 제1 도전형 도펀트와 동일한 제1 도전형을 가지며, 바람직한 한 형태에서 제2 도전형 영역(34)에 포함된 제1 도전형 도펀트와 전면 전계 영역(130)에 포함된 제1 도전형 도펀트는 동일한 물질이다.
반도체 기판(10)의 전면은 내부로 빛의 입사를 늘리는 피라미드 등의 형태를 갖는 텍스쳐링 면이 형성돼 있다. 이 텍스쳐링 면은 반도체 기판의 결정 구조에 따라 달라지는데 단결정은 결정 방향이 일정하기 때문에 요철 역시 일정하나, 다결정 구조는 결정 방향이 일정하지 않아 요철 역시 일정한 형태를 띠지 않는다.
그리고 반도체 기판(10)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이뤄진다. 본 실시예와 같이 반도체 기판(10)의 후면 쪽에 제1 및 제2 도전형 영역(32, 34)이 함께 형성되는 경우에는 반도체 기판(10)의 후면 특성에 따라 태양 전지(100)의 특성이 크게 달라질 수 있기 때문이다. 이에 따라 반도체 기판(10)의 후면에는 텍스쳐링에 의한 요철을 형성하지 않아 패시베이션 특성을 향상할 수가 있다.
반도체 기판(10)의 표면 상에는 보호막층(20)이 형성된다. 이 보호막층(20)은 반도체 기판(10)의 표면에 접촉하게 형성되어 구조를 단순화하고 터널링 효과를 향상할 수 있다.
보호막층(20)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 보호막층(20)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 보호막층(20)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 보호막층(20)을 통과할 수 있다.
또한, 보호막층(20)은 도핑 영역(32, 34)의 도펀트가 반도체 기판(10)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 보호막층(20)은 다수 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 보호막층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘등으로 이뤄진다. 바람직한 한 형태에서, 보호막층(20)은 실리콘 산화물로, 이 실리콘 산화물은 패시베이션 특성이 우수하며 캐리어가 터널링되기 쉽다.
이 보호막층(20)의 두께는 바람직하게 5nm 이하이고, 보다 바람직하게는 0.5nm ~ 2(nm)이다. 보호막층(20)의 두께가 5nm를 초과하면 터널링이 원활하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 보호막층(20)의 두께가 0.5nm 미만이면 원하는 품질의 보호막층(20)을 형성하기에 어려움이 있다. 터널링 효과를 좀더 향상하기 위해서는 보호막층(20)의 두께가 0.5nm ~ 2(nm)이다.
보호막층(20) 위에는 반도체 기판(10)과 다른 결정 구조를 갖는 다결정 반도체층(30)이 형성되어 있다. 이 반도체층(30)은 제1 도전형 영역(32)과 제2 도전형 영역(34)을 동일 층상에 포함하고 있다. 제1 도전형 영역(32)은 제2 도전형 도펀트가 고농도로 도핑된 영역이고, 제2 도전형 영역(34)은 반도체 기판(10)에 포함된 도펀트와 동일한 도전성의 제1 도전형 도펀트가 고농도로 도핑된 영역이다. 여기서, 제1 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소이고, 제1 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소이다. 그리고 제2 도전형 도펀트는 제1 도전형 도펀트와 반대의 도전성을 가진다.
즉, 제1 도전형 영역(32)이 P형 도전형 영역이고 제2 도전형 영역(34)이 N형 도전형 영역이거나, 반대로 제1 도전형 영역(32)이 N형 도전형 영역이고 제2 도전형 영역(34) P형 도전형 영역일 수 있다.
이 제1 도전형 영역(32)은 반도체 기판(10)과 보호막층(20)을 사이에 두고 pn 접합을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성하고, 제2 도전형 영역(34)은 후면 전계(back surface field)를 형성하여 반도체 기판(10)의 표면에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 이룬다.
또한, 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(33)이 위치하여 제1 도전형 영역(32)과 제2 도전형 영역(34)을 서로 이격시킬 수 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 접촉하는 경우에는 션트(shunt)가 발생해 태양 전지(100)의 성능이 떨어지므로, 제2 도전형 영역(34) 사이에 배리어 영역(33)을 위치시켜 불필요한 션트를 방지할 수 있다.
배리어 영역(33)은 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 이들을 실질적으로 절연할 수 있는 다양한 물질을 포함할 수 있다. 바람직한 한 형태에서 배리어 영역(33)은 도펀트가 도핑되지 않은 절연 물질로 이뤄지거나, 보다 바람직하게는 불순물(도펀트)이 도핑되지 않은 진성(intrinsic) 반도체로 이뤄진다.
그리고, 반도체 기판(10)이 n형이면, 제1 도전형 영역(32)과 pn 접합을 이뤄 제1 도전형 영역(32)은 에미터를 이루며, 이 경우에 제1 도전형 영역(32)의 면적은 제2 도전형 영역(34)의 면적보다 큰 것이 바람직하다.
반도체 기판(10)과 제2 도전형 영역(34)이 n형의 도전형을 가지고 제1 도전형 영역(32)이 p형의 도전형을 가질 경우에, 넓게 형성된 제1 도전형 영역(32)으로는 정공이 수집되는데, 정공은 전자에 비해 라이프 타임(life time)이 상대적으로 길기 때문에 효과적으로 정공을 제1 도전형 영역(32)에서 수집할 수가 있다.
바람직한 한 형태에서, 제1 도전형 영역(32)과 제2 도전형 영역(34)의 두께는 다를 수 있다. 후술하는 바처럼 제1 도전형 영역(32)과 제2 도전형 영역(34)은 서로 다른 단계에서 다른 방법을 이용해 만들어지므로, 제1 도전형 영역(32)과 제2 도전형 영역(34)의 높이는 다르게 된다.
제1 도전형 영역(32)은 제2 다결정 영역(321)을 더 포함해서 구성될 수 있다. 제2 다결정 영역(321)은 제1 도전형 영역(32)과 다른 결정 구조를 가지며, 제1 도전형 영역(32)을 형성하는 과정에서 반도체층(302)이 용융되었다 재결정화되면서 만들어진다.
구체적으로, 제1도전형 영역(32)은 제1 결정크기를 갖고, 보호막층(20)과 접하며, 보호막층(20) 및 제2 다결정 영역(321) 사이에 형성된 제1 다결정 영역(미도시) 및 상기 제1 다결정 영역 상에 상기 제1 결정크기 보다 큰 제2 결정크기를 갖는 제2 다결정 영역(321)를 포함할 수 있다.
본 실시예에서, 상기 제1 다결정 영역은 제1 도전형 영역(32)에서 재결정화가 일어나지 않은 영역으로 볼 수 있으며, 상기 제1 결정크기는 반도체층(302)의 결정크기와 같을 수 있다.
즉, 제2 다결정 영역(321)의 결정(grain)은 반도체층(302)의 결정보다 크며, 더 조밀한 배열을 이루고 있다. 그리고, 제2 다결정 영역(321)이 제1 도전형 영역(32)에서 차지하는 단면적은 상기 제1 도전형 영역(32)의 단면적 대비 0.5 이상일 수 있고, 깊이(depth)는 상기 반도체층의 두께 대비 0.5보다 크고 1보다 작을 수 있다.
제2 도전형 영역(34)은 제4 다결정 영역(341)을 더 포함해서 구성될 수 있다. 제4 다결정 영역(341)은 제2 도전형 영역(34)과 다른 결정 구조를 가지며, 제2 도전형 영역(34)을 형성하는 과정에서 반도체층(302)이 용융되었다 재결정화되면서 만들어진다.
구체적으로, 제2 도전형 영역(34)은 제1 결정크기를 갖고, 보호막층(20)과 접하며, 보호막층(20) 및 제4 다결정 영역(341) 사이에 형성된 제3 다결정 영역(미도시) 및 상기 제3 다결정 영역 상에 상기 제1 결정크기 보다 큰 제2 결정크기를 갖는 제4 다결정 영역(341)를 포함할 수 있다.
본 실시예에서, 상기 제3 다결정 영역은 제2 도전형 영역(34)에서 재결정화가 일어나지 않은 영역으로 볼 수 있으며, 상기 제1 결정크기는 반도체층(302)의 결정크기와 같을 수 있다.
나아가, 본 실시예에서 결정크기가 제1 결정크기로 동일한 제1 다결정 영역 및 제3 다결정 영역에 대해 각각 또는 통칭으로 제1 결정형 영역이 호칭될 수 있으며, 결정크기가 제2 결정크기로 동일한 제2 다결정 영역(321) 및 제4 다결정 영역(341)에 대해 각각 또는 통칭으로 제2 결정형 영역(321,341)이 통칭될 수 있으며, 후술할 결정크기가 제3 결정크기로 동일한 제5 다결정 영역(321a) 및 제6 다결정 영역(341a)에 대해 각각 또는 통칭으로 제3 결정형 영역(321a, 341a)이 호칭될 수 있다.
제4 다결정 영역(341)의 결정은 제2 다결정 영역(321)의 결정과 실질적으로 동일하다. 제4 다결정 영역(341)가 제2 도전형 영역(34)에서 차지하는 단면적의 비율은 제2 다결정 영역(321)이 제1 도전형 영역(32)에서 차지하는 단면적의 비율보다 큰 값을 가질 수 있다.
또한, 제2 결정형 영역(321, 341)은 제3 결정형 영역(321a, 341a)을 더 포함해서 구성될 수 있고, 제3 결정형 영역(321a, 341a)의 결정 구조는 제2 결정형 영역(321, 341)의 결정 구조와 다를 수 있다.
이 제3 결정형 영역(321a, 341a)는 제1 전극(42)과 제2 전극(44)을 제1 도전형 영역(32)과 제2 도전형 영역(34)에 컨택시키는 과정에서 형성이 된다. 구체적으로, 제1 전극(42)과 제2 전극(44)과 접하는 제2 결정형 영역(321,341)의 계면이 재결정화되면서 상기 제1 결정크기 및 상기 제2 결정크기보다 작은 제3 결정크기를 갖는 제3 결정형 영역(321a, 341a)을 형성할 수 있다. 이에 대한 자세한 설명은 후술한다.
반도체층(30) 위로는 절연층(40)이 형성돼 있다. 이 절연층(40)은 제1 도전형 영역(32)과 제1 전극(42)의 연결을 위한 제1 개구부(40a)와, 제2 도전형 영역(34)과 제2 전극(44)의 연결을 위한 제2 개구부(40b)를 구비하고 있으며, 반도체층을 패시베이션하는 기능을 한다.
이 절연층(40)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 실리콘 탄화막, Al2O3, MgF2, ZnS, TiO2 및 CeO2 중에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다.
반도체 기판(10)의 후면에 위치하는 전극(42, 44)은, 제1 도전형 영역(32)에 컨택되는 제1 전극(42)과, 제2 도전형 영역(34)에 컨택되는 제2 전극(44)을 포함한다.
제1 전극(42)은 절연층(40)의 제1 개구부(40a)를 통해 제1 도전형 영역(32)에 컨택되고, 제2 전극(44)은 절연층(40)의 제2 개구부(40b)를 통해 제2 도전형 영역(34)에 컨택된다. 이러한 제1 및 제2 전극(42, 44)으로는 다양한 금속 물질을 포함할 수 있으며 2층 이상의 다층구조일 수 있다. 그리고 제1 및 제2 전극(42, 44)은 서로 전기적으로 연결되지 않으면서 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 뿐만 아니라 제1 및 제2 전극(42, 44)각각은 제1 개구부(40a) 및 제2 개구부(40b) 내부로 돌출된 돌출부를 가질 수 있다.
그리고, 반도체 기판(10)의 전면으로는 전면 전계 영역(130) 위로 전면 절연막(24)과 반사 방지막(26)이 선택적으로 위치한다. 즉 실시예에 따라, 반도체 기판(10) 위에 전면 절연막(24)만 형성될 수도 있고, 반도체 기판(10) 위에 반사 방지막(26)만 형성될 수도 있고, 또는 반도체 기판(10) 위에 전면 절연막(24) 및 반사 방지막(26)이 차례로 위치할 수도 있다.
전면 절연막(24) 및 반사 방지막(26)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성되어 있다.
전면 절연막(24)은 반도체 기판(10)의 표면에 바로 접촉한 상태로 형성되어 반도체 기판(10)의 전면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 반사 방지막(26)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(10)과 제1 도전형 영역(32)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 전면 절연막(24) 및 반사 방지막(26)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
이 전면 절연막(24)과 반사 방지막(26)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, 실리콘 탄화막, MgF2, ZnS, TiO2 및 CeO2 중에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다.
이 같은 구조의 본 실시예의 태양 전지(100)에 광이 입사되면 반도체 기판(10)과 제1 도전형 영역(32) 사이에 형성된 pn 접합에서의 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자는 보호막층(20)을 터널링하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다.
본 실시예에와 같이 반도체 기판(10)의 후면에 전극(42, 44)이 형성되고 반도체 기판(10)의 전면에는 전극이 형성되지 않는 후면 접촉 구조의 태양 전지(100)에서는 반도체 기판(10)의 전면에서 쉐이딩 손실(shading loss)을 최소화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다.
그리고 제1 및 제2 도전형 영역(32, 34)이 보호막층(20)을 사이에 두고 반도체 기판(10) 위에 형성되므로 반도체 기판(10)과 다른 별개의 층으로 구성된다. 이에 의하여 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 영역을 도전형 영역으로 사용하는 경우보다 재결합에 의한 손실을 최소화할 수 있다.
한편, 도 2에서 예시하는 바와 같이, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 일 방향으로 길게 형성돼 있고, 이웃한 것과는 나란하게 배열돼 있다. 그리고, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 번갈아 가며 위치한다. 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들을 이격하는 배리어 영역(33)이 위치할 수 있다.
바람직한 한 형태에서, 제1 도전형 영역(32)의 면적은 제2 도전형 영역(34)의 면적보다 크며, 도 2에서는 큰 것을 예시한다. 일 예로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 면적은 이들의 폭을 다르게 하는 것에 의하여 조절될 수 있으며, 이 경우 제1 도전형 영역(32)의 폭(W1)이 제2 도전형 영역(34)의 폭(W2)보다 크다.
그리고 제1 전극(42)이 제1 도전형 영역(32) 위로 스트라이프 형상으로 형성되고, 제2 전극(44) 또한 제2 도전형 영역(34) 위로 스트라이프 형상으로 형성되어 있다.
이하, 상술한 구성을 갖는 태양 전지의 제조 방법에 대해 첨부한 도면을 참조로 자세히 설명한다.
먼저, 도 3은 본 발명의 일 실시예에 따른 제조 방법에 대한 전체 흐름을 보여주는 플로우 챠트이다.
이 실시예의 태양전지 제조 방법은, 시간의 순서에 따라 보호막층 형성 단계(S101), 진성 반도체층 형성 단계(S102), 도핑층 형성 단계(S103), 제1 도전형 영역 형성 단계(S104), 도핑층 제거 단계(S105), 텍스쳐링 단계(S106), 마스크층 패터닝 단계(S107), 제2 도전형 영역과 전면 전계 영역 형성 단계(S108), 절연막 형성 단계(S109), 전극 형성 단계(S110)를 포함해 이뤄진다.
이하, 도 3의 각 단계에 대해 도 4a 내지 도 4m을 참조로 자세히 설명한다. 도 4a 내지 도 4m은 도 3의 각 단계를 모식적으로 보여주며, 제2 결정형 영역과 제3 결정형 영역은 해당되는 설명에서만 도시를 하고, 다른 도면에서는 도시를 생략하였다.
먼저, 보호막층 형성 단계(S101)에서는 반도체 기판(10)의 양면, 즉 전면과 후면 각각에 대해 보호막층(201, 202)이 형성된다. 보호막층은 형성된 위치에 따라 반도체 기판(10)의 전면에 위치하는 전면 보호막층(201)과 반도체 기판(10)의 후면에 위치하는 후면 보호막층(202)을 포함한다. 도 4a는 보호막층 형성 단계(S101)를 모식적으로 보여준다. 참고로, 설명의 편의를 도 4a 내지 도 4m에서는 반도체 기판(10)의 전면이 아래 방향을 향하도록 도시하였다.
반도체 기판(10)은 실리콘이 결정 성장한 반도체로, 단결정 또는 다결정 구조를 이루고 있으며, 제1 도전형 또는 이와 반대의 제2 도전형 불순물을 도펀트로 포함하고 있다. 일 예에서, 제1 도전형 불순물은 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소와 같은 n형 도펀트이고, 제2 도전형 불순물은 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소와 같은 p형 도펀트이다.
바람직한 형태에서, 반도체 기판(10)은 결정이 한 방향으로만 성장된 단결정이고, n형 불순물을 포함하도록 구성돼, 라이프 타임(life time)이 전자보다 상대적으로 긴 정공이 다수 캐리어를 이뤄 pn 접합면에서 광전 변환이 보다 잘 일어날 수 있도록 한다.
바람직한 한 형태에서, 보호막층(201, 202)은 열적 산화물과 실리콘 산화물을 포함하는 산화물층으로 만들어지고, 두께는 5nm 이하, 더욱 바람직하게는 0.5nm ~ 2nm 사이의 두께를 갖는다. 이 보호막층(201, 202)은 pn 접합면에 해당하는 재결합 사이트(recombination site)를 줄이므로, 보다 효과적인 패시베이션(passivation)이 가능하도록 작용한다.
보호막층의 두께가 5nm보다 커지면 캐리어의 터널링 확률이 낮아져 태양전지의 효율이 나빠지며, 또한 두께가 0.5nm보다 작으면 패시베이션 기능을 하지 못해 이 역시 태양 전지의 효율을 떨어트린다.
바람직한 한 형태에서, 이 같은 보호막층(201, 202)은 CVD(Chemical Vapor Deposition)법으로 형성되고, 그리고 원료 기체는 산소 기체 만을 포함하거나, 산소 기체와 실란 가스(SiH4)를 포함할 수 있다.
원료 기체가 산소 기체 만을 포함하면, 원료 기체에서 분해된 산소 이온이 반도체 기판(10)의 표면에서 화학 반응을 일으켜 열적 산화물(SiOx)이 만들어져 보호막층(201, 202)이 형성된다.
이와 달리, 원료 기체가 산소 기체와 실란 가스(SiH4)를 포함하면, 원료 기체에서 분해된 산소 이온과 실란 가스에서 분해된 실리콘 이온이 반도체 기판(10)의 표면에서 화학 반응을 일으켜 실리콘 산화물(SiOx)과 같은 산화물이 만들어져 보호막층(201, 202)이 형성된다.
원료 기체는 산소와 실란 가스 외에도 질소 기체 및 염소 기체를 더 포함할 수 있다. 이 중 염소 기체는 보호막층(201, 202)의 순도를 조절할 수 있도록 하며, 질소 기체는 보호막층(201, 202)의 막 성장 속도와 균일도를 조절할 수 있도록 한다.
염소 기체는 보호막층(201, 202)의 성장 속도를 증가시킬 수 있으므로 염소 기체는 산소 기체보다 적은 양으로 포함되는 것이 바람직하다. 일 예로, 산소 기체 : 염소 기체의 부피비는 1:0.05 ~ 1:0.1일 수 있다.
이 비율이 1:0.05 미만이면 염소 기체에 의하여 순도를 향상하는 효과가 충분하지 않다. 그리고 비율이 1:0.1을 초과하면 염소 기체가 필요한 양보다 많이 포함되어 오히려 보호막층(201, 202)의 순도가 떨어지고 성장 속도가 증가되어 보호막층(201, 202)의 두께를 증가시킬 수 있다.
질소 기체의 양은 보호막층(201, 202)이 형성되는 챔버(chamber)의 크기를 고려해 조절이 되고, 산소 기체, 염소 기체 및 질소 기체의 총량은 공정 조건을 고려해 필요한 압력을 가질 수 있도록 조절된다.
한편, 높은 온도에서 열적 산화 공정에 의하여 보호막층(201, 202)을 형성하면, 산화물이 빠르게 성장해 원하는 두께로 보호막층(201, 202)을 형성하기가 쉽지 않다.
따라서, 바람직한 한 형태에서, 이 보호막층 형성 단계(S101)에서는 상압보다 낮은 압력에서 보호막층(201, 202)을 형성해, 막의 성장 속도를 컨트롤 가능하도록 해 얇은 두께로 보호막층(201, 202)을 형성한다
바람직한 한 형태에서, 보호막층(201, 202) 형성 시의 온도가 600℃ 이상이고, 압력은 2 Torr 이하이다. 여기서, 압력은 챔버 내부의 실질적 압력을 말한다.
보호막층(201, 202) 형성 시의 온도가 600℃ 이상이면, 보호막층(201, 202)의 막 밀도를 향상시키고 계면 트랩 농도(interface trap density, Dit)를 낮추어 보호막층(201, 202)의 패시베이션 특성을 향상할 수 있다. 그리고 보호막층(201, 202) 이후에 형성될 반도체층(30)과 유사한 온도로 보호막층(201, 202)을 형성할 수 있다. 이에 의하여 보호막층(201, 202)과 반도체층(301, 302)을 연속적인 공정에서 형성할 수 있다.
압력을 2 Torr 이하로 유지하면, 높은 온도에 의한 열적 산화 공정으로 보호막층(201, 202)을 형성하더라도 낮은 압력에 의하여 보호막층(201, 202)의 성장 속도를 낮게 유지해, 원하는 두께를 형성하기가 쉬어진다.
바람직하게, 보호막층(201, 202) 형성 시 온도는 600℃ 내지 800℃이고, 압력은 0.01 Torr 내지 2 Torr이다. 보호막층(201, 202) 형성 시 온도가 800℃를 초과하면, 압력을 낮추더라도 산화물의 성장 속도를 제어하기가 어렵고, 산화물의 두께 산포가 커질 수 있다.
보호막층(201, 202)의 두께를 좀더 효과적으로 제어하기 위해서 보호막층(201, 202) 형성 시 온도는 600℃ ~ 700℃이다.
그리고, 보호막층(201, 202) 형성 시의 압력은 0.1 Torr 미만이면 비용 등이 많이 들고 보호막층(201, 202)의 제조 장치에 부담을 줄 수 있어, 0.5 Torr 내지 2 Torr인 것이 바람직하다.
바람직한 한 형태에서 보호막층(201, 202)의 두께는 0.5nm ~ 2nm 이고, 이 같은 두께로 보호막층(201, 202)을 형성하고, 균일하게 형성하기 위해서, 보호막층(201, 202)을 형성하는 공정은 10분 내지 20분동안 이뤄진다.
한편, 지금까지 이 기술 분양에서는 터널링이 일어나지 않게 2nm 보다 큰 두께를 갖도록 막을 형성하였다. 그러나, 이와 반대로 본원 발명에서는 터널링이 이뤄지는 두께로 산화물층을 pn 접합면 사이에 형성하고 있다.
또한, 지금까지 이 기술 분야에서는 증착법으로 보호막층을 만들 때, 온도와 함께 압력을 조절하면 얇은 두께의 보호막층을 형성하는 것을 알지 못했기 때문에, 지금까지는 반도체 분야 등에서 일반적으로 사용하던 습식 산화(wet oxidation), 상압 로(furnace) 내에서 열적 산화 등의 방법을 그대로 사용하여 보호막층을 형성하였다. 이에 따라 터널링이 원활하게 이루어질 수 있을 정도로 보호막층을 얇고 균일하게 형성하는 것이 불가능하였다.
반면, 상술한 바와 같이 본원 발명에서는 높은 온도에서 수행되는 열적 산화 공정에 의하여 보호막층(201, 202)을 형성하되, 종래와 달리 상압보다 낮은 압력 하에서 열적 산화의 속도를 조절한다. 이에 의하여 터널링이 원활하게 이루어질 수 있을 정도의 얇은 두께로 보호막층(201, 202)을 얇고 균일하게 형성할 수 있다.
이 단계에서, 보호막층(201, 202)은 낮은 압력에 이뤄지므로, 이 단계(S101)는 저압 화학 기상 증착법(LPCVD, Low Pressure Chemical Vapor Deposition)을 통해 보호막층(201, 202)을 형성하는 것이 바람직하다.
저압 화학 기상 증착법(LPCVD, Low Pressure Chemical Vapor Deposition)에서는 반도체 기판(10)의 양면, 즉 전면과 후면에 각각 막이 형성되므로, 이 단계(S101)에서 기판(10)의 전면에 위치하는 제1 보호막층(201)과 후면에 위치하는 제2 보호막층(202)이 형성된다.
한편, 이어지는 공정에서 이 보호막층(201, 202) 위로는 반도체층이 형성되는데, 이 반도체층 역시 LPCVD법으로 형성이 가능하므로, 동일 증착 설비를 가지고 연속적으로 2개의 층을 형성할 수 있어, 인-시츄(in-situ) 공정이 가능해진다. 보호막층(201, 202)과 반도체층(301, 302)을 인-시츄 공정에 의하여 형성하게 되면, 제조 공정을 크게 단순화할 수 있어 제조 비용, 제조 시간 등을 크게 절감할 수 있다.
또한, 보호막층(201, 202)과 반도체층(301, 302)를 모두 LPCVD법으로 형성하면, 두 공정 사이의 온도 차이를 100℃ 이내로 조정이 가능하므로, 이와 같이 상대적으로 조절이 힘든 온도를 큰 변화 없이 유지할 수 있어 보호막층(201, 202)과 반도체층(301, 302)을 연속적으로 형성하는 인-시츄 공정을 더욱 효과적으로 실시할 수 있다.
다음으로, 보호막층 형성 단계(S101)에 이어지는 진성 반도체층 형성 단계(S102)에서는 결정질이고 불순물이 도핑되지 않은 진성 반도체층(301, 302)이 제1 보호막층(201)과 제2 보호막층(202) 위에 각각 형성된다. 도 4b는 모식적으로 진성 반도체층 형성 단계(S102)를 설명한다
이에 따라, 진성 반도체층(301)은 제1 보호막층(201) 위에 위치하는 제1 진성 반도체층(301)과 제2 보호막층(202) 위에 위치하는 제2 진성 반도체층(302)을 포함한다. 바람직하게, 반도체층의 두께는 300nm ~ 400nm이다. 두께가 300nm보다 작으면, 이어지는 제1 도전형 영역 형성 단계(S104)에서 불순물이 제2 터너링층(202)까지 도핑되고, 두께가 400nm 크면 불순물이 두께 방향으로 제2 진성 반도체층(302) 전체에 도핑되지 않고 일부에만 도핑된다.
이 단계(S102)는 바람직한 한 형태에서, 이전 단계(S101)와 인-시츄 공정이 가능하도록 LPCVD법으로 진성 반도체층(301, 302)을 형성한다.
이처럼 동일한 LPCVD법으로 S101 단계와 S102 단계를 실시하면, 동일한 장비에서 이 두 단계의 공정을 실시할 수가 있다. 따라서, 반도체 기판을 외부 환경에 노출할 필요가 없어, 종래와 같이 보호막층을 형성한 다음 보호막층이 형성된 반도체 기판을 장비 외부로 꺼내 보호막층이 불순물에 오염되거나 추가적인 산화에 의하여 보호막층의 두께가 두꺼워지는 문제를 방지할 수 있다.
이 공정(S102)에서, 원료기체는 반도체층(301, 302)이 진성이므로 반도체 물질을 포함하는 기체, 일 예로 실란 가스(SiH4) 만을 포함한다. 선택적으로, 원료기체는 이산화질소(N2O) 기체 및/또는 산소(O2) 기체를 함께 주입하여 결정립 크기, 결정성 등을 조절할 수 있다.
바람직한 한 형태에서, 반도체층(301, 302)은 다결정이 80% ~ 95%, 비정질이 5% ~ 20% 섞여 있는 결정질 반도체층으로 만들어진다.
이 공정의 증착 온도는 보호막층(201, 202)의 형성 시의 온도와 동일하거나 이보다 작다. 반도체층(301, 302)의 증착 온도를 보호막층(201, 202) 형성 시의 온도보다 작게 하면, 광전 변환에 직접적으로 관여하는 반도체층(301, 302)의 특성을 균일하게 할 수 있다.
한편, 반도체층(301, 302)은 반도체 기판(10)과 다른 결정 구조를 가지면서, 불순물이 도핑되지 않기 때문에 도핑된 경우보다 상대적으로 반응 속도가 작아 증착 온도는 600℃ 내지 700℃인 것이 바람직하다. 이에 의하면 보호막층(201, 202)의 형성 시의 온도와의 편차를 더 줄일 수 있다.
이처럼, 보호막층(201, 202)의 형성 온도는 반도체층(301, 302)의 증착 온도와 동일 또는 유사하므로, 두 공정 사이에서 온도를 조절하기 위한 시간, 온도를 안정화하기 위한 시간 등을 줄여 공정을 단순화할 수 있다.
그리고 이 공정(S102)의 증착 압력은 0.01 Torr 내지 0.5 Torr이다. 0.01 Torr 미만이면 공정 상 한계가 있을 수 있고 반도체층(301, 302)의 공정 시간이 지나치게 길어지는 문제가 있다. 그리고, 증착 압력이 0.5 Torr를 초과하면, 반도체층(301, 302)의 막 균일도가 떨어지는 문제가 있다.
이 단계(S102)에서는 이처럼 증착 압력을 낮게 해, 막 특성을 좋게 한다. 보다 상세히, 실란가스가 포함된 원료 가스는 열분해되어 반도체 물질이 보호막층(201, 202) 위에 증착되는 것에 의하여 반도체층(301, 302)이 형성된다. 그런데, 증착 속도를 증가시키기 위하여 온도 및/또는 압력을 증가시키게 되면 반도체층(301, 302) 내부에서 결정성의 산포가 커지게 된다. 한편, 캐리어의 이동 속도는 반도체층의 결정 크기에 의존하는데, 결정성의 산포가 커진다는 것은 반도체층(301, 302)의 특성이 균일하지 못하다는 것을 의미한다. 그런데, 이 단계(S102)에서 증착 압력은 0.01 Torr 내지 0.5 Torr이므로, 결정성의 산포를 효과적으로 줄일 수 있다.
다음으로, 도핑층 형성 단계(S103)에서는 반도체 기판(10)의 후면에 위치하는 제2 반도체층(302) 위로 불순물을 포함하고 있는 도핑층(314)이 형성된다. 도 4c는 도핑층 형성 단계(S103)를 모식적으로 설명한다.
도핑층(314)은 제2 반도체층(302) 위에 대해서만 위치하고, 제1 반도체층(301) 위로는 존재하지 않는다.
도핑층(314)에 포함된 불순물은 반도체 기판(10)에 도핑된 불순물과 반대되는 도전형 불순물로 제2 도전형 도펀트일 수 있다. 일 예로, 반도체 기판(10)이 n형 불순물로 도핑되어 있으면, 불순물은 p형으로, 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소가 불순물로 사용된다. 그리고, 반도체 기판(10)이 p형 불순물로 도핑되어 있다면, 불순물은 n형으로, 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 불순물로 사용된다.
도핑층(314)에 포함된 불순물은 이어지는 공정(S104)에서 제2 반도체층(302)에 주입돼 제2 반도체층(302)은 제2 보호막층(202)을 사이에 두고 반도체 기판(10)과 pn 접합을 이룬다.
도핑층(314)에 포함된 불순물의 농도는 1 * 1020 ~ 1 * 1022/cm3로, 이후 단계에서 형성되는 제1 도전형 영역의 불순물 농도보다 큰 값을 갖는다.
바람직한 한 형태에서 이 같은 불순물 농도를 갖는 도핑층(314)은 비정질 실리콘(armpphous silicon)으로 이뤄진 반도체층으로 형성되고, 두께는 30nm ~ 50nm이다.
두께가 30nm보다 작으면, 레이저가 도핑층(314)에 조사될 때, 레이저가 효과적으로 흡수되지 않아 얇은 두께를 갖는 제2 보호막층(202)이 손상된다. 그리고, 50nm보다 크면 레이저가 너무 많이 흡수가 돼서 효과적으로 불순물을 제2 반도체층(302)에 주입할 수가 없다.
한편, 비정질 실리콘은 잘 알려진 바처럼 빛의 흡수 계수가 높아 이 막을 투과하는 빛을 흡수해 빛의 세기를 줄일 수 있다. 후술하는 바처럼, 도핑층(314)에 포함된 불순물은 레이저에 의해 제2 반도체층(302)에 선택적으로 주입되는데, 이때 레이저가 비정질 반도체층으로 이뤄진 도핑층(314)에 조사됨으로써, 제2 반도체층(302) 아래에 존재하는 얇은 두께의 제2 보호막층(202)이 손상되는 것을 방지할 수 있다.
이 같은 도핑층(314)은 불순물을 포함하는 비정질 반도체층이고, 반도체 기판(10)의 후면에만 형성되므로, 플라즈마 화학 기상 증착법(PECVD, Plasma Enhanced Chemical Vapor Deposition)처럼 단면 증착이 가능한 증착법에 의해 형성될 수 있다.
원료 기체는 실란 가스, 도펀트가 포함된 B2H6, BCl3와 같은 가스를 혼합해 사용하고, 온도 200 ~ 300℃, 압력은 1 ~ 4torr 사이를 유지한다.
한편, 이상의 설명에서는 도핑층(314)이 비정질 반도체층으로 이뤄지는 것으로 설명했으나, 선택적으로 도핑층(314)은 불순물을 포함하고 있는 산화막인 보론 실리케이트 유리(BSG, boron silicate glass)나 인 실리케이트 유리(PSG, Phosphor silicate glass) 중 하나로 이뤄질 수도 있다.
이 산화막 역시 PECVD법을 통해 제2 반도체층(302)위에 형성될 수가 있고, 사용되는 원료 기체는, 산소 가스, 실란 가스, 도펀트가 포함된 B2H6, BCl3와 같은 가스를 혼합해 사용하고, 온도 200 ~ 300℃, 압력은 1 ~ 4torr 사이를 유지한다.
이 산화막은 비정질 반도체층과 비교해 빛의 흡수율이 낮기 때문에 비정질 반도체층을 도핑층으로 사용하는 경우보다, 레이져의 에너지를 줄이거나, 레이저의 펄스 폭을 조정하는 것처럼 막 특성에 맞게 레이져의 스캔 방식 역시 조정할 필요가 있다.
다음으로, 제1 도전형 영역 형성 단계(S104)에서는 도핑층(314)에 포함된 불순물을 진성의 제2 반도체층(302)에 선택적으로 주입시켜 제1 도전형 영역(32)이 국부적으로 형성된다. 도 4d는 모식적으로 제1 도전형 영역 형성 단계(S104)를 설명한다.
바람직한 한 형태에서, 제1 도전형 영역(32)은 도핑층(314)에 레이저를 선택적으로 직접 조사해 형성된다. 도 4d에 예시된 바처럼, 레이저는 도핑층(314) 전체에 조사되지 않고, 제1 도전형 영역(32)에 대응하는 제1 너비(S1)의 도핑층(314)에 대해서만 선택적으로 조사되고, 제2 너비(S2)의 도핑층(314)에 대해서는 레이저가 조사되지 않는다. 레이저가 조사된 도핑층(314)에서는 도핑층(314)에 포함된 불순물이 제2 반도체층(302)으로 열 확산해 제1 도전형 영역(32)이 만들어지고, 레이저가 조사된 도핑층(314)은 제거된다.
이처럼 레이저를 이용해 제1 도전형 영역(32)을 형성하게 되면, 도핑층(314)에 포함된 불순물을 제2 반도체층(302)에 선태적으로 주입하기 위해, 도핑층(314)을 마스킹하는 등의 공정을 생략할 수 있어 공정을 단순화해 제조 원가를 줄일 수 있다.
이에 따라, 반도체 기판(10)은 제2 보호막층(202)을 사이에 두고 제1 도전형 영역(32)과 pn 접합을 형성하게 된다.
제1 도전형 영역(32)의 불순물 농도는 1 * 1020 ~ 1 * 1022/cm3로, 도핑층(314)의 불순물 농도와 실질적으로 동일하다.
이하, 첨부된 도면을 참조로, 레이저를 도핑층(314)에 조사해 제1 도전형 영역(32)을 어떻게 형성하는지 그 스캔 방식에 대해 자세히 설명한다.
먼저, 도 5는 반도체 기판(10) 형성된 제1 도전형 영역(32)을 보여준다.
도 5에서 예시하는 바처럼 1장의 반도체 기판(10)을 기준으로 제1 도전형 영역(32)은 500(㎛) ~ 700(㎛)인 선폭(Wa)를 갖는다.
제1 도전형 영역(32)은 도면의 y축 방향으로 길게 형성되고, 이웃한 것과 일정거리(Wb)만큼 떨어져 나란하게 배열돼 있다. 이에 따라, 제1 도전형 영역(32)은 전체적으로 스트라이프 배열을 이루고 있다.
이 같은 제1 도전형 영역(32)은 도면에 도시된 바처럼 레이저 진행 방향, 즉 제1 도전형 영역(32)의 길이 방향인 도면의 y축 방향으로 레이저가 도핑층(314)에 직접 조사돼 1라인씩 제1 도전형 영역(32)이 형성되거나, 또는 레이저가 모든 라인의 도핑층(314)에 동시에 조사돼 제1 도전형 영역(32)이 형성될 수 있다.
바람직한 한 형태에서, 레이저는 도 6에서 예시하는 바와 같은 펄스 타입 레이저가 사용되고, 에너지 0.5 ~ 2.5(J/cm2), 주파수(frequency) 10 ~ 100(Khz), 펄스 폭(pulse width) 80 ~ 100ns(nano second), 파장 350 ~ 600nm이다.
도 6은 펄스 타입 레이저의 시간축에 대한 발진 모습을 보여 준다. 도 6에서 예시하는 바처럼, 이 펄스 타입 레이져는 시간축에 대해 불연속적으로 빛을 내고, 1 샷 당 펄스 폭은 80 ~ 100ns가 된다.
레이져의 1 샷(shot)당 에너지 분포는 탑 햇(top hat) 모자 모양을 가져, 샷의 처음과 끝은 각각 급격한 경사를 이루고 나머지 부분에서는 일정한 에너지 분포를 나타낸다.
한편, 도 7은 레이져의 파장에 따른 흡수율을 보여준다. 그래프의 x축은 레이져의 파장을, y축은 흡광 계수를 나타낸다. 레이져는 비정질 실리콘에서 흡수가 되는 것을 알 수 있고, 레이져 파장이 이 단계에서 사용하는 350 ~ 600nm 근처에서 많은 빛이 흡수되는 것을 알 수 있다.
또한, 레이져의 파워는 단위 시간당 에너지 값을 곱한 것으로 정의할 수 있는데, 따라서 레이져가 동일한 에너지를 갖더라도 펄스 폭을 조절하는 것에 의해 레이져의 파워를 조절할 수가 있다.
이 실시예에서는 이러한 점을 이용해서 레이져를 비정질 실리콘으로 이뤄진 도핑층에 펄스 조절된 레이져를 조사해서 도핑층(314)에 포함된 불순물을 반도체층(302)으로 균일하게 열확산시키고, 또한 레이져에 의해 얇은 두께의 보호막층이 손상되는 것을 방지한다.
한편, 레이져가 1회 발진(이하, 샷이라고 함)해 스캔하는 영역을 스팟(spot)이라고 정의할 수 있는데, 바람직한 한 형태에서 이 펄스 타입 레이져의 스팟은 사각형 모양을 갖는다.
도 8은 스팟의 에너지 분포를 가로축과 세로축으로 나눠 보여준다. 예시된 바처럼 레이져의 에너지는 가로축과 세로축 각각에서 탑 햇(top hat) 모자 모양의 분포를 갖는다. 이 탑 햇은 도면에서 예시하는 바처럼 좌, 우 대칭을 이루고 있고, 양쪽 끝은 가파른 경사를 이뤄 전체적으로 사다리꼴 모양의 분포를 보여준다.
도 9는 이 같은 에너지 분포를 갖는 스팟을 이용해서 제1 도전형 영역을 스캔하는 방법을 설명하는 도면이다. 도 9에서는 1라인의 제1 도전형 영역(32) 일부만을 도시하였고, 설명의 편의를 위해 제1 스팟 내지 제3 스팟(SP1 ~ SP3)만을 예시하고 있으나, 실제로 1라인의 제1 도전형 영역(32)을 만들기 위해서는 이보다 많은 스팟들이 이용된다. 예를 들어, 제1 도전형 영역(32)의 폭보다 큰 스팟 사이즈를 갖는 레이저를 제1 도전형 영역(32)의 길이방향으로 스팟이 서로 일부 중첩되도록 스캔할 수 있다.
도 9에서 예시하는 바처럼, 제1 스팟(SP1) 내지 제3 스팟(SP3)은 제1 너비(Tb)의 가로 폭과 제2 너비(Ta)의 세로 폭을 갖는 대략 정사각형 모양을 갖는다. 여기서 제1 스팟 내지 제3 스팟(SP1 ~ SP3)은 레이저에서 발진된 시간의 순서에 따른 서수 표기를 사용하였다. 제1 스팟(SP1)은 제2 내지 제3 스팟(SP2, SP3)보다 먼저 레이저가 발진해 만들어진 것이고, 그 다음으로 제2 스팟(SP2), 그 다음으로 레이저가 발진해 제3 스팟(SP3)을 만든다.
제1 스팟(SP1) 내지 제3 스팟(SP3)은 대략 정사각형 모양을 가져 세로 축의 길이는 Ta이고, 가로 축의 길이는 Tb이다.
여기서, 레이저의 스캔은 제1 도전형 영역(32)의 길이 방향(도면의 y축 방향)과 동일한 방향으로 진행되고, 이 스캔 방향에 맞춰 제1 스팟(SP1) 내지 제3 스팟(SP3)이 제2 도전형 영역(32)의 길이 방향을 따라 형성된다.
가로 방향(도면의 y축 방향으로 스캔 방향임)에서, 제1 스팟(SP1)과 제2 스팟(SP2)은 일부 오버랩해 오버랩핑 영역(Mo)이 만들어지고, 제2 스팟(SP2)과 제3 스팟(SP3) 역시 일부 오버랩해 오버랩핑 영역(Mo)이 만들어진다.
바람직하게, 오버랩핑 영역(Mo)의 폭은 경사진 에너지의 분포를 고려해서 5 (㎛) ~ 15(㎛)인 것이 바람직하다. 스팟은 가로 * 세로가 각각 550(㎛) ~ 910(㎛)인 대략 정사각형 모양인 고려한다면, 오버랩핑 영역(Mo)의 가로 폭 비율은 가로 폭(Tb) 대비 1/182 ~ 1/110 수준인 값을 갖는다.
한편, 도 10은 가로축 방향에 대한 제1 스팟(SP1) 내지 제3 스팟(SP3)의 에너지 분포를 보여준다.
오버랩핑 영역(Mo)에서 제1 스팟(SP1)의 경사 부분과 제2 스팟(SP2)의 경사부분, 제2 스팟(SP2)의 경사부분과 제3 스팟(SP3)의 경사부분이 오버랩핑된다. 따라서, 오버랩핑 영역(Mo)에서 레이져의 에너지는 오버랩핑된 두 스팟의 적분값에 해당해 다른 부분과 동일 수준의 에너지를 가질 수 있어 전체적으로 일정한 에너지를 가질 수 있다.
이러한 에너지 분포를 고려한다면, 스팟의 가로 폭(Tb) 비율이 1/182보다 작으면 적분한 에너지의 합이 작아 에너지 편차가 발생하고, 1/110보다 크게 되면 적분한 에너지의 합이 다른 부분보다 상대적으로 커지기 때문에, 제2 보호막층(202)이 손상된다.
도 9로 돌아가서, 세로 방향(도면의 x축 방향)에서, 스팟들(SP1 ~ SP3)의 너비(Ta)는 제1 도전형 영역(32)의 폭(Wa)보다 커서, 폭 방향 양쪽으로 일정 간격(La, Lb) 중첩되지 않은 비오버랩핑 영역이 만들어진다. 여기서, La와 Lb는 동일한 값을 가지고, Wa =Ta - (La + Lb)인 관계를 갖는다.
한편, 도 8에서 예시하는 바와 같이, 스팟은 세로축 방향에서도 톱햇 모자 모양의 에너지를 분포를 가지므로, 스팟(SP)의 세로 폭(Ta)을 제1 도전형 영역(32)의 너비(Wa)와 1: 1로 동일하게 일치시키면, 스팟의 양쪽 가장자리 경사 부분으로 인해 에너지 편차가 발생한다. 이처럼 에너지 편차가 존재하는 상태에서 레이져를 조사하면, 에너지 편차에 맞춰 도핑되는 불순물 농도 역시 다르므로 조정이 필요하다.
이 같은 이유로, 도 9에서 예시하는 바처럼 제1 내지 제3 스팟(SP1 ~ SP3)의 세로 폭(Ta)은 에너지의 분포를 고려할 때, 제1 도전형 영역(32)의 제1 폭(Wa)보다 1.1배 보다는 크고, 1.3배 보다는 작다. 제1 도전형 영역(32)의 폭이 500(㎛) ~ 700(㎛)이므로, 스팟(SP)의 세로 폭(Ta)은 550(㎛) ~ 910(㎛)이다.
스팟(SP)의 세로 폭(Ta)이 제1 도전형 영역(32)보다 1.1배 보다 작으면, 스팟의 경사 부분으로 인해 에너지 편차가 발생하고, 1.3배 보다 커지면 제1 도전형 영역(32)의 너비(Wa)가 너무 커져 이 후 공정(S108)에서 만들어지는 제2 도전형 영역과 션트될 수 있다.
도 11은 이상의 설명과 동일한 방법으로 불순물을 반도체층(302)에 도핑했을 때, 두께에 따른 불순물 농도 프로파일을 보여준다. 이 도면에서 두께는 제2 보호막층을 향할수록 두꺼워지는 것으로 설명한다.
도 11에서, 실선으로 표시된 그래프는 상술한 방법으로 레이져를 스캔한 경우(실험예)를 나타내며, 점선은 종전과 같이 열 확산법을 이용해서 제1 도전형 영역을 형성한 경우(비교예)를 나타낸다. 도펀트로는 붕소(B)를 이용하였고, 두께가 두꺼워지는 방향으로 불순물을 주입하였다.
농도 프로파일의 변화에 맞춰 (A) 구간과 (B) 구간으로 나눌 수 있는데, (A) 구간동안 실험예와 비교예 모두 도핑 농도는 동일하게 최저점까지 하강하다 상승하는 모양을 갖는다. 이 (A) 구간동안은 실험예와 비교예 모두 동일한 농도 프로파일을 갖는다.
(B) 구간 동안, 실험예와 비교예 그래프 모두 두께가 두꺼워지는 방향으로 불순물의 농도가 최고점에 다다른 후에 점진적으로 하강하는 모양을 갖는다.
하지만 도 11에서 보여지듯이, 실험예의 최고점은 비교예의 최고점보다 높으며 하강하는 경사 역시 비교예보다 완만한 것을 보여준다. 다시 말해서, (B) 구간에서는 실험예의 불순물 농도가 두께에 따른 편차가 비교예보다 작다는 것을 의미하므로, 실험예가 비교예보다 고농도로 도핑됐으면서도 균일하게 도핑됐음을 알 수 있다.
한편, 도 12는 지금까지 설명과 다르게 스팟의 에너지 분포가 실질적으로 완벽한 직사각형 모양을 갖는 경우를 보여준다.
도 12에서와 같이, 스팟(SP')은 위의 설명과 마찬가지로 제1 길이의 세로 폭(Ta)과 제2 길이의 가로 폭(Tb)을 갖는 사각형 모양을 갖는다.
레이져의 에너지는 가로축과 세로축 각각에서 완벽한 사각형 모양의 분포를 갖고 있어, 스팟의 에너지는 거리에 상관없이 동일하다.
따라서, 이 같은 에너지 분포를 갖는 스팟을 가지고 스캔하는 경우는 경사 부분을 보상할 필요가 없으므로, 스팟(SP')의 세로 폭(Ta)은 제1 도전형 영역(32)의 너비(Wa)와 동일하고, 가로 방향에서는 스팟과 스팟은 바로 이웃할 뿐 중첩되지 않는다.
한편, 도 13은 이 단계(S104)를 종료한 후 제1 도전형 영역(32)의 결정 구조를 설명하는 도면이고, 도 14는 반도체층에 재결정화가 일어난 모습을 보여주는 TEM 사진이다.
도 14에서 (A)는 레이져를 조사하기 전 결정질 반도체층과 그 위에 비정질 실리콘으로 이뤄진 도핑층이 형성된 단면 모습이고, (B)는 재결정이 일어난 반도체층의 단면 모습을 보여준다. 도 14의 TEM 사진에서, 반도체층 아래의 검은색 층은 반도체 기판이다.
제1 도전형 영역(32)은 반도체층의 결정 구조와 결정 구조가 다른 제2 다결정 영역(321)을 포함해서 구성이 된다.
이 제2 다결정 영역(321)은 도핑층(314)에 레이져를 조사할 때, 레이져 융발에 의해 반도체층(302)이 용융됐다 재결정화하면서 만들어진 것으로, 반도체층(321)의 결정 구조와 다른 결정 구조를 갖는다.
제2 다결정 영역(321)의 결정(grain)은 결정질 반도체층(321)보다 결정성이 좋다. 결정성은 결정(graig)의 크기나 결함(defect)을 포함하는 개념으로 결정이 크고 결함이 적을수록 결정성이 좋다고 말할 수 있다.
반도체층(302)에 레이져가 조사되면 융발이 일어나는데, 이 과정에서 결정에 포함되었던 결함이 제거되고, 재결정화 과정에서 결정 사이즈는 볼륨이 커지면서 치밀해지기 때문에, 제2 다결정 영역(321)의 결정성은 반도체층(302)보다 좋아지게 된다.
이처럼 제1 도전형 영역(32)이 제2 다결정 영역(321)을 포함해서 구성됨에 따라 제1 도전형 영역(32)을 통해 캐리어가 이동할 때 저항값이 줄고, 이에 따라 캐리어의 수집 효율이 좋아져 태양전지의 효율이 좋아질 수가 있다.
이 제2 다결정 영역(321)은 반도체층(302)의 표면에서 보호막층(202)을 향하는 깊이 방향으로 형성이 된다.
한편, 도핑층(314)에 조사된 레이져는 반도체층(314)에서 일부 흡수가 일어나고 펄스 폭이 조절되어 있어서, 제1 도전형 영역(32) 전체를 녹일 정도의 파워를 가지고 있지는 않다.
때문에, 제2 다결정 영역(321)의 깊이(DT1)는 반도체층(302)의 두께보다 작은데, 바람직하게 반도체층(302)의 1/2 두께보다는 크고 1보다는 작다. 제2 다결정 영역(321)의 깊이(DT1)가 1/2 두께보다 작다는 것은 레이져의 파워가 약해 제1 도전형 영역(32)에 불순물을 제대로 열 확산시킬 수가 없는 것을 의미하고, 반도체층(302)의 두께와 같다는 것은 레이져의 파워가 너무 커서 제2 보호막층(202)을 손상시킨다.
그리고, 제2 다결정 영역(321)의 단면적은 제1 도전형 영역(32)의 단면적 대비 1/2 이상이다. 제2 다결정 영역(321)은 단면 모습이 대략 "U"자 모양을 하고 있으며, 깊이(DT1)는 반도체층(302) 두께의 1/2보다 크다. 따라서, 제2 다결정 영역(321)의 단면적은 제1 도전형 영역(32)의 단면적 대비 1/2 이상일 수 있는데, 이처럼 반도체층(302)보다 결정성이 좋은 제2 다결정 영역(321)의 단면적이 더 크므로 태양전지의 발전 효율을 더욱 증가시킬 수 있다.
한편, 제2 다결정 영역(321)의 너비(DR1)는 레이져가 조사된 영역, 즉 제1 도전형 영역(32)의 너비에 대응하므로, 실질적으로 제1 도전형 영역(32)의 너비와 동일한 500(㎛) ~ 700(㎛)이다.
다음으로, 제1 도전형 영역 형성 단계(S104)에 이어지는 도핑층 제거 단계(S105)에서는 제2 반도체층(302) 위에 잔존하는 도핑층(314a)을 제거한다. 잔존하는 도핑층(314a)은 도핑층(314)에 국부적으로 개구부가 형성되어 있는 형상일 수 있다. 이 과정에서, 반도체 기판(10) 전면에 순차적으로 형성돼 있는 제1 보호막층(201)과 그 위의 제1 반도체층(301) 일부가 선택적으로 제거될 수 있다.
바람직한 한 형태에서, 잔존하는 도핑층(314a)은 KOH : H2O2 = 2(L) : 0.8(L)인 식각액에 반도체 기판(10)을 10(min) ~ 20(min)간 딥핑(dipping)시켜 제거하는 습식 식각이나, 플라즈마 이온을 잔존하는 도핑층(314a)에 충돌시켜 제거하는 이온 반응성 식각(RIE, Reactive Ion Etchig)과 같은 건식 식각으로 제거될 수 있다.
딥핑(dipping)은 식각액이 담겨있는 수조에 반도체 기판(10)을 완전히 잠기도록 침체시켜 식각하는 방식이다. 이처럼 잔존하는 도핑층(314a)을 식각액에 딥핑시켜 제거하게 되면 반도체 기판(10)의 전면에 형성돼 있는 제1 반도체층(301) 일부를 동시에 제거할 수가 있으며, 식각액에 따른 반응성에 의해 오버에칭이 발생하여 반도체층(302)이 식각될 수 있다.
때문에, 이어지는 텍스쳐링 단계(S106)에서 반도체 기판(10)의 전면을 효과적으로 텍스쳐링할 수가 있다. 도 4e는 잔존하는 도핑층(314a)를 딥핑시켜 제거하는 습식 식각을 모식적으로 보여준다.
잔존하는 도핑층(314a)의 두께는 30nm ~ 50nm인 반면, 반도체 기판(10)의 전면에 형성돼 있는 제1 반도체층(301)의 두께는 300nm ~ 400nm이다. 따라서, 잔존하는 도핑층(314a)과 제1 반도체층(301)의 식각비가 다르더라도, 잔존하는 도핑층(314a)이 완전히 제거되는 동안, 제1 반도체층(301)은 완전히 제거되지 못하고 일부만 제거가 된다.
그리고, 반도체 기판(10)을 식각액에 딥핑하면, 잔존하는 도핑층(314a)과 그 사이에 위치하는 제1 도전형 영역(32)이 식각액에 노출이 된다. 따라서, 잔존하는 도핑층(314a)을 완전히 제거할 동안 제1 도전형 영역(32) 역시 식각액에 노출되는데, 불순물이 주입된 제1 도전형 영역(32)은 안정된 결합을 이루고 있어 에치 스토퍼(etch stopper)와 같이 작용을 한다.
때문에, 딥핑이 종료되고 나면, 도 15에서 예시하는 제1 도전형 영역(32)은 제1 두께(t1)를 갖는 반면, 잔존하는 도핑층(314a)이 제거된 언도핑 영역(33)은 오버 에칭으로 인해 제1 두께(t1)보다 얇은 제2 두께(t2)를 갖는다.
한편, 도 16은 건식 식각으로 잔존하는 도핑층(314a)을 제거한 후의 제1 도전형 영역(32)과 잔존하는 도핑층(314a)이 제거된 영역(33) 사이의 두께 차이를 보여준다.
건식 식각에 의해 잔존하는 도핑층(314a)을 제거하면, 위의 습식 식각과 반대로 제1 도전형 영역(32)은 제3 두께(t3)를 갖는 반면, 언도핑 영역(33)은 제3 두께(t3)보다 두꺼운 제4 두께(t4)를 갖는다.
여기서, 제3 두께(t3)와 제4 두께(t4)의 차이는 잔존하는 도핑층(314a)의 두께와 실질적으로 동일하다.
건식 식각은 물리적으로 막을 제거하기 때문에, 물질에 따라 식각비가 다르지 않고 실질적으로 동일하다. 따라서, 잔존하는 도핑층(314a)을 건식 식각하는 동안 동안 제1 도전형 영역(32) 역시 동시에 식각이 일어나므로, 제3 두께(t3)와 제4 두께(t4)의 차이는 잔존하는 도핑층(314a)의 두께와 실질적으로 동일하게 된다.
다음으로, 도핑층 제거 단계(S105)에 이어지는 텍스쳐링 단계(S106)에서는 제2 반도체층(302)을 마스크층(315)으로 마스킹한 채 반도체 기판(10)을 식각액에 딥핑시켜 반도체 기판(10)의 전면에 형성돼 있는 제1 반도체층(301)과 그 아래에 존재하는 제1 보호막층(201)을 완전히 제거하고, 드러난 반도체 기판(10)의 전면 역시 식각해, 반도체 기판(10)의 전면을 텍스쳐링(texturing)한다. 도 4f는 이 단계를 모식적으로 보여준다.
여기서, 마스크층(315)은 반도체 기판(10)의 전면이 텍스쳐링되는 동안 제2 반도체층(302)이 보호될 수 있도록 제2 반도체층(302) 위에 전면적으로 형성이 된다.
또한, 이 마스크층(315)은 이어지는 공정에서 언도핑 영역(33)에 불순물을 주입해 제2 도전형 영역을 형성할 때, 제1 도전형 영역(32)에 불순물이 주입되는 것을 방지한다.
이 마스크층(314)은 도펀트로 이용되는 불순물을 포함하지 않는 물질로서, 불순물의 주입을 방지할 수 있는 다양한 물질로 구성될 수 있다. 바람직하게, 마스크층(314)은 도펀트의 주입을 효과적으로 차단하는 실리콘 탄화막(SiC)이고, 두께는 100(nm) ~ 200(nm)이다.
이 실리콘 탄화막은 레이저 융발에 의해 쉽게 제거가 되고, 이어지는 단계(S108)에서 산화물로 바껴 희석된 불산(dilute HF) 용액으로 쉽게 제거가 된다. 이에 대해서는 해당 단계(S108)에서 자세히 후술한다.
이 마스크층(314)은 제1 반도체층(301) 위에만 존재하고, 반도체 기판(10)의 전면 쪽 텍스쳐링 면에는 형성되지 않는다. 이에, 이 마스크층(314)은 단면 증착이 가능한 다양한 방법에 의하여 형성될 수 있다. 바람직한 한 형태에서, 마스크층(314)은 단면 증착이 가능한 PECVD법에 의해 형성될 수 있다.
이처럼 마스크층(314)이 형성된 반도체 기판(10)은 KOH : H2O2 = 2(L) : 0.6(L)인 식각액에 15(min) ~ 30(min)간 딥핑(dipping)해 제1 반도체층(301)과 그 아래에 존재하는 제1 보호막층(201)을 완전히 제거하고, 드러난 반도체 기판(10)의 전면 역시 식각해, 반도체 기판(10)의 전면을 텍스쳐링(texturing)한다.
이전 단계(S105)에서 사용된 식각액과 비교해서, 이 단계(S106)에 사용되는 식각액은 보다 강한 염기성이므로, 반도체 기판(10)의 표면이 효과적으로 텍스쳐링될 수 있다. 도 4f에서는 이러한 점을 나타내기 위해서 도 4e와 다르게 KOH+로 표시하였다.
다음으로, 마스크층 패터닝 단계(S107)에서는 반도체층(302) 중 제1 도전형 영역(32)이 형성되지 않은 반도체층(302)의 영역(언도핑 영역(33))이 노출되도록 마스크층(315)에 개구부(315a)를 형성한다. 도 4g는 마스크층 패터닝 단계를 모식적으로 보여준다.
바람직한 한 형태에서, 개구부(315a)는 레이저를 마스크층(315)에 선택적으로 조사해 마스크층(315) 일부를 레이저 융발(laser ablation)시켜 형성한다.
레이저는 펄스 폭이 조절되는 펄스 타입 레이저가 사용되고, 에너지 0.5 ~ 2.5(J/cm2), 주파수(frequency) 10 ~ 100(Khz), 펄스 폭(pulse width) 160 ~ 200ns(nano second), 파장 350 ~ 600nm이다. 이 같은 조건의 펄스 타입 레이저는 상술한 제1 도핑 영역 형성 단계(S104)에서 사용된 레이져와 동일하고 펄스 폭에 있어서만 더 큰 차이가 있다. 따라서, 위 제1 도전형 영역 형성 단계(S104)에서 사용한 레이져 설비를 이 단계에서도 동일하게 사용할 수가 있어, 제조 원가를 줄이고, 공정을 간단히 할 수 있다.
이 단계에서는 레이져의 열 확산 대신 레이져 융발을 이용해서 마스크층(315)에 개구부(315a)를 형성만 하면 되기 때문에, 상술한 S104 단계에서 사용한 레이져의 펄스 폭보다 넓게 펄스 폭을 조절해 레이져의 세기를 줄인 레이져가 이용된다. 마스크층(315)에 형성된 개구부(315a)는 도핑층(314)에 형성되었던 개구부의 폭보다 작을 수 있다. 도 17 및 도 도 18은 이 단계(S107)의 레이져의 스캔 방법을 설명한다. 위 단계(S104)에서 사용된 레이져와 펄스 폭에 있어서만 더 작은 차이가 있으므로, 위와 실질적으로 동일한 스캔 방식이 적용될 수 있다.
도 17에서 예시하는 바처럼, 개구부(315a)는 언도핑 영역(33)이 그 길이 방향으로 들어나도록 언도핑 영역(33)의 길이 방향(도면의 y축 방향)으로 길게 만들어지고, 개구부(315a)는 언도핑 영역(33)의 바로 위에 형성돼 언도핑 영역(33)을 그 길이 방향으로 노출시킨다.
개구부(315a)는 각각 이웃한 것과 일정 간격 떨어져 있어 전체적으로는 스트라이프 배열을 이루고 있다.
도 18은 개구부를 형성하는 레이져 스캔 방법을 설명한다. 이 도면에서는 설명의 편의를 위해 3개의 스팟만을 예시하고 있으며, 에너지는 도 7과 동일하게 탑햇 모양을 갖는 것으로 예시한다.
스팟(SA)은 가로축으로 제1 길이(Na)를 가지며, 세로축으로 제2 길이(Nb)를 가지는 대략적인 사각형 모양이다.
제1 길이(Na)는 에너지 분포를 고려해 개구부(315a)의 폭(S1)보다는 크며, 언도핑 영역(33)의 폭(S2)보다는 작다. 제1 길이(Na)가 언도핑 영역(33)의 폭(S3)보다 크면 개구부(315a)를 통해 제1 도전형 영역(32)이 노출될 수가 있고, 이 경우에 후속되는 단계(S108)에서 제1 도전형 영역(32)과 제2 도전형 영역(34)이 션트(shunt)될 수 있다.
그리고, 제1 내지 제3 스팟(SA1)은 에너지 분포를 고려해 이웃한 스팟과 일부 오버랩해 오버랩핑 영역(Mr)을 만든다. 이 오버랩핑 영역(Mr)의 폭은 에너지의 분포를 고려해서 5 (㎛) ~ 15(㎛)이다.
이상의 설명은 레이져의 에너지 분포가 탑 햇 모양을 예로 설명한 것이고, 만약 도 11과 같은 에너지 분포를 갖는다면, 이때 세로축으로 제1 길이(Nb)는 실질적으로 개구부(315a)의 폭(S1)과 동일하다.
이와 같이 레이저를 이용하여 마스크층(315)을 패터닝하면, 원하는 곳에 보다 정확하게 개구부(315a)를 형성하는 것이 가능하고, 공정 수를 줄일 수 있다.
한편, 개구부(315a)의 폭(w1)은 언도핑 영역(32)의 폭(w2)보다 작다. 이처럼, 개구부(314a)의 폭(w1)이 언도핑 영역(32)의 폭(w2)보다 작으면, 언도핑 영역(32)의 일부, 즉 양쪽 가장자리는 노출되지 않고 마스크층(314)에 의해 가려지게 되므로, 이후 단계에서 불순물을 언도핑 영역(33)에 주입할 때 가려진 부분만큼 도핑이 일어나지 않아 진성의 반도체층으로 이뤄진 베리어 영역(33)으로 형성이 된다.
이 베리어 영역(33)은 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치해서 서로 다른 도전성을 갖는 제1 도전형 영역(32)과 제2 도전형 영역(34)이 션트(shunt)되는 것을 방지한다.
한편, 도 19는 이 단계를 종료한 후 제2 도전형 영역의 결정 구조를 보여주는 단면도이다.
마스크층(315)에 레이져가 조사되면, 레이져 융발에 의해 마스크층(315)에 개구부(315a)가 만들어지는 한편, 그 아래의 언도핑 영역(33)을 용융시켜 재결정화가 일어나, 제2 도전형 영역(34)은 결정 구조가 다른 제4 다결정 영역(341)을 포함하게 된다.
이 제4 다결정 영역(341)의 결정(grain)은 결정 구조가 바뀌지 않은 베리어 영역(33)의 결정 구조와 비교해 결정성이 더 좋아, 결함도 적고 결정의 크기 역시 크며 조밀하다.
반도체층(302)에 레이져가 조사되면 융발이 일어나는데, 이 과정에서 결정에 포함되었던 결함이 제거되고, 재결정화 과정에서 결정 사이즈는 볼륨이 커지면서 치밀해지기 때문에, 제4 다결정 영역(341)의 결정성은 반도체층(302)보다 좋아지게 된다.
한편, 제2 다결정 영역(321)이 만들어질 때 사용하는 레이져와 제4 다결정 영역(341)이 만들어질 때 사용하는 레이져는 펄스 폭에 있어서만 차이가 있고 동일한 에너지를 갖는 레이져가 사용된다. 때문에, 이 같은 제4 다결정 영역(341)의 결정성은 실질적으로 제2 다결정 영역(321)과 동일하기 때문에 제4 다결정 영역(341)의 결정 구조는 제2 다결정 영역(321)의 결정 구조와 실질적으로 동일하다.
다만, 도 7에서 예시하는 바처럼 레이져는 비정질 실리콘에서는 파장대에 따라 선택적으로 흡수가 일어나지만, 실리콘 카바이드에 대해선 350nm 파장 이상 범위에서는 흡수가 전혀 일어나지 않는다.
따라서, 실리콘 카바이드로 이뤄진 마스크층(315)에 조사된 레이져는 그대로 투과해 반도체층(302)을 용융시키게 된다. 그 결과로, 제4 다결정 영역(341)은 반도체층(302)의 표면에서 보호막층(202)을 향하는 깊이 방향으로 형성이 되면서, 깊이(DT2)는 제2 다결정 영역(321)의 깊이(DT1)보다 더 크게 된다.
이에 따라, 제4 다결정 영역(341)이 차지하는 단면적은 제2 도전형 영역의 단면적 대비 0.5 이상이 되고, 제1 도전형 영역(32)에서 제2 다결정 영역(321)이 차지하는 단면적의 비율보다 큰 값을 갖는다.
이처럼, 결정성이 반도체층(302)보다 좋은 제4 다결정 영역(341)이 제2 도전형 영역(34)에 넓은 면적에 형성되므로, 제2 도전형 영역(34)에서 캐리어가 효과적으로 이동할 수 있어 태양 전지의 발전 효율을 더욱 증가시킬 수 있다.
한편, 제4 다결정 영역(341)의 너비(DR2)는 레이져가 조사된 영역, 즉 개구부의 너비에 대응하고, 그 결과로 실질적으로 제2 도전형 영역(34)의 너비와 동일한 205(㎛) ~ 350(㎛)이다.
이치럼 제4 다결정 영역(341)의 너비(DR2)는 제2 다결정 영역(321)의 너비(DR1)보다 작고, 바람직하게 제2 다결정 영역(321) 대비 1/2이다.
다음으로, 제2 도전형 영역과 전면 전계 영역 형성 단계(S108)에서는 반도체 기판(10)의 전면에 전면 전계 영역(130)과 후면 중 개구부(315a)를 통해 노출된 언도핑 영역(33)에 불순물을 주입해 제2 도전형 영역(34)을 형성한다. 도 4h는 이 단계를 모식적으로 보여준다.
불순물은 반도체 기판(10)에 도핑된 불순물과 동일한 제1 도전형 불순물이 도펀트로 이용되는데, 반도체 기판(10)이 n형이면, 제1 도전형 불순물은 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소와 같은 n형 도펀트이고, p형 이면 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소와 같은 p형 도펀트가 이용된다.
이 단계(S108)는 제1 도전형 도펀트를 포함하는 기체 분위기에서 제1 도전형 도펀트를 열 확산시켜 제2 도전형 영역(34)과 전면 전계 영역(130)을 동시에 형성하는 것이 가능하다. 기체 분위기로는 제1 도전형 도펀트를 포함하는 다양한 기체가 사용될 수 있다. 일 예로, 제1 도전형 도펀트가 n형 이면, 염화포스포릴(POCl3) 가스가 사용된다.
그러면, 제1 도전형 도펀트가 열 확산에 의하여 반도체 기판(10)의 후면 쪽에서 개구부(315a)를 통해 언도핑 영역(33)으로 확산해 제2 도전형 영역(34)이 형성되고, 제1 도전형 영역(32)은 마스크층(315)에 의해 보호된다.
그리고 제1 도전형 영역(32)과 제2 도전형 영역(33) 사이의 언도핑 영역(33) 역시 불순물을 주입하는 동안 마스크층(315)에 의해 마스킹되어 있으므로, 불순물이 주입되지 않아 진성의 반도체층으로 이뤄진 베리어 영역(33)으로 형성이 된다.
바람직한 한 형태에서, 제2 도전형 영역(34)의 도핑 농도는 제1 도전형 영역(32)과 동일하다.
그리고, 반도체 기판(10)의 전면에서는 반도체 기판(10)에 주입된 불순물과 동일한 도전성을 가지는 제1 도전형 도펀트가 주입되면서 전면 전계 영역(130)이 만들어진다. 이 전면 전계 영역(130)의 도핑 농도는 1 * 1017 ~ 1 *1020/cm3로, 제2 도전형 영역(34)보다는 낮은 도핑 농도를 가진다. 전면 전계 영역(130)이 만들어진 반도체 기판(10)은 단결정 반도체층이고, 제2 도전형 영역(34)이 만들어진 제2 반도체층(302)은 결정질 반도체층이므로, 이 둘 사이에 도핑 농도에 있어 차이가 발생한다.
다른 형태로, 제2 도전형 영역(34)과 전면 전계 영역(130)을 각각 형성하는 것도 가능하다. 일 예로 제2 도전형 영역(34)이 형성되는 동안에 반도체 기판(110)의 전면은 보호막에 의해 보호되고, 제2 도전형 영역(34)이 형성된 후에 이 보호막을 제거해 반도체 기판(110)의 전면에만 제2 도전형 도펀트를 주입해 전면 전계 영역(130)을 순차적으로 형성하는 것도 가능하다.
또는 이온 주입법에 의하면 쉽게 단면 도핑이 가능하며, 전면 전계 영역(130)의 도핑 깊이, 도핑 프로파일 등을 쉽게 제어할 수 있어 원하는 특성을 가지는 전면 전계 영역(130)을 형성할 수도 있다.
한편, 이 단계(S108)에서 염화포스포릴(POCl3)인 반응 가스를 이용해 열확산으로 제2 도전형 영역(33)과 전면 전계 영역(130)을 형성하면, 반응 가스에 포함된 산소로 인해 제2 도전형 영역(33)의 표면과 전면 전계 영역(130)의 표면에서 산화물인 인 실리케이트 유리(PSG, Phosphor silicate glass)가 형성되므로, 이를 제거하기 위해서 반도체 기판을 희석된 불산(DHF, Dilute HF)에 딥핑시켜 제거한다. 이 과정에서 산용액에 제거되지 않는 실리콘 카바이드(SiC)로 이뤄진 마스크층은 실리콘 산화물(SiOx)로 되고, 이에 쉽게 희석된 불산(DHF, Dilute HF) 용액으로 제거된다.
또 다른 예로 이 단계(S108)에서 사용된 실리콘 카바이드(SiC)로 이뤄진 마스크층 또는 비정질 실리콘 도펀트층은 예를 들어, 식각 물질인 KOH에 의해 습식 식각될 수 있는데, 이에 의해 반응성이 좋은 N형(예를 들어, phosphor) 도전형 영역이 가장 많이 식각되고, 반응성이 덜한 P형(예를 들어, boron) 도전형 영역이 가장 적게 식각되며, 배리어 영역은 N형과 P형 도전형 영역 사이 두께를 가질 수 있다.
다음으로, 절연막 형성 단계(S109)에서는 반도체 기판(10)의 전면과 후면 쪽에 각각 절연막이 형성된다. 도 4i 및 도 4j는 이 단계를 모식적으로 설명하고 있다.
바람직한 한 형태에서, 반도체 기판(10)의 전면 쪽, 전면 전계 영역(130) 위로는 절연물질로 이뤄진 전면 절연막(24)과 반사 방지막(26)이 순차적으로 형성되고, 반도체 기판(10)의 후면 쪽 제2 반도체층(302) 위로는 절연물질로 이뤄진 절연층(40)이 각각 형성된다.
절연 물질로는 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산화 질화막(SiNxOy), 실리콘 카바이드(SiC)와 같은 얇은 두께의 박막들이 이용될 수 있다.
이 같은 절연물질로 이뤄진 절연막들은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있고, 바람직한 형태로 단면 증착이 가능한 PECVD법이 이용된다.
PECVD법으로 이 절연막을 형성하면, 절연막(34)과 반사 방지막(36)이 종류가 다른 절연 물질로 만들어진다 하더라도 동일한 챔버에서 원료 가스만 바꿔 막 종류가 다른 전면 절연막(34)과 반사 방지막(36)을 인-시츄(in-situ) 공정으로 형성하는 것이 가능하다.
유사하게, 반도체 기판(10)의 후면에 만들어진 제2 반도체층(302) 위로 절연층(40)의 형성 시에도 PECVD법을 사용하면 후면에만 절연막을 형성하는 것이 가능하고, 전면 절연막(24)과 반사 방지막(26)을 형성하는 공정과 절연층(40)을 형성하는 공정까지도 인-시츄(in-situ) 공정으로 형성하는 것이 가능하다.
이 단계(S109)에서는 반도체 기판(10)의 전면 쪽에 절연막을 먼저 형성하고, 나중에 반도체 기판(110)의 후면 쪽을 덮는 절연막을 형성하는 것으로 설명하였다. 이에 의하면, 제1 도전형 영역(32)과 제2 도전형 영역(34)이 열에 최소한으로 노출이 되므로, 그 특성이 저하되거나 손상되는 것을 최대한 방지할 수 있다.
다음으로, 전극 형성 단계(S110)에서는 제1 도전형 영역(32)과 컨택을 이루는 제1 전극(42), 제2 도전형 영역(34)과 컨택을 이루는 제2 전극(44)이 각각 반도체 기판(10)의 후면에 형성된다. 도 4k 내지 도 4m은 이 전극 형성 단계(S110)를 모식적으로 설명하고 있다.
절연층(40)에 형성되는 제1 개구부(40a)는 제1 도전형 영역(32)의 일부를 노출시키고, 제2 개구부(40b)는 제2 도전형 영역(34)의 일부를 노출시킨다. 이때, 절연층(40)에 형성되는 제1 및 제2 개구부(40a, 40b)의 폭은 마스크층(315)에 형성되는 개구부(315a)의 폭 보다 작을 수 있다. 이 제1 개구부(40a)와 제2 개구부(40b) 각각은 제1 도전형 영역(32)과 제2 도전형 영역(34)의 길이 방향을 따라 길게 형성돼 슬릿 모양을 갖는 것이 바람직하고, 이 경우에 제1 개구부(40a)와 제2 개구부(40b)는 교대로 배열돼 스트라이프 배열을 이룬다.
바람직한 한 형태에서 제1 개구부(40a)와 제2 개구부(40b)는 레이저 융발을 이용해 만들어진다.
이 단계(S110)에서 사용되는 레이져는 15 ~ 30㎛ 폭을 갖는 개구부(40a, 40b)에 적합하게 주파수는 400 Khz, 파워 0.5 ~ 2와트(watt), 펄스 폭은 개구부(40a, 40b)의 폭이 10 ~ 20㎛ 인 점을 고려해 피코 세컨드(ps)인 레이저를 사용해, 레이져 융발이 잘 일어나도록 한다.
한편, 도 20은 레이져를 이용해 개구부(40a, 40b)를 형성한 경우에 반도체층의 결정 구조를 보여주는 단면도이다.
절연층(40)에 레이져가 조사되면, 레이져 융발에 의해 제1 도전형 영역(32) 및 제2 도전형 영역(34)을 노출시키는 개구부(40a, 40b)가 만들어지고, 그 아래의 제2 결정형 영역(321, 341)을 용융시켜 재결정화가 일어나면서, 제2 다결정 영역(321)로는 제5 다결정 영역(321a)이 만들어지고, 제4 다결정 영역(341)로는 제6 다결정 영역(341a)이 각각 만들어진다.
제3 결정형 영역(321a, 341a)의 결정 구조는 제2 결정형 영역(321, 341)의 결정 구조와 비교해서 결정성이 떨어진다.
제3 결정형 영역(321a, 341a)은 레이저 조사 시간이 매우 짧은 피코 세컨드(ps) 스케일(scale)의 레이져에 의해 만들어지므로, 재결정화하는 시간이 나노 세컨드(ns) 스케일의 레이져로 만들어지는 제2 결정형 영역(321, 341)보다는 짧아 결정성이 낮아지게 된다. 그 결과로, 제3 결정형 영역(321a, 341a)의 결정(grain)은 제2 결정형 영역(321, 341)의 결정보다는 작다.
그리고, 제3 결정형 영역(321a, 341a)는 표면에서 보호막층(202)을 향하는 깊이 방향으로 형성이 되고, 깊이는 수십 나노미터(nm) 스케일로 제2 결정형 영역(321, 341)와 비교해 상대적으로 매우 작은 깊이를 갖고, 너비는 개구부(40a, 40b)의 너비와 실질적으로 동일하다.
한편, 전극은 개구부(40a, 40b)를 통해 제1 도전형 영역(32)과 제2 도전형 영역(34)에 각각 연결되므로, 제3 결정형 영역(321a, 341a)가 전극과 실질적으로 컨택을 이룬다. 구체적으로, 본 실시예에 따른, 제3 결정형 영역(321a, 341a)은 표면에 표면 요철을 포함할 수 있으며, 제3 결정형 영역(321a, 341a)과 접하는 제1 전극(42) 및 제2 전극(44)의 표면은 2층 이상의 다층 구조로 제3 결정형 영역(321a, 341a)의 표면 요철에 대응하는 전극 요철을 포함할 수 있다.
이처럼, 이 실시예에서는 레이져를 이용해서 제1 도전형 영역(32)과 제2 도전형 영역(34)을 형성하는 한편, 결정질로 이뤄진 제1 도전형 영역(32)과 제2 도전형 영역(34)을 재결정화시켜 결정성을 좋게 해 태양전지의 효율을 향상시키고 있다.
또 다른 형태로 개구부(40a, 40b)는 건식 식각, 습식식각 등의 다양한 방법으로 형성되는 것 역시 가능하다.
전극층(400)은 제1 개구부(40a) 및 제2 개구부(40b)를 채우면서 절연층(40) 위에 전체로 형성이 된다. 전극층(400)은 제1 개구부(40a)를 통해 제1 도전형 영역(32)과 컨택을 이루고, 제2 개구부(40b)를 통해 제2 도전형 영역(32)과 컨택되어야 하므로, 도전성 물질을 포함하는 물질로 이뤄진다.
일 예로, 전극층(400)은 알루미늄(Al)이 포함된 페이스트를 이용해서 만들거나, 스퍼터링법을 이용해서 다층으로 이뤄진 금속으로 만드는 것이 가능하다.
이 전극층(400)은 도금법, 증착법, 스퍼터링법 등과 같은 방법에 의해서 형성되고, 바람직한 한 형태에서 알루미늄이 포함된 페이스트를 절연층(40) 위에 도포해 형성하는 것이 가능하다.
전극층(400)은 제1 도전형 영역(32)과 제2 도전형 영역(34)에 각각 컨택이 되도록 패터닝(patterning)이 된다. 패터닝은 알려진 다양한 방법이 이용될 수 있다.
일 예로, 레이저 소성 컨택(laser firing contact)을 이용하여 제1 및 제2 전극(42, 44)을 각각 형성한다. 이 경우에는 제1 및 제2 전극(42, 44)을 형성할 때 제1 및 제2 개구부(40a, 40b)가 같이 형성되므로, 별도로 제1 및 제2 개구부(40a, 40b)를 형성하는 공정을 추가하지 않아도 된다.
이어서, 도 21 및 도 22를 참조하여, 본 발명의 몇몇 실시예에 따른 태양 전지를 설명한다.
도 21는 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이고, 도 22는 도 21에 도시한 태양 전지의 부분 후면 평면도이다. 본 실시예에 따른 태양 전지는 도 1을 통해 설명한 태양 전지와 비교하여 실질적으로 유사할 수 있다. 따라서, 반복되는 설명은 생략될 수 있다.
도 21 및 도 22을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(10)과, 반도체 기판(10) 위에 형성되며 제1 도전형을 가지는 반도체층으로 구성되는 제1 도전형 영역(32)과, 제1 도전형과 반대되는 제2 도전형을 가지는 제2 도전형 영역(34)과, 제1 도전형 영역(32) 위에 위치하며 제1 컨택홀(461)을 구비하는 절연막(40)과, 제1 컨택홀(461)을 통하여 제1 도전형 영역(32)에 전기적으로 연결되는 제1 전극(42)과, 제2 도전형 영역(34)에 전기적으로 연결되는 제2 전극(44)을 포함한다. 제1 도전형 영역(32)은, 제1 컨택홀(461)이 형성된 부분을 포함하는 제1 부분(321) 및 제1 부분(321) 이외의 영역에 위치하는 제2 부분(322)을 포함한다. 제1 부분(321)이 제2 부분(322)보다 큰 표면 거칠기를 가지며, 제1 부분(321)과 제2 부분(322)의 결정성이 서로 다를 수 있다. 이를 좀더 상세하게 설명한다. 그리고 태양 전지(100)는 반도체 기판(10)의 전면 위에 위치하는 전면 절연막(24), 반사 방지막(26) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(10)은 제1 또는 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제1 또는 제2 도전형을 가지는 베이스 영역(110)을 포함할 수 있다.
그리고 반도체 기판(10)은 반도체 기판(10)의 일면(일 예로, 전면) 쪽에 위치하는 전면 전계 영역(또는 전계 영역)(130)을 포함할 수 있다. 전면 전계 영역(130)은 베이스 영역(110)과 동일한 도전형을 가지면서 베이스 영역(110)보다 높은 도핑 농도를 가질 수 있다.
반도체 기판(10)의 다른 표면(일 예로, 후면) 위에는 보호막층(20)이 형성될 수 있다. 일 예로, 보호막층(20)은 반도체 기판(10)의 후면에 접촉하여 형성되어 구조를 단순화하고 터널링 효과를 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
보호막층(20) 위에는 도전형 영역(32, 34)을 포함하는 반도체층(30)이 위치할 수 있다. 일 예로, 반도체층(30)은 보호막층(20)에 접촉하여 형성되어 구조를 단순화하고 터널링 효과를 최대화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
본 실시예에서 반도체층(30)은, 제1 도전형 도펀트를 가져 제1 도전형을 나타내는 제1 도전형 영역(32)과, 제2 도전형 도펀트를 가져 제2 도전형을 나타내는 제2 도전형 영역(34)을 포함할 수 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 보호막층(20) 위에서 동일 평면 상에 위치할 수 있다. 그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들과 동일 평면 상에 배리어 영역(36)이 위치할 수 있다.
이때, 제1 도전형 영역(32)은 베이스 영역(110)과 반대되는 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 그리고 제2 도전형 영역(34)은 베이스 영역(110)과 동일한 제2 도전형 도펀트를 포함하되 그 도핑 농도가 베이스 영역(110)보다 높을 수 있다. 본 실시예에서는 제1 및 제2 도전형 영역(32, 34)이 반도체 기판(10) 위(좀더 명확하게는, 보호막층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제1 또는 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제1 및 제2 도전형 영역(32, 34)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 및 제2 도전형 영역(32, 34)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체층, 미세 결정 반도체층, 또는 다결정 반도체층(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 또는 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 특히, 제1 및 제2 도전형 영역(32, 34)이 다결정 실리콘을 포함하면, 열적 안정성을 가지며 우수한 전기적 특성을 가질 수 있다. 제1 또는 제2 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
배리어 영역(36)으로 도핑되지 않은(즉, 언도프트) 절연 물질(일례로, 산화물, 질화물) 등을 사용할 수 있다. 또는, 배리어 영역(36)이 진성(intrinsic) 반도체를 포함할 수도 있다. 이때, 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 배리어 영역(36)은 서로 측면이 접촉되면서 연속적으로 형성되는 동일한 반도체층(일례로, 비정질 실리콘, 미세 결정 실리콘, 다결정 실리콘)로 구성되되, 배리어 영역(36)은 실질적으로 도펀트를 포함하지 않는 i형(진성) 반도체 물질일 수 있다. 일 예로, 반도체 물질을 포함하는 반도체층을 형성한 다음, 반도체층의 일부 영역에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역(32)을 형성하고 다른 영역 중 일부에 제2 도전형 도펀트를 도핑하여 제2 도전형 영역(34)을 형성하면, 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 형성되지 않은 영역이 배리어 영역(36)을 구성하게 될 수 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 제조 방법을 단순화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 배리어 영역(36)을 다양한 방법에 의하여 형성하여 다양한 두께를 가질 수 있으며 다양한 형상을 가질 수도 있다. 배리어 영역(36)이 빈 공간인 트렌치로 구성될 수도 있다. 그 외의 다양한 변형이 가능하다. 도면에서는 배리어 영역(36)이 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이를 전체적으로 이격하는 것을 예시하였다. 그러나 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계 부분의 일부만을 이격시키도록 형성될 수도 있다. 또는, 배리어 영역(36)이 형성되지 않아 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계가 서로 접촉할 수도 있다.
본 실시예에서 제1 도전형 영역(32) 및/또는 제2 도전형 영역(34)이 서로 다른 표면 거칠기 및 결정성을 가지는 제1 부분(321) 및 제2 부분(322)을 포함할 수 있다. 이는 절연막(40)의 컨택홀(46)을 레이저 식각 또는 어블레이션(laser ablation) 공정에 의하여 형성할 때 표면 거칠기 및 결정성이 변화하기 때문이다. 이에 대해서는 추후에 좀더 상세하게 설명한다.
반도체 기판(10)의 후면에서 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36) 위에 절연막(40)이 형성될 수 있다. 일 예로, 절연막(40)은 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36)에 접촉하여 형성되어 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
절연막(40)은, 도전형 영역(32, 34)과 전극(42, 42)의 전기적 연결을 위한 컨택홀(46)을 구비한다. 컨택홀(46)은, 제1 도전형 영역(32)과 제1 전극(42)의 연결을 위한 제1 컨택홀(461)과, 제2 도전형 영역(34)과 제2 전극(44)의 연결을 위한 제2 컨택홀(462)를 구비한다. 이에 의하여 절연막(40)은 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 연결되어야 하지 않을 전극(즉, 제1 도전형 영역(32)의 경우에는 제2 전극(44), 제2 도전형 영역(34)의 경우에는 제1 전극(42))과 연결되는 것을 방지하는 역할을 한다. 또한, 절연막(40)은 제1 및 제2 도전형 영역(32, 34) 및/또는 배리어 영역(36)을 패시베이션하는 효과를 가질 수 있다.
그리고 반도체 기판(10)의 전면 위(좀더 정확하게는, 반도체 기판(10)의 전면에 형성된 전면 전계 영역(130) 위)에 전면 절연막(24) 및/또는 반사 방지막(26)이 위치할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 전면 전계 영역(130) 위에 다른 적층 구조의 절연막이 형성될 수도 있다.
전면 절연막(24) 및 반사 방지막(26)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 그리고 절연막(40)은 컨택홀(46)을 제외하고 반도체층(30)의 후면 위에 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성되었다 함은 물리적으로 완벽하게 모두 형성된 것뿐만 아니라, 불가피하게 일부 제외된 부분이 있는 경우를 포함한다.
이하에서는 도 21 및 도 22를 참조하여, 제1 도전형 영역(32) 및 제2 도전형 영역(34), 배리어 영역(36), 절연막(40)의 컨택홀(46), 그리고 제1 및 제2 전극(42, 44)의 평면 형상의 일 예를 상세하게 설명한다.
도 21 및 도 22을 참조하면, 본 실시예에서는, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 각기 스트라이프 형상을 이루도록 길게 형성되면서, 길이 방향과 교차하는 방향에서 서로 교번하여 위치하고 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들을 이격하는 배리어 영역(36)이 위치할 수 있다. 도면에 도시하지는 않았지만, 서로 이격된 복수의 제1 도전형 영역(32)이 일측 가장자리에서 서로 연결될 수 있고, 서로 이격된 복수의 제2 도전형 영역(34)이 타측 가장자리에서 서로 연결될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 도전형 영역(32)의 면적이 제2 도전형 영역(34)의 면적보다 클 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 면적은 이들의 폭을 다르게 하는 것에 의하여 조절될 수 있다. 즉, 제1 도전형 영역(32)의 폭(W1)이 제2 도전형 영역(34)의 폭(W2)보다 클 수 있다.
그리고 제1 전극(42)이 제1 도전형 영역(32)에 대응하여 스트라이프 형상으로 형성되고, 제2 전극(44)이 제2 도전형 영역(34)에 대응하여 스트라이프 형상으로 형성될 수 있다.
본 실시예에서 제1 및 제2 컨택홀(461, 462)이 제1 및 제2 전극(42, 44)의 일부만을 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결하도록 형성된 것을 예시하였다. 좀더 구체적으로, 제1 컨택홀(461)이 제1 도전형 영역(32)의 연장 방향을 따라 일정 간격을 두고 서로 이격되도록 복수 개 위치하고, 제2 컨택홀(462)이 제2 도전형 영역(34)의 연장 방향을 따라 일정 간격을 두고 서로 이격되도록 복수 개 위치할 수 있다. 이에 의하면 제1 및 제2 컨택홀(461, 462)의 개수 또는 총 면적을 줄여 제1 및 제2 컨택홀(461, 462)을 형성하는 공정의 시간 및 비용을 최소화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 복수의 제1 컨택홀(461)이 서로 일부가 중첩되도록 형성될 수도 있고, 복수의 제2 컨택홀(462)이 서로 일부가 중첩되도록 형성될 수도 있다. 또는, 제1 및 제2 컨택홀(461, 462) 중 적어도 하나가 제1 및 제2 전극(42, 44)의 전체에 대응하도록 제1 및 제2 도전형 영역(32, 34)을 따라 길게 이어지도록 형성될 수도 있다.
이때, 전극(42, 42)의 폭(W3)은 컨택홀(46)의 폭(W4)보다 클 수 있다. 그러면, 제1 및 제2 전극(42, 44)의 폭을 충분하게 확보하여 전극(42, 44)의 저항을 저감할 수 있고 제1 및 제2 도전형 영역(32, 34)과 제1 및 제2 전극(42, 44)의 얼라인 특성을 향상할 수 있다.
도면에 도시하지는 않았지만, 서로 이격된 복수의 제1 전극(42)이 일측 가장자리에서 서로 연결되어 형성되고, 서로 이격된 복수의 제2 전극(44)이 타측 가장자리에서 서로 연결되어 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
본 실시예에서 컨택홀(46)은 절연막(40)에 국부적으로 레이저를 조사하여 해당 부분의 절연막(40)을 증발(vaporization)시켜 제거하는 것에 의하여 형성될 수 있다. 컨택홀(46)의 제조 방법에 대해서는 추후에 도 23k를 참조하여 좀더 상세하게 설명한다. 이와 같이 컨택홀(46)을 형성할 때 절연막(40)에 인접하고 있는 도전형 영역(32, 34)의 특성에도 변화가 발생하게 된다. 이에 따라 제1 도전형 영역(32)은, 제1 컨택홀(461)이 형성된 부분을 포함하는 제1 부분(321)과, 제1 부분(321) 이외의 영역을 구성하며 제1 부분(321)과 다른 표면 거칠기 및 다른 결정성을 가지는 제2 부분(322)을 포함한다. 이때, 제1 부분(321)은 제1 컨택홀(461)이 형성될 때 영향을 받은 부분이므로 제1 컨택홀(461)과 동일한 또는 유사한 크기(일 예로, 10% 이내의 오차)를 가지면서 컨택홀(461)과 겹쳐지는 부분일 수 있다. 그리고 제2 부분(322)은 제1 부분(321)을 제외한 모든 부분을 의미할 수 있다.
좀더 구체적으로, 제1 부분(321)이 제2 부분(322)보다 큰 표면 거칠기를 가진다. 레이저에 의하여 제1 컨택홀(461)을 제거할 때 제1 도전형 영역(32)에 열이 전달되어 해당 부분이 녹았다가 다시 결정화하여 형성된 부분이 제1 부분(321)을 구성하게 된다. 이와 같이 제1 부분(321)은 열에 의하여 녹았다가 다시 결정화된 부분이므로 제2 부분(322)에 비하여 표면 굴곡이 심해지게 되므로 표면 거칠기가 커지게 된다.
그리고 제1 부분(321)은 제1 컨택홀(461)을 형성할 때 레이저에 추가적으로 영향을 받아 이와 다른 제2 부분(322)과 다른 조건에서 다시 결정화가 이루어지므로 제2 부분(322)과 다른 결정성을 가지게 된다. 좀더 구체적으로, 제2 부분(322)의 결정성이 제1 부분(321)의 결정성보다 낮을 수 있다.
제2 부분(322)이 다결정 반도체를 포함하는 경우에는 제1 부분(321)이 다결정 반도체를 포함하되 결정화도가 제2 부분(322)의 결정화도보다 작을 수 있다. 그러면, 제1 도전형 영역(32)에서 전체적으로 높은 이동도를 유지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 제2 부분(322)이 다결정 반도체를 포함하고, 제1 부분(321)이 미세 결정 반도체 또는 비정질 반도체를 포함할 수 있다. 또는, 제2 부분(322)이 미세 결정 반도체를 포함하면 제1 부분(321)이 비정질 반도체를 가질 수 있다. 제1 및 제2 부분(321, 322)이 모두 비정질 반도체를 포함하면 결정성이 서로 유사할 수도 있다.
이는 본 실시예에서 절연막(40)이 질화물 등을 포함하므로, 제1 컨택홀(461)을 형성하기 위하여 질화물을 포함하는 층을 식각 또는 제거할 수 있는 레이저를 사용하여야 한다. 질화물을 포함하는 층을 제거하기 위한 레이저는 상대적으로 작은 펄스 폭(pulse width)를 가지는데, 이러한 펄스 폭을 가지는 레이저에 의하면 제1 도전형 영역(32)에 결정화에 필요한 충분한 양의 에너지가 공급되지 않을 수 있다. 이와 달리 제1 컨택홀(461)을 형성할 때 영향을 받지 않은 제2 부분(322)은 충분한 결정화도를 가질 수 있는 조건에서 형성된 제1 도전형 영역(32)이 그대로 유지되므로, 상대적으로 높은 결정성 또는 결정화도를 유지하게 된다. 이에 따라 제1 부분(321)이 제2 부분(322)보다 낮은 결정성 또는 결정화도를 가지게 된다.
일 예로, 제1 부분(321)의 결정화도가 50% 내지 70%이고, 제2 부분(322)의 결정화도가 85% 내지 98%일 수 있다. 제2 부분(322)의 결정화도는 제1 도전형 영역(32)이 우수한 열적 안정성 및 우수한 전기적 특성을 나타낼 수 있도록 한정된 범위이다. 제2 부분(322)의 결정화도가 85% 미만이면 이동도가 낮아서 제1 도전형 영역(32)이 우수한 특성을 가지기 어려울 수 있다. 제2 부분(322)을 98% 이상의 결정화도로 형성하기 어려울 수 있다. 그리고 제1 부분(321)의 결정화도는 제1 부분(321)에서의 이동도 등의 다양한 특성을 크게 낮추지 않으면서 절연막(40)에 제1 컨택홀(461)이 안정적으로 형성되도록 한정된 것이다. 제1 부분(321)의 결정화도가 50% 미만이면, 해당 부분에서 열적 안정성 및 전기적 특성이 저하될 수 있다. 그리고 제1 부분(321)의 결정화도가 70%를 초과하려면, 제1 컨택홀(461)을 형성하는 레이저의 펄스 폭을 더 크게 하여야 하는데 이 경우에 질화물 등이 잘 제거되지 않아 제1 컨택홀(461)이 안정적으로 형성하기 어려울 수 있다.
또는, 제1 부분(321)의 결정화도가 제2 부분(322)의 결정화도보다 5% 이상(일 예로 10% 이상) 클 수 있다. 이러한 차이를 가질 때 제1 부분(321)과 제2 부분(322)에 의한 효과가 충분할 수 있기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 제1 부분(321)의 결정립 크기가 제2 부분(322)의 결정립 크기보다 작을 수 있다. 이는 레이저에 의하여 제1 부분(321)에 제공된 열이 충분하지 않아 결정화가 잘 이루어지지 않아 결정립이 크게 성장하지 못하고 불규칙하게 배치되는 것으로 생각된다. 예를 들어, 제2 부분(322)의 결정립 크기(일 예로, 평균 결정립 크기)에 대한 제1 부분(321)의 결정립 크기(일 예로, 평균 결정립 크기)의 비율이 10% 내지 50%일 수 있다. 일 예로, 제1 부분(321)이 결정립 크기가 10nm 내지 1㎛일 수 있다. 제2 부분(322)의 결정립 크기에 대한 제1 부분(321)의 결정립 크기의 비율이 10% 미만이면, 제1 부분(321)의 결정성이 충분하지 않을 수 있다. 제2 부분(322)의 결정립 크기에 대한 제1 부분(321)의 결정립 크기의 비율이 50%를 초과하려면, 제1 컨택홀(461)을 형성하기 위한 레이저 펄스 폭이 커져서 제1 컨택홀(461)이 안정적으로 형성하기 어려울 수 있다.
제1 및 제2 부분(321, 322)의 결정화도는 다양한 방법에 의하여 측정 또는 분석될 수 있다. 일 예로, 제1 및 제2 부분(321, 322)의 결정화도는 반도체층(30)(일 예로, 실리콘 반도체층) 내에서 결정질의 비율을 나타내는 것으로서, X선 회절(X-ray diffraction, XRD), 전자후방산란회절(electron backscatter diffraction, EBSD), 라만 분석기(RAMAN analyzer) 등을 이용하여 측정 또는 분석될 수 있다.
그리고 본 실시예에서는 제1 컨택홀(461)이 레이저에 의하여 형성되어 제1 부분(321)이 제2 부분(322)과 다른 다양한 특성을 가질 수 있다. 도 2의 확대 원에 제1 부분(321) 및 제2 부분(322)을 현미경으로 볼 때의 형상을 개략적으로 도시하였다.
도 21 및 도 22의 확대원을 참조하면, 광이 존재 하에 살펴보면(특히, 현미경을 사용하여 살펴보면), 본 실시예에서는 제1 부분(321)의 절삭 손상(saw damage) 마크(SD1)보다 제2 부분(322)의 절삭 손상 마크(SD2)가 더 진하게 보일 수 있다. 반도체 기판(10)은 반도체 잉곳(ingot)을 절단하여 형성되는데, 이때, 반도체 기판(10)에 절삭 손상 마크(SD1, SD2)가 남게 된다. 반도체 소자에서는 반도체 기판의 특성에 따라 소자 특성이 크게 변화하므로 절삭 손상 마크를 전혀 구비하지 않는 아주 높은 등급의 반도체 기판을 사용한다. 반면, 태양 전지(100)에서는 절삭 손상 마크(SD1, SD2)가 태양 전지(100)의 특성 또는 효율에 큰 영향을 미치지 않으므로 절삭 손상 마크(SD1, SD2)를 가지는 반도체 기판(10)을 사용하여 비용을 절감한다. 이에 따라 태양 전지(100)의 반도체 기판(10)에 절삭 손상 마크(SD1, SD2)가 구비되는데, 레이저에 의하여 녹았다가 재결정화된 부분에서는 제1 도전형 영역(32)의 결정성이 달라지므로 절삭 손상 마크(SD1, SD2)가 보이는 정도에도 차이가 발생한다. 즉, 상대적으로 결정성이 높거나 우수한 제2 부분(322)에서는 절삭 손상 마크(SD2)가 선명하고 진하게 보일 수 있고, 제1 부분(321)에서는 결정성이 좋지 않아 절삭 손상 마크(SD1)가 흐리게 보이거나 잘 보이지 않을 수 있다.
그리고 태양 전지(100)에서 제1 부분(321)이 있는 부분이 제2 부분(322)이 있는 부분보다 밝게 보일 수 있다. 이는 제1 부분(321)에서 절연막(40)이 제거되었기 때문이다. 이때, 제1 부분(321)에 인접한 제2 부분(322) 또는 절연막(40)의 일부분에 대응하는 제1 영역(A1)이 제2 부분(322) 또는 절연막(40)의 다른 부분에 대응하는 제2 영역(A2)보다 밝게 보일 수 있다. 좀더 구체적으로, 제1 영역(A1)이 일정한 폭을 가지면서 제2 영역(A2)보다 밝게 보일 수 있다. 이는 제1 컨택홀(461)의 형성 시에 제1 컨택홀(461)에 인접한 절연막(40)의 두께 또는 특성이 변화하면서 해당 부분이 다른 부분보다 밝게 보이는 것으로 생각된다.
한편, 본 실시예에서 제2 도전형 영역(34)이 제2 컨택홀(462)이 형성된 부분을 포함하는 제1 부분(341)과, 제1 부분(341) 이외의 영역에 위치하는 제2 부분(342)을 포함한다. 제2 도전형 영역(34)의 제2 컨택홀(462), 제1 부분(341) 및 제2 부분(342)에 대해서는 각기 제1 도전형 영역(32)의 제1 컨택홀(461), 제1 부분(321) 및 제2 부분(322)에 대한 내용이 그대로 적용될 수 있으므로 상세한 설명을 생략한다. 이때, 제1 및 제2 도전형 영역(32, 34)의 제1 부분(321, 341)이 서로 동일 또는 유사한 특성(예를 들어, 표면 거칠기, 결정성 등)을 가지고, 제1 도전형 영역(32, 34)의 제2 부분(322, 342)이 서로 동일 또는 유사한 특성을 가질 수 있다. 이는 제1 및 제2 도전형 영역(32, 34) 또는 제2 부분(322, 342)이 하나의 공정에 의하여 형성되는 반도체층(30)에 포함되어 동일 또는 유사한 레이저가 조사되었으며, 제1 부분(321, 341)에 동일 또는 유사한 레이저가 조사되어 제1 및 제2 컨택홀(461, 462)이 형성되었기 때문이다.
이와 같이 컨택홀(46)에 대응하는 제1 부분(321, 341)이 제2 부분(322, 342)보다 높은 표면 거칠기를 가지면, 컨택홀(46)을 통하여 제1 부분(321, 341)에 연결(일 예로, 접촉)한 전극(42, 44)의 표면 거칠기도 커지게 된다. 이에 의하여 전극(42, 44) 표면에서 의 반사를 유도할 수 있어 반도체 기판(10)을 통과하여 후면으로 향하는 광을 반사하여 재사용할 수 있다. 그리고 높은 표면 거칠기에 의하여 제1 부분(321, 341)과 전극(42, 44) 사이의 접촉 면적을 최대화하여 접착 특성을 향상할 수 있다.
그리고 본 실시예에서 배리어 영역(36)의 표면 거칠기가 제1 부분(321, 341)의 표면 거칠기보다 작고 제2 부분(322, 342)의 표면 거칠기보다 클 수 있다. 그리고 배리어 영역(36)의 결정성이 제1 부분(321, 341)의 결정성보다 높고 제2 부분(322, 342)의 결정성보다 낮다. 일 예로, 반도체층(30)이 다결정 반도체로 구성될 때, 배리어 영역(36)의 결정화도가 제1 부분(321, 341)의 결정화도보다 높고 제2 부분(322, 342)의 결정화도보다 낮을 수 있다. 그리고 배리어 영역(36)의 결정립 크기가 제1 부분(321, 341)의 결정립 크기보다 크고 제2 부분(322, 342)의 결정립 크기보다 작을 수 있다.
본 실시예에서는 컨택홀(46)을 형성하기 전에 제1 및 제2 도전형 영역(32, 34)에 도핑 공정(도 23f 참조)을 수행하거나 도핑을 위한 마스크층(도 23g의 참조부호 340 참조, 이하 동일)을 패터닝할 때 제1 및 제2 도전형 영역(32, 34)에 전체적으로 레이저에 의한 열이 제공될 수 있다. 이때, 마스크층(340)은 레이저에 의하여 쉽게 패터닝될 수 있는 물질(예를 들어, 탄화물, 일 예로, 실리콘 탄화물 등)을 포함한다. 이에 따라 도핑 공정을 수행하거나 마스크층(340)을 패터닝하기 위한 레이저는 질화막을 포함하는 절연막(40)에 컨택홀(46)을 형성하기 위한 레이저에 비하여 큰 펄스 폭을 가지게 된다. 이에 의하여 제1 및 제2 도전형 영역(32, 34)에 상대적으로 많은 양의 열을 제공하여 제1 및 제2 도전형 영역(32, 34)의 결정화를 촉진할 수 있다. 이때, 많은 양의 열에 의하여 결정립이 충분히 생성되어 성장할 수 있으므로 제1 및 제2 도전형 영역(32, 34)의 결정화도가 배리어 영역(36)의 결정화도보다 높아지고, 제1 및 제2 도전형 영역(32, 34)의 결정립 크기는 배리어 영역(36)의 결정립 크기보다 커지게 된다. 그리고 제1 및 제2 도전형 영역(32, 34)의 표면 거칠기가 배리어 영역(36)보다 작아지게 된다. 이 상태에서 컨택홀(46)을 형성하면, 컨택홀(46)이 형성되지 않은 제2 부분(322, 342)에 대응하여 높은 결정성, 높은 결정화도 또는 작은 표면 거칠기를 가지는 상술한 제1 및 제2 도전형 영역(32, 34)이 잔류하고 컨택홀(46)이 형성된 부분에서는 배리어 영역(36)보다 낮은 결정성 또는 낮은 결정화도를 가지는 제1 부분(321, 341)이 형성된다. 이에 따라 제1 부분(321, 341)에서는 배리어 영역(36)보다 낮은 표면 거칠기를 가지게 된다.
상술한 설명에서는 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36)이 다결정 반도체를 포함하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 제2 부분(322)이 다결정 반도체를 포함하고, 제1 부분(321) 및 배리어 영역(36)이 미세 결정 반도체 또는 비정질 반도체를 포함할 수 있다. 제1 부분(321, 341) 및 배리어 영역(36)이 모두 미세 결정 반도체를 포함하면, 배리어 영역(36)이 제1 부분(321, 341)의 결정성보다 우수할 수 있다. 또는, 제2 부분(322)이 미세 결정 반도체를 포함하면 제1 부분(321) 및 배리어 영역(36)이 비정질 반도체를 가질 수 있다. 제1 및 제2 부분(321, 322) 및 배리어 영역(36)이 모두 비정질 반도체를 포함하면 결정성이 서로 유사할 수도 있다.
이와 같이 본 실시예에서는 광전 변환에 직접 관여하는 제1 및 제2 도전형 영역(32, 34)에서 제2 부분(322, 342)에서는 배리어 영역(36)보다 높은 결정성을 가지도록 할 수 있다. 그리고 전극(42, 44)과 연결되는 제1 및 제2 도전형 영역(32, 34)의 제1 부분(321, 341)에서는 큰 표면 거칠기를 가지도록 하여 반사도 및 접착 특성을 향상할 수 있다.
본 실시예에 따른 태양 전지(100)에 광이 입사되면 베이스 영역(110)과 제1 도전형 영역(32) 사이에 형성된 pn 접합에서의 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자는 보호막층(20)을 터널링하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다.
또한, 컨택홀(46)에 대응하는 제1 부분(321, 341)의 표면 거칠기를 제2 부분(421, 342)의 표면 거칠기보다 크게 하여, 전극(42, 44)에서의 반사도를 향상하고 전극(42, 44)의 접착 특성을 향상할 수 있다. 그리고 컨택홀(46)이 형성되지 않은 제2 부분(322, 342)은 높은 결정성 또는 결정화도를 가져 높은 이동도 및 우수한 전기적 특성을 가질 수 있도록 한다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다.
상술한 설명에서는 제1 도전형 영역(32)과 제2 도전형 영역(34)이 동일한 보호막층(20) 위에서 함께 위치하여 절연막(40)이 이들을 함께 덮으면서 형성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 이에 대한 변형예는 추후에 도 25 및 도 26을 참조하여 설명한다.
그리고 도면에서는 제1 및 제2 도전형 영역(32, 34)이 형성된 반도체 기판(10)의 후면에 텍스쳐링 구조가 위치하지 않는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(10)의 후면에 텍스쳐링 구조가 위치할 수 있다. 이 경우에는 앞서 설명한 것과 반대로 제1 부분(321, 341)의 표면이 불규칙적인 표면으로 구성되고 제2 부분(322, 342)이 더 큰 표면 거칠기를 가지지만 특정한 결정면에 따른 상대적으로 더 규칙적인 요철을 가질 수 있다.
상술한 구조의 태양 전지(150)의 제조 방법을 도 23a 내지 도 23l를 참조하여 상세하게 설명한다. 도 23a 내지 도 23l은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
먼저, 도 23a에 도시한 바와 같이, 제2 도전형 도펀트를 가지는 베이스 영역(110)으로 구성되는 반도체 기판(10)을 준비한다.
이어서, 도 23b에 도시한 바와 같이, 반도체 기판(10)의 표면 상에 보호막층(20)을 형성한다. 보호막층(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다.
여기서, 보호막층(20)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)), 화학적 산화 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 보호막층(20)이 형성될 수 있다.
이어서, 도 23c 내지 도 23g에 도시한 바와 같이, 보호막층(20) 위에 제1 도전형 영역(32) 및 제2 도전형 영역(34), 전면 전계 영역(130)을 형성한다. 그리고 반도체 기판(10)의 전면에 텍스쳐링 구조를 형성할 수 있다. 이를 좀더 구체적으로 설명하면 다음과 같다.
도 23c에 도시한 바와 같이, 보호막층(20) 위에 반도체층(30)을 형성한다. 반도체층(30)은 미세 결정질, 비정질, 또는 다결정 반도체로 구성될 수 있다. 반도체층(30)은, 일례로, 열적 성장법, 증착법(예를 들어, 저압 화학 기상 증착법(LPCVD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 반도체층(30)이 형성될 수 있다. 이때, 높은 결정성을 가지는 다결정 반도체를 가지도록 반도체층(30)을 형성할 수 있다. 일 예로, 반도체층(30)의 결정화도가 80% 내지 98%(일 예로, 85% 내지 98%)일 수 있다.
이어서, 도 23d에 도시한 바와 같이, 반도체 기판(10)의 전면에 요철을 가지도록 텍스쳐링될 수 있다. 반도체 기판(10)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다.
본 실시예에서는 반도체층(30)을 형성한 후에 반도체 기판(10)의 전면을 텍스쳐링하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 반도체층(30)을 형성하기 전, 또는 또 다른 공정에서 반도체 기판(10)의 표면을 텍스쳐링할 수 있다.
이어서, 도 23e 내지 도 23i에 도시한 바와 같이, 반도체층(30)에 제1 도전형 영역(32), 제2 도전형 영역(34), 및 배리어 영역(36)을 형성한다. 예를 들어, 제1 도전형 영역(32)에 해당하는 영역에 이온 주입법, 열 확산법, 레이저 도핑법 등과 같은 다양한 방법에 의하여 제1 도전형 도펀트를 도핑하고, 제2 도전형 영역(34)에 해당하는 영역에 이온 주입법, 열 확산법, 레이저 도핑법 등에 의한 다양한 방법에 의하여 제2 도전형 도펀트를 도핑할 수 있다. 그러면, 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치한 영역이 배리어 영역(36)을 구성하게 된다.
그리고 반도체 기판(10)의 전면에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수 있다. 전면 전계 영역(130)은 이온 주입법, 열 확산법, 레이저 도핑법 등과 같은 다양한 방법에 의하여 형성될 수 있다. 그 외의 다양한 방법이 사용될 수 있다. 또는, 제2 도전형 영역(34)을 형성하기 위하여 제2 도전형 도펀트를 도핑할 때 반도체 기판(10)의 전면에 제2 도전형 도펀트를 함께 도핑하여 전면 전계 영역(130)을 형성할 수도 있다.
일 예로, 반도체층(300) 위에 제1 또는 제2 도전형 도펀트를 포함하는 도펀트층(320)을 형성하고, 레이저(302, 304)를 이용한 레이저 도핑에 의하여 도펀트층(320) 내의 제1 또는 제2 도전형 도펀트를 선택적으로 반도체 기판(10)으로 주입시켜 제1 및 제2 도전형 영역(32, 34) 중 하나를 형성할 수 있다. 그리고 제1 및 제2 도전형 영역(32, 34) 중 다른 하나는 개구부(340a)를 가지는 마스크층(340)을 이용하여 제1 또는 제2 도전형 도펀트를 열 확산 또는 이온 주입하여 형성할 수 있다. 이하에서는 일 예로, 제1 도전형 영역(32)을 레이저 도핑에 의하여 형성하고 제2 도전형 영역(34)을 마스크층(340)을 이용하여 형성한 예를 설명한다. 이에 따르면 제2 도전형 영역(34)을 형성할 때 전면 전계 영역(130)을 함께 형성하여 공정을 단순화할 수 있다.
도 23e 및 도 23f에 도시한 바와 같이, 반도체층(30) 위에 제1 도전형 도펀트를 포함하는 도펀트층(320)을 형성하고, 제1 도전형 영역(32)에 해당하는 부분에 선택적으로 레이저(302)를 조사하여 레이저 도핑 공정을 수행한다. 그러면, 도펀트층(320)에 포함된 제1 도전형 도펀트가 반도체층(30)으로 확산하여 제1 도전형 영역(32)을 형성한다.
도펀트층(320)으로는 제1 도전형 도펀트를 포함하는 다양한 물질을 포함할 수 있다. 일 예로, 도펀트층(320)으로 제1 도전형 도펀트를 포함하는 반도체(일 예로, 실리콘)을 포함할 수 있다. 이때, 도펀트층(320)이 비정질 구조를 가지면 제1 도전형 도펀트가 도펀트층(320)에 충분한 양으로 포함될 수 있다. 그리고 비정질 구조를 가지는 도펀트층(320)은 광 흡수 계수가 높아 이를 투과하는 광의 세기를 줄여 레이저(302)에 의한 광이 반도체층(30) 또는 보호막층(20)에 영향을 주는 것을 최소화할 수 있다. 이와 같이 도펀트층(320)이 반도체층(30)에 포함된 반도체 물질과 동일한 반도체 물질을 포함하면 반도체층(30)을 형성하는 공정에서 반응 기체, 온도 등을 변경하여 도펀트층(320)을 형성할 수 있어, 반도체층(30)과 도펀트층(320)을 연속적인 공정, 즉, 인-시츄(in-situ) 공정에 의하여 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 도펀트층(320)으로 보론 실리케이트 유리, 인 실리케이트 유리 등을 사용할 수도 있고, 그 외의 다른 물질을 사용할 수도 있다.
일 예로, 도펀트층(320)의 두께가 30nm 내지 50nm일 수 있다. 도펀트층(320)의 두께가 30nm 미만이면, 레이저(302)가 반도체층(30) 또는 보호막층(20)에 지나치게 영향을 줘서 특성이 저하될 수 있다. 도펀트층(320)의 두께가 50nm를 초과하면, 도펀트를 효과적으로 반도체층(30)에 확산시키기 어려울 수 있다. 그러나 본 발명이 도펀트층(320)의 두께에 한정되는 것은 아니다.
레이저(302)로는 제1 도전형 영역(32)에 대응하는 부분에서 제1 도전형 도펀트가 충분하게 확산시킬 수 있는 레이저가 사용될 수 있다. 일 예로, 레이저(302)로 자외선 레이저가 사용될 수 있다. 이러한 자외선 레이저는 나노미터 수준의 막에서 흡수될 수 있기 때문이다. 참조로, 그린 레이저(green laser)는 마이크로미터 수준의 막에서 흡수될 수 있기 때문에 그린 레이저를 도핑을 위한 레이저로 사용하면 반도체층(30) 또는 보호막층(20)이 손상될 수 있다. 그리고 레이저는 펄스 타입 레이저가 사용될 수 있는데, 나노미터 수준(즉, 1nm 내지 999nm)의 펄스 폭을 가지는 레이저를 사용할 수 있다. 나노미터 수준의 펄스 폭을 가지는 레이저는 도펀트층(320) 및 반도체층(30)에 충분한 열을 제공할 수 있어 레이저가 조사된 부분의 반도체층(30)에서 재결정화가 발생할 수 있다. 이와 같이 충분한 열이 제공되면 반도체층(30)의 해당 부분(즉, 제1 도전형 영역(32))에서 결정화가 충분하게 이루어지므로, 제1 도전형 영역(32)이 형성되지 않은 반도체층(30)의 부분보다 제1 도전형 영역(32)의 재결화도가 높고 결정립 크기가 크게 된다.
일 예로, 레이저(302)의 펄스 폭이 80 내지 100 ns일 수 있다. 이러한 펄스 폭은 도펀트를 효과적으로 확산하고 재결정에 의하여 제1 도전형 영역(32)의 특성을 향상할 수 있는 범위로 한정된 것이다. 그러나 본 발명이 이에 한정되는 것은 아니다.
레이저 도핑 공정이 완료된 후에는 도펀트층(320)을 제거한다. 도펀트층(320)을 제거하는 방법으로는 알려진 다양한 방법이 사용될 수 있다. 일 예로, 도펀트층(320)이 알칼리 용액 등을 이용한 습식 식각 또는 이온성 반응 식각 등의 건식 식각에 의하여 제거될 수 있다.
이어서, 도 23g에 도시한 바와 같이 제1 도전형 영역(32)을 포함하는 반도체층(30) 위에 마스크층(340)을 형성하고, 도 23h에 도시한 바와 같이 마스크층(340)에 제2 도전형 영역(34)에 대응하는 개구부(340a)를 형성한다. 이때, 개구부(340a)는 레이저(304)를 사용하는 레이저 어블레이션에 의하여 형성될 수 있다.
마스크층(340)은 제2 도전형 도펀트의 확산을 방지할 수 있는 다양한 물질을 포함할 수 있다. 일 예로, 마스크층(340)은 실리콘 탄화물(SiC)을 포함하는 실리콘 탄화막일 수 있다. 마스크층(340)이 실리콘 탄화막으로 구성되면, 도펀트의 확산을 효과적으로 방지할 수 있을 뿐만 아니라 레이저(304)에 의하여 쉽게 패터닝될 수 있으며 공정 이후에 쉽게 제거될 수 있다.
마스크층(340)에 개구부(340a)를 형성하기 위한 레이저(304)는 제1 도전형 영역(32)을 형성하기 위한 레이저 도핑 공정에서 사용한 레이저(302)와 유사한 레이저를 사용할 수 있다. 즉, 레이저(304)로는 자외선 레이저가 사용될 수 있다. 그리고 레이저(304)는 펄스 타입 레이저가 사용될 수 있는데, 나노미터 수준(즉, 1nm 내지 999nm)의 펄스 폭을 가지는 레이저를 사용할 수 있다. 다만, 개구부(340a)를 형성하기 위한 레이저(304)의 펄스 폭이 제1 도전형 영역(32)을 형성하기 위한 레이저(302)의 펄스 폭보다 다소 클 수 있다. 이는 좀더 높은 열을 전달하여 마스크층(340)의 일부를 용융하여 증발시키도록 하기 위한 것이다. 일 예로, 레이저(340)의 펄스 폭이 160 내지 200 ns일 수 있다. 이러한 펄스 폭은 마스크층(340)에 개구부(340a)를 형성하고 제2 도전형 영역(34)의 특성을 향상할 수 있는 범위로 한정된 것이다. 그러나 본 발명이 이에 한정되는 것은 아니다.
상술한 바와 같이 나노미터 수준의 펄스 폭을 가지는 레이저(304)는 반도체층(30)에 충분한 열을 제공할 수 있어 레이저가 조사된 부분의 반도체층(30)에서 재결정화가 발생할 수 있다. 이와 같이 충분한 열이 제공되면 반도체층(30)의 해당 부분(즉, 제2 도전형 영역(34))에서 결정화가 이루어지므로, 제1 및 제2 도전형 영역(32, 34)이 형성되지 않은 반도체층(30)(즉, 배리어 영역(36))보다 제2 도전형 영역(34)의 재결화도가 높고 결정립 크기가 크다.
이어서, 도 23i에 도시한 바와 같이, 개구부(340a)를 통하여 제2 도전형 도펀트를 확산시켜 제2 도전형 영역(34)을 형성하고, 마스크층(340)을 제거한다. 제2 도전형 도펀트의 확산으로는 열 확산법, 이온 주입법 등의 다양한 방법이 사용될 수 있다. 이때, 열 확산법에 의하여 제2 도전형 도펀트를 확산시키면 반도체 기판(10)의 전면에 전면 전계 영역(130)을 함께 형성할 수 있다.
이와 같이 본 실시예에서는 제1 도전형 영역(32)은 레이저 도핑 공정에서, 제2 도전형 영역(34)은 제2 도전형 영역(34)을 위한 개구부(340a)를 형성하는 패터닝 공정에서, 결정화된다. 이에 의하여 제1 및 제2 도전형 영역(34)은 레이저가 조사되지 않은 배리어 영역(36)에 비하여 높은 결정화도를 가지며 큰 결정립 크기를 가질 수 있다.
이어서, 도 23j에 도시한 바와 같이, 반도체 기판(10)의 전면에 전면 절연막(24) 및 반사 방지막(26)을 차례로 형성하고, 반도체 기판(10)의 후면에 절연막(40)을 형성한다. 패시베이션막(24), 반사 방지막(26) 또는 절연막(40)은 화학 기상 증착법, 진공 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 특히, 전면 절연막(24), 반사 방지막(26) 또는 절연막(40)은 화학 기상 증착법에 의하여 형성될 수 있다.
이어서, 도 23k에 도시한 바와 같이, 절연막(40)에 컨택홀(46)을 형성한다. 본 실시예에서 컨택홀(46)은 해당 부분에 레이저(306)를 조사하는 레이저 어블레이션에 의하여 형성될 수 있다.
레이저(306)로는 절연막(40)에 컨택홀(46)을 형성할 수 있는 레이저가 사용될 수 있다. 일 예로, 레이저(306)로 자외선 레이저가 사용될 수 있다. 이러한 자외선 레이저는 나노미터 수준의 막에서 흡수될 수 있기 때문이다. 그리고 레이저(306)는 펄스 타입 레이저가 사용될 수 있는데, 피코미터 수준(즉, 1pm 내지 999pm)의 펄스 폭을 가지거나 0.5 내지 2W의 출력을 가지는 레이저를 사용할 수 있다. 나노미터 수준의 펄스 폭을 가지는 레이저(306)를 사용하면, 질화막을 포함하는 절연막(40)에 컨택홀(46)을 형성하기 어려울 수 있기 때문이다. 이와 같이 피코미터 수준의 펄스 폭을 가지는 레이저(306)는 짧은 시간 동안 높은 강도로 열을 제공하여 컨택홀(46)을 형성할 수 있다. 일 예로, 레이저가 1pm 또는 100pm의 펄스 폭을 가질 수 있다. 이러한 펄스 폭은 일정한 물질로 구성되는 절연막(40)에 안정적으로 컨택홀(46)을 형성할 수 있는 범위로 한정된 것이다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이와 같이 절연막(40)에 컨택홀(46)을 형성하기 위하여 레이저를 조사하면, 도 24에 도시한 바와 같은 원리에 의하여 컨택홀(46)이 형성된다. 먼저 도 24의 (a)에 도시한 바와 같이 레이저(306)를 절연막(40)에 조사하면, 도 24의 (b)에 도시한 바와 같이 해당 부분에서 절연막(40)이 열을 흡수하고, 도 24의 (c)에 도시한 바와 같이 절연막(40)이 용융되면서 증발하여, 도 24의 (d)에 도시한 바와 같이 컨택홀(46)이 형성된다.
이때, 레이저(306)가 피코미터 수준의 펄스 폭을 가지므로 컨택홀(46)에 대응하는 부분에 반도체층(30)에 상대적으로 적은 열이 제공된다. 이에 따라 반도체층(30)에서 컨택홀(46)에 대응하는 제1 부분(321, 341)이 이와 다른 제2 부분(322, 342)와 다른 특성을 가지는 부분으로 변화하게 된다. 좀더 구체적으로, 제1 부분(321, 341)은 용융되었다가 결정화되는데, 이때 충분하게 열이 제공되지 않아 재결정화가 일어나지 못하는 부분이 존재하게 된다. 이에 의하여 컨택홀(46)에 대응하는 제1 부분(321, 341)은 기존의 제1 및 제2 도전형 영역(32, 34)이 잔류한 제2 부분(322, 342)보다 낮은 결정화도 및 더 큰 결정립 크기를 가지게 된다. 이때, 컨택홀(46)에 대응하는 제1 부분(321, 341)은 레이저 도핑 또는 패터닝 시에 레이저가 조사되지 않은 배리어 영역(36)보다 더 낮은 결정성 또는 결정화도 및 더 작은 결정립 크기를 가지게 된다. 이는 레이저(306)에 의하여 제공된 열이 결정화에 충분한 정도가 아니기 때문이다.
또한, 반도체층(30)이 녹았다가 다시 결정화되면서 일부 부분이 결정화되고 다른 부분이 결정화되지 않는 등의 현상이 일어나므로, 제1 부분(321, 341)의 표면 거칠기가 제2 부분(322, 342) 및 배리어 영역(36)보다 커지게 된다. 그 외에도 제1 부분(321, 341)의 결정성이 변화하면서 반도체 기판(10)의 절삭 손상 마크(도 2의 참조부호 SD1, SD2)가 서로 다르게 보이 수 있으며, 제1 부분(321, 341)에 가까운 절연막(40) 또는 제2 부분(322, 342)의 제1 영역(A1)에서 절연막(40)의 특성이 일부 변하여 제1 영역(A1)이 다른 절연막(40) 또는 제2 부분(322, 342)의 다른 제2 영역(A2)보다 밝게 보일 수 있다.
이어서, 도 23l에 도시한 바와 같이, 컨택홀(46) 내를 채우도록 제1 및 제2 전극(42, 44)을 형성한다.
제1 및 제2 전극(42, 44)은 도전형 영역(32, 34) 및 절연막(40) 위에 스퍼터링, 도금 등을 수행하여 전체적으로 복수의 전극층을 차례로 형성한 다음 이를 패터닝하여 형성될 수 있다. 패터닝 방법으로는 식각 용액, 식각 페이스트, 건식 식각 등을 이용하여 수행될 수 있다. 또는, 원하는 패턴을 가지는 상태로 컨택홀(46)을 채우면서 도전형 영역(32, 34) 위에 전극(42, 44)이 형성될 수도 있다.
이와 같은 제조 방법에 의하면, 우수한 효율을 가지는 태양 전지(100)를 단순한 방법에 의하여 제조하여 태양 전지(100)의 생산성을 향상할 수 있다. 특히, 컨택홀(46)을 레이저(306)로 형성하여 컨택홀(46)을 빠르게 쉽게 형성할 수 있다. 본 실시예와 같이 반도체 기판(10)의 후면에 제1 및 제2 전극(42, 44)이 함께 위치하는 경우에 컨택홀(46)을 레이저로 형성하면 설계 자유도 등을 크게 향상할 수 있다.
이하, 본 발명의 다른 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다. 상술한 실시예 및 변형예와 후술할 실시예 및 변형예를 결합한 실시예가 본 발명의 범위 속할 수 있다.
도 25는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 25를 참조하면, 본 실시예에서는 반도체층(30)과 절연막(40) 사이에 중간 절연막(41)이 위치할 수 있다. 중간 절연막(41)은 반도체층(30)과 절연막(40) 사이에 위치하여 레이저(도 23k의 참조부호 306, 이하 동일)를 이용하여 컨택홀(46)을 형성할 때 레이저(306)가 반도체층(30)(즉, 제1 및 제2 도전형 영역(32, 34))에 크게 영향을 미치는 것을 방지할 수 있다. 그리고 중간 절연막(41)이 반도체층(30) 위에 전체적으로 위치하여 반도체층(30)의 패시베이션 특성을 향상할 수 있다.
이 경우에 전극(42, 44)은 중간 절연막(41)을 사이에 두고 도전형 영역(32, 34)에 전기적으로 연결될 수 있다. 중간 절연막(41)은 전극(42, 44)과 도전형 영역(32, 34) 사이의 전기적 특성을 저하시키지 않으면서 패시베이션 특성을 향상할 수 있는 산화막(일 예로, 실리콘 산화막)으로 구성될 수 있다. 이러한 중간 절연막(41)은 보호막층(20)과 동일하거나 이보다 작은 두께를 가져 전극(42, 44)과 도전형 영역(32, 34) 사이의 접촉 저항을 낮게 유지하도록 할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 중간 절연막(41)의 물질, 두께 등은 다양하게 변형 가능하다.
도 26는 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 26을 참조하면, 본 실시예에서는 제2 도전형 영역(34)은 제1 도전형 영역(32)과 달리 반도체 기판(10)의 다른 일면에 형성될 수 있다. 도면에서는 제2 도전형 영역(32)이 반도체 기판(10)의 내부에 베이스 영역(110)과 다른 도펀트 또는 베이스 영역(110)보다 높은 도핑 농도를 가지도록 도펀트를 도핑하여 형성된 도핑 영역인 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 도전형 영역(32)이 반도체 기판(10)과 별개로 형성되는 비정질, 미세 결정 또는 다결정 반도체를 포함하는 반도체층일 수도 있다. 이때, 제2 도전형 영역(32)과 반도체 기판(10) 사이에 또 다른 보호막층이 위치할 수도 있고 위치하지 않을 수도 있다.
그리고 도면에서는 보호막층(20), 제1 도전형 영역(32) 및 제1 전극(42)이 반도체 기판(10)의 후면에 위치하는 것을 위주로 도시하였으나 보호막층(20), 제1 도전형 영역(32) 및 제2 전극(44)이 반도체 기판(10)의 전면에 위치할 수도 있다. 이때, 제2 도전형 영역(34)은 제1 도전형 영역(32)과 같이 반도체 기판(10)의 전면 쪽에 위치할 수도 있고 제1 도전형 영역(32)과 반대로 반도체 기판(10)의 후면 쪽에 위치할 수도 있다. 그 외의 다양한 변형이 가능하다
도 27은 본 발명의 또 다른 실시예에 따른 태양 전지의 부분 확대 단면도이다.
상술한 실시예에서는 제1 부분(321)이 제1 도전형 영역(32)의 두께 방향에서 제1 도전형 영역(32)과 보호막층(20) 사이에서 전체적으로 형성된다. 도 27을 참조하면 본 실시예에서는 제1 도전형 영역(30)의 두께 방향에서 일부분에만 형성된다. 이때, 제1 부분(321)은 제1 전극(42)에 인접한 부분에 위치할 수 있다. 레이저(306)에 의하여 제1 도전형 영역(32)의 두께 방향에 전체적으로 영향을 주지 않을 경우에 이러한 구조가 형성될 수 있다. 이에 의하면 전극(42, 44)의 반사도 및 접촉 저항과 관련되는 표면 부근에 제1 부분(321)을 형성하면서도 그 하부에는 우수한 전기적 특성 및 이동도의 제1 부분(321)이 잔류하도록 할 수 있다. 도면에서는 제1 부분(321)의 하부에 제2 부분(322)이 위치하는 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 제1 부분(321)의 하부에 제1 부분(321)보다 높은 결정성 또는 결정화도를 가지며 제2 부분(322)보다 낮은 결정성 또는 결정화도를 가지는 제3 부분이 위치할 수도 있다.
그리고 도면에서는 제1 도전형 영역(32)을 위주로 하였으나, 제2 도전형 영역(34)에서도 이와 유사하게 제1 부분(342)이 제2 도전형 영역(34)의 두께 방향에서 일부분에만 형성될 수도 있다.
도 28은 본 발명의 또 다른 실시예에 따른 태양 전지의 부분 후면 평면도이다. 도 28에서는 절연막(도 21의 참조부호 40)의 도시를 생략하고 제1 및 제2 도전형 영역(32, 34), 배리어 영역(36), 그리고 제1 및 제2 전극(42, 44)을 위주로 도시하였다. 별도의 도시 및 설명은 없으나, 본 실시예에서는 절연막(40)은 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36)과 제1 및 제2 전극(42, 44) 사이에 위치한다. 그리고 절연막(40)에서 제1 도전형 영역(32)과 제1 전극(42)이 겹치는 부분에는 제1 도전형 영역(32)과의 연결을 위한 제1 컨택홀(도 21의 참조부호 461)이 형성되고, 제2 도전형 영역(34)과 제2 전극(44)이 겹치는 부분에는 제2 도전형 영역(34)과의 연결을 위한 제1 컨택홀(도 21의 참조부호 462)이 형성될 수 있다.
도 28을 참조하면, 본 실시예에 따른 태양 전지(100)에서는, 제2 도전형 영역(34)이 아일랜드 형상을 가지면서 서로 이격되어 복수 개 구비되고, 제1 도전형 영역(32)은 제2 도전형 영역(34) 및 이를 둘러싸는 배리어 영역(36)을 제외한 부분에 전체적으로 형성될 수 있다
그러면, 에미터 영역으로 기능하는 제1 도전형 영역(32)이 최대한 넓은 면적을 가지면서 형성되어 광전 변환 효율을 향상할 수 있다. 그리고 제2 도전형 영역(34)의 면적을 최소화하면서도 반도체 기판(10)에 전체적으로 제2 도전형 영역(34)이 위치하도록 할 수 있다. 그러면 제2 도전형 영역(34)에 의하여 표면 재결합을 효과적으로 방지하면서 제2 도전형 영역(34)의 면적을 최대화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 도전형 영역(34)이 면적을 최소화할 있는 다양한 형상을 가질 수 있음은 물론이다.
도면에서는 제2 도전형 영역(34)이 원형의 형상을 가지는 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제2 도전형 영역(34)이 각기 타원형, 또는 삼각형, 사각형, 육각형 등의 다각형의 평면 형상을 가질 수도 있음은 물론이다.
이하, 본 발명의 제조예를 참조하여 본 발명을 좀더 상세하게 설명한다. 그러나 후술할 본 발명의 제조예는 예시를 위하여 제시한 것에 불과할 뿐 본 발명이 이에 한정되는 것은 아니다.
제조예
n형 단결정 반도체 기판의 일면에 실리콘 산화막으로 구성되는 보호막층을 형성하였다. 보호막층 위에 저압 화학 기상 증착에 의하여 다결정 실리콘을 포함하는 반도체층을 형성하였다. 그리고 반도체층의 일부 영역에 레이저 도핑에 의하여 p형 도펀트를 도핑하고 다른 영역에 마스크층을 이용한 열 확산법에 의하여 n형 도펀트를 도핑하여 각기 제1 도전형 영역 및 제2 도전형 영역을 구비하는 반도체층을 형성하였다. 그리고 실리콘 질화막 및 실리콘 탄화막으로 구성된 후면 패시베이션막을 형성하고, 펄스 폭이 20pm인 레이저를 이용하여 컨택홀을 형성하였다. 컨택홀을 통하여 제1 도전형 영역 및 제2 도전형 영역에 각기 전기적으로 연결되는 제1 전극 및 제2 전극을 형성하였다.
제조예에 따른 태양 전지를 후면에서 촬영한 현미경 사진을 도 29에 나타내었고, 컨택홀이 형성된 부분(제1 부분) 및 컨택홀이 형성되지 않은 부분(제2 부분)의 태양 전지의 단면 사진을 도 30의 (a) 및 (b)에 각기 나타내었다. 컨택홀이 형성된 부분(제1 부분) 및 컨택홀이 형성되지 않은 부분(제2 부분)의 반도체층을 라만 분석법으로 분석하여 그 결과를 도 31에 나타내었고, 이에 따른 결정화도를 표 1에 나타내었다. 이때, 반도체층에서 전극에 인접한 부분과, 중간 부분 및 보호막층에 인접한 부분에서의 결과를 측정하였다.
| 전극 인접 부분 | 중간 부분 | 보호막층 인접 부분 | |
| 제1 부분 | 54.60% | 58.80% | 65.30% |
| 제2 부분 | 92.70% | 92.40% | 92.70% |
도 29를 참조하면, 컨택홀이 형성된 부분(제1 부분)에서는 절삭 손상 마크(SD1)보다 컨택홀이 형성되지 않은 부분(제2 부분)의 절삭 손상 마크(SD2)이 진하게 보이는 것을 알 수 있다. 그리고 컨택홀이 형성되어 가장 밝게 보이는 부분의 주변에 대응하는 영역(즉, 제1 영역(A1))이 그 외의 다른 영역보다 밝게 위치하는 것을 알 수 있다. 그리고 도 30의 (a)를 참조하면 같이 컨택홀이 형성된 부분(제1 부분)의 반도체층이 큰 표면 거칠기를 가지는 반면, 도 30의 (b)를 참조하면 컨택홀이 형성되지 않은 부분(제2 부분)의 반도체층이 작은 표면 거칠기를 가지는 것을 알 수 있다.
그리고 도 31의 결과에 따른 표 1을 참조하면, 컨택홀이 형성된 부분(제1 부분)에서는 92% 이상의 높은 결정화도를 가지는 반면, 컨택홀이 형성되지 않은 부분(제2 부분)에서는 50% 내지 60% 정도의 낮은 결정화도를 가지는 것을 알 수 있다. 그리고 컨택홀이 형성되지 않은 부분(제2 부분)에서는 전극과 인접한 부분에서 멀어질수록 결정화도가 높아지는 것을 알 수 있다. 이는 전극과 인접한 부분에서 멀어질수록 레이저에 의하여 받는 영향이 적어지기 때문으로 예측된다.
이어서, 도 32 및 도 33을 참조하여, 본 발명의 몇몇 실시예에 따른 태양 전지를 설명한다.도 32는 본 발명의 몇몇 실시예에 따른 태양 전지의 일 예를 도시한 단면도이고, 도 33는 도 32에 도시한 태양 전지의 부분 후면 평면도이다. 본 실시예에 따른 태양 전지는 상술한 태양 전지와 비교하여, 실질적으로 동일할 수 있다. 따라서, 반복되는 설명은 생략될 수 있다.
도 32 및 도 33을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(10)과, 반도체 기판(10) 표면 상에 형성되는 보호막층(202)과, 보호막층(202) 위에 형성되며 제1 도전형을 가지는 반도체층으로 구성되는 제1 도전형 영역(32)과, 제1 도전형과 반대되는 제2 도전형을 가지는 제2 도전형 영역(34)과, 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각각 컨택되는 제1 전극(42) 및 제2 전극(44)을 포함한다.
본 실시예에 있어서, 제1 도전형 영역(32)은 제1 컨택홀(40a)를 통해 노출되는 컨택홀 영역을 갖는다. 상기 컨택홀 영역의 표면은 제1 컨택홀 표면거칠기(R1) 를 가진다. 제2 도전형 영역(34) 또한 제2 컨택홀(40b)를 통해 노출되는 컨택홀 영역을 갖는다. 상기 컨택홀 영역의 표면은 제2 컨택홀 표면거칠기 (R2) 를 가진다. 본 실시예에 있어서, 제1 및 제2 전극이 상기 제1 컨택홀 표면거칠기(R1)에 대응되는 제1 전극 표면거칠기와 상기 제2 컨택홀 표면거칠기(R2)에 대응되는 제2 전극 표면거칠기를 가진다. 상세한 내용은 후술한다.
반도체 기판(10)은 제1 또는 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제1 또는 제2 도전형을 가질 수 있다.
그리고 반도체 기판(10)은 반도체 기판(10)의 일면(일 예로, 전면) 쪽에 위치하는 전면 전계 영역(또는 전계 영역)(130)을 포함할 수 있다. 전면 전계 영역(130)은 반도체 기판(10)과 동일한 도전형을 가지면서 반도체 기판(10)보다 높은 도핑 농도를 가질 수 있다.
본 실시예에서는 전면 전계 영역(130)이 반도체 기판(10)에 제2 도전형을 가지는 도펀트를 상대적으로 높은 도핑 농도로 도핑하여 형성된 도핑 영역으로 구성된 것을 예시하였다. 이에 따라 전면 전계 영역(130)이 제2 도전형을 가지는 결정질(단결정 또는 다결정) 반도체를 포함하여 반도체 기판(10)의 일부를 구성하게 된다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(10)과 다른 별개의 반도체층(예를 들어, 비정질 반도체층, 미세 결정 반도체층, 또는 다결정 반도체층)에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수도 있다. 또는, 전면 전계 영역(130)이 반도체 기판(10)에 인접하여 형성된 층(예를 들어, 전면 절연막(24) 및/또는 반사 방지막(26))의 고정 전하에 의하여 도핑된 것과 유사한 역할을 하는 전계 영역으로 구성될 수도 있다. 예를 들어, 반도체 기판(10)이 n형인 경우에는 전면 절연막(24)이 고정 음전하를 가지는 산화물(예를 들어, 알루미늄 산화물)로 구성되어 반도체 기판(10)의 표면에 반전 영역(inversion layer)를 형성하여 이를 전계 영역으로 이용할 수 있다. 이 경우에는 반도체 기판(10)이 별도의 도핑 영역을 구비하지 않고 반도체 기판(10)만으로 구성되어, 반도체 기판(10)의 결함을 최소화할 수 있다. 그 외의 다양한 방법에 의하여 다양한 구조의 전면 전계 영역(130)을 형성할 수 있다.
반도체 기판(10)의 다른 표면(일 예로, 후면) 상에는 보호막층(202)이 형성될 수 있다. 이때, 보호막층(202)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다. 이에 따라 별도의 패터닝 없이 쉽게 형성될 수 있다.
터널링 효과를 충분하게 구현할 수 있도록 보호막층(202)의 두께는 절연막(40)의 두께보다 작을 수 있다. 일 예로, 보호막층(202)의 두께가 5nm 이하(좀더 구체적으로는, 2nm 이하, 일 예로, 0.5nm 내지 2nm)일 수 있다. 보호막층(202)의 두께가 5nm를 초과하면 터널링이 원활하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 보호막층(202)의 두께가 0.5nm 미만이면 원하는 품질의 보호막층(202)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 보호막층(202)의 두께가 2nm 이하(좀더 구체적으로 0.5nm 내지 2nm)일 수 있다. 이때, 터널링 효과를 좀더 향상할 수 있도록 보호막층(202)의 두께가 0.5nm 내지 1.5nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 보호막층(202)의 두께가 다양한 값을 가질 수 있다.
보호막층(202) 위에는 도전형 영역(32, 34)을 포함하는 반도체층(302)이 위치할 수 있다. 일 예로, 반도체층(302)은 보호막층(202)에 접촉하여 형성되어 구조를 단순화하고 터널링 효과를 최대화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
본 실시예에서 반도체층(302)은, 제1 도전형 도펀트를 가져 제1 도전형을 나타내는 제1 도전형 영역(32)과, 제2 도전형 도펀트를 가져 제2 도전형을 나타내는 제2 도전형 영역(34)을 포함할 수 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 보호막층(202) 위에서 동일 평면 상에 위치할 수 있다. 즉, 제1 및 제2 도전형 영역(32, 34)과 보호막층(202) 사이에 서로 동일하게 다른 층이 위치하지 않거나, 제1 및 제2 도전형 영역(32, 34)과 보호막층(202) 사이에 다른 층이 위치할 경우에는 다른 층은 동일한 적층 구조를 가질 수 있다. 그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들과 동일 평면 상에 배리어 영역(33)이 위치할 수 있다.
이 제1 도전형 영역(32)은 반도체 기판(10)과 보호막층(202)을 사이에 두고 pn 접합을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성하고, 제2 도전형 영역(34)은 후면 전계(back surface field)를 형성하여 반도체 기판(10)의 표면에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 이룬다.
또한, 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(33)이 위치하여 제1 도전형 영역(32)과 제2 도전형 영역(34)을 서로 이격시킬 수 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 접촉하는 경우에는 션트(shunt)가 발생해 태양 전지(100)의 성능이 떨어지므로, 제2 도전형 영역(34) 사이에 배리어 영역(33)을 위치시켜 불필요한 션트를 방지할 수 있다.
배리어 영역(33)은 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 이들을 실질적으로 절연할 수 있는 다양한 물질을 포함할 수 있다. 바람직한 한 형태에서 배리어 영역(33)은 도펀트가 도핑되지 않은 절연 물질로 이뤄지거나, 보다 바람직하게는 도펀트가 포함되지 않은 진성(intrinsic) 반도체로 이뤄진다. 또는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 그루브를 형성하여 물리적으로 제1 도전형 영역(32)과 제2 도전형 영역(34)을 격리시킬 수도 있다.
그리고, 반도체 기판(10)이 n형이면, 제1 도전형 영역(32)과 pn 접합을 이뤄 제1 도전형 영역(32)은 에미터를 이루며, 이 경우에 제1 도전형 영역(32)의 면적은 제2 도전형 영역(34)의 면적보다 큰 것이 바람직하다.
반도체 기판(10)과 제2 도전형 영역(34)이 n형의 도전형을 가지고 제1 도전형 영역(32)이 p형의 도전형을 가질 경우에, 넓게 형성된 제1 도전형 영역(32)으로는 정공이 수집되는데, 정공은 전자에 비해 라이프 타임(life time)이 상대적으로 길기 때문에 효과적으로 정공을 제1 도전형 영역(32)에서 수집할 수가 있다.
제1 부분(321a, 341a)제1 부분(321a, 341a)제1 부분(321a, 341a)반도체층(302) 위로는 후면 절연막(40)이 형성돼 있다. 후면 절연막(40)은 제1 도전형 영역(32)과 제1 전극(42)의 연결을 위한 제1 컨택홀(40a)와, 제2 도전형 영역(34)과 제2 전극(44)의 연결을 위한 제2 컨택홀(40b)를 구비하고 있으며, 반도체층을 패시베이션하는 기능을 한다. 절연막(40)의 컨택홀(40a, 40b)을 통해 각각 제1 및 제2 도전형 영역(32, 34)가 노출되며, 노출된 제1 및 제2 도전형 영역(32, 34)은 표면 상에 특정한 형상을 가진다. 통상적으로 컨택홀은 원형, 타원형 또는 다각형의 서로 떨어진 복수개의 개구부로 형성되거나 스트라이프 형태의 개구부로 형성되는데, 이 모양에 따라 제1 도전형 영역(32)과 제2 도전형 영역(34)에도 소정의 형상이 생기며, 특히 소정의 표면 거칠기를 가질 수 있는데, 이를 제1 및 제2 컨택홀 표면거칠기(R1, R2)로 지칭할 수 있다.
이 후면 절연막(40)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 실리콘 탄화막, Al2O3, MgF2, ZnS, TiO2 및 CeO2 중에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다.
반도체 기판(10)의 후면에 위치하는 전극(42, 44)은, 제1 도전형 영역(32)에 컨택되는 제1 전극(42)과, 제2 도전형 영역(34)에 컨택되는 제2 전극(44)을 포함한다. 제1 전극(42)은 후면 절연막(40)의 컨택홀(40a)를 관통하여 제1 도전형 영역(32)의 제1 컨택홀 표면거칠기(R1)에 컨택되어, 표면에 제1 전극 표면거칠기(Ra1)를 포함할 수 있다. 여기서, 제1 전극 표면거칠기(Ra1)는 제1 컨택홀 표면거칠기(R1)가 제1 전극(42)의 표면에 전사되어 나타난 형상일 수 있다.
제2 전극(44)은 후면 절연막(40)의 컨택홀(40b)를 관통하여 제2 도전형 영역(34)의 제2 컨택홀 표면거칠기(R2)에 컨택되어, 표면에 제2 전극 표면거칠기(Ra2)를 포함할 수 있다. 여기서, 제2 전극 표면거칠기(Ra2)는 제2 컨택홀 표면거칠기(R2)가 제2 전극(44)의 표면에 전사되어 나타난 형상일 수 있다.
이러한 제1 및 제2 전극(42, 44)으로는 다양한 금속 물질을 포함한다. 그리고 제1 및 제2 전극(42, 44)은 서로 전기적으로 연결되지 않으면서 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다.
본 실시예에서 컨택홀(40a, 40b)은 절연막(40)에 국부적으로 레이저를 조사하여 해당 부분의 절연막(40)을 증발(vaporization)시켜 제거하는 것에 의하여 형성될 수 있으며, 상기 과정을 통해 제1 및 제2 컨택홀 표면거칠기(R1, R2)가 형성될 수 있다.
레이저에 의하여 컨택홀(40a, 40b)을 제거할 때 제1 및 제2 도전형 영역(32, 34)에 열이 전달되어 해당 부분이 녹았다가 다시 결정화하여 형성된 부분을을 구성하게 된다. 이와 같이 다시 결정화된 부분은 다른 부분과 비교하여, 표면 굴곡이 심해지게 되므로 표면 거칠기가 커진 제1 및 제2 컨택홀 표면거칠기(R1, R2)을 포함한다.
이와 같이 컨택홀(40a, 40b)에 대응하는 부분다른 부분보다 높은 표면 거칠기를 가지면, 컨택홀(40a, 40b)을 통하여 연결(일 예로, 접촉)한 전극(42, 44)의 표면 거칠기도 커지게 된다. 즉, 제1 및 제2 전극(42, 44)은 제1 및 제2 컨택홀 표면거칠기(R1, R2)가 전사된 제1 및 제2 전극 표면거칠기(Ra1, Ra2)를 가질 수 있다.
이에 의하여 제1 및 제2 전극(42, 44) 표면에서의 반사를 유도할 수 있어 반도체 기판(10)을 통과하여 후면으로 향하는 광을 반사하여 재사용할 수 있다. 그리고 높은 표면 거칠기에 의하여 제1 및 제2 컨택홀(40a, 40b) 부분과 전극(42, 44) 사이의 접촉 면적을 최대화하여 접착 특성을 향상할 수 있다.
레이저 조사에 의한 컨택홀 외에도 에칭 페이스트에 의해 상기 후면절연막을 제거하여 컨택홀을 형성하는 것도 가능하며, 이경우 제1 도전형 영역(32)및 제2 도전형 영역(34)의 컨택홀 영역에 그루브 형태로 컨택홀 형상의 흔적이 남을 수 있다.
한편, 본 실시예에 있어서, 제1 및 제2 전극(42, 44)의 두께는 1㎛ 이하일 수 있고, 더 구체적으로 도전형 영역(32,34)과의 계면에서부터 표면까지의 전체 높이가 1㎛이하일 수 있다. 본 실시예에 있어서, 제1 및 제2 전극(42, 44)은 다층 구조인 증착막일 수 있다. 예를 들어, 제1 및 제2 전극(42, 44)는 제1 티타늄층, 알루미늄층, 제2 티타늄층 및 니켈-바나듐 합금층을 포함할 수 있으며, 상기 제1 티타늄층은 50nm 이하의 두께를, 상기 알루미늄층은 550nm 이하의 두께를, 상기 제2 티타늄층은 150nm 이하의 두께를, 상기 니켈-바나듐 합금층은 250nm 이하의 두께를 가지는 4층 구조일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 상술한 금속 외의 다양한 종류의 금속이 사용될 수 있다.
본 실시예에서는 전극(42, 44)과 연결되는 제1 및 제2 도전형 영역(32, 34)의 제1 및 제2 컨택홀(40a, 40b) 부분에서는 큰 표면 거칠기를 가지는 제1 및 제 컨택홀 표면거칠기(R1, R2)를 가지도록 하여 반사도 및 접착 특성을 향상할 수 있다.
본 실시예에 따른 태양 전지(100)에 광이 입사되면 반도체 기판(10)과 제1 도전형 영역(32) 사이에 형성된 pn 접합에서의 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자는 보호막층(202)을 터널링하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다.
본 실시예에와 같이 반도체 기판(10)의 후면에 전극(42, 44)이 형성되고 반도체 기판(10)의 전면에는 전극이 형성되지 않는 후면 전극 구조의 태양 전지(100)에서는 반도체 기판(10)의 전면에서 쉐이딩 손실(shading loss)를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 제1 및 제2 도전형 영역(32, 34)이 보호막층(202)을 사이에 두고 반도체 기판(10) 위에 형성되므로 반도체 기판(10)과 다른 별개의 층으로 구성된다. 이에 의하여 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 영역을 도전형 영역으로 사용하는 경우보다 재결합에 의한 손실을 최소화할 수 있다.
또한, 컨택홀(40a, 40b)에 대응하는 부분의 표면 거칠기를 다른 부분의 표면 거칠기보다 크게 하여, 전극(42, 44)에서의 반사도를 향상하고 전극(42, 44)의 접착 특성을 향상할 수 있다. 그리고 컨택홀(40a, 40b)이 형성되지 않은 부분은 높은 결정성 또는 결정화도를 가져 높은 이동도 및 우수한 전기적 특성을 가질 수 있도록 한다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다.
상술한 설명에서는 제1 도전형 영역(32)과 제2 도전형 영역(34)이 동일한 보호막층(202) 위에서 함께 위치하여 절연막(40)이 이들을 함께 덮으면서 형성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 도면에서는 제1 및 제2 도전형 영역(32, 34)이 형성된 반도체 기판(10)의 후면에 텍스쳐링 구조가 위치하지 않는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(10)의 후면에 텍스쳐링 구조가 위치할 수 있다.
그리고, 반도체 기판(10)의 전면으로는 전면 전계 영역(130) 위로 전면 절연막(24)과 반사 방지막(26)이 선택적으로 위치한다. 즉 실시예에 따라, 반도체 기판(10) 위에 전면 절연막(24)만 형성될 수도 있고, 반도체 기판(10) 위에 반사 방지막(26)만 형성될 수도 있고, 또는 반도체 기판(10) 위에 전면 절연막(24) 및 반사 방지막(26)이 차례로 위치할 수도 있다.
전면 절연막(24) 및 반사 방지막(26)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성되어 있다.
전면 절연막(24)은 반도체 기판(10)의 표면에 바로 접촉한 상태로 형성되어 반도체 기판(10)의 전면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 반사 방지막(26)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(10)과 제1 도전형 영역(32)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 전면 절연막(24) 및 반사 방지막(26)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
이 전면 절연막(24)과 반사 방지막(26)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, 실리콘 탄화막, MgF2, ZnS, TiO2 및 CeO2 중에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다.
이 같은 구조의 본 실시예의 태양 전지(100)에 광이 입사되면 반도체 기판(10)과 제1 도전형 영역(32) 사이에 형성된 pn 접합에서의 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자는 보호막층(202)을 터널링하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다.
본 실시예와 같이 반도체 기판(10)의 후면에 전극(42, 44)이 형성되고 반도체 기판(10)의 전면에는 전극이 형성되지 않는 후면 전극 구조의 태양 전지(100)에서는 반도체 기판(10)의 전면에서 쉐이딩 손실(shading loss)를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다.
그리고 제1 및 제2 도전형 영역(32, 34)이 보호막층(202)을 사이에 두고 반도체 기판(10) 위에 형성되므로 반도체 기판(10)과 다른 별개의 층으로 구성된다. 이에 의하여 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 영역을 도전형 영역으로 사용하는 경우보다 재결합에 의한 손실을 최소화할 수 있다.
한편, 도 33에서 예시하는 바와 같이, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 일 방향으로 길게 형성돼 있고, 이웃한 것과는 나란하게 배열돼 있다. 그리고, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 번갈아 가며 위치한다. 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들을 이격하는 배리어 영역(33)이 위치할 수 있다.
바람직한 한 형태에서, 제1 도전형 영역(32)의 면적은 제2 도전형 영역(34)의 면적보다 크며, 도 2에서는 큰 것을 예시한다. 일 예로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 면적은 이들의 폭을 다르게 하는 것에 의하여 조절될 수 있으며, 이 경우 제1 도전형 영역(32)의 폭(W1)이 제2 도전형 영역(34)의 폭(W2)보다 크다.
그리고 제1 전극(42)이 제1 도전형 영역(32) 위로 스트라이프 형상으로 형성되고, 제2 전극(44) 또한 제2 도전형 영역(34) 위로 스트라이프 형상으로 형성되어 있다. 상기 제1 및 제2 전극(42, 44)은 제1 도전형 영역(32) 및 제2 도전형 영역 (34)상에 형성된 절연막(40)에 도면 4l와 같이 컨택홀을 먼저 형성한 후에 제1 도전형 영역(32) 및 상기 제2 도전형 영역(34)과 부분적으로 컨택홀 영역에서 접촉하는 형태이다. 도면 4n 에서와 같이 상기 제1 전극 및 제2전극의 표면에는 컨택홀의 형상을 갖는 이미지를 포함한다.
제1 및 제2 전극(42, 44) 표면에 형성되는 컨택홀의 형상은 상기 절연막(40)에 형성되는 개구부의 형태와 상기 개구부 형성 시 생기는 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 컨택홀 영역의 표면 특성에 따르게 된다. 도 4n의 확대도를 보면 제1 및 제2 전극(42, 44)은 컨택 홀 형성시 발생한 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 표면거칠기에 따른 요철 부분을 컨택홀 형태로 가지게 된다. 이는 셀 전극 표면에 까지 그대로 남게 되어 최종 셀구조에서도 남아 셀특성 및 모듈 특성에 영향을 준다.
이하, 상술한 구성을 갖는 태양 전지의 제조 방법에 대해 첨부한 도면을 참조로 자세히 설명한다.
먼저, 도 34은 본 발명의 몇몇 실시예에 따른 제조 방법에 대한 전체 흐름을 보여주는 플로우 챠트이다.
본 실시예의 태양전지 제조 방법은, 보호층 형성 단계(S101), 반도체층 형성 단계(S102), 제1 도전형 영역 형성 단계(S103), 제2 도전형 영역단계(S104), 절연막 형성 단계(S105), 컨택홀 형성단계(S106) 및 전극 형성 단계(S107)를 포함해 이뤄진다.
이하, 도 34의 각 단계에 대해 도 35a 내지 도 35o을 참조로 자세히 설명한다. 도 35a 내지 도 35m은 도 34의 각 단계를 모식적으로 보여준다. 여기서, 도 35j는 도 35i의 평면도이고, 도 35m은 도 35l의 평면도이다.
먼저, 보호층 형성 단계(S101)에서는 반도체 기판(10)의 후면에 대해 보호층이 형성된다. 도 35a는 보호층 형성 단계(S101)를 모식적으로 보여준다. 참고로, 설명의 편의를 도 35a 내지 도 35l에서는 반도체 기판(10)의 전면이 아래 방향을 향하도록 도시하였다.
반도체 기판(10)은 실리콘이 결정 성장한 반도체로, 단결정 또는 다결정 구조를 이루고 있으며, 제1 도전형 또는 이와 반대의 제2 도전형 불순물을 도펀트로 포함하고 있다. 일 예에서, 제1 도전형 불순물은 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소와 같은 n형 도펀트이고, 제2 도전형 불순물은 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소와 같은 p형 도펀트이다.
바람직한 형태에서, 반도체 기판(10)은 결정이 한 방향으로만 성장된 단결정이고, n형 불순물을 포함하도록 구성돼, 라이프 타임(life time)이 전자보다 상대적으로 긴 정공이 다수 캐리어를 이뤄 pn 접합면에서 광전 변환이 보다 잘 일어날 수 있도록 한다.
바람직한 한 형태에서, 보호막층(202)은 열적 산화물 또는실리콘 산화물을 포함하는 산화물층으로 만들어지고, 두께는 5nm 이하, 더욱 바람직하게는 0.5 nm ~ 3nm 사이의 두께를 갖는다. 이 보호막층(202)은 pn 접합면에 해당하는 재결합 사이트(recombination site)를 줄이므로, 보다 효과적인 패시베이션(passivation)이 가능하도록 작용한다.
보호층의 두께가 5nm보다 커지면 캐리어의 터널링 확률이 낮아져 태양전지의 효율이 나빠지며, 또한 두께가 0.5nm보다 작으면 패시베이션 기능을 하지 못해 이 역시 태양 전지의 효율을 떨어트린다. 보호막층(202)은 반도체 분야 등에서 일반적으로 사용하던 습식 산화(wet oxidation), 상압 로(furnace) 내에서 열적 산화 등의 방법, 또는 PECVD, LPCVD법을 사용하여 보호층을 형성할 수 있다.
한편, 이어지는 공정에서 이 보호막층(202) 위로는 반도체층(302)이 형성되는데, 이 반도체층 역시 LPCVD법으로 형성이 가능하다. 이경우 보호막층(202)도 CVD로 형성하는 경우에는, 동일 증착 설비를 가지고 연속적으로 2개의 층을 형성할 수 있어, 인-시츄(in-situ) 공정이 가능할 수 있다.
보호막층(202)과 반도체층(302)을 인-시츄 공정에 의하여 형성하게 되면, 제조 공정을 크게 단순화할 수 있어 제조 비용, 제조 시간 등을 크게 절감할 수 있다.
한편,보호막층(202)과 반도체층(302)를 모두 LPCVD법으로 형성하면, 두 공정 사이의 온도 차이를 100도 이내로 조정이 가능하므로, 이와 같이 상대적으로 조절이 힘든 온도를 큰 변화 없이 유지할 수 있어 보호막층(202)과 반도체층(302)을 연속적으로 형성하는 인-시츄 공정을 더욱 효과적으로 실시할 수 있다.
다음으로, 보호층 형성 단계(S101)에 이어지는 반도체층 형성 단계(S102)에서는 결정질이고 불순물이 도핑되지 않은 반도체층(302)이 보호막층(202) 위에 각각 형성된다. 도 35b는 모식적으로 진성 반도체층 형성 단계(S102)를 설명한다
반도체층(302)의 두께는 300nm ~ 400nm이다. 두께가 300nm보다 작으면, 이어지는 제1 도전형 영역 형성 단계(S104)에서 불순물이 보호막층(202)까지 도핑되고, 두께가 400nm 크면 불순물이 두께 방향으로 반도체층(302) 전체에 도핑되지 않고 일부에만 도핑된다.
이 단계(S102)는 바람직한 한 형태에서, 이전 단계(S101)와 인-시츄 공정이 가능하도록 LPCVD법으로 진성 반도체층(302)을 형성할 수 있다. 이처럼 동일한 LPCVD법으로 S101 단계와 S102 단계를 실시하면, 동일한 장비에서 이 두 단계의 공정을 실시할 수가 있다. 따라서, 반도체 기판을 외부 환경에 노출할 필요가 없어, 종래와 같이 보호막층(202)을 형성한 다음 보호층이 형성된 반도체 기판을 장비 외부로 꺼내 보호막층(202)이 불순물에 오염되거나 추가적인 산화에 의하여 보호막층(202)의 두께가 두꺼워지는 문제를 방지할 수 있다.
이 공정(S102)에서, 원료기체는 반도체층(302)이 진성이므로 반도체 물질을 포함하는 기체, 일 예로 실란 가스(SiH4) 만을 포함한다. 선택적으로, 원료기체는 이산화질소(N2O) 기체 및/또는 산소(O2) 기체를 함께 주입하여 결정립 크기, 결정성 등을 조절할 수 있다.
바람직한 한 형태에서, 반도체층(302)은 다결정 반도체층으로 만들어지나, 이에 국한되지 않고, 비정질 반도체층을 형성하거나 결정질과 비정질이 동시에 포함된 층을 형성 수 있다.
다음으로, 반도체 기판(10)의 후면에 위치하는 제2 반도체층(302) 위로 불순물을 포함하고 있는 도핑층(314)을 형성할 수 있다. 도 35c는 도핑층 형성 단계를 모식적으로 설명한다.
도핑층(314)에 포함된 불순물은 반도체 기판(10)에 도핑된 불순물과 반대되는 도전형을 가진다. 일 예로, 반도체 기판(10)이 n형 불순물로 도핑되어 있으면, 불순물은 p형으로, 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소가 불순물로 사용된다. 그리고, 반도체 기판(10)이 p형 불순물로 도핑되어 있다면, 불순물은 n형으로, 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 불순물로 사용된다.
도핑층(314)에 포함된 불순물은 이어지는 공정에서 제2 반도체층(302)에 주입돼 제2 반도체층(302)은 제2 보호막층(202)을 사이에 두고 반도체 기판(10)과 pn 접합을 이룬다.
도핑층(314)에 포함된 불순물의 농도는 1 * 1020 ~ 1 * 1022/cm3로, 이후 단계에서 형성되는 제1 도전형 영역의 불순물 농도보다 큰 값을 갖는다. 바람직한 한 형태에서 이 같은 불순물 농도를 갖는 도핑층(314)은 비정질 실리콘(armpphous silicon)으로 이뤄진 반도체층으로 형성되고, 두께는 30nm ~ 50nm이다.
두께가 30nm보다 작으면, 레이저가 도핑층(314)에 조사될 때, 레이저가 효과적으로 흡수되지 않아 얇은 두께를 갖는 보호막층(202)이 손상된다. 그리고, 50nm보다 크면 레이저가 너무 많이 흡수가 돼서 효과적으로 불순물을 반도체층(302)에 주입할 수가 없다.
한편, 비정질 실리콘은 잘 알려진 바처럼 빛의 흡수 계수가 높아 이 막을 투과하는 빛을 흡수해 빛의 세기를 줄일 수 있다. 후술하는 바처럼, 도핑층(314)에 포함된 불순물은 레이저에 의해 반도체층(302)에 선택적으로 주입되는데, 이때 레이저가 비정질 반도체층으로 이뤄진 도핑층(314)에 조사됨으로써, 반도체층(302) 아래에 존재하는 얇은 두께의 보호막층(202)이 손상되는 것을 방지할 수 있다.
이 같은 도핑층(314)은 불순물을 포함하는 비정질 반도체층이고, 반도체 기판(10)의 후면에만 형성되므로, 플라즈마 화학 기상 증착법(PECVD, Plasma Enhanced Chemical Vapor Deposition)처럼 단면 증착이 가능한 증착법에 의해 형성될 수 있다.
원료 기체는 실란 가스, 도펀트가 포함된 B2H6, BCl3와 같은 가스를 혼합해 사용하고, 온도 200 ~ 300℃, 압력은 1 ~ 4torr 사이를 유지한다.
한편, 이상의 설명에서는 도핑층(314)이 비정질 반도체층으로 이뤄지는 것으로 설명했으나, 선택적으로 도핑층(314)은 불순물을 포함하고 있는 산화막인 보론 실리케이트 유리(BSG, boron silicate glass)나 인 실리케이트 유리(PSG, Phosphor silicate glass) 중 하나로 이뤄질 수도 있다.
또한 반도체층 형성 단계(S102)과 도핑단계를 분리하지 않고 반도체층 형성단계에서 불순물 가스를 포함하여 제1도전형 불순물 또는 제2 도전형 불순물이 포함된 반도체층을 형성할 수도 있으며, 도펀트층을 이용하지 않고 불순물 가스를 열에 의해 확산시키는 열확산이나, 불순물 이온을 주입하는 공정도 가능하다.
다음으로, 제1 도전형 영역 형성 단계(S103)에서는 도핑층(314)에 포함된 불순물을 진성의 제2 반도체층(302)에 선택적으로 확산시켜 제1 도전형 영역(32)이 형성된다. 도 4d는 모식적으로 제1 도전형 영역 형성 단계(S103)를 설명한다.
제1 도전형 영역(32)은 도핑층(314)에 레이저를 직접 조사해 형성된다. 도 4d에 예시된 바처럼, 레이저는 도핑층(314) 전체에 조사되지 않고, 제1 도전형 영역(32)에 대응하는 제1 너비(S1)의 도핑층(314)에 대해서만 선택적으로 조사되고, 제2 너비(S2)의 도핑층(314)에 대해서는 레이저가 조사되지 않는다. 레이저가 조사된 도핑층(314)에서는 도핑층(314)에 포함된 불순물이 제2 반도체층(302)으로 열 확산해 제1 도전형 영역(32)이 만들어지고, 레이저가 조사된 도핑층(314)은 제거된다.
이처럼 레이저를 이용해 제1 도전형 영역(32)을 형성하게 되면, 도핑층(314)에 포함된 불순물을 제2 반도체층(302)에 선택적으로 주입하기 위해, 도핑층(314)을 마스킹하는 등의 공정을 생략할 수 있어 공정을 단순화해 제조 원가를 줄일 수 있다.
이에 따라, 반도체 기판(10)은 제2 보호막층(202)을 사이에 두고 제1 도전형 영역(32)과 pn 접합을 형성하게 된다. 제1 도전형 영역(32)의 불순물 농도는 1 * 1020 ~ 1 * 1022/cm3로, 도핑층(314)의 불순물 농도와 실질적으로 동일하다.
상기 레이저 조사에 의해 도핑과정을 거치면 반도체 층의 결정구조가 레이저의 특성에 의해 변화할 수 있다. 즉, 비정질 반도체층을 진성 반도체층(302)으로 사용하는 경우는 레이저 조사에 따라 비정질 반도체층이 결정화되어 결정질 반도체층으로 변환될 수 있다. 또 다결정 반도체층을 진성 반도체층(302)으로 사용하는 경우에도 증착 시의 결정화도보다 레이저 조사에 의해 더 큰 결정화도를 갖는 영역이 생길 수 있다, 이 영역에서는 그레인 사이즈가 커질 수 있다.
다음으로, 제2 반도체층(302) 위에 잔존하는 도핑층(314a)을 제거한다. 바람직한 한 형태에서, 잔존하는 도핑층(314a)은 KOH : H2O2 = 2(L) : 0.8(L)인 식각액에 반도체 기판(10)을 10(min) ~ 20(min)간 딥핑(dipping)시켜 제거하는 습식 식각이나, 플라즈마 이온을 잔존하는 도핑층(314a)에 충돌시켜 제거하는 이온 반응성 식각(RIE, Reactive Ion Etchig)과 같은 건식 식각으로 제거될 수 있다.
딥핑(dipping)은 식각액이 담겨있는 수조에 반도체 기판(10)을 완전히 잠기도록 침체시켜 식각하는 방식이다. 이처럼 잔존하는 도핑층(314a)을 식각액에 딥핑시켜 제거하게 되면 반도체 기판(10)의 전면에 형성돼 있는 제반도체 기판 일부를 동시에 제거할 수가 있다.
때문에, 이어지는 단계에서 반도체 기판(10)의 전면을 효과적으로 텍스쳐링할 수가 있다. 도 4e는 잔존하는 도핑층(314a)를 딥핑시켜 제거하는 습식 식각을 모식적으로 보여준다.
다음으로, 제2 반도체층(302)을 마스크층(315)으로 마스킹한 채 반도체 기판(10)을 식각액에 딥핑시켜 반도체 기판(10)의 전면을 소정의 요철구조를 갖도록 텍스쳐링(texturing)한다. 도 35f는 이 단계를 모식적으로 보여준다.
여기서, 마스크층(315)은 반도체 기판(10)의 전면이 텍스쳐링되는 동안 제2 반도체층(302)이 보호될 수 있도록 제2 반도체층(302) 위에 전면적으로 형성이 된다.
또한, 이 마스크층(315)은 이어지는 공정에서 언도핑 영역(33)에 불순물을 주입해 제2 도전형 영역을 형성할 때, 제1 도전형 영역(32)에 불순물이 주입되는 것을 방지한다.
이 마스크층(314)은 도펀트로 이용되는 불순물을 포함하지 않는 물질로서, 불순물의 주입을 방지할 수 있는 다양한 물질로 구성될 수 있다. 바람직하게, 마스크층(314)은 도펀트의 주입을 효과적으로 차단하는 실리콘 탄화막(SiC)이고, 두께는 100(nm) ~ 200(nm)이다.
이 실리콘 탄화막은 레이저 융발에 의해 쉽게 제거가 되고, 이어지는 단계(S108)에서 산화물로 바껴 희석된 불산(dilute HF) 용액으로 쉽게 제거가 된다. 이에 대해서는 해당 단계(S108)에서 자세히 후술한다.
이 마스크층(314)은 반도체층(301) 위에만 존재할 수 있고, 반도체 기판(10)의 전면 쪽 텍스쳐링 면에는 형성되지 않을 수 있다. 이에, 이 마스크층(314)은 단면 증착이 가능한 다양한 방법에 의하여 형성될 수 있다. 바람직한 한 형태에서, 마스크층(314)은 단면 증착이 가능한 PECVD법에 의해 형성될 수 있다.
이처럼 마스크층(314)이 형성된 반도체 기판(10)은 KOH : H2O2 = 2(L) : 0.6(L)인 식각액에 15(min) ~ 30(min)간 딥핑(dipping)해 제1 반도체층(301)과 그 아래에 존재하는 제1 보호층(201)을 완전히 제거하고, 드러난 반도체 기판(10)의 전면 역시 식각해, 반도체 기판(10)의 전면을 텍스쳐링(texturing)한다.
이전 단계(S105)에서 사용된 식각액과 비교해서, 이 단계(S106)에 사용되는 식각액은 보다 강한 염기성과 농도를 가져, 반도체 기판(10)의 표면이 효과적으로 텍스쳐링될 수 있다. 도 35f에서는 이러한 점을 나타내기 위해서 도 35e와 다르게 KOH+로 표시하였다.
다음으로, 언도핑 영역(33) 일부가 노출되도록 마스크층(315)에 노출 영역(315a)를 형성한다. 상기 노출영역은 제2 도전성 영역(34)에 해당하며, 마스크층(315)은 이후의 제2 도전성 영역(34) 형성을 위한 도핑 공정에 상기 제1 도전성 영역(32)과 배리어 영역(33)에 도펀트가 침투하는것을 마스킹하게 된다. 도 35g는 마스크층 패터닝 단계를 모식적으로 보여준다.
바람직한 한 형태에서, 노출 영역(315a)는 레이저를 마스크층(315)에 선택적으로 조사해 마스크층(315) 일부를 레이저 융발(laser ablation)시켜 형성한다.
레이저는 펄스 폭이 조절되는 펄스 타입 레이저가 사용되고, 에너지 0.5 ~ 2.5(J/cm2), 주파수(frequency) 10 ~ 100(Khz), 펄스 폭(pulse width) 160 ~ 200ns(nano second), 파장 350 ~ 600nm이다. 이 같은 조건의 펄스 타입 레이저는 상술한 제1 도핑 영역 형성 단계(S104)에서 사용된 레이져와 동일하고 펄스 폭에 있어서만 차이가 있다. 따라서, 위 제1 도전형 영역 형성 단계(S104)에서 사용한 레이져 설비를 이 단계에서도 동일하게 사용할 수가 있어, 제조 원가를 줄이고, 공정을 간단히 할 수 있다.
이 단계에서는 레이져융발을 이용해서 마스크층(315)에 노출 영역(315a)를 형성만 하면 되기 때문에, 상술한 S103 단계에서 사용한 레이져의 펄스 폭보다 넓은 레이져가 이용될 수 있다다.
이와 같이 레이저를 이용하여 마스크층(315)을 패터닝하면, 원하는 곳에 보다 정확하게 노출 영역(315a)를 형성하는 것이 가능하고, 공정 수를 줄일 수 있다. 베리어 영역(33)은 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치해서 서로 다른 도전성을 갖는 제1 도전형 영역(32)과 제2 도전형 영역(34)이 션트(shunt)되는 것을 방지한다.
다음으로, 제2 도전형 영역 형성 단계(S104)에서는 반도체 기판(10)의 후면 중 마스킹층의 노출 영역(315a)를 통해 노출된 반도체층의 언도핑 영역(33)에 불순물을 주입해 제2 도전형 영역(34)을 형성한다. 이때, 전면에 전면 전계 영역(130)을 동시에 형성할 수도 있다.
도 35h는 이 단계를 모식적으로 보여준다.
불순물은 반도체 기판(10)에 도핑된 불순물과 동일한 제1 도전형 불순물이 도펀트로 이용되는데, 반도체 기판(10)이 n형이면, 제1 도전형 불순물은 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소와 같은 n형 도펀트이고, p형 이면 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소와 같은 p형 도펀트가 이용된다.
이 단계(S108)는 제1 도전형 도펀트를 포함하는 기체 분위기에서 제1 도전형 도펀트를 열 확산시켜 제2 도전형 영역(34)과 전면 전계 영역(130)을 동시에 형성하는 것이 가능하다. 기체 분위기로는 제1 도전형 도펀트를 포함하는 다양한 기체가 사용될 수 있다. 일 예로, 제1 도전형 도펀트가 n형 이면, 염화포스포릴(POCl3) 가스가 사용된다.
그러면, 제1 도전형 도펀트가 열 확산에 의하여 반도체 기판(10)의 후면 쪽에서 노출 영역(315a)를 통해 언도핑 영역(33)으로 확산해 제2 도전형 영역(34)이 형성되고, 제1 도전형 영역(32)은 마스크층(315)에 의해 보호된다.
그리고 제1 도전형 영역(32)과 제2 도전형 영역(33) 사이의 언도핑 영역(33) 역시 불순물을 주입하는 동안 마스크층(315)에 의해 마스킹되어 있으므로, 불순물이 주입되지 않아 진성의 반도체층으로 이뤄진 베리어 영역(33)으로 형성이 된다.
바람직한 한 형태에서, 제2 도전형 영역(34)의 도핑 농도는 제1 도전형 영역(32)과 동일하다.
그리고, 반도체 기판(10)의 전면에서는 반도체 기판(10)에 주입된 불순물과 동일한 도전성을 가지는 제1 도전형 도펀트가 주입되면서 전면 전계 영역(130)이 만들어진다. 이 전면 전계 영역(130)의 도핑 농도는 1 * 1017 ~ 1 *1020/cm3로, 제2 도전형 영역(34)과 같거나 낮은 도핑 농도를 가진다. 전면 전계 영역(130)이 만들어진 반도체 기판(10)은 단결정 반도체층이고, 제2 도전형 영역(34)이 만들어진 제2 반도체층(302)은 결정질 반도체층이므로, 이 둘 사이에 도핑 농도에 있어 차이가 발생한다.
다른 형태로, 제2 도전형 영역(34)과 전면 전계 영역(130)을 각각 형성하는 것도 가능하다. 일 예로 제2 도전형 영역(34)이 형성되는 동안에 반도체 기판(110)의 전면은 보호막에 의해 보호되고, 제2 도전형 영역(34)이 형성된 후에 이 보호막을 제거해 반도체 기판(110)의 전면에만 제2 도전형 도펀트를 주입해 전면 전계 영역(130)을 순차적으로 형성하는 것도 가능하다.
또는 이온 주입법에 의하면 쉽게 단면 도핑이 가능하며, 전면 전계 영역(130)의 도핑 깊이, 도핑 프로파일 등을 쉽게 제어할 수 있어 원하는 특성을 가지는 전면 전계 영역(130)을 형성할 수도 있다.
한편, 이 단계(S104)에서 염화포스포릴(POCl3)인 반응 가스를 이용해 열확산으로 제2 도전형 영역(33)과 전면 전계 영역(130)을 형성하면, 반응 가스에 포함된 산소로 인해 제2 도전형 영역(33)의 표면과 전면 전계 영역(130)의 표면에서 산화물인 인 실리케이트 유리(PSG, Phosphor silicate glass)가 형성되므로, 이를 제거하기 위해서 반도체 기판을 희석된 불산(DHF, Dilute HF)에 딥핑시켜 제거한다. 이 과정에서 산용액에 제거되지 않는 실리콘 카바이드(SiC)로 이뤄진 마스크층은 실리콘 산화물(SiOx)로 되고, 이에 쉽게 희석된 불산(DHF, Dilute HF) 용액으로 제거된다.
다음으로, 절연막 형성 단계(S105)에서는 반도체 기판(10)의 전면과 후면 쪽에 각각 절연막이 형성된다. 도 35i 내지 도 35k는 이 단계를 모식적으로 설명하고 있다.
바람직한 한 형태에서, 반도체 기판(10)의 전면 쪽, 전면 전계 영역(130) 위로는 절연물질로 이뤄진 전면 절연막(24)과 반사 방지막(26)이 순차적으로 형성되고, 반도체 기판(10)의 후면 쪽 제2 반도체층(302) 위로는 절연물질로 이뤄진 후면 절연막(40)이 각각 형성된다.
절연 물질로는 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산화 질화막(SiNxOy), 실리콘 카바이드(SiC)와 같은 얇은 두께의 박막들이 이용될 수 있다.
이 같은 절연 물질로 이뤄진 절연막들은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있고, 바람직한 형태로 단면 증착이 가능한 PECVD법이 이용된다.
PECVD법으로 이 절연막을 형성하면, 절연막(34)과 반사 방지막(36)이 종류가 다른 절연 물질로 만들어진다 하더라도 동일한 챔버에서 원료 가스만 바꿔 막 종류가 다른 전면 절연막(34)과 반사 방지막(36)을 인-시츄(in-situ) 공정으로 형성하는 것이 가능하다.
유사하게, 반도체 기판(10)의 후면에 만들어진 반도체층(302) 위로 후면 절연막(40)의 형성 시에도 PECVD법을 사용하면 후면에만 절연막을 형성하는 것이 가능하고, 전면 절연막(24)과 반사 방지막(26)을 형성하는 공정과 후면 절연막(40)을 형성하는 공정까지도 인-시츄(in-situ) 공정으로 형성하는 것이 가능하다.
이 단계(S105)에서는 반도체 기판(10)의 전면 쪽에 절연막을 먼저 형성하고, 나중에 반도체 기판(110)의 후면 쪽을 덮는 절연막을 형성하는 것으로 설명하였다. 이에 의하면, 제1 도전형 영역(32)과 제2 도전형 영역(34)이 열에 최소한으로 노출이 되므로, 그 특성이 저하되거나 손상되는 것을 최대한 방지할 수 있다.
다음으로 컨택홀 형성 단계(S106)에서는 제1 도전형 영역(32)와 제2 도전형 영역(34) 각각의 일부를 컨택홀(40a, 40b)를 통해 노출 시킨다. 도 35l 및 도 35m는 컨택홀 형성 단계(S106)을 모식적으로 설명하고 있다.
후면 절연막(40)에 형성되는 제1 컨택홀(40a)는 제1 도전형 영역(32)의 일부를 노출시고, 제2 컨택홀(40b)는 제2 도전형 영역(34)의 일부를 노출시킨다. 이 제1 컨택홀(40a)와 제2 컨택홀(40b) 각각은 제1 도전형 영역(32)과 제2 도전형 영역(34)의 길이 방향을 따라 길게 형성돼 슬릿 모양, 또는 서로 떨어진 복수의 원형, 타원형 또는 다각형의 배열 을 갖는 것이 바람직하고, 이 경우에 제1 컨택홀(40a)와 제2 컨택홀(40b)의 배열은 상기 교대로 배열된 제1 도전성 영역(32)과, 제2 도전성 영역(34)상에 형성되어 서로 스트라이프 배열을 이룬다. 이때, 제1 및 제2 도전성 영역(32, 34)의 노출된 제1 및 제2 컨택홀(40a, 40b) 형성 영역은 제1 및 제2 컨택홀 표면거칠기(R1, R2)를 가진다.
바람직한 한 형태에서 제1 컨택홀(40a)와 제2 컨택홀(40b)는 레이저 융발을 이용해 만들어진다.
이 단계(S106)에서 사용되는 레이져는 15 ~ 30㎛ 폭을 갖는 컨택홀(40a, 40b)에 적합하게 주파수는 400 Khz, 파워 0.5 ~ 2와트(watt), 펄스 폭은 컨택홀(40a, 40b)의 폭이 10 ~ 20㎛ 인 점을 고려해 피코 세컨드(ps)인 레이저를 사용해, 레이져 융발이 잘 일어나도록 한다.
컨택홀(40a, 40b)가 형성된 제1 및 제2 도전형 영역(32, 34)의 표면은 상기 컨택홀 형성 단계에서 조사되는 레이저에 의해 다른 영역과 구분되는 흔적을 가지게 된다, 즉, 컨택홀(40a, 40b)가 형성된 제1 및 제2 도전형 영역(32, 34)의 표면은 레이저에서 조사되는 광의 세기에 따라 반도체층(302)의 표면의 결정이 녹았다가 다시 재결정화되면서 결정화구조가 다시 변화하여, 변화된 표면거칠기를 포함하는 제1 및 제2 컨택홀 표면거칠기(R1, R2)가 형성된다.
또 다른 형태로 개구부(40a, 40b)는 건식 식각, 습식 식각 등의 다양한 방법으로 형성되는 것 역시 가능하다. 특히 에칭 페이스트를 이용하는 경우에도 반도체층302)의 컨택홀(40a, 40b) 형성 영역의 형태가 변화하여 다른 영역과 구분되는 흔적을 가진다, 예를 들면, 기판에 그루브형태의 홈이 생기거나 레이저 조사시와 마찬가지로, 제1 및 제2 컨택홀 표면거칠기(R1, R2)를 가지게 된다.
상기와 같은 컨택홀 흔적은 포토레지스트를 이용한 절연막 제거 공정등으로는 생기지 않는 구조로 도면 4l의 확대도 부분과 같이 컨택홀 영역의 제1 도전성 영역(32) 및 제2 도전성 영역(34)에 소정 크기의 요철이 생기며 이 요철은 통상 폭 또는 높이가 500nm이하의 크기를 갖는다.
다음으로, 전극 형성 단계(S107)에서는 제1 도전형 영역(32)과 컨택을 이루는 제1 전극(42), 제2 도전형 영역(34)과 컨택을 이루는 제2 전극(44)이 각각 반도체 기판(10)의 후면에 형성된다. 도 35n 내지 도 35o은 이 전극 형성 단계(S107)를 모식적으로 설명하고 있다.
전극층(400)은 제1 컨택홀(40a) 및 제2 컨택홀(40b)을 통해 상기 제1 도전성 영역(32)과 제2 도전성 영역(34) 및 후면 절연막(40) 위에 전체로 형성이 된다. 전극층(400)은 제1 컨택홀(40a)를 통해 제1 도전형 영역(32)과 컨택을 이루고, 제2 컨택홀(40b)를 통해 제2 도전형 영역(32)과 컨택되어야 하므로, 도전성 물질을 포함하는 물질로 이뤄진다.
일 예로, 전극층(400)은 스퍼터링법을 이용해서 다층으로 이뤄진 금속으로 만드는 것이 가능하다.
한편, 본 실시예에 있어서, 전극층(400)은 두께는 1㎛ 이하일 수 있다. 전극층(400)의 두께가 850nm를 초과하는 경우에는, 제1 및 제2 컨택홀 표면거칠기(R1, R2)가 제1 및 제2 전극의 표면으로 전사되기 어려울 수 있다. 종래에는 페이스트를 이용한 스크린 프린팅 또는 전기 도금등의 방법으로 수십㎛두께를 갖는 전극으로 컨택홀을 채우는 공정을 사용했기 때문에 상기 컨택홀 형상이 전극의 표면에 남지 않게 된다.
본 실시예에 있어서, 전극층(400)은 다층 구조일 수 있다. 예를 들어, 전극층(400)은 제1 티타늄층, 알루미늄층, 제2 티타늄층 및 니켈-바나듐 합금층을 포함할 수 있으며, 상기 제1 티타늄층은 50nm 이하의 두께를, 상기 알루미늄층은 550nm 이하의 두께를, 상기 제2 티타늄층은 150nm 이하의 두께를, 상기 니켈-바나듐 합금층은 250nm 이하의 두께를 가지는 4층 구조일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 상술한 금속 외의 다양한 종류의 금속이 사용될 수 있다.
이 전극층(400)은 스퍼터링과 전자빔 방법등 증착법 등과 같은 방법에 의해서 형성된다. 이 경우 타겟에서 나온 금속원자가 기판 표면 상태를 따라 증착되므로 기판의 표면상태를 따라 증착되므로 전극 표면에 컨택홀 형상이 남게 된다. 본 발명의 전극 콘택을 위한 컨택홀(40a, 40b)에 형성되는 제1 및 제2 전극(42, 44)은 스퍼터링 방법에 의해 얇게 형성되므로 제1 및 제2 전극(42, 44)에 컨택홀(40a, 40b)이 형성된 제1 및 제2 도전형 영역(32, 34)의 표면의 표면거칠기가 제1 및 제2 전극(42, 44)에 전사되어, 제1 및 제2 요철 계면(R1, R2)이 형성된다. 상기 제1 및 제2 도전형 영역(32, 34)의 표면의 표면거칠기가 제1 및 제2 전극(42, 44)에 남게 되면 제1 및 제2 전극(32, 34)에 의한 반사효과가 커질 수 있다. 상기 표면거칠기는 셀 전극쪽에서 육안으로도 확인이 가능하므로, 이런 형상이 전극상에 남아 있기 때문에 이후의 전극 패터닝 공정 등에서 별도의 얼라인키가 없어도 정확한 위치에서의 전극 패터닝 공정이 가능해진다.
한편, 전극층(400)은 스텝 커버리지(step coverage)가 우수한 증발법(evaporation)으로도 형성될 수 있다. 증발법으로 형성되는 경우, 컨택홀(40a, 40b)을 통해 노출되는 제1 및 제2 도전형 영역(32, 34)의 표면거칠기가 제1 및 제2 전극(42, 44)에 보다 효과적으로 전사될 수 있다.
전극층(400)은 제1 도전형 영역(32)과 제2 도전형 영역(34)에 각각 컨택이 되도록 제1 도전형 영역(32)과 제2 도전형 영역(34)을 분리하도록 패터닝(patterning)이 된다. 패터닝은 알려진 다양한 방법이 이용될 수 있다.상술한 바와 같이 상기 전극표면에 남는 컨택홀 형상이 분리공정시 얼라인을 위해 사용될 수 있다.
이어서, 도 36 및 도 37을 통해, 본 발명의 몇몇 실시예에 따른 태양 전지 패널을 설명한다.
본 실시예에 따른 태양 전지 패널은 상술한 실시예에 따른 태양 전지(100)를 포함할 수 있다. 따라서, 반복되는 설명은 생략될 수 있다.
도 36은 본 발명의 실시예에 따른 태양 전지 패널을 도시한 사시도이고, 도 37는 도 36의 II-II 선을 따라 잘라서 본 단면도이다.
도 36 및 도 37를 참조하면, 본 실시예에 따른 태양 전지 패널(100)은 복수의 태양 전지(101, 102)와, 복수의 태양 전지(100)를 전기적으로 연결하는 배선재(242)를 포함한다. 그리고 태양 전지 패널(100)은 복수의 태양 전지(101, 102)와 이를 연결하는 배선재(242)를 둘러싸서 밀봉하는 밀봉재(230)와, 밀봉재(230) 위에서 태양 전지(100)의 전면에 위치하는 후면 기판(210)과, 밀봉재(230) 위에서 태양 전지(100)의 후면에 위치하는 전면 기판(220)을 포함한다. 이를 좀더 상세하게 설명한다.
먼저, 태양 전지(101, 102)는 앞선 본 발명의 실시예에서 설명한 태양 전지(100)와 실질적으로 동일할 수 있다. 따라서 반복되는 설명은 생략한다. 그리고 복수 개의 태양 전지(101, 102)는 배선재(242)에 의하여 전기적으로 직렬, 병렬 또는 직병렬로 연결될 수 있다. 구체적으로, 배선재(242)는 복수 개의 태양 전지(100) 중에서 이웃한 두 개의 태양 전지(101, 102)를 전기적으로 연결한다.
일 예로, 배선재(242)는 금속으로 이루어진 코어층과, 코어층의 표면에 얇은 두께로 코팅되며 솔더 물질을 포함하여 도 1의 제1 및 제2 전극(42, 44)과 솔더링이 가능하도록 하는 솔더층을 포함할 수 있다. 일 예로, 코어층은 Ni, Cu, Ag, Al을 주요 물질로 포함할 수 있다. 솔더층은 주석, 납, 은, 비스무스, 인듐 중 적어도 하나를 포함하는 합금으로 구성될 수 있다.
본 실시예에 있어서, 태양 전지(100)은 도 32의 실시예에서 상술한 바와 같이, 표면에 표면거칠기를 포함하는 제1 및 제2 전극(42, 44)을 포함한다. 즉, 제1 및 제2 전극(42,44)는 제1 및 제2 도전형 영역(32,34)와의 계면에 제1 요철을 포함하며, 상기 제1 요철은 상기 표면 거칠기와 같을 수 있다. 뿐만 아니라, 제1 및 제2 전극(42,44)은 상기 계면에 대향하는 최외각 표면에 상기 제1 요철에 대응되는 제2 요철을 형성할 수 있다. 따라서, 배선재(242)는 표면거칠기를 가지는 제1 및 제2 전극(42, 44) 상에 배치된다. 따라서, 배선재(242)와 제1 및 제2 전극(42, 44)이 솔더링을 통해 컨택될 때, 제1 및 제2 전극(42, 44)의 표면적이 표면거칠기를 통해 증가되므로, 배선재(242)와 제1 및 제2 전극(42, 44)과의 접착력을 강화시킬 수 있다.
한편, 배선재(242)는 솔더 물질 이외의 상기 제2 요철이 형성된 전극(42,44)의 최외각 표면에 있는 도전성 접착재를 통해 태양 전지(101, 102)의 전극들과 접착될 수 있으며, 이 경우에도 상술한 바와 마찬가지로, 표면거칠기를 포함하는 제1 및 제2 전극을 통해 배선재(242)와 제1 및 제2 전극과의 접착력을 강화시킬 수 있다.
한편, 본 실시예에 따른 태양 전지 모듈은, 이웃한 제1 태양 전지(101)과 제2 태양 전지(102)에서, 제1 태양 전지(101)의 제1 전극과 연결된 제1 도전성 배선과 제2 태양 전지(102)의 제2 전극과 연결된 제2 도전성 배선과 상기 제1도전성 배선과 제2 도전성 배선을 연결하는 제3 도전성 배선을 가질 수 있다.
여기서, 상기 제1 도전성 배선은 제1 태양 전지(101)의 제1 전극과는 도전성 접착층에 의해 전기적으로 연결되고 제2 전극과는 절연층에 의해 절연되며, 상기 제2 도전성 배선은 제2 태양 전지(102)의 제2 전극과 도전성 접착층(conductive adhesive)에 의해 전기적으로 연결되고 제1 전극과는 절연층에 의해 절연된다.
상기 제1 배선과 제2 배선과 제3 배선은 하나의 배선으로 연결된 일체형일 수 있다. 또는 연속된 배선을 사용할 수 있다. 이 경우는 태양 전지(101, 102)들의 배치가 달라진다.
도전성 배선과 전극과 사이에는 절연층 또는 도전성 접착층이 형성되는데, 이때 전극 표면상에 요철이 있으면 상기 절연층 또는 상기 도전성 접착층이 상기 전극의 요철구조에 직접 접촉하도록 형성되므로 접합성이 좋아져서 모듈특성이 향상된다.
즉, 배선재는 태양 전지(101, 102) 후면에 형성된 제1 전극 및 제2 전극에 각각 접합하며, 특히 상기구조와 같이 도전성 접착층을 이용하는 경우 배선재가 셀의 모든 전극에 연결되어야 하는데, 이경우 접착력을 향상시켜 태양 전지 효율을 향상시킬 수 있다.
버스 리본(145)은 배선재(242)에 의하여 연결되어 하나의 열(列)을 형성하는 태양 전지(101, 102) (즉, 태양 전지 스트링)의 배선재(242)의 양끝단을 교대로 연결한다. 버스 리본(145)은 태양 전지 스트링의 단부에서 이와 교차하는 방향으로 배치될 수 있다. 이러한 버스 리본(145)은, 서로 인접하는 태양 전지 스트링들을 연결하거나, 태양 전지 스트링 또는 태양 전지 스트링들을 전류의 역류를 방지하는 정션 박스(미도시)에 연결할 수 있다. 버스 리본(145)의 물질, 형상, 연결 구조 등은 다양하게 변형될 수 있고, 본 발명이 이에 한정되는 것은 아니다.
밀봉재(230)는, 태양 전지(101, 102)의 전면에 위치하는 제1 밀봉재(231)와, 태양 전지(100)의 후면에 위치하는 제2 밀봉재(232)를 포함할 수 있다. 제1 밀봉재(231)와 제2 밀봉재(232)는 태양 전지(100)에 악영향을 미칠 수 있는 수분이나 산소를 차단하며, 태양 전지 패널(200)의 각 요소들이 화학적으로 결합할 수 있도록 한다. 전면 기판(220), 제2 밀봉재(232), 태양 전지(100), 제1 밀봉재(231), 후면 기판(210)을 차례로 위치시킨 상태에서 열 및/또는 압력 등을 가하는 라미네이션 공정에 의하여 태양 전지 패널(100)을 일체화할 수 있다.
이러한 제1 밀봉재(231)와 제2 밀봉재(232)는 에틸렌초산비닐 공중합체 수지(EVA), 폴리비닐부티랄, 규소 수지, 에스테르계 수지, 올레핀계 수지 등이 사용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 및 제2 밀봉재(131, 132)는 그 외 다양한 물질을 이용하여 라미네이션 이외의 다른 방법에 의하여 형성될 수 있다. 이때, 제1 및 제2 밀봉재(131, 132)는 광 투과성을 가져 전면 기판(220)을 통하여 입사되는 광 또는 전면 기판(220)에서 반사되는 광 등이 태양 전지(100)에 도달할 수 있도록 한다.
후면 기판(210)은 제1 밀봉재(231) 상에 위치하여 태양 전지 패널(200)의 전면을 구성한다. 후면 기판(210)은 외부의 충격 등으로부터 태양 전지(101, 102)를 보호할 수 있는 강도와 태양광 등의 광을 투과할 수 있는 광 투과성을 가지는 물질로 구성될 수 있다. 일 예로, 후면 기판(210)은 유리 기판 등으로 구성될 수 있다. 이때, 강도를 향상할 수 있도록 후면 기판(210)이 강화 유리 기판으로 구성될 수도 있고, 그 외의 다양한 특성을 향상할 수 있는 다양한 물질을 추가적으로 포함하는 등과 같이 다양한 변형이 가능하다. 또는, 후면 기판(210)이 수지 등으로 구성되는 시트 또는 필름일 수도 있다. 즉, 본 발명이 후면 기판(210)의 물질에 한정되는 것은 아니며, 후면 기판(210)이 다양한 물질로 구성될 수 있다.
전면 기판(220)은 제2 밀봉재(232) 상에 위치하여 태양 전지(101, 102)의 후면에서 태양 전지(100)를 보호하는 층으로서, 방수, 절연 및 자외선 차단 기능을 할 수 있다.
전면 기판(220)은 외부의 충격 등으로부터 태양 전지(101, 102)를 보호할 수 있는 강도를 가질 수 있으며, 원하는 태양 전지 패널(100)의 구조에 따라 광을 투과하거나 반사하는 특성을 가질 수 있다. 일 예로, 전면 기판(220)을 통하여 광이 입사되도록 하는 구조에서는 전면 기판(220)이 투광성 물질을 가질 수 있고, 전면 기판(220)을 통하여 광이 반사되도록 하는 구조에서는 전면 기판(220)이 비투광성 물질 또는 반사 물질 등으로 구성될 수 있다. 일 예로, 전면 기판(220)는 유리와 같은 기판 형태로 구성될 수도 있고, 필름 또는 시트 등의 형태로 구성될 수 있다. 예를 들어, 전면 기판(220)이 TPT(Tedlar/PET/Tedlar) 타입이거나, 폴리에틸렌테레프탈레이트(PET)의 적어도 일면에 형성된 폴리불화비닐리덴(poly vinylidene fluoride, PVDF) 수지 등으로 구성될 수 있다. 폴리불화비닐리덴은 (CH2CF2)n의 구조를 지닌 고분자로서, 더블(Double)불소분자 구조를 가지기 때문에, 기계적 성질, 내후성, 내자외선성이 우수하다. 본 발명이 전면 기판(220)의 물질 등에 한정되는 것은 아니다.상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (21)
- 반도체 기판;
상기 반도체 기판의 표면에 형성되어 있는 보호막층;
상기 보호막층 위에 형성된 다결정 반도체층;
상기 반도체층에 선택적으로 제1 도전형 불순물이 도핑되어 있는 제1 도전형 영역;
상기 제1 도전형 영역 사이로 제2 도전형 불순물이 도핑되어 있는 제2 도전형 영역;
상기 제1 도전형 영역과 연결되는 제1 전극; 및,
상기 제2 도전형 영역과 연결되는 제2 전극을 포함하고,
상기 제1 도전형 영역 및 상기 제2 도전형 영역 중 적어도 하나는 상기 보호막층에 접하고 제1 결정크기를 갖는 제1 결정형 영역 및 상기 다결정 반도체층의 일부가 재결정화되어 상기 제1 결정크기 보다 큰 제2 결정크기를 갖는 제2 결정형 영역을 포함하는 태양전지. - 제1항에 있어서, 상기 제1 도전형 영역과 상기 제2 도전형 영역 사이에 불순물이 도핑되어 있지 않은 배리어 영역을 더 포함하는 태양전지.
- 제2항에 있어서, 상기 배리어 영역은 상기 제1 결정크기를 갖는 태양전지.
- 제1항에 있어서, 상기 제1 전극 및 상기 제2 전극과 접하는 상기 제2 결정형 영역의 계면이 재결정화 되어 상기 제1 결정크기 및 상기 제2 결정크기보다 작은 제3 결정크기를 갖는 제3 결정형 영역을 더 포함하는 태양전지.
- 제4항에 있어서, 상기 제3 결정형 영역은 표면에 표면 요철을 포함하는 태양전지.
- 제5항에 있어서, 상기 제1 전극 및 상기 제2 전극 중 적어도 하나는 2층 이상의 다층 구조로, 상기 제3 결정형 영역과 접하면 표면에 상기 제3 결정형 영역의 표면 요철에 대응하는 전극 요철을 포함하는 태양전지.
- 제1항에 있어서, 상기 제1 도전형 영역 및 상기 제2 도전형 영역 중 적어도 하나 상에 형성된 절연층을 더 포함하고,
상기 절연층에 포함된 제1 개구부 또는 제2 개구부;를 통해
상기 제1 전극과 상기 제1 도전형 영역; 또는
상기 제2 전극과 상기 제2 도전형 영역이 전기적으로 연결되는 태양전지. - 제7항에 있어서, 상기 제1 전극 및 상기 제2 전극 각각은,
상기 제1 개구부 및 상기 제2 개구부 내부로 돌출된 돌출부를 갖는 태양전지. - 반도체 기판;
상기 반도체 기판 위에 형성되고, 제1 도전형을 가지는 반도체층으로 구성되는 제1 도전형 영역;
상기 제1 도전형 영역 위에 위치하며 제1 컨택홀을 구비하는 절연막; 및
상기 제1 컨택홀을 통하여 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극을 포함하고,
상기 제1 도전형 영역은, 상기 제1 컨택홀이 형성된 부분을 포함하는 제1 부분과, 상기 제1 부분 이외의 영역에 위치하는 제2 부분을 포함하고,
상기 제1 부분이 상기 제2 부분과 다른 표면 거칠기 및 다른 결정성 중 적어도 하나를 가지는 태양 전지. - 제9항에 있어서,
상기 제1 부분의 표면 거칠기가 상기 제2 부분의 표면 거칠기보다 큰 태양 전지. - 제9항에 있어서, 상기 제2 부분이 상기 제1 부분보다 높은 결정성을 가지는 태양 전지.
- 제9항에 있어서, 상기 제1 부분의 절삭 손상(saw damage) 마크보다 상기 제2 부분의 절삭 손상 마크가 더 진하게 보이는 태양 전지.
- 제9항에 있어서, 상기 제2 부분에서 기 제1 부분에 인접한 제1 영역이 상기 제1 영역과 다른 제2 영역보다 밝게 보이는 보이는 태양 전지.
- 제9항에 있어서, 상기 제1 도전형과 반대되는 제2 도전형을 가지는 제2 도전형 영역; 및 상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극을 더 포함하는 태양전지.
- 반도체 기판 상에 보호막층을 형성하는 단계;
상기 보호막층 상에 제1 결정크기를 갖는 진성 다결정 반도체층을 증착하는 단계;
상기 다결정 반도체층 상에 제2 도전형 도펀트을 포함하는 도핑층을 형성하는 단계; 및
상기 도핑층에 레이저를 조사하여 상기 도핑층에 포함된 상기 제2 도전형 도펀트를 상기 다결정 반도체층에 도핑하고, 상기 다결정 반도체층을 재결정화하여 제1 도전형 영역을 형성하는 단계;를 포함하는 태양전지 제조방법. - 제15항에 있어서, 상기 레이저를 상기 도핑층에 선택적으로 조사하여 상기 다결정 반도체층에 제1 도전형 영역을 국부적으로 형성하는 태양전지 제조방법.
- 제15항에 있어서, 상기 다결정 반도체층의 일부는 상기 레이저 조사에 의해 재결정화되고, 상기 재결정화된 다결정 반도체층의 일부는 상기 제1 결정크기 보다 큰 제2 결정크기를 갖는 태양전지 제조방법.
- 제15항에 있어서, 상기 제1 도전형 영역을 형성한 후, 상기 다결정 반도체층 위에 잔존하는 도핑층을 제거하는 단계를 더 포함하는 태양전지 제조방법.
- 제15항에 있어서, 상기 제1 도전형 영역을 형성하는 단계는,
상기 제1 도전형 영역의 폭 보다 큰 스팟 사이즈를 갖는 레이저를 상기 제1 도전형 영역의 길이방향으로 연속한 스팟이 서로 일부가 중첩되도록 스캔하는 태양전지 제조방법. - 제18항에 있어서, 상기 잔존하는 도핑층을 제거하는 단계 이후에,
상기 다결정 반도체층 상에 마스크층을 형성하는 단계를 더 포함하고,
제2 도전형 영역을 형성하는 단계는
상기 마스크층에 개구부를 형성하여, 상기 제1 도전형 영역이 형성되지 않은 상기 다결정 반도체층의 영역을 노출시키고 상기 제1 도전형 도펀트를 도핑해 상기 제2 도전형 영역을 형성하는 태양전지 제조방법. - 제20항에 있어서, 상기 제1 도전형 영역을 형성하는 단계에서 사용되는 레이져의 펄스 폭은 마스크층에 개구부를 형성하는 단계에서 사용되는 레이져의 펄스 폭보다 작은 태양전지 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020230124042A KR20230140542A (ko) | 2015-12-21 | 2023-09-18 | 태양 전지와 그 제조 방법 |
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20150183118 | 2015-12-21 | ||
| KR1020150183118 | 2015-12-21 | ||
| KR1020160013337 | 2016-02-03 | ||
| KR20160013337 | 2016-02-03 | ||
| KR20160152869 | 2016-11-16 | ||
| KR1020160152869 | 2016-11-16 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020230124042A Division KR20230140542A (ko) | 2015-12-21 | 2023-09-18 | 태양 전지와 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170074172A true KR20170074172A (ko) | 2017-06-29 |
| KR102600379B1 KR102600379B1 (ko) | 2023-11-10 |
Family
ID=57583068
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160166956A KR102600379B1 (ko) | 2015-12-21 | 2016-12-08 | 태양 전지와 그 제조 방법 |
| KR1020230124042A KR20230140542A (ko) | 2015-12-21 | 2023-09-18 | 태양 전지와 그 제조 방법 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020230124042A KR20230140542A (ko) | 2015-12-21 | 2023-09-18 | 태양 전지와 그 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US10868210B2 (ko) |
| EP (2) | EP3185307B1 (ko) |
| JP (1) | JP6453297B2 (ko) |
| KR (2) | KR102600379B1 (ko) |
| CN (1) | CN106898658B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200110004A (ko) * | 2019-03-15 | 2020-09-23 | 한국과학기술연구원 | 펄스레이저를 이용한 태양 전지 셀의 국부 후면 전계 영역 형성 방법과 이에 따라 형성된 후면 전계 영역을 포함하는 태양 전지 셀 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102526398B1 (ko) * | 2016-01-12 | 2023-04-27 | 상라오 징코 솔라 테크놀러지 디벨롭먼트 컴퍼니, 리미티드 | 태양 전지 및 이의 제조 방법 |
| JP2017143267A (ja) * | 2016-02-12 | 2017-08-17 | エルジー エレクトロニクス インコーポレイティド | 太陽電池及びその製造方法 |
| KR101846443B1 (ko) * | 2017-02-23 | 2018-04-06 | 엘지전자 주식회사 | 태양전지를 위한 산화막 형성 방법 |
| CN108666376B (zh) * | 2018-07-11 | 2023-08-08 | 泰州隆基乐叶光伏科技有限公司 | 一种p型背接触太阳电池及其制备方法 |
| CN110943142A (zh) * | 2018-09-21 | 2020-03-31 | 邵丙璜 | 一种制备光伏电池的方法 |
| TWI688109B (zh) * | 2018-10-26 | 2020-03-11 | 財團法人工業技術研究院 | 太陽能電池 |
| CN112447867A (zh) * | 2019-09-02 | 2021-03-05 | 财团法人金属工业研究发展中心 | 太阳能电池结构及其制作方法 |
| CN110676160A (zh) * | 2019-10-10 | 2020-01-10 | 浙江晶科能源有限公司 | 一种太阳能电池及其制作方法 |
| CN111584685A (zh) * | 2020-05-28 | 2020-08-25 | 江西展宇新能科技有限公司 | 一种新型太阳能电池及其制备方法 |
| US11538836B2 (en) | 2020-08-13 | 2022-12-27 | Omnivision Technologies, Inc. | Cell deep trench isolation pyramid structures for CMOS image sensors |
| EP4280827A1 (en) * | 2021-03-17 | 2023-11-22 | Samsung Electronics Co., Ltd. | Interposer and electronic device comprising same |
| CN113192857B (zh) * | 2021-04-20 | 2023-05-12 | 山西潞安太阳能科技有限责任公司 | 一种判断晶硅太阳能电池片失效的方法 |
| US11843071B2 (en) | 2021-08-04 | 2023-12-12 | Shanghai Jinko Green Energy Enterprise Management Co., Ltd. | Solar cell, manufacturing method thereof, and photovoltaic module |
| CN115020503B (zh) * | 2021-08-04 | 2023-03-24 | 上海晶科绿能企业管理有限公司 | 太阳能电池及其制备方法、光伏组件 |
| CN116666460A (zh) * | 2022-04-27 | 2023-08-29 | 浙江晶科能源有限公司 | 太阳能电池及制备方法、光伏组件 |
| CN114784148B (zh) * | 2022-06-15 | 2022-09-23 | 浙江晶科能源有限公司 | 太阳能电池的制备方法及太阳能电池、光伏组件 |
| CN115224137B (zh) * | 2022-06-21 | 2023-09-15 | 浙江晶科能源有限公司 | 半导体衬底及太阳能电池和光伏组件 |
| CN117712199A (zh) | 2022-09-08 | 2024-03-15 | 浙江晶科能源有限公司 | 太阳能电池及光伏组件 |
| CN115995507A (zh) * | 2022-10-28 | 2023-04-21 | 天合光能股份有限公司 | 太阳能电池及其制备方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012511258A (ja) * | 2008-12-04 | 2012-05-17 | サンパワー コーポレイション | ドープされたポリシリコン領域が形成されている裏面コンタクト型太陽電池 |
| KR20150084305A (ko) * | 2014-01-13 | 2015-07-22 | 엘지전자 주식회사 | 태양 전지의 제조 방법 |
| KR20150090708A (ko) * | 2014-01-29 | 2015-08-06 | 엘지전자 주식회사 | 태양 전지 및 이의 제조 방법 |
| KR20150108239A (ko) * | 2014-03-17 | 2015-09-25 | 엘지전자 주식회사 | 태양 전지 |
| KR20150109745A (ko) * | 2014-03-20 | 2015-10-02 | 엘지전자 주식회사 | 태양 전지 및 이의 제조 방법 |
| US20150287849A1 (en) * | 2014-04-08 | 2015-10-08 | Lg Electronics Inc. | Solar cell and method for manufacturing the same |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62250655A (ja) * | 1986-04-23 | 1987-10-31 | Fuji Xerox Co Ltd | 半導体装置およびその製造方法 |
| US5403771A (en) * | 1990-12-26 | 1995-04-04 | Canon Kabushiki Kaisha | Process for producing a solar cell by means of epitaxial growth process |
| JPH0690014A (ja) * | 1992-07-22 | 1994-03-29 | Mitsubishi Electric Corp | 薄型太陽電池及びその製造方法，エッチング方法及び自動エッチング装置，並びに半導体装置の製造方法 |
| JP2872930B2 (ja) * | 1995-03-27 | 1999-03-24 | 三洋電機株式会社 | 光起電力素子の製造方法 |
| JP3754815B2 (ja) * | 1997-02-19 | 2006-03-15 | キヤノン株式会社 | 光起電力素子、光電変換素子、光起電力素子の製造方法及び光電変換素子の製造方法 |
| US6472248B2 (en) * | 1999-07-04 | 2002-10-29 | Canon Kabushiki Kaisha | Microcrystalline series photovoltaic element and process for fabrication of same |
| JP2001267611A (ja) * | 2000-01-13 | 2001-09-28 | Sharp Corp | 薄膜太陽電池及びその製造方法 |
| US20060024870A1 (en) * | 2004-07-27 | 2006-02-02 | Wen-Chun Wang | Manufacturing method for low temperature polycrystalline silicon cell |
| JP2006216841A (ja) * | 2005-02-04 | 2006-08-17 | Toyota Motor Corp | 光電変換素子 |
| US20080000522A1 (en) | 2006-06-30 | 2008-01-03 | General Electric Company | Photovoltaic device which includes all-back-contact configuration; and related processes |
| US8012317B2 (en) * | 2006-11-02 | 2011-09-06 | Guardian Industries Corp. | Front electrode including transparent conductive coating on patterned glass substrate for use in photovoltaic device and method of making same |
| US7851698B2 (en) | 2008-06-12 | 2010-12-14 | Sunpower Corporation | Trench process and structure for backside contact solar cells with polysilicon doped regions |
| KR101482130B1 (ko) | 2008-11-21 | 2015-01-15 | 엘지전자 주식회사 | 후면전극 태양전지의 제조방법 및 이를 이용한 후면전극 태양전지 |
| US8324015B2 (en) | 2009-12-01 | 2012-12-04 | Sunpower Corporation | Solar cell contact formation using laser ablation |
| DE112010005695T5 (de) * | 2010-06-25 | 2013-04-25 | Mitsubishi Electric Corporation | Solarbatteriezelle und Verfahren zum Herstellen der Solarbatteriezelle |
| TWI453939B (zh) * | 2010-12-30 | 2014-09-21 | Au Optronics Corp | 太陽能電池及其製作方法 |
| US8586403B2 (en) * | 2011-02-15 | 2013-11-19 | Sunpower Corporation | Process and structures for fabrication of solar cells with laser ablation steps to form contact holes |
| KR101888547B1 (ko) * | 2011-11-08 | 2018-08-16 | 인텔렉츄얼 키스톤 테크놀로지 엘엘씨 | 태양 전지 및 이의 제조 방법 |
| WO2013161030A1 (ja) * | 2012-04-26 | 2013-10-31 | 三洋電機株式会社 | 太陽電池モジュール及び太陽電池モジュールの製造方法 |
| WO2013181298A1 (en) * | 2012-05-29 | 2013-12-05 | Solexel, Inc. | Structures and methods of formation of contiguous and non-contiguous base regions for high efficiency back-contact solar cells |
| JP2014072342A (ja) * | 2012-09-28 | 2014-04-21 | Panasonic Corp | 光起電力装置 |
| JP2014086587A (ja) * | 2012-10-24 | 2014-05-12 | Sharp Corp | 太陽電池セルの製造方法および太陽電池セル |
| JP2014086590A (ja) * | 2012-10-24 | 2014-05-12 | Sharp Corp | 結晶太陽電池の製造方法および結晶太陽電池 |
| JP2014110256A (ja) * | 2012-11-30 | 2014-06-12 | Sharp Corp | 太陽電池セルの製造方法および太陽電池セル |
| KR101622089B1 (ko) * | 2013-07-05 | 2016-05-18 | 엘지전자 주식회사 | 태양 전지 및 이의 제조 방법 |
-
2016
- 2016-12-08 KR KR1020160166956A patent/KR102600379B1/ko active IP Right Grant
- 2016-12-20 US US15/385,316 patent/US10868210B2/en active Active
- 2016-12-21 EP EP16205756.6A patent/EP3185307B1/en active Active
- 2016-12-21 EP EP18159361.7A patent/EP3373339B1/en active Active
- 2016-12-21 JP JP2016248222A patent/JP6453297B2/ja active Active
- 2016-12-21 CN CN201611272990.XA patent/CN106898658B/zh active Active
-
2023
- 2023-09-18 KR KR1020230124042A patent/KR20230140542A/ko active IP Right Grant
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012511258A (ja) * | 2008-12-04 | 2012-05-17 | サンパワー コーポレイション | ドープされたポリシリコン領域が形成されている裏面コンタクト型太陽電池 |
| KR20150084305A (ko) * | 2014-01-13 | 2015-07-22 | 엘지전자 주식회사 | 태양 전지의 제조 방법 |
| KR20150090708A (ko) * | 2014-01-29 | 2015-08-06 | 엘지전자 주식회사 | 태양 전지 및 이의 제조 방법 |
| KR20150108239A (ko) * | 2014-03-17 | 2015-09-25 | 엘지전자 주식회사 | 태양 전지 |
| KR20150109745A (ko) * | 2014-03-20 | 2015-10-02 | 엘지전자 주식회사 | 태양 전지 및 이의 제조 방법 |
| US20150287849A1 (en) * | 2014-04-08 | 2015-10-08 | Lg Electronics Inc. | Solar cell and method for manufacturing the same |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200110004A (ko) * | 2019-03-15 | 2020-09-23 | 한국과학기술연구원 | 펄스레이저를 이용한 태양 전지 셀의 국부 후면 전계 영역 형성 방법과 이에 따라 형성된 후면 전계 영역을 포함하는 태양 전지 셀 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP3373339B1 (en) | 2020-04-22 |
| JP6453297B2 (ja) | 2019-01-16 |
| CN106898658A (zh) | 2017-06-27 |
| EP3185307B1 (en) | 2018-03-07 |
| KR102600379B1 (ko) | 2023-11-10 |
| US10868210B2 (en) | 2020-12-15 |
| JP2017118112A (ja) | 2017-06-29 |
| EP3185307A1 (en) | 2017-06-28 |
| US20170179325A1 (en) | 2017-06-22 |
| CN106898658B (zh) | 2019-11-05 |
| EP3373339A1 (en) | 2018-09-12 |
| KR20230140542A (ko) | 2023-10-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102600379B1 (ko) | 태양 전지와 그 제조 방법 | |
| US11616153B2 (en) | Solar cell and method for manufacturing the same | |
| US10847663B2 (en) | Solar cell and method for manufacturing the same | |
| JP6538095B2 (ja) | 太陽電池及びその製造方法 | |
| US10777694B2 (en) | Solar cell and method of manufacturing the same | |
| US20110000532A1 (en) | Solar Cell Device and Method of Manufacturing Solar Cell Device | |
| US20080072953A1 (en) | Back contact device for photovoltaic cells and method of manufacturing a back contact device | |
| KR101942783B1 (ko) | 태양 전지 및 이의 제조 방법 | |
| KR20180076197A (ko) | 태양 전지 및 이의 제조 방법 | |
| US8329500B2 (en) | Method of manufacturing photovoltaic device | |
| KR101047170B1 (ko) | 태양전지 및 그 제조방법 | |
| KR20190008390A (ko) | 태양 전지 및 이의 제조 방법 | |
| KR101098325B1 (ko) | 태양전지 및 그 제조방법 | |
| US20110284069A1 (en) | Solar cell and method for manufacturing the same | |
| KR102498523B1 (ko) | 태양 전지 및 이의 제조 방법 | |
| KR101037124B1 (ko) | 태양전지 및 그 제조방법 | |
| KR101072531B1 (ko) | 태양전지 및 그 제조방법 | |
| KR20170095131A (ko) | 태양 전지 및 이의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |