KR20170095131A - 태양 전지 및 이의 제조 방법 - Google Patents

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Abstract

본 발명의 일례에 따른 태양 전지 제조 방법은 제1 도전성 타입의 불순물을 함유하는 반도체 기판의 후면에 제어 패시베이션막을 형성하는 단계, 상기 제어 패시베이션막 상에 상기 제1 도전성과 반대되는 제2 도전성 타입의 불순물을 함유하는 에미터부 및 상기 제1 도전성 타입의 불술물을 함유하는 후면 전계부를 형성하는 단계, 상기 에미터부 및 상기 후면 전계부 상에 보호막을 형성하는 단계, 연속적으로 균등한 세기를 갖는 펄스 형태 레이저를 이용하여 상기 보호막에 제1 개구부 및 제2 개구부를 형성하는 단계, 상기 제1 개구부를 통하여 상기 에미터부와 전기적 및 물리적으로 연결되는 제1 전극을 형성하는 단계, 상기 제2 개구부를 통하여 상기 후면 전계부와 전기적 및 물리적으로 연결되는 제2 전극을 형성하는 단계를 포함한다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND MANUFACTURING METHODS THEREOF}
본 발명은 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고, 이에 따라 태양 에너지로부터 전기 에너지를 생성하는 태양 전지가 주목 받고 있다.
일반적인 실리콘 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductive type)을 가지는 반도체로 이루어진 기판(substrate) 및 에미터부(emitter layer), 그리고 반도체 기판과 에미터부 에 각각 연결된 전극을 구비한다. 이때, 반도체 기판과 에미터부의 계면에는 p-n 접합이 형성된다.
이러한 태양 전지에 빛이 입사되면 반도체에서 복수의 전자-정공 쌍이 생성되고, 생성된 전자-정공 쌍은 광기전력 효과(photovoltaic effect)에 의해 전하인 전자와 정공으로 각각 분리되어 전자와 정공은 n형의 반도체와 p형 반도체 쪽으로, 예를 들어 에미터부와 반도체 기판 쪽으로 각각 이동하고, 반도체 기판과 에미터부와 전기적으로 연결된 전극에 의해 수집되며, 이 전극들을 전선으로 연결하여 전력을 얻는다.
하지만, 이 경우, 빛이 입사되지 않은 반도체 기판의 면뿐만 아니라 빛이 입사되는 면, 즉, 입사면에 형성된 에미터부 위에도 전극에 위치하므로, 빛의 입사 면적이 감소하여 태양 전지의 효율이 떨어진다.
따라서 빛의 입사 면적을 증가시키기 위해, 전자와 정공을 수집하는 전극을 모두 반도체 기판의 후면에 위치시킨 후면 전극형 구조(back contact)의 태양 전지가 개발되어 있다.
본 발명이 이루고자 하는 기술적 과제는 효율이 향상된 태양 전지 및 이의 제조 방법을 제공하는 것이다.
본 발명의 실시예에 따르면, 태양 전지 제조 방법은 제1 도전성 타입의 불순물을 함유하는 반도체 기판의 후면에 제어 패시베이션막을 형성하는 단계, 상기 제어 패시베이션막 상에 상기 제1 도전성과 반대되는 제2 도전성 타입의 불순물을 함유하는 에미터부 및 상기 제1 도전성 타입의 불술물을 함유하는 후면 전계부를 형성하는 단계, 상기 에미터부 및 상기 후면 전계부 상에 보호막을 형성하는 단계, 연속적으로 균등한 세기를 갖는 펄스 형태 레이저를 이용하여 상기 보호막에 제1 개구부 및 제2 개구부를 형성하는 단계, 상기 제1 개구부를 통하여 상기 에미터부와 전기적 및 물리적으로 연결되는 제1 전극을 형성하는 단계, 상기 제2 개구부를 통하여 상기 후면 전계부와 전기적 및 물리적으로 연결되는 제2 전극을 형성하는 단계를 포함한다.
본 발명에 따른 태양 전지는 전극 형성을 위해 동일한 세기의 레이저를 연속적으로 조사함으로써 단시간에 반도체 기판에 손상 없이 전극을 형성할 수 있다. 이에 따라, 태양 전지의 효율이 더욱 증가할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 태양 전지를 설명하기 위한 도이다.
도 2는 도 1에 도시된 태양 전지를 II-II 선을 따라 잘라 도시한 개략적인 도면이다.
도 3a 내지 도 3j는 도 1 및 도 2에 도시된 태양 전지의 제조 방법을 순차적으로 도시한 도면이다.
도 4는 레이저 조사 장치의 구성을 나타내는 도면이다.
도 5는 레이저 조사 장치에서 발생한 펄스 형태의 레이저의 조사 조건에 사용된 매개변수를 나타내는 그래프이다.
도 6은 본 발명의 제2 실시예에 따른 태양 전지를 설명하기 위한 도이다.
도 7은 본 발명의 제3 실시예에 따른 태양 전지를 설명하기 위한 도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 어떤 부분이 다른 부분 위에 "전체적"으로 형성되어 있다고 할 때에는 다른 부분의 전체 면에 형성되어 있는 것뿐만 아니라 가장자리 일부에는 형성되지 않은 것을 뜻한다.
이하에서, 전면이라 함은 직사광이 입사되는 반도체 기판의 일면일 수 있으며, 후면이라 함은 직사광이 입사되지 않거나, 직사광이 아닌 반사광이 입사될 수 있는 반도체 기판의 반대면일 수 있다.
아울러, 이하의 설명에서, 서로 다른 두 구성 요소의 길이나 폭이 동일하다는 의미는 10%의 오차 범위 이내에서 서로 동일한 것을 의미한다.
그러면 첨부한 도면을 참고로 하여 본 발명의 한 실시예에 따른 태양 전지에 대하여 설명한다.
도 1은 본 발명의 제1 실시예에 따른 태양 전지를 설명하기 위한 도이고, 도 2는 도 1에 도시된 태양 전지를 II-II 선을 따라 잘라 도시한 개략적인 도면이다.
도 1 및 도 2에 도시한 바와 같이 제1 실시예에 따른 태양 전지(1)는 반도체 기판(110), 반사 방지막(130), 전면 보호막(190), 제어 패시베이션막(152), 에미터부(121), 후면 전계부(172), 진성 반도체층(160), 후면 보호막(192), 제1 및 제2 전극(141, 142)을 포함할 수 있다.
여기서, 반사 방지막(130), 전면 보호막(190), 진성 반도체층(160), 및 제어 패시베이션막(152)은 생략될 수도 있으나, 구비된 경우 태양 전지(1)의 효율이 더 향상되므로, 이하에서는 구비된 경우를 일례로 설명한다.
반도체 기판(110)은 제1 면(이하, '전면'이라 함)과 제2 면(이하, '후면'이라 함)을 포함하며, 전면(front surface)과 후면(back surface)은 서로 반대쪽에 위치한다.
반도체 기판(110)은 제1 도전성 타입, 예를 들어 n형 도전성 타입을 가질 수 있으며, 이와 같은 반도체 기판(110)은 단결정 실리콘 또는 다결정 실리콘 중 어느 하나의 형태로 이루어질 수 있다. 일례로, 반도체 기판(110)은 결정질 실리콘 웨이퍼로 형성될 수 있다.
반도체 기판(110)이 n형의 도전성 타입을 가질 경우, 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물이 반도체 기판(110)에 도핑(doping) 될 수 있다. 하지만, 이와는 달리, 반도체 기판(110)은 p형 도전성 타입일 수 있다. 반도체 기판(110)이 p형의 도전성 타입을 가질 경우, 붕소(B), 갈륨, 인듐 등과 같은 3가 원소의 불순물이 반도체 기판(110)에 도핑될 수 있다.
이러한 반도체 기판(110)의 전면 및 후면에서의 빛 반사도를 감소시켜 빛의 흡수율을 증가시키기 위해 반도체 기판(110)의 전면 및 후면 중 적어도 한 면은 복수의 요철면을 가질 수 있다. 편의상 도 1 및 도 2에서 반도체 기판(110)의 가장자리 부분만 요철면으로 도시하였지만, 실질적으로 반도체 기판(110)의 전면 전체가 요철면을 갖고 있으며, 이로 인해 반도체 기판(110)의 전면 위에 위치한 반사 방지막(130) 및 전면 보호막(190) 역시 요철면을 가진다.
예를 들어, 복수의 요철을 갖고 있는 반도체 기판(110)의 전면 쪽으로 입사되는 빛은 반사 방지막(130) 및 전면 보호막(190)과 반도체 기판(110)의 표면에 형성된 복수의 요철에 의해 복수 회의 반사 동작이 발생하면서 반도체 기판(110) 내부로 입사된다. 이로 인해, 반도체 기판(110)의 전면에서 반사되는 빛의 양이 감소하여 반도체 기판(110) 내부로 입사되는 빛의 양이 증가한다. 또한, 요철 표면으로 인해, 빛이 입사되는 반도체 기판(110)과 반사 방지막(130) 및 전면 보호막(190)의 표면적이 증가하여 반도체 기판(110)으로 입사되는 빛의 양 또한 증가한다.
또한, 도 1 및 도 2에 도시한 바와 다르게, 반도체 기판(110)은 전면뿐만 아니라 후면에도 요철 면을 가질 수 있으나, 설명의 편의상 반도체 기판(110)의 전면(SF1)에만 요철이 형성된 경우를 일례로 설명한다.
도 1 및 도 2에 도시한 바와 같이 반사 방지막(130)은 반도체 기판(110)의 전면에 위치하며, 태양 전지(1)로 입사되는 특정한 파장 영역의 선택성을 증가시켜 빛의 반사도를 줄이고, 아울러, 반도체 기판(110)의 전면에 존재하는 뎅글링 결합(dangling bond)을 줄여 반도체 기판(110)의 전면으로 이동하는 전자나 정공과 같은 캐리어가 뎅글링 결합에 의해 재결합되는 것을 방지하는 패시베이션 기능도 함께 수행한다.
이에 따라, 반사 방지막(130)은 태양 전지(1)의 효율을 높일 수 있다. 이와 같은 반사 방지막(130)은 실리콘 산화막(SiOx), 실리콘 산화 질화막(SiOxNy), 실리콘 질화막(SiNx), 아연 산화막(ZnO;Zinc Oxide) 또는 알루미늄 아연 산화막(AZOx;aluminum zinc oxide) 중 적어도 하나를 포함하여 형성될 수 있으나, 반드시 이에 한정되는 것은 아니고, 다른 물질도 사용이 가능하다.
본 실시예에서, 반사 방지막(130)은 단일막 구조를 갖지만 이중막과 같은 다층막 구조를 가질 수 있고, 이와 같이 함으로써, 반사 방지막(130)의 패시베이션 기능을 보다 강화할 수 있어 태양 전지의 광전 효율을 더욱 향상시킬 수 있다. 한편, 필요에 따라 반사 방지막(130)은 생략될 수 있다.
이와 같은 반사 방지막(130)은 플라즈마 기상 증착법(PECVD, plasma enhanced chemical vapor deposition) 또는 화학적 기상 증착법(CVD, chemical vapor deposition)과 같은 다양한 막 형성 방법을 이용하여 반도체 기판(110)의 전면에 형성될 수 있다.
도 1 및 도 2에 도시한 바와 같이 전면 보호막(190)은 반도체 기판(110)의 전면에 위치하며 비결정질 반도체로 이루어질 수 있다. 예를 들어, 전면 보호막(190)은 수소화된 진성 비정질 실리콘(intrinsic amorphous silicon, i-a-Si:H)으로 이루어질 수 있다. 전면 보호막(190)은 전면 보호막(190)에 함유된 수소(H)를 이용하여 기판(110)의 표면 및 그 근처에 주로 존재하는 뎅글링 결합(dangling bond)과 같은 결함(defect)을 안정한 결합으로 바꾸어 결함에 의해 기판(110)의 표면 쪽으로 이동한 전하가 소멸되는 것을 감소시키는 패시베이션 기능(passivation function)을 수행하여 결함에 의해 기판(110)의 표면 및 그 근처에서 손실되는 전하의 양을 감소시킨다. 이로 인해 기판(110)의 전후면에 위치하는 전면 보호막(190)에 의해 결함에 의해 기판(110)의 표면 및 그 근처에서 손실되는 전하의 양이 감소됨으로써, 태양 전지(1)의 효율이 증가될 수 있다.
이와 같은 전면 보호막(190)은 도 1 및 도 2에 도시한 바와 같이 단일막으로도 형성이 가능하나, 이와 다르게 복수의 막으로도 형성될 수 있다.
도 1 및 도 2에 도시한 바와 같이 제어 패시베이션막(152)은 반도체 기판(110)의 후면 전체에 직접 접촉하여 배치되며, 유전체 재질을 포함할 수 있다. 따라서, 제어 패시베이션막(152)은 단결정 실리콘 재질로 형성되는 반도체 기판(110)의 후면에 직접 접촉되도록 형성될 수 있으며, 반도체 기판(110)에서 생성되는 캐리어를 통과시킬 수 있다.
이와 같은 제어 패시베이션막(152)은 반도체 기판(110)에서 생성된 캐리어를 통과시키며, 반도체 기판(110)의 후면에 대한 패시베이션 기능을 수행할 수 있다.
아울러, 제어 패시베이션막(152)은 600℃ 이상의 고온 공정에도 내구성이 강한 SiCx 또는 SiOx로 형성되는 유전체 재질로 형성될 수 있다. 그러나 이 외에도 silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) 또는 hydrogenerated SiON로 형성이 가능하며, 이와 같은 제어 패시베이션막(152)의 두께는 0.5nm 내지 5nm 사이에서 형성될 수 있다.
여기서, 제어 패시베이션막(152)의 두께를 0.5nm 이상으로 형성하는 것은 반도체 기판(110)의 표면에 대한 패시베이션 기능을 확보하기 위함이고, 제어 패시베이션막(152)의 두께를 5nm 이하로 형성하는 것은 캐리어가 제어 패시베이션막(152)을 통해 에미터부(121) 및 후면 전계부(172)로 이동하는 터널 효과를 확보하기 위함이다.
따라서, 제어 패시베이션막(152)의 두께가 5nm를 넘어서면 터널 효과가 감소하여, 제어 패시베이션막(152)을 통해 제1 및 제2 전극(141, 142)으로 이동하는 케리어의 양이 감소할 수 있다. 이와 같은 제어 패시베이션막(152)의 패시베이션 기능 및 터널 효과로 인하여, 태양 전지(1)의 단락 전류가 보다 더 향상될 수 있다.
도 1 및 도 2에 도시한 바와 같이 에미터부(121)는 제어 패시베이션막(152)의 후면의 일부에 직접 접촉하여, 복수 개가 제1 방향(x)으로 길게 배치되며, 제1 도전성 타입과 반대인 제2 도전성 타입을 갖는 다결정 실리콘 재질로 형성될 수 있으며, 에미터부(121)는 제어 패시베이션막(152)을 사이에 두고 반도체 기판(110)과 p-n 접합을 형성할 수 있다. 에미터부(121)는 후면 전계부(172)와 나란하게 제1 방향(x)으로 뻗어 있으며, 번갈아 위치할 수 있다.
각 에미터부(121)는 반도체 기판(110)과 p-n 접합을 형성하므로, 에미터부(121)는 p형의 도전성 타입을 가질 수 있다. 그러나 본 발명의 일례와 달리, 반도체 기판(110)이 p형의 도전성 타입을 가질 경우, 에미터부(121)는 n형의 도전성 타입을 가진다. 이 경우, 분리된 전자는 에미터부(121) 쪽으로 이동하고 분리된 정공은 후면 전계부(172)쪽으로 이동할 수 있다.
복수의 에미터부(121)가 p형의 도전성 타입을 가질 경우 에미터부(121)에는 3가 원소의 불순물이 도핑 될 수 있고, 반대로 복수의 에미터부(121)가 n형의 도전성 타입을 가질 경우, 에미터부(121)에는 5가 원소의 불순물이 도핑될 수 있다.
이와 같은 에미터부(121)는 제어 패시베이션막(152)의 후면에 진성 반도체층(160)을 증착하고, 진성 반도체층(160) 내부로 제2 도전성 타입의 불순물을 확산시켜 형성될 수 있다.
도 1 및 도 2에 도시한 바와 같이 후면 전계부(172)는 제어 패시베이션막(152)의 후면 중에서 전술한 복수의 에미터부(121) 각각과 이격된 일부 영역에 직접 접촉하여, 복수 개가 에미터부(121)와 동일한 제1 방향(x)으로 길게 위치하도록 형성될 수 있다. 후면 전계부(172)는 에미터부(121)와 나란하게 제1 방향(x)으로 뻗어 있으며, 번갈아 위치할 수 있다.
이와 같은 후면 전계부(172)는 제1 도전성 타입의 불순물이 반도체 기판(110)보다 고농도로 도핑되는 다결정 실리콘 재질로 형성될 수 있다. 예를 들어, 반도체 기판(100)이 n형 타입의 불순물로 도핑되는 경우, 복수의 후면 전계부(172)는 n+의 불순물 영역일 수 있다.
이러한 후면 전계부(172)는 반도체 기판(110)과 후면 전계부(172)와의 불순물 농도 차이로 인한 전위 장벽에 의해 전자의 이동 방향인 후면 전계부(172) 쪽으로의 정공 이동을 방해하는 반면, 후면 전계부(172) 쪽으로의 캐리어(예, 전자) 이동을 용이하게 할 수 있다.
따라서, 후면 전계부(172) 및 그 부근 또는 제1 및 제2 전극(141, 142)에서 전자와 정공의 재결합으로 손실되는 전하의 양을 감소시키고 전자 이동을 가속화시켜 후면 전계부(172)로의 전자 이동량을 증가시킬 수 있다.
진성 반도체층(160)은 제어 패시베이션막(152)의 후면에 직접 접촉하여 형성되되, 제어 패시베이션막(152)의 후면 중에서 에미터부(121)와 후면 전계부(172) 사이의 이격된 공간에 형성될 수 있고, 이와 같은 진성 반도체층(160)은 에미터부(121) 및 후면 전계부(172)와 다르게 제1 도전성 타입의 불순물 또는 제2 도전성 타입의 불순물이 도핑 되지 않은 진성 다결정 실리콘층으로 형성될 수 있다.
따라서, 진성 반도체층(160)은 제어 패시베이션막(152)의 후면 중에서 에미터부(121)와 후면 전계부(172) 사이의 이격된 공간에 형성되되, 도 1 및 도 2에 도시한 바와 같이 진성 반도체층(160)의 양측면 각각은 에미터부(121)의 측면 및 후면 전계부(172)의 측면에 직접 접촉되는 구조를 가질 수 있다.
진성 반도체층(160)은 예를 들어, 플라즈마 기상 증착법(PECVD) 또는 화학적 기상 증착법(CVD)과 같은 적층 공정으로 반도체 기판(110)의 후면에 형성될 수 있다.
도 1 및 도 2에 도시한 바와 같이 복수의 제1 전극(141) 각각은 복수의 에미터부(121) 위에 위치하여 복수의 에미터부(121)를 따라서 연장되어 있고, 복수의 에미터부(121)와 전기적 및 물리적으로 연결되어 있다. 각 제1 전극(141)은 해당 에미터부(121)쪽으로 이동한 전하, 예를 들어, 정공을 수집한다.
도 1 및 도 2에 도시한 바와 같이 복수의 제2 전극(142)은 복수의 후면 전계부(172) 위에 위치하여 복수의 후면 전계부(172)를 따라서 길게 연장되어 있고, 복수의 후면 전계부(172)와 전기적 및 물리적으로 연결되어 있다. 각 제2 전극(142)은 해당 후면 전계부(172)쪽으로 이동하는 전하, 예를 들어, 전자를 수집한다.
이와 같은 복수의 제1 및 제2 전극(141, 142)은 도전성 금속 물질로 형성될 수 있다. 예를 들어, 니켈(Ni), 구리(Cu), 은(Ag), 알루미늄(Al), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 도전성 물질로 이루어질 수도 있고, 이와 다르게, 투명 도전성 금속, 예를 들어 TCO를 포함하여 형성될 수도 있다.
도 1 및 도 2에 도시한 바와 같이 후면 보호막(192)은 반도체 기판(110)의 후면과 접촉하는 제1 후면 보호막(192a)과, 제1 후면 보호막(192a)의 후면과 접촉하는 제2 후면 보호막(192b)을 포함할 수 있다.
구체적으로, 제1 후면 보호막(192a)은 실리콘 산화물(SiOx)로 이루어지고, 제2 후면 보호막(192b)은 실리콘 질화막(SiNx)으로 이루어질 수 있다.
이와 같은 후면 보호막(192)의 두께는 패시베이션 효과를 고려하여 50㎚ 내지 100㎚ 사이에서 형성될 수 있다.
후면 보호막(192)은 에미터부(121) 및 후면 전계부(172)의 일부를 노출하는 복수의 개구부(H)를 포함할 수 있다. 이때, 복수의 개구부(H) 사이의 간격은 100㎛ 내지 500㎛로 형성될 수 있다.
여기서, 복수의 개구부(H) 사이의 간격을 한정하는 이유는 개구부(H)를 형성하기 위해 반도체 기판(110)에 레이저 빔을 조사할 때, 개구부(H) 사이의 간격이 과도하게 좁은 경우에는 반도체 기판(110)에 레이저 빔이 조사되는 영역이 과도하게 증가되어 반도체 기판(110)의 특성이 나빠지기 때문이고, 개구부(H) 사이의 간격이 과도하게 큰 경우에는 태양전지(1)의 필 팩터(FF)가 저하되기 때문이다.
이에 따라, 제1 후면 보호막(192a)은 반도체 기판(110)의 후면 중 제1 전극(141)과 에미터부(121)가 연결되는 부분 및 제2 전극(142)과 후면 전계부(172)가 연결되는 부분을 제외한 나머지 영역에 형성될 수 있다.
그리고 복수의 개구부(H)를 통해 노출된 에미터부(121)의 후면에는 제1 전극(141)이 형성되고, 복수의 개구부(H)를 통해 노출된 후면 전계부(172)의 후면에는 제2 전극(142)이 형성될 수 있다.
이에 따라, 제1 전극(141)과 에미터부(121) 그리고 제2 전극(142)과 후면 전계부(172)는 복수의 개구부(H)를 통해 각각 전기적 및 물리적으로 연결될 수 있다. 이때, 복수의 개구부(H)는 레이저 공정을 이용하여 레이저를 균등한 세기로 연속적으로 조사하여 단시간에 후면 보호막(192)을 식각하여 태양 전지(1)에 기계적 손상 없이 형성될 수 있다.
후면 보호막(192)은 제1 및 제2 전극(141, 142)과 일부분이 중첩되어 형성될 수 있다.
이와 같은 후면 보호막(192)은 제1 전극(141)과 제2 전극(142)의 사이를 절연시키며, 아울러, 반도체 기판(110)의 전면에 존재하는 뎅글링 결합(dangling bond)을 감소시켜 반도체 기판(110)의 전면으로 이동하는 전자나 정공과 같은 캐리어가 뎅글링 결합에 의해 재결합되는 것을 방지하는 패시베이션 기능도 함께 수행한다.
한편, 후면 보호막(192)은 Al2O3, SiOxNy, SiOx 및 SiNx 중 어느 하나가 단일층으로 형성되는 것도 가능하고, Al2O3, SiOxNy, SiOx 및 SiNx 중 2개 이상이 다중막으로 형성되는 것도 가능하다.
본 실시예에서, 복수의 개구부(H)는 선택적으로 레이저 조사 장치(2)를 이용하여 형성될 수 있다.
도 4에 도시한 바와 같이, 레이저 조사 장치(2)는 레이저원(210, laser source), 광학부(220, optic unit) 및 이송부(230)를 포함할 수 있다.
레이저원(210)은 크랙 생성을 하는 것으로서, 예를 들어, 그린 레이저원(green laser source), Nd/YAG 레이저원이 이용될 수 있다.
광학부(220)는 레이저의 직경 등을 조절하기 위한 콜리메이터(221, collimator)와, 카메라(22, camera) 및 레이저를 원하는 위치에 전달하기 위한 초점부(223)를 포함할 수 있다.
레이저의 조사 조건은 도 5에 도시한 바와 같이, 레이저의 에너지(Total Energy, E), 펄스 폭(Pulse Width, W), 펄스 수(Pulse Number, N) 및 펄스 갭(Pulse Gap, G) 등과 같은 매개변수(parameter)에 조절 될 수 있다.
본 실시예에서 레이저의 에너지(E)는 약 0.1J/㎠ 내지 3J/㎠이고, 레이저의 에너지(E)가 0.1J/㎠ 미만인 경우에는 후면 보호막(192)의 식각 공정이 원활하지 않을 수 있고, 에너지(E)가 3J/㎠를 초과하는 경우에는 레이저 조사 장치(2)에 과부하가 걸릴 염려가 있다.
이때, 레이저의 에너지(E)는 동일한 세기 즉, 균등한 세기를 가질 수 있다. 본실시예에서 동일한 세기를 갖는 레이저의 에너지(E)에 의해 반도체 기판(110)에 손상없이 전극을 형성할 수 있다.
또한, 레이저의 펄스 폭(W)은 식각 공정의 효율성을 고려할 때 10ps 내지 15ps일 수 있다.
또한, 레이저의 펄스 수(N)는 레이저 어블레이션(laser ablation)의 효율성을 고려할 때 1번 내지 8번일 수 있고, 보다 바람직하게 2 내지 4번이나, 반드시 이에 한정되는 것은 아니다. 이때, 레이저의 펄스 수(N)는 소정 주기의 반복률을 가질 수 있다. 즉, 동일한 펄스 폭(W) 및 동일한 에너지(E)를 갖는 펄스 형태 레이저가 연속적으로 발생할 수 있다. 또한, 레이저의 펄스 갭(G)은 레이저 어블레이션(laser ablation)의 효율성 및 레이저 조사 장치(2)의 수명에 대한 영향 등을 고려할 때 20ns일 수 있다.
본 실시예에서 한 주기당 4번의 펄스가 동일한 갭(G)의 차이를 두고 동일한 에니저(E)를 가진 펄스들을 연속적으로 발생시킬 수 있다.
이에 따라, 본 실시예에서는 최대 1064nm 파장 대역의 레이저를 생성할 수 있다.
광학부(220)는 레이저원(210)으로부터 펄스 형태 레이저를 입력받아 태양 전지(1)로 펄스 형태 레이저를 조사하여 제1 및 제2 전극(141, 142)의 형성을 위한 복수의 개구부(H)를 생성할 수 있다.
이송부(230)는 컨베이어 벨트와 같이, 광학부(220)의 하부에 배치되어, 태양 전지(1)를 일방향으로 이송시킬 수 있다.
이와 같은 구조를 갖는 본 실시예에 따른 태양 전지(1)는 제1 전극(141)과 제2 전극(142)이 모두 빛이 입사되지 않은 반도체 기판(110)의 후면에 위치한 후면 전극형 구조의 태양전지로서, 그 동작은 다음과 같다.
태양 전지(1)로 빛이 조사되어 반도체 기판(110)으로 입사되면 빛 에너지에 의해 반도체 기판(110)에서 전자-정공 쌍이 발생한다. 이들 전자-정공 쌍은 반도체 기판(110)과 에미터부(121)의 p-n 접합에 의해 서로 분리되어 정공은 p형의 도전성 타입을 갖는 에미터부(121)쪽으로 이동하고, 전자는 n형의 도전성 타입을 갖는 후면 전계부(172)쪽으로 이동하여, 각각 제1 전극(141)과 제2 전극(142)으로 전달되어 제1 및 제2 전극(141, 142)에 의해 수집된다. 이러한 제1 전극(141)과 제2 전극(142)을 도선으로 연결하면 전류가 흐르게 되고, 이를 외부에서 전력으로 이용하게 된다.
도 3a 내지 도 3j는 도 1 및 도 2에 도시한 태양 전지의 제조 방법을 순차적으로 도시한 도면이다.
도 3a을 참고로 하면, 먼저, n형 단결정 실리콘으로 이루어진 반도체 기판(110)을 준비하고, 반도체 기판(110)의 한쪽 면, 예를 들면 후면(back surface)에 실리콘 산화막(SiOx) 등으로 이루어진 식각 방지막(111)을 적층할 수 있다.
이때, 반도체 기판(110)은 제1 도전성 타입의 불순물 또는 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물을 함유할 수 있다. 예를 들어, 반도체 기판(110)은 p 타입의 불순물을 함유하거나 n 타입의 불순물을 함유한 반도체 기판(110)일 수 있다.
다음으로, 도 3b에 도시한 것처럼, 식각 방지막(111)을 마스크로 하여 식각 방지막(111)이 형성되지 않은 반도체 기판(110)의 면, 즉 전면을 식각하여 입사면인 반도체 기판(110)의 전면에 복수의 돌출부를 구비한 텍스처링 표면을 형성한 후, 식각 방지막(111)을 제거할 수 있다. 이때, 반도체 기판(110)이 단결정 실리콘으로 이루어질 경우, KOH, NaOH, TMAH 등의 염기 용액을 사용하여 반도체 기판(110)의 표면을 텍스처링할 수 있다. 반면, 반도체 기판(110)이 다결정 실리콘으로 이루어질 경우, HF나 HNO3와 같은 산 용액을 사용하여 반도체 기판(110)의 표면을 텍스처링할 수 있다.
다음으로, 도 3c에 도시한 것처럼, n형 반도체 기판(110)의 후면에 제어 패시베이션막(152)을 형성할 수 있다. 이러한, 터널 층(152)은 반도체 기판(110)에서 생성된 캐리어를 통과시키며, 반도체 기판(110)의 후면에 대한 패시베이션 기능을 수행할 수 있다.
제어 패시베이션막(152)은 600℃ 이상의 고온 공정에도 내구성이 강한 SiCx 또는 SiOx로 형성되는 유전체 재질로 형성될 수 있다.
다음으로, 도 3d에 도시한 것처럼, 반도체 기판(110)의 전면에 전면 보호막(190) 및 반사 방지막(130)을 증착할 수 있다.
이러한 전면 보호막(190) 및 반사 방지막(130)은 예를 들어, 플라즈마 기상 증착법(PECVD) 또는 화학적 기상 증착법(CVD)과 같은 적층 공정으로 반도체 기판(110)의 전면에 형성될 수 있다.
반사 방지막(130)의 굴절률은 공기의 굴절률과 실리콘 기판(110)의 굴절률(예를 들어, 약 3.5) 사이의 굴절률, 예를 들어 약 1.9 내지 2.3의 굴절률을 가질 수 있다. 이로 인해, 공기에서부터 기판(110)으로의 굴절률 변화가 순차적으로 이루어지므로 반사 방지막(130)의 반사 방지 효과가 향상된다.
전면 보호막(190) 및 반사 방지막(130)은 단일막 구조 또는 다층막 구조로 형성될 수 있고, 이들 형성 물질은 a-Si, SiOx, SiNx, SiON, SiCx, SiCN 와 같은 물질들 중 어느 하나 또는 이들의 조합이 될 수 있다.
다음으로, 도 3e에 도시한 것처럼, 제어 패시베이션막(152)의 후면에 진성 반도체층(160)을 증착할 수 있다.
이러한 진성 반도체층(160)은 예를 들어, 플라즈마 기상 증착법(PECVD) 또는 화학적 기상 증착법(CVD)과 같은 적층 공정으로 반도체 기판(110)의 후면에 형성될 수 있다.
다음으로, 도 3f에 도시한 것처럼, 진성 반도체층(160) 내에 붕소(B) 등과 같은 3가 원소의 불순물을 포함하는 불순물 도핑 물질을 확산시켜 복수의 에미터부(121) 및 진성 반도체층(160) 내에 인(P) 등과 같은 5가 원소의 불순물을 포함하는 불순물 도핑 물질을 확산시켜 복수의 후면 전계부(172)를 형성할 수 있다.
구체적으로, 복수의 에미터부(121)는 반도체 기판(110)의 제1 도전성 타입과 반대인 제2 도전성 타입을 갖는다. 이로 인해, 반도체 기판(110)과 복수의 에미터부(121) 간에 p-n 접합을 형성된다. 또한, 복수의 반도체 기판(110)과 복수의 에미터부(121)가 서로 다른 반도체 물질로 이루어져 있으므로, 반도체 기판(110)과 복수의 에미터부(121)는 이종 접합을 이룬다.
복수의 후면 전계부(172)는 반도체 기판(110)보다 높은 불순물 농도를 갖는 불순물 영역이 된다. 이때, 복수의 에미터부(121)와 복수의 후면 전계부(172)의 형성 순서는 변경 가능하다.
한편, 이와 같은 에미터부(121) 및 후면 전계부(172)는 레이저 도핑(laser doping)을 이용한 공정, 레이저 패터닝(laser patterning) 및 레이저 도핑을 이용한 공정, 또는 확산 방지막을 이용한 공정 등을 통해 형성될 수 있다.
다음으로, 도 3g에 도시한 것처럼, 반도체 기판(110)의 후면에 제2 후면 보호막(192)을 증착할 수 있다.
구체적으로, 반도체 기판(110)의 후면에 제1 후면 보호막(192a)을 증착하고, 제1 후면 보호막(192a)의 후면에 실리콘 제2 후면 보호막(192b)을 순차적으로 증착하여 제2 후면 보호막(192)을 형성할 수 있다. 제1 후면 보호막(192a)과 제2 후면 보호막(192) 각각은 SiOx, SiNx, SiON, SiCx, SiCN와 같은 물질들 중 어느 하나, 또는 이들의 조합에 의해 형성될 수 있다.
이때, 후면 보호막(192)은 전면 보호막(191)과 동일한 공정으로 형성될 수 있고, 구조상 단일막 또는 다층막을 이룰 수 있다.
다음으로, 도 3h에 도시한 것처럼, 태양 전지(1)를 레이저 조사 장치(2)의 이송부(203)에 위치시켜 후면 보호막(192)의 일부 영역을 선택적으로 레이저를 조사할 수 있다.
다음으로, 도 3i에 도시한 것처럼, 후면 보호막(192)의 일부 영역에는 레이저 어블레이션(laser ablation)을 이용하여 복수의 개구부(H)를 형성할 수 있다. 이에 따라, 복수의 개구부(H)를 통해 에미터부(121) 및 후면 전계부(172)가 노출될 수 있다.
복수의 개구부(H)는 반도체 기판(110)의 후면 중 제1 전극(141)과 에미터부(121)가 연결되는 부분 및 제2 전극(142)과 후면 전계부(172)가 연결되는 부분에 형성될 수 있다. 이에 따라, 복수의 개구부(H)를 통해 제1 전극(141)과 에미터부(121) 그리고 제2 전극(142)과 후면 전계부(172) 각각이 전기적 및 물리적으로 연결될 수 있다.
이와 같은 개구부(H)는 선택적으로 레이저 조사 장치(2)를 이용하여 균등한 세기로 연속적으로 조사되어 단시간에 형성됨으로써, 반도체 기판(110)의 특성이 저하되는 것을 최소화 할 수 있다.
종래에는 펄스의 세기가 동일하지 않은 비대칭한(asymmetric) 세기를 갖는 펄스들을 갖는 레이저를 조사하여 개구부를 형성했기 때문에, 반도체 기판에 일시적으로 큰 데미지(damage)를 주어 태양 전지의 특성이 저하될 수 있었다.
구체적으로, 종래처럼 비대칭형 펄스가 사용되는 경우에는 일반적으로 첫 펄스가 피크 에너지를 갖도록 파워가 가장 세고, 시간이 진행됨에 따라 점진적으로 줄어드는 파워를 갖는 펄스들이 사용된다. 때문에 반도체 기판은 첫 펄스에서 피크 에너지에 노출이 되기 때문에 데미지를 크게 받을 수 밖에 없다. 이 같은 데미지 문제는 피크 에너지를 갖는 레이저 펄스를 사용하기 때문에 발생하는 것이므로, 레이저를 1회 조사하는 경우에도 발생할 수가 있다.
이와 비교해서, 본원 발명에서는 레이저의 총량은 종래와 동일한 에너지 합을 갖지만, 각 레이저 펄스가 갖는 에너지는 종래의 피크 에너지보다 낮은 에너지를 갖고 있어, 반도체 기판에 가해지는 데미지를 종래 기술보다 줄일 수 있다. 바람직하게 본원 발명에서는 각 레이저 펄스가 갖는 에너지를 모두 동일하도록 구성해, 레이저의 총량은 그대로 유지하면서도 각 레이저 펄스의 파워는 효과적으로 줄일 수 있고, 이에 의해 반도체 기판이 받는 데미지를 더욱 효과적으로 줄일 수가 있다. 여기서 레이저의 총량은 개구부를 형성하기 위해서 조사된 레이저 펄스들이 갖는 각 펄스의 에너지를 모두 합한 값을 말한다.
그리고, 펄스의 개수나 각 펄스가 갖는 에너지의 크기는 레이저를 받는 층의 구성 물질에 따라 조절될 수가 있다. 일 예로, 비정질 실리콘은 열 흡수 계수가 단결정 실리콘보다 높아 동일한 에너지를 갖는 레이저 펄스에도 데미지는 단결정 실리콘보다 많이 받는다. 따라서, 비정질 실리콘에 조사되는 레이저 펄스는 단결정 실리콘에 조사되는 레이저 펄스보다 낮은 에너지를 갖고 펄스의 수는 많은 것이 바람직할 수 있다.
아래의 표 1은 종래처럼 비대칭한 세기의 레이저를 사용한 경우(비교예)와 본 발명의 일 실시예처럼 레이저의 총량은 동일하나 레이저 펄스가 갖는 에너지는 비교예의 피크 에너지보다 작게 하고 레이저 펄스는 모두 동일한 에너지를 갖는 경우(실험예)에 있어, 데미지가 얼마나 발생하는지 실험한 결과를 보여준다. 실험은 레이저를 조사하기 전과 후를 나눠 각각 개방전압을 측정하는 방식으로 이뤄졌고, 표 1의 수치는 레이저를 조사하기 전과 후의 개방전압 차이를 나타낸다.
아래의 표 1처럼, 비교예 1 내지 3에서는 각각, 레이저를 조사하기 전과 후에 있어 개방전압이 각각 4(mV), 6(mv), 6(mV)씩 떨어진 반면에, 실험예 1 내지 3에서는 각각, 3(mV), 3(mV), 2(mV)씩 떨어지는 것으로 실험된 바, 실험예가 비교예와 비교해 효과적으로 데미지를 줄이는 것을 알 수 있다.
비교예 실험예
1 4(mV) 3(mV)
2 6(mV) 3(mV)
3 6(mV) 2(mV)
다음으로, 도 3j에 도시한 것처럼, 후면 보호막(192)의 개구부(H)를 통하여 에미터부(121)에 연결되는 제1 전극(141)을 형성하고, 후면 보호막(192)의 개구부(H)를 통하여 후면 전계부(172)에 연결되는 제2 전극(142)을 형성할 수 있다.
여기서, 제1 전극(141) 및 제2 전극(142)을 형성하는 방법으로는 스크린 프린팅 방법과 도금(plating) 방법 등 어느 방법을 사용해도 무방하다. 그러나 얼라인 문제 및 공정 과정 중 반도체 기판(110)의 특성(예를 들어, 캐리어의 라이프 타임(life time))에 미치는 영향을 고려하면, 도금 방법으로 제1 전극(141)과 제2 전극(142)을 형성하는 것이 바람직하다.
한편, 제1 전극(141) 및 제2 전극(142)은 후면 보호막(192)의 일부분과 중첩되어 형성될 수 있다.
이하의 도 6 및 도 7은 본 발명이 적용되는 태양 전지의 다른 실시예를 설명하기 위한 도이다.
도 6은 본 발명의 제2 실시예에 따른 태양 전지(2)를 설명한다.
도 6에 도시된 태양 전지(2)는 반도체 기판(110)의 제1 면 및 제2 면을 통해 빛이 각각 입사되는 양면 수광형 태양 전지(bifacial solar cell)로써, 제1 면 및 제2 면을 통해 입사된 빛을 이용하여 전류를 생산할 수 있다. 이에 따라, 반도체 기판(110)의 전면에는 제1 전극(140)이 형성되고, 반도체 기판(110)의 후면에는 제2 전극(150)이 형성될 수 있다.
도 6에 도시한 바와 같이 도 1 및 도 2와 다르게, 제1 전극(140)이 제1 방향(x)으로 길게 뻗은 전면 핑거(141)뿐만 아니라, 전면 핑거(141)의 길이 방향과 교차하는 방향인 제2 방향(y)으로 길게 뻗은 전면 버스바(142)를 구비할 수도 있다.
또한, 제2 전극(150)은 반도체 기판(110)의 후면 위에 서로 이격되어 위치하며 제1 방향(x)으로 길게 뻗은 후면 핑거(151)와, 후면 핑거(151)와 길이 방향으로 교차하는 제2 방향(y)으로 길게 뻗은 후면 버스바(153)를 구비할 수 있다.
예를 들어, 후면 핑거(151)는 제1 전극(140)의 전면 핑거(141)에 대응하는 위치에 형성되고, 후면 버스바(153)는 제1 전극(140)의 전면 버스바(142)에 대응하는 위치에 형성될 수 있다.
반도체 기판(110)의 전면에 위치한 제1 보호막(190)에는 레이저 어블레이션을 이용하여 복수의 제1 개구부(H1a, H1b)를 형성하고, 반도체 기판(110)의 후면에 위치한 제2 보호막(192)에는 레이저 어블레이션을 이용하여 복수의 제2 개구부(H2a, H2b)를 형성할 수 있다.
이에 따라, 제1 개구부(H1a, H1b)에 의해 노출된 에미터부(120)에는 제1 전극(140)을 형성하고, 제2 개구부(H2a, H2b)에 의해 노출된 후면 전계부(170)에는 제2 전극(150)을 형성하여 태양전지(2)를 완성할 수 있다.
도 7은 본 발명의 제3 실시예에 따른 태양 전지(3)를 설명한다.
도 7에 도시된 태양 전지(3)는 PERC(Passivated Emitter and Rear Cell)일 수 있다.
도 7에 도시한 바와 같이 도 1 및 도 2와 다르게, 반도체 기판(110)의 전면에 에미터부(120)와 전기적으로 연결되어 있는 복수의 전면 전극(141), 복수의 전면 전극(141)과 연결되어 있고 복수의 전면 전극(141)과 교차하는 방향으로 뻗어 있는 복수의 전면전극용 집전부(142)를 구비할 수 있다.
또한, 반도체 기판(110)의 후면에 보호막(190) 위에 위치하고 기판(110)과 전기적으로 연결되어 있는 복수의 후면 전극(151)을 구비하는 후면전극용 도전층(155), 보호막(190) 위에 위치하며, 후면전극용 도전층(155)과 전기적으로 연결되어 있는 복수의 후면전극용 집전부(162), 복수의 후면 전극(151)과 기판(110) 사이에 위치하는 복수의 후면 전계부(170)를 구비할 수 있다.
이때, 보호막(190)은 적어도 하나의 홀이 형성되고, 진성 실리콘(i-Si)을 함유할 수 있다.
이에, 반도체 기판(110)의 전면에 위치한 반사 방지막(130)에는 레이저 어블레이션을 이용하여 복수의 제3 개구부(H3a, H3b)를 형성하고, 반도체 기판(110)의 후면에 위치한 보호막(190)에는 레이저 어블레이션을 이용하여 복수의 제4 개구부(H4) 를 형성할 수 있다.
이에 따라, 제3 개구부(H3a, H3b)에 의해 노출된 에미터부(120)에는 복수의 전면 전극(141)과 복수의 전면전극용 집전부(142)를 형성하고, 제4 개구부(H4)에 의해 노출된 반도체 기판(110)의 후면에는 후면전극용 도전층(155)을 형성하여 태양전지(3)를 완성할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (20)

  1. 제1 도전성 타입의 불순물을 함유하는 반도체 기판의 후면에 제어 패시베이션막을 형성하는 단계;
    상기 제어 패시베이션막 상에 상기 제1 도전성과 반대되는 제2 도전성 타입의 불순물을 함유하는 에미터부 및 상기 제1 도전성 타입의 불술물을 함유하는 후면 전계부를 형성하는 단계;
    상기 에미터부 및 상기 후면 전계부 상에 보호막을 형성하는 단계;
    연속적으로 균등한 세기를 갖는 펄스 형태 레이저를 이용하여 상기 보호막에 제1 개구부 및 제2 개구부를 형성하는 단계;
    상기 제1 개구부를 통하여 상기 에미터부와 전기적 및 물리적으로 연결되는 제1 전극을 형성하는 단계; 및
    상기 제2 개구부를 통하여 상기 후면 전계부와 전기적 및 물리적으로 연결되는 제2 전극을 형성하는 단계;
    를 포함하는 태양 전지 제조 방법.
  2. 제1항에 있어서,
    상기 제1 개구부 및 제2 개구부는 상기 펄스 형태 레이저를 레이저 어블레이션(laser ablation) 방법에 의해 형성되는 것을 특징으로 하는 태양 전지 제조 방법.
  3. 제2항에 있어서,
    상기 레이저의 펄스 수는 1-8개인 태양 전지 제조 방법.
  4. 제3항에 있어서,
    상기 레이저의 펄스 수는 2-4개인 태양 전지 제조 방법.
  5. 제2항에 있어서,
    상기 레이저의 에너지는 0.1J/㎠ 내지 3J/㎠인 태양 전지 제조 방법.
  6. 제2항에 있어서,
    상기 레이저의 펄스 폭은 10ps 내지 15ps인 태양 전지 제조 방법.
  7. 제2항에 있어서,
    상기 레이저의 펄스 갭은 20ns인 태양 전지 제조 방법.
  8. 제1항에 있어서,
    상기 보호막은 실리콘 산화물(SiOx)로 이루어진 제1 보호막 및 실리콘 질화막(SiNx)으로 이루어진 제2 보호막을 포함하는 태양 전지 제조 방법.
  9. 제1항에 있어서,
    상기 보호막은 상기 개구부를 통해 상기 에미터부 및 상기 후면 전계부의 일부를 노출하는 태양 전지 제조 방법.
  10. 제1항에 있어서,
    상기 보호막은 상기 반도체 기판의 후면 중 상기 제1 전극과 상기 에미터부가 연결되는 부분 및 상기 제2 전극과 상기 후면 전계부가 연결되는 부분을 제외한 나머지 영역에 형성되는 태양 전지 제조 방법.
  11. 제1항에 있어서,
    상기 제어 패시베이션막 상에 진성 반도체층을 형성하는 단계를 더 포함하고,
    상기 에미터부와 상기 후면 전계부는 상기 진성 반도체층에 형성되는 태양 전지 제조 방법.
  12. 제1항에 있어서,
    상기 진성 반도체층은 다결정 실리콘을 포함하는 태양전지 제조 방법.
  13. 제1항에 있어서,
    상기 에미터부와 상기 후면 전계부는 레이저 도핑(laser doping), 레이저 패터닝(laser patterning), 그리고 확산 방지막을 이용한 공정 중 하나로 형성되는 태양전지 제조 방법.
  14. 제1 도전성 타입의 불술물을 함유하는 반도체 기판에 상기 제1 도전성 타입의 불술물을 함유하는 후면 전계부와 상기 제1 도전성과 반대되는 제2 도전성 타입의 불순물을 함유하는 에미터부를 형성하는 단계;
    상기 에미터부와 상기 후면 전계부 위로 보호막을 형성하는 단계;
    서로 균등한 세기를 갖는 제1 펄스와 제2 펄스를 갖는 펄스 형태 레이저를 이용해서 상기 보호막에 제1 개구부 및 제2 개구부를 형성하는 단계;
    상기 제1 개구부에 상기 에미터부와 연결되는 제1 전극을 형성하는 단계; 그리고,
    상기 제2 개구부에 상기 후면 전계부와 연결되는 제2 전극을 형성하는 단계;
    를 포함하는 태양전지 제조 방법.
  15. 제1 도전성 타입의 불술물을 함유하는 반도체 기판에 상기 제1 도전성 타입의 불술물을 함유하는 후면 전계부와 상기 제1 도전성과 반대되는 제2 도전성 타입의 불순물을 함유하는 에미터부를 형성하는 단계;
    상기 에미터부와 상기 후면 전계부 중 적어도 하나 위로 보호막을 형성하는 단계;
    상기 보호막에 펄스 형태 레이저를 이용해서 개구부를 형성하는 단계; 그리고,
    상기 에미터부와 상기 후면 전계부 중 적어도 하나와 전기적 및 물리적으로 연결되는 전극을 형성하는 단계를 포함하고,
    상기 펄스 형태 레이저의 개수는 복수 개이고,
    상기 복수 개의 펄스들 중 제1 펄스와 제2 펄스는 서로 균등한 세기를 갖는 태양전지 제조 방법.
  16. 제15항에 있어서,
    상기 개구부는 상기 펄스 형태 레이저를 통한 레이저 어블레이션(laser ablation) 방법에 의해 형성되는 태양 전지 제조 방법.
  17. 제15항에 있어서,
    상기 레이저의 펄스 수는 1-8개인 태양 전지 제조 방법.
  18. 제17항에 있어서,
    상기 레이저의 펄스 수는 2-4개인 태양 전지 제조 방법.
  19. 제15항에 있어서,
    상기 레이저의 에너지는 0.1J/㎠ 내지 3J/㎠인 태양 전지 제조 방법.
  20. 제15항에 있어서,
    상기 레이저의 펄스 폭은 10ps 내지 15ps이고, 상기 레이저의 펄스 갭은 20ns인 태양 전지 제조 방법.
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