KR20190008390A - 태양 전지 및 이의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 태양 전지는, 엣지 영역과 상기 엣지 영역 사이에 배치된 셀 영역을 각각 포함하는, 제1 면과 상기 제1 면과 대향하는 제2 면을 포함하는 반도체 기판; 상기 반도체 기판의 상기 제1 면의 셀 영역에 배치된 제1 패시베이션막; 상기 제1 패시베이션막 상에 배치된 제1 도전형 반도체층; 및 상기 제1 도전형 반도체층 상에 배치된 제1 전극을 포함하고, 상기 반도체 기판의 상기 엣지 영역의 제1 면은 노출될 수 있다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}
*본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는, 구조를 개선한 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.
한편, 태양 전지의 제조 방법은 반도체 기판을 분할하는 공정을 포함한다. 이러한 반도체 기판 분할 공정에는 레이저를 이용한 분할 공정이 사용될 수 있는데, 레이저를 이용한 분할 공정에서 레이저로 인한 태양 전지의 열화가 문제된다.
본 발명은 높은 효율을 가질 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
상술한 기술적 과제를 해결하기 위하여, 본 발명에 따른 태양 전지는, 제1 엣지 영역, 제2 엣지 영역 및 상기 제1 및 제2 엣지 영역 사이에 배치된 셀 영역을 각각 포함하는, 제1 면과 상기 제1 면과 대향하는 제2 면을 포함하는 반도체 기판; 상기 반도체 기판의 상기 제1 면의 셀 영역에 배치된 제1 패시베이션막; 상기 제1 패시베이션막 상에 배치된 제1 도전형 반도체층; 및 상기 제1 도전형 반도체층 상에 배치된 제1 전극을 포함하고, 상기 반도체 기판의 상기 제1 면의 제1 엣지 영역은 노출되고, 노출된 상기 제1 면의 엣지 영역에서, 상기 반도체 기판은 깊이 방향에 따라 균일한 도핑 농도를 가질 수 있다.
상술한 기술적 과제를 해결하기 위하여, 본 발명에 따른 태양 전지 제조 방법은, 복수 개의 셀 부분과 상기 복수 개의 셀 부분 사이에 배치되는 스크라이빙 부분을 포함하는 반도체 기판 상에, 상기 스크라이빙 부분에 마스크을 배치하고, 상기 반도체 기판과 상기 마스크 상에, 제1 도전형 영역을 형성하고, 상기 제1 도전형 영역 상에, 상기 도전형 영역과 전기적으로 연결되는 제1 전극을 형성하고, 상기 마스크층을 제거하여, 상기 마스크층 상에 배치된 상기 제1 도전형 영역의 일부를 제거하고, 상기 스크라이빙 부분을 따라 상기 반도체 기판을 분할하는 것을 포함할 수 있다.
본 실시예에 따르면, 웨이퍼 상에 완성된 셀의 커팅 시에, 커팅용 레이저의 열로 인한 태양 전지의 열화를 방지할 수 있다. 또한, 커팅 시에 발생할 수 있는 불순물을 최소화하여, 상기 불순물로 인해 발생할 수 있는 태양 전지의 불량을 방지할 수 있다.
도 1은 본 발명의 몇몇 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2 내지 도 11은 본 발명의 몇몇 실시예에 따른 태양 전지 제조 방법을 설명하기 위한 단면도 및 평면도들이다.
도 12는 본 발명의 몇몇 실시예에 따른 태양 전지를 도시한 단면도이다.
도 13 내지 도 18은 본 발명의 몇몇 실시예에 따른 태양 전지 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 19는 본 발명의 몇몇 실시예에 따른 태양 전지를 도시한 단면도이다.
도 20 내지 도 23은 본 발명의 몇몇 실시예에 따른 태양 전지 제조 방법을 설명하기 위한 단면도 및 평면도들이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는 바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 몇몇 실시예에 따른 태양 전지를 상세하게 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 태양 전지를 도시한 단면도이다.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는 베이스 영역(10)을 포함하는 반도체 기판(110)과, 반도체 기판(110)의 제1 면 위에 형성되는 제1 패시베이션막(52)과, 반도체 기판(110)의 제2 면 위에 형성되는 제2 패시베이션막(54)과, 반도체 기판(110)의 제1 면 쪽에서 제1 패시베이션막(52) 위에 형성되는 제1 도전형 영역(20)과, 반도체 기판(110)의 제2 면 쪽에서 제2 패시베이션막(54) 위에 형성되는 제2 도전형 영역(30)과, 제1 도전형 영역(20)에 전기적으로 연결되는 제1 전극(42)과, 제2 도전형 영역(30)에 전기적으로 연결되는 제2 전극(44)을 포함할 수 있다. 상기 제1 면과 상기 제2 면은 서로 대향하는 면일 수 있으며, 상기 제1 면은 태양 전지(100)의 입사면일 수 있으나, 본 발명의 기술적 특징이 이에 제한되는 것은 아니다.
본 실시예에 있어서, 반도체 기판(110)의 제1 면과 제2 면 각각은 제1 및 제2 엣지 영역(EA1, EA2)와 제1 및 제2 엣지 영역(EA1, EA2) 사이에 배치된 셀 영역(CA)를 포함한다. 제1 및 제2 엣지 영역(EA1, EA2) 각각은 반도체 기판(110)의 상기 제1 면과 상기 제2 면을 연결하는 측면(NS)과 인접한 영역일 수 있다.
본 실시예에 있어서, 반도체 기판(110)의 제1 면의 제1 및 제2 엣지 영역(EA1, EA2)에는 도전형 영역이나 패시베이션막과 같은 구성이 배치되지 않는 영역일 수 있고, 반도체 기판(110)의 제1 면의 셀 영역(CA)는 도전형 영역이나 패시베이션막과 같은 반도체층이 배치된 영역일 수 있다. 따라서, 본 실시예에 있어서, 반도체 기판(110)은 제1 면의 제1 및 제2 엣지 영역(EA1, EA2)을 통해 노출될 수 있다. 또한, 반도체 기판(110)의 제1 및 제2 엣지 영역(EA1, EA2)는 깊이 방향에 따라 동일한 도핑 농도를 가질 수 있으며, 제1 면의 제1 및 제2 엣지 영역(EA1, EA2)과 제2 면의 제1 및 제2 엣지 영역(EA1, EA2)에서 반도체 기판(110)의 결정 구조는 서로 다를 수 있다. 이와 관련된 보다 상세한 내용은 후술한다.
반도체 기판(110)은 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(110)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 반도체 기판(110)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 반도체 기판(110)이 단결정 반도체(예를 들어, 단결정 실리콘)로 구성되면, 태양 전지(100)가 단결정 반도체 태양 전지(예를 들어, 단결정 실리콘 태양 전지)를 구성하게 된다. 이와 같이 결정성이 높아 결함이 적은 결정질 반도체로 구성되는 반도체 기판(110)을 기반으로 하는 태양 전지(100)가 우수한 전기적 특성을 가질 수 있다.
본 실시예에서는 반도체 기판(110)에 별도의 도핑 영역이 형성되지 않고 반도체 기판(110)이 베이스 영역(10)만으로 구성될 수 있다. 이와 같이 반도체 기판(110)에 별도의 도핑 영역이 형성되지 않으면, 도핑 영역을 형성할 때 발생할 수 있는 반도체 기판(110)의 손상, 결함 증가 등이 방지되어 반도체 기판(110)이 우수한 패시베이션 특성을 가질 수 있다. 이에 의하여 반도체 기판(110)의 표면에서 발생하는 표면 재결합을 최소화할 수 있다.
본 실시예에서 반도체 기판(110) 또는 베이스 영역(10)은 베이스 도펀트인 제1 도전형 도펀트가 낮은 도핑 농도로 도핑되어 제1 도전형을 가질 수 있다. 이때, 반도체 기판(110) 또는 베이스 영역(10)은 이와 동일한 도전형을 가지는 제1 도전형 영역(20)보다 낮은 도핑 농도, 높은 저항 또는 낮은 캐리어 농도를 가질 수 있다.
반도체 기판(110)의 제1 면 및/또는 제2 면은 반사를 방지할 수 있도록 텍스처링(texturing)을 가질 수 있다. 이에 의하여 반도체 기판(110)의 제1 면 및 제2 면으로 입사하는 광의 반사를 모두 방지할 수 있어, 본 실시예와 같은 양면 수광형(bi-facial) 구조를 가지는 태양 전지(100)에서의 광 손실을 효과적으로 감소할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(110)의 제1 면 또는 제2 면 중 어느 하나에만 텍스처링(texturing)이 형성되는 것도 가능하다.
상술한 바와 같이, 반도체 기판(110)의 제1 면과 제2 면 각각은 제1 및 제2 엣지 영역(EA1, EA2)과 제1 및 제2 엣지 영역(EA1, EA2) 사이에 배치된 셀 영역(CA)를 포함한다. 반도체 기판(110)의 제1 면의 제1 및 제2 엣지 영역(EA1, EA2)은 노출되어, 손상 영역을 포함할 수 있다. 상기 손상 영역은 레이저 조사로 인한 손상 영역일 수 있다. 한편, 반도체 기판(110)의 제1 면과 제2 면 각각이 포함하는 제1 및 제2 엣지 영역(EA1, EA2)은 태양 전지(100)을 평면에서 바라볼 때, 서로 연결될 수 있다.
또한, 반도체 기판(110)의 제1 면의 제1 및 제2 엣지 영역(EA1, EA2)과 제2 면의 제1 및 제2 엣지 영역(EA1, EA2)의 결정 구조는 서로 다를 수 있다, 구체적으로, 반도체 기판(110)의 제1 면의 제1 및 제2 엣지 영역(EA1, EA2)의 결정 구조가 제2 면의 제1 및 제2 엣지 영역(EA1, EA2)의 결정 구조 보다 클 수 있다. 이는 웨이퍼 스크라이빙을 위한 레이저 조사를 통해 구현될 수 있다. 즉, 반도체 기판(110)의 제1 면을 통해 레이저 스크라이빙을 시도하는 경우, 제1 면의 제1 및 제2 엣지 영역(EA1, EA2)는 레이저 조사로 인해 손상 영역이 형성되며, 상기 손상 영역에서의 결정 구조는 제2 면의 제1 및 제2 엣지 영역(EA1, EA2)의 결정 구조 보다 커질 수 있다.
한편, 본 발명에 있어서, 반도체 기판(110)의 제1 면의 제1 및 제2 엣지 영역(EA1, EA2)에서 도핑 농도는 깊이에 따라 일정할 수 있다. 이는 본 발명의 제조 방법에서 돌출되는 구조적인 특징이며 보다 상세한 설명은 후술되는 제조 방법의 설명을 통해 설명한다.
반도체 기판(110)의 제1 면 위에는 제1 패시베이션막(52)이 형성되고, 반도체 기판(110)의 제2 면 위에는 제2 패시베이션막(54)이 형성된다. 이에 의하여 반도체 기판(110)의 제1 면 및 제2 면을 각기 패시베이션할 수 있다.
본 실시예에 있어서, 반도체 기판(110)의 제1 면의 제1 및 제2 엣지 영역(EA1, EA2)에는 제1 패시베이션막(52)이 미형성될 수 있다. 다만, 본 발명이 기술적 사상이 이에 제한되는 것은 아니며, 본 발명의 또 다른 실시예에서 제1 패시베이션막(52)는 제1 면의 제1 및 제2 엣지 영역(EA1, EA2)으로 연장되어, 제1 면의 제1 및 제2 엣지 영역(EA1, EA2)을 덮을 수 있다. 보다 상세한 내용은 후술한다.
본 명세서에서는 제1 패시베이션막(52) 및 제2 패시베이션막(54)이라는 용어를 사용하였으나, 제1 패시베이션막(52) 및/또는 제2 패시베이션막(54)이 터널링막으로서의 역할도 수행할 수 있다. 즉, 제1 및 제2 패시베이션막(52, 54)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 제1 및 제2 패시베이션막(52, 54)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 제1 및 제2 패시베이션막(52, 54)을 각기 통과할 수 있도록 한다. 일 예로, 제1 및 제2 패시베이션막(52, 54)이 진성 비정질 반도체를 포함할 수 있다. 예를 들어, 제1 및 제2 패시베이션막(52, 54)이 진성 비정질 실리콘(i-a-Si)층으로 이루어질 수 있다. 그러면, 제1 및 제2 패시베이션막(52, 54)이 반도체 기판(110)과 동일한 반도체 물질을 포함하여 유사한 특성을 가지기 때문에 반도체 기판(110)의 표면 특성을 좀더 효과적으로 향상할 수 있다. 이에 의하여 패시베이션 특성을 크게 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 및/또는 제2 패시베이션막(52, 54)이 진성 비정질 실리콘 탄화물(i-a-SiCx)층 또는 제1 및 제2 패시베이션막(52, 54)이 진성 비정질 실리콘 산화물(i-a-SiOx)층을 포함할 수도 있다.
이때, 제1 및 제2 패시베이션막(52, 54)은 반도체 기판(110)의 제1 면 및 제2 면에 각기 전체적으로 형성될 수 있다. 이에 따라 반도체 기판(110)의 제1 면 및 제2 면을 전체적으로 패시베이션할 수 있고, 별도의 패터닝 없이 쉽게 형성될 수 있다. 제1 및 제2 패시베이션막(52, 54) 각각은 2 내지 8nm의 두께를 가질 수 있다.
제1 패시베이션막(52) 위에는 제1 도전형을 가지는 제1 도전형 영역(20)이 형성될 수 있다. 그리고 제2 패시베이션막(54) 위에는 제1 도전형과 반대되는 제2 도전형을 가지는 제2 도전형 영역(30)이 위치할 수 있다.
본 발명에 있어서, 제1 도전형 영역(20)은 반도체 기판(110)의 제1 면의 제1 및 제2 엣지 영역(EA1, EA2)에는 미형성되고, 제1 면의 셀 영역(CA)에는 형성된다. 이와 달리, 제2 도전형 영역(30)은 반도체 기판(110)의 제2 면의 제1 및 제2 엣지 영역(EA1, EA2)과 셀 영역(CA) 모두에 형성될 수 있다.
제1 도전형 영역(20)은 제1 도전형 도펀트를 포함하여 제1 도전형을 가지는 영역일 수 있다. 그리고 제2 도전형 영역(30)은 제2 도전형 도펀트를 포함하여 제2 도전형을 가지는 영역일 수 있다. 일 예로, 제1 도전형 영역(20)이 제1 패시베이션막(52)에 접촉하고 제2 도전형 영역(30)이 제2 패시베이션막(54)에 접촉할 수 있다. 그러면, 태양 전지(100)의 구조가 단순화되고 제1 및 제2 패시베이션막(52, 54)의 터널링 효과가 최대화될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
제1 도전형 영역(20) 및 제2 도전형 영역(30)이 반도체 기판(110) 위에서 반도체 기판(110)과 별개로 형성되므로, 반도체 기판(110) 위에서 쉽게 형성될 수 있도록 제1 도전형 영역(20) 및 제2 도전형 영역(30)이 반도체 기판(110)과 다른 물질 및/또는 결정 구조를 가질 수 있다.
예를 들어, 제1 도전형 영역(20) 및 제2 도전형 영역(30) 각각은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체 등에 제1 또는 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 그러면 제1 도전형 영역(20) 및 제2 도전형 영역(30)이 간단한 공정에 의하여 쉽게 형성될 수 있다. 이때, 상술한 바와 같이 제1 및 제2 패시베이션막(52, 54)이 진성 비정질 반도체(일 예로, 진성 비정질 실리콘)으로 구성되면, 우수한 접착 특성, 우수한 전기 전도도 등을 가질 수 있다.
그리고 제1 또는 제2 도전형 도펀트로 사용되는 p형 도펀트로는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 들 수 있고, n형 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 들 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 도펀트가 제1 또는 제2 도전형 도펀트로 사용될 수 있다.
일 예로, 제1 도전형을 가지는 반도체 기판(110)과 제1 도전형 영역(20)이 n형을 가질 수 있고, 제2 도전형 영역(30)이 p형을 가질 수 있다. 이에 의하면, 반도체 기판(110)이 n형을 가져 캐리어의 수명(life time)이 우수할 수 있다. 이 경우에 반도체 기판(110)과 제1 도전형 영역(20)이 n형 도펀트로 인(P)을 포함할 수 있고, 제2 도전형 영역(30)이 p형 도펀트로 보론(B)을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 도전형을 가지는 반도체 기판(110)과 제1 도전형 영역(20)이 p형을 가질 수 있고, 제2 도전형 영역(30)이 n형을 가질 수도 있다.
본 실시예에서 제1 도전형 영역(20) 및 제2 도전형 영역(30)은 각기 비정질 실리콘(a-Si)층, 비정질 실리콘 산화물(a-SiOx)층, 비정질 실리콘 탄화물(a-SiCx)층 중 적어도 하나를 포함할 수 있다.
이때, 제1 도전형 영역(20) 또는 제2 도전형 영역(30)에 적용되는 비정질 실리콘(a-Si)층, 비정질 실리콘 산화물(a-SiOx)층, 비정질 실리콘 탄화물(a-SiCx)층은 제1 또는 제2 도전형 도펀트로 도핑될 수 있다.
이 중에서 비정질 실리콘 산화물층, 비정질 실리콘 탄화물층은 높은 에너지 밴드갭을 가져 에너지 밴드 벤딩이 충분히 일어나도록 하여 캐리어를 선택적으로 통과시킬 수 있다.
그리고 제2 도전형 영역(30)이 비정질 실리콘층, 비정질 실리콘 산화물층 및 비정질 실리콘 탄화물층 중 적어도 하나를 포함할 수 있다. 제2 도전형 영역(30)은 반도체 기판(110)과 pn 접합(또는 제2 패시베이션막(54)을 사이에 둔 pin 접합)을 형성하여 광전 변환에 직접 관여하는 층이므로, 반도체 기판(110)과 동일한 반도체 물질(즉, 실리콘)을 포함하여 유사한 특성을 가지도록 하여 캐리어의 이동이 좀더 효과적으로 이루어지도록 할 수 있다.
한편, 제1 도전형 영역(20) 또는 제2 도전형 영역(30)은 금속 화합물, 예를 들어 금속 산화물층으로 구성될 수 있다.
일 예로, 제1 도전형 영역(32)로 사용될 수 있는 금속 화합물층으로는 몰리브덴 산화물로 구성되는 몰리브덴 산화물층, 텅스텐 산화물(일 예로, WO3)로 구성되는 텅스텐 산화물층, 바나듐 산화물(일 예로, V2Ox) 로 구성되는 바나듐 산화물층, 티타늄 산화물(일 예로, TiO2)로 구성되는 티타늄 산화물층, 니켈 산화물(일 예로, NiO)로 구성되는 니켈 산화물층, 구리 산화물(CuO)로 구성되는 구리 산화물층, 레늄 산화물(일 예로, ReO3,)로 구성되는 레늄 산화물층, 탄탈 산화물(일 예로, TaOx)로 구성되는 탄탈 산화물층 및 하프늄 산화물(일 예로, HfO2)로 구성되는 하프늄 산화물층 중 적어도 하나일 수 있다.
특히, 제1 도전형 영역(32)이 몰리브덴 산화물층 또는 텅스텐 산화물층을 포함하면 정공을 선택적으로 수집하는 효과가 우수할 수 있다. 한편, 제2 도전형 영역(34)로 사용될 수 있는 금속 화합물층으로는 티타늄 산화물(일 예로, TiO2)로 구성되는 티타늄 산화물층, 아연 산화물(일 예로, ZnO)로 구성되는 아연 산화물층, 주석 산화물(일 예로, SnO2)로 구성되는 주석 산화물층 및 지르코늄 산화물(일 예로, ZrO)로 구성된 지르코늄 산화물층 중 적어도 하나를 포함하는 금속 산화물층일 수 있다.
특히, 제2 도전형 영역(34)이 티타늄 산화물층을 포함하면 전자를 선택적으로 수집하는 효과가 우수할 수 있다.
다만, 제1 도전형 영역(20) 또는 제2 도전형 영역(30)이 포함하는 금속 산화물이 상술한 금속 산화물로 한정되는 것은 아니며, 제1 도전형 영역(20)이 상술한 제2 도전형 영역(30)이 포함하는 금속 산화물을, 제2 도전형 영역(30)이 상술한 제1 도전형 영역(20)이 포함하는 금속 산화물을 포함할 수도 있다.
제1 및 제2 도전형 영역(20, 30) 각각은 5 내지 15nm의 두께를 가질 수 있다.
제1 도전형 영역(20) 위에는 이에 전기적으로 연결되는 제1 전극(42)이 위치(일 예로, 접촉)하고, 제2 도전형 영역(30) 위에는 이에 전기적으로 연결되는 제2 전극(44)이 위치(일 예로, 접촉)한다.
제1 전극(42)은 제1 도전형 영역(20) 위에 차례로 적층되는 제1 투명 전극층(421) 및 제1 금속 전극층(422)을 포함할 수 있다.
여기서, 제1 투명 전극층(421)은 제1 도전형 영역(20) 위에서 전체적으로 형성(일 예로, 접촉)될 수 있다. 전체적으로 형성된다고 함은, 빈 공간 또는 빈 영역 없이 제1 도전형 영역(20)의 전체를 덮는 것뿐만 아니라, 불가피하게 일부 부분이 형성되지 않는 경우를 포함할 수 있다. 이와 같이 제1 투명 전극층(421)이 제1 도전형 영역(20) 위에 전체적으로 형성되면, 캐리어가 제1 투명 전극층(421)을 통하여 쉽게 제1 금속 전극층(422)까지 도달할 수 있어, 수평 방향에서의 저항을 줄일 수 있다. 비정질 반도체층 등으로 구성되는 제1 도전형 영역(20)의 결정성이 상대적으로 낮아 캐리어의 이동도(mobility)가 낮을 수 있으므로, 제1 투명 전극층(421)을 구비하여 캐리어가 수평 방향으로 이동할 때의 저항을 저하시키는 것이다.
이와 같이 제1 투명 전극층(421)이 제1 도전형 영역(20) 위에서 전체적으로 형성되므로 광을 투과할 수 있는 물질(투과성 물질)로 구성될 수 있다. 즉, 제1 투명 전극층(421)은 투명 전도성 물질로 이루어져서 광의 투과를 가능하게 하면서 캐리어를 쉽게 이동할 수 있도록 한다. 이에 따라 제1 투명 전극층(421)을 제1 도전형 영역(20) 위에 전체적으로 형성하여도 광의 투과를 차단하지 않는다.
일 예로, 제1 투명 전극층(421)은 인듐-틴 산화물(indium tin oxide, ITO), 알루미늄-아연 산화물(aluminum zinc oxide, AZO), 보론-아연 산화물(boron zinc oxide, BZO), 인듐-텅스텐 산화물(indium tungsten oxide, IWO) 및 인듐-세슘 산화물(indium cesium oxide, ICO) 중 적어도 하나를 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 투명 전극층(421) 그 외의 다양한 물질을 포함할 수 있다.
이때, 본 실시예의 제1 투명 전극층(421)은 상술한 물질을 주요 물질로 하면서 수소를 포함할 수 있다. 즉, 제1 투명 전극층(421)은 수소를 포함하는, 인듐-틴 산화물(ITO:H), 수소를 포함하는 알루미늄-아연 산화물(AZO:H), 수소를 포함하는 보론-아연 산화물(BZO:H), 수소를 포함하는 인듐-텅스텐 산화물(IWO:H) 및 수소를 포함하는 인듐-세슘 산화물(ICO:H) 중 적어도 하나를 포함할 수 있다.
제1 투명 전극층(421)은 증착에 의하여 형성될 수 있는데, 증착 시에 수소 가스를 함께 주입하면 제1 투명 전극층(421)에 수소가 포함될 수 있다. 이와 같이 제1 투명 전극층(421)이 수소를 포함하면 전자 또는 정공의 이동도(mobility)가 개선될 수 있으며 투과도가 향상될 수 있다.
본 실시예에서는 제1 투명 전극층(421) 위에 패턴을 가지는 제1 금속 전극층(422)이 형성될 수 있다. 일 예로, 제1 금속 전극층(422)은 제1 투명 전극층(421)에 접촉 형성되어 제1 전극(42)의 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 투명 전극층(421)과 제1 금속 전극층(422) 사이에 별도의 층이 존재하는 등의 다양한 변형이 가능하다.
제1 투명 전극층(421) 위에 위치하는 제1 금속 전극층(422)은 제1 투명 전극층(421)보다 우수한 전기 전도도를 가지는 물질로 구성될 수 있다. 이에 의하여 제1 금속 전극층(422)에 의한 캐리어 수집 효율, 저항 저감 등의 특성을 좀더 향상할 수 있다. 일 예로, 제1 금속 전극층(422)은 우수한 전기 전도도를 가지는 불투명한 또는 제1 투명 전극층(421)보다 투명도가 낮은 금속으로 구성될 수 있다.
이와 같이 제1 금속 전극층(422)은 불투명하거나 투명도가 낮아 광의 입사를 방해할 수 있으므로 쉐이딩 손실(shading loss)를 최소화할 수 있도록 일정한 패턴을 가질 수 있다. 이에 의하여 제1 금속 전극층(422)이 형성되지 않은 부분으로 광이 입사할 수 있도록 한다. 제1 금속 전극층(422)의 평면 형상은 도 7를 참조하여 추후에 좀더 상세하게 설명한다.
제2 전극(44)은 제2 도전형 영역(30) 위에 차례로 적층되는 제2 투명 전극층(441) 및 제2 금속 전극층(442)을 포함할 수 있다. 제2 전극(44)이 제2 도전형 영역(30) 위에 위치한다는 점을 제외하고는 제2 전극(44)의 제2 투명 전극층(441) 및 제2 금속 전극층(442)의 역할, 물질, 형상 등이 제1 전극(42)의 제1 투명 전극층(421) 및 제1 금속 전극층(422)의 역할, 물질, 형상 등과 동일하므로 이에 대한 설명이 그대로 적용될 수 있다.
본 실시예에서 제1 및 제2 전극(42, 44)에서 제1 금속 전극층(422, 442)은 전도성 물질과 수지(바인더, 경화제, 첨가제)을 포함할 수 있다. 전도성 물질로는 은(Ag), 알루미늄(Al), 구리(Cu) 등을 포함할 수 있으며, 수지로는 셀룰오스계 또는 페놀릭계 등의 바인더, 아민계 등의 경화제 등을 포함할 수 있다.
추가적으로 저온 소성(일 예로, 300도 이하의 공정온도의 소성)이 필요한 경우 유리 프릿을 구비하지 않을 수 있다. 한편, 제1 및 제2 금속 전극층(422, 442)이 도금에 의하여 형성될 수도 있다.
본 실시예에 있어서, 반도체 기판(110)의 제1 면의 제1 및 제2 엣지 영역(EA1, EA2)에는 반도체층이 형성되지 않아 노출될 수 있으며, 반도체 기판(110)의 제1 면의 제1 및 제2 엣지 영역(EA1, EA2)에서는 깊이 방향에 따라 균일한 불순물 도핑 농도를 가질 수 있다. 즉, 반도체 기판(110)의 제1 면의 표면은 제1 도전형 영역(20)이 포함하는 불순물이 확산되지 않아 태양 전지(100)의 신뢰성 및 효율을 향상시킬 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 본 발명의 다른 실시예에서는, 반도체 기판(110)의 제1 면의 제1 및 제2 엣지 영역(EA1, EA2) 상에 반도체층이 형성될 수 있다. 상세한 내용은 후술한다.
이어서, 본 발명의 몇몇 실시예에 따른 태양 전지 제조 방법을 도 2 내지 도 11을 통해 설명한다.
도 2 내지 도 11은 본 발명의 몇몇 실시예에 따른 태양 전지 제조 방법을 설명하기 위한 사시도 및 평면도들이다. 도 2는 상기 태양 전지의 제조 방법을 설명하기 위한 평면도이고, 도 3는 도 2의 A-A을 따라 절단한 단면도이다. 도 7은 상기 태양 전지의 제조 방법을 설명하기 위한 평면도이고, 도 8은 도 7을 도 2의 A-A와 동일한 방향으로 절단한 단면도이다. 도 9는 상기 태양 전지의 제조 방법을 설명하기 위한 평면도이고, 도 10은 도 9의 a-b를 따라 절단한 단면도이다.
도 2 및 도 3을 참조하면, 베이스 영역(10)을 포함하는 반도체 기판(110) 상에 마스크(120)을 배치한다. 마스크(120)은 엣지부((102)와 라인부(101)을 포함한다. 마스크층(120)의 엣지부(102)는 반도체 기판(110)의 테두리, 즉 엣지 부분에 배치될 수 있고, 라인부(101)은 반도체 기판(110)에서 추후 스크라이빙 공정이 수행될 영역, 즉 스크라이빙 부분에 배치될 수 있다.
본 실시예에 있어서, 마스크(120)은 두 개의 라인부(101)를 포함하는 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 따라서, 마스크(120)은 하나 또는 세 개 이상의 라인부(101)를 포함할 수 있으며, 이는 반도체 기판(110)을 분할하고자 하는 개수에 맞추어 적절히 조절될 수 있다.
마스크(120)은 구조적 강성을 가지는 다양한 물질 예를 들어, 경화성 고분자 물질 등으로 형성될 수 있으며, 추후 공정에서 마스크(120) 상에 배치된 반도체층을 마스크층(120) 상에 배치되지 않은 반도체층과 분리시킬 수 있는 강성을 가진 물질이라면 특별히 제한되지 않고 사용될 수 있다.
도 3을 다시 참조하면, 마스크(120)의 라인부(101)의 단면은 사각 형태일 수 있다. 마스크(120)의 단면이 사각 형상일 경우, 마스크(120) 상에 배치된 반도체층을 용이하게 분리시킬 수 있으나, 이에 제한되는 것은 아니며, 마스크(120)의 단면은 삼각형을 포함하는 다각형 구조 또는 원형일 수 있다. 또한, 라인부(101)의 폭은 4 내지 10mm일 수 있으나, 이에 제한되는 것은 아니다.
도 4를 참조하면, 반도체 기판(110)의 제1 면과 라인부(101) 상에 제1 패시베시션막(52)을 형성하고, 반도체 기판(110)의 제2 면 상에 제2 패시베이션막(54)를 형성한다.
제1 및 제2 패시베이션막(52, 54)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 및 제2 패시베이션막(52, 54)이 형성될 수 있다. 제1 및 제2 패시베이션막(52, 54)은 동시에 형성될 수도 있고 순차적으로 형성될 수도 있다
이어서, 도 5를 참조하면, 제1 및 제2 패시베이션막(52, 54) 위에 제1 도전형 영역(20) 및 제2 도전형 영역(30)을 형성한다. 좀더 구체적으로, 제1 패시베이션막(52) 위에 제1 도전형 영역(20)을 형성하고 제2 패시베이션막(52) 위에 제2 도전형 영역(30)을 형성한다.
제1 도전형 영역(20) 및 제2 도전형 영역(30)은, 일 예로, 증착법(예를 들어, 화학 기상 증착법(PECVD), 저압 화학 기상 증착법(LPCVD) 등)에 의하여 형성될 수 있다. 제1 또는 제2 도전형 도펀트는 제1 도전형 영역(20) 및 제2 도전형 영역(30)을 형성하는 반도체층을 성장시키는 공정에서 함께 포함되도록 할 수도 있고, 반도체층을 형성한 후에 이온 주입법, 열 확산법, 레이저 도핑법 등에 의하여 도핑될 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 도전형 영역(20) 및 제2 도전형 영역(30)이 형성될 수 있다. 제1 도전형 영역(20) 및 제2 도전형 영역(30)은 동시에 형성된 후에 도핑될 수도 있고 순차적으로 증착 및/또는 도핑될 수도 있다.
이어서, 도 6을 참조하면, 제1 도전형 영역(20) 및 제2 도전형 영역(30) 위에 제1 및 제2 전극(42, 44)를 형성한다. 구체적으로, 제1 도전형 영역(20) 및 제2 도전형 영역(30) 위에 제1 및 제2 투명 전극층(421, 441)을 형성하고, 제1 및 제2 투명 전극층(421, 441) 상에 제1 및 제2 금속 전극층(422, 421)을 형성한다.
제1 및 제2 투명 전극층(421, 441)은, 일 예로, 증착법(예를 들어, 화학 기상 증착법(PECVD)), 코팅법 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 및 제2 투명 전극층(421, 441)을 형성할 수 있다.
일 예로, 제1 및 제2 투명 전극층(421, 441)은 이들을 구성하는 주요 물질의 원료 물질과 함께 수소 기체(H2) 및 캐리어 기체(일 예로, 아르곤 기체(Ar) 또는 질소 기체(N2))를 혼합한 기체를 주입하여 형성될 수 있다. 그러면, 제1 및 제2 투명 전극층(421, 441) 내에 수소가 포함되어 이에 따른 효과를 구현할 수 있다.
제1 및 제2 투명 전극층(421, 441) 위에 제1 및 제2 금속 전극층(422, 442)을 형성한다.
이어서, 제1 도전형 영역(20) 및 제2 도전형 영역(30) 중 하나 위(좀더 구체적으로, 제1 및 제2 투명 전극층(421, 441) 중 하나 위)에 제1 저온 페이스트층을 형성하고 이를 건조하여 제1 및 제2 금속 전극층(422, 442) 중 하나를 형성하고, 제1 도전형 영역(20) 및 제2 도전형 영역(30) 중 다른 하나 위에 제2 저온 페이스트층을 형성하고 이를 건조하여 제1 및 제2 금속 전극층(422, 442) 중 다른 하나를 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 저온 페이스트층을 양측에서 동시에 형성한 후에 이를 함께 건조하는 것도 가능하다. 제
이어서, 도 7 및 8을 참조하면, 마스크(102)를 제거하여 반도체 기판(110)을 노출시킨다. 마스크(102)을 제거하면, 노출 공간(101a)이 형성된다. 마스크(102) 제거 시에, 마스크(102) 상에 배치된 제1 패시베이션막(52), 제1 도전형 영역(20) 및 제1 투명 전극층(421)의 일부가 함께 제거되므로, 노출 공간(101a)이 형성된다. 노출 공간(101a)를 통해 반도체 가판(110)이 노출되며, 노출 공간(101a)는 반도체 기판(110)의 스크라이빙 부분과 대응된다.
우선, 도 7을 참조하여, 제1 및 제2 금속 전극층(421, 441)을 설명한다.
도 7을 참조하면, 제1 및 제2 금속 전극층(422, 442)은 각기 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 라인(42a, 44a)을 포함할 수 있다. 도면에서는 핑거 라인(42a, 44a)이 서로 평행하며 반도체 기판(110)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 및 제2 금속 전극층(422, 442)은 각기 핑거 라인들(42a, 44a)과 교차하는 방향으로 형성되어 핑거 라인(42a, 44a)을 연결하는 버스바을 포함할 수 있다. 이러한 버스 바은 하나만 구비될 수도 있고, 핑거 라인(42a, 44a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 한편, 본 실시예에 있어서, 도면의 간략화를 위하여 상기 버스바는 도 7에서 생략하였다.
한편, 제1 금속 전극층(422) 형성 시에는, 노출 영역(101a) 상에 제1 금속 전극층(422)을 형성하지 않을 수 있다. 즉, 도 6의 공정에서 도시된 바와 같이, 마스크(101) 상에는 제1 금속 전극층(422)를 형성하지 않는다. 이를 통해, 마스크(101) 제거 시에 제1 금속 전극층(422)이 과도하게 제거되는 것을 방지할 수 있다.
한편, 본 실시예에 있어서, 노출 영역(101a)이 핑거 라인(42a)과 교차되는 영역에 형성된 것으로 도시하였지만, 제1 금속 전극층(422) 형성 시에, 노출 영역(101a)이 버스바과 교차되도록 형성될 수 있다. 이 경우, 마스크(101) 상에는 버스바를 형성하지 않는다.
한편, 본 실시예에 있어서, 노출 영역(101a)을 통해 노출되는 제1 패시베이션막(52), 제1 도전형 영역(20) 및 제1 투명 전극층(421)의 측벽이 연속적으로 형성된 것으로 도시하였지만, 이에 제한되는 것은 아니다. 따라서, 제1 패시베이션막(52), 제1 도전형 영역(20) 및 제1 투명 전극층(421)의 상기 측벽은 불연속적으로 형성될 수 있다.
한편, 도 7을 다시 참조하면, 반도체 기판(101)은 제1 영역(Ⅰ), 제2 영역(Ⅱ) 및 제3 영역(Ⅲ)을 포함한다. 제1 영역(Ⅰ), 제2 영역(Ⅱ) 및 제3 영역(Ⅲ)은 동일한 면적일 수 있다. 즉, 노출 영역(101a)을 기준으로 반도체 기판(101)이 분할되는 경우, 분할되는 반도체 기판(101)의 제1 영역(Ⅰ), 제2 영역(Ⅱ) 및 제3 영역(Ⅲ)은 동일한 면적을 가지도록 분할될 수 있다.
이어서, 도 9 및 도 10을 참조하면, 노출 영역(101a)을 기준으로 반도체 기판(101)을 분할한다.
구체적으로, 노출 영역(101a)에 레이저를 조사하여 스크라이빙 공정을 수행할 수 있다.
스크라이빙 공정을 척 테이블을 포함하는 레이저 장치를 통해 수행될 수 있다. 레이저 장치는 레이저 조사부를 포함하며, 상기 레이저 조사부는 레이저 광선의 주파수, 파워, 펄스폭 등을 조정할 수 있고, 상기 레이저 조사부에 의해 특정한 파워 및 펄스폭을 가지는 레이저 광선을 집광부를 통해 반도체 기판(110)의 노출 영역(101a)에 조사할 수 있다. 레이저 장치는 별도의 얼라이먼트부를 포함하고, 상기 얼라이먼트부는 노출 영역(101a)을 포함하는 스크라이빙 부분과, 상기 스크라이빙 부분을 따라 레이저 광선을 조사하는 레이저 조사부의 집광부의 위치 맞춤을 실시할 수 있다.
이를 통해, 도 9 및 도 10에 도시된 태양 전지(100)가 제조될 수 있다. 도 9에 개시된 태양 전지는 도 7의 제2 영역(Ⅱ)에 대응하는 영역일 수 있다. 태양 전지(100)는 도 1을 통해 설명한 바와 같이, 제1 및 제2 엣지 영역(EA1, EA2)와 셀 영역(CA)를 포함한다. 제1 및 제2 엣지 영역(EA1, EA2)는 상술한 노출 영역(101a)와 대응되는 영역이다. 따라서, 제1 및 제2 엣지 영역(EA1, EA2)은 레이저 조사로 인한 표면 개질이 일어나므로, 제1 면의 엣지 영역(EA)에서 노출된 반도체 기판(110)은 레이저 손상 영역을 포함한다. 따라서, 반도체 기판(101)의 제1 면과 제2 면의 엣지 영역(EA)의 결정 구조는 서로 다를 수 있으며, 구체적으로, 반도체 기판(101)의 제1 면의 제1 및 제2 엣지 영역(EA1, EA2)의 결정 구조가 보다 클 수 있다.
한편, 도 9에 있어서, 절단된 반도체 기판(110)은 가로 방향의 단변과 세로 방향의 장변을 포함하는 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 절단된 반도체 기판(110)은 가로 방향의 장변과 세로 방향의 단변을 포함할 수 있음은 물론이다. 한편, 본 실시예에 있어서, 레이저를 이용한 스크라이빙 공정을 설명하였지만, 이에 제한되는 것은 아니며, 다이아몬드 커터를 이용한 분리 공정 등 다양한 공정을 통해 반도체 기판(110)을 분리할 수 있다.
한편, 본 실시예에 있어서, 스크라이빙 공정에서 레이저를 사용하는 경우, 레이저는 반도체 기판(110)에 직접 조사된다. 따라서, 종전에 반도체층이 형성된 반도체 기판(110)에 조사되는 경우와 비교하여, 반도체 기판(110)은 깊이 방향에 따라 균일한 불순물 도핑 농도를 포함한다.
도 11을 참조하면, 본 발명과 종전 기술에 있어서, 깊이 방향에 따른 반도체 기판의 도핑 농도를 보여주는 그래프이다.
a선은 본 발명에 따른 반도체 기판(110)의 깊이 방향에 따른 도핑 농도를, b와 c선은 종래 기술에 따른 반도체 기판(110)의 깊이 방향에 따른 도핑 농도를 보여준다. 여기서, a선은 18W의 파워를 가지는 레이저를 조사한 경우를, b선은 18W의 파워를 가지는 레이저를 조사한 경우를, c선은 25W의 파워를 가지는 레이저를 조사한 경우를 나타낸다.
도 11을 다시 참조하면, 본 발명에 따른 라인인 a선을 참조하면, 반도체 기판(110)의 경우 깊이 방향에 따라 균일한 도핑 농도를 나타냄을 확인할 수 있다. 이와 달리, 종래 기술의 경우, 반도체 기판 상에 배치된 반도체층을 통해 레이저를 조사하여 반도체 기판을 스크라이빙한다. 따라서, 종래 기술인 b와 c선을 참조하면, 깊이 방향에 따라 도핑 농도가 변화하는 것을 확인할 수 있다. 또한, 종래 기술의 경우 레이저 조사를 통해 도전형 영역이 포함하는 불순물이 반도체 기판으로 확산되므로, 반도체 기판의 표면에서 본원 발명의 경우와 비교하여 상대적으로 도핑 농도가 높음을 확인할 수 있다.
본 발명에 있어서, 반도체 기판 스크라이빙을 위한 레이저 조사는 노출 영역(101a)를 통해 반도체 기판(110)에 직접 이루어 지므로, 반도체 기판(110)의 표면으로 도전형 영역이 포함하는 불순물이 확산되는 것을 방지할 수 있다. 또한, 종래의 반도체층에 레이저가 조사되는 경우와 비교하여, 파티클과 같은 불순물이 발생하는 것을 차단할 수 있다. 이에 따라, 본 실시예에 따라 제조된 태양 전지는 향상된 신뢰성과 성능을 확보할 수 있다.
이어서, 도 12을 참조하여, 본 발명의 몇몇 실시예에 따른 태양 전지를 설명한다.
도 12는 본 발명의 몇몇 실시예에 따른 태양 전지를 설명하기 위한 단면도이다.
본 실시예에 따른 태양 전지는 도 1을 통해 설명한 태양 전지와 비교하여, 반도체 기판(110)의 제1 면의 엣지 영역(EA)으로 제1 패시베이션막(52)가 노출되는 것을 제외하고는 실질적으로 동일하다. 따라서, 동일한 참조번호는 동일한 구성요소를 지칭하며 반복되는 설명은 생략될 수 있다.
도 12을 참조하면, 본 실시예에 따른 태양 전지(200)는 베이스 영역(10)을 포함하는 반도체 기판(110)과, 반도체 기판(110)의 제1 면 위에 형성되는 제1 패시베이션막(52)과, 반도체 기판(110)의 제2 면 위에 형성되는 제2 패시베이션막(54)과, 반도체 기판(110)의 제1 면 쪽에서 제1 패시베이션막(52) 위에 형성되는 제1 도전형 영역(20)과, 반도체 기판(110)의 제2 면 쪽에서 제2 패시베이션막(54) 위에 형성되는 제2 도전형 영역(30)과, 제1 도전형 영역(20)에 전기적으로 연결되는 제1 전극(42)과, 제2 도전형 영역(30)에 전기적으로 연결되는 제2 전극(44)을 포함할 수 있다.
본 실시예에 있어서, 제1 패시베이션막(52)는 반도체 기판(110)의 제1 면 전체에 형성될 수 있다. 이에 따라, 반도체 기판(110)에 대한 패시베이션 효과를 향상시킬 수 있다.
이어서, 도 13 내지 도 18을 참조하여, 본 발명의 몇몇 실시예에 따른 태양 전지 제조 방법을 설명한다.
도 13 내지 도 18은 본 발명의 몇몇 실시예에 따른 태양 전지 제조 방법을 설명하기 위한 평면도 및 단면도들이다. 도 13은 상기 태양 전지 제조 방법의 중간 단계를 나타내는 평면도이고, 도 14는 도 13의 a-a을 따라 절단한 단면도이다.
본 실시예에 따른 태양 전지 제조 방법은 도 2 내지 도 11을 통해 설명한 태양 전지 제조 방법과 비교하여, 마스크(120)가 제1 패시베이션막(52) 상에 배치되는 것을 제외하고 실질적으로 동일한다. 따라서, 동일한 참조번호는 동일한 구성요소를 지칭하며. 반복되는 설명은 생략될 수 있다.
도 13 및 도 14를 참조하면, 제1 패시베이션막(52)이 형성된 반도체 기판(110) 상에 마스크(120)이 배치된다.
이어서, 도 15를 참조하면, 반도체 기판(110)의 제1 면 상에 제1 도전형 영역(20)이 형성되고, 제2 면 상에 제2 도전형 영역(30)이 형성된다. 이 때, 제1 도전형 영역(20)은 마스크(120)의 라인부(101)의 상면 및 측벽 상에 바로 형성될 수 있다.
이어서, 도 16을 참조하면, 제1 도전형 영역(20) 상에 제1 전극(42)이 형성되고, 제2 도전형 영역(30) 상에 제2 전극(44)가 형성된다.
이어서, 도 17을 참조하면, 마스크(120)의 라인부(101)을 제거하여, 제1 패시베이션막(52)를 노출시키는 노출 영역(101a)를 형성한다.
노출 영역(101a)를 따라 반도체 기판(110)을 분리하며, 도 18과 같은 태양 전지(200)이 형성될 수 있다.
본 실시예에 따른 태양 전지(200)은 반도체 기판(110)의 제1 면 전체에 제1 패시베이션막(52)을 형성하므로, 패시베이션 효과를 보다 향상시킬 수 있다. 제1 패시베이션막(52)는 불순물을 포함하지 않는 진성 반도체층을 포함한다. 따라서, 태양 전지(200)은 상술한 도 11의 그래프와 같이, 반도체 기판(101)은 깊이 방향에 따라 균일한 불순물 도핑 농도를 가질 수 있다.
이어서, 도 19를 참조하여, 본 발명의 몇몇 실시예에 따른 태양 전지를 설명한다.
본 실시예에 따른 태양 전지는 도 1을 통해 설명한 태양 전지와 비교하여, 제1 면의 제2 엣지 영역(EA2)가 노출되지 않는 것을 제외하고 실질적으로 동일하다. 따라서, 반복되는 설명은 생략될 수 있다.
본 실시예에 따른 태양 전지는 제1 면의 제2 엣지 영역(EA2)를 노출하지 않는다. 이러한, 구성은 태양 전지의 제조 방법에 있어서 마스크가 엣지부를 포함하지 않는 것으로 구현 가능하다. 도 20 내지 도 23을 참조하여 보다 상세히 설명한다.
도 20 내지 도 23은 본 발명의 몇몇 실시예에 따른 태양 전지 제조 방법을 설명하기 위한 단면도 및 평면도이다. 도 23은 도 22의 b-b를 절단한 단면도이다.
본 실시예에 따른 태양 전지 제조 방법은 도 2 내지 도 11을 통해 설명한 태양 전지 제조 방법과 비교하여, 마스크가 엣지부를 포함하지 않는 것을 제외하고 실질적으로 동일하다. 따라서, 중복되는 설명은 생략하고 차이점을 위주로 설명한다.
도 20을 참조하면, 본 실시예에 따른 마스크(101)은 반도체 기판(110)의 스크라이빙 부분과 대응하는 부분에서 배치될 수 있다.
이에 따라, 도 21을 참조하면, 반도체 기판(110)을 노출 시키는 노출 공간(101a)는 반도체 기판(110)의 내측에만 형성되고, 반도체 기판(110)의 측면과 인접한 외측에는 형성되지 않는다.
따라서, 도 21의 반도체 기판(110)을 분할한 후에, 도 21의 제3 영역(Ⅲ)과 대응하는 영역인 도 22 및 도 23의 태양 전지를 참조하면, 태양 전지(100)의 제1 엣지 영역(EA1)은 노출되고, 제2 엣지 영역(EA2)는 노출되지 않는다.
한편, 본 실시예에 따라 반도체 기판(110)의 분할을 통해 제조된 태양 전지들은 배선재에 의하여 전기적으로 직렬, 병렬 또는 직병렬로 연결되거나, 복수 개의 태양 전지들 각각의 일 영역을 중첩시켜 연결될 수 있다. 이를 통해, 복수 개의 태양 전지들은 태양 전지 패널을 형성할 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
110: 반도체 기판
10: 베이스 영역
52: 제1 패시베이션막
54: 제2 패시베이션막
20: 제1 도전형 영역
30: 제2 도전형 영역
42: 제1 전극
44: 제2 전극

Claims (20)

  1. 제1 엣지 영역, 제2 엣지 영역 및 상기 제1 및 제2 엣지 영역 사이에 배치된 셀 영역을 각각 포함하는, 제1 면과 상기 제1 면과 대향하는 제2 면을 포함하는 반도체 기판;
    상기 반도체 기판의 상기 제1 면의 셀 영역에 배치된 제1 패시베이션막;
    상기 제1 패시베이션막 상에 배치된 제1 도전형 영역; 및
    상기 제1 도전형 영역 상에 배치된 제1 전극을 포함하고,
    상기 반도체 기판의 상기 제1 면의 제1 엣지 영역은 노출되고,
    노출된 상기 제1 면의 엣지 영역에서, 상기 반도체 기판은 깊이 방향에 따라 균일한 도핑 농도를 가지고,
    상기 제1 패시베이션막은 상기 제1 엣지 영역의 상기 노출된 제1 면 상으로 연장되어, 상기 노출된 제1 면을 덮는 태양 전지.
  2. 제 1항에 있어서,
    상기 제1 면의 제2 엣지 영역은 노출되는 태양 전지.
  3. 제 1항에 있어서,
    상기 반도체 기판의 상기 제2 면의 제1 및 제2 엣지 영역과 셀 영역 상에 배치된 제2 패시베이션막, 상기 제2 패시베이션막 상에 배치되고 상기 제1 도전형 영역과 다른 도전형을 가지는 제2 도전형 영역 및 상기 제2 도전형 영역 상에 배치된 제2 전극을 더 포함하는 태양 전지.
  4. 제 3항에 있어서,
    상기 제2 도전형 영역은 상기 반도체 기판과 PN 접합을 형성하는 에미터층인 태양 전지.
  5. 제 1항에 있어서,
    상기 제2 면의 제1 및 제2 엣지 영역은 노출되지 않는 태양 전지.
  6. 제 1항에 있어서,
    상기 제1 면의 제1 엣지 영역은 레이저 손상 영역을 포함하는 태양 전지.
  7. 제 6항에 있어서,
    상기 제1 면의 제1 엣지 영역과 상기 제2 면의 제1 엣지 영역은 서로 다른 결정 구조를 가지는 태양 전지.
  8. 제 1항에 있어서,
    상기 제1 도전형 영역은 비정질 실리콘층, 비정질 실리콘 산화물층, 비정질 실리콘 탄화물층, 몰리브덴 산화물층, 텅스텐 산화물층, 바나듐 산화물층, 티타늄 산화물층, 니켈 산화물층, 구리 산화물층, 레늄 산화물층, 탄탈 산화물층 및 하프늄 산화물층 중 적어도 하나를 포함하는 태양 전지.
  9. 제 1항에 있어서,
    상기 제1 엣지 영역과 상기 제2 엣지 영역은 평면에서 볼 때, 서로 연결되는 태양 전지.
  10. 복수 개의 셀 부분과 상기 복수 개의 셀 부분 사이에 배치되는 스크라이빙 부분을 포함하는 반도체 기판 상에, 상기 스크라이빙 부분에 마스크을 배치하고,
    상기 반도체 기판과 상기 마스크 상에, 제1 도전형 영역을 형성하고,
    상기 제1 도전형 영역 상에, 상기 도전형 영역과 전기적으로 연결되는 제1 전극을 형성하고,
    상기 마스크층을 제거하여, 상기 마스크층 상에 배치된 상기 제1 도전형 영역의 일부를 제거하고,
    상기 스크라이빙 부분을 따라 상기 반도체 기판을 분할하는 것을 포함하고,
    상기 마스크층을 배치하기 전에, 상기 반도체 기판 상에 제1 패시베이션막을 형성하는 것을 더 포함하고,
    상기 마스크층을 제거하는 것은, 상기 마스크층을 제거하여 상기 스크라이빙 영역에 배치된 상기 제1 패시베이션막의 일부를 노출시키는 것을 포함하는
    태양 전지 제조 방법.
  11. 제 10항에 있어서,
    상기 반도체 기판은 상기 반도체 기판 상에 배치되어, 상기 반도체 기판의 측면과 인접한 엣지 영역을 더 포함하고,
    상기 마스크를 배치하는 것은, 상기 엣지 영역 상에 상기 마스크를 배치하는 것을 포함하는 태양 전지 제조 방법.
  12. 제 10항에 있어서,
    상기 마스크을 제거하는 것은,
    상기 스크라이빙 부분을 통해 상기 반도체 기판을 노출시키는 것을 포함하는 태양 전지 제조 방법.
  13. 제 11항에 있어서,
    상기 반도체 기판을 분할하는 것은,
    상기 스크라이빙 부분을 통해 노출된 상기 반도체 기판에 레이저를 조사하여 상기 반도체 기판을 분할하는 것을 포함하는 태양 전지 제조 방법.
  14. 제 13항에 있어서,
    상기 반도체 기판을 분할한 후에,
    상기 스크라이빙 부분을 통해 노출된 상기 반도체 기판은 깊이 방향에 따라 균일한 도핑 농도를 가지는 태양 전지 제조 방법.
  15. 제 13항에 있어서,
    상기 반도체 기판과 상기 제1 도전형 영역은 동일한 도전형을 가지는 태양 전지 제조 방법.
  16. 제 10항에 있어서.
    상기 제1 전극을 형성하는 것은,
    제1 투명 전극층과 상기 제1 투명 전극층 상에 형성되는 제1 금속 전극층을 형성하는 것을 포함하고,
    제1 금속 전극층을 형성하는 것은, 상기 반도체 기판의 스크라이빙 부분에상기 제1 금속 전극층을 미형성하고, 상기 셀 부분에 상기 제1 금속 전극층을 형성하는 것을 포함하는 태양 전지 제조 방법.
  17. 제 10항에 있어서,
    상기 제1 도전형 영역은 비정질 실리콘층, 비정질 실리콘 산화물층, 비정질 실리콘 탄화물층, 몰리브덴 산화물층, 텅스텐 산화물층, 바나듐 산화물층, 티타늄 산화물층, 니켈 산화물층, 구리 산화물층, 레늄 산화물층, 탄탈 산화물층 및 하프늄 산화물층 중 적어도 하나를 포함하는 태양 전지 제조 방법.
  18. 제 10항에 있어서,
    상기 반도체 기판을 분할하는 것은,
    상기 스크라이빙 영역을 통해 노출된 상기 제1 패시베이션막의 일부에 레이저를 조사하여 상기 반도체 기판을 분할하는 것을 포함하는 태양 전지 제조 방법.
  19. 제 10항에 있어서,
    상기 제1 패시베이션막은 진성 반도체층을 포함하는 태양 전지 제조 방법.
  20. 제 10항에 있어서,
    상기 반도체 가판을 분할하는 것은,분할 후의 반도체 기판이 동일한 면적을 가지도록 상기 반도체 기판을 분할하는 것을 포함하는 태양 전지 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210065474A (ko) * 2019-11-27 2021-06-04 한국과학기술연구원 전하 선택 접합 태양전지 및 이의 제조방법
WO2022191464A1 (ko) * 2021-03-10 2022-09-15 주성엔지니어링(주) 태양 전지 및 그 제조 방법

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006310774A (ja) * 2005-03-29 2006-11-09 Sanyo Electric Co Ltd 光起電力素子及びその製造方法
KR20120020294A (ko) * 2010-08-30 2012-03-08 삼성전자주식회사 이종접합 태양전지 및 이의 제조 방법
KR20120063818A (ko) * 2010-12-08 2012-06-18 현대중공업 주식회사 이종접합 실리콘 태양전지 및 그 제조방법
KR20120079998A (ko) * 2011-01-06 2012-07-16 성균관대학교산학협력단 태양전지의 제조방법
KR20120122023A (ko) * 2011-04-28 2012-11-07 현대중공업 주식회사 이종접합형 태양전지
KR20120122002A (ko) * 2011-04-28 2012-11-07 현대중공업 주식회사 이종접합형 태양전지
KR20120127613A (ko) * 2010-01-27 2012-11-22 꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈 실리콘의 결정질 산화물 부동화 박막을 포함하는 광전지 및 그 제조 방법
KR20130016848A (ko) * 2011-08-09 2013-02-19 현대중공업 주식회사 Ｈｉｔ 태양전지
KR20130035876A (ko) * 2011-09-30 2013-04-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 광전 변환 장치
KR20140008529A (ko) * 2012-04-25 2014-01-21 카네카 코포레이션 태양 전지 및 그 제조 방법, 그리고 태양 전지 모듈
JP2014232818A (ja) * 2013-05-29 2014-12-11 株式会社カネカ 太陽電池およびその製造方法、ならびに太陽電池モジュール

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006310774A (ja) * 2005-03-29 2006-11-09 Sanyo Electric Co Ltd 光起電力素子及びその製造方法
KR20120127613A (ko) * 2010-01-27 2012-11-22 꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈 실리콘의 결정질 산화물 부동화 박막을 포함하는 광전지 및 그 제조 방법
KR20120020294A (ko) * 2010-08-30 2012-03-08 삼성전자주식회사 이종접합 태양전지 및 이의 제조 방법
KR20120063818A (ko) * 2010-12-08 2012-06-18 현대중공업 주식회사 이종접합 실리콘 태양전지 및 그 제조방법
KR20120079998A (ko) * 2011-01-06 2012-07-16 성균관대학교산학협력단 태양전지의 제조방법
KR20120122023A (ko) * 2011-04-28 2012-11-07 현대중공업 주식회사 이종접합형 태양전지
KR20120122002A (ko) * 2011-04-28 2012-11-07 현대중공업 주식회사 이종접합형 태양전지
KR20130016848A (ko) * 2011-08-09 2013-02-19 현대중공업 주식회사 Ｈｉｔ 태양전지
KR20130035876A (ko) * 2011-09-30 2013-04-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 광전 변환 장치
KR20140008529A (ko) * 2012-04-25 2014-01-21 카네카 코포레이션 태양 전지 및 그 제조 방법, 그리고 태양 전지 모듈
JP2014232818A (ja) * 2013-05-29 2014-12-11 株式会社カネカ 太陽電池およびその製造方法、ならびに太陽電池モジュール

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210065474A (ko) * 2019-11-27 2021-06-04 한국과학기술연구원 전하 선택 접합 태양전지 및 이의 제조방법
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