KR20130035876A - 광전 변환 장치 - Google Patents

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KR20130035876A
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silicon substrate
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요이치로 누마사와
야스시 마에다
요시카즈 히우라
순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 저항 손실이 적으며, 변환 효율이 높은 광전 변환 장치를 제공한다.
한 쌍의 전극 사이에서, 일 도전형을 갖는 결정성 실리콘 기판의 한쪽 면에 상기 결정성 실리콘 기판과 반대의 도전형을 갖는 제 1 실리콘 반도체층이 형성되고, 상기 결정성 실리콘 기판의 다른 쪽 면에 상기 결정성 실리콘 기판과 같은 도전형을 갖는 제 2 실리콘 반도체층이 형성된 광전 변환 장치이고, 제 1 실리콘 반도체층 및 제 2 실리콘 반도체층은 막 두께 방향으로 캐리어 농도가 상이한 구성으로 한다.

Description

광전 변환 장치{PHOTOELECTRIC CONVERSION DEVICE}
본 발명은, 광전 변환 장치에 관한 것이다.
근년, 지구 온난화 대책으로서, 발전할 때 이산화 탄소가 배출되지 않는 광전 변환 장치가 주목을 받고 있다. 그 대표적인 예로서는, 단결정 실리콘이나 다결정 실리콘 등의 결정성 실리콘 기판을 이용한 태양 전지가 알려져 있다.
결정성 실리콘 기판을 이용한 태양 전지에서는, 결정성 실리콘 기판의 도전형과는 반대의 도전형이 되는 층을 불순물의 확산에 의하여 상기 결정성 실리콘 기판의 한쪽 면측에 형성하는, 소위 호모 접합(homo junction)을 갖는 구성이 널리 이용되고 있다.
또한, 결정성 실리콘 기판의 한쪽 면에, 상기 결정성 실리콘 기판과는 광학 밴드 갭 및 도전형이 다른 비정질 실리콘을 성막하고, 헤테로 접합을 형성한 구성도 알려져 있다(특허 문헌 1 및 특허 문헌 2 참조).
(특허 문헌 1) 일본국 특개평 4-130671호 공보 (특허 문헌 2) 일본국 특개평 10-135497호 공보
상술한 헤테로 접합을 갖는 태양 전지에서는, 일 도전형의 결정성 실리콘 기판과 상기 결정성 실리콘 기판과 반대의 도전형을 갖는 비정질 반도체층 사이에 i형 비정질 반도체층을 개재(介在)한 p-n접합을 형성한다.
상기 p-n접합 영역에서 i형 비정질 반도체층을 개재하는 것은, 결정성 실리콘 기판의 표면 결함이 종단(終端)됨과 함께 급준한 접합을 형성하는 효과를 나타내어, 헤테로 계면에서의 캐리어 재결합을 저감하는 것에 기여한다.
한편, 상기 i형 비정질 반도체층은 비정질이기 때문에, 전기 전도도가 특히 작아서 저항 손실의 요인이 된다.
따라서, 본 발명의 일 형태는 저항 손실이 적고, 변환 효율이 높은 광전 변환 장치를 제공하는 것을 목적 중 하나로 한다.
본 명세서에서 기재하는 본 발명의 일 형태는, 한 쌍의 전극 사이에서 일 도전형을 갖는 결정성 실리콘 기판의 한쪽 면에 상기 결정성 실리콘 기판과 반대의 도전형을 갖는 제 1 실리콘 반도체층이 형성되고, 상기 결정성 실리콘 기판의 다른 쪽 면에 상기 결정성 실리콘 기판과 같은 도전형을 갖는 제 2 실리콘 반도체층이 형성된 광전 변환 장치이며, 제 1 실리콘 반도체층 및 제 2 실리콘 반도체층은 막 두께 방향으로 캐리어 농도가 상이한 것을 특징으로 한다.
본 명세서에서 기재하는 본 발명의 일 형태는, 일 도전형을 갖는 결정성 실리콘 기판, 투광성 도전막, 제 1 전극, 제 2 전극, 결정성 실리콘 기판과 투광성 도전막 사이에 형성된 결정성 실리콘 기판과 반대의 도전형을 갖는 단층 구조 또는 적층 구조의 제 1 실리콘 반도체층, 결정성 실리콘 기판과 제 2 전극 사이에 형성된 결정성 실리콘 기판과 같은 도전형을 갖는 단층 구조 또는 적층 구조의 제 2 실리콘 반도체층을 가지며, 제 1 실리콘 반도체층에서의 결정성 실리콘 기판 측 근방의 캐리어 농도가 투광성 도전막 측 근방의 캐리어 농도보다 낮고, 제 2 실리콘 반도체층에서의 결정성 실리콘 기판 측 근방의 캐리어 농도가 제 2 전극 측 근방의 캐리어 농도보다 낮은 것을 특징으로 하는 광전 변환 장치이다.
또한, 본 명세서 등에 있어서의 "제 1", "제 2" 등의 서수사는, 구성 요소의 혼동을 피하기 위하여 붙이는 것이며, 순서나 수적으로 한정하는 것이 아닌 것을 부기한다.
상기 결정성 실리콘 기판의 도전형은 n형이고, 제 1 실리콘 반도체층의 도전형은 p형이고, 제 2 실리콘 반도체층의 도전형은 n형인 것이 바람직하다.
또한, 상기 제 2 실리콘 반도체층과 제 2 전극 사이에 투광성 도전막이 형성되어도 좋다.
본 명세서에서 기재하는 본 발명의 다른 일 형태는, 일 도전형을 갖는 결정성 실리콘 기판, 결정성 실리콘 기판의 한쪽 면에 형성된, 결정성 실리콘 기판과 반대의 도전형을 갖는 제 1 실리콘 반도체층 및 제 2 실리콘 반도체층으로 이루어진 적층, 제 2 실리콘 반도체층 위에 형성된 투광성 도전막, 투광성 도전막 위에 형성된 제 1 전극, 결정성 실리콘 기판의 다른 쪽 면에 형성된, 결정성 실리콘 기판과 같은 도전형을 갖는 제 3 실리콘 반도체층 및 제 4 실리콘 반도체층으로 이루어진 적층, 제 4 실리콘 반도체층 위에 형성된 제 2 전극을 가지며, 제 1 실리콘 반도체층의 캐리어 농도가 제 2 실리콘 반도체층의 캐리어 농도보다 낮고, 제 3 실리콘 반도체층의 캐리어 농도가 제 4 실리콘 반도체층의 캐리어 농도보다 낮은 것을 특징으로 하는 광전 변환 장치이다.
상기 결정성 실리콘 기판의 도전형은 n형이고, 제 1 실리콘 반도체층 및 제 2 실리콘 반도체층의 도전형은 p형이고, 제 3 실리콘 반도체층 및 제 4 실리콘 반도체층의 도전형은 n형인 것이 바람직하다.
또한, 상기 제 4 실리콘 반도체층과 제 2 전극 사이에 투광성 도전막이 형성되어도 좋다.
또한, 상기 제 1 실리콘 반도체층의 암전도도(暗傳導度)는 1×10-10S/cm 이상 1×10-5S/cm 이하이고, 제 3 실리콘 반도체층의 암전도도는 1×10-9S/cm 이상 1×10-4S/cm 이하인 것이 바람직하다.
또한, 본 명세서에 기재하는 본 발명의 일 형태는, 일 도전형을 갖는 결정성 실리콘 기판, 결정성 실리콘 기판의 한쪽 면에 형성된, 결정성 실리콘 기판과 반대의 도전형을 갖는 제 1 실리콘 반도체층, 제 1 실리콘 반도체층 위에 형성된 투광성 도전막, 투광성 도전막 위에 형성된 제 1 전극, 결정성 실리콘 기판의 다른 쪽 면에 형성된, 결정성 실리콘 기판과 같은 도전형을 갖는 제 2 실리콘 반도체층, 제 2 실리콘 반도체층 위에 형성된 제 2 전극을 가지며, 제 1 실리콘 반도체층 내에서의 도전형을 부여하는 불순물 원소의 농도의 분포가 상대적으로 결정성 실리콘 기판 측 근방에서 낮고 투광성 도전막 측 근방에서 높고, 제 2 실리콘 반도체층 내에서의 도전형을 부여하는 불순물 원소의 농도의 분포가 상대적으로 결정성 실리콘 기판 근방에서 낮고, 제 2 전극 측 근방에서 높은 것을 특징으로 하는 광전 변환 장치이다.
상기 결정성 실리콘 기판의 도전형은 n형이고, 상기 제 1 실리콘 반도체층의 도전형은 p형이고, 상기 제 2 실리콘 반도체층의 도전형은 n형인 것이 바람직하다.
또한, 상기 제 2 실리콘 반도체층과 제 2 전극 사이에 투광성 도전막이 형성되어도 좋다.
본 발명의 일 형태를 사용함으로써, 저항 손실을 적게 할 수 있고, 변환 효율이 높은 광전 변환 장치를 제공할 수 있다.
도 1은 본 발명의 일 형태인 광전 변환 장치를 설명하는 단면도.
도 2(A) 및 도 2(B)는 본 발명의 일 형태인 광전 변환 장치를 설명하는 단면도.
도 3(A) 내지 도 3(C)는 본 발명의 일 형태인 광전 변환 장치의 제작 방법을 설명하는 공정 단면도.
도 4(A) 내지 도 4(C)는 본 발명의 일 형태인 광전 변환 장치의 제작 방법을 설명하는 공정 단면도.
도 5는 본 발명의 일 형태인 광전 변환 장치를 설명하는 단면도.
도 6(A) 및 도 6(B)는 본 발명의 일 형태인 광전 변환 장치를 설명하는 단면도.
도 7(A) 내지 도 7(C)는 실리콘 반도체층의 불순물 농도 프로파일을 설명하는 도면.
도 8(A) 내지 도 8(C)는 실리콘 반도체층의 불순물 농도 프로파일을 설명하는 도면.
도 9는 라이프타임 측정용 샘플을 설명하는 도면.
도 10은 i형 또는 p형 패시베이션층을 갖는 샘플의 암전도도와 라이프타임의 관계를 설명하는 도면.
도 11은 i형 또는 n형 패시베이션층을 갖는 샘플의 암전도도와 라이프타임의 관계를 설명하는 도면.
이하에서는, 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명을 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 실시형태를 설명하기 위한 도면 전체에서 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 붙이고, 그 반복된 설명은 생략할 경우가 있다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태의 광전 변환 장치, 및 그 제작 방법에 대하여 설명한다.
도 1은 본 발명의 일 형태의 광전 변환 장치의 단면도이다. 상기 광전 변환 장치는, 표면이 요철 가공된 결정성 실리콘 기판(100), 상기 결정성 실리콘 기판의 한쪽 면 위에 형성된 제 1 실리콘 반도체층(110), 제 2 실리콘 반도체층(120), 투광성 도전막(150), 및 제 1 전극(170), 및 상기 결정성 실리콘 기판의 다른 쪽 면 위에 형성된 제 3 실리콘 반도체층(130), 제 4 실리콘 반도체층(140), 및 제 2 전극(190)을 포함하여 구성된다. 또한, 제 1 전극(170)은 그리드 전극(grid electrode)이며, 제 1 전극(170) 측이 수광면(受光面)이 된다.
도 1에서 도시한 구조에서는, 수광면으로부터 입사된 빛은 표면의 요철에 의하여 결정성 실리콘 기판(100) 내에 빛이 비스듬하게 진행하기 때문에, 광로 길이를 증대시킴과 함께 광 여기 캐리어를 증대시킬 수 있다. 또한, 이면 반사광이 표면에서 전반사(全反射)하는, 소위 광 가둠 효과(light trapping effect)를 일으키게 할 수도 있다.
또한, 도 2(A)에 예시한 바와 같이, 표리의 어느 한쪽에만 요철 가공을 실시한 구성이어도 좋다. 요철 가공에 의하여 결정성 실리콘 기판의 표면적이 증대되기 때문에, 상기 광학적 효과를 얻을 수 있는 한편, 표면 결함의 절대량이 증대된다. 따라서, 광학적 효과와 표면 결함량의 밸런스를 고려하여, 보다 양호한 전기 특성이 얻어지도록 실시자가 구조를 결정하면 된다.
또한, 도 2(B)에 도시한 바와 같이, 제 2 전극(190)도 그리드 전극으로 하고, 제 4 실리콘 반도체층(140)과 제 2 전극(190) 사이에 투광성 도전막(180)을 형성하여 양쪽 면을 수광면으로 하는 구조로 하여도 좋다.
결정성 실리콘 기판(100)에는 일 도전형을 갖는 단결정 실리콘 기판 또는 다결정 실리콘 기판을 사용할 수 있다. 본 실시형태에서는, 결정성 실리콘 기판(100)에는 n형 도전형을 갖는 단결정 실리콘 기판이 사용된다.
상기 구조에서, 결정성 실리콘 기판(100)의 한쪽 면 위에 형성되는 제 1 실리콘 반도체층(110) 및 제 2 실리콘 반도체층(120)에는 p형 실리콘 반도체층을 사용할 수 있다. 상기 p형 실리콘 반도체층에는, 예를 들어 붕소, 알루미늄, 또는 갈륨 등 p형의 도전형을 부여하는 불순물, 및 수소를 첨가한 실리콘 반도체층을 사용할 수 있다.
또한, 제 1 실리콘 반도체층(110)에는, 제 2 실리콘 반도체층(120)보다 캐리어 농도가 낮은 실리콘 반도체층을 사용할 수 있다. 이와 같은 구성을 명료화하기 위하여, 본 명세서에서는 제 1 실리콘 반도체층(110) 등 상대적으로 캐리어 농도가 낮은 p형 반도체층의 도전형을 p-형이라고 부르고, 제 2 실리콘 반도체층(120) 등 상대적으로 캐리어 농도가 높은 p형 반도체층의 도전형을 p＋형이라고 부른다.
또한, 반도체층의 캐리어 농도를 조정하기 위하여는, 플라즈마 CVD 법 등에 의한 성막시에 도펀트 가스의 유량 비율을 변화시키면 좋다. 원료 가스(예를 들어 모노실란)에 대하여 도펀트 가스(예를 들어 디보란, 포스파인 등)의 유량 비율을 높게 할수록 캐리어 농도를 높게 할 수 있다. 또는, 성막 압력, 온도, 전력 밀도 등을 변화시킴으로써, 형성된 반도체층 내의 불순물의 활성화율을 변화시켜 캐리어 농도를 조정할 수도 있다.
또한, 본 발명의 일 형태에서의 p-형 실리콘 반도체층에는, 불순물에 기인한 국재 준위가 적은 비정질 실리콘 반도체층을 사용하는 것이 바람직하다. 상기 비정질 실리콘 반도체층의 전기 전도도는, 암(暗) 상태에서 1×10-10S/cm 이상 1×10-5S/cm 이하, 바람직하게는 1×10-9S/cm 이상 1×10-6S/cm 이하, 더 바람직하게는 1×10-9S/cm 이상 1×10-7S/cm 이하이다.
또한, 상기 전기 전도도(암전도도)를 갖는 비정질 실리콘 반도체층은, p형 도전형을 부여하는 불순물을 의도적으로 첨가함으로써 p-형으로 제어된 비정질 실리콘 반도체층이다.
또한, 본 발명의 일 형태에서의 p＋형 실리콘 반도체층의 전기 전도도는 암 상태에서 1×10-5S/cm보다 큰 것이 바람직하다.
p-n 접합을 사용한 광전 변환 장치에서는, p-n 접합 내의 전계를 높여, 확산 전위를 높이는 것이 전기 특성을 향상시키기 위한 수단 중 하나이다. 일반적으로는, 캐리어 농도가 높은 p＋형 반도체 또는 n＋형 반도체를 사용하여 접합을 형성함으로써 확산 전위를 높일 수 있지만, p＋형 반도체 및 n＋형 반도체는 도전형을 부여하는 불순물을 많이 포함하고, 상기 불순물은 국재 준위를 증가시킨다. 또한, 상기 국재 준위에 의하여 계면 준위의 생성이 진행되어, 접합부 근방에서 캐리어의 재결합이 유발된다. 따라서, 접합층의 캐리어 농도를 높이는 것만으로는 광전 변환 장치의 전기 특성의 향상을 기대할 수 없다.
한편, 본 발명의 일 형태에서의 광전 변환 장치에서는, 결정성 실리콘 기판(100)의 한쪽 면에 있어서, 불순물에 기인한 국재 준위가 적은 p-형 실리콘 반도체층과, 확산 전위를 높이는 p＋형 실리콘 반도체층을 적층한 구성이 되어 있다. 상기 p-형 실리콘 반도체층은 수소를 포함한 결함이 적은 반도체층이며, 결정성 실리콘 기판 표면의 결함을 종단하는 패시베이션층으로서 적용시킬 수 있다. 이와 같은 완만한 접합(n-p--p＋)이 형성되는 구조에 의하여, 확산 전위를 높이면서도 계면 준위의 영향으로 인한 캐리어의 재결합을 최대한 억제할 수 있다. 따라서, 특히 개방 전압 및 곡선 인자를 향상시킬 수 있다.
또한, 결정성 실리콘 기판(100)의 다른 쪽 면 위에 형성된 제 3 실리콘 반도체층(130) 및 제 4 실리콘 반도체층(140)에는, n형의 실리콘 반도체층을 사용할 수 있다. 상기 n형 실리콘 반도체층에는, 예를 들어 인, 비소, 또는 안티몬 등의 n형의 도전형을 부여하는 불순물 및 수소를 첨가한 실리콘 반도체층을 사용할 수 있다.
또한, 제 3 실리콘 반도체층(130)에는, 제 4 실리콘 반도체층(140)보다 캐리어 농도가 낮은 실리콘 반도체층을 사용할 수 있다. 이와 같은 구성을 명료화하기 위하여, 본 명세서에서는 제 3 실리콘 반도체층(130) 등의 상대적으로 캐리어 농도가 낮은 n형 반도체층의 도전형을 n-형이라고 부르고, 제 4 실리콘 반도체층(140) 등의 상대적으로 캐리어 농도가 높은 n형 반도체층의 도전형을 n＋이라고 부른다.
또한, 본 발명의 일 형태에서의 n-형 실리콘 반도체층에는, 불순물에 기인한 국재 준위가 적은 비정질 실리콘 반도체층을 사용하는 것이 바람직하다. 상기 비정질 실리콘 반도체층은 수소를 포함한 결함이 적은 반도체층이며, 결정성 실리콘 기판(100)의 표면 결함을 종단하는 패시베이션층으로서 적용시킬 수 있다. 상기 비정질 실리콘 반도체층의 전기 전도도는 암 상태에서 1×10-9S/cm 이상 1×10-4S/cm 이하, 바람직하게는 1×10-8S/cm 이상 1×10-5S/cm 이하, 더 바람직하게는 1×10-8S/cm 이상 1×10-6S/cm 이하이다.
또한, 상기 전기 전도도(암전도도)를 갖는 비정질 실리콘 반도체층은, n형 도전형을 부여하는 불순물을 의도적으로 첨가함으로써 n-형으로 제어된 비정질 실리콘 반도체층이다.
또한, 본 발명의 일 형태에서의 n＋형 실리콘 반도체층의 전기 전도도는 암 상태에서 1×10-4S/cm보다 큰 것이 바람직하다.
또한, n＋형 실리콘 반도체층인 제 4 실리콘 반도체층(140)과 결정성 실리콘 기판(100) 사이에는, 제 3 실리콘 반도체층(130)을 개재하여 n-n＋ 접합이 형성된다. 즉, 제 4 실리콘 반도체층(140)은 BSF(Back Surface Field)층으로서 적용된다. 상기 접합으로 형성되는 전계에 의하여 소수의 캐리어가 p-n 접합 측으로 튐으로써, 제 2 전극(190) 근방에서 캐리어가 재결합되는 것을 방지할 수 있다.
종래의 헤테로 접합형 태양 전지에서는, 본 실시형태에서의 제 1 실리콘 반도체층(110) 및 제 3 실리콘 반도체층(130)에 상당하는 영역에 고저항의 i형 비정질 실리콘 반도체층이 사용돼왔지만, 본 발명의 일 형태를 사용함으로써, 접합부의 장벽을 저감시킬 수 있다. 따라서, 저항 손실이 적은 광전 변환 장치를 형성할 수 있다.
또한, 본 발명의 일 형태의 광전 변환 장치에서는, 제 1 실리콘 반도체층(110) 및 제 3 실리콘 반도체층(130) 중 어느 한쪽이 i형이어도 종래의 헤테로 접합형 태양 전지보다 저항 손실을 저감할 수 있는 것은 명확하다. 또한, 본 실시형태에서 i형 반도체층이란, p형 또는 n형을 부여하는 불순물을 의도적으로 첨가하지 않은 고저항 반도체층, 또는, p형 또는 n형을 부여하는 불순물을 의도적으로 첨가함으로써 도전형이 조정된 고저항 반도체층이며, 상술한 p-형 실리콘 반도체층 및 n-형 실리콘 반도체층보다 작은 값의 전기 전도도(암전도도)를 갖는 실질적으로 i형인 반도체층을 의미한다.
투광성 도전막(150), 투광성 도전막(180)에는, 예를 들어 인듐 주석 산화물, 실리콘을 함유한 인듐 주석 산화물, 아연을 함유한 산화 인듐, 산화 아연, 갈륨을 함유한 산화 아연, 알루미늄을 함유한 산화 아연, 산화 주석, 불소를 함유한 산화 주석, 안티몬을 함유한 산화 주석, 또는 그래핀 등을 사용할 수 있다. 또한, 투광성 도전막은 단층에 한정되지 않고, 상이한 막의 적층이라도 좋다.
또한, 제 1 전극(170) 및 제 2 전극(190)에는, 은, 알루미늄, 구리 등의 저저항 금속을 사용할 수 있고, 스퍼터링법이나 진공 증착법으로 형성할 수 있다. 또한, 스크린 인쇄법을 사용하여, 은 페이스트나 구리 페이스트 등의 도전성 수지로 형성하여도 좋다.
다음에, 도 1에 도시한 광전 변환 장치의 제작 방법에 대하여 도 3(A) 내지 도 4(C)를 사용하여 설명한다.
본 발명의 일 형태에서의 결정성 실리콘 기판(100)에는, n형 도전형을 갖는 단결정 실리콘 기판이나 다결정 실리콘 기판을 사용할 수 있다. 이들 결정성 실리콘 기판의 제조 방법은 특별히 한정되지 않는다. 본 실시형태에서는, 결정성 실리콘 기판(100)에 MCZ(Magnetic Czochralski)법으로 제조된 (100)면을 표면에 갖는 단결정 실리콘 기판을 사용한다.
다음에, 결정성 실리콘 기판(100)의 표리에 요철 가공을 행한다(도 3(A) 참조). 또한, 여기서는 상술한 바와 같이 (100)면을 표면에 갖는 단결정 실리콘 기판을 사용하는 경우를 예로 들어 요철 가공의 방법의 일례를 설명한다. 결정성 실리콘 기판(100)으로서 다결정 실리콘 기판을 사용하는 경우에는, 드라이 에칭법 등을 사용하여 요철 가공을 행하면 좋다.
초기의 단결정 실리콘 기판이 슬라이스 가공만인 기판의 경우에는, 단결정 실리콘 기판의 표면에서 10μm 내지 20μm에 잔류한 대미지층을 웨트 에칭 공정으로 제거한다. 에칭액에는 비교적 고농도의 알칼리 용액, 예를 들어 10% 내지 50%의 수산화 나트륨 수용액, 또는 같은 농도의 수산화 칼륨 수용액을 사용할 수 있다. 또한, 불산과 질산을 혼합한 혼산(混酸)이나 그에 초산을 혼합한 혼산을 사용하여도 좋다.
다음에, 대미지층을 제거한 후의 단결정 실리콘 기판 표면에 부착된 불순물을 산세정으로 제거한다. 산으로서는, 예를 들어 0.5%의 불산과 1%의 과산화 수소수의 혼합액(FPM) 등을 사용할 수 있다. 또는 RCA 세정 등을 행하여도 좋다. 또한, 이 산세정 공정은 실시하지 않아도 좋다.
요철은, 결정 실리콘의 알칼리 용액에 의한 에칭에서, 면 방위에 대한 에칭 레이트의 차이를 이용하여 형성한다. 에칭액에는 비교적 저농도의 알칼리 용액, 예를 들어 1% 내지 5%의 수산화 나트륨 수용액, 또는 같은 농도의 수산화 칼륨 수용액을 사용할 수 있고, 바람직하게는 수%의 이소프로필 알코올을 첨가한다. 에칭액의 온도는 70℃ 내지 90℃로 하고, 30분 내지 60분 동안 단결정 실리콘 기판을 에칭액에 침지한다. 이 처리에 의하여 단결정 실리콘 기판 표면에, 미세한 대략 사각뿔 형상의 복수의 볼록부, 및 인접한 볼록부 사이에서 구성되는 오목부로 이루어지는 요철을 형성할 수 있다.
다음에, 상술한 요철을 형성하기 위한 에칭 공정에서는, 실리콘 표층에 불균일한 산화층이 형성되기 때문에, 상기 산화층을 제거한다. 또한, 상기 산화층에는 알칼리 용액의 성분이 쉽게 잔존되기 때문에, 그것을 제거하는 목적도 있다. 알칼리 금속, 예를 들어 Na 이온이나 K 이온이 실리콘 중에 침입하면 라이프타임이 열화되기 때문에, 광전 변환 장치의 전기 특성이 현저히 저하된다. 또한, 이 산화층을 제거할 때는 1% 내지 5%의 희 불산을 사용하면 좋다.
다음에, 불산과 질산을 혼합한 혼산, 또는, 그들에 초한을 혼합한 혼산을 사용하여 단결정 실리콘 기판의 표면을 에칭함으로써, 금속 성분 등의 불순물을 제거하는 것이 바람직하다. 초산을 혼합함으로써, 질산의 산화력을 유지하여 에칭 공정을 안정적으로 하는 효과, 및 에칭 레이트를 조정하는 효과를 얻을 수 있다. 예를 들어, 각 산의 체적 비율은 불산(약 50%):질산(60% 이상):초산(90% 이상)=1:(1.5 내지 3):(2 내지 4)로 할 수 있다. 또한, 본 명세서에서는, 불산, 질산 및 초산의 혼산액을 불질초산(HF-nitric-acetic acid)이라고 부른다. 또한, 이 불질초산을 사용한 에칭을 행하는 경우에는, 상술한 희 불산을 사용한 산화층의 제거 공정을 생략할 수도 있다. 상술한 공정에 의하여, 결정성 실리콘 기판(100)인 단결정 실리콘 기판의 표면에 요철을 형성할 수 있다.
또한, 도 2(A)에 도시한 바와 같은, 결정성 실리콘 기판(100)의 한쪽 면에만 요철 가공을 행하는 경우에는, 상기 요철 가공 공정을 실시하기 전에, 결정성 실리콘 기판(100)의 한쪽 면에 알칼리 내성 및 산 내성이 높은 수지막 등을 형성하고, 상기 요철 가공 공정 후에 상기 수지막을 제거하면 좋다.
다음에, 수세 등의 적절한 세정 후, 수광면과 반대측이 되는 결정성 실리콘 기판(100) 면 위에 플라즈마 CVD법을 사용하여 제 3 실리콘 반도체층(130)을 형성한다. 제 3 실리콘 반도체층(130)의 두께는 3nm 이상 50nm 이하로 하는 것이 바람직하다. 본 실시형태에서, 제 3 실리콘 반도체층(130)은 n-형 비정질 실리콘이며, 막 두께는 5nm로 한다.
예를 들어, 제 3 실리콘 반도체층(130)의 성막 조건으로서는, 반응실에 모노실란:수소를 기초로 한 포스파인(0.5%)을 1:(0.3 이상 1 미만)의 유량 비율로 도입하고, 반응실내의 압력을 100Pa 이상 200Pa 이하로 하고, 전극 간격을 10mm 이상 40mm 이하로 하고, 캐소드 전극의 면적을 기준으로 하는 전력 밀도를 8mW/cm2 이상 120mW/cm2 이하, 기판 온도를 150℃ 이상 300℃ 이하로 하면 좋다.
다음에, 제 3 실리콘 반도체층(130) 위에 제 4 실리콘 반도체층(140)을 형성한다(도 3(B) 참조). 제 4 실리콘 반도체층(140)의 막 두께는 3nm 이상 50nm 이하로 하는 것이 바람직하다. 본 실시형태에서, 제 4 실리콘 반도체층(140)은 n+형 비정질 실리콘이며, 막 두께는 10nm로 한다.
예를 들어, 제 4 실리콘 반도체층(140)의 성막 조건으로서는, 반응실에 모노실란:수소를 기초로 한 포스파인(0.5%)을 1:(1 내지 15)의 유량 비율로 도입하고, 반응실내의 압력을 100Pa 이상 200Pa 이하로 하고, 전극 간격을 10mm 이상 40mm 이하로 하고, 캐소드 전극의 면적을 기준으로 하는 전력 밀도를 8mW/cm2 이상 120mW/cm2 이하, 기판 온도를 150℃ 이상 300℃ 이하로 하면 좋다.
다음에, 수광면 측이 되는 결정성 실리콘 기판(100)의 면 위에 플라즈마 CVD법을 사용하여 제 1 실리콘 반도체층(110)을 형성한다. 제 1 실리콘 반도체층(110)의 두께는 3nm 이상 50nm 이하로 하는 것이 바람직하고, 본 실시형태에서 제 1 실리콘 반도체층(110)은 p-형의 비정질 실리콘이며, 막 두께는 5nm로 한다.
예를 들어, 제 1 실리콘 반도체층(110)의 성막 조건으로서는, 반응실에 모노실란:수소를 기초로 한 디보란(0.1%)을 1:(0.01 이상 1 미만)의 유량 비율로 도입하고, 반응실내의 압력을 100Pa 이상 200Pa 이하로 하고, 전극 간격을 10mm 이상 40mm 이하로 하고, 캐소드 전극의 면적을 기준으로 하는 전력 밀도를 8mW/cm2 이상 120mW/cm2 이하, 기판 온도를 150℃ 이상 300℃ 이하로 하면 좋다.
다음에, 제 1 실리콘 반도체층(110) 위에 제 2 실리콘 반도체층(120)을 형성한다(도 3(C) 참조). 제 2 실리콘 반도체층(120)의 두께는 3nm 이상 50nm 이하로 하는 것이 바람직하다. 본 실시형태에서, 제 2 실리콘 반도체층(120)은 p+형의 비정질 실리콘이며, 막 두께는 10nm로 한다.
예를 들어, 제 2 실리콘 반도체층(120)의 성막 조건으로서는, 반응실에 모노실란:수소를 기초로 한 디보란(0.1%)을 1:(1 내지 20)의 유량 비율로 도입하고, 반응실내의 압력을 100Pa 이상 200Pa 이하로 하고, 전극 간격을 8mm 이상 40mm 이하로 하고, 캐소드 전극의 면적을 기준으로 하는 전력 밀도를 8mW/cm2 이상 50mW/cm2 이하, 기판 온도를 150℃ 이상 300℃ 이하로 하면 좋다.
또한, 본 실시형태에서, 제 1 실리콘 반도체층(110), 제 2 실리콘 반도체층(120), 제 3 실리콘 반도체층(130), 및 제 4 실리콘 반도체층(140)의 성막에 사용하는 전원에는 주파수가 13.56MHz인 RF 전원을 사용하지만, 27.12MHz, 60MHz, 100MHz인 RF 전원을 사용하여도 좋다. 또한, 연속 방전뿐만 아니라, 펄스 방전으로 성막을 행하여도 좋다. 펄스 방전을 행함으로써, 막질 향상이나 기상 중에서 발생하는 파티클을 저감할 수 있다.
또한, 결정성 실리콘 기판(100)의 표리에 형성하는 막의 형성 순서는 상기 방법에 한정되지 않고, 도 3(C)에 도시한 구조가 형성되면 좋다. 예를 들어, 제 3 실리콘 반도체층(130)을 형성하고, 그 다음에 제 1 실리콘 반도체층(110)을 형성하여도 좋다.
다음에, 제 2 실리콘 반도체층(120) 위에 투광성 도전막(150)을 형성한다(도 4(A) 참조). 상기 투광성 도전막은, 전술한 재료를 예를 들어 스퍼터링법 등을 사용하여 형성할 수 있다. 막 두께는 10nm 이상 1000nm 이하로 하는 것이 바람직하다.
다음에, 제 4 실리콘 반도체층(140) 위에 제 2 전극(190)을 형성한다(도 4(B) 참조). 제 2 전극(190)에는 은, 알루미늄, 구리 등의 저저항 금속을 사용할 수 있고, 스퍼터링법이나 진공 증착법 등으로 형성할 수 있다. 또는, 스크린 인쇄법을 사용하여, 은 페이스트나 구리 페이스트 등의 도전성 수지로 형성하여도 좋다.
다음에, 제 2 실리콘 반도체층(120) 위에 제 1 전극(170)을 형성한다(도 4(C) 참조). 제 1 전극(170)은 그리드 전극이며, 은 페이스트, 구리 페이스트, 니켈 페이스트, 몰리브덴 페이스트 등의 도전체를 포함한 수지를 사용하여, 스크린 인쇄법으로 형성하는 것이 바람직하다. 또한, 제 1 전극(170)은 은 페이스트와 구리 페이스트를 적층하는 등, 상이한 재료의 적층이라도 좋다.
또한, 도 2(B)의 구성의 광전 변환 장치를 형성하기 위하여는, 도 4(A)의 구성에 있어서, 제 4 실리콘 반도체층(140) 위에 투광성 도전막(180)을 형성하고, 도 4(C)에 도시한 제 1 전극(170)과 같은 형상의 전극을 투광성 도전막(150), 투광성 도전막(180) 위에 형성하면 좋다.
상술한 공정에 의하여, 본 발명의 일 형태인 저항 손실이 적은 광전 변환 장치를 제작할 수 있다.
본 실시형태는 다른 실시형태와 자유롭게 조합할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에서 기재한 광전 변환 장치와 상이한 구성의 광전 변환 장치에 대하여 설명한다. 또한, 실시형태 1과 공통된 점에 대하여는 본 실시형태에서 그 자세한 설명을 생략한다.
도 5는 본 발명의 일 형태의 광전 변환 장치의 단면도이다. 상기 광전 변환 장치는, 표면이 요철 가공된 결정성 실리콘 기판(200), 상기 결정성 실리콘 기판의 한쪽 면 위에 형성된 제 1 실리콘 반도체층(210), 투광성 도전막(250), 및 제 1 전극(270), 및 상기 결정성 실리콘 기판의 다른 쪽 면 위에 형성된 제 2 실리콘 반도체층(220), 및 제 2 전극(290)을 포함하여 구성된다. 또한, 제 1 전극(270)은 그리드 전극이며, 제 1 전극(270) 측이 수광면이 된다.
또한, 도 6(A)에 예시한 바와 같이, 표리의 어느 한쪽 면에만 요철 가공을 실시한 구성이어도 좋다. 요철 가공에 의하여 결정성 실리콘 기판의 표면적이 증대되기 때문에, 소위 광 가두기 효과(light trapping effect)를 얻을 수 있는 한편, 표면 결함의 절대량이 증대된다. 따라서, 광학적 효과와 표면 결함량의 밸런스를 고려하여, 보다 양호한 전기 특성이 얻어지도록 실시자가 구조를 결정하면 된다.
또한, 도 6(B)에 도시한 바와 같이, 제 2 전극(290)도 그리드 전극으로 하고, 제 2 실리콘 반도체층(220)과 제 2 전극(290) 사이에 투광성 도전막(280)을 형성하여 양쪽 면을 수광면으로 하는 구조로 하여도 좋다.
본 실시형태의 광전 변환 장치는, 결정성 실리콘 기판(200)의 양쪽 면에 형성되는 반도체층이 양쪽 모두 단층이며, 2층의 반도체층을 적층한 실시형태 1에서 기재한 광전 변환 장치와 이 점에서 상이하고, 다른 것은 같은 구성이다.
본 실시형태에서, 결정성 실리콘 기판(200)의 한쪽 면 위에 형성된 제 1 실리콘 반도체층(210)은 p형 실리콘 반도체층을 사용할 수 있다. 예를 들어 붕소, 알루미늄, 또는 갈륨 등 p형의 도전형을 부여하는 불순물, 및 수소가 첨가된 실리콘 반도체층을 제 1 실리콘 반도체층(210)에 사용할 수 있다.
여기서, 제 1 실리콘 반도체층(210)은, 전체로서는 p형 반도체층이라고 할 수 있지만, 막 두께 방향으로 상기 불순물의 농도 프로파일이 상이하며, 투광성 도전막(250) 측의 불순물 농도가 높고, 결정성 실리콘 기판(200) 측의 불순물 농도가 낮은 농도 프로파일을 갖는다. 바꿔 말하면, 제 1 실리콘 반도체층(210)은 투광성 도전막(250) 측의 캐리어 농도가 높고, 결정성 실리콘 기판(200) 측의 캐리어 농도가 낮다고 할 수 있다.
예를 들어, 도 7(A) 내지 도 7(C)에 도시한 바와 같은 불순물의 농도 프로파일로 하면 좋다. 도 7(A)는 투광성 도전막(250) 측(이하에서 상측이라고 함)으로부터 결정성 실리콘 기판(200) 측(이하에서, 하측이라고 함)에 걸쳐, 선형으로 변화되는 농도 프로파일을 도시한 것이다. 또한, 도 7(B)는 상측으로부터 하측에 걸쳐 완만하게 변화되는 농도 프로파일을 도시한 것이다. 또한, 도 7(C)는 상측 및 하측에 불순물 농도가 일정한 영역이 있고, 그 사이에서 불순물 농도가 변화되는 영역을 갖는 농도 프로파일을 도시한 것이다.
또한, 도 7(A) 내지 도 7(C)에서 도시한 불순물 농도 프로파일은 일례이며, 이것에 한정되지 않는다. 또한, 도 7(A) 내지 도 7(C)는 상대적인 농도 프로파일을 도시한 것이며, 절대적인 농도 프로파일을 도시한 것은 아니다. 또한, 도 7(A) 내지 도 7(C)의 어느 것을 조합한 농도 프로파일이라도 좋다. 또한, 상측의 불순물 농도가 높고 하측의 불순물 농도가 낮은 농도 프로파일이라면, 극대값을 가져도 좋다.
이와 같이, 상측의 불순물 농도가 높고 하측의 불순물 농도가 낮은 농도 프로파일을 갖는 반도체층을 사용하면, 실시형태 1에서 기재한 2층의 반도체층(제 1 실리콘 반도체층(110) 및 제 2 실리콘 반도체층(120))을 한 층의 반도체층으로 바꿀 수 있다. 즉, 상측의 불순물 농도가 높은 영역은 실시형태 1에서 기재한 p＋형 반도체층, 하측의 불순물 농도가 낮은 영역은 실시형태 1에서 기재한 p-형 반도체층으로서 작용시킬 수 있다.
즉, 본 실시형태의 광전 변환 장치의 제 1 실리콘 반도체층(210)은, 불순물로 인한 국재 준위가 적은 p-형 반도체 영역이 결정성 실리콘 기판(200)과 접함으로써 상기 결정성 실리콘 기판 표면의 결함을 저감하도록 작용하고, p＋형 반도체 영역은 확산 전위를 높이도록 작용한다.
또한, 결정성 실리콘 기판(200)의 다른 쪽 면 위에 형성되는 제 2 실리콘 반도체층(220)에는 n형 실리콘 반도체층을 사용할 수 있다. 예를 들어 인, 비소, 또는 안티몬 등 n형의 도전형을 부여하는 불순물, 및 수소가 첨가된 실리콘 반도체층을 제 2 실리콘 반도체층(220)에 사용할 수 있다.
여기서, 제 2 실리콘 반도체층(220)은, 전체로서는 n형 반도체층이라고 할 수 있지만, 막 두께 방향으로 상기 불순물의 농도 프로파일이 상이하며, 제 2 전극(290) 측의 불순물 농도가 높고, 결정성 실리콘 기판(200) 측의 불순물 농도가 낮은 농도 프로파일을 갖는다. 바꿔 말하면, 제 2 실리콘 반도체층(220)은 제 2 전극(290) 측의 캐리어 농도가 높고, 결정성 실리콘 기판(200) 측의 캐리어 농도가 낮다고도 할 수 있다.
예를 들어, 도 8(A) 내지 도 8(C)에 도시한 바와 같은 불순물의 농도 프로파일로 하면 좋다. 도 8(A)는 제 2 전극(290) 측(이하에서 상측이라고 함)으로부터 결정성 실리콘 기판(200) 측(이하에서, 하측이라고 함)에 걸쳐, 선형으로 변화되는 농도 프로파일을 도시한 것이다. 또한, 도 8(B)는 상측으로부터 하측에 걸쳐 완만하게 변화되는 농도 프로파일을 도시한 것이다. 또한, 도 8(C)는 상측 및 하측에 불순물 농도가 일정한 영역이 있고, 그 사이에서 불순물 농도가 변화되는 영역을 갖는 농도 프로파일을 도시한 것이다.
또한, 도 8(A) 내지 도 8(C)에서 도시한 불순물의 농도 프로파일은 일례이며, 이것에 한정되지 않는다. 또한, 도 8(A) 내지 도 8(C)는 상대적인 농도 프로파일을 도시한 것이며, 절대적인 농도 프로파일을 도시한 것은 아니다. 또한, 도 8(A) 내지 도 8(C)의 어느 것을 조합한 농도 프로파일이라도 좋다. 또한, 상측의 불순물 농도가 높고 하측의 불순물 농도가 낮은 농도 프로파일이라면, 극대값을 가져도 좋다.
이와 같이, 상측의 불순물 농도가 높고 하측의 불순물 농도가 낮은 농도 프로파일을 갖는 반도체층을 사용하면, 실시형태 1에서 기재한 2층의 반도체층(제 3 실리콘 반도체층(130) 및 제 4 실리콘 반도체층(140))을 한 층의 반도체층으로 바꿀 수 있다. 즉, 상측의 불순물 농도가 높은 영역은 실시형태 1에서 기재한 n＋형 반도체층, 하측의 불순물 농도가 낮은 영역은 실시형태 1에서 기재한 n-형 반도체층으로서 작용시킬 수 있다.
즉, 본 실시형태의 광전 변환 장치의 제 2 실리콘 반도체층(220)은, 불순물로 인한 국재 준위가 적은 n-형 반도체 영역이 결정성 실리콘 기판(200)과 접함으로써 상기 결정성 실리콘 기판 표면의 결함을 저감하도록 작용하고, n＋형 반도체 영역은 BSF층으로서 작용한다.
따라서, 본 실시형태의 광전 변환 장치는 실시형태 1에서 기재한 완만한 접합을 갖는 광전 변환 장치와 실질적으로 같은 구성이라고 할 수 있다.
본 실시형태의 광전 변환 장치는, 제 1 실리콘 반도체층(210) 및 제 2 실리콘 반도체층(220) 이외는, 실시형태 1에서 기재한 광전 변환 장치의 제작 방법을 참조하여 제작할 수 있다.
제 1 실리콘 반도체층(210)은, 플라즈마 CVD법을 사용하여 형성할 수 있고, 막 두께는 3nm 이상 50nm 이하로 하는 것이 바람직하다. 본 실시형태에서, 제 1 실리콘 반도체층(210)은 p형의 비정질 실리콘이며, 막 두께는 10nm로 한다.
예를 들어, 제 1 실리콘 반도체층(210)의 성막 조건으로서는, 반응실에 모노실란:수소를 기초로 한 포스파인(0.5%)을 1:0.3 내지 1:15가 되도록 시간의 경과예 따라 유량 비율을 변화시키면서 도입하고, 반응실내의 압력을 100Pa 이상 200Pa 이하로 하고, 전극 간격을 8mm 이상 40mm 이하로 하고, 캐소드 전극의 면적을 기준으로 하는 전력 밀도를 8mW/cm2 이상 50mW/cm2 이하, 기판 온도를 150℃ 이상 300℃ 이하로 하면 좋다.
제 2 실리콘 반도체층(220)은, 플라즈마 CVD법을 사용하여 형성할 수 있고, 막 두께는 3nm 이상 50nm 이하로 하는 것이 바람직하다. 본 실시형태에서, 제 2 실리콘 반도체층(220)은 n형의 비정질 실리콘이며, 막 두께는 5nm로 한다.
예를 들어, 제 2 실리콘 반도체층(220)의 성막 조건으로서는, 반응실에 모노실란:수소를 기초로 한 디보란(0.1%)을 1:0.01 내지 1:20이 되도록 시간의 경과와 함께 유량 비율을 변화시키면서 도입하고, 반응실내의 압력을 100Pa 이상 200Pa 이하로 하고, 전극 간격을 10mm 이상 40mm 이하로 하고, 캐소드 전극의 면적을 기준으로 하는 전력 밀도를 8mW/cm2 이상 120mW/cm2 이하, 기판 온도를 150℃ 이상 300℃ 이하로 하면 좋다.
이와 같이 하여 제 1 실리콘 반도체층(210) 및 제 2 실리콘 반도체층(220)을 형성함으로써, 본 발명의 일 형태인 저항 손실이 적은 광전 변환 장치를 제작할 수 있다.
본 실시형태는 다른 실시형태와 자유롭게 조합할 수 있다.
(실시예)
본 실시예에서는, p형, n형의 각종 실리콘 반도체층의 패시베이션 효과를 검증하기 위한 라이프타임의 비교 평가의 결과에 대하여 설명한다.
도 9는, 라이프타임을 측정하기 위한 샘플의 단면도이다. 기판(300)에는 FZ법으로 형성한 n형 단결정 실리콘 기판(직경: φ2인치, 기판 두께: 300μm, 저항률: 1000Ω·cm 이상)을 사용하였다. 또한, 제 1 패시베이션층(310)은 i형, p형, 및 n형 중 어느 하나의 실리콘 반도체층으로 하고, 막 두께는 5nm로 하였다. 또한, 제 2 패시베이션층(320)으로서는, i형의 실리콘 반도체층을 사용하고, 막 두께는 15nm로 하였다. 또한, 샘플은 상이한 전기 전도도를 얻기 위하여 복수 제작하였다.
상기 p형의 각종 실리콘 반도체층은, 실시형태 1의 제작 방법과 같은 방법을 사용하고, 원료 가스 중의 붕소 원자와 실리콘 원자의 비율(B/Si)이 0 내지 0.003이 되도록 모노실란과 디보란의 유량 비율을 변화시켜 성막하였다.
또한, n형의 각종 실리콘 반도체층은, 실시형태 1의 제작 방법과 같은 방법을 사용하고, 원료 가스 중의 인 원자와 실리콘 원자의 비율(P/Si)이 0 내지 0.07이 되도록 모노실란과 포스파인의 유량 비율을 변화시켜 성막하였다.
또한, 라이프타임의 측정에는, Semilab사제의 라이프타임 측정기(WT-2000)를 사용하고, 마이크로파 광도전 감쇠법(μ-PCD법)으로 계측하였다. 또한, 측정은 기판(300) 면내의 2mm 피치 매핑(합계 564점 측정)으로 행하고, 결과에는 그 평균값을 사용하였다.
도 10은 제 1 패시베이션층(310)으로서 i형 또는 p형의 실리콘 반도체층을 사용한 샘플의 암전도도와 라이프타임의 관계를 나타낸 그래프를 도시한 것이다. i형보다 p형의 샘플이 라이프타임이 더 길고, 암전도도가 비교적 낮은 p형의 샘플의 라이프타임이 긴 것을 알 수 있다. 즉, 결정성 실리콘 기판 표면의 패시베이션층으로서는, i형의 실리콘 반도체층보다 p-형의 실리콘 반도체층이 적합하고, 그 암전도도의 범위는 1×10-10S/cm 이상 1×10-5S/cm 이하, 바람직하게는 1×10-9S/cm 이상 1×10-6S/cm 이하, 더 바람직하게는 1×10-9S/cm 이상 1×10-7S/cm 이하라고 할 수 있다.
또한, 도 11은 제 1 패시베이션층(310)으로서 i형 또는 n형의 실리콘 반도체층을 사용한 샘플의 암전도도와 라이프타임의 관계를 나타낸 그래프를 도시한 것이다. i형보다 암전도도가 비교적 높은 n형의 샘플의 라이프타임이 긴 것을 알 수 있다. 즉, 결정성 실리콘 기판 표면의 패시베이션층으로서는, i형의 실리콘 반도체층보다 n-형의 실리콘 반도체층이 적합하고, 그 암전도도의 범위는 1×10-10S/cm 이상 1×10-5S/cm 이하, 바람직하게는 1×10-9S/cm 이상 1×10-6S/cm 이하, 더 바람직하게는 1×10-9S/cm 이상 1×10-7S/cm 이하라고 할 수 있다.
상기 결과에 의하여, 결정성 실리콘 기판 표면의 패시베이션층으로서는, i형보다 p-형 또는 n-형의 도전형을 갖는 실리콘 반도체층이 적합한 것이 판명되었다.
본 실시예는 다른 실시형태와 자유롭게 조합할 수 있다.
100: 결정성 실리콘 기판
110: 제 1 실리콘 반도체층
120: 제 2 실리콘 반도체층
130: 제 3 실리콘 반도체층
140: 제 4 실리콘 반도체층
150: 투광성 도전막
170: 제 1 전극
180: 투광성 도전막
190: 제 2 전극
200: 결정성 실리콘 기판
210: 제 1 실리콘 반도체층
220: 제 2 실리콘 반도체층
250: 투광성 도전막
270: 제 1 전극
280: 투광성 도전막
290: 제 2 전극
300: 기판
310: 제 1 패시베이션층
320: 제 2 패시베이션층

Claims (17)

  1. 광전 변환 장치에 있어서,
    제 1 전극과;
    제 2 전극과;
    상기 제 1 전극과 상기 제 2 전극 사이의 일 도전형을 갖는 결정성 실리콘 기판과;
    상기 결정성 실리콘 기판과 상기 제 1 전극 사이에 있으며 단층 구조 또는 적층 구조를 갖고, 상기 결정성 실리콘 기판과 반대의 도전형을 갖는 제 1 실리콘 반도체층과;
    상기 제 1 실리콘 반도체층과 상기 제 1 전극 사이의 투광성 도전막과;
    상기 결정성 실리콘 기판과 상기 제 2 전극 사이에 있으며 단층 구조 또는 적층 구조를 갖고, 상기 결정성 실리콘 기판과 같은 도전형을 갖는 제 2 실리콘 반도체층을 포함하고,
    상기 제 1 실리콘 반도체층의 제 1 부분에서의 캐리어 농도는 상기 제 1 실리콘 반도체층의 제 2 부분에서의 캐리어 농도보다 높고,
    상기 제 1 실리콘 반도체층의 상기 제 1 부분은 상기 투광성 도전막과 상기 제 1 실리콘 반도체층 사이의 계면 근방에 있고,
    상기 제 1 실리콘 반도체층의 상기 제 2 부분은 상기 결정성 실리콘 기판과 상기 제 1 실리콘 반도체층 사이의 계면 근방에 있고,
    상기 제 2 실리콘 반도체층의 제 1 부분에서의 캐리어 농도는 상기 제 2 실리콘 반도체층의 제 2 부분에서의 캐리어 농도보다 높고,
    상기 제 2 실리콘 반도체층의 상기 제 1 부분은 상기 제 2 전극과 상기 제 2 실리콘 반도체층 사이의 계면 근방에 있고,
    상기 제 2 실리콘 반도체층의 상기 제 2 부분은 상기 결정성 실리콘 기판과 상기 제 2 실리콘 반도체층 사이의 계면 근방에 있는, 광전 변환 장치.
  2. 제 1 항에 있어서,
    상기 결정성 실리콘 기판은 n형 도전형을 갖고, 상기 제 1 실리콘 반도체층은 p형 도전형을 갖고, 상기 제 2 실리콘 반도체층은 n형 도전형을 갖는, 광전 변환 장치.
  3. 제 1 항에 있어서,
    상기 제 2 실리콘 반도체층과 상기 제 2 전극 사이의 투광성 도전막을 더 포함한, 광전 변환 장치.
  4. 제 1 항에 있어서,
    상기 결정성 실리콘 기판은 단결정 실리콘 기판인, 광전 변환 장치.
  5. 광전 변환 장치에 있어서,
    제 1 전극과;
    제 2 전극과;
    상기 제 1 전극과 상기 제 2 전극 사이의 일 도전형을 갖는 결정성 실리콘 기판과;
    상기 결정성 실리콘 기판과 상기 제 1 전극 사이에 있고, 상기 결정성 실리콘 기판과 반대의 도전형을 갖는 제 1 실리콘 반도체층과;
    상기 제 1 실리콘 반도체층과 상기 제 1 전극 사이에 있고, 상기 결정성 실리콘 기판과 반대의 도전형을 갖는 제 2 실리콘 반도체층과;
    상기 제 2 실리콘 반도체층과 상기 제 1 전극 사이의 투광성 도전막과;
    상기 결정성 실리콘 기판과 상기 제 2 전극 사이에 있고, 상기 결정성 실리콘 기판과 같은 도전형을 갖는 제 3 실리콘 반도체층과;
    상기 제 3 실리콘 반도체층과 상기 제 2 전극 사이에 있고, 상기 결정성 실리콘 기판과 같은 도전형을 갖는 제 4 실리콘 반도체층을 포함하고,
    상기 제 1 실리콘 반도체층의 캐리어 농도는 상기 제 2 실리콘 반도체층의 캐리어 농도보다 낮고,
    상기 제 3 실리콘 반도체층의 캐리어 농도는 상기 제 4 실리콘 반도체층의 캐리어 농도보다 낮은, 광전 변환 장치.
  6. 제 5 항에 있어서,
    상기 결정성 실리콘 기판은 n형 도전형을 갖고, 상기 제 1 실리콘 반도체층 및 상기 제 2 실리콘 반도체층은 p형 도전형을 갖고, 상기 제 3 실리콘 반도체층 및 상기 제 4 실리콘 반도체층은 n형 도전형을 갖는, 광전 변환 장치.
  7. 제 5 항에 있어서,
    상기 제 4 실리콘 반도체층과 상기 제 2 전극 사이의 투광성 도전막을 더 포함한, 광전 변환 장치.
  8. 제 5 항에 있어서,
    상기 제 1 실리콘 반도체층의 암전도도는 1×10-10S/cm 이상 1×10-5S/cm 이하인, 광전 변환 장치.
  9. 제 5 항에 있어서,
    상기 제 3 실리콘 반도체층의 암전도도는 1×10-9S/cm 이상 1×10-4S/cm 이하인, 광전 변환 장치.
  10. 제 5 항에 있어서,
    상기 결정성 실리콘 기판은 단결정 실리콘 기판인, 광전 변환 장치.
  11. 광전 변환 장치에 있어서,
    제 1 전극과;
    제 2 전극과;
    상기 제 1 전극과 상기 제 2 전극 사이의 일 도전형을 갖는 결정성 실리콘 기판과;
    상기 결정성 실리콘 기판과 상기 제 1 전극 사이에 있고, 상기 결정성 실리콘 기판과 반대의 도전형을 갖는 제 1 실리콘 반도체층과;
    상기 제 1 실리콘 반도체층과 상기 제 1 전극 사이의 투광성 도전막과;
    상기 결정성 실리콘 기판과 상기 제 2 전극 사이에 있고, 상기 결정성 실리콘 기판과 같은 도전형을 갖는 제 2 실리콘 반도체층과;
    상기 제 1 실리콘 반도체층 내에서의 도전형을 부여하는 불순물 원소의 농도는 상기 제 1 실리콘 반도체층의 제 2 부분으로부터 상기 제 1 실리콘 반도체층의 제 1 부분으로 막 두께 방향으로 단조적으로 증가되고,
    상기 제 1 실리콘 반도체층의 상기 제 1 부분은 상기 제 1 실리콘 반도체의 상기 제 2 부분보다 상기 투광성 도전막에 가까운 위치에 있고,
    상기 제 2 실리콘 반도체층 내에서의 도전형을 부여하는 불순물 원소의 농도는 상기 제 2 실리콘 반도체층의 제 2 부분으로부터 상기 제 2 실리콘 반도체층의 제 1 부분으로 막 두께 방향으로 단조적으로 증가되고,
    상기 제 2 실리콘 반도체층의 상기 제 1부분은 상기 제 2 실리콘 반도체층의 상기 제 2 부분보다 상기 제 2 전극에 가까운 위치에 있는, 광전 변환 장치.
  12. 제 11 항에 있어서,
    상기 제 1 실리콘 반도체층의 상기 제 1 부분은 상기 투광성 도전막과 상기 제 1 실리콘 반도체층 사이의 계면 근방에 있고,
    상기 제 1 실리콘 반도체층의 상기 제 2 부분은 상기 결정성 실리콘 기판과 상기 제 1 실리콘 반도체층 사이의 계면 근방에 있는, 광전 변환 장치.
  13. 상기 제 11 항에 있어서,
    상기 제 2 실리콘 반도체층의 상기 제 1 부분은 상기 제 2 전극과 상기 제 2 실리콘 반도체층 사이의 계면 근방에 있고,
    상기 제 2 실리콘 반도체층의 상기 제 2 부분은 상기 결정성 실리콘 기판과 상기 제 2 실리콘 반도체층 사이의 계면 근방에 있는, 광전 변환 장치.
  14. 상기 제 12 항에 있어서,
    상기 제 2 실리콘 반도체층의 상기 제 1 부분은 상기 제 2 전극과 상기 제 2 실리콘 반도체층 사이의 계면 근방에 있고,
    상기 제 2 실리콘 반도체층의 상기 제 2 부분은 상기 결정성 실리콘 기판과 상기 제 2 실리콘 반도체층 사이의 계면 근방에 있는, 광전 변환 장치.
  15. 제 11 항에 있어서,
    상기 결정성 실리콘 기판은 n형 도전형을 갖고, 상기 제 1 실리콘 반도체층은 p형 도전형을 갖고, 상기 제 2 실리콘 반도체층은 n형 도전형을 갖는, 광전 변환 장치.
  16. 제 11 항에 있어서,
    상기 제 2 실리콘 반도체층과 상기 제 2 전극 사이의 투광성 도전막을 더 포함한, 광전 변환 장치.
  17. 제 11 항에 있어서,
    상기 결정성 실리콘 기판은 단결정 실리콘 기판인, 광전 변환 장치.
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