KR101740523B1 - 태양 전지 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 태양 전지는, 반도체 기판, 상기 반도체 기판 위에 부분적으로 형성되고, 상기 반도체 기판과 다른 결정 구조를 갖는 제1 도전형 반도체층과, 상기 제1 도전형 반도체층 사이로 제1 도전형 불순물이 상기 반도체 기판에 도핑되어 있는 제1 도전형 영역과, 상기 제1 도전형과 반대의 제2 도전형 불순물이 도핑되어 있는 제2 도전형 영역과, 상기 제1 도전형 반도체층에 컨택하는 제1 전극과, 상기 제2 도전형 영역에 컨택하는 제2 전극을 포함해 구성된다.

Description

태양 전지 및 그 제조 방법{SOLAR CELL AND METHODS THEREFOR}
본 발명은 구조를 개선한 태양전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 태양 전지의 효율을 최대화하고 제조 비용을 최소화하는 것이 요구된다.
본 발명은 높은 효율을 가지는 태양 전지를 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지는, 반도체 기판과, 상기 반도체 기판 위에 부분적으로 형성되고, 상기 반도체 기판과 다른 결정 구조를 갖는 제1 도전형 반도체층과, 상기 제1 도전형 반도체층 사이로 제1 도전형 불순물이 상기 반도체 기판에 도핑되어 있는 제1 도전형 영역과, 상기 제1 도전형과 반대의 제2 도전형 불순물이 도핑되어 있는 제2 도전형 영역과, 상기 제1 도전형 반도체층에 컨택하는 제1 전극과, 상기 제2 도전형 영역에 컨택하는 제2 전극을 포함해 구성된다.
상기 제1 도전형 반도체층은, 상기 제1 도전형 영역보다 고농도로 제1 도전형 불술문이 도핑되어 있다.
상기 제1 도전형 반도체층은, 상기 반도체 기판과 다른 결정 구조를 갖는 반도체로 이뤄진다.
이 태양전지는 상기 제1 도전형 반도체층과 상기 반도체 기판 사이에 대해서만 선택적으로 산화물로 이뤄진 제1 터널링층이 더 형성되어 있다.
상기 제2 도전형 영역은, 상기 반도체 기판의 후면 전체에 상기 제1 도전형 반도체층과 동일한 결정 구조를 갖는 제2 도전형 반도체층으로 이뤄진다.
이 태양전지는 상기 반도체 기판과 상기 제2 도전형 영역 사이 전체에 산화물로 이뤄진 제2 터널링층이 더 형성되어 있다.
본 발명의 다른 실시예에 따른 태양전지의 제조 방법은, 반도체 기판의 양쪽 면에 각각 터널링층을 형성하는 단계와, 상기 터널링층 위에 진성 반도체층을 각각 형성하는 단계와, 상기 반도체 기판 중 어느 한 면에 형성된 진성 반도체층에 제2 도전형 도펀트를 도핑하여 제2 도전형 영역을 형성하는 단계와, 상기 반도체 기판 중 다른 한 면에 형성된 상기 진성 반도체층과 상기 터널링층을 패터닝해서 상기 반도체 기판을 부분적으로 노출시키는 단계와, 노출된 상기 반도체 기판과 패터닝된 상기 진성 반도체층에 각각 제1 도전형 도펀트를 도핑해서 제1 도전형 영역과 제1 도전형 반도체층을 형성하는 단계와, 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극을 형성하는 단계를 포함한다.
상기 제1 도전형 반도체층은, 상기 제1 도전형 영역보다 고농도로 제1 도전형 불술문이 도핑되어 있다.
상기 제2 도전형 영역을 형성하는 단계는, 상기 진성 반도체층 위에 보론 유리 실리케이트(boron glass silicate, BSG) 또는 인 유리 실리케이트(phosphorous glass silicate, PSG)로 이뤄진 도펀트층을 형성하고, 이를 열처리해 이뤄진다.
상기 제조 방법은 상기 도펀트층 위에 언도프트 유리 실리케이트(undoped glass silicate, USC)로 이루어진 캡핑막을 더 형성하는 과정을 포함할 수 있다.
상기 제1 도전형 영역과 제1 도전형 반도체층을 형성하는 단계는, POCl3를 포함하는 기체 분위기 또는 BBr3를 포함하는 기체 분위기에서 이뤄진다.
상기 반도체 기판을 부분적으로 노출시키는 단계는, 패터닝된 보호막을 상기 진성 반도체층 위에 형성하고, 이를 식각 베리어로 상기 진성 반도체층과 상기 터널링층을 순차적으로 제거한다.
반도체 기판과 별개로 형성된 반도체층은 반도체 기판과 다른 특성을 가져 상대적으로 많은 양의 광이 입사되는 반도체 기판의 전면에서 광학적 손실을 일으킨다. 그러나, 본 발명의 일 실시예에서는 반도체층을 선택적으로 전극에 대응하게만 형성시켜 광학적 손실을 최소화한다.
나아가, 전극이 반도체 기판에 직접 접촉하게 되면 개방전압(Voc)이 낮아지나, 본 발명의 일 실시예에서 전극은 반도체 기판에 직접 접촉하는 대신에 반도체층에 접촉하고 있어 개방전압(Voc)을 높일 수 있다.
도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 3은 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 태양 전지를 도시한 단면도이다.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(110)과, 반도체 기판(110)의 전면에 동일한 불순물로 도핑되어 있는 제1 도전형 반도체층(20)과 제1 도전형 영역(19), 반도체 기판(110)의 후면에 형성되어 있는 제2 도전형 영역(30), 제1 도전형 반도체층(20)에 컨택하는 제1 전극(42)과, 제2 도전형 영역에 컨택하는 제2 전극(44)를 포함한다.
또한, 선택적으로 형성되어 있는 제1 도전형 반도체층(20)과 반도체 기판(110) 사이로는 제1 터널링층(21)이 더 형성될 수 있고, 반도체 기판(110)의 후면과 제2 도전형 영역(30) 사이에는 제2 터널링층(31)이 더 형성될 수 있다.
먼저, 반도체 기판(110)은 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(110)은 단결정 또는 다결정 구조의 반도체로 구성될 수 있고, 바람직하게, 단결정 구조의 반도체로 구성된다.
본 실시예에서 반도체 기판(110)은 제1 또는 제2 도전형 도펀트가 낮은 도핑 농도로 도핑된 베이스 영역(10)으로만 이루어질 수 있다. 즉, 종래의 태양 전지에서는 반도체 기판(110)과 다른 도전형을 가지는 도핑 영역 또는 반도체 기판(110)과 동일한 도전형을 가지되 도핑 농도가 높은 도핑 영역 등이 반도체 기판(110)에 형성되는 반면, 본 실시예에서는 반도체 기판(110)이 베이스 영역(10)만으로 이루어지며 별도의 도핑 영역을 구비하지 않는다. 이때, 반도체 기판(110)의 베이스 영역(10)이, 제1 도전형 도펀트를 제1 도전형 영역(20)보다 낮은 도핑 농도로 포함하거나, 또는 제2 도전형 도펀트를 제2 도전형 영역(30)보다 낮은 도핑 농도로 포함할 수 있다.
베이스 영역(10)의 도펀트는 n형 또는 p형을 나타낼 수 있는 도펀트이면 족하다. 즉, 베이스 영역(10)의 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 베이스 영역(10)의 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다.
이와 같이 본 실시예에서는 반도체 기판(110)이 베이스 영역(10)으로만 이루어지고 별도의 도핑 영역을 구비하지 않는다. 일례로, 반도체 기판(110)에서 가장 낮은 도핑 농도에 대한 가장 높은 도핑 농도 차이가 10% 이하일 수 있다. 이때, 10% 이하는 별도의 도펀트 영역을 형성하기 위한 도핑이 이루어지지 않은 정도를 규정하기 위하여 일례로 제시한 것일 뿐 본 발명이 이에 한정되는 것은 아니다. 따라서, 본 발명은 통상적으로 반도체 기판(110)에 별도의 도핑 영역을 구비하지 않는 경우를 모두 포함한다.
본 실시예에서는 반도체 기판(110)에 별도의 도핑 영역이 형성되지 않으므로 개방 전압을 향상할 수 있다. 이는 반도체 기판(110)에 도핑 영역을 형성하는 것에 의하여 발생할 수 있는 표면 재결합을 방지할 수 있기 때문이다.
반도체 기판(110)의 전면 및/또는 후면은 텍스쳐링(texturing)되어 요철을 가질 수 있다. 요철은, 일 예로, 외면이 반도체 기판(110)의 (111)면으로 구성되며 불규칙한 크기를 가지는 피라미드 형상을 가질 수 있다. 본 실시예에서는 요철이 반도체 기판(110)의 전면에만 형성되고 반도체 기판(110)의 후면에는 형성되지 않아, 반도체 기판(110)의 전면의 표면 거칠기가 반도체 기판(110)의 표면 거칠기보다 클 수 있다. 일 예로, 반도체 기판(110)의 후면은 경면 연마에 의하여 형성된 편평한 면일 수 있다.
텍스쳐링에 의해 반도체 기판(110)의 전면에 요철이 형성되어 전면의 표면 거칠기가 증가되면, 반도체 기판(110)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 그리고 반도체 기판(110)의 후면은 반도체 기판(110)의 전면보다 작은 표면 거칠기를 가져 반사율을 향상할 수 있다. 그러면, 반도체 기판(110)의 전면으로 입사되어 반도체 기판(110)의 후면에 도달한 광을 반도체 기판(110)의 전면 쪽으로 반사하여 재사용할 수 있다. 그리고 반도체 기판(110)의 후면이 상대적으로 작은 표면 거칠기를 가져 우수한 패시베이션 특성을 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 반도체 기판(110)의 전면 및 후면에 텍스쳐링에 의한 요철이 형성되지 않을 수 있고, 반도체 기판(110)의 전면 및 후면 각각에 텍스쳐링에 의한 요철이 형성될 수 있다.
반도체 기판(110)과, 제2 도전형 반도체층(20) 사이에 대해서만 선택적으로 제1 터널링층(21)이 형성된다. 제1 터널링층(21)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 제1 터널링층(21)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 제1 터널링층(21)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 제1 터널링층(21)을 통과할 수 있다. 또한, 제1 터널링층(21)은 제1 도전형 반도체층(20)의 도펀트가 반도체 기판(110)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 제1 터널링층(21)은 다수 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다.
예를 들어, 제1 터널링층(21)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 특히, 제1 터널링층(21)은 SiO2와 같은 실리콘 산화물층으로 구성될 수 있다. 실리콘 산화물층은 패시베이션 특성이 우수하며 캐리어가 터널링되기 쉬운 막이기 때문이다.
이 제1 터널링층(21)은 반도체 기판(110)의 전면에서 부분적으로 형성된다. 제1 터널링층(21)은 제1 도전형 반도체층(20)과 반도체 기판 사이에만 형성되고, 제1 도전형 반도체층(20)과 실질적으로 동일한 패턴을 가지도록 형성된다.
터널링 효과를 충분하게 구현할 수 있도록 제1 터널링층(21)의 두께가 제1 패시베이션막(22), 반사 방지막(24), 제2 패시베이션막(32), 제1 또는 제2 도전형 영역(20, 30)의 두께보다 작은 것이 바람직하다. 이 제1 터널링층(31)의 두께는 1nm 내지 5nm이다.
이 같은 제1 터널링층(21) 위로는 제1 도전형 반도체층(20)이 형성돼 있다.
제1 도전형 반도체층(20)은 제1 터널링층(21) 위에 반도체 기판(110)과 다른 결정 구조를 갖는 층이고, 제1 도전형 도펀트가 도핑되어 있다.
이 제1 도전형 반도체층(20)은 반도체 기판(110) 상에 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층으로 구성되는 것이 바람직하다. 예를 들어, 제1 도전형 반도체층(20)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성된다.
제1 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
일 예에서, 제1 도전형 도펀트는 베이스 영역(10)과 반대되는 도전형을 가질 수 있다. 그러면, 제1 도전형 반도체층(20)이 베이스 영역(10)과 제1 터널링층(21)을 사이에 두고 pn 접합을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다. 이 경우는, 제1 도전형 반도체층(20)의 면적을 최적화하여 쉐이딩 손실(shading loss)를 최소화하면서 에미터 영역으로서의 역할을 충분히 수행할 수 있다.
또는 제1 도전형 도펀트는 베이스 영역(10)과 동일한 도전형을 가질 수 있다. 제1 도전형 도펀트가 베이스 영역(10)과 동일한 도전형을 가지면 제1 도전형 반도체층(20)이 전면 전계(front surface field)를 형성하여 반도체 기판(110)의 표면에서 재결합에 의하여 캐리어가 손실되는 것을 방지한다.
제1 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소이다. 그리고, 제1 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소이다.
본 실시예에서 제1 도전형 반도체층(20)을 반도체 기판(110)과 별개로 형성하여 반도체 기판(110) 내부에 도핑 영역 형성 시에 발생할 수 있는 결함 또는 개방 전압 저하의 문제를 방지할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 향상할 수 있다. 그리고 제1 도전형 반도체층(20)이 낮은 비저항을 가져 일종의 전극과 같이 기능할 수 있다. 이에 의하여 광전 변환에 의하여 생성된 캐리어가 제1 도전형 반도체층(20)을 통하여 제1 전극(42)으로 효과적으로 전달될 수 있다.
제1 도전형 반도체층(20)의 두께는 100nm 내지 500nm이다. 제1 도전형 반도체층(20)의 두께가 100nm 미만이면, 저항이 높아져 제1 전극(42)을 반도체 기판(110)에 컨택하기가 쉽지 않다. 제1 도전형 반도체층(20)의 두께가 500nm를 초과하면, 공정 시간이 증가하고 태양 전지(100)의 두께가 커질 수 있다.
한편, 반도체 기판(110)과 별개로 형성된 제1 도전형 반도체층(20)은 반도체 기판(110)과 다른 특성을 가져 상대적으로 많은 양의 광이 입사되는 반도체 기판(110)의 전면에서 광학적 손실을 일으킨다. 이를 고려해 본 실시예에서는 반도체 기판(110)의 전면에 위치하며 반도체 기판(110)과 다른 결정 구조를 가지는 제1 도전형 반도체층(20)을 선택적으로 전극(42)에 대응하게만 형성시켜 광학적 손실을 최소화한다.
나아가, 전극이 반도체 기판(110)에 직접 접촉하게 되면 개방전압(Voc)이 낮아지나, 이 실시예에서는 전극이 반도체 기판(110)에 직접 접촉하는 대신에 제1 도전형 반도체층(20)에 접촉하고 있어 개방전압(Voc)을 높일 수 있다.
제1 도전형 영역(19)은 제1 도전형 반도체층(20) 사이로 터너널링층(21)이 형성되지 않은 반도체 기판(110)에 형성되어 있다. 제1 도전형 영역(19)은 제1 도전형 반도체층(20)과 마찬가지로 제1 도전형 도펀트를 도핑하여 형성된다. 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체 기판(110)에 포함될 수도 있다. 때문에, 이 제1 도전형 영역(19)은 제1 도전형 반도체층(20)과 동일한 공정에서 형성하는 것이 가능하다.
이 제1 도전형 영역(19)의 도펀트 농도는 제1 도전형 영역의 도펀트 농도보다 낮은데, 바람직하게 제1 도전형 반도체층(20)의 면저항(20b)은 30 ~ 100 ohm/sq이고, 상기 제1 도전형 영역(19)의 면저항은 40 ~ 120 ohm/sq에서 제1 도전형 반도체층(20)보다 낮은 값을 갖는 것이 바람직하다.
이처럼 제1 도전형 반도체층(20)이 제1 도전형 영역(19)보다 상대적으로 높은 농도를 가지면서 전극과 연결되어 있으므로, 오믹 컨택을 보다 효과적으로 형성할 수가 있다.
한편, 제1 도전형 반도체층(20)은 터널링층(21) 위에 형성된 반면, 제1 도전형 영역(19)은 터널링층(21)이 제거된 반도체 기판(110)에 형성되어 있다. 따라서, 제1 도전형 반도체층(20)과 제1 도전형 영역(19)은 터널링층(21)의 두께에 해당하는 단차를 가지면서 형성이 된다.
제1 도전형 반도체층(20)과 제1 도전형 영역(19) 위로는 제1 패시베이션막(22) 및 반사 방지막(24)이 차례로 형성된다. 본 실시예에서 제1 패시베이션막(22) 및 반사 방지막(24)은 실질적으로 반도체 기판(110)의 전면 전체에 형성도어 있다.
제1 패시베이션막(22)은 반도체 기판(110) 위에 바로 형성되어 반도체 기판(110)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 반사 방지막(24)은 반도체 기판(110)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(110)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 제1 패시베이션막(22) 및 반사 방지막(24)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
제1 패시베이션막(22)은 다양한 물질로 형성될 수 있다. 일례로, 제1 패시베이션막(22)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 제1 패시베이션막(22)은, 제1 도전형 반도체층(20)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 제1 도전형 반도체층(20)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다.
반사 방지막(24)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(24)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 반사 방지막(24)은 실리콘 질화물을 포함할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 제1 패시베이션막(22) 및 반사 방지막(24)이 다양한 물질을 포함할 수 있음은 물론이다. 그리고 제1 패시베이션막(22) 및 반사 방지막(24) 중 어느 하나가 반사 방지 역할 및 패시베이션 역할을 함께 수행하여 다른 하나가 구비되지 않는 것도 가능하다. 또는, 제1 패시베이션막(22) 및 반사 방지막(24) 이외의 다양한 막이 반도체 기판(110) 위에 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다.
제1 전극(42)은 제1 도전형 반도체층(20) 위에 접촉하게 형성되어 제1 도전형 반도체층(20)에 전기적으로 연결된다. 이러한 제1 전극(42)은 다양한 물질(일 예로, 금속)을 포함하고 다양한 형상을 가지는 것이 가능하다.
또한 상술한 바처럼 제1 전극(42)은 반도체 기판(110)에 바로 접촉하지 않고, 제1 도전형 반도체층(20)에 접촉하고 있어서, 개방전압(Voc)을 높일 수 있다.
반도체 기판(110)의 후면 위에는 제2 터널링층(31)이 형성된다. 이때, 제2 터널링층(31)은 반도체 기판(110)의 후면에서 전체적으로 형성될 수 있다. 여기서 전체적으로 형성되었다 함은 빈틈 없이 모두 형성된 것뿐 아니라 불가피하게 일부 영역이 형성되지 않는 것도 포함한다. 이에 의하여 별도의 패터닝 공정이 요구되지 않아 제2 터널링층(31)을 쉽게 형성할 수 있다. 본 실시예에서 반도체 기판(110)의 후면에 전체적으로 텍스쳐링에 의한 요철이 형성되지 않은 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 반도체 기판(110)의 후면에 전체적으로 텍스쳐링에 의한 요철이 구비될 수도 있다.
바람직하게, 제2 터널링층(31)은 상술한 제1 터널링층(21)과 동일한 공정에서 형성되고, 이에 따라 제2 터널링층(31)의 물리적 전기적 특성은 제1 터널링층(21)과 동일하므로, 여기서 상세한 설명은 생략한다.
제2 터널링층(31) 위로는 제2 도전형을 가지는 제2 도전형 영역(30)이 형성되고, 바람직한 한 예에서 이 제2 도전형 영역(30)은 반도체 기판(110)의 후면 위에 전체적으로 형성이 된다.
제2 도전형 영역(30)은 제2 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제2 도전형 영역(30)은 제2 터널링층(31) 위에서 반도체 기판(110)과 층을 나눠 별도로 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다.
그리고 제2 도전형 영역(30)은 반도체 기판(110) 위에 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제2 도전형 영역(30)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 제2 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
여기서, 제2 도전형 도펀트는 베이스 영역(10)과 동일한 도전형을 가질 수 있다. 그러면, 제2 도전형 영역(30)이 후면 전계 영역을 이룬다.
선택적으로, 제2 도전형 도펀트는 베이스 영역(10)과 반대되는 도전형을 가질 수 있다. 제2 도전형 도펀트가 베이스 영역(10)과 반대되는 도전형을 가지면 제2 도전형 영역(30)이 베이스 영역(10)과 pn 접합을 형성하는 에미터 영역을 구성한다. 그러면, 에미터 영역인 제2 도전형 영역(30)을 반도체 기판(110)의 후면에서 전체적으로 형성할 수 있어 에미터 영역을 충분한 면적으로 확보할 수 있다. 제2 도전형 영역(30)은 상대적으로 광의 입사가 적은 반도체 기판(110)의 후면에 위치하므로 넓은 면적을 가지더라도 쉐이딩 손실에 의한 문제를 줄일 수 있다.
제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있고, 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다.
이 실시예에서는 제2 도전형 영역(30)을 반도체 기판(110)과 별개로 형성하여 반도체 기판(110) 내부에 도핑 영역 형성 시에 발생할 수 있는 결함 또는 개방 전압 저하의 문제를 방지할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 향상할 수 있다. 그리고 제2 도전형 영역(30)이 낮은 비저항을 가져 일종의 전극과 같이 기능할 수 있다. 이에 의하여 광전 변환에 의하여 생성된 캐리어가 제2 도전형 영역(30)을 통하여 제2 전극(44)으로 효과적으로 전달될 수 있다.
이 제2 도전형 영역(30) 위로는 제2 패시베이션막(32)이 형성된다. 본 실시예에서 제2 패시베이션막(32)은 제2 전극(44)이 제2 도전형 영역(30)에 연결되는 부분을 제외하고 실질적으로 반도체 기판(110)의 후면 전체에 형성될 수 있다.
제2 패시베이션막(32)은 반도체 기판(110)에 접촉하여 형성되어 제2 도전형 영역(30)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다.
제2 패시베이션막(32)은 다양한 물질로 형성될 수 있다. 일례로, 제2 패시베이션막(32)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 제2 패시베이션막(32)은, 제2 도전형 영역(30)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 제2 도전형 영역(30)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 패시베이션막(32)이 다양한 물질을 포함할 수 있음은 물론이다.
본 실시예에서 제2 전극(44)은 제2 패시베이션막(32) 위에 위치하며 제2 패시베이션막(32)에 부분적으로 형성된 개구부(32a)를 통하여 제2 도전형 영역(30)에 연결(일 예로, 접촉)한다. 일 예로, 제2 전극(44)은, 제2 패시베이션막(32) 위에 전체적으로 형성되는 제1 전극부(441)과, 제1 전극부(441)으로부터 부분적으로 연장되어 제2 도전형 영역(30)에 연결되는 제2 전극부(442)을 포함할 수 있다. 제2 전극(44)의 제2 전극부(442)는 다양한 형상을 가질 수 있다. 일 예로, 제2 전극(44)의 제2 전극부(442)은 매트릭스 형상을 가지도록 일정 간격을 두고 복수 개 구비된 아일랜드 형상을 가질 수 있다. 그러면, 2 전극(44)의 제2 전극부(442)가 제2 도전형 영역(30)에 점 컨택(point contact)된다. 이와 같은 구조를 가지면, 제2 패시베이션막(32)의 면적을 충분하게 확보하면서도 제2 전극(44)과 제2 도전형 영역(30)이 균일하게 연결되어 우수한 전기적 특성을 가질 수 있다.
이와 같이 제2 전극(44)이 제1 전극부(441)과 제2 전극부(442)을 포함하면, 제1 전극부(441)에서 광을 반사시켜 재사용하고, 제2 전극부(442)에 의하여 제2 도전형 영역(30)에 안정적으로 연결되면서도 제1 전극부(441)과 반도체 기판(110)의 후면 사이에 위치한 제2 패시베이션막(32)에 의하여 패시베이션 특성을 향상할 수 있다.
그러나 제2 패시베이션막(32) 및 제2 전극(44)의 형상은 다양한 형상을 가질 수 있다. 예를 들어, 제2 전극(44)이 제1 전극부(441)과 제2 전극부(442)을 포함하되, 제2 전극부(442)이 복수 개의 라인 형상으로 구성되거나 제1 전극(42)과 동일 또는 유사한 형상을 가질 수 있다. 또는, 제2 전극(44)이 소정의 패턴을 가지면서 부분적으로 형성될 수 있는데, 이에 대해서는 추후에 도 4를 참조하여 좀더 상세하게 설명한다.
이러한 제2 전극(44)은 다양한 물질(일 예로, 금속)을 포함하고 다양한 형상을 가질 수 있다. 제2 전극(44)이 금속을 포함하면, 반도체 기판(110)의 후면 쪽에 도달한 광을 효과적으로 반사할 수 있다.
이하에서는 도 2a 내지 도 2h을 참조하여 본 발명의 실시예에 따른 태양 전지의 제조 방법을 상세하게 설명한다. 상술한 설명과 동일 또는 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분만을 구비한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 2a에 도시한 바와 같이, 반도체 기판(110)의 전면 및 후면에 텍스쳐링 공정을 수행하여 요철을 형성한다. 반도체 기판(110)의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(110)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(110)의 표면을 물리적으로 깎는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(110)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(110)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(110)을 텍스쳐링 할 수 있다.
도 2b에 도시한 바와 같이, 반도체 기판(110)의 전면에 제1 터널링층(21)을 형성하고 반도체 기판(110)의 후면에 제2 터널링층(22)을 형성한다
여기서, 제1 및 제2 터널링층(21, 22)은, 일례로, 열적 산화, 화학적 산화, 증착(일 예로, 상압 화학 기상 증착법(APCVD), 저압 화학 기상 증착법(LPCVD)) 등에 의하여 형성될 수 있다. 추가적으로 얇은 두께로 터널링층(22)을 형성한 후에 로(furnace) 내에서의 후속 열처리 등에 의하여 터널링층(22)의 두께 또는 밀도를 증가시킬 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 터널링층(22)이 형성될 수 있다.
바람직한 한 형태에서, 터널링층(21, 22)은 열적 산화물과 실리콘 산화물을 포함하는 산화물층으로 만들어지고, 두께는 5nm 이하, 더욱 바람직하게는 1nm ~ 3nm 사이의 두께를 갖는다. 이 터널링층(201, 202)은 pn 접합면에 해당하는 재결합 사이트(recombination site)를 줄이므로, 보다 효과적인 패시베이션(passivation)이 가능하도록 작용한다.
터널링층의 두께가 5nm보다 커지면 캐리어의 터널링 확률이 낮아져 태양전지의 효율이 나빠지며, 또한 두께가 1nm보다 작으면 패시베이션 기능을 하지 못해 이 역시 태양 전지의 효율을 떨어트린다.
바람직한 한 형태에서, 이 같은 터널링층(21, 22)은 CVD(Chemical Vapor Deposition)법으로 형성되고, 그리고 원료 기체는 산소 기체 만을 포함하거나, 산소 기체와 실란 가스(SiH4)를 포함할 수 있다.
원료 기체가 산소 기체 만을 포함하면, 원료 기체에서 분해된 산소 이온이 반도체 기판(10)의 표면에서 화학 반응을 일으켜 열적 산화물(SiOx)이 만들어져 터널링층(21, 22)이 형성된다.
이와 달리, 원료 기체가 산소 기체와 실란 가스(SiH4)를 포함하면, 원료 기체에서 분해된 산소 이온과 실란 가스에서 분해된 실리콘 이온이 반도체 기판(10)의 표면에서 화학 반응을 일으켜 실리콘 산화물(SiOx)과 같은 산화물이 만들어져 터널링층(201, 202)이 형성된다.
다음으로, 도 2c에 도시한 바와 같이, 반도체 기판(110)의 양측 각각에서 제1 및 제2 터널링층(21, 22) 위에 각각 제1 반도체층(120)과 제2 반도체층(130)을 형성한다. 여기서, 제1 반도체층(120)은 반도체 기판(110)의 전면에 위치하고, 제2 반도체층(130)은 반도체 기판(110)의 후면에 위치한다.
여기서, 반도체층(120, 130)은 반도체 기판과 결정 구조가 다르며, 불순물이 도핑되지 않은 진성 반도체층이다.
바람직하게, 이 반도체층(120, 130)의 두께는 300nm ~ 400nm이다. 두께가 300nm보다 작으면, 도핑 영역을 만들 때 불순물이 터너링층까지 도핑되고, 두께가 400nm 크면 불순물이 두께 방향으로 반도체층 전체에 도핑되지 않고 일부에만 도핑된다.
이 반도체층(120, 130)은 바람직한 한 형태에서, LPCVD법으로 반도체층(31, 32)을 형성한다.
이 공정에서, 원료기체는 반도체층(31, 32)이 진성이므로 반도체 물질을 포함하는 기체, 일 예로 실란 가스(SiH4) 만을 포함한다. 선택적으로, 원료기체는 이산화질소(N2O) 기체 및/또는 산소(O2) 기체를 함께 주입하여 결정립 크기, 결정성 등을 조절할 수 있다.
바람직한 한 형태에서, 반도체층(31, 32)은 다결정이 80% ~ 95%, 비정질이 5% ~ 20% 섞여 있는 결정질 반도체층으로 만들어지나, 성장 속도를 적절히 조절해 그 비율은 조정될 수 있고, 또는 미세 결정 구조를 갖는 것도 가능하다.
이어서, 도 2d에 도시한 바와 같이, 제2 반도체층(130) 위에 제2 도전형 도펀트를 포함하는 도펀트층(132)을 형성한다.
도펀트층(132)은 제2 도전형 도펀트를 포함하는 다양한 물질을 포함하는 층으로 만들어지며, 바람직한 한 형태에서, 도펀트층(132)은 제2 도전형 도펀트를 포함하는 유리 실리케이트(glass silicate)이다.
예를 들어, 도펀트층(132)에 의하여 형성되는 제2 도전형 영역(30)이 p형인 경우에는 도펀트층(132)이 p형을 나타낼 수 있는 3족 원소(일 예로, 보론)을 포함하는 보론 유리 실리케이트(boron glass silicate, BSG)이고, 제2 도전형 영역(30)이 n형인 경우에는 n형을 나타낼 수 있는 5족 원소(일 예로, 인)을 포함하는 인 유리 실리케이트(phosphorous glass silicate, PSG)이다.
비람직한 한 형태에서 도펀트층(132)은 CVD법에 의하여 형성될 수 있다. 도펀트층(132)은 상온보다 높은 온도에서 산소의 공급원인 산소 기체, 실리콘의 공급원인 실리콘 포함 기체(예를 들어, 실란 기체), 캐리어 기체인 질소 기체, 그리고 제1 도전형 도펀트의 공급원인 도펀트 포함 기체(예를 들어, 보론 포함 기체, 일 예로, 디보란(B2H6) 기체)를 포함하는 원료 기체를 이용하여 형성될 수 있다.
그리고 도펀트층(132) 위에 언도프트 유리 실리케이트(undoped glass silicate, USC)로 이루어진 캡핑막(134)을 형성하여 도펀트(132)가 외부로 확산되는 것을 방지할 수 있다.
이어서, 열처리를 수행한다. 열처리에 의하여, 반도체 기판(110)의 후면에 위치한 도펀트층(132)에 포함된 제2 도전형 불순물이 제2 반도체층(130)의 내부로 확산되어 제2 도전형 영역(30)을 형성한다. 이에 의하여 반도체 기판(110)의 후면에 전체적으로 형성되는 제2 도전형 영역(30)을 형성할 수 있다.
제2 도전형 영역(30)이 형성된 후에 도펀트층(132) 및 캡핑막(134)을 제거한다. 도펀트층(132) 및 캡핑막(134)을 제거하는 방법으로는 알려진 다양한 방법이 적용될 수 있는데, 일 예로, 희석된 불산을 이용할 수 있다.
이어서, 도 2e에서 예시하는 바처럼, 패터닝된 보호막(PR)을 제1 반도체층(120) 위에 형성한다. 바람직한 형태에서, 보호막은 포토 레지스트(photo resist)일 수 있다. 포토 레지스트는 포토리소그래피법에 이용되는 베리어로 노광 및 현상 공정에 의해 패터닝이 쉽게 이뤄진다.
바람직한 한 형태로, 보호막(PR)이 포토 레지스트로 형성되는 것을 예시하나, 본 발명이 이에 한정되고자 함은 아니며 잘 알려진 다양한 방법들이 이용될 수 있다.
이 단계에서, 제1 반도체층(120)과 제1 터널링층(21)은 보호막(PR)을 베리어로 선택적으로 제거된다. 바람직한 한 형태에서, 제1 반도체층(120)은 제1 전극과 연결되는 부분을 제외한 나머지 부분은 제거가 된다.
전면에 형성된 이 제1 반도체층(120)은 빛이 반도체 기판(110)으로 입사될 때 빛을 흡수해서 태양전지의 효율을 떨어트리나, 본 발명에서는 이처럼 제1 전극과 연결되는 부분을 제외한 나머지 부분에 대해선 전체적으로 제거를 했기 때문에 반도체 기판(110)으로 입사되는 빛의 양을 늘릴 수 있다.
식각은 잘 알려진 다양한 방법이 이용될 수 있고, 바람직한 한 형태에서 이온 반응성 식각(RIE, Reactive Ion Etching), 레이져 식각과 같은 건식 식각 방법이 이용된다. 이 이온 반응성 식각은 이온을 대상물에 충돌시켜 물리적 화학적으로 식각하는 방식이고, 레이져 식각은 대상물에 레이져를 조사해서 패터닝하는 방식이다.
이에 따라, 보호막(PR)으로 보호된 부분은 제거되지 않고, 보호막(PR)으로 보호되지 않았던 노출 부분은 제1 반도체층(120)과 제1 터널링층(21)이 순차적으로 제거된다.
다른 한편으로, 제1 반도체층(120)과 제1 터널링층(21)은 습식 식각 방법을 이용해서 제거될 수도 있다. 습식 식각은 제거하고자 하는 대상물을 식각액에 노출시켜 화학적으로 제거하는 방법이다.
습식 식각 중 제1 반도체층(120)과 제1 터널링층(21)을 식각액에 딥핑시켜 제거하는 경우에는 제2 도전형 영역(30)을 보호하는 마스크층(미도시)이 필요하다. 딥핑은 식각하고자 하는 대상물 전체를 식각액에 일정 시간동안 담궈 이뤄지므로, 제2 도전형 영역(30)을 보호하는 마스크층(미도시)이 필요하다.
마스크층은 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드와 같은 물질로 형성될 수 있고, PECVD법과 같은 증착법이 이용될 수 있다.
이에 따라, 도 2f에서 예시하는 바처럼, 제1 반도체층(120)과 제1 터널층(21) 일부만 남고, 나머지는 제거돼 반도체 기판(110)의 표면이 드러난다.
이어서, 도 2g에서 예시하는 바처럼, 제1 도전형 도펀트를 포함하는 기체 분위기에서 열처리하는 것에 의하여 제1 반도체층(120)과 패터닝된 제1 반도체층(20)에 제1 도전형 도펀트를 도핑해 제1 도전형 영역(20a)을 형성할 수 있다. 제1 도전형 영역(20a)이 n형을 가질 경우에는 POCl3를 포함하는 기체 분위기에서 열처리할 수 있다. 또는, 제1 도전형 영역(20a)이 p형을 가질 경우에는 BBr3를 포함하는 기체 분위기에서 열처리할 수 있다.
이와 같이 제1 도전형 도펀트를 포함하는 기체를 사용하여 제1 도전형 영역(20a)을 형성하는 공정을 단순화할 수 있다. 다만, 이러한 공정에 의하여 반도체 기판(110)의 후면 쪽에서도 도핑이 이루어지므로, 제2 도전형 영역(30) 위에 마스크층(미도시)을 더 형성해서 제2 도전형 영역(30)이 도핑되는 것을 방지한다.
이 같은 마스크층은 질화물, 산화물, 질화 산화물, 실리콘 카바이드와 같은 것들이 사용될 수 있고, PECVD법을 통해 만들어질 수 있다.
다른 예로, 제1 반도체층(120)과 패터닝된 제1 반도체층(20) 위에 제1 도전형 도펀트를 포함하는 도핑층을 형성하고, 열처리에 의하여 제1 도핑층(미도시) 내에 포함된 제1 도전형 도펀트를 확산시켜, 반도체층(120)에 제1 도전형 도펀트를 주입해 제1 도전형 반도체층(20)을 형성하고, 이 제1 도전형 반도체층(20) 사이로 노출된 반도체 기판(110)의 표면에 제1 도전형 영역(19)을 각각 형성한다.
일 예로, 도핑층은 인 실리케이트 유리(phosphorus silicate glass, PSG), 보론 실리케이트 유리(boron silicate glass, BSG) 등을 포함할 수 있다. 이러한 제1 도핑층(210)은 증착 등에 의하여 쉽게 형성할 수 있다.
한편, 도핑 영역을 만드는 도펀트는 주입되는 대상물의 결정 구조에 따라 도핑 농도에 차이가 있는데, 반도체층(120)은 다결정 구조를 갖고, 반도체 기판(110)은 단결정 구조를 가지므로, 도핑이 종료된 후에 제1 도전형 반도체층(120)과 제1 도전형 영역(19)의 도핑 농도는 다르게 된다.
그런데, 도펀트는 단결정보단 다결정 구조에 더 많이 도핑이 되므로, 제1 도전형 반도체층(20)이 제1 도전형 영역(19)보다 고농도로 도핑이 되고, 이어지는 공정에서 제1 도전형 반도체층(20)은 제1 전극에 연결되므로, 태양전지의 효율을 높일 수 있다.
이어서, 도 2h에 도시한 바와 같이, 반도체 기판(110)의 전면 쪽에 제1 패시베이션막(22)및 반사 방지막(24)을 차례로 형성하고, 제2 도전형 영역(30) 위에 제2 패시베이션막(32)을 형성한다. 즉, 반도체 기판(110)의 전면 위 및 제1 도전형 반도체층(20)의 위에 까지 제1 패시베이션막(22)및 반사 방지막(24)을 전체적으로 형성하고, 반도체 기판(110)의 후면 위에 제2 도전형 영역(30)을 덮도록 전체적으로 제2 패시베이션막(32)을 형성한다. 패시베이션막(24), 반사 방지막(24) 및 제2 패시베이션막(32)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 제1 패시베이션막(22) 및 반사 방지막(24), 그리고 제2 패시베이션막(32)의 형성 순서는 다양하게 변형될 수 있다.
이어서, 도 2i에 도시한 바와 같이, 제1 및 제2 도전형 영역(32, 34)에 각기 연결되는 제1 및 제2 전극(42, 44)을 형성한다.
일례로, 제1 패시베이션막(22) 및 반사 방지막(24)에 개구부(22a, 24a)를 형성하고, 제2 패시베이션막(32)의 일부를 제거하여 제2 개구부(32a)를 형성한다. 도금법, 증착법, 스퍼터링법 등의 다양한 방법으로, 제1 패시베이션막(22) 및 반사 방지막(24)의 개구부(22a, 24a)를 채우도록 제1 전극(42)을 형성하고, 제2 패시베이션막(32)의 제2 개구부(32a)를 채우도록 제2 전극(44)을 형성할 수 있다.
다른 실시예로, 제1 전극 형성용 페이스트를 제1 패시베이션막(22) 및 반사 방지막(24)에 패턴을 가지는 상태로 스크린 인쇄 등으로 도포하고, 제2 전극 형성용 페이스트를 제2 패시베이션막(32)에 패턴을 가지는 상태로 도포한다. 이후, 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 원하는 형상의 제1 및 제2 전극(42, 44)을 형성할 수 있다. 이 경우에는 제1 및 제2 전극(42, 44)을 형성할 때 개구부(22a, 24a)(32a)가 형성되므로, 별도로 개구부(22a, 24a)(32a)를 형성하는 공정을 추가하지 않아도 된다.
도 3은 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다. 이 실시예의 태양 전지 중 전면의 구성은 상술한 도 1의 실시예와 동일하므로 그 상세한 설명은 생략한다.
이 실시예에서, 반도체 기판의 전면 구성은 상술한 실시예와 동일하고, 반도체 기판의 후면 구성은 전면 구성과 동일한 구성을 구성된다는 점에서 상술한 실시예와 차이가 있다.
이 실시예에서, 반도체 기판(110)의 후면 위로 제2 도전형 반도체층(302)이 선택적으로 형성되어 있고, 제2 전극(44)이 제2 도전형 반도체층(302)과 컨택을 이루고 있다.
이 제2 도전형 반도체층(302)은 제1 도전형 반도체층(20)과 유사하게 제2 도전형 도펀트가 도핑되어 있고, 그 결정 구조는 제1 도전형 반도체층(20)과 동일하다.
그리고, 제2 도전형 반도체층(302)과 반도체 기판(110)의 후면 사이로는 선택적으로 제2 터널링층(31)이 형성돼 있고, 그 형성 물질은 제1 터널링층(21)과 동일하다.
그리고, 제2 도전형 반도체층(302) 사이로는 제2 도전형 불순물을 반도체 기판(110)의 표면에 도핑해서 만들어진 제2 도전형 영역(301)이 형성돼 있다.
상술한 바와 동일한 이유에서, 다결정 구조를 갖는 제2 도전형 반도체층(302)의 불순물 농도는 단결정 구조의 제2 도전형 영역(301)의 불순물 농도보다 크다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (12)

  1. 반도체 기판과,
    상기 반도체 기판의 일면에 부분적으로 형성되고, 상기 반도체 기판과 다른 결정 구조를 갖는 제1 도전형 반도체층과,
    상기 제1 도전형 반도체층 사이로 제1 도전형 불순물이 상기 반도체 기판에 도핑되어 있는 제1 도전형 영역과,
    상기 반도체 기판의 일면에 대향하는 타면에 형성되고, 상기 제1 도전형과 반대의 제2 도전형 불순물이 도핑되어 있는 제2 도전형 영역과,
    상기 제1 도전형 반도체층에 컨택하는 제1 전극과,
    상기 제2 도전형 영역에 컨택하는 제2 전극을 포함하고,
    상기 제2 도전형 영역은,
    상기 반도체 기판의 타면 전체에 상기 제1 도전형 반도체층과 동일한 결정 구조를 갖는 제2 도전형 반도체층으로 이뤄진 태양전지.
  2. 제1항에 있어서,
    상기 제1 도전형 반도체층은, 상기 제1 도전형 영역보다 고농도로 제1 도전형 불술문이 도핑되어 있는 태양전지.
  3. 제1항에 있어서,
    상기 제1 도전형 반도체층은, 상기 반도체 기판과 다른 결정 구조를 갖는 반도체로 이뤄진 태양전지.
  4. 제1항에 있어서,
    상기 제1 도전형 반도체층과 상기 반도체 기판 사이에 대해서만 선택적으로 산화물로 이뤄진 제1 터널링층이 더 형성되어 있는 태양전지.
  5. 삭제
  6. 제1항에 있어서,
    상기 반도체 기판과 상기 제2 도전형 영역 사이 전체에 산화물로 이뤄진 제2 터널링층이 더 형성되어 있는 태양전지.
  7. 반도체 기판의 양쪽 면에 각각 터널링층을 형성하는 단계와,
    상기 터널링층 위에 진성 반도체층을 각각 형성하는 단계와,
    상기 반도체 기판 중 어느 한 면에 형성된 진성 반도체층에 제2 도전형 도펀트를 도핑하여 제2 도전형 영역을 형성하는 단계와,
    상기 반도체 기판 중 다른 한 면에 형성된 상기 진성 반도체층과 상기 터널링층을 패터닝해서 상기 반도체 기판을 부분적으로 노출시키는 단계와,
    노출된 상기 반도체 기판과 패터닝된 상기 진성 반도체층에 각각 제1 도전형 도펀트를 도핑해서 제1 도전형 영역과 제1 도전형 반도체층을 형성하는 단계와,
    상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극을 형성하는 단계를 포함하고,
    상기 제2 도전형 영역은,
    상기 반도체 기판의 후면 전체에 상기 제1 도전형 반도체층과 동일한 결정 구조를 갖는 제2 도전형 반도체층으로 이뤄지는 태양전지의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 도전형 반도체층은, 상기 제1 도전형 영역보다 고농도로 제1 도전형 불술문이 도핑되어 있는 태양전지의 제조 방법.
  9. 제7항에 있어서,
    상기 제2 도전형 영역을 형성하는 단계는,
    상기 진성 반도체층 위에 보론 유리 실리케이트(boron glass silicate, BSG) 또는 인 유리 실리케이트(phosphorous glass silicate, PSG)로 이뤄진 도펀트층을 형성하고, 이를 열처리해 이뤄지는 태양전지의 제조 방법.
  10. 제9항에 있어서,
    상기 도펀트층 위에 언도프트 유리 실리케이트(undoped glass silicate, USC)로 이루어진 캡핑막을 더 형성하는 태양전지의 제조 방법.
  11. 제7항에 있어서,
    상기 제1 도전형 영역과 제1 도전형 반도체층을 형성하는 단계는,
    POCl3를 포함하는 기체 분위기 또는 BBr3를 포함하는 기체 분위기에서 이뤄지는 태양전지의 제조 방법.
  12. 제7항에 있어서,
    상기 반도체 기판을 부분적으로 노출시키는 단계는,
    패터닝된 보호막을 상기 진성 반도체층 위에 형성하고, 이를 식각 베리어로 상기 진성 반도체층과 상기 터널링층을 순차적으로 제거하는 태양전지의 제조 방법.
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