KR20120120260A - 솔라 패널 모듈 및 그 제조방법 - Google Patents

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요하네스 아드리아누스 마리아 반 루스말렌
파울라 카타리나 페트로넬라 브론스벨드
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쉬티흐틴크 에네르지온데르조크 센트룸 네델란드
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Abstract

솔라 패널 모듈은 투명 캐리어 및 전면과 후면을 가지는 반도체 기판 부분을 포함한다. 상기 전면은 복사 에너지를 포획하는데 사용되도록 배열되어 있다. 상기 실리콘 기판 부분들은 상기 투명 캐리어 상에 서로 인접하도록 배열되고 홈에 의하여 서로로부터 분리되어 있다. 각 반도체 기판 부분은 상기 전면 기판과 함께 상기 투명 캐리어에 붙어있다. 각 홈은 서로에게 인접한 각 반도체 기판 부분들의 측벽을 포함한다. 각 반도체 기판 부분의 상기 전면은 제1 전도성 타입 도핑 층을 구비한다. 각 반도체 기판 부분은 상기 반도체 기판 부분의 소수 전하 캐리어들을 위한 제1 전기 접촉 및 상기 반도체 기판 부분의 다수 전하 캐리어들을 위한 제2 전기 접촉을 포함한다. 상기 제1 전기 접촉은 적어도 상기 반도체 기판 부분의 상기 후면 상에 제1 타입 이형구조 배열된다. 상기 제1 타입 이형접합은 상기 반도체 기판 부분 상의 진성 반도체 층 및 상기 진성 반도체 층의 상부 상의, 상기 제1 전도성 타입과 반대인 제2 전도성 타입 반도체 층을 포함한다.

Description

솔라 패널 모듈 및 그 제조방법{SOLAR PANEL MODULE AND METHOD FOR MANUFACTURING SUCH A SOLAR PANEL MODULE}
본 발명은 솔라 패널 모듈에 관한 것이다. 추가적으로, 본 발명은 그 솔라 패널 모듈의 제조방법에 관한 것이다.
솔라 패널 모듈은 적재 프레임 (carrying frame) 및 적재 프레임에 의하여 지지되는 복수의 솔라 셀을 포함한다. 각 솔라 셀은 태양 등과 같은 복사원 (radiation source)로부터 복사 에너지를 포획할 수 있는 적어도 하나 이상의 수광 면 (light receiving surface)을 가지고, 복사 에너지를 전기 에너지로 전환할 수 있도록 구성되어 있다. 일반적으로, 솔라 패널 모듈의 적재 프레임은 마운팅 캐리어 (mounting carrier) 및 투명 캐리어 (transparent carrier)를 포함한다. 솔라 셀들은, 솔라 셀들의 수광 면이 투명 캐리어를 향하는 방향으로 마운팅 캐리어와 투명 캐리어 사이에 샌드위칭되거나 마운팅된다.
투명 캐리어는 일반적으로 보호 층으로서 솔라 셀들의 수광 면들을 커버하는 호일 층 또는 유리 플레이트이다.
각 솔라 셀은 적어도 하나의 제1 극성 전극 (an electrode of a first polarity)과, 반대의, 솔라 셀로부터 포획된 전기 에너지를 탭핑 (tapping)하도록 하는 제2 극성 반대 전극을 포함한다.
종래기술로부터, 솔라 셀들을 전기적 직렬 연결 (in an electrical series connection)하는 것은 병렬로 연결된 솔라 셀들로부터 기인하는 오믹 손실을 방지함으로써 모듈의 효율을 향상시키는 고 전압 솔라 셀 배열을 형성하는 것으로 알려져 있다. 일반적으로 단일 실리콘 솔라 셀은 약 0 내지 0.7 볼트의 포텐셜을 형성한다.
직렬 연결 솔라 셀들 (series-connected solar cells)의 일 컨셉은, 반도체 웨이퍼의 사용가능한 평면 영역 (usable planar surface area)을 증가시키는 반도체 웨이퍼 제조방법이 개시되어 있는 국제 출원 WO0245143으로부터 알려져 있다. 반도체 웨이퍼는 실질적 평면과 상기 실질적 평면에 직각인 두께 치수 (a thickness dimension at right angles to said substantially planar surface)를 가진다. 상기 방법은 복수의 스트립들로의 웨이퍼의 분리를 위한 스트립 두께의 선별하는 단계, 실질적 평면과 교차하도록 상기 스트립들로 웨이퍼를 절단하여, 상기 절단으로 제거된 웨이퍼의 폭과 스트립 두께의 결합이 웨이퍼의 두께보다 작게하기 위한 기법의 선별하는 단계, 선별된 기법을 사용하여 웨이퍼를 스트립들로 절단하는 단계 및 스트립들을 서로 분리하는 단계를 포함한다.
웨이퍼를 스트립들로 절단한 후에, 스트립들은 가공된 웨이퍼에 여전히 고정되어 있다. 상기 고정된 형태에서 스트립들은 각 스트립들의 절단면들 (the cut surfaces) 상에 양면 솔라 셀 스트립들 (bifacial solar cell strips)을 형성하는 공정에 노출된다. 솔라 셀 스트립들은 상기 스트립들의 선택된 영역들 상의 금속 접촉들을 포함한다. 분리 이후에 상기 솔라 셀 스트립들은 서로의 옆에 배열되고 (arranged next to each other) 전기적으로 서로 연결된다. 마지막으로, 솔라 셀 스트립들은 솔라 패널 모듈을 형성하기 위하여 유리 시트들 사이에 배열된다.
먼저 상기 스트립들을 분리하고, 다음에 서로에게 인접하도록 그들을 배열하고, 이어서 그들을 서로 연결하는 시퀀스 때문에, 종래 기술로부터 솔라 패널을 형성하기 위한 방법은 복잡하다.
접촉들의 스크린프린팅은 일반적으로 낮은 가동 시간 (low uptime) 및 중요한 셀 파손을 수반하는 부담스러운 공정으로 알려져 있다. 그와 같이, 스크린프린팅은 반대로 향상된 처리량과 수율을 목표로 하는 개선된 제조 컨셉에 영향을 미친다.
본 발명의 목적은 종래 기술의 단점 중 하나 이상을 극복 또는 제거하는 고 전압 솔라 셀을 제공하는 것이다.
본 발명은, 투명 캐리어, 전면과 후면 (a front surface and a rear surface)을 가지는 실리콘 반도체 기판 부분들 (portions)을 포함하고, 상기 전면은 복사 에너지를 포획 (capturing)하는데 사용되도록 배열되어 있고;
상기 실리콘 기판 부분들은 상기 투명 캐리어 상에 서로 인접하도록 배열되고 홈 (groove)에 의하여 서로로부터 분리되고, 각 반도체 기판 부분은 상기 전면 기판과 함께 상기 투명 캐리어에 붙어있고 (each semiconductor substrate portion being attached with the front surface to the transparent carrier), 각 홈은 서로에게 인접한 각 반도체 기판 부분들의 측벽 (side wall)을 포함하고;
상기 반도체 기판 부분들은 벌크 전도성 타입 (bulk conductivity type)이고;
각 반도체 기판 부분의 상기 전면은 제1 전도성 타입 도핑 층 (doped layer of a first conductivity type)을 구비하고;
각 반도체 기판 부분은 상기 반도체 기판 부분의 소수 전하 캐리어들 (minority charge carriers)을 위한 제1 전기 접촉 (first electric contact) 및 상기 반도체 기판 부분의 다수 전하 캐리어들 (majority charge carriers)을 위한 제2 전기 접촉 (second electric contact)을 포함하고;
상기 제1 전기 접촉은 적어도 상기 반도체 기판 부분의 상기 후면 상에 배열되고, 상기 제1 전기 접촉은 제1타입 이형구조 (heterostructure of a first type)이고, 상기 제1 타입 이형접합 (heterojunction of the first type)은 상기 반도체 기판 부분 상의 진성 반도체 층 및 상기 진성 반도체 층의 상부 상의 제2 전도성 타입 반도체 층을 포함하고, 상기 제2 전도성 타입은 상기 제1 전도성 타입과 반대 (being opposite to the first conductivity type)인 것인, 솔라 패널 모듈 (solar panel module)에 관한 것이다.
유용하게, 솔라 패널 모듈의 배치 (layout)는, 중요한 비용적 이익이 되는 상호연결을 위한 사용되는 금속들의 양의 최소화 및 금속화에 수반되고 성능상 이익이 되는 오믹과 새도우 손실들 (ohmic and shadow losses)의 최소화에 의하여 고효율 저비용 생산을 가능하게 한다. 나아가, 본 발명은 금속화를 위한 은을 사용하지 않고, 이는 비용적 및 지속성 이익이 되고, 비효율적인 금속화 기법의 처리량 제한인 스크린프린팅을 사용하지 않고 솔라 패널들을 제조하게 할 수 있다 (Further, the present invention may allow to produce solar panels without the use of silver for metallization which is a cost and sustainability advantage and without screenprinting as a inefficient, throughput limiting metallization technology.) 더욱이, 본 발명은 대면적 (패널 면적 대 웨이퍼 면적 (panel area versus wafer area)) 상에서 고 처리량으로 결정화 실리콘 솔라 패널 모듈을 제조하도록 할 수 있다. 또한, 본 발명은, 제한된 핸들링 및 열적 버짓 (budget) 제한된 고온 공정, 스트레스 최소화 때문에 얇은 결정화 실리콘 웨이퍼의 사용을 가능하게 할 수 있고, 이는 비용적 이익이다. 고효율 및 우수한 표면 보호를 위한 후면전극 (back-contact) 이형접합의 사용은 박형 웨이퍼들 및 저온 제조 공정의 사용을 더욱 가능하게 한다.
일 구현예에 따르면, 본 발명은 상술된 솔라 패널 모듈에 관한 것으로서, 상기 진성 반도체 물질 층은 비정질 실리콘을 포함한다.
일 구현예에 따르면, 본 발명은 상술된 솔라 패널 모듈에 관한 것으로서, 상기 제2 전도성 타입 반도체 물질 층은, 상기 제2 전도성 타입이 되는, 하나 이상의 도펀트 종들을 포함하는 비정질 실리콘을 포함하는 것이다.
일 구현예에 따르면, 본 발명은 상술된 솔라 패널 모듈에 관한 것으로서, 상기 진성 반도체 층은 인접한 반도체 기판 부분들 사이의 상기 홈을 커버 (cover)하는 것이다.
일 구현예에 따르면, 본 발명은 상술된 솔라 패널 모듈에 관한 것으로서, 상기 제2 전도성 타입 상기 반도체 물질 층은 적어도 실질적으로 상기 후면을 커버하는 것이다.
일 구현예에 따르면, 본 발명은 상술된 솔라 패널 모듈에 관한 것으로서, 상기 제2 전도성 타입 상기 반도체 물질 층은 상기 제2 전기 접촉을 포함하지 않는 상기 반도체 기판 부분의 측벽을 커버하는 것이다.
일 구현예에 따르면, 본 발명은 상술된 솔라 패널 모듈에 관한 것으로서, 상기 반도체 기판 부분들의 상기 전면은 반사 방지 코팅 및 보호 층을 구비하는 것이다.
일 구현예에 따르면, 본 발명은 상술된 솔라 패널 모듈에 관한 것으로서, 상기 제1 전기 접촉은 저온 접합 형성 공정 (low-temperature junction formation process)에 의하여 형성되는 접합 (junction)인 것이다.
일 구현예에 따르면, 본 발명은 상술된 솔라 패널 모듈에 관한 것으로서, 상기 제2 전기 접촉은, 상기 반도체 기판 부분의 일 측벽의 (in one side wall), 상기 제1 전도성 타입 고 도핑 접촉 영역 (highly doped contact area of the first conductivity type)인 것이다.
일 구현예에 따르면, 본 발명은 상술된 솔라 패널 모듈에 관한 것으로서, 상기 제2 전기 접촉은, 상기 제1 전기 접촉에 인접한 상기 반도체 기판 부분의 후면의 일 부분의 (in a portion of the rear surface of the semiconductor substrate portion adjacent to the first electric contact), 제1 전도성 타입 고 도핑 접촉 영역인 것이다.
일 구현예에 따르면, 본 발명은 상술된 솔라 패널 모듈에 관한 것으로서, 상기 제2 전기 접촉은 제2 타입 이형접합 (a heterojunction of a second type)이고, 상기 제2 타입 이형접합은, 실질적으로 상기 반도체 기판 부분의 일 측벽 상에, 진성 반도체 층 및 제1 전도성 타입 반도체 층을 포함하는 것이다.
일 구현예에 따르면, 본 발명은 상술된 솔라 패널 모듈에 관한 것으로서, 전도성 층은 각 반도체 기판 부분의 상기 후면 및 측벽들 상에 배열되고, 상기 각 반도체 기판 부분 상에, 상기 전도성 층은 상기 제1 전기 접촉의 위치와 상기 제2 전기 접촉의 위치 사이의 방해 요소 (interrupting element)를 포함하는 것이다.
일 구현예에 따르면, 본 발명은 상술된 솔라 패널 모듈에 관한 것으로서, 상기 방해 요소는, 상기 전도성 층 내의 (in the conductive layer) 슬릿 (slit) 또는 상기 전도성 층 내의 절연체 스텝 요소 (isolator step element)인 것이다.
일 구현예에 따르면, 본 발명은 상술된 솔라 패널 모듈에 관한 것으로서, 상기 보호 층은 상기 고 도핑 접촉 영역 상에 배열된 것이고, 상기 보호 층은, 상기 전도성 층과의 연결을 위한 (for connection with the conductive layer) 상기 고 도핑 접촉 영역의 적어도 일 부분의 노출을 위한 (for exposure of at least a portion) 개구 (opening)을 갖는 것이다.
일 구현예에 따르면, 본 발명은 상술된 솔라 패널 모듈에 관한 것으로서, 상기 인접한 반도체 기판 부분들 사이의 홈은 절연 물질로 채워져 있는 것이다.
일 구현예에 따르면, 본 발명은 상술된 솔라 패널 모듈에 관한 것으로서, 상기 절연 물질은 솔라 패널의 솔라 셀을 인캡슐레이팅 (encapsulating)하기 위한 인캡슐레이팅 물질인 것이다.
일 구현예에 따르면, 본 발명은 상술된 솔라 패널 모듈에 관한 것으로서, 인접한 반도체 기판 부분들 사이의 홈은 브리징 요소 (bridging element)에 의하여 가교되는 (bridged) 것이다.
일 구현예에 따르면, 본 발명은 상술된 솔라 패널 모듈에 관한 것으로서, 상기 홈은, 상기 투명 캐리어로부터 상기 반도체 기판 부분들의 상기 후면 측으로 향하는 방향으로 가늘어지는 (경사진) (tapered in a direction from the transparent carrier towards the rear surface side of the semiconductor substrate portions) 것이다.
일 구현예에 따르면, 본 발명은 상술된 솔라 패널 모듈에 관한 것으로서, 상기 홈은 상기 후면에 수직하거나 또는 상기 반도체 기판 부분들의 상기 후면 측으로부터 상기 투명 캐리어 방향으로 가늘어지는 (경사지는) 것이다.
일 구현예에 따르면, 본 발명은 상술된 솔라 패널 모듈에 관한 것으로서, 상기 벌크 전도성 타입 (bulk conductivity type)은 상기 제1 전도성 타입인 것이다.
일 구현예에 따르면, 본 발명은 상술된 솔라 패널 모듈에 관한 것으로서, 상기 벌크 전도성 타입은 제2 전도성 타입이고, 상기 제2 전기 접촉은, 각 반도체 기판 부분의 전면의 제1 전도성 타입 도핑 층에 연결된 것이다.
일 구현예에 따르면, 본 발명은 상술된 솔라 패널 모듈에 관한 것으로서, 상기 각 반도체 기판 부분들의 측벽들은 노출된 것이다.
일 구현예에 따르면, 본 발명은 상술된 솔라 패널 모듈에 관한 것으로서, 상기 각 반도체 기판 부분들의 측벽들은 제1 전도성 타입 도핑 표면 층에 의하여 커버된 것이다.
일 구현예에 따르면, 본 발명은 상술된 솔라 패널 모듈에 관한 것으로서, 상기 각 반도체 기판 부분들의 측벽들 상의 도핑 표면 층은 보호 층에 의하여 커버된 것이다.
일 구현예에 따르면, 본 발명은 상술된 솔라 패널 모듈에 관한 것으로서, 상기 각 반도체 기판 부분들의 측벽들은 보호 층에 의하여 커버된 것이다.
일 구현예에 따르면, 본 발명은 상술된 솔라 패널 모듈에 관한 것으로서, 상기 제2 전기 접촉의 일 부분은, 진성 반도체 층 또는 보호 층에 의하여 커버되고, 전도성 층은 상기 진성 반도체 층 또는 상기 보호 층 각각의 개구를 통하여 (through an opening in the intrinsic semiconductor layer or the passivation layer, respectively) 상기 제2 전기 접촉의 나머지 부분에 접촉하는 것이다.
일 구현예에 따르면, 본 발명은 상술된 솔라 패널 모듈에 관한 것으로서, 상기 보호 층은 질화 실리콘, 산화 알루미늄 및 이산화 실리콘 (silicon dioxide) 또는 비정질 실리콘, 또는 보호 물질 층들의 적층 (stack) 또는 보호 물질들의 조합의 군으로부터 선택되는 보호 물질 (passivating material)을 포함하는 것이다.
나아가, 본 발명은, 투명 캐리어, 각각 전면과 후면을 가지는 제1 (primary) 및 제2 반도체 기판 부분들을 포함하고, 상기 전면은 복사 에너지를 포획하는데 사용되도록 배열되어 있고; 상기 제1 (primary) 및 제2 반도체 기판 부분들은 상기 투명 캐리어 상에 서로 인접하도록 배열되고 홈에 의하여 분리되고, 각 제1 (primary) 및 제2 반도체 기판 부분은 상기 전면 기판과 함께 상기 투명 캐리어에 붙어있고, 각 홈은 서로에게 인접한 각 반도체 기판 부분들의 측벽을 포함하고; 상기 제1 (primary) 및 제2 반도체 기판 부분들은 제1 전도성 타입 벌크 전도성 타입이고; 각 제1 (primary) 및 제2 반도체 기판 부분의 상기 전면은 제1 전도성 타입 도핑 층을 구비하고; 상기 투명 캐리어 표면과 평행한 표면 방향을 따르는 제1 (primary) 반도체 기판 부분의 길이는 (a length of the primary semiconductor substrate portion along a surface direction parallel to the transparent carrier surface) 그 방향을 따르는 제2 반도체 기판 부분의 길이보다 상대적으로 더 길고, 각 제1 (primary) 반도체 기판 부분의 일측에 배치된 제1 홈 상에 (on a first groove disposed on one side of each primary semiconductor substrate portion), 제1 타입 이형접합은 배열되고, 진성 반도체 물질 층 및 제2 전도성 타입 반도체 물질 층의 적층을 포함하고 (a heterojunction of a first type is arranged which comprises a stack of an intrinsic semiconductor material layer and a semiconductor material layer of a second conductivity type), 상기 제2 전도성 타입은 상기 제1 전도성 타입과 반대이고; 각 제1 (primary) 반도체 기판 부분의 일측에 배치된 제2 홈 상에, 제2 타입 이형접합은 배열되고, 진성 반도체 물질 층 및 제1 전도성 타입 반도체 물질 층의 적층을 포함하고; 상기 제1 타입 상기 이형접합은 상기 제1 (primary) 및 제2 반도체 기판 부분들의 상기 후면 둘 모두 상의 상기 제1 홈으로부터 연장되고; 상기 제2 타입 상기 이형접합은 상기 제1 (primary) 및 제2 반도체 기판 부분들의 상기 후면 둘 모두 상의 상기 제2 홈으로부터 연장되고; 상기 제1 (primary) 반도체 기판 부분의 후면 상에 상기 제1 타입 상기 이형접합 및 상기 제2 타입 상기 이형접합은, 상기 제2 전도성 타입 상기 반도체 물질 층과 상기 제1 전도성 타입 상기 반도체 물질 층 사이에의 틈에 의하여 서로 격리되어 있는 것인 (isolated from each other by a gap in between the semiconductor material layer of the second conductivity type and the semiconductor material layer of the first conductivity type), 솔라 패널 모듈에 관한 것이다.
일 구현예에 따르면, 본 발명은 상술된 솔라 패널 모듈에 관한 것으로서, 상기 제2 반도체 기판 부분의 후면 상에, 상기 제1 타입 상기 이형접합 및 상기 제2 타입 상기 이형접합은 서로 연결되어 있고; 상기 제2 전도성 타입 상기 반도체 물질 층 및 상기 제1 전도성 타입 상기 반도체 물질 층은 서로 인접한 (abutting) 것이다.
나아가, 본 발명은, 적어도 하나의 반도체 기판은 벌크 전도성 타입을 가지는 상기 적어도 하나의 반도체 기판을 제공하는 단계; 상기 전면을 텍스쳐링하고, 사용 중, 복사 에너지를 포획하기 위한 상기 전면을 배열하기 위하여 상기 전면에 제1 전도성 타입 도핑 층을 제공하는 단계; 투명 캐리어를 제공하는 단계; 적어도 하나의 반도체 기판을 상기 투명 캐리어에 붙여서 상기 적어도 하나의 반도체 기판의 전면이 상기 투명 캐리어를 향하도록(facing) 하는 단계; 상기 적어도 하나의 반도체 기판을 반도체 기판 부분으로 나누는 단계; 각 반도체 기판 부분은 전면 및 후면을 가지고; 상기 반도체 기판 부분들은 상기 투명 캐리어 상 서로 접하도록 배열되고 홈에 의하여 서로 분리되고, 각 홈은 상기 각 인접한 반도체 기판 부분들의 측벽을 포함하고; 진성 반도체 물질 층을 상기 홈들의 측벽들 및 상기 후면 상에 증착하는 단계;
각 반도체 기판 부분에 소수 전하 캐리어들을 위한 제1 전기 접촉 및 반도체 기판 부분에 다수 전하 캐리어들을 위한 제2 전기 접촉을 형성하는 단계;를 포함하고, 상기 제1 전기 접촉은 각 반도체 기판 부분의 적어도 후면 상에 형성되고 상기 제1 전기 접촉은 제1 타입 이형접합을 포함하고, 상기 제1 타입 상기 이형접합은 상기 반도체 기판 부분 상의 진성 반도체 층 및 상기 진성 반도체 층의 상부 상의 제2 전도성 타입 반도체 층을 포함하고, 상기 진성 반도체 층을 상기 반도체 기판 부분 상에 증착하고 상기 제2 전도성 타입 상기 반도체 물질 층을 각 반도체 기판 부분의 적어도 후면 상의 상기 진성 반도체 층의 상부 상에 증착함으로써 상기 제2 전도성 타입은 상기 제1 전도성 타입에 반대이고, 상기 제2 전도성 타입은 상기 제1 전도성 타입에 반대인 것인, 솔라 패널 모듈의 제조방법에 관한 것이다.
유용하게, 상기 홈들은 분리된 인접한 반도체 기판 부분들로 상기 실리콘 웨이퍼를 나눈다. 상기 투명 캐리어에 그것을 붙인 후 상기 웨이퍼를 커팅함으로써, 상기 반도체 기판 부분들의 배열이 분리된 자유 반도체 스트립들의 임의의 핸들링 없이 쉽게 획득된다.
일 구현예에 따르면, 본 발명은 상술된 방법에 관한 것으로서, 상기 후면 및 상기 홈들에 전도성 층을 증착하는 단계; 각 반도체 기판 부분상에 접촉하는 상기 제1 전기 접촉의 위치와 상기 제2 전기 접촉의 위치 사이의 전도성 층을 방해하기 위한 (for interrupting the conductive layer) 격리 공정 (isolation process)을 수행하는 단계;를 더 포함한다.
유용한 구현예들은 종속항들에 의해 더 정의된다.
이하, 본 발명은 단지 설명의 목적을 위해 고안된 몇몇 도면들과 관련하여 설명될 것이고, 첨부된 청구항들에서 정의된 것처럼 보호의 범위를 제한하지 않는다.
도 1은 본 발명에 따른 솔라 패널 모듈을 제조하는 방법에 대한 순서도를 나타낸다.
도 2는 제1 구현예에 따른 솔라 패널 모듈의 단면을 나타낸다.
도 3a 내지 도 3c는 제1 구현예에 따른 솔라 패널 모듈의 추가적인 예들의 단면을 나타낸다.
도 4는 제2 구현예에 따른 솔라 패널 모듈의 단면도를 나타낸다.
도 5a 및 도 5b는 제2 구현예에 따른 솔라 패널 모듈의 추가적인 예들의 단면을 나타낸다.
도 6은 제 3 구현예에 따른 솔라 패널 모듈의 단면을 나타낸다.
도 7a 및 도 7b는 제 3 구현예에 따른 솔라 패널 모듈의 추가적인 예들의 단면을 나타낸다.
도 8은 제 4 구현예에 따른 솔라 패널 모듈의 단면을 나타낸다.
도 9는 제 5 구현예에 따른 솔라 패널 모듈의 단면을 나타낸다.
도 10a 내지 도 10c는 추가적인 실시예에 따른 솔라 패널 모듈의 단면을 나타낸다.
아래 도시된 도면들에서, 동일한 참조번호는 동일한 또는 비슷한 요소들 (elements)을 언급한다.
도 1은 본 발명에 따른 솔라 패널 모듈을 제조하는 방법에 대한 순서도를 나타낸다.
본 발명에 따른 솔라 셀 모듈을 제조하기 위한 처리 공정 스킴(100)은 일련의 공정들을 포함한다.
초기 공정(102)에서, 결정화 실리콘을 포함하는 반도체 웨이퍼가 제공된다. 상기 실리콘 웨이퍼는 불순물 종들을 가진 상기 실리콘의 의도적 도핑 때문에 제1 전도성 타입의 벌크 전도도를 가지고 있다. 예를 들어, 상기 제1 전도성 타입은 인 (phosphor), 안티몬 (antimony) 또는 비소 (arsenic)와 같은 도너 불순물로 상기 실리콘 결정화 매트릭스를 도핑하기 때문에 n-타입이다.
상기 실리콘 웨이퍼는 전면 및 후면을 가진다. 상기 전면은 태양과 같은 복사원 (radiation source)으로부터의 빛을 포획 (capturing)하기 위한 표면의 역할을 할 것이다.
상기 전면은, 상기 빛 포획 효율을 향상하기 위해 예를 들어, 텍스처링 (texturing)에 의해 처리된다. 텍스처링은 상기 전면의 식각 공정을 포함할 수 있다.
다음 공정(104)에서, 상기 제1 전도성 타입 고 도핑 층은 실리콘 웨이퍼의 텍스처링된 전면에 형성된다. 상기 고 도핑 층은 다수 전하 캐리어들 (n-타입 벌크 전도성의 예로서, 상기 다수 전하 캐리어는 전자들이다)의 수평적 전도성 (lateral conductivity)을 향상하고 표면 보호를 향상하기 위해 전면 전계 층으로서 역할을 할 것이다. 용어 "수평적 전도성"은 상기 실리콘 웨이퍼의 텍스처링된 전면을 따라 상기 전하 캐리어의 전도 (conduction)로서 정의된다.
추가적으로, 상기 반도체 웨이퍼의 전면은 당업계로부터 알려진 방식으로, 반사 방지 코팅 및 보호 층이 제공된다.
다음 공정(106)에서, 투명 캐리어 (예를 들어, 유리 플레이트 또는 호일 층)가 제공되고 상기 실리콘 웨이퍼의 전면은 상기 투명 캐리어의 표면에 부착된다. 일 구현예에 있어서, 상기 실리콘 웨이퍼의 전면은 인캡슐레이션 층 (encapsulant layer)에 의해 상기 투명 캐리어에 부착된다. 상기 인캡슐레이션 층은 실리콘 또는 세라믹 물질 또는 (저온) 유리-프릿 물질 (glass-frit material)을 포함하는 폴리머 물질을 포함할 수 있다. 다른 구현예에 있어서, 상기 실리콘 웨이퍼의 전면은 상기 투명 층에 직접적으로 부착된다.
다음에, 다음 공정(108)에서, 상기 실리콘 웨이퍼는 홈들을 형성함으로써 다수의 기판 부분들로 나눠진다. 상기 홈들은 절단 공구 (cutting tool)에 의해 기계적으로 또는 레이저 빔에 의해 광학적으로 절단될 수 있다. 또한, 리소그래피 공정 (마스킹 및 에칭을 이용한) 또는 플라즈마 에칭은 상기 홈들을 생성하기 위해 가능할 수 있다.
상기 홈들은 분리된 인접한 반도체 기판 부분들로 상기 실리콘 웨이퍼를 나눈다. 홈들은 넓거나 좁을지도 모른다. 또한, 홈들은 경사 측벽들 (가늘어지는 측벽들)(tapered side walls) 또는 상기 기판의 전면에 실질적으로 수직인 측벽들을 가질 수 있다.
일 구현예에 있어서, 상기 반도체 기판 부분들은 상기 투명 캐리어에 부착된 직사각형 베이스 면 (rectangular base plane)을 가진다.
상기 투명 캐리어에 그것을 붙인 후 웨이퍼를 절단함으로써, 상기 반도체 기판 부분들의 배열은 분리된 자유 반도체 스트립들의 임의의 핸들링 (handling) 없이 쉽게 획득된다.
상기 홈들의 테이퍼링 (tapering)은 통상의 지식을 가진 자에 의해 이해될 것처럼 절단 공정에 의해 제어될 수 있다.
후속 공정(110)에서, 진성 반도체 물질 층은 상기 반도체 기판 부분들의 후면 및 상기 홈들의 측벽들에 증착된다. 이 증착 단계는 상기 진성 반도체 물질 층의 제2 전도성 타입 반도체 물질 층의 증착으로 이어진다. 상기 제2 전도성 타입 반도체 물질은 각각의 반도체 기판 부분의 실질적으로 후면에 국부적으로 (to be localized) 패턴화 (마스킹 또는 식각 기술에 의해)된다. 상기 제2 전도성 타입은 제1 전도성 타입과 반대이다. 상기 제1 전도성 타입이 n-타입인 상기 예에서, 상기 제2 전도성 타입은 p-타입이다.
상기 진성 반도체 물질 층은 비정질 실리콘을 포함할 수 있다.
상기 제2 전도성 타입 반도체 물질 층은 상기 제2 전도성 타입의 하나 이상의 도펀트 종들을 포함하는 비정질 실리콘을 포함할 수 있다.
이 방식으로, 제1 타입의 이형접합은 제1 전기 접촉으로서 각 반도체 기판 부분의 실질적으로 후면에 형성된다.
다음에, 각 반도체 기판 부분에 제2 전기 접촉이 형성된다.
본 발명에 따르면, 상기 제1 전기 접촉은 실질적으로 후면에 위치하는 상기 제1 타입의 이형접합에 의해 정의된다. 제1 구현예에 있어서, 상기 제2 전기 접촉은 상기 반도체 기판 부분의 측벽들 중 하나 내 또는 상에 (in or on) 위치된 고 도핑 접촉이다. 제2 구현예에 있어서, 상기 제2 전기 접촉은 상기 제1 전기 접촉에 인접한 상기 후면의 일 부분 내 또는 상에 위치된 고 도핑 접촉이다. 제3 구현예에 있어서, 상기 제2 전기 접촉은 상기 반도체 기판 부분의 상기 측벽들 중 하나 내 또는 상에 위치된 제2 타입의 제2 이형접합 접촉으로서 형성된다.
다음 공정(112)에서, 전도층은 상기 후면에 증착된다.
추가적으로, 격리 공정(isolation process, 114)은 상기 반도체 기판 부분 상에 상기 제1 전기 접촉의 위치와 상기 제2 전기 접촉의 위치 사이의 전도성 층을 방해하기 위해 (for interrupting the conductive layer) 수행된다.
다음, 추가적인 공정들 (미도시)은 상기 솔라 패널 모듈의 구조를 완료하기 위해 실시될 수 있다.
상기 공정의 순서는 본 발명에 따라 필수적이 아닌 다른 중간 공정들을 포함할 수 있다. 또한, 통상의 지식을 가진 자는 기술된 공정들의 순서가 상술한 바와 같은 순서들로 다를 수 있다는 것을 알 것이다.
상기 투명 캐리어가 호일 층인 경우에, 상기 캐리어는 플렉시블 (flexible)하고 상기 반도체 기판 부분들은 상기 반도체 웨이퍼의 절단 또는 제어된 파손 (controlled breakage)에 의해 형성될 수 있다.
상기 투명 캐리어가 반도체 기판 부분들 안으로 나눠지는 하나 이상의 반도체 기판을 운반할 수 있는 것이 이해될 것이다. 본 방법은 부분들로 나눠진 하나의 기판을 홀딩하는 솔라 패널 모듈에 제한되지 않는다 (The method is not limited to solar panel module that holds one substrate divided in portions).
더욱이, 상기 공정의 초기 단계에서 상기 투명 캐리어에 대한 반도체 기판의 부착은 그 때로부터 (as from that moment) 저온 공정을 사용하도록 허용한다. 이형 구조들을 형성하는 대신에 선택적 저온 접합 형성 공정은 상기 반도체 기판 부분들의 후면에서 접합들을 형성하기 위한 레이저 빔 보조 도핑 공정 (laser beam assisted doping process)인 전체 영역 레이저 스캐닝 (full area laser scanning)과 같이 사용될 수 있다. 접합 형성이 레이저 스폿 히팅 (laser spot heating)에 의해 발생한 좁은 영역 때문에, 전체 솔라 셀의 온도에 대한 이 공정의 전체적인 열적 버짓 (thermal budget)은 낮다.
아래, 상술한 바와 같이 공정 흐름 다음 도 2 내지 도 9를 참조하여 더 자세하게 기술된다.
상기 도면들에 도시된 바와 같은 동일한 참조 번호를 가지는 도 2 내지 도 9의 개체들 (entities)은 상응하는 개체들을 언급한다. 이러한 개체들 소개의 상세한 설명은 전술의 도면들과 그들의 설명으로 한다.
도 2는 제1 구현예에 따른 솔라 패널 모듈의 단면을 나타낸다.
상술한 바와 같이 본 방법에 따라서 제조된 솔라 패널 모듈(M)은 투명 캐리어(1) (유리 플레이트 또는 유리층 또는 호일층) 및 반도체 기판 부분들(3a, 3b, 3c)을 포함한다. 상기 반도체 기판 부분들(3a-3c)은, 인캡슐레이션 층(2)에 의해 상기 투명 캐리어(1)로 부착되고 그 뒤에 부분들 안으로 절단되는 제1 전도성 타입 (예를 들어, n-타입) 반도체 기판으로부터 형성된다. 상기 반도체 기판 부분들은 절단 홈들(G)에 의해 분리되고, 각각은 상기 홈들(G)에 의해 정의된 바와 같이 전면(F), 후면(R) 및 측벽들(W)을 포함한다. 각 반도체 기판 부분은 복사 에너지를 받기 위해 배열된 전면 층(4)을 포함하며, 전면은 또한 제1 전도성 타입의 가볍게 도핑된 전면 전계 층을 포함한다 (Each semiconductor substrate portion comprises a front surface layer 4 arranged for receiving radiation energy, which front surface comprises a lightly doped front surface field layer also of the first conductivity type). 통상의 지식을 가진 자에 의해 이해될 것처럼, 상기 전면 층(4)의 도펀트 레벨은 상기 실리콘 웨이퍼 벌크의 도펀트 레벨과 비교하여 상대적으로 높지만, 솔라 셀의 에미터의 일반적 도펀트 레벨과 비교하여 상대적으로 낮다. 실제로, 상기 전면 층 내의 도펀트 레벨은 상기 표면을 따라 컨덕턴스를 향상하도록 설계되고, 반면에 전하 캐리어들의 재결합 (recombination)은 매우 낮은 레벨 (즉, 가상적으로 존재하지 않는(virtually nil))에서 유지된다.
n-타입의 전면 층은 상기 전면 상에 포스퍼-실리케이트 층(phosphor-silicate layer)의 증착에 의해 형성되었고, 그 다음에 상기 전면 층 형성을 위한 도펀트 소스로서 작용하는 동안 상기 포스퍼-실리케이트 층을 어닐링하고, 마지막으로 상기 전면으로부터 상기 포스퍼-실리케이트 층을 제거한다.
제1 구현예에 있어서, 상기 전면(F)에 평행한 후면(R)은, 소수 전하 캐리어들을 위한 제1 전기 접촉으로서 제1 도전성 타입과 반대인 제2 전도성 타입의 도핑 반도체 물질 층(7) 및 진성 반도체 물질 층(5)을 포함하는 제1 타입 이형접합 접촉(5, 7)을 포함한다. 상기 제1 전기 접촉은 적어도 실질적으로 상기 후면을 커버링다. 다수 전하 캐리어들을 위한 고 도핑된 접촉 면적(6)을 포함하는 제2 전기 접촉은 상기 반도체 기판 부분의 측벽들(W) 중 하나 상에 위치한다. 상기 제2 전기 접촉 도펀트는 상기 반도체 기판 부분 벌크의 전도성 타입과 비슷한 제1 도전성 타입을 가진다.
상기 제2 전기 접촉(6)은 상기 전면 전계 층(4)으로의 연결 (connection)을 위한 필요 없이 한 측벽(W)에서 분리되어 배열된다.
추가적으로, 상기 제1 전기 접촉은 상기 제2 전기 접촉을 포함하는 상기 측벽 반대편의 상기 측벽(W)을 커버할 수 있다.
상기 진성 반도체 층(5)은 인접한 반도체 기판 부분들 사이의 상기 홈들(G)을 커버할 수 있다. 상기 제2 전도성 타입 반도체 물질 층(7)은 일반적으로 적어도 실질적으로 후면을 커버한다. 추가적으로, 상기 제2 전도성 타입 반도체 물질 층(7)은 상기 제2 전기 접촉(6)을 포함하지 않는 측벽(W)을 커버할 수 있다. 상기 제2 전도성 타입 반도체 물질 층(7)은 인접한 반도체 기판 부분들 사이의 홈들을 커버하지 않는다.
통상의 지식을 가진 자는 상기 제2 전도성 타입 반도체 물질 층(7)이 마스킹 및/또는 에칭을 포함하는, 적절한 리소그래피 공정 (lithographical process)에 의해 요구되는 것처럼 형성화/패턴화될 수 있다는 것을 이해할 것이다.
상기 제2 전도성 타입의 진성 반도체 물질 층(5) 및/또는 상기 반도체 물질 층(7), 및 제2 전기 접촉(6)의 상부에, 전도성 층(8)이 위치한다. 상기 전도성 층(8)은 하나의 반도체 기판 부분(3a)의 제1 전기 접촉 및 상기 하나의 반도체 기판 부분(3a)에 인접하여 위치된 인접한 반도체 기판 부분(3b)의 제2 전기 접촉을 연결하기 위해 배열될 수 있다.
상기 전도성 층은 금속 층 (예를 들어, 알루미늄 및/또는 은) 및/또는 투명 전도성 산화물 층 (인듐-주석 산화물 또는 산화 아연과 같은)을 포함할 수 있다.
각 반도체 기판 부분(3a, 3b, 3c) 상에 전도성 층(8)은 방해 요소(interrupting element, 9)에 의해 제2 전기 접촉(6)의 위치 및 제1 전기 접촉(5, 7)의 위치 사이를 방해한다. 상기 진성 반도체 물질 층(5)은 상기 방해 요소(9)에 의해 방해될 수도 있고 방해되지 않을 수도 있다.
이 방식으로 솔라 셀로서 각 배열된 인접한 반도체 기판 부분들을 연결시킴으로써, 솔라 셀들의 직렬 연결 (series connection)은 고 전압 솔라 패널 모듈을 획득하기 위해 제공된다. 상기 방해 요소(9)는 슬릿 (또는 틈) 및 분리 요소 (isolation element) 중 하나일 수 있다. 상기 분리 요소는 일반적으로 절연성 (또는 유전성) 물질을 포함한다.
일 예에 있어서, 솔라 셀 모듈은 다음 크기를 가질 수 있다. 상기 투명 캐리어의 두께는 약 3과 약 4 밀리미터 사이에 있을 수 있다. 상기 반도체 기판과 그것의 부분들의 두께는 약 50과 약 200 미크론 사이에 있을 수 있다. 상기 반도체 기판 부분들의 폭은 약 1000과 약 5000 미크론 사이에 있을 수 있다.
도 3a 내지 도 3c는 제1 구현예에 따른 솔라 패널 모듈의 추가적인 예들의 단면을 나타낸다.
도 3a에서, 상기 방해 요소(9)는 상기 제2 전기 접촉(6) 및 후면을 홀드하는 상기 측벽 사이의 모서리에 위치된다. 이 방식으로 상기 제2 전기 접촉은 또 상기 전면 전계 층(4) 및/또는 후면(R)을 가지는 최소 공간(10)으로 상기 측벽의 대부분을 커버하기 위해 치수화 (dimensioned)될 수 있다.
상기 측벽의 최대 영역에 제2 전기 접촉을 치수화함으로써, 적은 정확도는 제조 공정을 위해 요구된다. 또한, 그것은 상기 금속 층의 접촉 저항 (contacting resistance)을 최적화하는 것이 더 쉽게 된다.
도 3b에서 상기 방해 요소(9)는 상기 제2 전기 접촉(6)을 홀드하는 측벽과 후면(R) 사이의 모서리에 배치되고, 동일한 반도체 기판 부분 상에 상기 제1 전기 접촉과 접촉한 상기 전도성 층으로부터 상기 제2 전기 접촉과 접촉한 상기 전도성 층(8)을 격리시키기 위한 절연 물질을 포함한다. 이 구현예에서, 상기 절연 요소(9)는 상기 전도성 층(8)의 증착 전에 (마스킹 및 증착에 의해 또는 증착 및 패터닝에 의해) 형성된다. 상기 절연 요소(9)의 상부에서 상기 전도성 층(8)의 분리된 (가교되지 않은 (non-bridging)) 부분이 존재할지도 모른다.
도 3c에서, 상기 진성 반도체 물질 층(5)은 상기 제2 전기 접촉(6) 위로 부분적으로 확장하기 위해 증착되고, 상기 진성 반도체 물질 층은 적어도 상기 제2 전기 접촉(6) 부분 위로 개구 (opening) 또는 틈(11)을 가진다. 상기 전도성 층(8)은 진성 반도체 물질 층(5) 내에 개구(11)를 통하여 상기 제2 전기 접촉(6)과 접촉하기 위해 배열된다. 유용하게, 이 구현예는 상기 제2 전기 접촉, 즉, 다수 전하 캐리어 접촉을 위한 향상된 보호를 허용한다.
도 4는 제2 구현예에 따른 솔라 패널 모듈의 단면을 나타낸다.
본원에 도시된 구현예에 있어서, 상기 제2 전기 접촉(6)은 상기 제1 전기 접촉(5, 7)에 인접한 상기 후면의 일 부분 상에 위치하고, 반면에 상기 방해 요소(9)는 상기 제1 및 제2 전기 접촉들 사이에 위치한다. 도 3c에 논의되고 도시된 것처럼, 상기 제2 전기 접촉(6)은 상기 제2 전기 접촉(6)의 일 부분 위로 틈(11)을 가진 진성 반도체 물질 층(5)에 의해 커버된다. 유용하게, 이 구현예에서, 상기 제2 전기 접촉의 보호는 향상된다.
도 5a 및 도 5b는 제2 구현예에 따른 솔라 패널 모듈의 추가적인 예시들의 단면을 나타낸다.
도 5a 및 도 5b에서, 인접한 반도체 기판 부분들 사이의 홈들(G)은 상대적으로 좁으며, 하나의 반도체 기판 부분에서 다음으로 각 홈에 가교되는 브리징 층들 (bridging layers)을 생성하도록 허용한다. 상기 브리징 층들의 형성은 통상의 지식을 가진 자에 의해 이해될 것처럼 다양한 방식들로 이루어질 수 있다.
도 5a는 상기 반도체 기판 부분들의 후면(R) 상에 둘 다 위치한 제1 전기 및 제2 전기 접촉을 포함하는 도 4의 그것과 비슷한 구성을 나타낸다. 상기 전도성 층(8)은 가교 요소(BR)의 수단들 (means)에 의하여 상기 홈들(G)에 브리징하기 위해 배열된다.
도 5b는 도 5a의 그것과 비슷한 구성을 나타내지만, 여기에서 각 홈 내에 분리된 브리징 요소(BR2)는 상기 홈(G)을 가로질러 상기 전도층을 운반하기 위해 형성된다.
각 홈을 가로질러 브리지를 제공함으로써, 상기 제2 전도성 타입의 상기 진성 반도체 물질 층(5) 및 상기 반도체 물질 층은 각 좁은 홈 내에 증착되지 않았을 수 있다.
또 다른 구현예로서, 상기 홈(G)은 이산화 실리콘과 같은, 절연 물질로 충진된다.
더 추가적인 구현예에서, 이산화 실리콘으로 충진된 상기 홈(G)은 상기 기판의 후면에서 전면으로 확장하는 기판에서 형상화된 이산화 실리콘 영역들 (shaped silicon dioxide regions)을 형성할 수 있는 국부 산화 공정 (local oxidation process)에 의해 형성된다. 상기 형상화된 이산화 실리콘 영역들은 상기 홈(G)과 동일한 방식으로 인접한 기판 부분들을 격리시키기 위해 배열된다. 상기 형상화된 이산화 실리콘 영역들의 형성 후에, 브리징 요소(BR)는 실질적으로 상기 후면의 레벨에서 상기 형상화된 이산화 실리콘 영역들 상에 형성된다.
선택적 구현예에 있어서, 상기 홈(G)은 솔라 패널의 솔라 셀을 인캡슐레이팅 (encapsulating)하기 위한 인캐슐레이팅 물질인 절연 물질로 충친된다. 솔라 패널은 일반적으로 패널 프레임 내에 탑재되는 하나 이상의 솔라 셀들로부터 조립되고, 다른 것들 중에서, 상기 솔라 패널 외부로부터 하나 이상의 솔라 셀들을 보호하기 위하여 폴리머 물질에 의해 상기 패널 프레임 내에 인캡슐레이트된다 (encapsulated).
도 6은 제 3 구현예에 따른 솔라 패널 모듈의 단면을 나타낸다.
제 3 구현예에 있어서, 제1 및 제2 전기 접촉들 둘 다는 각각 제1 및 제2 타입의 이형접합으로서 배열된다. 상기 제2 전기 접촉은 상기 제1 전도성 타입의 진성 반도체 물질 층(5) 및 반도체 물질 층(12)을 포함하는 이형접합 구조화된 층 (heterojunction structured layer)이다.
도 6에서 상기 제2 전기 접촉이 각 반도체 기판 부분들의 측벽들 중 하나 상에 배열되는 것을 포함하는 이형접합 구조화된 층(5, 12)이다. 상기 제1 및 제2 전기 접촉들은 상기 전도성 층(8)에 의해 커버되지만, 상기 방해 요소(9)에 의해 여전히 격리된다.
상기 방해 요소(9)는 상기 제2 전기 접촉으로부터 상기 제1 전기 접촉을 격리시키기 위해 상기 후면(R) 및 한 측벽의 모서리에 위치한다.
유용하게, 상기 다수 캐리어들을 위한 접촉이 상기 홈 내에 형성될 때 (상기 측벽에서), 상기 후면의 많은 영역은 소수 캐리어들의 수집 (collection)을 위해 이용가능하다. 더욱이, 상기 소수 캐리어들은, 상기 다수 캐리어 접촉에 의해 차지될 후면의 영역을 지나가지 않아야 한다 (In addition, the minority carriers do not have to cross the area of the rear surface that would otherwise be occupied by the majority carrier contact.)
도 7a 및 도 7b는 제 3 구현예에 따른 솔라 패널 모듈의 추가적인 예시들의 단면을 나타낸다.
도 7a는 상기 제2 전기 접촉은 후면(R)의 일 부분 및 일 측벽(W)을 커버하는 상기 제2 타입 이형접합으로서 배열되고 상기 제1 전기 접촉은 상기 반도체 기판 부분의 다른 측벽(W1) 및 후면(R)의 다른 부분을 커버하는 제1 타입의 이형접합으로서 배열되는 구성을 나타낸다. 다시, 상기 제1 및 제2 전기 접촉은 상기 전도성 층(8)에 의해 커버되지만, 방해 요소(9)에 의해 여전히 격리된다.
상기 후면 상에 접촉들 및 분리의 부분적인 형성의 장점은 제조가 상기 접촉 및 격리가 각각 상기 홈과 모서리로 절대적으로 제한되어야 하는 상황과 비교하여 공정 정확도에 덜 민감하게 된다는 것이다.
도 7b는 인접한 반도체 기판 부분들 사이의 홈들이 좁은, 선택적 구성을 나타낸다. 브리징 요소(BR)는 인접한 반도체 기판 부분들 사이의 가교 (bridge)로서 위치한다. 제1 전기 접촉은 후면(R)의 일 부분을 커버하는 제1 타입의 이형접합으로서 배열되고 제2 전기 접촉은 반도체 기판 부분의 후면(R)의 다른 부분을 커버하는 제2 타입의 이형접합으로서 배열된다. 상기 브리징 요소(BR)는 상기 제2 전기 접촉의 제2 전도성 타입 반도체 물질 층으로부터 상기 제1 전기 접촉의 제1 전도성 타입의 반도체 물질 층(12)을 격리시킨다. 도 7a에서와 같이, 상기 제1 및 제2 전기 접촉들은 상기 전도성 층(8)에 의해 커버되지만, 상기 방해 요소(9)에 의해 여전히 격리된다. 유용하게, 좁은 홈들은 광기전력 변환 (photovoltaic conversion)을 위한 활성 표면 영역과 실리콘의 낮은 손실을 야기시킨다. 상기 홈을 통한 방해 없는 전도성 금속 증착 (예를 들어, 상기 홈으로 금속을 넣고, 상기 홈 표면을 커버함)은 좁은 홈을 브리징하는 것보다 달성하기에 더 비싸다. 이것은 또한 상기 제2 타입의 이형접합 접촉을 위해 홀드할 수 있다.
도 8은 제 4 구현예에 따른 솔라 패널 모듈의 단면을 나타낸다. 이 구현예에서, 벌크 전도성 타입은 제2 전도성 타입, 즉, p-타입이다. 결과로서, 사용에서, 소수 전하 캐리어들은 반도체 기판 부분들의 각 전면에 수집될 것이다. 이 구현예에서, 제2 전기 접촉은 상기 반도체 기판 부분의 일 측벽(W) 상에 제1 도전성 타입 (n-타입)의 고 도핑 영역(6)이고, 제1 전기 접촉은 다른 측벽(W1)과 후면(R)의 적어도 일 부분 상에 제2 타입 (제2 전도성 타입, p-타입의 반도체 물질 층(7) 및 진성 반도체 물질 층(5)을 포함함)의 이형접합이다.
소수 전하 캐리어의 향상된 수집을 위해 제2 전기 접촉은 또한 상기 제1 전도성 타입 (n-타입)의 텍스처링된 전면 전계 층(4)에 연결된다. 상기 제1 및 제2 전기 접촉들은 절연체 요소와 같은 방해 요소(9)에 의해 분리된다. 제1 구현예와 관련되어 도시된 바와 같이 모든 변경들은 여기에도 적용된다. 더욱이, 상기 제2 전기 접촉은 도 6과 관련하여 상술한 바와 같이 일 측벽(W) 위의 제1 타입의 이형접합으로서 구체화될 수 있다.
도 9는 제 5 구현예에 따른 솔라 패널 모듈을 나타낸다.
제 5 구현예에서, 상기 솔라 패널 모듈은 투명 캐리어(1) 및 실리콘 반도체 기판을 포함한다. 이 구현예에서 상기 기판은 제1 도전성 타입 (n-타입)과 동일한 벌크 전도성 타입을 가진다.
상기 기판은 전면 전계 층(4)을 형성하기 위한 제1 전도성 타입으로서 고도로 도핑된 텍스처링된 표면을 가진다. 상기 기판은 홈들(G1, G2)에 의해 다수의 제1 (primary) 및 제2 반도체 기판 부분들(30, 31)로 나눠진다.
상기 제1 (primary) 및 제2 반도체 기판 부분들(30, 31)은 상기 투명 캐리어(1)로 향하는 각 기판 부분의 상기 전면 전계 층(4)과 상기 투명 캐리어(1) 상에 서로 인접하도록 교대로 (in alternation) 배열된다 (The primary and secondary semiconductor substrate portions 30, 31 are arranged in alternation adjacent to each other on the transparent carrier 1 with the front surface field layer 4 of each substrate portion being directed towards the transparent carrier 1.) 상기 제1 (primary) 및 제2 반도체 기판 부분들(30, 31)은 인캡슐레이션 층(2)에 의해 투명 캐리어(1)에 부착된다.
상기 투명 캐리어 표면에 평행한 표면 방향 X를 따라 상기 제1 (primary) 반도체 기판 부분(30)의 길이는 그 방향 X를 따라 제2 반도체 기판 부분(31)의 길이보다 상대적으로 길다.
각 홈(G1, G2)의 측벽들(Wg) 및 하부(Bg) 상에 이형접합이 배열된다. 각 제1 (primary) 반도체 기판 부분의 일측 상에 배치된 제1 홈(G1) 상에, 제1 타입의 이형접합이 배열되고 상기 제2 전도성 타입의 진성 반도체 물질 층(5) 및 반도체 물질 층(7)의 적층을 포함한다.
각 제1 (primary) 반도체 기판 부분의 타측 상에 제2 홈(G2)에서 제2 타입의 이형접합이 배열되고 상기 제1 전도성 타입의 진성 반도체 물질 층(5) 및 반도체 물질층(12)의 적층을 포함한다.
상기 제1 타입의 이형접합은 소수 전하 캐리어들을 위한 제2 전기 접촉으로서의 역할을 할 수 있고, 반면에 상기 제2 타입의 이형접합은 다수 전하 캐리어들을 위한 제1 전기 접촉으로서의 역할을 할 수 있다.
상기 제1 타입 상기 이형접합은 상기 제1 (primary) 및 제2 반도체 기판 부분들의 상기 후면 둘 모두 상의 제1 홈으로부터 연장되고, 반면에 상기 제2 타입 상기 이형접합은 제1 (primary) 및 제2 반도체 기판 부분들의 상기 후면 두 모두 상의 제2 홈으로부터 연장된다.
상기 제1 (primary) 반도체 기판 부분(30)은, 그것의 후면 (30r) 상에, 상기 제1 타입 상기 이형접합 및 상기 제2 타입 상기 이형접합은, 상기 제2 전도성 타입 상기 반도체 물질 층(7) 및 상기 제1 전도성 타입 상기 반도체 물질 층(12) 사이에의 틈(9)에 의하여 서로 격리된다는 사실에 의해 특징 지어진다.
상기 제2 반도체 기판 부분(31)은 그것의 후면(31r) 상에, 상기 제1 타입 상기 이형접합 및 상기 제2 타입 상기 이형접합은 서로 연결된다는 사실에 의해 특징 지어진다; 상기 제2 전도성 타입 반도체 물질 층(7) 및 상기 제1 전도성 타입 반도체 물질 층(12)은 서로 인접하다.
상기 제2 타입 상기 이형접합과 상기 제1 타입 상기 이형접합 상부에서 전도성 층(8)이 배열되며, 각 제1 (primary) 반도체 기판 부분(30)의 상기 후면(30r) 상의 틈(9)에서 방해된다.
이 방식으로 인접한 반도체 기판 부분의 직렬 연결 (series connection)이 획득되고 유용한 소수 및 다수 전하 캐리어들의 재결합이 강하게 감소된다.
제 5 구현예에 있어서, 상기 반도체 기판 부분들의 상기 벌크 전도성 타입은 바람직하게는 제1 전도성 타입이다. 또 다른 구현예에 있어서, 상기 제1 전도성 타입은 바람직하게는 n-타입이다.
제 5 구현예에 있어서, 상기 홈들(G1, G2)은 넓거나 좁고, 상기 전면에 경사 (가늘어지는) 측벽들 또는 실질적으로 수직 측벽들을 가질 수 있다.
도 10a 내지 도 10c는 추가적인 구현예들에 따른 솔라 셀판 모듈(M)의 단면을 나타낸다.
추가적인 구현예에 따르면, 인접한 반도체 기판 부분들(3a, 3b; 3b, 3c) 사이의 상기 홈(GT)은, 상기 투명 캐리어(1)로부터 상기 반도체 기판 부분들의 상기 후면 측으로 향하는 방향으로 가늘어지는 (경사지는) 것이다.
도 10a 내지 도 10c에 도시된 구현예들에 있어서 상기 제2 전기 접촉(6)은 상기 제1 전기 접촉(5, 7)에 인접한 각 반도체 기판 부분(3a ; 3b ; 3c)의 상기 후면 부분 상에 고 도핑된 영역이다. 상기 제1 전기 접촉(5, 7)은 더 상세히 상술한 바와 같이 상기 제1 타입 상기 이형접합에 의해 구체화된다.
통상의 지식을 가진 자는 선택적으로 상기 제2 전기 접촉(6)이 도 7b와 관련하여 기술된 것처럼 상기 제2 타입 이형접합으로서 구체화될 수 있다는 것을 이해할 것이다.
각 반도체 기판 부분이 복사 에너지를 수신하기 위해 배열된 상기 전면 층(4)을 포함하며, 전면 층은 또한 상기 제1 전도성 타입의 (가볍게) 도핑된 전면 전계 층을 포함한다.
인접한 반도체 기판 부분들의 각 쌍 사이의 상기 전기적 직렬 연결은 전도성 층(8)에 의해 구체화되며, 하나의 반도체 기판 부분의 상기 제1 전기 접촉이 상기 인접한 반도체 기판 부분의 상기 제2 전기 접촉에 연결한다. 상기 전도성 층(8)은 각 반도체 기판 부분(3a ; 3b ; 3c) 상에 상기 제1 전기 접촉(5,7)과 상기 제2 전기 접촉(6) 사이에서 슬릿(S) 또는 방해 요소(9)에 의해 방해된다.
바람직하게는, 상기 전도성 층(8)은 상기 두 반도체 기판 부분 사이의 가늘어지는 (경사진)(tapered) 홈(GT)에 가교하는 가교적 부분(BR)을 포함한다.
도 10a에 도시된 바와 같은 구현예에 있어서, 상기 이형접합(5, 7)의 상기 진성 반도체 층(5)은 상기 제2 전기 접촉(6)을 또한 커버한다. 상기 전도성 층(8)은 상기 진성 반도체 층(5)에 있는 개구부를 통하여 상기 제2 전기 접촉과 접촉한다. 이 구현예에서, 각 반도체 기판 부분들의 상기 측벽들은 노출된다.
선택적으로, 상기 제2 전기 접촉의 영역은 노출되고, 진성 반도체에서 물질(5)로부터 자유롭게 될 수 있다. 그러한 경우에, 상기 전도성 층(8)은 상기 제2 전기 접촉(6)의 상기 영역과 직접적으로 접촉할 수 있다.
도 10b는 가늘어진 홈들(GT)로 상기 솔라 패널 모듈(M)의 추가적인 구현예를 나타내며, 상기 반도체 기판 부분들의 상기 측벽들은 기본적으로 상기 전면 전계 층(4)의 연장인 도핑된 표면 층(41, 42)에 의해 커버된다. 전면 및 측면 층들(4, 41, 42) 모두는 동일한 제1 전도성 타입을 가진다.
상기 제2 전기 접촉(6)의 상기 배열은 상기 진성 반도체 층(5)을 가지는 상기 제2 전기 접촉 영역의 부분 커버리지 (partial coverage)로, 도 10a과 같을 수 있다. 도 10b에 도시된 구현예에서, 상기 제2 전기 접촉 영역은 실리콘 질화물, 알루미늄 산화물 및 이산화 실리콘 또는 비정질 실리콘, 또는 다른 보호 물질 또는 물질 조합의 군으로부터 선택되는 보호 물질, 예를 들어 보호 물질들의 적층된 층들을 포함하는 추가적인 보호 층(51)에 의해 부분적으로 커버된다. 상기 전도성 층(8)은 상기 보호 층(51)에 있는 개구부를 통하여 상기 제2 전기 접촉과 접촉하기 위해 배열된다.
통상의 지식을 가진 자는 보호 층(51)과 같은 적용이 도 10b에 나타낸 특정 구현예에 제한되지 않지만, 상기에 기술된 각 구현예들에 적용될 수 있다는 것을 이해할 것이다.
도 10c는 가늘어진 홈들(GT)로 상기 솔라 패널 모듈(M)의 추가적인 구현예를 나타내며, 상기 반도체 기판 부분의 측벽들은 상기 도핑된 표면층(41, 42) 및 보호 층(55)의 적층에 의해 커버된다. 상기 도핑된 표면층(41, 42)은 상기 반도체 기판 부분들의 측벽들을 커버하고, 반면에 상기 보호 층(55)은 상기 도핑된 표면 층(41, 42)을 커버한다. 상기 도핑된 표면 층 상에 상기 보호 층(55)의 적용은 상기 도핑된 표면 층들 내에 다수 및 소수 전하 캐리어들의 재결합 확률을 감소시킨다.
상기 보호 층(55)은 또한 도 10a에 도시된 바와 같이 상기 반도체 기판 부분들의 상기 노출된 측벽들에 직접적으로 적용될 수 있다.
상기 보호 층(55)은 실리콘 질화물, 알루미늄 산화물 및 이산화 실리콘 또는 비정질 실리콘 또는 임의의 다른 보호 물질, 물질 조합 또는 보호 물질 층들의 적층의 군으로부터 선택되는 보호 물질을 포함할 수 있다.
더욱이, 상기 가늘어진 홈들(GT)은 에틸렌 비닐 아세테이트 (Ethylene vinyl acetate; EVA) 또는 실리콘 또는 폴리비닐 부티랄 (Polyvinyl butyral; PVB) 또는 임의의 다른 인캡슐란트 물질 (encapsulant material)과 같은 절연성 물질로 (부분적으로) 충진될 수 있다.
추가적인 구현예에 있어서, 상기 홈들 내에 그러한 절연성 물질은, 솔라 패널 프레임에 있는 솔라 셀들을 인캡슐레이팅 (encapsulating)하기 위해 사용되는 것처럼, 인캡슐레이션 물질 (encapsulation material), 예를 들어 폴리머일 수 있다.
추가적으로, 도 10a 내지 도 10c에 나타낸 상기 구현예들은 예를 들어 도 4에서와 같이, 수직 홈들 또는 상기 반도체 기판 부분들의 후면 측으로부터 상기 투명 캐리어(1)를 향하는 방향으로 가늘어진 홈들을 가지는 솔라 패널 모듈들에 또한 구현될 수 있다는 것이 이해될 수 있다.
본 발명의 다른 구현예들은 본 발명의 실질적 사상을 벗어나지 않으면서 수행하도록 구상 및 축소 (reduced)될 수 있고, 본 발명의 범위는 단지 최종적으로 승인된 첨부된 청구항들에 의해서만 제한된다는 것은 해당 분야의 통상의 지식을 가진 자에게 명백하다. 상기 명세서가 본 발명을 제한하여서는 안된다.
1: 투명 캐리어
2: 인캡슐레이션 층
3a, 3b, 3c: 반도체 기판 부분들
4: 전면 층
5: 제1 전기 접촉
6: 제2 전기 접촉
7: 반도체 물질 층
8: 전도성 층
9: 방해 요소
10: 공간
11: 개구
30: 제1 (primary) 반도체 기판 부분
31: 제2 반도체 기판 부분

Claims (31)

  1. 투명 캐리어, 전면과 후면 (a front surface and a rear surface)을 가지는 실리콘 반도체 기판 부분들 (portions)을 포함하고, 상기 전면은 복사 에너지를 포획 (capturing)하는데 사용되도록 배열되어 있고;
    상기 실리콘 기판 부분들은 상기 투명 캐리어 상에 서로 인접하도록 배열되고 홈 (groove)에 의하여 서로로부터 분리되고, 각 반도체 기판 부분은 상기 전면 기판과 함께 상기 투명 캐리어에 붙어있고 (each semiconductor substrate portion being attached with the front surface to the transparent carrier), 각 홈은 서로에게 인접한 각 반도체 기판 부분들의 측벽 (side wall)을 포함하고;
    상기 반도체 기판 부분들은 벌크 전도성 타입 (bulk conductivity type)이고;
    각 반도체 기판 부분의 상기 전면은 제1 전도성 타입 도핑 층 (doped layer of a first conductivity type)을 구비하고;
    각 반도체 기판 부분은 상기 반도체 기판 부분의 소수 전하 캐리어들 (minority charge carriers)을 위한 제1 전기 접촉 (first electric contact) 및 상기 반도체 기판 부분의 다수 전하 캐리어들 (majority charge carriers)을 위한 제2 전기 접촉 (second electric contact)을 포함하고;
    상기 제1 전기 접촉은 적어도 상기 반도체 기판 부분의 상기 후면 상에 배열되고, 상기 제1 전기 접촉은 제1타입 이형구조 (heterostructure of a first type)이고, 상기 제1 타입 이형접합 (heterojunction of the first type)은 상기 반도체 기판 부분 상의 진성 반도체 층 및 상기 진성 반도체 층의 상부 상의 제2 전도성 타입 반도체 층을 포함하고, 상기 제2 전도성 타입은 상기 제1 전도성 타입과 반대 (being opposite to the first conductivity type)인 것인,
    솔라 패널 모듈 (solar panel module).
  2. 제1항에 있어서,
    상기 진성 반도체 물질 층은 비정질 실리콘을 포함하는 것인,
    솔라 패널 (solar panel).
  3. 제1항 또는 제2항에 있어서,
    상기 제2 전도성 타입 반도체 물질 층은, 상기 제2 전도성 타입이 되는, 하나 이상의 도펀트 종들을 포함하는 비정질 실리콘을 포함하는 것인,
    솔라 패널.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 진성 반도체 층은 인접한 반도체 기판 부분들 사이의 상기 홈을 커버 (cover)하는 것인,
    솔라 셀 (solar cell).
  5. 제4항에 있어서,
    상기 제2 전도성 타입 상기 반도체 물질 층은 적어도 실질적으로 상기 후면을 커버하는 것인,
    솔라 셀.
  6. 제5항에 있어서,
    상기 제2 전도성 타입 상기 반도체 물질 층은 상기 제2 전기 접촉을 포함하지 않는 상기 반도체 기판 부분의 측벽을 커버하는 것인,
    솔라 셀.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 반도체 기판 부분들의 상기 전면은 반사 방지 코팅 및 보호 층을 구비하는 것인,
    솔라 셀.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 전기 접촉은 저온 접합 형성 공정 (a low-temperature junction formation process)에 의하여 형성되는 접합 (junction)인 것인,
    솔라 패널 모듈.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제2 전기 접촉은, 상기 반도체 기판 부분의 일 측벽의 (in one side wall), 상기 제1 전도성 타입 고 도핑 접촉 영역 (a highly doped contact area of the first conductivity type)인 것인,
    솔라 패널 모듈.
  10. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제2 전기 접촉은, 상기 제1 전기 접촉에 인접한 상기 반도체 기판 부분의 후면의 일 부분의 (in a portion of the rear surface of the semiconductor substrate portion adjacent to the first electric contact), 제1 전도성 타입 고 도핑 접촉 영역인 것인,
    솔라 패널 모듈.
  11. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제2 전기 접촉은 제2 타입 이형접합 (a heterojunction of a second type)이고, 상기 제2 타입 이형접합은, 실질적으로 상기 반도체 기판 부분의 일 측벽 상에, 진성 반도체 층 및 제1 전도성 타입 반도체 층을 포함하는 것인,
    솔라 패널 모듈.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    전도성 층은 각 반도체 기판 부분의 상기 후면 및 측벽들 상에 배열되고, 상기 각 반도체 기판 부분 상에, 상기 전도성 층은 상기 제1 전기 접촉의 위치와 상기 제2 전기 접촉의 위치 사이의 방해 요소 (an interrupting element)를 포함하는 것인,
    솔라 패널 모듈.
  13. 제12항에 있어서,
    상기 방해 요소는, 상기 전도성 층 내의 (in the conductive layer) 슬릿 (slit) 또는 상기 전도성 층 내의 절연체 스텝 요소 (isolator step element)인 것인,
    솔라 패널 모듈.
  14. 제9항 또는 제10항에 종속하는 (as far as dependent on claim 9 or claim 10) 제12항 또는 제13항에 있어서,
    상기 보호 층은 상기 고 도핑 접촉 영역 상에 배열된 것이고, 상기 보호 층은, 상기 전도성 층과의 연결을 위한 (for connection with the conductive layer) 상기 고 도핑 접촉 영역의 적어도 일 부분의 노출을 위한 (for exposure of at least a portion) 개구 (opening)을 갖는 것인,
    솔라 패널 모듈.
  15. 제10항에 있어서,
    상기 인접한 반도체 기판 부분들 사이의 홈은 절연 물질로 채워져 있는 것인,
    솔라 패널 모듈.
  16. 제15항에 있어서,
    상기 절연 물질은 솔라 패널의 솔라 셀을 인캡슐레이팅 (encapsulating)하기 위한 인캡슐레이팅 물질인 것인,
    솔라 패널 모듈.
  17. 제10항 또는 제15항에 있어서,
    인접한 반도체 기판 부분들 사이의 홈은 브리징 요소 (a bridging element)에 의하여 가교되는 (bridged) 것인,
    솔라 패널 모듈.
  18. 제1항 내지 제17항 중 어느 한 항에 있어서,
    상기 홈은, 상기 투명 캐리어로부터 상기 반도체 기판 부분들의 상기 후면 측으로 향하는 방향으로 가늘어지는 것인 (tapered in a direction from the transparent carrier towards the rear surface side of the semiconductor substrate portions),
    솔라 패널.
  19. 제1항 내지 제18항 중 어느 한 항에 있어서,
    상기 홈은 상기 후면에 수직하거나 또는 상기 반도체 기판 부분들의 상기 후면 측으로부터 상기 투명 캐리어 방향으로 가늘어지는 것인,
    솔라 패널.
  20. 제1항 내지 제19항 중 어느 한 항에 있어서,
    상기 벌크 전도성 타입 (the bulk conductivity type)은 상기 제1 전도인 것인,
    솔라 패널 모듈.
  21. 제4항에 있어서,
    상기 벌크 전도성 타입은 제2 전도성 타입이고, 상기 제2 전기 접촉은, 각 반도체 기판 부분의 전면의 제1 전도성 타입 도핑 층에 연결된 것인,
    솔라 패널 모듈.
  22. 제18항 또는 제19항에 있어서,
    상기 각 반도체 기판 부분들의 측벽들은 노출된 것인,
    솔라 패널.
  23. 제18항 또는 제19항에 있어서,
    상기 각 반도체 기판 부분들의 측벽들은 제1 전도성 타입 도핑 표면 층에 의하여 커버된 것인,
    솔라 패널.
  24. 제23항에 있어서,
    상기 각 반도체 기판 부분들의 측벽들 상의 도핑 표면 층은 보호 층에 의하여 커버된 것인,
    솔라 패널.
  25. 제18항 또는 제19항에 있어서,
    상기 각 반도체 기판 부분들의 측벽들은 보호 층에 의하여 커버된 것인,
    솔라 패널.
  26. 제9항 또는 제10항에 있어서,
    상기 제2 전기 접촉의 부분은, 진성 반도체 층 또는 보호 층에 의하여 커버되고, 전도성 층은 상기 진성 반도체 층 또는 상기 보호 층 각각의 개구를 통하여 (through an opening in the intrinsic semiconductor layer or the passivation layer, respectively) 상기 제2 전기 접촉의 나머지 부분에 접촉하는 것인,
    솔라 패널.
  27. 제24항 내지 제26항 중 어느 한 항에 있어서,
    상기 보호 층은 질화 실리콘, 산화 알루미늄 및 이산화 실리콘 (silicon dioxide) 또는 비정질 실리콘, 또는 보호 물질 층들의 적층 (stack) 또는 보호 물질들의 조합의 군으로부터 선택되는 보호 물질 (passivating material)을 포함하는 것인,
    솔라 패널.
  28. 투명 캐리어, 각각 전면과 후면을 가지는 제1 (primary) 및 제2 반도체 기판 부분들을 포함하고, 상기 전면은 복사 에너지를 포획하는데 사용되도록 배열되어 있고; 상기 제1 (primary) 및 제2 반도체 기판 부분들은 상기 투명 캐리어 상에 서로 인접하도록 배열되고 홈에 의하여 분리되고, 각 제1 (primary) 및 제2 반도체 기판 부분은 상기 전면 기판과 함께 상기 투명 캐리어에 붙어있고, 각 홈은 서로에게 인접한 각 반도체 기판 부분들의 측벽을 포함하고; 상기 제1 (primary) 및 제2 반도체 기판 부분들은 제1 전도성 타입 벌크 전도성 타입이고; 각 제1 (primary) 및 제2 반도체 기판 부분의 상기 전면은 제1 전도성 타입 도핑 층을 구비하고; 상기 투명 캐리어 표면과 평행한 표면 방향을 따르는 제1 (primary) 반도체 기판 부분의 길이는 (a length of the primary semiconductor substrate portion along a surface direction parallel to the transparent carrier surface) 그 방향을 따르는 제2 반도체 기판 부분의 길이보다 상대적으로 더 길고,
    각 제1 (primary) 반도체 기판 부분의 일측에 배치된 제1 홈 상에 (on a first groove disposed on one side of each primary semiconductor substrate portion), 제1 타입 이형접합은 배열되고, 진성 반도체 물질 층 및 제2 전도성 타입 반도체 물질 층의 적층을 포함하고 (a heterojunction of a first type is arranged which comprises a stack of an intrinsic semiconductor material layer and a semiconductor material layer of a second conductivity type), 상기 제2 전도성 타입은 상기 제1 전도성 타입과 반대이고; 각 제1 (primary) 반도체 기판 부분의 일측에 배치된 제2 홈 상에, 제2 타입 이형접합은 배열되고, 진성 반도체 물질 층 및 제1 전도성 타입 반도체 물질 층의 적층을 포함하고; 상기 제1 타입 상기 이형접합은 상기 제1 (primary) 및 제2 반도체 기판 부분들의 상기 후면 둘 모두 상의 상기 제1 홈으로부터 연장되고; 상기 제2 타입 상기 이형접합은 상기 제1 (primary) 및 제2 반도체 기판 부분들의 상기 후면 둘 모두 상의 상기 제2 홈으로부터 연장되고; 상기 제1 (primary) 반도체 기판 부분의 후면 상에 상기 제1 타입 상기 이형접합 및 상기 제2 타입 상기 이형접합은, 상기 제2 전도성 타입 상기 반도체 물질 층과 상기 제1 전도성 타입 상기 반도체 물질 층 사이에의 틈에 의하여 서로 격리되어 있는 것인 (isolated from each other by a gap in between the semiconductor material layer of the second conductivity type and the semiconductor material layer of the first conductivity type),
    솔라 패널 모듈.
  29. 제28항에 있어서,
    상기 제2 반도체 기판 부분의 후면 상에, 상기 제1 타입 상기 이형접합 및 상기 제2 타입 상기 이형접합은 서로 연결되어 있고; 상기 제2 전도성 타입 상기 반도체 물질 층 및 상기 제1 전도성 타입 상기 반도체 물질 층은 서로 인접한 (abutting) 것인,
    솔라 패널 모듈.
  30. 적어도 하나의 반도체 기판은 벌크 전도성 타입을 가지는 상기 적어도 하나의 반도체 기판을 제공하는 단계; 상기 전면을 텍스쳐링하고, 사용 중, 복사 에너지를 포획하기 위한 상기 전면을 배열하기 위하여 상기 전면에 제1 전도성 타입 도핑 층을 제공하는 단계; 투명 캐리어를 제공하는 단계; 적어도 하나의 반도체 기판을 상기 투명 캐리어에 붙여서 상기 적어도 하나의 반도체 기판의 전면이 상기 투명 캐리어를 향하도록(facing) 하는 단계; 상기 적어도 하나의 반도체 기판을 반도체 기판 부분으로 나누는 단계; 각 반도체 기판 부분은 전면 및 후면을 가지고; 상기 반도체 기판 부분들은 상기 투명 캐리어 상 서로 접하도록 배열되고 홈에 의하여 서로 분리되고, 각 홈은 상기 각 인접한 반도체 기판 부분들의 측벽을 포함하고; 진성 반도체 물질 층을 상기 홈들의 측벽들 및 상기 후면 상에 증착하는 단계;
    각 반도체 기판 부분에 소수 전하 캐리어들을 위한 제1 전기 접촉 및 반도체 기판 부분에 다수 전하 캐리어들을 위한 제2 전기 접촉을 형성하는 단계;를 포함하고, 상기 제1 전기 접촉은 각 반도체 기판 부분의 적어도 후면 상에 형성되고 상기 제1 전기 접촉은 제1 타입 이형접합을 포함하고, 상기 제1 타입 상기 이형접합은 상기 반도체 기판 부분 상의 진성 반도체 층 및 상기 진성 반도체 층의 상부 상의 제2 전도성 타입 반도체 층을 포함하고, 상기 진성 반도체 층을 상기 반도체 기판 부분 상에 증착하고 상기 제2 전도성 타입 상기 반도체 물질 층을 각 반도체 기판 부분의 적어도 후면 상의 상기 진성 반도체 층의 상부 상에 증착함으로써 상기 제2 전도성 타입은 상기 제1 전도성 타입에 반대이고, 상기 제2 전도성 타입은 상기 제1 전도성 타입에 반대인 것인,
    솔라 패널 모듈의 제조방법.
  31. 제30항에 있어서,
    상기 후면 및 상기 홈들에 전도성 층을 증착하는 단계; 각 반도체 기판 부분상에 접촉하는 상기 제1 전기 접촉의 위치와 상기 제2 전기 접촉의 위치 사이의 전도성 층을 방해하기 위한 (for interrupting the conductive layer) 격리 공정 (isolation process)을 수행하는 단계;
    를 더 포함하는 것인,
    솔라 패널 모듈의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101702953B1 (ko) * 2015-08-31 2017-02-06 엘지전자 주식회사 태양 전지 및 이의 제조 방법
US9722104B2 (en) 2014-11-28 2017-08-01 Lg Electronics Inc. Solar cell and method for manufacturing the same

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120255603A1 (en) * 2011-04-08 2012-10-11 Young-June Yu Photovoltaic structures and methods of fabricating them
CN103843149B (zh) 2011-06-23 2017-03-22 大型太阳能有限公司 包括有涂覆步骤的制造结构的方法和对应的结构及装置
US9331220B2 (en) * 2011-06-30 2016-05-03 International Business Machines Corporation Three-dimensional conductive electrode for solar cell
CN102751370B (zh) * 2012-06-20 2014-12-31 常州天合光能有限公司 一种双面异质结太阳电池的制备方法
GB201301683D0 (en) * 2013-01-30 2013-03-13 Big Solar Ltd Method of creating non-conductive delineations with a selective coating technology on a structured surface
US10553738B2 (en) * 2013-08-21 2020-02-04 Sunpower Corporation Interconnection of solar cells in a solar cell module
JP6366914B2 (ja) * 2013-09-24 2018-08-01 株式会社東芝 多接合型太陽電池
US9496437B2 (en) 2014-03-28 2016-11-15 Sunpower Corporation Solar cell having a plurality of sub-cells coupled by a metallization structure
DE102015117793A1 (de) 2015-10-19 2017-04-20 Hanwha Q Cells Gmbh Rückseitenelement für ein Solarmodul
GB2549133B (en) 2016-04-07 2020-02-19 Power Roll Ltd Gap between semiconductors
GB2549132A (en) 2016-04-07 2017-10-11 Big Solar Ltd Aperture in a semiconductor
GB2549134B (en) 2016-04-07 2020-02-12 Power Roll Ltd Asymmetric groove
CN106252449B (zh) * 2016-08-26 2017-09-26 泰州中来光电科技有限公司 局部掺杂前表面场背接触电池及其制备方法和组件、系统
GB201617276D0 (en) 2016-10-11 2016-11-23 Big Solar Limited Energy storage
JP7278831B2 (ja) * 2019-03-27 2023-05-22 パナソニックホールディングス株式会社 太陽電池セルの製造方法および割断用太陽電池セル
CN114556606A (zh) * 2019-12-24 2022-05-27 松下知识产权经营株式会社 太阳能电池
EP4064368A1 (en) 2021-03-24 2022-09-28 Sunpower Corporation Cross-tied photovoltaic array

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4283589A (en) * 1978-05-01 1981-08-11 Massachusetts Institute Of Technology High-intensity, solid-state solar cell
US4200472A (en) * 1978-06-05 1980-04-29 The Regents Of The University Of California Solar power system and high efficiency photovoltaic cells used therein
US4427839A (en) * 1981-11-09 1984-01-24 General Electric Company Faceted low absorptance solar cell
US5356488A (en) * 1991-12-27 1994-10-18 Rudolf Hezel Solar cell and method for its manufacture
DE19943720A1 (de) * 1999-09-02 2000-05-25 Wagemann Hans Guenther Seriell verschaltete Solarzelle
AUPR174800A0 (en) 2000-11-29 2000-12-21 Australian National University, The Semiconductor processing
US7199395B2 (en) * 2003-09-24 2007-04-03 Sanyo Electric Co., Ltd. Photovoltaic cell and method of fabricating the same
JP2008135654A (ja) * 2006-11-29 2008-06-12 Sanyo Electric Co Ltd 太陽電池モジュール
JP2008294080A (ja) * 2007-05-22 2008-12-04 Sanyo Electric Co Ltd 太陽電池セル及び太陽電池セルの製造方法
US20100275982A1 (en) * 2007-09-04 2010-11-04 Malcolm Abbott Group iv nanoparticle junctions and devices therefrom
DE102008013446A1 (de) * 2008-02-15 2009-08-27 Ersol Solar Energy Ag Verfahren zur Herstellung monokristalliner n-Silizium-Solarzellen sowie Solarzelle, hergestellt nach einem derartigen Verfahren
DE102008044910A1 (de) * 2008-08-30 2010-03-04 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Solarzelle und Solarzellenmodul mit einseitiger Verschaltung
US8283557B2 (en) * 2009-03-10 2012-10-09 Silevo, Inc. Heterojunction solar cell based on epitaxial crystalline-silicon thin film on metallurgical silicon substrate design

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9722104B2 (en) 2014-11-28 2017-08-01 Lg Electronics Inc. Solar cell and method for manufacturing the same
US10014419B2 (en) 2014-11-28 2018-07-03 Lg Electronics Inc. Solar cell and method for manufacturing the same
US10230009B2 (en) 2014-11-28 2019-03-12 Lg Electronics Inc. Solar cell and method for manufacturing the same
US11133426B2 (en) 2014-11-28 2021-09-28 Lg Electronics Inc. Solar cell and method for manufacturing the same
US11239379B2 (en) 2014-11-28 2022-02-01 Lg Electronics Inc. Solar cell and method for manufacturing the same
US11616153B2 (en) 2014-11-28 2023-03-28 Shangrao Jinko Solar Technology Development Co., Ltd Solar cell and method for manufacturing the same
KR101702953B1 (ko) * 2015-08-31 2017-02-06 엘지전자 주식회사 태양 전지 및 이의 제조 방법

Also Published As

Publication number Publication date
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