KR102077560B1 - 태양 전지 및 이의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판에 형성되는 제1 도전형 영역; 및 상기 제1 도전형 영역에 연결되는 제1 전극을 포함하고, 상기 제1 도전형 영역은, 상기 반도체 기판 위에 위치하는 제1 부분과, 상기 제1 부분에 연결되며 상기 반도체 기판 내부로 돌출되는 제2 부분을 포함한다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는, 구조를 개선한 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.
본 발명은 단순한 공정에 의하여 제조할 수 있으며 높은 효율을 가지는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판에 형성되는 제1 도전형 영역; 및 상기 제1 도전형 영역에 연결되는 제1 전극을 포함하고, 상기 제1 도전형 영역은, 상기 반도체 기판 위에 위치하는 제1 부분과, 상기 제1 부분에 연결되며 상기 반도체 기판 내부로 돌출되는 제2 부분을 포함한다.
상기 제1 부분과 상기 제2 부분의 결정 구조가 서로 다를 수 있다.
상기 반도체 기판과 상기 제1 부분이 서로 다른 결정 구조를 가지고, 상기 반도체 기판과 상기 제2 부분이 동일한 결정 구조를 가질 수 있다.
상기 제1 부분이 다결정, 미세 결정, 또는 비정질 반도체를 포함하고, 상기 제2 부분이 단결정 반도체를 포함하는 도핑 영역으로 구성되어 상기 반도체 기판의 일부를 구성할 수 있다.
상기 제1 부분과 상기 제2 부분이 직접 접촉하여 서로 연결될 수 있다.
상기 제2 부분이 상기 제1 전극에 접촉하여 형성되고, 상기 제1 부분의 측면과 상기 제2 부분의 측면이 서로 접촉하여 연결될 수 있다.
상기 반도체 기판과 상기 제1 부분 사이에 패시베이션막이 위치하고, 상기 제2 부분이 상기 패시베이션막을 관통하여 상기 반도체 기판의 내부로 돌출될 수 있다.
상기 패시베이션막의 두께가 2nm 내지 5nm일 수 있다.
상기 반도체 기판은 상기 제2 부분이 형성되지 않은 부분보다 상기 제2 부분이 형성된 부분이 돌출될 수 있다.
상기 제1 부분 위에 위치하는 광학 기능막을 포함하고, 상기 패시베이션막에 상기 제2 부분이 관통하는 부분에 제1 관통홀이 형성되고, 상기 광학 기능막에 상기 제1 전극과 상기 제2 부분을 연결하는 제2 관통홀이 형성될 수 있다.
상기 제1 관통홀과 상기 제2 관통홀이 동일한 위치에 형성될 수 있다.
상기 제1 도전형 영역과 상기 제1 전극이 서로 연결되는 부분에 대응하여 상기 제2 부분이 위치할 수 있다.
상기 제2 부분이 형성되지 않은 상기 반도체 기판의 표면으로부터 상기 제2 부분의 상기 반도체 기판 내부쪽 단부까지의 거리가 200nm 내지 3um일 수 있다.
상기 제2 부분이 형성되지 않은 상기 반도체 기판의 표면으로부터 상기 제2 부분의 상기 반도체 기판 내부쪽 단부까지의 거리가 500nm 내지 1.5um일 수 있다.
상기 제2 부분의 저항이 상기 제1 부분의 저항보다 작을 수 있다.
상기 반도체 기판에 형성되며 상기 제1 도전형 영역과 반대되는 도전형을 가지는 제2 도전형 영역; 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하고, 상기 제2 도전형 영역은, 상기 반도체 기판 위에 위치하는 제1 부분과, 상기 제1 부분에 연결되며 상기 반도체 기판 내부로 돌출되는 제2 부분을 포함할 수 있다.
본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판 위에 패시베이션막을 형성하는 단계; 상기 패시베이션막 위에 도펀트를 포함하는 반도체층으로 구성되는 제1 부분을 형성하는 단계; 상기 제1 부분 위에 광학 기능막을 형성하는 단계; 상기 패시베이션막, 상기 제1 부분 및 상기 광학 기능막을 국부적으로 가열하여, 상기 패시베이션막에 제1 관통홀을 형성하고 상기 광학 기능막에 제2 관통홀을 형성하고, 상기 제1 부분과 연결되며 상기 제1 관통홀을 관통하여 상기 반도체 기판의 내부로 돌출되는 제2 부분을 형성하는 단계; 및 상기 제2 관통홀을 관통하여 상기 제2 부분에 연결되는 제1 전극을 형성하는 단계를 포함한다.
상기 제2 부분은 상기 반도체 기판이 용융된 상태에서 상기 제1 부분 내의 상기 도펀트가 상기 제1 관통홀을 통하여 상기 반도체 기판의 내부로 확산한 다음 재결정화되어 형성된 도핑 영역으로 구성될 수 있다.
상기 국부적인 열처리는 레이저에 의하여 수행될 수 있다.
상기 제1 부분이 다결정, 미세 결정, 또는 비정질 반도체를 포함하고, 상기 제2 부분이 단결정 반도체를 포함하는 도핑 영역으로 구성되어 상기 반도체 기판의 일부를 구성할 수 있다.
본 발명의 실시예에 따른 태양 전지는, 도전형 영역이 단결정 구조를 가지며 적어도 일부가 반도체 기판의 내부에 위치하는 제1 부분과 반도체 기판과 별개의 층으로 이루어지는 제2 부분을 포함한다. 제1 부분에 의하여 반도체 기판 내에 형성되는 도핑 영역의 면적을 줄이면서 제2 부분에 의하여 캐리어의 이동 안정성 및 효율을 향상할 수 있다. 그리고 제1 부분과 반도체 기판 사이에 패시베이션막을 위치시켜 재결합 특성을 좀더 향상할 수 있다. 이에 의하여 태양 전지의 효율을 향상할 수 있다.
본 발명의 실시예에 따른 태양 전지의 제조 방법은, 국부적인 가열에 의하여 제1 및 제2 부분을 포함하는 도전형 영역을 쉽고 간단한 공정에 의하여 형성할 수 있다. 그리고 국부적인 가열 시에 패시베이션막 및 광학 기능막에 전극에 대응하는 관통홀을 함께 형성하므로 전극의 얼라인 특성을 향상할 수 있다. 이에 의하여 우수한 특성을 가지는 태양 전지를 높은 생산성을 가지도록 제조할 수 있다.
도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 평면도이다.
도 3a 내지 도 3f는 도 1에 도시한 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(110)과, 반도체 기판(110) 위에 형성되는 패시베이션막(22, 32)과, 패시베이션막(22, 32) 위에 형성되며 반도체 기판(110) 내부 및 반도체 기판(110)의 위에 형성되는 도전형 영역(20, 30)과, 도전형 영역(20, 30) 또는 반도체 기판(110)에 전기적으로 연결되는 전극(42, 44)을 포함할 수 있다. 도전형 영역(20, 30)은 반도체 기판(110)의 전면에 위치하는 제1 도전형 영역(이하, 에미터 영역)(20)을 포함하고, 반도체 기판(110)의 후면에 위치하는 제2 도전형 영역(이하, 후면 전계 영역)(30)을 포함할 수 있다. 전극(42, 44)은, 에미터 영역(20)에 전기적으로 연결되는 제1 전극(42)과, 반도체 기판(110) 또는 후면 전계 영역(30)에 전기적으로 연결되는 제2 전극(44)을 포함할 수 있다. 그리고 패시베이션막(22, 32) 위에 방지 방지막(24), 반사막(34)과 같은 광학 기능막이 형성될 수 있다. 여기서, 제1 및 제2 도전형 영역, 그리고 제1 및 제2 전극의 용어 등은 구별을 위하여 임의로 사용한 것으로 본 발명이 이에 한정되는 것은 아니다.
반도체 기판(110)은, 도전형 영역(20, 30)의 적어도 일부가 형성된 도핑 영역과, 도전형 영역(20, 30)이 형성되지 않는 베이스 영역(10)을 포함한다. 본 실시예에서는 도전형 영역(20, 30)의 일부(좀더 구체적으로, 도전형 영역(20, 30)의 제2 부분(20b, 30b))이 반도체 기판(110)의 일부를 구성하되 베이스 영역(10)과 도전형 및/또는 도핑 농도가 다른 도핑 영역을 구성한다. 이에 대해서는 추후에 좀더 상세하게 설명한다.
베이스 영역(10)은, 일례로 제1 도전형 도펀트를 포함하는 실리콘(예를 들어, 제1 도전형 도펀트를 포함하는 실리콘 웨이퍼)을 포함할 수 있다. 실리콘으로는 단결정 실리콘 또는 다결정 실리콘이 사용될 수 있으며, 제1 도전형 도펀트는 p형 또는 n형일 수 있다.
베이스 영역(10)이 p형을 가지는 경우에는 베이스 영역(10)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 실리콘으로 이루어질 수 있다. 베이스 영역(10)이 n형을 가지는 경우에는 베이스 영역(10)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 실리콘으로 이루어질 수 있다. 베이스 영역(10)은 상술한 물질 외의 다양한 물질을 사용할 수 있다.
도면에 도시하지는 않았지만, 반도체 기판(110)의 전면 및/또는 후면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(110)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(110)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(10)과 에미터 영역(20)의 계면에 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(110)의 전면 및 후면에 텍스쳐링에 의한 요철이 형성되지 않는 것도 가능하다.
일 예로, 반도체 기판(110)의 전면은 텍스쳐링에 의한 요철을 구비하고 반도체 기판(110)의 후면은 경면 연마되어 전면보다 작은 표면 거칠기는 가지는 편평하고 매끈한 면으로 구성될 수 있다. 그러면, 대부분의 광의 입사되는 반도체 기판(110)의 전면에서의 반사를 방지하고 반도체 기판(110)의 후면 쪽으로 향하는 광은 반사시켜 반도체 기판(110)의 내부로 다시 이동하도록 할 수 있다. 이에 의하여 광전 변환에 기여하는 광량을 최대화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
반도체 기판(110)의 전면 위에는 제1 패시베이션막(22)이 위치한다. 제1 패시베이션 막(22)은 에미터 영역(20)이 관통하는 부분(즉, 에미터 영역(20)의 제2 부분(20b)이 위치한 부분)을 제외하고는 실질적으로 반도체 기판(110)의 전면에 전체적으로 형성될 수 있다. 제1 패시베이션막(22)은 반도체 기판(110)의 전면을 구성하는 표면 또는 이에 인접하는 벌크 내에 존재하는 결함을 부동화한다. 이에 의하여 제1 패시베이션 막(22)은 반도체 기판(110)의 전면에서 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)를 증가시킬 수 있고, 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다.
제1 패시베이션막(22)은 결함을 부동화할 수 있는 다양한 물질로 형성될 수 있다. 일 예로, 제1 패시베이션막(22)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2, CeO2등으로 이루어진 군에서 선택된 단일막 또는 두 개 이상의 막이 적층된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 패시베이션막(22) 그 외의 다른 물질을 포함할 수 있다. 그리고 도면에서는 제1 패시베이션막(22)이 반도체 기판(110)과 에미터 영역(20)의 제1 부분(20a) 사이에서 이들과 접촉하여 형성되어 단순한 구조를 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(110)과 제1 패시베이션막(22) 사이 또는 제1 패시베이션막(22)의 위에 별도의 막(도시하지 않음)을 더 구비할 수도 있다. 이 또한 본 발명의 범위에 속한다.
이때, 제1 패시베이션막(22)의 두께(T1)가 5nm 이하일 수 있다. 본 실시예에서 제1 패시베이션막(22)은 결함을 부동화하는 역할을 수행하므로 충분한 부동화 효과를 위하여 5nm 이하의 충분한 두께를 가질 수 있다. 제1 패시베이션막(22)의 두께(T1)가 5nm를 초과하면 결함의 부동화 효과는 크게 증가하지 않으면서 제조 공정의 시간 등이 증가될 수 있다. 일 예로, 제1 패시베이션막(22)의 두께(T1)가 0.5nm 내지 5nm일 수 있다. 제1 패시베이션막(22)의 두께가 0.5 미만이면, 제조가 어려울 수 있다. 패시베이션 효과 등을 고려하면 제1 패시베이션막(22)의 두께가 2nm 내지 5nm일 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며, 제1 패시베이션막(22)이 결함 부동화의 효과와 함께 캐리어를 터널링하는 터널링막으로 기능할 수도 있다. 이 경우에는 제1 패시베이션 막(22)의 두께가 0.5nm 내지 1.5nm, 일 예로, 1.0nm 내지 1.5nm일 수 있다. 제1 패시베이션막(22)이 이러한 두께를 가지면 반도체 기판(110)의 전면의 패시베이션 특성을 고려하면서 캐리어의 터널링이 원활하게 이루어지도록 할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 패시베이션막(22)의 두께는 다양한 값을 가질 수 있다.
반도체 기판(110)의 전면 쪽에는 제2 도전형을 가지는 에미터 영역(20)이 위치한다. 앞서 설명한 바와 같이 에미터 영역(20)은 베이스 영역(10)과 pn 접합을 형성하여 광전 변환에 의하여 캐리어를 생성하는 역할을 한다. 본 실시예에서 에미터 영역(20)은, 반도체 기판(110)의 위에 별개의 층으로 위치하는 제1 부분(20a)과, 반도체 기판(110)의 일부를 구성하는 제2 부분(20b)을 포함할 수 있다.
이때, 제1 부분(20a)은 제1 패시베이션막(22)을 사이에 두고 반도체 기판(110)의 전면 위에 위치하는 별개의 반도체층으로 구성될 수 있다. 이때, 제1 부분(20a)은 제2 도전형 도펀트를 포함하는 반도체(일 예로, 실리콘)을 포함할 수 있다.
좀더 구체적으로, 제1 부분(20a)은 반도체 기판(110) 상에 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조를 가질 수 있다. 즉, 반도체 기판(110) 위에 단결정 반도체를 형성하기는 어려우므로, 제1 부분(20a)은 증착 등에 의하여 형성될 수 있는 다결정, 미세 결정, 또는 비정질 반도체층(일 예로, 다결정, 미세 결정, 비정질 실리콘층)으로 구성될 수 있다. 이러한 다결정, 미세 결정, 또는 비정질 반도체층은 제2 도전형 도펀트를 포함하게 된다. 제2 도전형 도펀트는 제2 부분(20b)을 형성하는 반도체층을 형성할 때 포함될 수 있으며, 제2 부분(20b)을 구성하는 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 도핑될 수도 있다.
이때, 제2 도전형 도펀트는 베이스 영역(10)과 반대되는 제2 도전형을 가지는 다양한 물질을 사용할 수 있다. 즉, 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다.
제1 부분(20a)은 제1 패시베이션막(22)이 위치하는 부분(즉, 제1 전극(42)이 형성된 부분을 제외한 부분)에 전체적으로 형성된다. 이에 따라 제1 부분(20a)은 제1 패시베이션막(22)의 관통홀(22a) 및 제1 전극(42)에 대응하는 부분에서는 형성되지 않는다. 이에 따라 제1 부분(20a)은 제1 패시베이션막(22)과 동일한 평면 형상을 가질 수 있다. 이러한 제1 부분(20a)은 제1 패시베이션막(22)을 사이에 두고 베이스 영역(10)과 pn 접합을 형성하여 광전 변환에 기여하며, 일종의 전계 효과 패시베이션 기능을 수행하여 개방 전압을 증가시키는 역할을 한다.
제2 부분(20b)은, 제1 전극(42)이 형성된 부분에서 반도체 기판(110)의 내부로 돌출되어 형성되어, 베이스 영역(10)과 접합되어 pn 접합을 형성하는 부분이다. 좀더 구체적으로, 제2 부분(20b)은 베이스 영역(10)과 직접 접촉하여 pn 접합을 형성한다. 이러한 제2 부분(20b)은 국부적인 열처리에 의하여 제1 부분(20a) 내에 포함된 제2 도전형 도펀트가 확산한 다음 재결정화되어 형성된 부분으로, 베이스 영역(10)과 동일한 결정 구조를 가질 수 있다. 즉, 제2 부분(20b)은, 베이스 영역(10)과 동일한 단결정 반도체를 가지면서 베이스 영역(10)과 다른 도전형을 가지는 도핑 영역으로 이루어져서, 반도체 기판(110)의 일부를 구성할 수 있다.
이때, 제2 부분(20b)은 제1 전극(42)에 대응하는 위치에서 제1 전극(42)의 하부면으로부터 반도체 기판(110)의 내부까지 형성된다. 즉, 제2 부분(20b)은 제1 반사 방지막(24) 및 제1 패시베이션막(22)의 관통홀(24a, 22a)을 관통하여 제1 전극(42)의 하부면까지 연장된다. 즉, 본 실시예에서 반도체 기판(110)의 일부를 구성하는 단결정 반도체 구조를 가지는 제2 부분(20b)이 제1 패시베이션막(22)보다 외부를 향하여 좀더 돌출되고, 제1 패시베이션막(22)에 반대되는 제1 부분(20a)의 표면(도면의 상면)과 제2 부분(20b)의 표면(도면의 상면)이 서로 동일 평면 상에 위치하게 된다. 이에 따라 제1 부분(20a)의 측면과 제2 부분(20b)의 측면이 서로 연결된다.
제2 부분(20b)은 베이스 영역(10)과 직접 접촉하여 베이스 영역(10) 내의 캐리어가 쉽게 이동할 수 있는 통로를 제공한다. 제2 부분(20b)은 상술한 바와 같이 국부적인 열처리에 의하여 제1 부분(20a) 내에 포함된 제2 도전형 도펀트가 확산한 다음 재결정화되어 형성된 부분이다. 이때, 제2 도전형 도펀트의 확산으로 도펀트 농도가 제1 부분(20a)과 유사하거나 이보다 다소 저하될 것으로 여겨질 수 있으나, 실제로는 국부적인 열처리에 의하여 활성화되는 제2 도전형 도펀트의 양이 많아지기 때문에 도핑 농도가 제1 부분(20a)보다 높고 저항이 제1 부분(20a)보다 작아질 수 있다. 이에 의하여 제2 부분(20b)은 제1 전극(42)과의 접촉 저항을 낮추는 역할을 수행할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 부분(20b)의 도핑 농도가 제1 부분(20a)의 도핑 농도보다 작고 제2 부분(20b)의 저항이 제1 부분(20a)의 저항보다 클 수도 있다.
제2 부분(20b)이 형성되지 않은 부분에서의 반도체 기판(110)의 표면으로부터 제2 부분(20b)의 반도체 기판(110)의 내부 쪽 단부 사이의 거리(즉, 제2 부분(20b)이 반도체 기판(110)의 내부에서 돌출된 길이)(H1)가 200nm 내지 3um일 수 있다. 상기 거리(H1)가 200nm 미만이면, 제2 부분(20b)을 형성하기 위한 국부적인 열처리가 충분하게 이루어지지 않아 제2 부분(20b)에 의한 접촉 저항 감소를 기대하기 어려울 수 있다. 상기 거리(H1)가 3um를 초과하면, 제2 부분(20b)의 도핑 농도가 커져서 오히려 오제 재결합(Auger recombination)이 증가할 수 있다. 접촉 저항 및 재결합 특성 등을 좀더 고려하면, 제2 부분(20b)의 상기 거리(H1)가 500nm 내지 1.5um일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 부분(20b)의 깊이가 다양하게 달라질 수 있다.
이와 같이 본 실시예에서는 에미터 영역(20)이, 베이스 영역(10) 및 제1 전극(42)과 접촉하며 단결정 반도체 구조를 가지는 제2 부분(20b)과, 제2 부분(20b)과 연결되며 반도체 기판(110) 위에 별개의 층으로 위치하는 다결정, 미세 결정 또는 비정질 반도체 구조의 제1 부분(20a)을 포함한다. 이에 의하여 제1 부분(20a) 및 제2 부분(20b)에 의하여 형성된 pn 접합에 의하여 생성된 캐리어가 베이스 영역(10) 및 제1 전극(42)과 접촉하는 제2 부분(20b)을 통하여 베이스 영역(10)으로부터 제1 전극(42)까지 안정적으로 이동할 수 있다. 제2 부분(20b)은 단결정 반도체 구조를 가지므로 우수한 이동도(mobility)를 가지므로 캐리어의 이동 특성을 좀더 향상할 수 있다. 그리고 제1 부분(20a)은 도핑 영역이 아닌 별개의 층으로 구성하여 반도체 기판(110) 내에 도핑 영역을 형성할 때 발생할 수 있는 반도체 기판(110)의 손상, 재결합 특성 저하 등의 문제를 방지할 수 있다. 이와 같이 본 실시예에서는 에미터 영역(20)이 서로 다른 결정 구조를 가지는 제1 부분(20a)과 제2 부분(20b)을 포함하여 다양한 효과를 함께 향상할 수 있다.
에미터 영역(20)의 위(좀더 상세하게는, 제1 부분(20a)의 위)에 제1 전극(42)에 대응하는 부분을 제외한 영역에 전체적으로 반사 방지막(24)이 위치할 수 있다. 반사 방지막(24)에는 제1 전극(42)에 대응하는 부분에 관통홀(또는 개구부)(24a)이 형성된다. 반사 방지막(24)에 형성된 관통홀(24a)은 제1 패시베이션막(22)에 형성된 관통홀(22a)과 대응하는 위치에서 동일한 형상 및 동일 또는 유사한 크기를 가지면서 형성될 수 있다. 이는 국부적으로 열처리를 하여 제2 영역(20b)을 형성할 때, 제1 패시베이션막(22) 및 반사 방지막(24)의 해당 부분에 관통홀(22a, 24a)를 형성하였기 때문이다. 이와 같이 제2 부분(20b)을 형성할 때 제1 패시베이션막(22) 및 반사 방지막(24)에 관통홀(22a, 24a)이 생기므로 제1 전극(42)은 별도의 얼라인 공정을 수행하지 않아도 제2 부분(20b)에 자동으로 얼라인되어 이에 안정적으로 연결될 수 있다. 구체적인 제2 부분(20b)의 제조 공정 등에 대해서는 추후에 좀더 상세하게 설명한다. 이에 의하여 제2 부분(20b), 제1 패시베이션막(22) 및 반사 방지막(24)의 관통홀(22a, 24a)에서 서로 대응하는 부분의 폭은 20% 이내(좀더 정확하게는 10% 이내, 일 예로, 0% 내지 5%)의 오차를 가질 수 있다.
반사 방지막(24)은 반도체 기판(110)의 전면으로 입사되는 광의 반사율을 감소시킬 수 있다. 이에 의하여 베이스 영역(10)과 에미터 영역(20)에 의하여 형성된 pn 접합까지 도달하는 광량을 증가할 수 있다. 이에 의하여 태양 전지(100)의 단략 전류(Isc)를 증가시킬 수 있고, 이에 따라 태양 전지(100)의 효율을 향상할 수 있다.
반사 방지막(24)은 반사를 방지할 수 있는 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(24)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 두 개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반사 방지막(24)이 그 외의 물질을 포함할 수 있음은 물론이다. 그리고 에미터 영역(20)과 반사 방지막(24) 사이에 패시베이션을 위한 별도의 패시베이션 막(도시하지 않음)을 더 구비할 수도 있다. 이 또한 본 발명의 범위에 속한다.
반도체 기판(110)의 전면에 위치하는 제1 전극(42)은 반사 방지막(24)를 관통하여 에미터 영역(20)(좀더 정확하게는, 제2 부분(20b))에 연결될 수 있다. 이러한 제1 전극(42)으로는 다양한 금속 물질을 포함할 수 있다. 그리고 제1 전극(42)은 서로 전기적으로 연결되지 않으면서 에미터 영역(20)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 제1 전극(42)의 평면 형상의 일 예에 대해서는 추후에 도 2를 참조하여 좀더 상세하게 설명한다.
반도체 기판(110)의 후면 위에는 제2 패시베이션막(32)이 위치한다. 제2 패시베이션 막(32)은 후면 전계 영역(30)이 관통하는 부분(즉, 후면 전계 영역(30)의 제2 부분(30b)이 위치한 부분)을 제외하고는 실질적으로 반도체 기판(110)의 후면에 전체적으로 형성될 수 있다. 제2 패시베이션막(32)은 반도체 기판(110)의 후면을 구성하는 표면 또는 이에 인접하는 벌크 내에 존재하는 결함을 부동화한다. 이에 의하여 제2 패시베이션 막(32)은 반도체 기판(110)의 후면에서 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압를 증가시킬 수 있고, 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다.
제2 패시베이션막(32)은 결함을 부동화할 수 있는 다양한 물질로 형성될 수 있다. 일 예로, 제2 패시베이션막(32)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2, CeO2등으로 이루어진 군에서 선택된 단일막 또는 두 개 이상의 막이 적층된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 패시베이션막(32) 그 외의 다른 물질을 포함할 수 있다. 그리고 도면에서는 제2 패시베이션막(32)이 반도체 기판(110)과 후면 전계 영역(30)의 제1 부분(30a) 사이에서 이들과 접촉하여 형성되어 단순한 구조를 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(110)과 제2 패시베이션막(32) 사이 또는 제2 패시베이션막(32)의 위에 별도의 막(도시하지 않음)을 더 구비할 수도 있다. 이 또한 본 발명의 범위에 속한다.
이때, 제2 패시베이션막(32)의 두께(T2)가 5nm 이하일 수 있다. 본 실시예에서 제2 패시베이션막(32)은 결함을 부동화하는 역할을 수행하므로 충분한 부동화 효과를 위하여 5nm 이하의 충분한 두께를 가질 수 있다. 제2 패시베이션막(32)의 두께(T2)가 5nm를 초과하면 결함의 부동화 효과는 크게 증가하지 않으면서 제조 공정의 시간 등이 증가될 수 있다. 일 예로, 제2 패시베이션막(32)의 두께(T2)가 0.5nm 내지 5nm일 수 있다. 제2 패시베이션막(32)의 두께가 0.5 미만이면, 제조가 어려울 수 있다. 패시베이션 효과 등을 고려하면 제2 패시베이션막(32)의 두께가 2nm 내지 5nm일 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며, 제2 패시베이션막(32)이 결함 부동화의 효과와 함께 캐리어를 터널링하는 터널링막으로 기능할 수도 있다. 이 경우에는 제2 패시베이션 막(32)의 두께가 0.5nm 내지 1.5nm, 일 예로, 1.0nm 내지 1.5nm일 수 있다. 제2 패시베이션막(32)이 이러한 두께를 가지면 반도체 기판(110)의 전면의 패시베이션 특성을 고려하면서 캐리어의 터널링이 원활하게 이루어지도록 할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 패시베이션막(32)의 두께는 다양한 값을 가질 수 있다.
반도체 기판(110)의 후면 쪽에는 제1 도전형을 가지는 후면 전계 영역(30)이 위치한다. 후면 전계 영역(30)은 베이스 영역(10)과 동일한 도전형을 가지되 도펀트의 도핑 농도가 베이스 영역(10)보다 높아 후면 전계를 형성하는 역할을 하여, 재결합을 방지한다. 본 실시예에서 후면 전계 영역(30)은, 반도체 기판(110)의 위에 별개의 층으로 위치하는 제1 부분(30a)과, 반도체 기판(110)의 일부를 구성하는 제2 부분(30b)을 포함할 수 있다.
이때, 제1 부분(30a)은 제2 패시베이션막(32)을 사이에 두고 반도체 기판(110)의 후면 위에 위치하는 별개의 반도체층으로 구성될 수 있다. 이때, 제1 부분(30a)은 제1 도전형 도펀트를 포함하는 반도체(일 예로, 실리콘)을 포함할 수 있다.
좀더 구체적으로, 제1 부분(30a)은 반도체 기판(110) 상에 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조를 가질 수 있다. 즉, 반도체 기판(110) 위에 단결정 반도체를 형성하기는 어려우므로, 제1 부분(30a)은 증착 등에 의하여 형성될 수 있는 다결정, 미세 결정, 또는 비정질 반도체층(일 예로, 다결정, 미세 결정, 비정질 실리콘층)으로 구성될 수 있다. 이러한 다결정, 미세 결정, 또는 비정질 반도체층은 제1 도전형 도펀트를 포함하게 된다. 제1 도전형 도펀트는 제1 부분(30a)을 형성하는 반도체층을 형성할 때 포함될 수 있으며, 제1 부분(30a)을 구성하는 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 도핑될 수도 있다.
이때, 제1 도전형 도펀트는 베이스 영역(10)과 동일한 제1 도전형을 가지는 다양한 물질을 사용할 수 있다. 즉, 제1 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제1 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다.
제1 부분(30a)은 제2 패시베이션막(32)이 위치하는 부분(즉, 제2 전극(44)이 형성된 부분을 제외한 부분)에 전체적으로 형성된다. 이에 따라 제1 부분(30a)은 제2 패시베이션막(32)의 관통홀(32a) 및 제2 전극(44)에 대응하는 부분에서는 형성되지 않는다. 이에 따라 제1 부분(30a)은 제2 패시베이션막(32)과 동일한 평면 형상을 가질 수 있다. 이러한 제1 부분(30a)은 제2 패시베이션막(32)을 사이에 두고 베이스 영역(10)에 후면 전계를 형성하여 패시베이션 특성을 향상하는 역할을 하여, 개방 전압을 증가시킨다.
제2 부분(30b)은, 제2 전극(44)이 형성된 부분에서 반도체 기판(110)의 내부로 돌출되어 형성되어, 베이스 영역(10)과 직접 접촉할 수 있다. 이러한 제2 부분(30b)은 국부적인 열처리에 의하여 제1 부분(30a) 내에 포함된 제2 도전형 도펀트가 확산한 다음 재결정화되어 형성된 부분으로, 베이스 영역(10)과 동일한 결정 구조를 가질 수 있다. 즉, 제2 부분(30b)은, 베이스 영역(10)과 동일한 단결정 반도체를 가지면서 베이스 영역(10)과 다른 도핑 농도를 가지는 도핑 영역으로 이루어져서, 반도체 기판(110)의 일부를 구성할 수 있다.
이때, 제2 부분(30b)은 제2 전극(44)에 대응하는 위치에서 제2 전극(44)의 하부면으로부터 반도체 기판(110)의 내부까지 형성된다. 즉, 제2 부분(30b)은 반사막(34) 및 제2 패시베이션막(32)의 관통홀(34a, 32a)을 관통하여 제2 전극(44)의 하부면까지 연장된다. 즉, 본 실시예에서 반도체 기판(110)의 일부를 구성하는 단결정 반도체 구조를 가지는 제2 부분(30b)이 제2 패시베이션막(32)보다 외부를 향하여 좀더 돌출되고, 제2 패시베이션막(32)에 반대되는 제1 부분(30a)의 표면(도면의 하면)과 제2 부분(30b)의 표면(도면의 하면)이 서로 동일 평면 상에 위치하게 된다. 이에 따라 제1 부분(30a)의 측면과 제2 부분(30b)의 측면이 서로 연결된다.
제2 부분(30b)은 베이스 영역(10)과 직접 접촉하여 베이스 영역(10) 내의 캐리어가 쉽게 이동할 수 있는 통로를 제공한다. 제2 부분(30b)은 상술한 바와 같이 국부적인 열처리에 의하여 제1 부분(30a) 내에 포함된 제2 도전형 도펀트가 확산한 다음 재결정화되어 형성된 부분이다. 이때, 제2 도전형 도펀트의 확산으로 도펀트 농도가 제1 부분(30a)과 유사하거나 이보다 다소 저하될 것으로 여겨질 수 있으나, 실제로는 국부적인 열처리에 의하여 활성화되는 제2 도전형 도펀트의 양이 많아지기 때문에 도핑 농도가 제1 부분(30a)보다 높고 저항이 제1 부분(30a)보다 작아질 수 있다. 이에 의하여 제2 부분(30b)은 제2 전극(44)과의 접촉 저항을 낮추는 역할을 수행할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 부분(30b)의 도핑 농도가 제1 부분(30a)의 도핑 농도보다 작고 제2 부분(30b)의 저항이 제1 부분(30a)의 저항보다 클 수도 있다.
제2 부분(30b)이 형성되지 않은 부분에서의 반도체 기판(110)의 표면으로부터 제2 부분(30b)의 반도체 기판(110)의 내부 쪽 단부 사이의 거리(즉, 제2 부분(30b)이 반도체 기판(110)의 내부에서 돌출된 길이)(H2)가 200nm 내지 3um일 수 있다. 상기 거리(H2)가 200nm 미만이면, 제2 부분(30b)을 형성하기 위한 국부적인 열처리가 충분하게 이루어지지 않아 제2 부분(30b)에 의한 접촉 저항 감소를 기대하기 어려울 수 있다. 상기 거리(H2)가 3um를 초과하면, 제2 부분(30b)의 도핑 농도가 커져서 오히려 오제 재결합이 증가할 수 있다. 접촉 저항 및 재결합 특성 등을 좀더 고려하면, 제2 부분(30b)의 상기 거리(H2)가 500nm 내지 1.5um일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 부분(30b)의 깊이가 다양하게 달라질 수 있다.
이와 같이 본 실시예에서는 후면 전계 영역(30)이, 베이스 영역(10) 및 제2 전극(44)과 접촉하며 단결정 반도체 구조를 가지는 제2 부분(30b)과, 제2 부분(30b)과 연결되며 반도체 기판(110) 위에 별개의 층으로 위치하는 다결정, 미세 결정 또는 비정질 반도체 구조의 제1 부분(30a)을 포함한다. 이에 의하여 캐리어가 베이스 영역(10) 및 제2 전극(44)과 접촉하는 제2 부분(30b)을 통하여 베이스 영역(10)으로부터 제2 전극(44)까지 안정적으로 이동할 수 있다. 제2 부분(30b)은 단결정 반도체 구조를 가지므로 우수한 이동도를 가지므로 캐리어의 이동 특성을 좀더 향상할 수 있다. 그리고 제1 부분(30a)은 도핑 영역이 아닌 별개의 층으로 구성하여 반도체 기판(110) 내에 도핑 영역을 형성할 때 발생할 수 있는 반도체 기판(110)의 손상, 재결합 특성 저하 등의 문제를 방지할 수 있다.
후면 전계 영역(30)의 위(좀더 상세하게는, 제1 부분(30a)의 위)에 제2 전극(44)에 대응하는 부분을 제외한 영역에 전체적으로 반사막(34)이 위치할 수 있다. 반사막(34)에는 제2 전극(44)에 대응하는 부분에 관통홀(또는 개구부)(34a)이 형성된다. 반사막(34)에 형성된 관통홀(34a)은 제2 패시베이션막(32)에 형성된 관통홀(32a)과 대응하는 위치에서 동일한 형상 및 동일 또는 유사한 크기를 가지면서 형성될 수 있다. 이는 국부적으로 열처리를 하여 제2 영역(30b)을 형성할 때, 제2 패시베이션막(32) 및 반사막(34)의 해당 부분에 관통홀(32a, 34a)를 형성하였기 때문이다. 이와 같이 제2 부분(30b)을 형성할 때 제2 패시베이션막(32) 및 반사막(34)에 관통홀(32a, 34a)이 생기므로 제2 전극(44)은 별도의 얼라인 공정을 수행하지 않아도 자동으로 얼라인되어 제2 부분(30b)에 안정적으로 연결될 수 있다. 구체적인 제2 부분(30b)의 제조 공정 등에 대해서는 추후에 좀더 상세하게 설명한다. 이에 의하여 제2 부분(30b), 제2 패시베이션막(32) 및 반사막(34)의 관통홀(32a, 34a)에서 서로 대응하는 부분의 폭은 20% 이내(좀더 정확하게는 10% 이내, 일 예로, 0% 내지 5%)의 오차를 가질 수 있다.
반사막(34)은 반도체 기판(110)을 통과하여 반도체 기판(110)의 후면 쪽으로 향하는 광을 반사시켜 재사용하도록 할 수 있다. 이에 의하여 베이스 영역(10)과 에미터 영역(20)에 의하여 형성된 pn 접합까지 도달하는 광량을 증가할 수 있다. 이에 의하여 태양 전지(100)의 단략 전류를 증가시킬 수 있고, 이에 따라 태양 전지(100)의 효율을 향상할 수 있다.
반사막(34)은 반사를 유도할 수 있는 다양한 물질로 형성될 수 있다. 일례로, 반사막(34)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 두 개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반사막(34)이 그 외의 물질을 포함할 수 있음은 물론이다. 그리고 후면 전계 영역(30)과 반사막(34) 사이에 패시베이션을 위한 별도의 패시베이션 막(도시하지 않음)을 더 구비할 수도 있다. 또는, 반사막(34) 대신 반사 방지막을 형성하여 후면에서 입사되는 광의 반사를 방지하는 것도 가능하다.
반도체 기판(110)의 후면에 위치하는 제2 전극(44)은 반사막(34)를 관통하여 후면 전계 영역(30)(좀더 정확하게는, 제2 부분(30b))에 연결될 수 있다. 이러한 제2 전극(44)으로는 다양한 금속 물질을 포함할 수 있다. 그리고 제2 전극(44)은 서로 전기적으로 연결되지 않으면서 후면 전계 영역(30)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 제2 전극(44)의 평면 형상의 일 예에 대해서는 도 2를 참조하여 좀더 상세하게 설명한다.
이하에서는 도 2를 참조하여, 제1 및 제2 전극(42, 44)의 평면 형상을 상세하게 설명한다. 도 2는 본 발명의 실시예에 따른 태양 전지(100)의 평면도이다. 도 2에서는 간단한 도시를 위하여 제1 및 제2 전극(42, 44)의 형상을 위주로 도시하였다.
도 1과 함께 도 2를 참조하면, 제1 및 제2 전극(42, 44)은 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a, 44a)을 포함할 수 있다. 도면에서는 핑거 전극(42a, 44a)이 서로 평행하며 반도체 기판(110)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 및 제2 전극(42, 44)은 핑거 전극들(42a, 44a)과 교차하는 방향으로 형성되어 핑거 전극(42a, 44a)을 연결하는 버스바 전극(42b, 44b)을 포함할 수 있다. 이러한 버스 전극(42b, 44b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a, 44a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a, 44a)의 폭보다 버스바 전극(42b, 44b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니며 동일하거나 작은 폭을 가질 수 있다.
여기서, 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)이 모두 반사 방지막(24)을 관통하여 에미터 영역(20)에 연결될 수 있다. 이 경우에는 핑거 전극(42a) 및 버스바 전극(42b)에 대응하는 위치에서 반사 방지막(24)에 관통홀(24a)이 형성되고 이 관통홀(24a)에 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)이 위치하게 된다. 그리고 핑거 전극(42a) 및 버스바 전극(42b)에 대응하는 위치에서 제1 패시베이션막(22)에 관통홀(22a)이 형성되고, 관통홀(22a)을 에미터 영역(20)의 제2 부분(20b)이 채우면서 형성된다. 이에 의하여 제2 부분(20b)이 제1 전극(42)에 접촉 형성된다.
또는, 제1 전극(42)의 핑거 전극(42a)이 반사 방지막(24)을 관통하여 형성되고 버스바 전극(42b)이 반사 방지막(24) 위에서 핑거 전극(42a)에 연결될 수 있다. 이 경우에는 핑거 전극(42a)에 대응하는 위치에서 반사 방지막(24)에 관통홀(24a)이 형성되고, 관통홀(24a)에 핑거 전극(42a)이 위치하고 반사 방지막(24) 위에 버스바 전극(42b)이 위치한다. 그리고 핑거 전극(42a)에 대응하는 위치에서 제1 패시베이션막(22)에 관통홀(22a)이 형성되고, 관통홀(22a)을 에미터 영역(20)의 제2 부분(20b)이 채우면서 형성된다. 이에 의하여 제2 부분(20b)이 제1 전극(42)의 핑거 전극(42a)에 접촉 형성된다. 버스바 전극(42b)에 대응하는 위치에서는 제1 패시베이션막(22)에 관통홀(22a)이 형성되지 않고 제2 부분(20b)도 형성되지 않는다.
이는 제2 부분(20b)을 형성하기 위한 국부적인 열처리에서 제1 패시베이션막(22) 및 반사 방지막(24)에 관통홀(22a, 24a)을 형성하였기 때문이다. 이에 대해서는 추후에 좀더 상세하게 설명한다.
이와 유사하게, 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)이 모두 반사막(34)을 관통하여 후면 전계 영역(30)에 연결될 수 있다. 이 경우에는 핑거 전극(44a) 및 버스바 전극(44b)에 대응하는 위치에서 반사막(34)에 관통홀(34a)이 형성되고 이 관통홀(34a)에 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)이 위치하게 된다. 그리고 핑거 전극(44a) 및 버스바 전극(44b)에 대응하는 위치에서 제2 패시베이션막(32)에 관통홀(32a)이 형성되고, 관통홀(32a)을 후면 전계 영역(30)의 제2 부분(30b)이 채우면서 형성된다. 이에 의하여 제2 부분(30b)이 제2 전극(44)에 접촉 형성된다.
또는, 제2 전극(44)의 핑거 전극(44a)이 반사막(34)을 관통하여 형성되고 버스바 전극(44b)이 반사막(34) 위에서 핑거 전극(44a)에 연결될 수 있다. 이 경우에는 핑거 전극(44a)에 대응하는 위치에서 반사막(34)에 관통홀(34a)이 형성되고, 관통홀(34a)에 핑거 전극(44a)이 위치하고 반사막(34) 위에 버스바 전극(44b)이 위치한다. 그리고 핑거 전극(44a)에 대응하는 위치에서 제2 패시베이션막(32)에 관통홀(32a)이 형성되고, 관통홀(32a)을 후면 전계 영역(30)의 제2 부분(30b)이 채우면서 형성된다. 이에 의하여 제2 부분(30b)이 제2 전극(44)의 핑거 전극(44a)에 접촉 형성된다. 버스바 전극(44b)에 대응하는 위치에서는 제2 패시베이션막(32)에 관통홀(32a)이 형성되지 않고 제2 부분(30b)도 형성되지 않는다.
이는 제2 부분(30b)을 형성하기 위한 국부적인 열처리에서 제2 패시베이션막(32) 및 반사막(34)에 관통홀(32a, 34a)을 형성하였기 때문이다. 이에 대해서는 추후에 좀더 상세하게 설명한다.
도면 및 상술한 설명에서는 제1 및 제2 전극(42, 44)이 동일한 형상을 가지는 것을 예시로 제시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 제1 및 제2 전극(42, 44)이 서로 다른 형상을 가질 수 있고, 핑거 전극(42a, 44a) 및 버스바 전극(42b, 44b)의 폭, 피치 등이 서로 다를 수 있다. 또한, 그 외의 다양한 변형이 가능하다. 즉, 도 2에서 제시한 제1 및 제2 전극(42, 44)의 형상은 일 예로 제시한 것에 불과할 뿐 본 발명이 이에 한정되는 것은 아니다.
상술한 바와 같은 태양 전지(100)는 도전형 영역(20, 30)이 반도체 기판(110)의 전면 및 후면에 각기 위치하고 제1 및 제2 전극(42, 44)이 반도체 기판(110)의 전면 및 후면에서 패턴을 가지면서 위치한다. 이에 의하여 반도체 기판(110)의 전면으로 입사하는 광뿐만 아니라 반도체 기판(110)의 후면에서 입사하는 광(재반사에 의하여 입사하는 광 포함)을 이용할 수 있는 양면 수광형(bi-facial) 구조를 가질 수 있다. 이에 의하여 이용할 수 있는 광량을 최대화하여 태양 전지(100)의 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 구조의 태양 전지(100)가 적용될 수 있다.
상술한 바와 같은 구조의 태양 전지(100)에서는, 단결정 구조를 가지며 적어도 일부가 반도체 기판(110)의 내부에 위치하는 에미터 영역(20)의 제2 부분(20b)과 다결정, 미세 결정, 또는 비정질 구조를 가지며 반도체 기판(110)과 별개의 층으로 이루어지는 에미터 영역(20)의 제1 부분(20a)이 서로 연결되어 형성된다. 이에 따라 pn 접합에 의하여 생성된 캐리어가 에미터 영역(20)의 제2 부분(20b)을 통하여 제1 전극(42)으로 이동하게 된다. 이에 따라 pn 접합을 이루는 부분에서 형성된 캐리어가 별도의 층을 터널링하여 제1 전극(42)으로 이동하여야 하는 구조에 비하여 안정성을 향상할 수 있다. 이때, 제1 부분(20a)과 반도체 기판(110) 사이에 위치한 제1 패시베이션막(22)은 터널링층의 역할을 수행하지 않아도 되므로 충분한 두께로 형성될 수 있다. 이에 의하여 반도체 기판(110)의 전면에서의 패시베이션 특성을 향상하여 개방 전압을 향상하고 안정적으로 전류밀도 및 충밀도(FF)를 확보할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다.
마찬가지로, 단결정 구조를 가지며 적어도 일부가 반도체 기판(110)의 내부에 위치하는 후면 전계 영역(30)의 제2 부분(30b)과 다결정, 미세 결정, 또는 비정질 구조를 가지며 반도체 기판(110)과 별개의 층으로 이루어지는 후면 전계 영역(30)의 제2 부분(30a)이 서로 연결되어 형성된다. 이에 따라 후면 전계 영역(30) 쪽으로 이동하는 캐리어가 후면 전계 영역(30)의 제2 부분(20b)을 통하여 제2 전극(44)으로 이동하게 된다. 이에 따라 생성된 캐리어가 별도의 층을 터널링하여 제2 전극(44)으로 이동하여야 하는 구조에 비하여 안정성을 향상할 수 있다. 이때, 제1 부분(30a)과 반도체 기판(110) 사이에 위치한 제2 패시베이션막(32)은 터널링층의 역할을 수행하지 않아도 되므로 충분한 두께로 형성될 수 있다. 이에 의하여 반도체 기판(110)의 전면에서의 패시베이션 특성을 향상하여 개방 전압을 향상하고 안정적으로 전류밀도 및 충밀도(FF)를 확보할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다.
상술한 설명에서는 에미터 영역(20) 및 후면 전계 영역(30)이 모두 제1 부분(20a, 30a) 및 제2 부분(20b, 30b)를 각기 구비하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 에미터 영역(20) 및 후면 전계 영역(30) 중 어느 하나만이 상술한 구조를 가지는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
상술한 태양 전지(100)의 제조 방법을 도 3a 내지 도 3f를 참조하여 상세하게 설명한다.
도 3a 내지 도 3f는 도 1에 도시한 태양 전지의 제조 방법을 도시한 단면도들이다.
먼저, 도 3a에 도시한 바와 같이, 제1 도전형 도펀트를 가지는 반도체 기판(10)으로 구성되는 반도체 기판(110)을 준비한다. 일 예로, 본 실시예에서 반도체 기판(110)은 n형의 도펀트를 가지는 실리콘으로 이루어질 수 있다. n형의 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 사용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이때, 반도체 기판(110)의 전면 및 후면 중 적어도 한 면이 요철을 가지도록 텍스쳐링될 수 있다. 반도체 기판(110)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(110)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(110)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(110)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(110)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(110)을 텍스쳐링 할 수 있다.
일 예로, 도면에 도시하지는 않았지만, 반도체 기판(110)의 전면이 텍스쳐링되고, 반도체 기판(110)의 후면이 경면 연마 등에 의하여 전면보다 작은 표면 거칠기를 가지는 편평한 면으로 구성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이어서, 도 3b에 도시한 바와 같이, 반도체 기판(110)의 전면 및 후면에 각기 제1 및 제2 패시베이션막(22, 32)을 형성한다.
여기서, 제1 및 제2 패시베이션막(22, 32)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 및 제2 패시베이션막(22, 32)이 형성될 수 있다.
이어서, 도 3c에 도시한 바와 같이, 제1 패시베이션막(22) 위에 에미터 영역(20)의 제1 부분(20a)을 형성하고, 제2 패시베이션막(32) 위에 후면 전계 영역(30)의 제1 부분(30a)을 형성한다.
그리고 에미터 영역(20)의 제1 부분(20a)은 제2 도전형 도펀트를 가지는 비정질, 미세 결정, 또는 다결정 반도체로 구성될 수 있다. 그리고 후면 전계 영역(30)의 제1 부분(30a)은 제1 도전형 도펀트를 가지는 비정질, 미세 결정, 또는 다결정 반도체로 구성될 수 있다. 이때, 제1 부분(20a, 30a)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD)) 등에 의하여 형성될 수 있다. 그리고 제1 또는 제2 도전형 도펀트는 제1 부분(20a, 30a)을 형성하는 반도체층을 형성할 때 포함될 수 있으며, 또는, 제1 부분(20a, 30a)을 구성하는 반도체층을 형성한 후에 도핑될 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 부분(20a, 30a)이 형성될 수 있다.
이어서, 도 3d에 도시한 바와 같이, 에미터 영역(20)의 제1 부분(20a) 위에 반사 방지막(24)을 형성하고, 후면 전계 영역(30)의 제1 부분(30a) 위에 반사막(34)을 형성한다. 반사 방지막(24), 그리고 반사막(34)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.
이어서, 도 3e에 도시한 바와 같이, 에미터 영역(20) 및 후면 전계 영역(30)에 각기 접촉할 제1 전극(42) 및 제2 전극(44)이 형성될 부분(또는 제2 부분(20b, 30b)가 형성될 부분)에 대응하여 국부적인 열처리를 수행한다.
국부적인 열처리를 위해서는 선택적으로 가열하기 위한 다양한 방법이 사용될 수 있는데, 일례로 레이저(210, 310)를 조사하는 방법을 사용할 수 있다. 본 실시예에서는 레이저(210, 310)로는 다양한 레이저를 다양한 파워 조건 하에서 사용할 수 있다.
이와 같이 레이저(210, 310)를 이용하여 국부적인 열처리를 수행하면, 해당 부분이 용융되면서 제1 및 제2 패시베이션막(22, 32)에 관통홀(22a, 32a)이 형성되고 제1 부분(20a, 30a)에 포함된 도펀트들이 반도체 기판(110)의 내부로 확산하게 된다. 용융된 부분이 다시 재결정화되면서 반도체 기판(110)의 내부로 돌출되며 단결정 반도체 구조를 가지는 제2 부분(20b, 30b)이 형성된다. 이때, 국부적인 열처리에 의하여 활성화되는 도펀트의 양이 많아지므로 제2 부분(20b, 30b)은 제1 부분(20a, 20b)보다 높은 도핑 농도 및 낮은 저항을 가질 수 있다. 그리고 반사 방지막(24) 및 반사막(34)에도 대응하는 위치에 관통홀(24a, 34a)이 형성된다.
이어서, 도 3f에 도시한 바와 같이, 반사 방지막(24)의 관통홀(24a)을 관통하는 제1 전극(42)과, 반사막(34)의 관통홀(34a)을 관통하는 제2 전극(44)을 형성한다. 제1 및 제2 전극(42, 44)의 형성 방법으로는 다양한 방법(도금, 증착, 인쇄 등)이 사용될 수 있다.
이와 같이 레이저(210, 310)에 의하여 제2 부분(20b, 30b)을 형성할 때 반사 방지막(24) 및 반사막(34)에도 관통홀(24a, 34a)을 함께 형성하므로, 관통홀(24a, 34a)이 제2 부분(20b, 30b)이 형성된 부분에 형성된다. 이에 의하여 반사 방지막(24) 및 반사막(34)의 관통홀(24a, 34a)을 관통하여 형성되는 제1 및 제2 전극(42, 44)과의 얼라인을 정확하게 맞출 수 있다.
본 실시예에 따르면 레이저(210, 310)를 사용하여 레이저 장치 내에 입력된 패턴에 따라 선택적으로 가열이 가능하며, 선폭을 최소화할 수 있다. 그리고 국부적인 열처리에 의한 간단한 공정에 의하여 제2 부분(20b, 30b)을 형성할 수 있어, 마스크 등을 이용하여 별도의 도핑을 수행하는 공정을 생략할 수 있어 공정을 단순화하고 비용을 절감할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 다른 실시예에 따른 태양 전지를 설명한다. 상술한 실시예에서 이미 설명한 내용은 생략하고 서로 다른 내용을 상세하게 설명한다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 4를 참조하면, 본 실시예에 따른 에미터 영역(20)이 제1 부분(20a)과 제2 부분(20b)을 포함하고, 후면 전계 영역(30)이 제1 부분(30a)과 제2 부분(30b)을 포함한다. 이때, 제1 부분(20a, 30a)이 제1 또는 제2 패시베이션막(22, 32) 상에서 전체적으로 형성되고, 제2 부분(20b, 30b)이 제1 부분(20a, 30a)으로부터 반도체 기판(110)의 내부로 돌출되는 것을 예시하였다. 즉, 상술한 실시예와 달리 제2 부분(20b, 30b)이 제1 및 제2 전극(42, 44)과 베이스 영역(10) 사이에서 이들과 접촉하지 않고, 제1 부분(20a, 30a)과 베이스 영역(10) 사이에서 이들과 접촉하여 형성될 수도 있다.
이러한 형상의 제2 부분(20b, 30b)은 제1 및 제2 패시베이션막(22, 32)에서 해당 부분을 제거하고 제2 부분(20b, 30b)을 이온 주입법, 열 확산법 등과 같은 도핑 방법에 의하여 형성하는 것에 의하여 제조할 수 있다. 또는, 국부적인 열처리를 위한 레이저를 조사할 때의 공정 조건을 조절하여 상술한 구조를 형성할 수 있다. 이와 같이 에미터 영역(20) 및 후면 전계 영역(30)의 제1 부분(20a, 30a) 및 제2 부분(20b, 30b)은 다양한 구조를 가질 수 있고 다양한 방법에 의하여 형성될 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
110: 반도체 기판
10: 베이스 영역
20: 에미터 영역
20a: 제1 부분
20b: 제2 부분
30: 후면 전계 영역
30a: 제1 부분
30b: 제2 부분

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판에 형성되는 제1 도전형 영역; 및
    상기 제1 도전형 영역에 연결되는 제1 전극
    을 포함하고,
    상기 제1 도전형 영역은, 상기 반도체 기판 위에 위치하는 제1 부분과, 상기 제1 부분에 연결되며 상기 반도체 기판 내부로 돌출되는 제2 부분을 포함하고,
    상기 반도체 기판과 상기 제1 부분이 서로 다른 결정 구조를 가지고,
    상기 반도체 기판과 상기 제2 부분이 동일한 결정 구조를 가지는 태양 전지.
  2. 제1항에 있어서,
    상기 제1 부분과 상기 제2 부분의 결정 구조가 서로 다른 태양 전지.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 부분이 다결정, 미세 결정, 또는 비정질 반도체를 포함하고,
    상기 제2 부분이 단결정 반도체를 포함하는 도핑 영역으로 구성되어 상기 반도체 기판의 일부를 구성하는 태양 전지.
  5. 제1항에 있어서,
    상기 제1 부분과 상기 제2 부분이 직접 접촉하여 서로 연결되는 태양 전지.
  6. 제5항에 있어서,
    상기 제2 부분이 상기 제1 전극에 접촉하여 형성되고,
    상기 제1 부분의 측면과 상기 제2 부분의 측면이 서로 접촉하여 연결되는 태양 전지.
  7. 제1항에 있어서,
    상기 반도체 기판과 상기 제1 부분 사이에 패시베이션막이 위치하고,
    상기 제2 부분이 상기 패시베이션막을 관통하여 상기 반도체 기판의 내부로 돌출되는 태양 전지.
  8. 제7항에 있어서,
    상기 패시베이션막의 두께가 2nm 내지 5nm인 태양 전지.
  9. 제1항에 있어서,
    상기 반도체 기판은 상기 제2 부분이 형성되지 않은 부분보다 상기 제2 부분이 형성된 부분이 돌출되는 태양 전지.
  10. 제7항에 있어서,
    상기 제1 부분 위에 위치하는 광학 기능막을 포함하고,
    상기 패시베이션막에 상기 제2 부분이 관통하는 부분에 제1 관통홀이 형성되고,
    상기 광학 기능막에 상기 제1 전극과 상기 제2 부분을 연결하는 제2 관통홀이 형성되는 태양 전지.
  11. 제10항에 있어서,
    상기 제1 관통홀과 상기 제2 관통홀이 동일한 위치에 형성되는 태양 전지.
  12. 제1항에 있어서,
    상기 제1 도전형 영역과 상기 제1 전극이 서로 연결되는 부분에 대응하여 상기 제2 부분이 위치하는 태양 전지.
  13. 제1항에 있어서,
    상기 제2 부분이 형성되지 않은 상기 반도체 기판의 표면으로부터 상기 제2 부분의 상기 반도체 기판 내부쪽 단부까지의 거리가 200nm 내지 3um인 태양 전지.
  14. 제13항에 있어서,
    상기 제2 부분이 형성되지 않은 상기 반도체 기판의 표면으로부터 상기 제2 부분의 상기 반도체 기판 내부쪽 단부까지의 거리가 500nm 내지 1.5um인 태양 전지.
  15. 제1항에 있어서,
    상기 제2 부분의 저항이 상기 제1 부분의 저항보다 작은 태양 전지.
  16. 제1항에 있어서,
    상기 반도체 기판에 형성되며 상기 제1 도전형 영역과 반대되는 도전형을 가지는 제2 도전형 영역; 및
    상기 제2 도전형 영역에 연결되는 제2 전극
    을 포함하고,
    상기 제2 도전형 영역은, 상기 반도체 기판 위에 위치하는 제1 부분과, 상기 제1 부분에 연결되며 상기 반도체 기판 내부로 돌출되는 제2 부분을 포함하는 태양 전지.
  17. 반도체 기판 위에 패시베이션막을 형성하는 단계;
    상기 패시베이션막 위에 도펀트를 포함하는 반도체층으로 구성되는 제1 부분을 형성하는 단계;
    상기 제1 부분 위에 광학 기능막을 형성하는 단계;
    상기 패시베이션막, 상기 제1 부분 및 상기 광학 기능막을 국부적으로 가열하여, 상기 패시베이션막에 제1 관통홀을 형성하고 상기 광학 기능막에 제2 관통홀을 형성하고, 상기 제1 부분과 연결되며 상기 제1 관통홀을 관통하여 상기 반도체 기판의 내부로 돌출되는 제2 부분을 형성하는 단계; 및
    상기 제2 관통홀을 관통하여 상기 제2 부분에 연결되는 제1 전극을 형성하는 단계
    를 포함하는 태양 전지의 제조 방법.
  18. 제17항에 있어서,
    상기 제2 부분은 상기 반도체 기판이 용융된 상태에서 상기 제1 부분 내의 상기 도펀트가 상기 제1 관통홀을 통하여 상기 반도체 기판의 내부로 확산한 다음 재결정화되어 형성된 도핑 영역으로 구성되는 태양 전지의 제조 방법.
  19. 제17항에 있어서,
    상기 국부적인 열처리는 레이저에 의하여 수행되는 태양 전지의 제조 방법.
  20. 제17항에 있어서,
    상기 제1 부분이 다결정, 미세 결정, 또는 비정질 반도체를 포함하고,
    상기 제2 부분이 단결정 반도체를 포함하는 도핑 영역으로 구성되어 상기 반도체 기판의 일부를 구성하는 태양 전지의 제조 방법.

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