KR102042266B1 - 태양 전지 제조 방법 - Google Patents

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Abstract

본 발명은 태양 전지 제조 방법에 관한 것이다.
본 발명의 일례에 따른 태양 전지 제조 방법은 반도체 기판의 일면 전체에 도펀트층을 증착하는 도펀트층 형성 단계; 도펀트층 위의 영역 중 일부 영역에 산소차단 페이스트를 도포하는 도포 단계; 도포 단계 이후, 반도체 기판을 열처리하여 고농도 도핑층과 저농도 도핑층을 동시에 형성하는 선택적 도전형 영역 형성 단계; 도펀트층 및 산소차단 페이스트를 제거하는 제거 단계; 및 고농도 도핑층 위에 전극을 형성하는 전극 형성 단계;를 포함한다.
또한, 본 발명의 다른 일례에 따라 태양 전지 제조 방법은 반도체 기판의 전면 및 후면에 복수의 요철을 형성하는 텍스쳐링 단계; 반도체 기판의 일면에 금속 계열의 불순물과 도펀트가 함께 주입되는 불순물 주입 단계; 반도체 기판의 일면 위에 실리콘 산화막(SiOx)을 형성하는 산화막 형성단계; 금속 계열의 불순물이 실리콘 산화막에 흡수되는 게더링(gettering) 단계; 및 금속 계열의 불순물이 흡수된 실리콘 산화막을 제거하는 산화막 제거 단계;를 포함한다.

Description

태양 전지 제조 방법{SOLAR CELL MANUFACTURING METHOD}
본 발명은 태양 전지 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양 에너지로부터 전기 에너지를 생산하는 전지로서, 에너지 자원이 풍부하고 환경오염에 대한 문제점이 없어 주목 받고 있다.
일반적인 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductive type)의 반도체로 이루어진 기판(substrate) 및 에미터부(emitter layer), 그리고 기판과 에미터부에 각각 연결된 전극을 구비한다. 이때, 기판과 에미터부의 계면에는 p-n 접합이 형성되어 있다.
이러한 태양 전지에 빛이 입사되면 반도체에서 복수의 전자-정공쌍이 생성되고, 생성된 전자-정공쌍은 전자와 정공으로 각각 분리되어 전자와 정공은 n형의 반도체와 p형 반도체쪽으로, 예를 들어 에미터부와 기판쪽으로 이동하고, 기판과 에미터부와 전기적으로 연결된 전극에 의해 수집되며, 이 전극들을 전선으로 연결하여 전력을 얻는다.
한편, 종래에는 이와 같은 태양 전지에서, 반도체 기판과 전극 사이의 접촉 저항을 보다 향상시키기 위해, 선택적 에미터 구조를 채용하되, 반도체 기판과 전극 사이에는 고농도 도핑층을 형성하고, 전극이 배치되지 않는 반도체 기판의 영역에는 저농도 도핑층을 형성하였다.
또한, 종래에는 이와 같은 선택적 에미터 구조를 레이저를 이용하였으나, 레이저를 이용하는 경우, 레이저로 인하여 고농도 도핑층이 존재하는 기판에 손상(damage)이 생기고, 기판의 표면 형태(mophology)가 무너지는 문제점이 있었다.
아울러, 에치백(Etch back) 공정을 이용하여 선택적 에미터 구조를 구현하는 경우, 마스킹 형성 공정과 에칭 공정 등의 추가 공정으로 인하여, 제조 공정이 복잡해지는 문제점이 있었다.
아울러, 일반적으로 태양 전지에서는 예를 들어 기판이 n 타입의 도전성 불순물이 함유되는 경우, 에미터부는 p 타입의 도전성 불순물을 함유하여 형성될 수 있다.
여기서, 에미터부에는 p 타입의 도전성 불순물인 도펀트가 이온 상태로 주입될 수 있다.
이와 같이 보론(B)을 이온 상태로 주입하여 에미터부를 형성하는 경우, 도펀트를 이온 상태로 주입하기 위한 이온 주입 장치가 이용될 수 있다.
그러나, 이와 같이 도펀트를 이온 상태로 주입하는 과정에서 이온 주입 장치의 챔버를 형성하는 금속 성분이 도펀트와 함께 기판에 주입될 수 있는데, 이와 같은 금속 성분은 에미터부의 특성을 저하시키는 원인이 된다.
따라서, 이온 주입 장치의 챔버를 형성하는 금속 성분이 기판에 이온 상태로 주입되는 것을 방지하기 위해, 이온 주입 장치의 챔버를 형성하는 금속 성분이 기판으로 주입되는 것을 방지하는 별도의 필터가 형성된 이온 주입 장치가 이용될 수 있다.
그러나, 이와 같이 별도의 필터가 구비된 이온 주입 장치는 상대적으로 고가의 장비로, 태양 전지의 제조비용을 상승시키는 한 요인이 되고 있다.
본 발명은 제조 공정이 단순화된 선택적 도전형 영역을 구현할 수 있는 태양 전지 제조 방법을 제공하는데 그 목적이 있다.
아울러, 본 발명에 따른 태양 전지 제조 방법은 별도의 필터가 형성된 이온 주입 장치를 이용하지 않고, 별도의 필터가 없는 이온 주입 장치를 이용함으로써, 제조 비용을 저감하는 태양 전지 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 일례에 따른 태양 전지 제조 방법은 반도체 기판의 일면 전체에 불순물이 함유된 도펀트층을 증착하는 도펀트층 형성 단계; 도펀트층 위의 영역 중 일부 영역에 산소차단 페이스트를 도포하는 도포 단계; 도포 단계 이후, 반도체 기판을 열처리 챔버에서 열처리하여 불순물이 고농도로 도핑되는 고농도 도핑층과 불순물이 저농도로 도핑되는 저농도 도핑층을 동시에 형성하는 선택적 도전형 영역 형성 단계; 도펀트층 및 산소차단 페이스트를 제거하는 제거 단계; 및 고농도 도핑층 위에 전극을 형성하는 전극 형성 단계;를 포함한다.
여기서, 도펀트층 형성 단계와 도포 단계 사이에 불순물이 함유되지 않은 실리콘 산화막(SiO2)를 형성하는 단계를 더 포함할 수 있다.
아울러, 산소차단 페이스트는 세라믹 계열의 재질을 포함하고, 상기 세라믹 계열의 재질은 알루미나 세라믹, 탄화규소(SiC) 세라믹, 질화 알루미늄(AlN) 세라믹, 질화 규소(SiN) 세라믹, 산화 지르코늄(ZrO) 세라믹, 이산화 규소(SiO) 세라믹, 사이알론 세라믹, 유리 세라믹스 중 적어도 어느 하나일 수 있다.
또한, 선택적 도전형 영역 형성 단계에서 페이스트 상태의 산소차단 페이스트는 소결(sintering)될 수 있다.
이와 같은 선택적 도전형 영역 형성 단계에서 열처리 온도는 900℃ ~ 1100℃일 수 있다.
또한, 선택적 도전형 영역 형성 단계에서 열처리 챔버 내에는 질소(N2) 가스와 산소(O2) 가스가 함께 주입될 수 있다.
또한, 도펀트층 형성 단계에서 증착되는 도펀트층은 붕소(B, Boron)을 함유하는 실리콘 산화막일 수 있다.
여기서, 도포 단계에서 산소차단 페이스트가 도포되는 일부 영역은 전극이 형성되는 제1 영역일 수 있다.
또한, 선택적 도전형 영역 형성 단계에서 산소차단 페이스트가 도포된 반도체 기판의 제1 영역에는 붕소가 고농도로 도핑된 고농도 도핑층이 형성되고, 산소차단 페이스트가 도포된 반도체 기판의 제1 영역을 제외한 나머지 제2 영역에는 붕소가 저농도로 도핑된 저농도 도핑층이 형성될 수 있다.
이때, 반도체 기판의 제1 영역에 형성된 고농도 도핑층의 도핑 깊이는 반도체 기판의 나머지 제2 영역에 형성된 저농도 도핑층의 도핑 깊이보다 클 수 있다.
또한, 제거 단계에서 도펀트층은 불산(HF)이 희석된 식각액(diluted HF, DHF)에 의해 도펀트층이 식각되고, 산소차단 페이스트는 도펀트층이 식각되면서 함께 제거될 수 있다.
아울러, 도펀트층의 증착 두께는 10nm ~ 100nm 사이, 불순물이 함유되지 않은 실리콘 산화막의 증착 두께는 30nm ~ 300nm 사이, 산소차단 페이스트의 형성 두께는 5㎛ ~ 10㎛ 사이일 수 있다.
또한, 도펀트층 형성 단계에서 증착되는 도펀트층은 인(P, phosphorus)을 함유하는 실리콘 산화막일 수 있다.
여기서, 도포 단계에서 산소차단 페이스트가 도포되는 일부 영역은 전극이 형성되는 제1 영역을 제외한 나머지 제2 영역일 수 있다.
이와 같은 경우, 선택적 도전형 영역 형성 단계에서 산소차단 페이스트가 도포된 반도체 기판의 제2 영역에는 인이 저농도로 도핑된 저농도 도핑층이 형성되고, 산소차단 페이스트가 도포된 반도체 기판의 제2 영역을 제외한 나머지 제1 영역에는 인이 고농도로 도핑된 고농도 도핑층이 형성될 수 있다.
또한, 본 발명의 다른 일례에 따른 태양 전지 제조 방법은 반도체 기판의 일면에 도전형 영역을 형성하는 태양전지 제조 방법은 반도체 기판을 텍스쳐링하여 반도체 기판의 전면 및 후면에 복수의 요철을 형성하는 텍스쳐링 단계; 반도체 기판의 일면에 금속 계열의 불순물과 도전형 영역을 형성하는 불순물인 도펀트가 함께 주입되는 불순물 주입 단계; 반도체 기판의 일면 위에 실리콘 산화막(SiOx)을 형성하는 산화막 형성단계; 금속 계열의 불순물이 실리콘 산화막에 흡수되는 게더링(gettering) 단계; 및 금속 계열의 불순물이 흡수된 실리콘 산화막을 제거하는 산화막 제거 단계;를 포함한다.
여기서, 불순물 주입 단계는 이온 주입 방법에 의해 수행되고, 이온 주입 방법을 수행하는 이온 주입 챔버로부터 도펀트와 이온 챔버의 내벽을 형성하는 금속 계열의 불순물이 반도체 기판의 일면에 함께 주입될 수 있다.
아울러, 금속 계열의 불순물은 철(Fe), 크롬(Cr) 또는 알루미늄(Al) 중 적어도 어느 하나일 수 있고, 도펀트는 보론(B)일 수 있다.
또한, 산화막 형성 단계와 게더링 단계는 상압 화학 기상 증착(APCVD, Atmospheric Pressure CVD)법에 의해 수행될 수 있다.
이에 따라, 산화막 형성 단계와 게더링 단계는 동시에 수행될 수 있다.
여기서, 상화막 형성 단계 및 게더링 단계에서 수행되는 상압 화학 기상 증착(APCVD, Atmospheric Pressure CVD) 공정의 최고 온도는 450℃ ~ 550℃ 사이일 수 있다.
보다 구체적으로, 산화막 형성 단계에 의해 반도체 기판의 일면에 실리콘 산화막이 형성되면서, 반도체 기판의 일면 내에 주입된 금속 계열의 불순물은 실리콘 산화막에 흡수되는 게더링 단계가 수행될 수 있다.
여기서, 산화막 형성 단계에 의해 형성되는 실리콘 산화막의 두께는 10nm ~ 200nm 사이일 수 있다.
또한, 산화막 제거 단계 이후, 열처리를 통해 반도체 기판의 일면에 주입된 도펀트를 활성화시켜, 도전형 영역을 형성하는 열처리 단계;를 더 포함할 수 있다.
본 발명의 일례에 따른 태양 전지 제조 방법은 반도체 기판의 표면에 도펀트층을 형성한 이후, 도펀트층의 일부 영역에 산소차단 페이스트를 도포한 상태에서 열처리하여, 반도체 기판의 표면에 고농도 도핑층과 저농도 도핑층을 동시에 형성할 수 있어, 선택적 도전형 영역을 갖는 태양 전지를 제조함에 있어, 반도체 기판의 표면 손상이나 표면 형태가 무너지는 문제점을 방지하고, 제조 공정을 보다 단순화할 수 있다.
또한, 본 발명의 다른 일례에 따른 태양 전지 제조 방법은 도전형 영역을 형성하기 위한 불순물인 도펀트를 주입하는 과정에 함께 주입되는 금속 계열의 불순물을 산화막을 형성하여 게터링(gettering)한 이후, 산화막을 제거함으로써, 태양 전지 제조 비용을 저감할 수 있는 효과가 있다.
도 1a 및 도 1b는 본 발명의 제조 방법에 따라 제조되는 태양 전지의 일례를 설명하기 위한 도이다.
도 2는 본 발명의 제조 방법에 따라 제조되는 태양 전지의 다른 일례를 설명하기 위한 도이다.
도 3은 본 발명의 제1 실시예에 따른 태양 전지 제조 방법에 대해 설명하기 위한 플로우 차트이다.
도 4 내지 도 9는 도 3에 도시된 플로우 차트를 보다 구체적으로 설명하기 위한 도이다.
도 10 및 도 11은 본 발명의 제2 실시예에 따른 태양 전지 제조 방법으로 제조 가능한 다른 구조의 태양 전지를 설명하기 위한 도이다.
도 12 내지 도 16은 본 발명의 제3 실시예에 따른 태양 전지 제조 방법을 설명하기 위한 도이다.
도 17a 내지 도 17b는 본 발명의 일례에 따라 제조되는 태양 전지의 일례를 설명하기 위한 도이다.
도 18는 본 발명의 일례에 따라 제조되는 태양 전지의 다른 일례를 설명하기 위한 도이다.
도 19 내지 도 24은 본 발명의 일례에 따른 태양 전지 제조 방법을 설명하기 위한 도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 “전체적”으로 형성되어 있다고 할 때에는 다른 부분의 전체 면(또는 전면)에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.
또한, 전면이라 함은 직사광이 입사되는 반도체 기판의 일면일 수 있으며, 후면이라 함은 직사광이 입사되지 않거나, 직사광이 아닌 반사광이 입사될 수 있는 반도체 기판의 반대면일 수 있다.
아울러, 어떠한 두 개의 값이 동일하다는 것은 오차 범위 10% 이하에서 동일하다는 것을 의미한다.
그러면 첨부한 도면을 참고로 하여 본 발명에 따른 태양 전지에 대하여 설명한다.
도 1A 및 도 1B는 본 발명의 제조 방법에 따라 제조되는 태양 전지의 일례를 설명하기 위한 도이다.
보다 구체적으로 도 1A은 본 발명의 일례에 따른 태양 전지의 일부 사시도이고, 도 1B는 도 1A에 도시된 태양 전지의 일부 단면도이다.
도 1A에 도시된 바와 같이, 본 발명에 따른 태양 전지의 일례는 반도체 기판(110), 제1 도전형 영역(120), 반사 방지막(130), 제2 도전형 영역(170), 후면 패시베이션막(190), 제1 전극(140) 및 제2 전극(150)을 포함한다.
도 1A에서는 본 발명에 따른 태양 전지가 반사 방지막(130) 및 후면 패시베이션막(190)을 포함하는 것을 일례로 도시하고 있으나, 본 발명은 이와 다르게 반사 방지막(130) 및 후면 패시베이션막(190)이 생략되는 것도 가능하다.
그러나, 태양 전지의 효율을 고려했을 때, 반사 방지막(130) 및 후면 패시베이션막(190)이 포함되는 것이 더 나은 효율이 발생하므로, 반사 방지막(130) 및 후면 패시베이션막(190)이 포함되는 것을 일례로 설명한다.
반도체 기판(110)은 제 1 도전성 타입 또는 제2 도전성 타입의 불순물이 도핑되는 단결정 실리콘, 다결정 실리콘 중 적어도 어느 하나로 형성될 수 있다. 일례로, 반도체 기판(110)은 단결정 실리콘 웨이퍼로 형성될 수 있다.
여기서, 반도체 기판(110)에 함유된 제 1 도전성 타입의 불순물 또는 제2 도전성 타입의 불순물을 포함할 수 있다. 여기서 제 1 도전성 타입의 불순물은 n형 또는 p형 도전성 타입 중 어느 하나일 수 있고, 제2 도전성 타입의 불순물은 제1 도전성 타입의 불순물로 선택된 불순물의 도전성 타입과 반대인 불순물일 수 있다.
일례로, 제1 도전성 타입이 p형인 경우, 제2 도전성 타입은 n형일 수 있고, 이와 다르게, 제1 도전성 타입이 n형인 경우, 제2 도전성 타입은 p형일 수 있다.
이하에서는 제1 도전성 타입이 p형인 경우, 제2 도전성 타입은 n형인 경우를 일례로 설명하고, 반도체 기판(110)에는 제2 도전성 타입의 불순물인 n형 불순물이 함유된 경우를 일례로 설명한다.
반도체 기판(110)이 p형의 도전성 타입을 가질 경우, 붕소(B), 갈륨, 인듐 등과 같은 3가 원소의 불순물이 반도체 기판(110)에 도핑(doping)된다. 하지만, 반도체 기판(110)이 n형의 도전성 타입을 가질 경우, 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물이 반도체 기판(110)에 도핑될 수 있다.
이하에서는 이와 같은 반도체 기판(110)의 함유된 불순물이 제2 도전성 타입의 불순물이고, n형인 경우를 일례로 설명한다. 그러나, 반드시 이에 한정되는 것은 아니다.
이러한 반도체 기판(110)의 전면 및 후면에 복수의 텍스쳐링(tecturing) 요철면을 가질 수 있다. 이로 인해 반도체 기판(110)의 전면 위에 위치한 제1 도전형 영역(120)과 반도체 기판(110)의 후면 위에 위치한 제2 도전형 영역(170)역시 요철면을 가질 수 있다.
여기서, 텍스쳐링 요철이라 함은 반사광을 줄이기 위해 태양 전지의 표면에 형성된 요철을 의미하고, 일례로, 텍스쳐링 요철은 피라미드 형태를 가질 수 있다.
이로 인해, 반도체 기판(110)의 전면에서 반사되는 빛의 양이 감소하여 반도체 기판(110) 내부로 입사되는 빛의 양이 증가할 수 있다.
제1 도전형 영역(120)은 반도체 기판(110)의 전면에 위치하며, 제1 도전성 타입 또는 제2 도전성 타입의 불순물을 함유할 수 있다. 일례로, 제1 도전형 영역(120)은 제1 도전성 타입의 불순물인 p형 불순물을 함유할 수 있다.
이하에서는 제1 도전형 영역(120)이 제1 도전성 타입의 불순물을 포함하는 경우를일례로 설명하나, 이는 일례이고, 이와 다르게 제1 도전형 영역(120)이 제2 도전성 타입의 불순물을 함유하는 경우도 가능하다.
따라서, 반도체 기판(110)이 제2 도전성 타입의 불순물이 함유한 경우, 제1 도전형 영역(120)은 반도체 기판(110)과 p-n 접합을 형성하여, 에미터부(emitter)로서의 역할을 수행할 수 있다.
이하에서는 제1 도전형 영역(120)이 에미터부로서의 역할을 수행하는 경우를 일례로 설명한다.
따라서, 반도체 기판(110)이 n형이고 제1 도전형 영역(120)이 p형일 경우, 정공은 제1 도전형 영역(120)쪽으로 이동하고, 전자는 반도체 기판(110)의 후면쪽으로 이동할 수 있다.
이와 같은 제1 도전형 영역(120)은 반도체 기판(110)의 전면에 제2 도전성 타입의 불순물이 확산되어 형성될 수 있으며, 이와 같은 경우, 제1 도전형 영역(120)은 반도체 기판(110)과 동일한 실리콘 재질로 형성될 수 있다.
일례로, 반도체 기판(110)이 단결정 실리콘 재질의 웨이퍼로 형성된 경우, 제1 도전형 영역(120)도 단결정 실리콘 재질로 형성될 수 있으며, 반도체 기판(110)이 다결정 실리콘 재질의 웨이퍼로 형성되는 제1 도전형 영역(120)도 다결절 실리콘 재질로 형성될 수 있다.
아울러, 이와 같은 제1 도전형 영역(120)은 도 1A 및 도 1B에 도시된 바와 같이, 반도체 기판(110)의 전면 전제 영역 중 제’2 영역(A2)에는 불순물이 저농도로 도핑되는 저농도 도핑부(120L)가 형성되고, 반도체 기판(110)의 제’1 영역(A1)에는 제’2 영역(A2)의 저농도 도핑부(120L)보다 불순물이 고농도로 도핑되는 고농도 도핑부(120H)가 형성될 수 있다.
여기서, 반도체 기판(110)의 제’2 영역(A2)은 제1 전극(140)이 위치하지 않은 영역을 의미하고, 제’1 영역(A1)은 제1 전극(140)이 위치하는 영역을 의미한다.
반사 방지막(130)은 제1 도전형 영역(120) 위에 위치하며, 알루미늄 산화막(AlOx), 실리콘 질화막(SiNx), 실리콘 산화막(SiOx) 및 실리콘 산화질화막(SiOxNy) 중 적어도 하나로 형성될 수 있고, 단일막 또는 다층막으로 형성될 수 있다.
도 1A 및 도 1B에서는 반사 방지막(130)이 단일막으로 형성된 경우를 일례로 도시하였으나, 반드시 단일막에 한정되지는 않는다.
이와 같은 반사 방지막(130)은 태양 전지로 입사되는 빛의 반사도를 줄이고 특정한 파장 영역의 선택성을 증가시켜, 태양 전지의 효율을 높일 수 있다.
제1 전극(140)은 반사 방지막(130)을 뚫고 제1 도전형 영역(120)에 직접 접속하여, 제1 도전형 영역(120)과 전기적으로 연결될 수 있다.
이와 같은 제1 전극(140)은 제1 도전형 영역(120)쪽으로 이동한 캐리어를 수집할 수 있다.
이와 같이, 제1 전극(140)으로 수집된 캐리어는 인터커넥터에 의해 다른 태양 전지에 연결되거나, 외부 장치로 출력될 수 있다.
이와 같은 제1 전극(140)은 적어도 하나의 도전성 금속 물질로 이루어져 있고, 이들 도전성 금속 물질의 예는 니켈(Ni), 구리(Cu), 은(Ag), 알루미늄(Al), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나일 수 있지만, 이외의 다른 도전성 금속 물질로 이루어질 수 있다.
이와 같은 제1 전극(140)은 반도체 기판(110)의 전면에 반사 방지막(130)이 형성된 이후, 반사 방지막(130) 위에 패이스트 상태로 도포된 이후, 열처리 공정을 통하여 패이스트가 반사 방지막(130)을 뚫고 제1 도전형 영역(120)에 접속하면서 소성되어 형성될 수 있다.
이와 같은 제1 전극(140)은 도 1A 및 도 1B에 도시된 바와 같이, 제1 방향(x)으로 길게 형성된 핑거 전극을 포함할 수 있다. 그러나, 제1 전극(140)이 핑거 전극만을 포함하는 것은 아니고, 도시되지는 않았으나, 제1 전극(140)은 핑거 전극 이외에, 복수의 핑거 전극을 서로 연결하고, 제1 방향(x)과 교차하는 제2 방향(y)으로 뻗은 연결 전극을 더 포함할 수도 있다.
다음, 제2 도전형 영역(170)은 반도체 기판(110)의 후면 위에 위치하고, 제1 도전형 영역(120)에 함유된 불순물의 도전성 타입과 반대인 도전성 타입의 불순물이 함유된 다결정 실리콘 재질로 형성될 수 있다.
일례로, 제2 도전형 영역(170)에는 제2 도전성 타입의 불순물인 n형 불순물이 반도체 기판(110)보다 고농도로 함유될 수 있다.
이에 따라, 제2 도전형 영역(170)은 후면 전계부(BSF)로서의 역할을 수행할 수 있다.
이와 같은 제2 도전형 영역(170)은 도 1A 및 도 1B에 도시된 바와 같이, 반도체 기판(110)의 후면 위에 형성되되, 반도체 기판(110)과 직접 접촉되어 형성될 수 있다.
도 1A 및 도 1B에서는 제2 도전형 영역(170)이 반도체 기판(110)의 후면 위에 직접 접촉되어 전체적으로 형성되되, 다결정 실리콘 재질로 형성된 경우를 일례로 도시하였지만, 반드시 이에 한정되는 것은 아니고, 제2 도전형 영역(170)은 불순물이 반도체 기판(110)의 후면 내로 도핑되어, 반도체 기판(110)과 동일한 실리콘 재질로 형성되는 것도 가능하다.
다음, 후면 패시베이션막(190)은 도 1A 및 도 1B에 도시된 바와 같이, 제2 도전형 영역(170)의 후면 중에서 제2 전극(150)이 형성된 영역을 제외한 전체 영역 위에 위치할 수 있다.
이와 같은 후면 패시베이션막(190)은 유전체 재질로 형성될 수 있으며, 단층 또는 다수의 층으로 형성될 수 있고, 제2 도전형 영역(170)의 극성을 고려하여 특정 고정 전하를 가질 수 있다.
이와 같은 후면 패시베이션막(190)의 재질은 SiCx, SiOx, silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) 또는 hydrogenerated SiON 중 적어도 하나로 형성될 수 있다.
이와 같은 후면 패시베이션막(190)은 제2 도전형 영역(170)의 후면 표면을 패시베이션하는 기능을 수행할 수 있다.
제2 전극(150)은 후면 패시베이션막(190)을 관통하여 제2 도전형 영역(170)에 전기적으로 연결될 수 있다.
이와 같은 제2 전극(150)은 제2 도전형 영역(170) 쪽으로 이동한 캐리어를 수집할 수 있다.
지금까지의 도 1A 및 도 1B에서는 반도체 기판(110)이 n형 타입의 불순물을 함유하고, 제1 도전형 영역(120)이 p형 타입의 불순물을 함유하여, 에미터부로서 역할을 수행하고, 제2 도전형 영역(170)에 n형 타입의 불순물을 함유하여 후면 전계부로서 역할을 수행하는 경우를 일례로 설명하였다.
그러나, 본 발명은 반드시 이와 같은 구조에만 한정되는 것은 아니고, 전술한 바와 다르게, 반도체 기판(110)이 p형 타입의 불순물을 함유하고, 제1 도전형 영역(120)이 p형 타입의 불순물을 함유하여, 전면 전계부로서 역할을 수행하고, 제2 도전형 영역(170)에 n형 타입의 불순물을 함유하여 후면 에미터부로서 역할을 수행하는 것도 가능하다.
도 1A 및 도 1B에서는 본 발명의 제조 방법에 따른 태양 전지의 일례에 대해서 설명하였으나, 이하에서는 이와 같은 태양 전지를 제조하는 방법의 일례에 대해 설명한다.
도 2는 본 발명의 제조 방법에 따라 제조되는 태양 전지의 다른 일례를 설명하기 위한 도이다.
도 2에서는 도 1A 및 도 1B에서 설명한 부분과 동일한 부분에 대한 내용은 생략하고 다른 부분을 위주로 설명한다.
본 발명의 일례에 따라 제조되는 태양 전지의 다른 일례는 도 2에 도시된 바와 같이, 반도체 기판(110)과 제2 도전형 영역(170) 사이에 제어 패시베이션막(160)이 더 형성될 수 있다.
일례로, 제어 패시베이션막(160)은 도 2에 도시된 바와 같이, 반도체 기판(110)과 제2 도전형 영역(170) 사이에 형성되되, 반도체 기판(110)의 후면 가장 자리를 제외한 전체 영역 위에 형성될 수 있다.
이와 같은 제어 패시베이션막(160)은 반도체 기판(110)에서 생성된 캐리어를 제2 도전형 영역(170) 방향으로 통과시키며, 반도체 기판(110)의 후면에 대한 패시베이션 기능을 수행할 수 있다. 아울러, 이와 같은 제어 패시베이션막(160)은 태양 전지의 개방 전압(Voc)을 상승시키는 역할을 할 수 있다.
이와 같은, 제어 패시베이션막(160)은 600℃ 이상의 고온 공정에도 내구성이 강한 SiCx 또는 SiOx로 형성되는 유전체 재질로 형성될 수 있다. 그러나 이 외에도 silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) 또는 hydrogenerated SiON로 형성되는 것도 가능하다.
또한, 제어 패시베이션막(160)의 두께(T160)는 0.5nm ~ 2.5nm사이로 형성될 수 있다. 이와 같은 제어 패시베이션막(160)의 두께에 대한 수치는 패시베이션 기능 수행 등의 역할을 위한 최적의 두께일 수 있다.
이와 같은 제어 패시베이션막(160)은 Oxidation 공정이나 LPCVD 공정 또는 PECVD 증착 공정에 의해 형성될 수 있다.
아울러, 이와 같은 제어 패시베이션막(160)이 구비된 경우, 제2 도전형 영역(170)은 도 2에 도시된 바와 같이, 제어 패시베이션막(160)의 후면 위에 형성될 수 있다.
이와 같이, 제2 도전형 영역(170)이 반도체 기판(110)의 후면 내 또는 후면과 바로 접촉하지 않고, 도 2에 도시된 바와 같이, 제2 도전형 영역(170)이 반도체 기판(110)의 후면 위에 형성되되, 제어 패시베이션막(160)을 사이에 두고 반도체 기판(110)과 이격되어, 다결정 실리콘 재질로 형성된 경우, 태양 전지의 개방 전압(Voc)을 더욱 향상시킬 수 있다.
아울러, 반도체 기판(110) 내에 제2 도전형 영역(170)을 형성하지 않고 반도체 기판(110)의 외부에 제2 도전형 영역(170)을 형성하므로, 제조 공정상 제2 도전형 영역(170)을 형성하는 과정에서, 반도체 기판(110)에 대한 열손상을 최소화할 수 있어, 반도체 기판(110)의 특성이 저하되는 것을 방지할 수 있다.
따라서, 도 2에 도시된 바와 같은 태양 전지는 효율을 더 향상시킬 수 있다.도 3은 본 발명의 제1 실시예에 따른 태양 전지 제조 방법에 대해 설명하기 위한 플로우 차트이고, 도 4 내지 도 9는 도 3에 도시된 플로우 차트를 보다 상세하게 설명하기 위한 도이다.
도 3에 도시된 바와 같이, 본 발명의 일례에 따른 태양 전지 제조 방법은 도펀트층 형성 단계(S1), 실리콘 산화막 형성 단계(S2), 도포 단계(S3), 선택적 도전형 영역 형성 단계(S4), 제거 단계(S5) 및 전극 형성 단계(S6)를 포함할 수 있다.
여기서, 실리콘 산화막 형성 단계(S2)는 경우에 따라 생략될 수 있으나, 실리콘 산화막 형성 단계(S2)가 구비된 경우, 선택적 도전형 영역 형성 단계(S4)에서, 도펀트층(210)에 함유된 불순물이 반도체 기판(110) 내부가 아닌 외부로 빠져나가는 것을 보다 효과적으로 방지할 수 있어, 구비된 경우를 일례로 설명한다.
아울러, 이하에서는 반도체 기판(110)이 n-type인 경우를 일례로 설명하나, 반드시 이에 한정되는 것은 아니다.
여기서, 도펀트층 형성 단계(S1)는 도 4에 도시된 바와 같이, 텍스쳐링 요철이 형성된 반도체 기판(110)의 일면에 전체적으로 제1 도전성 타입 또는 제2 도전성 타입의 불순물을 함유하는 도펀트층(210)을 형성할 수 있다.
여기서, 반도체 기판(110)의 일면은 텍스쳐링 요철이 형성된 반도체 기판(110)의 일면일 수 있으며, 일례로, 반도체 기판(110)의 전면에 텍스쳐링 요철을 형성하는 경우, 반도체 기판(110)의 일면은 전면일 수 있다.
일례로, 반도체 기판(110)의 전면에 제1 도전형 영역(120)을 형성하고자 하는 경우, 도펀트층 형성 단계(S1)에서는 반도체 기판(110)의 전면에 제1 도전성 타입의 불순물인 보론(B)를 함유하는 실리콘 산화막인 BSG(BoroSilicate Glass)막을 도펀트층(210)으로 형성할 수 있다.
그러나, 도 1A 및 도 1B에 도시된 바와 다르게, 반도체 기판(110)의 전면에 제2 도전형 영역(170)을 형성하고자 하는 경우, 도펀트층 형성 단계(S1)에서는 반도체 기판(110)의 전면에 제2 도전성 타입의 불순물인 인(P)를 함유하는 PSG(PhosphoSilicate Glass)막을 도펀트층(210)으로 형성할 수 있다.
이하에서는 일례로, 도펀트층(210)이 제1 도전성 타입의 불순물을 함유하는 BSG막으로 형성되는 경우를 일례로 설명한다.
이와 같은 도펀트층 형성 단계(S1)에서 형성되는 도펀트층(210)의 두께(TDP)는 10nm ~ 100nm 사이로 형성될 수 있다.
이와 같은 도펀트층 형성 단계(S1)에서 도펀트층(210)은 화학 기상 증착법(CVD)으로 형성될 수 있다. 일례로, 도펀트층(210)은 상압 화학 기상 증착법(APCVD) 또는 플라즈마 화학 기상 증착법(PECVD)으로 증착될 수 있다.
이후, 실리콘 산화막 형성 단계(S2)에서는 도 4에 도시된 바와 같이, 불순물이 도핑되지 않은 실리콘 산화막(SiO2, 220)인 USG(Undoped Silicate Glass)막이 도펀트층(210) 위에 전체적으로 증착될 수 있다.
이와 같은 실리콘 산화막(220)은 선택적 도전형 영역 형성 단계(S4)의 열처리 공정 중 도펀트층(210)의 불순물이 반도체 기판(110)의 반대 방향으로 out diffusion되는 것을 방지할 수 있다.
이와 같은 실리콘 산화막(220)은 상압 화학 기상 증착법(APCVD) 또는 플라즈마 화학 기상 증착법(PECVD)으로 증착될 수 있으며, 이와 같이 증착되는 실리콘 산화막(220)의 두께는 30nm ~ 300nm 사이일 수 있다.
도포 단계(S3)에서는 도펀트층(210) 위의 영역 중 일부 영역에 산소차단 페이스트(230)를 도포할 수 있다. 여기서, 산소차단 페이스트(230)의 형성 두께는 5㎛ ~ 10㎛ 사이일 수 있다.
아울러, 도포 단계(S3)에서 산소차단 페이스트(230)가 도포되는 일부 영역은 전극이 형성되는 제1 영역(A1)일 수 있다.
여기서, 산소차단 페이스트(230)는 세라믹 계열의 재질을 포함하고, 세라믹 계열의 재질은 일례로, 알루미나 세라믹, 탄화규소(SiC) 세라믹, 질화 알루미늄(AlN) 세라믹, 질화 규소(SiN) 세라믹, 산화 지르코늄(ZrO) 세라믹, 이산화 규소(SiO) 세라믹, 사이알론 세라믹, 유리 세라믹스 중 적어도 어느 하나일 수 있다.
이와 같은 산소차단 페이스트(230)는 열처리 챔버 내에서 반도체 기판(110)을 열처리할 때에, 산소(O2)가 도펀트층(210) 내부로 확산되는 것을 방지하는 Oxygen Barrier 역할을 할 수 있으며, 열처리 되더라도 열처리 챔버 내부를 오염시키지 않을 수 있다.
이와 같이, 산소차단 페이스트(230)가 반도체 기판(110)의 일부 영역에 형성된 상태로, 열처리 챔버 내부로 반도체 기판(110)이 drive-in 될 수 있다.
선택적 도전형 영역 형성 단계(S4)에서는 도포 단계(S3) 이후, 반도체 기판(110)을 열처리 챔버에서 열처리하여 불순물이 고농도로 도핑되는 고농도 도핑층(120H)과 불순물이 저농도로 도핑되는 저농도 도핑층(120L)이 동시에 형성할 수 있다.
이와 같은 선택적 도전형 영역 형성 단계(S4)에서 열처리 온도는 900℃ ~ 1100℃ 사이일 수 있다.
아울러, 선택적 도전형 영역 형성 단계(S4)에서 열처리 될 때, 열처리 챔버 내에는 질소(N2) 가스와 산소(O2) 가스가 함께 주입될 수 있다. 아울러, 질소(N2) 가스와 산소(O2) 가스 이외의 다른 가스는 주입되지 않을 수 있다.
이와 같은 열처리 과정에서 페이스트 상태의 산소차단 페이스트(230)는 소결(sintering)될 수 있다.
여기서, 질소(N2)는 열처리 공정 중 챔버 내부의 상태를 안정시키는 역할을 하고, 산소(O2)는 불순물이 반도체 기판(110) 내부로 확산되는 깊이와 농도를 조절하는 역할을 수행할 수 잇다.
보다 구체적으로, 반도체 기판(110)이 열처리 챔버 내에서 열처리 될 때, 열처리 챔버 내부로 주입된 산소(O2)는 산소차단 페이스트(230)가 형성된 제1 영역(A1)에서는 도펀트층(210) 내부로 확산되지 못하고, 산소차단 페이스트(230)가 형성되지 않은 제2 영역(A2)에 위치한 도펀트층(210) 내부를 통하여 반도체 기판(110) 내로 확산될 수 있다.
이때, BSG막 내에 함유된 보론의 고유 특성인 세그리게이션 계수(segregation coefficient)가 1보다 작아, 보론이 산소를 만나면, 보론이 반도체 기판(110) 내부로의 확산 깊이가 상대적으로 작아지고, 반도체 기판(110)에 도핑되는 농도도 작아질 수 있다.
그러나, 반대로, 산소가 없는 경우, 보론의 확산 깊이는 상대적으로 커지고, 도핑 농도 또한 함께 증가할 수 있다.
이에 따라, 산소차단 페이스트(230)가 위치하는 제1 영역(A1)에서는 산소의 침투가 차단되므로, 보론의 확산 깊이와 도핑 농도가 상대적으로 증가하고, 산소차단 페이스트(230)가 위치하지 않는 제2 영역(A2)에서는 산소가 침투되어 보론의 확산 깊이와 농도가 상대적으로 감소할 수 있다.
이에 따라, 도 6에 도시된 바와 같이, 산소차단 페이스트(230)가 도포된 반도체 기판(110)의 제1 영역(A1)에는 붕소가 고농도로 도핑된 고농도 도핑층(120H)이 형성되고, 산소차단 페이스트(230)가 도포된 반도체 기판(110)의 제1 영역(A1)을 제외한 나머지 제2 영역(A2)에는 붕소가 저농도로 도핑된 저농도 도핑층(120L)이 형성될 수 있다.
아울러, 반도체 기판(110)의 제1 영역(A1)에 형성된 고농도 도핑층(120H)의 도핑 깊이는 반도체 기판(110)의 나머지 제2 영역(A2)에 형성된 저농도 도핑층(120L)의 도핑 깊이보다 크게 형성될 수 잇다.
이후, 제거 단계(S5)에서는 도 7에 도시된 바와 같이, 도펀트층(210), 실리콘 산화막층(220) 및 산소차단 페이스트(230)가 함께 제거될 수 있다.
이와 같은 제거 단계(S5)에서는 반도체 기판(110) 일면의 반대면에 전체적으로 식각 방지막을 형성한 이후, 불산(HF) 식각액(diluted HF, DHF)에 반도체 기판(110)을 침수시켜 수행될 수 있다.
이때, 도펀트층(210)과 실리콘 산화막층(220)은 불산(HF)이 희석된 식각액(diluted HF, DHF)에 의해 식각되고, 산소차단 페이스트(230)는 도펀트층(210)과 실리콘 산화막층(220)이 식각되면서 반도체 기판(110)에서 떨어져 나가, 제거될 수 있다.
전극 형성 단계(S6)에서는 도 8에 도시된 바와 같이, 반도체 기판(110)의 제1 영역(A1)에 형성된 제1 도전형 영역(120)의 고농도 도핑층(120H)에 연결되는 제1 전극(140)을 형성할 수 있다.
이와 같이 제1 전극(140)을 형성하기 위하여, 반도체 기판(110)의 전면에 반사 방지막(130)을 형성한 상태에서, 제1 전극(140)이 반사 방지막(130)을 뚫고 제1 도전형 영역(120)의 고농도 도핑층(120H)에 연결되도록 할 수 있다.
아울러, 별도의 도면을 도시하지는 않았지만, 반도체 기판(110)의 반대면에 제2 도전형 영역(170) 및 후면 패시베이션막(190)을 형성하고, 제2 전극(150)이 후면 패시베이션막(190)을 뚫고 제2 도전형 영역(170)에 연결되는 제2 전극(150)도 별도의 공정을 통해 형성될 수 있다.
이에 따라, 도 9에 도시된 바와 같은 태양 전지를 제조할 수 있다.
이와 같이, 본 발명의 제1 실시예에 따른 태양 전지 제조 방법은 고농도 도핑부와 저농도 도핑부를 포함하는 선택적 도전형 영역을 형성하기 위하여, 레이저나 에치백(Etch back) 공정을 이용하지 않으므로, 반도체 기판(110)의 손상을 방지할 수 있으며, 반도체 기판(110)의 표면 형태(mophology)가 무너지는 문제점을 방지하면서, 제조 공정을 보다 단순화할 수 있다.
지금까지는 반도체 기판(110)의 후면 위에 제어 패시베이션막(160)과 제2 도전형 영역(170)이 형성되는 경우를 일례로 태양 전지 제조 방법의 제1 실시예를 설명하였다.
그러나, 본 발명의 제1 실시예에 따른 태양 전지 제조 방법은 이와 같은 구조에 한정되는 것은 아니다.
도 10 및 도 11은 본 발명의 제2 실시예에 따른 태양 전지 제조 방법으로 제조 가능한 다른 구조의 태양 전지를 설명하기 위한 도이다.
본 발명의 제1 실시예에 따른 태양 전지 제조 방법은 도 10에 도시된 바와 같이, 반도체 기판(110)의 전면에 고농도 도핑부(120H)와 저농도 도핑부(120L)를 구비하는 제1 도전형 영역(120)과 반도체 기판(110)의 후면에 고농도 도핑부(170H)와 저농도 도핑부(170L)를 구비하는 제2 도전형 영역(170)이 위치하는 태양 전지의 경우에도, 도 3 내지 도 10에서 설명한 방법에 따라, 제1 도전형 영역(120) 및 제2 도전형 영역(170)을 형성할 수 있다.
아울러, 본 발명의 제1 실시예에 따른 태양 전지 제조 방법은 도 11에 도시된 바와 같이, 반도체 기판(110)의 전면에 고농도 도핑부(120H)와 저농도 도핑부(120L)를 구비하는 제1 도전형 영역(120)이 위치하고, 반도체 기판(110)의 후면에 전체적으로 제2 도전형 영역(170)이 위치하는 태양 전지의 경우에도, 도 3 내지 도 9에서 설명한 방법에 따라, 제1 도전형 영역(120)을 형성할 수 있다.
아울러, 본 발명의 제1 실시예에서는 도펀트층(210)이 BSG막인 경우를 일례로 설명하였으나, 본 발명은 이에 한정되는 것은 아니고, 도펀트층(210)이 PSG막인 경우에도 적용이 가능하다. 다만 이와 같은 경우, 인(P)을 함유하는 PSG막의 고유 특성에 의해 산소차단 페이스트(230)의 위치가 변경될 수 있다.
이에 대해 보다 구체적으로 살펴보면 다음과 같다.
도 12 내지 도 16은 본 발명의 제3 실시예에 따라 제조되는 태양 전지의 일례에 대해 설명하기 위한 도이다.
본 발명의 제2 실시에 역시 도펀트층 형성 단계(S1), 실리콘 산화막 형성 단계(S2), 도포 단계(S3), 선택적 도전형 영역 형성 단계(S4), 제거 단계(S5) 및 전극 형성 단계(S6)를 포함할 수 있다.
이하에서는 앞선 도 3 내지 도 9에서 설명한 내용과 중복되는 내용에 대해서는 설명을 생략한다.
아울러, 이하에서는 반도체 기판(110)이 p-type인 경우를 일례로 설명하나 반드시 이에 한정되는 것은 아니다.
다만, 제2 실시예의 도펀트층 형성 단계(S1)에서 증착되는 도펀트층(210)은 인(P, phosphorus)을 함유하는 실리콘 산화막(220)인 PSG막이 이용될 수 있다.
따라서, 도펀트층 형성 단계(S1)와 실리콘 산화막 형성 단계(S2)를 통하여, 도 12에 도시된 바와 같이, PSG막인 도펀트층(210)과 불순물을 함유하지 않는 실리콘 산화막(220)인 USG막이 반도체 기판(110)의 전면 위에 순차적으로 형성될 수 있다.
이후, 도포 단계(S3)에서 산소차단 페이스트(230)가 도 13에 도시된 바와 같이, 반도체 기판(110)의 일부 영역에 형성될 수 있다. 여기서, 산소차단 페이스트(230)의 기능, 두께 및 종류는 앞에서 설명한 바와 동일하다.
다만, 산소차단 페이스트(230)가 도포되는 일부 영역은 전극이 형성되는 제1 영역(A1)을 제외한 나머지 제2 영역(A2)일 수 있다.
이와 같이, 산소차단 페이스트(230)를 제2 영역(A2) 위에 형성하는 이유는 도펀트층(210)이 인(P, phosphorus)을 함유하는 PSG막이기 때문이다.
즉, PSG막(210) 내에 함유된 인의 고유 특성인 세그리게이션 계수(segregation coefficient)가 1보다 크기 때문이다.
이에 따라, 인이 산소를 만나면 인이 반도체 기판(110) 내부로의 확산 깊이가 상대적으로 커지고, 반도체 기판(110)에 도핑되는 농도도 커질 수 있다.
그러나, 반대로, 산소가 없는 경우, 인의 확산 깊이는 상대적으로 작아지고, 도핑 농도 또한 함께 감소할 수 있다.
이에 따라, 산소차단 페이스트(230)가 위치하는 제2 영역(A2)에서는 산소의 침투가 차단되므로, 인의 확산 깊이와 도핑 농도가 상대적으로 감소하고, 산소차단 페이스트(230)가 위치하지 않는 제1 영역(A1)에서는 산소가 침투되어 인의 확산 깊이와 농도가 상대적으로 감소할 수 있다.
이에 따라, 선택적 도전형 영역 형성 단계(S4)에서 열처리 챔버 내에서 반도체 기판(110)이 열처리 되어, 도 14에 도시된 바와 같이, 산소차단 페이스트(230)가 도포된 반도체 기판(110)의 제2 영역(A2)에는 인이 저농도로 도핑된 저농도 도핑층(120L)이 형성되고, 산소차단 페이스트(230)가 도포된 반도체 기판(110)의 제2 영역(A2)을 제외한 나머지 제1 영역(A1)에는 인이 고농도로 도핑된 고농도 도핑층(120H)이 형성될 수 있다.
이후, 제거 단계(S5)에서, 도 15에 도시된 바와 같이, 도펀트층(210) 및 산소차단 페이스트(230)가 함께 제거될 수 있다.
아울러, 전극 형성 단계(S6)에서는 도 16에 도시된 바와 같이, 반도체 기판(110)의 제1 영역(A1)에 형성된 제1 도전형 영역(120)의 고농도 도핑층(120H)에 연결되는 제1 전극(140)을 형성할 수 있다.
이와 같이, 본 발명의 제2 실시예에 따른 태양 전지 제조 방법 역시 고농도 도핑부와 저농도 도핑부를 포함하는 선택적 도전형 영역을 형성하기 위하여, 레이저나 에치백(Etch back) 공정을 이용하지 않으므로, 반도체 기판(110)의 손상을 방지할 수 있으며, 반도체 기판(110)의 표면 형태(mophology)가 무너지는 문제점을 방지하면서, 제조 공정을 보다 단순화할 수 있다.
지금까지는 본 발명에 따라 산소차단 페이스트를 이용하여, 선택적 도전형 영역을 갖는 태양 전지 제조 방법에 대해서 설명하였다. 이하에서는 불순물 주입 이후, 반도체 기판의 표면에 형성된 산화막을 게더링하여 제거하는 태양 전지 제조 방법의 일례에 대해 설명한다.
도 17A 내지 도 17B는 본 발명의 일례에 따라 제조되는 태양 전지의 일례를 설명하기 위한 도이다.
보다 구체적으로, 도 17A은 본 발명의 일례에 따른 태양 전지의 일부 사시도이고, 도 17B는 도 17A에 도시한 태양 전지의 전체 단면도이다.
도 17A에 도시된 바와 같이, 본 발명의 일례에 따라 제조되는 태양 전지의 일례는 반도체 기판(110), 제1 도전형 영역(120), 반사 방지막(130), 제2 도전형 영역(170), 패시베이션막(190), 제1 전극(140) 및 제2 전극(150)을 포함할 수 있다.
도 17A에서는 본 발명에 따른 태양 전지가 반사 방지막(130)을 포함하는 것을 일례로 도시하고 있으나, 본 발명은 이와 다르게 반사 방지막(130)이 생략되는 것도 가능하다. 그러나, 태양 전지의 효율을 고려했을 때, 반사 방지막(130)이 포함되는 것이 더 나은 효율이 발생하므로, 반사 방지막(130)이 포함되는 것을 일례로 설명한다.
반도체 기판(110)은 제 1 도전성 타입 또는 제2 도전성 타입의 불순물이 도핑되는 단결정 실리콘, 다결정 실리콘 중 적어도 어느 하나로 형성될 수 있다. 일례로, 반도체 기판(110)은 단결정 실리콘 웨이퍼로 형성될 수 있다.
여기서, 반도체 기판(110)에 함유된 제 1 도전성 타입의 불순물 또는 제2 도전성 타입의 불순물은 n형 또는 p형 도전성 타입 중 어느 하나일 수 있다.
일례로, 제1 도전성 타입이 p형인 경우, 제2 도전성 타입은 n형일 수 있고, 이와 다르게, 제1 도전성 타입이 n형인 경우, 제2 도전성 타입은 p형일 수 있다.
이하에서는 제1 도전성 타입이 p형인 경우, 제2 도전성 타입은 n형인 경우를 일례로 설명하고, 반도체 기판(110)에는 제2 도전성 타입의 불순물인 n형 불순물이 함유된 경우를 일례로 설명한다.
반도체 기판(110)이 p형의 도전성 타입을 가질 경우, 붕소(B), 갈륨, 인듐 등과 같은 3가 원소의 불순물이 반도체 기판(110)에 도핑(doping)된다. 하지만, 반도체 기판(110)이 n형의 도전성 타입을 가질 경우, 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물이 반도체 기판(110)에 도핑될 수 있다.
이하에서는 이와 같은 반도체 기판(110)의 함유된 불순물이 제2 도전성 타입의 불순물이고, n형인 경우를 일례로 설명한다. 그러나, 반드시 이에 한정되는 것은 아니다.
이러한 반도체 기판(110)의 전면 및 후면에 복수의 요철면을 가질 수 있다. 이로 인해 반도체 기판(110)의 전면 위에 위치한 제1 도전형 영역(120) 및 반도체 기판(110)의 후면 위에 위치한 제2 도전형 영역(170) 역시 요철면을 가질 수 있다.
이로 인해, 반도체 기판(110)의 전면에서 반사되는 빛의 양이 감소하여 반도체 기판(110) 내부로 입사되는 빛의 양이 증가할 수 있다.
제1 도전형 영역(120)은 반도체 기판(110)의 전면에 위치하며, 제1 도전성 타입의 불순물을 함유할 수 있다.
따라서, 반도체 기판(110)에 제1 도전성 타입의 불순물이 함유된 경우, 제1 도전형 영역(120)은 전면 전계부(FSF)로서의 역할을 수행할 수 있고, 반도체 기판(110)에 제2 도전성 타입의 불순물이 함유된 경우, 반도체 기판(110)과 p-n 접합을 형성하여, 제2 도전형 영역(170)은 에미터부(emitter)로서의 역할을 수행할 수 있다.
이하에서는 제2 도전형 영역(170)이 에미터부로서의 역할을 수행하는 경우를 일례로 설명한다.
이와 같은 p-n 접합에 의해 외부로부터 반도체 기판(110)에 빛이 입사되어 전자-정공 쌍이 전자와 정공으로 분리된 캐리어 중에서 전자는 n형 쪽으로 이동하고 정공은 p형 쪽으로 이동한다.
따라서, 반도체 기판(110)이 n형이고 제1 도전형 영역(120)이 p형일 경우, 정공은 제1 도전형 영역(120)쪽으로 이동하고, 전자는 반도체 기판(110)쪽으로 이동할 수 있다.
제1 도전형 영역(120)이 n형의 도전성 타입을 가질 경우, 제1 도전형 영역(120)은 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물을 반도체 기판(110)에 도핑하여 형성될 수 있고, 반대로 p형의 도전성 타입을 가질 경우, 붕소(B), 갈륨, 인듐 등과 같은 3가 원소의 불순물을 반도체 기판(110)에 도핑하여 형성될 수 있다.
이와 같은 제1 도전형 영역(120)은 반도체 기판(110)의 전면 표면에 제2 도전성 타입의 불순물이 도핑되어 형성될 수 있으며, 이와 같은 경우, 제1 도전형 영역(120)은 반도체 기판(110)과 동일한 실리콘 재질로 형성될 수 있다.
일례로, 반도체 기판(110)이 다결정 실리콘 재질의 웨이퍼로 형성된 경우, 제1 도전형 영역(120)도 다결정 실리콘 재질로 형성될 수 있으며, 반도체 기판(110)이 단결정 실리콘 재질의 웨이퍼로 형성되는 제1 도전형 영역(120)도 단결절 실리콘 재질로 형성될 수 있다.
반사 방지막(130)은 제1 도전형 영역(120) 위에 위치하며, 알루미늄 산화막(AlOx), 실리콘 질화막(SiNx), 실리콘 산화막(SiOx) 및 실리콘 산화질화막(SiOxNy) 중 적어도 하나로 형성될 수 있고, 단일막 또는 다층막으로 형성될 수 있다.
도 17A 및 도 17B에서는 반사 방지막(130)이 단일막으로 형성된 경우를 일례로 도시하였으나, 반드시 단일막에 한정되지는 않는다.
이와 같은 반사 방지막(130)은 태양 전지로 입사되는 빛의 반사도를 줄이고 특정한 파장 영역의 선택성을 증가시켜, 태양 전지의 효율을 높일 수 있다.
제1 전극(140)은 반사 방지막(130)을 뚫고 제1 도전형 영역(120)에 직접 접속하여, 제1 도전형 영역(120)과 전기적으로 연결될 수 있다.
이와 같은 제1 전극(140)은 제1 도전형 영역(120)쪽으로 이동한 캐리어를 수집할 수 있다.
이와 같이, 제1 전극(140)으로 수집된 캐리어는 인터커넥터에 의해 다른 태양 전지에 연결되거나, 외부 장치로 출력될 수 있다.
이와 같은 제1 전극(140)은 적어도 하나의 도전성 금속 물질로 이루어져 있고, 이들 도전성 금속 물질의 예는 니켈(Ni), 구리(Cu), 은(Ag), 알루미늄(Al), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나일 수 있지만, 이외의 다른 도전성 금속 물질로 이루어질 수 있다.
이와 같은 제1 전극(140)은 반도체 기판(110)의 전면에 반사 방지막(130)이 형성된 이후, 반사 방지막(130) 위에 패이스트 상태로 도포된 이후, 열처리 공정을 통하여 패이스트가 반사 방지막(130)을 뚫고 제1 도전형 영역(120)에 접속하면서 소성되어 형성될 수 있다.
다음, 제2 도전형 영역(170)은 반도체 기판(110) 의 후면 위에 위치하고, 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물이 함유되어, 다결정 실리콘 재질을 포함할 수 있다.
이와 같은 제2 도전형 영역(170)은 반도체 기판(110)에 함유된 불순물이 제1 도전성 타입인 경우, 에미터부(emitter)로 역할을 수행할 수 있으며, 반도체 기판(110)에 함유된 불순물이 제2 도전성 타입인 경우, 후면 전계부(BSF)로서의 역할을 수행할 수 있다.
이하에서는 제2 도전형 영역(170)이 후면 전계부(BSF)로서의 역할을 수행하는 경우를 일례로 설명한다.
이와 같은 제2 도전형 영역(170)은 도 17A 및 도 17B에 도시된 바와 같이, 반도체 기판(110)의 후면 위에 형성될 수 있다.
이와 같은, 제2 도전형 영역(170)의 두께(T170)은 일례로, 50nm ~ 500nm 사이로 형성될 수 있다.
다음, 패시베이션막(190)은 도 17A 및 도 17B에 도시된 바와 같이, 제2 도전형 영역(170)의 후면 중에서 제2 전극(150)이 형성된 영역을 제외한 전체 영역 위에 위치할 수 있다.
이와 같은 패시베이션막(190)은 유전체 재질로 형성될 수 있으며, 단층 또는 다수의 층으로 형성될 수 있고, 제2 도전형 영역(170)의 극성을 고려하여 특정 고정 전하를 가질 수 있다.
이와 같은 패시베이션막(190)의 재질은 SiCx, SiOx, silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) 또는 hydrogenerated SiON 중 적어도 하나로 형성될 수 있다.
이와 같은 패시베이션막(190)은 제2 도전형 영역(170)의 후면 표면을 패시베이션하는 기능을 수행할 수 있다.
제2 전극(150)은 패시베이션막(190)을 관통하여 제2 도전형 영역(170)에 전기적으로 연결될 수 있다.
이와 같은 제2 전극(150)은 제2 도전형 영역(170) 쪽으로 이동한 캐리어를 수집할 수 있다.
도 17A 및 도 17B에서는 본 발명에 따른 제조 방법에 의해 형성 가능한 태양 전지로, 반도체 기판의 후면 위에 제2 도전형 영역(170)이 형성되는 경우를 일례로 설명하였다.
그러나, 본 발명에 따른 제조 방법에 의해 형성 가능한 태양 전지는 반드시 이에 한정되는 것은 아니고, 제2 도전형 영역(170)이 반도체 기판(110)의 후면 내에 불순물이 확산되어 형성되는 형태의 컨벤셔널 태양 전지에도 역시 적용 가능하다.
즉, 본 발명에 따른 태양 전지 제조 방법은 에미터부나 전계부에 함유되는 제1 도전성 타입이나 제2 도전성타입의 불순물인 도펀트가 p 타입이고, 이와 같은 도펀트가 이온 주입되는 경우에는 어떠한 형태의 태양 전지라도 적용이 가능하다.
도 18는 본 발명의 일례에 따라 제조되는 태양 전지의 다른 일례를 설명하기 위한 도이다.
도 18에서는 도 17A 및 도 17B에서 설명한 부분과 동일한 부분에 대한 내용은 생략하고 다른 부분을 위주로 설명한다.
본 발명의 일례에 따라 제조되는 태양 전지의 다른 일례는 도 18에 도시된 바와 같이, 반도체 기판(110)과 제2 도전형 영역(170) 사이에 제어 패시베이션막(160)이 더 형성될 수 있다.
일례로, 제어 패시베이션막(160)은 도 18에 도시된 바와 같이, 반도체 기판(110)과 제2 도전형 영역(170) 사이에 형성되되, 반도체 기판(110)의 후면 가장 자리를 제외한 전체 영역 위에 형성될 수 있다.
이와 같은 제어 패시베이션막(160)은 반도체 기판(110)에서 생성된 캐리어를 제2 도전형 영역(170) 방향으로 통과시키며, 반도체 기판(110)의 후면에 대한 패시베이션 기능을 수행할 수 있다. 아울러, 이와 같은 제어 패시베이션막(160)은 태양 전지의 개방 전압(Voc)을 상승시키는 역할을 할 수 있다.
이와 같은, 제어 패시베이션막(160)은 600℃ 이상의 고온 공정에도 내구성이 강한 SiCx 또는 SiOx로 형성되는 유전체 재질로 형성될 수 있다. 그러나 이 외에도 silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) 또는 hydrogenerated SiON로 형성되는 것도 가능하다.
또한, 제어 패시베이션막(160)의 두께(T160)는 0.5nm ~ 2.5nm사이로 형성될 수 있다. 이와 같은 제어 패시베이션막(160)의 두께에 대한 수치는 패시베이션 기능 수행 등의 역할을 위한 최적의 두께일 수 있다.
이와 같은 제어 패시베이션막(160)은 Oxidation 공정이나 LPCVD 공정 또는 PECVD 증착 공정에 의해 형성될 수 있다.
아울러, 이와 같은 제어 패시베이션막(160)이 구비된 경우, 제2 도전형 영역(170)은 도 18에 도시된 바와 같이, 제어 패시베이션막(160)의 후면 위에 형성될 수 있다.
이와 같이, 제2 도전형 영역(170)이 반도체 기판(110)의 후면 내 또는 후면과 바로 접촉하지 않고, 도 18에 도시된 바와 같이, 제2 도전형 영역(170)이 반도체 기판(110)의 후면 위에 형성되되, 제어 패시베이션막(160)을 사이에 두고 반도체 기판(110)과 이격되어, 다결정 실리콘 재질로 형성된 경우, 태양 전지의 개방 전압(Voc)을 더욱 향상시킬 수 있다.
아울러, 반도체 기판(110) 내에 제2 도전형 영역(170)을 형성하지 않고 반도체 기판(110)의 외부에 제2 도전형 영역(170)을 형성하므로, 제조 공정상 제2 도전형 영역(170)을 형성하는 과정에서, 반도체 기판(110)에 대한 열손상을 최소화할 수 있어, 반도체 기판(110)의 특성이 저하되는 것을 방지할 수 있다.
따라서, 도 18에 도시된 바와 같은 태양 전지는 효율을 더 향상시킬 수 있다.
이하에서는 이와 같은 태양 전지를 제조하는 방법의 일례에 대해 설명한다.
도 19 내지 도 24은 본 발명의 일례에 따른 태양 전지 제조 방법을 설명하기 위한 도이다.
여기서, 도 19은 본 발명의 일례에 따른 태양 전지 제조 방법의 플로우 차트이고, 도 20 내지 도 23은 도 19에 도시된 각 단계를 보다 상세하게 설명하기 위한 도이다.
아울러, 도 24의 (a)는 반도체 기판(110)에 함유되는 철(Fe)의 농도를 분석한 일례이고, 도 24의 (b)는 반도체 기판(110)의 표면에 실리콘 산화막(600)이 형성된 상태에서, 실리콘 산화막(600)과 반도체 기판(110)에 함유되는 철(Fe)의 농도를 분석한 일례이다.
본 발명의 일례에 따라 반도체 기판(110)의 일면에 도전형 영역을 형성하는 태양전지 제조 방법은 도 19에 기재된 바와 같이, 텍스처링 단계(S1), 불순물 주입 단계(S2), 산화막 형성 단계(S3), 게더링(gettering) 단계(S4), 산화막 제거 단계(S5) 및 열처리 단계(S6)를 포함할 수 있다.
텍스처링 단계(S1)에서는 도 17A 및 도 17B에 도시된 바와 같이, 실리콘 웨이퍼를 식각액에 침수시켜, 반도체 기판(110)의 전면 및 후면에 복수의 요철을 형성할 수 있다.
불순물 주입 단계(S2)에서는 도 20에 도시된 바와 같이, 복수의 요철이 형성된 반도체 기판(110)의 일면에 금속 계열의 불순물(120B)과 도전형 영역을 형성하는 불순물인 도펀트(120A)가 함께 주입될 수 있다.
여기서, 반도체 기판(110)의 일면은 반도체 기판(110)의 전면 또는 후면일 수 있으나, 이하에서는 도 17A 및 도 17B에 도시된, 반도체 기판(110)의 전면에 제1 도전형 영역을 형성하는 경우를 일례로 설명한다.
이와 같은 불순물 주입 단계(S2)는 이온 주입 챔버(500)를 이용하여 반도체 기판(110)의 일면에 도펀트(120A)를 이온 상태로 주입하는 이온 주입 방법에 의해 수행될 수 있다.
보다 구체적으로, 불순물 주입 단계(S2)에서는 도 20에 도시된 바와 같이, 이온 주입 장비 내에 도펀트(120A)인 붕소(B)를 함유하는 불화(BF) 가스를 주입하여, 붕소(B)와 불소(F)를 각각 이온 상태로 만들 수 있다.
아울러, 이와 같이 이온 상태로 형성된 붕소(B)는 반도체 기판(110)의 일면에 주입될 수 있다.
따라서, 반도체 기판(110)의 일면에 주입되는 도펀트(120A)는 일례로, 붕소(B)일 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 붕소(B)와 동일한 다른 3가 원소에도 적용 가능하다.
아울러, 이와 같은 불순물 주입 단계(S2)에서는 도펀트(120A) 이외에도 이온 주입 챔버(500)의 내벽을 형성하는 금속 계열의 불순물(120B)이 이온 주입 챔버(500)로부터 반도체 기판(110)의 일면에 함께 주입될 수 있다.
보다 구체적으로 설명하면, 이온 주입 챔버(500)의 내벽은 철(Fe)과 크롬(Cr)이 포함하는 금속 계열의 물질이나 철(Fe)과 알루미늄(Al)을 포함하는 금속 계열의 물질로 형성될 수 있다.
아울러, 불화(BF) 가스가 주입되면, 불화(BF) 가스가 이온 상태로 변환된 상태에서, 불소(F) 이온이 이온 주입 챔버(500)의 내벽에 충격을 주어, 이온 주입 챔버(500)의 내벽에서는 철(Fe), 크롬(Cr) 또는 알루미늄(Al) 중 적어도 어느 하나의 금속 계열의 불순물(120B) 이온이 방출될 수 있으며, 이와 같은 금속 계열의 불순물(120B) 이온이 붕소(B)와 함께 반도체 기판(110)의 일면에 주입될 수 있다.
따라서, 반도체 기판(110)의 일면에 주입되는 금속 계열의 불순물(120B)은 철(Fe), 크롬(Cr) 또는 알루미늄(Al) 중 적어도 어느 하나일 수 있다. 도 20에서는 일례로, 철(Fe)을 도시하였다.
이와 같이 금속 계열의 불순물(120B)인 철(Fe)은 도 24의 (a)에 도시된 바와 같이, 반도체 기판(110)의 일면에 주입되되, 반도체 기판(110)의 표면에 상대적으로 많은 양이 주입되고, 반도체 기판(110)의 내측으로 진행할수록 철(Fe)의 농도는 급속히 하강할 수 있다.
이와 같이, 반도체 기판(110)에 함유된 금속 계열의 불순물(120B)인 철(Fe)은 붕소(B)에 의해 형성되는 제1 도전형 영역(120)의 기능을 저하시킬 수 있으므로, 철(Fe)의 농도를 일정 수준 이하로 저하시킴으로써, 태양 전지의 효율을 보다 향상시킬 수 있다.
이와 같이 반도체 기판(110)의 일면에 함유된 금속 계열의 불순물(120B)의 농도를 저하시키기 위해, 본 발명에서는 도 21에 도시된 바와 같이, 반도체 기판(110)의 일면 위에 실리콘 산화막(600, SiOx)을 형성하여, 금속 계열의 불순물(120B)인 철(Fe)을 게더링(gettering)함으로써, 금속 계열의 불순물(120B)의 농도를 저감시킬 수 있다.
이를 위해, 반도체 기판(110)의 일면 위에 실리콘 산화막(600)을 형성하는 산화막 형성 단계(S4)와 실리콘 산화막(600)에 금속 계열의 불순물(120B)을 흡수하는 게더링(gettering) 단계(S4)가 수행될 수 있다.
이와 같은 게더링 단계(S4)에서는 도펀트(120A)를 제외한 금속 계열의 불순물(120B)만 실리콘 산화막(600)에 흡수될 수 있다.
여기서, 실리콘 산화막(600)은 도펀트(120A)가 함유되지 않은 USG(undoped silicate glass)일 수 있다.
이와 같은 산화막 형성 단계(S3)와 게더링 단계(S4)는 동시에 수행될 수 있다.
즉, 산화막 형성 단계(S3)에 의해 반도체 기판(110)의 일면 표면에 실리콘 산화막(600)이 형성되면서, 반도체 기판(110)의 일면 내에 주입된 금속 계열의 불순물(120B)은 실리콘 산화막(600)에 흡수되어, 도 24의 (b)에 도시된 바와 같이, 형성될 수 있다.
보다 구체적으로, 도 24의 (a)에서 반도체 기판(110)의 일면 표면 쪽에 1*10^16[atom/㎤] 이상으로 존재하던 상당한 농도의 철(Fe) 불순물이 도 24의 (b)에 도시된 바와 같이, 실리콘 산화막(600)으로 흡수되어, 실리콘 산화막(600)에는 철(Fe)이 1*10^16[atom/㎤] 농도 이상으로 많이 존재하고, 반도체 기판(110)에는 철(Fe)이 1*10^16[atom/㎤] 농도 미만으로만 존재하는 것을 확인할 수 있다.
여기서, 산화막 형성 단계(S3)와 게더링 단계(S4)는 상압 화학 기상 증착(APCVD, Atmospheric Pressure CVD)법에 의해 수행될 수 있다.
일례로, 산화막 형성 단계(S3) 및 게더링 단계(S4)에서 수행되는 상압 화학 기상 증착(APCVD, Atmospheric Pressure CVD) 공정의 최고 온도는 450℃ ~ 550℃ 사이일 수 있다.
아울러, 상압 화학 기상 증착 공정 중에서는 일례로, SiH4는 160[sccm] ~ 200[sccm] 사이로 공급될 수 있으며, O2가 10[slm] ~ 13[slm] 사이로 공급되면서, 최대 1분 동안 수행될 수 있다.
이와 같이 반도체 기판(110)의 일면에 주입된 금속 계열의 불순물(120B)을 실리콘 산화막(600)이 게더링하는 것은 실리콘 산화막(600) 자체에 의한 것이 아니라, 상압 화학 기상 증착(APCVD) 공정으로 실리콘 산화막(600)을 형성하였을 때에만 발생하는 것을 확인하였다.
즉, 화학 기상 증착 공정(CVD)이나, 플라즈마 화학 기상 증착 공정(PECVD) 등 다른 방법으로 실리콘 산화막(600)을 형성하였을 경우에는 금속 계열의 불순물(120B)이 게더링(gettering) 되지 않는 것을 확인하였으며, 구체적인 논리나 이유는 알 수 없지만, 상압 화학 기상 증착 공정(APCVD)으로만 실리콘 산화막(600)을 형성하였을 경우에만 도 24의 (b)와 같은 게더링(gettering)이 발생하는 것을 확인하였다.
아울러, 산화막 형성 단계(S3)에 의해 형성되는 실리콘 산화막(600)의 두께는 10nm ~ 200nm 사이일 수 있다.
여기서, 산화막 형성 단계(S3)에 의해 형성되는 실리콘 산화막(600)의 두께를 10nm 이상으로 하는 것은 반도체 기판(110)에 함유된 금속 계열의 불순물(120B)을 게더링하기 위한 최소 두께를 확보하기 위함이고, 산화막 형성 단계(S3)에 의해 형성되는 실리콘 산화막(600)의 두께는 200nm 이하로 하는 것은 산화막 형성 단계(S3)와 게더링 단계에 투입되는 공정 시간을 최소화하기 위함이다.
이후, 산화막 제거 단계(S5)에서는 도 22에 도시된 바와 같이, 금속 계열의 불순물(120B)이 흡수된 실리콘 산화막(600)을 제거할 수 있다.
이와 같은 실리콘 산화막(600) 제거는 통상적인 습식 에칭 방법 또는 건식 에칭 방법이 이용될 수 있다.
이와 같은 산화막 제거 단계(S5) 이후, 열처리 단계(S6)에서는 열처리를 통해 반도체 기판(110)의 일면에 주입된 보론(B)을 활성화시켜, 제1 도전형 영역을 형성할 수 있다.
일부 고가의 이온 주입 챔버는 이와 같은 금속 계열의 불순물(120B)을 필터링하는 별도의 필터가 구비될 수 있지만, 본 발명에 따른 태양 전지 제조 방법은 이와 같은 별도의 필터가 구비되지 않은 이온 주입 장비를 이용하더라도, 금속 계열의 불순물(120B)을 반도체 기판(110)에서 게더링하는 방법을 제공함으로써, 태양 전지 제조 비용을 보다 절감할 수 있으며, 태양 전지의 효율을 보다 향상시킬 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (27)

  1. 반도체 기판의 일면 전체에 n형 불순물 또는 p형 불순물이 함유된 도펀트층을 증착하는 도펀트층 형성 단계;
    상기 도펀트층 위의 영역 중 일부 영역에 산소차단 페이스트를 도포하는 도포 단계;
    상기 도포 단계 이후, 상기 반도체 기판을 열처리 챔버에서 열처리하여 상기 불순물이 고농도로 도핑되는 고농도 도핑층과 상기 불순물이 상기 고농도 도핑층에 비해 낮은 농도로 도핑되는 저농도 도핑층을 동시에 형성하는 선택적 도전형 영역 형성 단계;
    상기 도펀트층 및 상기 산소차단 페이스트를 제거하는 제거 단계; 및
    상기 고농도 도핑층 위에 전극을 형성하는 전극 형성 단계
    를 포함하고,
    상기 도포 단계에서는, 상기 도펀트층에 함유된 불순물의 도전형에 따라, 상기 전극이 형성되는 상기 반도체 기판의 제1 영역 또는 상기 전극이 형성되지 않는 상기 반도체 기판의 제2 영역 중에서 선택된 어느 한 영역에만 상기 산소차단 페이스트를 도포하며,
    상기 선택적 도전형 영역 형성 단계에서는, 상기 도펀트층에 함유된 불순물의 도전형에 따라, 상기 산소차단 페이스트를 도포한 영역의 상기 반도체 기판을 상기 고농도 도핑층으로 형성하거나, 상기 산소차단 페이스트를 도포하지 않은 영역의 상기 반도체 기판을 상기 고농도 도핑층으로 형성하는 태양 전지 제조 방법.
  2. 제1 항에 있어서,
    상기 도펀트층 형성 단계와 상기 도포 단계 사이에 상기 불순물이 함유되지 않은 실리콘 산화막(SiOx)를 형성하는 단계를 더 포함하는 태양 전지 제조 방법.
  3. 제1 항에 있어서,
    상기 산소차단 페이스트는 세라믹 계열의 재질을 포함하고,
    상기 세라믹 계열의 재질은 알루미나 세라믹, 탄화규소(SiC) 세라믹, 질화 알루미늄(AlN) 세라믹, 질화 규소(SiN) 세라믹, 산화 지르코늄(ZrO) 세라믹, 이산화 규소(SiO) 세라믹, 사이알론 세라믹, 유리 세라믹스 중 적어도 어느 하나인 태양 전지 제조 방법.
  4. 제1 항에 있어서,
    상기 선택적 도전형 영역 형성 단계에서 페이스트 상태의 산소차단 페이스트는 소결(sintering)되는 태양 전지 제조 방법.
  5. 제1 항에 있어서,
    상기 선택적 도전형 영역 형성 단계에서 열처리 온도는 900℃ ~ 1100℃인 태양 전지 제조 방법.
  6. 제1 항에 있어서,
    상기 선택적 도전형 영역 형성 단계에서 상기 열처리 챔버 내에는 질소(N2) 가스와 산소(O2) 가스가 함께 주입되는 태양 전지 제조 방법.
  7. 제1 항에 있어서,
    상기 도펀트층 형성 단계에서 증착되는 도펀트층은 p형 불순물인 붕소(B, Boron)을 함유하는 실리콘 산화막인 태양 전지 제조 방법.
  8. 제7 항에 있어서,
    상기 도포 단계에서 상기 산소차단 페이스트가 도포되는 일부 영역은 제1 영역인 태양 전지 제조 방법.
  9. 제8 항에 있어서,
    상기 선택적 도전형 영역 형성 단계에서
    상기 산소차단 페이스트가 도포된 상기 반도체 기판의 제1 영역에는 상기 붕소가 고농도로 도핑된 상기 고농도 도핑층이 형성되고,
    상기 산소차단 페이스트가 도포되지 않은 상기 반도체 기판의 상기 제2 영역에는 상기 붕소가 저농도로 도핑된 상기 저농도 도핑층이 형성되는 태양 전지 제조 방법.
  10. 제9 항에 있어서,
    상기 반도체 기판의 상기 제1 영역에 형성된 상기 고농도 도핑층의 도핑 깊이는 상기 반도체 기판의 나머지 상기 제2 영역에 형성된 상기 저농도 도핑층의 도핑 깊이보다 큰 태양 전지 제조 방법.
  11. 제1 항에 있어서,
    상기 제거 단계에서 상기 도펀트층은 불산(HF)이 희석된 식각액(diluted HF, DHF)에 의해 식각되고,
    상기 산소차단 페이스트는 상기 도펀트층이 식각되면서 함께 제거되는 태양 전지 제조 방법.
  12. 제1 항에 있어서,
    상기 도펀트층의 증착 두께는 10nm ~ 100nm 사이인 태양 전지 제조 방법.
  13. 제1 항에 있어서,
    상기 불순물이 함유되지 않은 실리콘 산화막의 증착 두께는 30nm ~ 300nm 사이인 태양 전지 제조 방법.
  14. 제1 항에 있어서,
    상기 산소차단 페이스트의 형성 두께는 5㎛ ~ 10㎛ 사이인 태양 전지 제조 방법.
  15. 제1 항에 있어서,
    상기 도펀트층 형성 단계에서 증착되는 도펀트층은 n형 불순물인 인(P, phosphorus)을 함유하는 실리콘 산화막인 태양 전지 제조 방법.
  16. 제15 항에 있어서,
    상기 도포 단계에서 상기 산소차단 페이스트가 도포되는 일부 영역은 상기 제2 영역인 태양 전지 제조 방법.
  17. 제16 항에 있어서,
    상기 선택적 도전형 영역 형성 단계에서
    상기 산소차단 페이스트가 도포된 상기 반도체 기판의 상기 제2 영역에는 상기 인이 저농도로 도핑된 상기 저농도 도핑층이 형성되고,
    상기 산소차단 페이스트가 도포되지 않은 상기 반도체 기판의 상기 제1 영역에는 상기 인이 고농도로 도핑된 상기 고농도 도핑층이 형성되는 태양 전지 제조 방법.
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