JP2739824B2 - 半導体受光素子 - Google Patents
半導体受光素子Info
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- JP2739824B2 JP2739824B2 JP6138834A JP13883494A JP2739824B2 JP 2739824 B2 JP2739824 B2 JP 2739824B2 JP 6138834 A JP6138834 A JP 6138834A JP 13883494 A JP13883494 A JP 13883494A JP 2739824 B2 JP2739824 B2 JP 2739824B2
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Description
【０００１】
【産業上の利用分野】本発明は、光通信や光情報処理、
光計測等で用いられる半導体受光素子において、主にア
バランシェ増倍型半導体受光素子に関するものである。
光計測等で用いられる半導体受光素子において、主にア
バランシェ増倍型半導体受光素子に関するものである。
【０００２】
【従来の技術】従来、１〜１．６μm 帯の光通信用半導
体受光素子として、ＩｎＰ基板上に格子整合したＩｎ
0.53Ｇａ0.47Ａｓ層（以下ＩｎＧａＡｓ層と略す）を光
吸収層とするＰＩＮ型半導体受光素子（「光通信素子光
学」、米津氏著、工学図書株式会社刊、３７１頁（１９
８３）に記載）、アバランシェ増倍型半導体受光素子
（エレクトロニクス・レターズ（Ｅｌｅｃｔｒｏｎｉｃ
ｓ Ｌｅｔｔｅｒｓ）１９８４年，２０巻，ｐｐ．６５
３−６５４に記載）が知られている。特に、後者は、ア
バランシェ増倍作用による内部利得効果及び高速応答を
する点で、長距離通信用として実用化されている。
体受光素子として、ＩｎＰ基板上に格子整合したＩｎ
0.53Ｇａ0.47Ａｓ層（以下ＩｎＧａＡｓ層と略す）を光
吸収層とするＰＩＮ型半導体受光素子（「光通信素子光
学」、米津氏著、工学図書株式会社刊、３７１頁（１９
８３）に記載）、アバランシェ増倍型半導体受光素子
（エレクトロニクス・レターズ（Ｅｌｅｃｔｒｏｎｉｃ
ｓ Ｌｅｔｔｅｒｓ）１９８４年，２０巻，ｐｐ．６５
３−６５４に記載）が知られている。特に、後者は、ア
バランシェ増倍作用による内部利得効果及び高速応答を
する点で、長距離通信用として実用化されている。
【０００３】図８に、典型的なＩｎＧａＡｓ−ＡＰＤの
構造図（アバランシェ増倍型半導体受光素子は以下ＡＰ
Ｄと略す。）を示す。動作原理は、ＩｎＧａＡｓ光吸収
層１３で発生した光キャリアの中で、正孔キャリアが電
界によりＩｎＰアバランシェ層１４に注入される。Ｉｎ
Ｐアバランシェ層１４は、高電界が印加されているので
イオン化衝突が生じ、増倍特性に至る。この場合、素子
特性上重要な雑音・高速応答特性は、増倍過程でのキャ
リアのランダムなイオン化プロセスに支配されているこ
とが知られている。具体的には、増倍層であるＩｎＰ層
の電子と正孔のイオン化率に差がある程、イオン化率比
が大きくとれ（電子及び正孔のイオン化率をそれぞれ
α、βとすると、α／β＞１の時には電子、β／α＞１
の時には正孔が、イオン化衝突を起こす主キャリアとな
るべきである。）、素子特性上望ましい。
構造図（アバランシェ増倍型半導体受光素子は以下ＡＰ
Ｄと略す。）を示す。動作原理は、ＩｎＧａＡｓ光吸収
層１３で発生した光キャリアの中で、正孔キャリアが電
界によりＩｎＰアバランシェ層１４に注入される。Ｉｎ
Ｐアバランシェ層１４は、高電界が印加されているので
イオン化衝突が生じ、増倍特性に至る。この場合、素子
特性上重要な雑音・高速応答特性は、増倍過程でのキャ
リアのランダムなイオン化プロセスに支配されているこ
とが知られている。具体的には、増倍層であるＩｎＰ層
の電子と正孔のイオン化率に差がある程、イオン化率比
が大きくとれ（電子及び正孔のイオン化率をそれぞれ
α、βとすると、α／β＞１の時には電子、β／α＞１
の時には正孔が、イオン化衝突を起こす主キャリアとな
るべきである。）、素子特性上望ましい。
【０００４】ところが、イオン化率比（α／βまたはβ
／α）は、材料物性的に決定されており、ＩｎＰでは高
々β／α＝２程度である。これは、低雑音特性を有する
Ｓｉのα／β＝２０と大きな違いがあり、より低雑音及
び高速応答特性を実現するために、画期的な技術革新が
要求されている。
／α）は、材料物性的に決定されており、ＩｎＰでは高
々β／α＝２程度である。これは、低雑音特性を有する
Ｓｉのα／β＝２０と大きな違いがあり、より低雑音及
び高速応答特性を実現するために、画期的な技術革新が
要求されている。
【０００５】これに対し、近年、アバランシェ増倍型半
導体受光素子において、増倍層に超格子構造を適用し、
伝導帯不連続エネルギーによる電子のイオン化促進を意
図した超格子ＡＰＤが研究される。特に、ＩｎＡｌＡｓ
／ＩｎＡｌＧａＡｓ超格子層を増倍層とした超格子ＡＰ
Ｄにおいて、利得帯域幅積１２０ＧＨｚが報告されてい
る（アイ・イー・イー・イー フォトニクス テクノロ
ジー レターズ（ＩＥＥＥ Ｐｈｏｔｏｎｉｃｓ Ｔｅ
ｃｈｎｏｌｏｇｙ Ｌｅｔｔｅｒｓ）１９３３年、５
巻、ｐｐ６７５−６７７に記載）。図９に、典型的なＩ
ｎＡｌＡｓ／ＩｎＡｌＧａＡｓ超格子ＡＰＤの構造図を
示す。素子形成は、まず気相成長法でｎ型ＩｎＰ基板１
上にｎ+ 型ＩｎＰバッファ層２、ｎ+ 型ＩｎＡｌＡｓバ
ッファ層３、ｎ- 型ＩｎＡｌＡｓ／ＩｎＡｌＧａＡｓ超
格子増倍層４、ｐ+ 型電界緩和層５、ｐ- 型光吸収層
６、ｐ- 型ＩｎＰキャップ層７及びｐ+ 型ＩｎＧａＡｓ
コンタクト層８を順次積層する。その後、Ｂｒ系エッチ
ャントでメサ形成をし、ＳｉＮｘをパッシベーション膜
９として表面に堆積させる。その後、ｎ側１０及びｐ側
１１にオーミック電極を蒸着して完成する。入射光１２
は表面から入射する。
導体受光素子において、増倍層に超格子構造を適用し、
伝導帯不連続エネルギーによる電子のイオン化促進を意
図した超格子ＡＰＤが研究される。特に、ＩｎＡｌＡｓ
／ＩｎＡｌＧａＡｓ超格子層を増倍層とした超格子ＡＰ
Ｄにおいて、利得帯域幅積１２０ＧＨｚが報告されてい
る（アイ・イー・イー・イー フォトニクス テクノロ
ジー レターズ（ＩＥＥＥ Ｐｈｏｔｏｎｉｃｓ Ｔｅ
ｃｈｎｏｌｏｇｙ Ｌｅｔｔｅｒｓ）１９３３年、５
巻、ｐｐ６７５−６７７に記載）。図９に、典型的なＩ
ｎＡｌＡｓ／ＩｎＡｌＧａＡｓ超格子ＡＰＤの構造図を
示す。素子形成は、まず気相成長法でｎ型ＩｎＰ基板１
上にｎ+ 型ＩｎＰバッファ層２、ｎ+ 型ＩｎＡｌＡｓバ
ッファ層３、ｎ- 型ＩｎＡｌＡｓ／ＩｎＡｌＧａＡｓ超
格子増倍層４、ｐ+ 型電界緩和層５、ｐ- 型光吸収層
６、ｐ- 型ＩｎＰキャップ層７及びｐ+ 型ＩｎＧａＡｓ
コンタクト層８を順次積層する。その後、Ｂｒ系エッチ
ャントでメサ形成をし、ＳｉＮｘをパッシベーション膜
９として表面に堆積させる。その後、ｎ側１０及びｐ側
１１にオーミック電極を蒸着して完成する。入射光１２
は表面から入射する。
【０００６】
【発明が解決しようとする課題】従来の技術の欄で述べ
たように、従来の超格子ＡＰＤでは伝導帯不連続エネル
ギーにより電子の衝突イオン化を促進させることを目的
としている。しかしながら、例えば、従来のＩｎＡｌＡ
ｓ／ＩｎＡｌＧａＡｓ超格子のＡＰＤの例で言うなら
ば、伝導帯不連続エネルギー０．３ｅＶのときには、価
電子帯不連続エネルギーも０．１ｅＶあり、正孔の衝突
イオン化促進及び井戸層内での正孔のパイルアップ等が
懸念される。加えて、この超格子ＡＰＤはメサ型の素子
構造であり、強電界が印加される増倍層がメサ端面で露
出するので、信頼性を有した素子を形成することが困難
となっている。
たように、従来の超格子ＡＰＤでは伝導帯不連続エネル
ギーにより電子の衝突イオン化を促進させることを目的
としている。しかしながら、例えば、従来のＩｎＡｌＡ
ｓ／ＩｎＡｌＧａＡｓ超格子のＡＰＤの例で言うなら
ば、伝導帯不連続エネルギー０．３ｅＶのときには、価
電子帯不連続エネルギーも０．１ｅＶあり、正孔の衝突
イオン化促進及び井戸層内での正孔のパイルアップ等が
懸念される。加えて、この超格子ＡＰＤはメサ型の素子
構造であり、強電界が印加される増倍層がメサ端面で露
出するので、信頼性を有した素子を形成することが困難
となっている。
【０００７】本発明の目的は、正孔を増倍層に注入する
構造のＡＰＤにおいて、上述の課題を解決し、超格子構
造を利用し正孔のみを選択的に増倍させ、且つ、プレー
ナ構造を有する信頼性に優れた高感度・高速半導体受光
素子を提供することにある。
構造のＡＰＤにおいて、上述の課題を解決し、超格子構
造を利用し正孔のみを選択的に増倍させ、且つ、プレー
ナ構造を有する信頼性に優れた高感度・高速半導体受光
素子を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
の構成を説明する。
の構成を説明する。
【０００９】本発明の半導体受光素子は、半導体基板上
に光吸収層及び伝導帯エネルギー差がほとんどない超格
子増倍層を有する半導体受光素子において、前記超格子
増倍層を構成する障壁層がＩｎＰであり、井戸層がＩｎ
ＡｌＧａＡｓであることを特徴とする。
に光吸収層及び伝導帯エネルギー差がほとんどない超格
子増倍層を有する半導体受光素子において、前記超格子
増倍層を構成する障壁層がＩｎＰであり、井戸層がＩｎ
ＡｌＧａＡｓであることを特徴とする。
【００１０】また本発明の半導体受光素子は、前記井戸
層に引っ張り歪が加えられていることを特徴とする。
層に引っ張り歪が加えられていることを特徴とする。
【００１１】以上の特徴を有することにより、本発明は
上述した課題を解決することができる。
上述した課題を解決することができる。
【００１２】
【作用】図１は、本発明の半導体受光素子を説明するた
めの図であり、超格子増倍層のバンド図を示す。増倍層
として、ＩｎＰ／Ｉｎ0.5 Ａｌ0.23Ｇａ0.27Ａｓ超格子
構造を例にとり説明する。本発明のＡＰＤは、光吸収層
で発生した光キャリアの内、正孔のみを増倍層に注入す
る正孔注入型の超格子ＡＰＤである。図１に示すよう
に、該超格子構造の価電子帯エネルギー差は０．３ｅＶ
あり、これにより、注入された正孔のイオン化率が増大
される。一方、正孔の衝突イオン化により増倍層内で発
生した電子は、伝導帯不連続エネルギーがほとんど０ｅ
Ｖであるために超格子構造におけるヘテロ界面でのエネ
ルギー供給がなく、イオン化率を抑圧することが出来
る。即ち、該超格子構造により正孔のみのイオン化率増
大を図ることができ、イオン化率比（β／α）を改善す
ることができる。さらに、本発明の超格子ＡＰＤにおい
ては、高信頼性を得るために不可欠なプレーナ構造を比
較的容易に採用することができる。この理由を図２を用
いて説明する。
めの図であり、超格子増倍層のバンド図を示す。増倍層
として、ＩｎＰ／Ｉｎ0.5 Ａｌ0.23Ｇａ0.27Ａｓ超格子
構造を例にとり説明する。本発明のＡＰＤは、光吸収層
で発生した光キャリアの内、正孔のみを増倍層に注入す
る正孔注入型の超格子ＡＰＤである。図１に示すよう
に、該超格子構造の価電子帯エネルギー差は０．３ｅＶ
あり、これにより、注入された正孔のイオン化率が増大
される。一方、正孔の衝突イオン化により増倍層内で発
生した電子は、伝導帯不連続エネルギーがほとんど０ｅ
Ｖであるために超格子構造におけるヘテロ界面でのエネ
ルギー供給がなく、イオン化率を抑圧することが出来
る。即ち、該超格子構造により正孔のみのイオン化率増
大を図ることができ、イオン化率比（β／α）を改善す
ることができる。さらに、本発明の超格子ＡＰＤにおい
ては、高信頼性を得るために不可欠なプレーナ構造を比
較的容易に採用することができる。この理由を図２を用
いて説明する。
【００１３】図２には、本発明の半導体受光素子の素子
構造と電界強度の例を示す。ｐ+ −ＩｎＰキャップ層７
と超格子増倍層１９の界面がｐｎ接合であり、電界印加
時に空乏層は基板側に一方向に伸びる（従来の電子注入
型の超格子ＡＰＤでは、空乏層はｐｎ接合から基板側及
び表面側の両方向に伸びる。）この場合には、容易にｐ
- 型の２重ガードリング構造を適用することが可能であ
り、プレーナ構造の素子を形成することができる。これ
より、高電界が印加される増倍層等の露出が防げ、高信
頼性が達成できる。
構造と電界強度の例を示す。ｐ+ −ＩｎＰキャップ層７
と超格子増倍層１９の界面がｐｎ接合であり、電界印加
時に空乏層は基板側に一方向に伸びる（従来の電子注入
型の超格子ＡＰＤでは、空乏層はｐｎ接合から基板側及
び表面側の両方向に伸びる。）この場合には、容易にｐ
- 型の２重ガードリング構造を適用することが可能であ
り、プレーナ構造の素子を形成することができる。これ
より、高電界が印加される増倍層等の露出が防げ、高信
頼性が達成できる。
【００１４】図３は、本発明の作用を説明するための図
であり、増倍層のバンド図を示す。前述のように、増倍
層内に注入された正孔は、ヘテロ界面の価電子帯エネル
ギー差ΔＥｖにより衝突イオン化が促進されるが、増倍
井戸層から障壁層に遷移するときにはこのΔＥｖが障壁
として働き、特に質量の重い正孔にとっては、パイルア
ップの原因となる。本発明では、増倍井戸層に引っ張り
応力が加えられているので、層方向に垂直に走行する正
孔の基底準位はライトホールバンドとなり、正孔の質量
がバルクのときと比べて１／８程度に軽くなる（このこ
とについては、カオらが、ジャーナル・アプライド・フ
ィジックス（Ｊ．Ａｐｐｌ．Ｐｈｙｓ）５７（１９８
５）ｐ．５４２８に報告している。）これより、価電子
帯エネルギー差ΔＥｖによる正孔のパイルアップが緩和
されるのみならず、電子のイオン化率を上回る正孔のイ
オン化率を生じさせる。
であり、増倍層のバンド図を示す。前述のように、増倍
層内に注入された正孔は、ヘテロ界面の価電子帯エネル
ギー差ΔＥｖにより衝突イオン化が促進されるが、増倍
井戸層から障壁層に遷移するときにはこのΔＥｖが障壁
として働き、特に質量の重い正孔にとっては、パイルア
ップの原因となる。本発明では、増倍井戸層に引っ張り
応力が加えられているので、層方向に垂直に走行する正
孔の基底準位はライトホールバンドとなり、正孔の質量
がバルクのときと比べて１／８程度に軽くなる（このこ
とについては、カオらが、ジャーナル・アプライド・フ
ィジックス（Ｊ．Ａｐｐｌ．Ｐｈｙｓ）５７（１９８
５）ｐ．５４２８に報告している。）これより、価電子
帯エネルギー差ΔＥｖによる正孔のパイルアップが緩和
されるのみならず、電子のイオン化率を上回る正孔のイ
オン化率を生じさせる。
【００１５】図４は、本発明の作用を説明するための図
であり、光吸収層、電界緩和層及び超格子増倍層のバン
ド図を示す。本発明の素子構造は、前述のように光吸収
層で発生した光キャリアの内、正孔のみを増倍層に注入
する構造であるが、ＩｎＧａＡｓ光吸収層とＩｎＰ電界
緩和層の界面の価電子帯エネルギー差ΔＥｖは０．４ｅ
Ｖと大きい。ここで、ＩｎＰ電界緩和層は光吸収層と超
格子増倍層を分離させ、ＩｎＧａＡｓ光吸収層でのトン
ネル暗電流の発生を抑制する目的で挿入されている。そ
れ故、この領域に印加される電界は通常１５０ｋＶ／ｃ
ｍ程度以下と小さく、且つ、正孔の質量が電子のそれよ
り８倍程度重いことを考慮すると、この界面での正孔の
パイルアップが懸念される。
であり、光吸収層、電界緩和層及び超格子増倍層のバン
ド図を示す。本発明の素子構造は、前述のように光吸収
層で発生した光キャリアの内、正孔のみを増倍層に注入
する構造であるが、ＩｎＧａＡｓ光吸収層とＩｎＰ電界
緩和層の界面の価電子帯エネルギー差ΔＥｖは０．４ｅ
Ｖと大きい。ここで、ＩｎＰ電界緩和層は光吸収層と超
格子増倍層を分離させ、ＩｎＧａＡｓ光吸収層でのトン
ネル暗電流の発生を抑制する目的で挿入されている。そ
れ故、この領域に印加される電界は通常１５０ｋＶ／ｃ
ｍ程度以下と小さく、且つ、正孔の質量が電子のそれよ
り８倍程度重いことを考慮すると、この界面での正孔の
パイルアップが懸念される。
【００１６】本発明では、この界面にＩｎＡＩＧａＡｓ
層あるいはＩｎＧａＡｓ層２０を挿入することにより、
この界面を階段状のバンド構造とし、正孔のパイルアッ
プを緩和することができる。これより、高速特性を改善
することができる。
層あるいはＩｎＧａＡｓ層２０を挿入することにより、
この界面を階段状のバンド構造とし、正孔のパイルアッ
プを緩和することができる。これより、高速特性を改善
することができる。
【００１７】
【実施例】本発明の実施例について、図面を用いて詳細
に説明する。
に説明する。
【００１８】図５は、本発明の一実施例により形成され
たアバランシェ増倍型受光素子の断面図である。構造と
しては、まず、ＩｎＰ基板１上にｎ+ 型ＩｎＰバッファ
層２を０．３μm 、ｎ- 型ＩｎＧａＡｓ光吸収層１３を
０．９μm 、ｎ+ 型ＩｎＰ電界緩和層１８を０．１μm
、ｎ- 型ＩｎＰ／ＩｎＡｌＧａＡｓ超格子増倍層１９
を０．２μm 、そしてｎ- 型ＩｎＰキャップ層２１を
２．５μm 積層する。ここで、上記ＩｎＰ／ＩｎＡｌＧ
ａＡｓ超格子構造の障壁層と井戸層の膜厚は、それぞれ
１２０オングストローム及び８０オングストロームであ
る。その後、ｐ- 型２重ガードリング構造２２をＢｅの
２重注入（加速電圧１１０ｋＶ、ドーズ量５×１０13cm
-2と、加速電圧６０ｋＶ、ドーズ量３×１０13cm-2）と
７００℃、２０分のアニールにより作製し、ｐ+ 型受光
領域１６はＣｄ3 Ｐ2 を拡散源とした５７０℃でのＣｄ
拡散により作製した。さらに、パッシベーション膜とし
て表面にＳｉＮｘ膜９を１５００オングストローム堆積
させ、ｎ側電極１０として、ＡｕＧｅ／Ｎｉを１５００
オングストローム、ＴｉＰｔＡｕを５００オングストロ
ーム堆積する。また、ｐ側電極１１として、ＡｕＺｎを
１５００オングストローム堆積することにより、素子構
造を完成する。
たアバランシェ増倍型受光素子の断面図である。構造と
しては、まず、ＩｎＰ基板１上にｎ+ 型ＩｎＰバッファ
層２を０．３μm 、ｎ- 型ＩｎＧａＡｓ光吸収層１３を
０．９μm 、ｎ+ 型ＩｎＰ電界緩和層１８を０．１μm
、ｎ- 型ＩｎＰ／ＩｎＡｌＧａＡｓ超格子増倍層１９
を０．２μm 、そしてｎ- 型ＩｎＰキャップ層２１を
２．５μm 積層する。ここで、上記ＩｎＰ／ＩｎＡｌＧ
ａＡｓ超格子構造の障壁層と井戸層の膜厚は、それぞれ
１２０オングストローム及び８０オングストロームであ
る。その後、ｐ- 型２重ガードリング構造２２をＢｅの
２重注入（加速電圧１１０ｋＶ、ドーズ量５×１０13cm
-2と、加速電圧６０ｋＶ、ドーズ量３×１０13cm-2）と
７００℃、２０分のアニールにより作製し、ｐ+ 型受光
領域１６はＣｄ3 Ｐ2 を拡散源とした５７０℃でのＣｄ
拡散により作製した。さらに、パッシベーション膜とし
て表面にＳｉＮｘ膜９を１５００オングストローム堆積
させ、ｎ側電極１０として、ＡｕＧｅ／Ｎｉを１５００
オングストローム、ＴｉＰｔＡｕを５００オングストロ
ーム堆積する。また、ｐ側電極１１として、ＡｕＺｎを
１５００オングストローム堆積することにより、素子構
造を完成する。
【００１９】上述した素子構造のもとで、作用に述べた
原理により、正孔のイオン化が誇張され、実行イオン化
率比（β／α比）５、最大帯域１５ＧＨｚ、利得帯域幅
積１２０ＧＨｚ、また量子効率７０％の低雑音・高速応
答特性を有するアバランシェ増倍型半導体受光素子を実
現した。また本素子は、信頼性評価試験の結果、１０万
時間以上の長寿命を有していた。本発明による素子構造
は、具体的には、ＭＯＶＰＥ、ＭＢＥ、ガスソースＭＢ
Ｅ等の結晶成長技術により、作製することができる。
原理により、正孔のイオン化が誇張され、実行イオン化
率比（β／α比）５、最大帯域１５ＧＨｚ、利得帯域幅
積１２０ＧＨｚ、また量子効率７０％の低雑音・高速応
答特性を有するアバランシェ増倍型半導体受光素子を実
現した。また本素子は、信頼性評価試験の結果、１０万
時間以上の長寿命を有していた。本発明による素子構造
は、具体的には、ＭＯＶＰＥ、ＭＢＥ、ガスソースＭＢ
Ｅ等の結晶成長技術により、作製することができる。
【００２０】本発明の実施例について、図面を用いて詳
細に説明する。図６は、本発明の一実施例により形成さ
れたアバランシェ増倍型受光素子の断面図である。構造
としては、まず、ＩｎＰ基板１上にｎ+ 型ＩｎＰバッフ
ァ層２を０．３μｍ、ｎ- 型ＩｎＧａＡｓ光吸取層１３
を０．９μｍ、ｎ+ 型ＩｎＰ電界緩和層１８を０．１μ
ｍ、ｎ- 型ＩｎＰ／ＩｎＡＩＧａＡｓ歪超格子増倍層２
３を０．２μｍ、そしてｎ- 型ＩｎＰキャップ層２１を
２．５μｍ堆積する。ここで、上記ＩｎＰ／ＩｎＡＩＧ
ａＡｓ歪超格子構造の障壁層と井戸層の膜厚は、それぞ
れ１２０オングストローム及び８０オングストロームで
あり、且つ、該増倍井戸層には１．５％の引っ張り歪が
印加されている。その後、ｐ- 型２重ガードリング構造
２２をＢｅの２重注入（加速電圧１１０ｋＶ、ドーズ量
５×１０13ｃｍ-2と、加速電圧６０ｋＶ、ドーズ量３×
１０13ｃｍ-2）と７００℃、２０分のアニールにより作
製し、ｐ+ 型受光領域１６はＣｄ3 Ｐ2 を拡散源とした
５７０℃でのＣｄ拡散により作製した。さらに、パッシ
ベーション膜として表面にＳｉＮx 膜９を１５００オン
グストローム堆積させ、ｎ側電極１０として、ＡｕＧｅ
／Ｎｉを１５００オングストローム、ＴｉＰｔＡｕを５
００オングストローム堆積する。また、ｐ側電極１１と
して、ＡｕＺｎを１５００オングストローム堆積するこ
とにより、素子構造を完成する。
細に説明する。図６は、本発明の一実施例により形成さ
れたアバランシェ増倍型受光素子の断面図である。構造
としては、まず、ＩｎＰ基板１上にｎ+ 型ＩｎＰバッフ
ァ層２を０．３μｍ、ｎ- 型ＩｎＧａＡｓ光吸取層１３
を０．９μｍ、ｎ+ 型ＩｎＰ電界緩和層１８を０．１μ
ｍ、ｎ- 型ＩｎＰ／ＩｎＡＩＧａＡｓ歪超格子増倍層２
３を０．２μｍ、そしてｎ- 型ＩｎＰキャップ層２１を
２．５μｍ堆積する。ここで、上記ＩｎＰ／ＩｎＡＩＧ
ａＡｓ歪超格子構造の障壁層と井戸層の膜厚は、それぞ
れ１２０オングストローム及び８０オングストロームで
あり、且つ、該増倍井戸層には１．５％の引っ張り歪が
印加されている。その後、ｐ- 型２重ガードリング構造
２２をＢｅの２重注入（加速電圧１１０ｋＶ、ドーズ量
５×１０13ｃｍ-2と、加速電圧６０ｋＶ、ドーズ量３×
１０13ｃｍ-2）と７００℃、２０分のアニールにより作
製し、ｐ+ 型受光領域１６はＣｄ3 Ｐ2 を拡散源とした
５７０℃でのＣｄ拡散により作製した。さらに、パッシ
ベーション膜として表面にＳｉＮx 膜９を１５００オン
グストローム堆積させ、ｎ側電極１０として、ＡｕＧｅ
／Ｎｉを１５００オングストローム、ＴｉＰｔＡｕを５
００オングストローム堆積する。また、ｐ側電極１１と
して、ＡｕＺｎを１５００オングストローム堆積するこ
とにより、素子構造を完成する。
【００２１】上述した素子構造のもとで、作用に述べた
原理により、正孔のイオン化が誇張され、実行イオン化
率比（β／α比）５、最大帯域１７ＧＨｚ、利得帯域幅
積１２５ＧＨｚ、また量子効率７０％の低雑音・高速応
答特性を有するアバランシェ増倍型半導体受光素子を実
現した。また本素子は、信頼性評価試験の結果、１０万
時間以上の長寿命を有していた。本発明による素子構造
は、具体的には、ＭＯＶＰＥ、ＭＢＥ、ガスソースＭＢ
Ｅ等の結晶成長技術により、作製することができる。
原理により、正孔のイオン化が誇張され、実行イオン化
率比（β／α比）５、最大帯域１７ＧＨｚ、利得帯域幅
積１２５ＧＨｚ、また量子効率７０％の低雑音・高速応
答特性を有するアバランシェ増倍型半導体受光素子を実
現した。また本素子は、信頼性評価試験の結果、１０万
時間以上の長寿命を有していた。本発明による素子構造
は、具体的には、ＭＯＶＰＥ、ＭＢＥ、ガスソースＭＢ
Ｅ等の結晶成長技術により、作製することができる。
【００２２】本発明の他の実施例について、図面を用い
て詳細に説明する。図７は、本発明の一実施例により形
成されたアバランシェ増倍型受光素子の断面図である。
構造としては、まず、ＩｎＰ基板１上にｎ+ 型ＩｎＰバ
ッファ層２を０．３μｍ、ｎ- 型ＩｎＧａＡｓ光吸収層
１３を０．９μｍ、ｎ- 型Ｉｎ0.75Ｇａ0.25Ａｓ0.25Ｐ
0.75正孔パイルアップ緩和層２０を５００オングストロ
ーム、ｎ+ 型ＩｎＰ電界緩和層１８を０．１μｍ、ｎ-
型ＩｎＰ／ＩｎＡＩＧａＡｓ超格子増倍層１９を０．２
μｍ、そしてｎ- 型ＩｎＰキャップ層２１を２．５μｍ
堆積する。ここで、上記ＩｎＰ／ＩｎＡＩＧａＡｓ超格
子構造の障壁層と井戸層の膜厚は、それぞれ１２０オン
グストローム及び８０オングストロームである。その
後、２重ガードリング構造２２をＢｅの２重注入（加速
電圧１１０ｋＶ、ドーズ量５×１０13ｃｍ-2と、加速電
圧６０ｋＶ、ドーズ量３×１０13ｃｍ-2）と７００℃、
２０分のアニールにより作製し、ｐ+ 型受光領域１６は
Ｃｄ3 Ｐ2 を拡散源とした５７０℃でのＣｄ拡散により
作製した。さらに、パッシベーション膜として表面にＳ
ｉＮx 膜９を１５００オングストローム堆積させ、ｎ側
電極１０として、ＡｕＧｅ／Ｎｉを１５００オングスト
ローム、ＴｉＰｔＡｕを５００オングストローム堆積す
る。また、ｐ側電極１１として、ＡｕＺｎを１５００オ
ングストローム堆積することにより、素子構造を完成す
る。
て詳細に説明する。図７は、本発明の一実施例により形
成されたアバランシェ増倍型受光素子の断面図である。
構造としては、まず、ＩｎＰ基板１上にｎ+ 型ＩｎＰバ
ッファ層２を０．３μｍ、ｎ- 型ＩｎＧａＡｓ光吸収層
１３を０．９μｍ、ｎ- 型Ｉｎ0.75Ｇａ0.25Ａｓ0.25Ｐ
0.75正孔パイルアップ緩和層２０を５００オングストロ
ーム、ｎ+ 型ＩｎＰ電界緩和層１８を０．１μｍ、ｎ-
型ＩｎＰ／ＩｎＡＩＧａＡｓ超格子増倍層１９を０．２
μｍ、そしてｎ- 型ＩｎＰキャップ層２１を２．５μｍ
堆積する。ここで、上記ＩｎＰ／ＩｎＡＩＧａＡｓ超格
子構造の障壁層と井戸層の膜厚は、それぞれ１２０オン
グストローム及び８０オングストロームである。その
後、２重ガードリング構造２２をＢｅの２重注入（加速
電圧１１０ｋＶ、ドーズ量５×１０13ｃｍ-2と、加速電
圧６０ｋＶ、ドーズ量３×１０13ｃｍ-2）と７００℃、
２０分のアニールにより作製し、ｐ+ 型受光領域１６は
Ｃｄ3 Ｐ2 を拡散源とした５７０℃でのＣｄ拡散により
作製した。さらに、パッシベーション膜として表面にＳ
ｉＮx 膜９を１５００オングストローム堆積させ、ｎ側
電極１０として、ＡｕＧｅ／Ｎｉを１５００オングスト
ローム、ＴｉＰｔＡｕを５００オングストローム堆積す
る。また、ｐ側電極１１として、ＡｕＺｎを１５００オ
ングストローム堆積することにより、素子構造を完成す
る。
【００２３】上述した素子構造のもとで、作用に述べた
原理により、正孔のイオン化が誇張され、実行イオン化
率比（β／α比）５、最大帯域１６ＧＨｚ、利得帯域幅
積１２３ＧＨｚ、また量子効率７０％の低雑音・高速応
答特性を有するアバランシェ増倍型半導体受光素子を実
現した。また本素子は、信頼性評価試験の結果、１０万
時間以上の長寿命を有していた。本発明による素子構造
は、具体的には、ＭＯＶＰＥ、ＭＢＥ、ガスソースＭＢ
Ｅ等の結晶成長技術により、作製することができる。
原理により、正孔のイオン化が誇張され、実行イオン化
率比（β／α比）５、最大帯域１６ＧＨｚ、利得帯域幅
積１２３ＧＨｚ、また量子効率７０％の低雑音・高速応
答特性を有するアバランシェ増倍型半導体受光素子を実
現した。また本素子は、信頼性評価試験の結果、１０万
時間以上の長寿命を有していた。本発明による素子構造
は、具体的には、ＭＯＶＰＥ、ＭＢＥ、ガスソースＭＢ
Ｅ等の結晶成長技術により、作製することができる。
【００２４】
【発明の効果】本発明による半導体受光素子は、長距離
光通信に使用される１μm 帯の受光素子において、高感
度・高速特性を有し、且つ、高信頼性を有する素子を提
供することができる。
光通信に使用される１μm 帯の受光素子において、高感
度・高速特性を有し、且つ、高信頼性を有する素子を提
供することができる。
【図１】本発明の作用を説明するための図である。
【図２】本発明の作用を説明するための図である。
【図３】本発明の作用を説明するための図である。
【図４】本発明の作用を説明するための図である。
【図５】本発明の実施例を説明するための図である。
【図６】本発明の他の実施例を説明するための図であ
る。
る。
【図７】本発明の他の実施例を説明するための図であ
る。
る。
【図８】従来例のＩｎＧａＡｓＡＰＤの構造図である。
【図９】従来例の超格子ＡＰＤの構造図である。
１ ｎ型ＩｎＰ基板 ２ ｎ+ 型ＩｎＰバッファ層 ３ ｎ+ 型ＩｎＡｌＡｓバッファ層 ４ ｎ- 型ＩｎＡｌＡｓ／ＩｎＡｌＧａＡｓ超格子増倍
層 ５ ｐ+ 型ＩｎＰ電界緩和層 ６ ｐ- 型ＩｎＧａＡｓ光吸収層 ７ ｐ+ 型ＩｎＰキャップ層 ８ ｐ+ 型ＩｎＧａＡｓコンタクト層 ９ ＳｉＮX パッシベーション膜 １０ ｎ側オーミック電極 １１ ｐ側オーミック電極 １２ 入射光 １３ ｎ- 型ＩｎＧａＡｓ光吸収層 １４ ｎ型ＩｎＰ増倍層 １５ ｎ型ＩｎＰキャップ層 １６ ｐ+ 型受光領域 １７ ｐ+ 型ガードリング領域 １８ ｎ+ 型ＩｎＰ電界緩和層 １９ ｎ- 型ＩｎＰ／ＩｎＡｌＧａＡｓ超格子増倍層 ２０ ｎ- 型Ｉｎ0.75Ｇａ0.25Ａｓ0.25Ｐ0.75正孔パイ
ルアップ緩和層 ２１ ｎ- 型ＩｎＰキャップ層 ２２ ｐ- 型２重ガードリング構造 ２３ ｎ- 型ＩｎＰ／ＩｎＡｌＧａＡｓ歪超格子増倍層
層 ５ ｐ+ 型ＩｎＰ電界緩和層 ６ ｐ- 型ＩｎＧａＡｓ光吸収層 ７ ｐ+ 型ＩｎＰキャップ層 ８ ｐ+ 型ＩｎＧａＡｓコンタクト層 ９ ＳｉＮX パッシベーション膜 １０ ｎ側オーミック電極 １１ ｐ側オーミック電極 １２ 入射光 １３ ｎ- 型ＩｎＧａＡｓ光吸収層 １４ ｎ型ＩｎＰ増倍層 １５ ｎ型ＩｎＰキャップ層 １６ ｐ+ 型受光領域 １７ ｐ+ 型ガードリング領域 １８ ｎ+ 型ＩｎＰ電界緩和層 １９ ｎ- 型ＩｎＰ／ＩｎＡｌＧａＡｓ超格子増倍層 ２０ ｎ- 型Ｉｎ0.75Ｇａ0.25Ａｓ0.25Ｐ0.75正孔パイ
ルアップ緩和層 ２１ ｎ- 型ＩｎＰキャップ層 ２２ ｐ- 型２重ガードリング構造 ２３ ｎ- 型ＩｎＰ／ＩｎＡｌＧａＡｓ歪超格子増倍層
フロントページの続き (56)参考文献 特開 平２−119274（ＪＰ，Ａ) 特開 昭59−163878（ＪＰ，Ａ) 特開 昭58−61679（ＪＰ，Ａ) 特開 平４−355976（ＪＰ，Ａ) 特開 平５−21829（ＪＰ，Ａ) 特開 平６−169100（ＪＰ，Ａ) 特開 平４−263477（ＪＰ，Ａ) 特開 平５−67805（ＪＰ，Ａ) 特開 平５−291609（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板上に光吸収層及び伝導帯エネル
ギー差がほとんどない超格子増倍層を有する半導体受光
素子において、前記超格子増倍層を構成する障壁層がＩ
ｎＰであり、井戸層がＩｎＡｌＧａＡｓであり、井戸層
に引っ張り歪が加えられていることを特徴とする半導体
受光素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6138834A JP2739824B2 (ja) | 1994-06-21 | 1994-06-21 | 半導体受光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6138834A JP2739824B2 (ja) | 1994-06-21 | 1994-06-21 | 半導体受光素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088455A JPH088455A (ja) | 1996-01-12 |
| JP2739824B2 true JP2739824B2 (ja) | 1998-04-15 |
Family
ID=15231311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6138834A Expired - Fee Related JP2739824B2 (ja) | 1994-06-21 | 1994-06-21 | 半導体受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2739824B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR101933777B1 (ko) * | 2017-01-23 | 2019-04-05 | 서울시립대학교 산학협력단 | 양자우물 구조를 채용한 광자 검출기 |
| EP3821472A4 (en) * | 2018-07-11 | 2022-03-02 | SRI International | LINEAR MODE AVALANCHE PHOTODIODES WITHOUT EXCESSIVE NOISE |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5861679A (ja) * | 1981-10-07 | 1983-04-12 | Kokusai Denshin Denwa Co Ltd <Kdd> | 量子井戸層付アバランシ・ホトダイオ−ド |
| JPS59163878A (ja) * | 1983-03-09 | 1984-09-14 | Fujitsu Ltd | 半導体受光装置 |
| JPH0282658A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体受光素子 |
| JPH02119274A (ja) * | 1988-10-28 | 1990-05-07 | Fujitsu Ltd | アバランシェフォトダイオード |
| JP2978572B2 (ja) * | 1991-02-19 | 1999-11-15 | 日本電気株式会社 | 半導体受光素子 |
| JP3018589B2 (ja) * | 1991-03-28 | 2000-03-13 | 日本電気株式会社 | 半導体受光素子 |
| JPH0521829A (ja) * | 1991-07-12 | 1993-01-29 | Hitachi Ltd | 半導体装置 |
| JP2893092B2 (ja) * | 1991-09-09 | 1999-05-17 | 日本電信電話株式会社 | アバランシェフォトダイオード |
| JPH05291609A (ja) * | 1992-04-07 | 1993-11-05 | Hitachi Ltd | 光半導体装置 |
| JP2998471B2 (ja) * | 1992-11-30 | 2000-01-11 | 日本電気株式会社 | 半導体受光素子 |
-
1994
- 1994-06-21 JP JP6138834A patent/JP2739824B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH088455A (ja) | 1996-01-12 |
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Legal Events
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|---|---|---|---|
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