CN104576810A - 共面电极模拟光电探测器芯片及其制作方法 - Google Patents
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Abstract
本发明公开一种共面电极模拟光电探测器芯片及其制作方法，该模拟光电探测器芯片包括：外延片以及形成于所述外延片背面的欧姆接触层；所述外延片包括：衬底、缓冲层、吸收层、过渡层、顶层、钝化层、掺杂光敏区、限制沟、增透过渡薄膜层、P型电极金属层、N型电极金属层；所述顶层为n型至少三元以上的III-V族顶层；所述掺杂光敏区呈圆形，所述限制沟呈半圆环形，且所述限制沟围绕所述掺杂光敏区设置。本发明共面电极模拟光电探测器芯片的制作方法制作工艺简单，成品率高，且利用该方法制得的共面电极模拟光电探测器芯片具有低失真、低暗电流、高线性度、高响应度、高可靠性等特点。
Description
技术领域
本发明涉及光通信技术领域，尤其涉及一种共面电极模拟光电探测器芯片及其制作方法。
背景技术
光电探测器芯片总的来说可以分为数字光电探测器芯片和模拟光电探测器芯片两大类。模拟光电探测器芯片主要运用于光纤CATV（Community Antenna Television）接收系统以及光纤FTTP（Fiber To The Premise）接收系统。模拟光电探测器芯片与常规的数字探测器芯片相比，主要的特点是其需要低的组合二阶失真和三阶互调失真，并且需要高线性度、高响应度和低暗电流。为了实现低失真，芯片就需要在尽量低的反向偏置电压下实现全耗尽，保证芯片电容随反向偏置电压的增加变化尽量小。为了实现这一效果，传统的做法是采用台面结构来实现其全耗尽。而台面结构必然面临如下问题：1、表面钝化难，暗电流大；2、ESD阈值低；3、可靠性差，在爬坡处的电极，经常会出现开路的情况；4、制作工艺难度大，工艺长，重复性差；5、成品率低；6、制作成本高。
因此，现有技术存在缺陷，需要改进。
发明内容
本发明的目的在于提供一种共面电极模拟光电探测器芯片，其具有具有低失真、低暗电流、高线性度、高响应度、高可靠性等特点。
本发明的另一目的在于提供一种共面电极模拟光电探测器芯片的制作方法，制作工艺简单，成品率高，且利用该方法制作得到的共面电极模拟光电探测器芯片具有低失真、低暗电流、高线性度、高响应度、高可靠性等特点。
本发明的技术方案如下：本发明提供一种共面电极模拟光电探测器芯片，包括：外延片以及形成于所述外延片背面的欧姆接触层；所述外延片包括：衬底，形成于所述衬底上的缓冲层，形成于所述缓冲层上的吸收层，形成于所述吸收层上的过渡层，形成于所述过渡层上的顶层，形成于所述顶层上的钝化层，形成于所述吸收层、过渡层与顶层中的掺杂光敏区，形成于所述吸收层、过渡层、与顶层与钝化层中的限制沟，形成于所述掺杂光敏区上的增透过渡薄膜层，形成于所述掺杂光敏区与钝化层上的P型电极金属层，形成于所述限制沟与钝化层上的N型电极金属层；所述顶层为n型至少三元以上的III-V族顶层；所述掺杂光敏区呈圆形，所述限制沟呈半圆环形，且所述限制沟围绕所述掺杂光敏区设置。
所述衬底为自掺Fe n型InP半导体衬底，所述缓冲层为n型InP缓冲层，所述吸收层为i型InGaAs吸收层，所述过渡层为n型InP过渡层，所述钝化层为氮化硅钝化层或二氧化硅钝化层。
所述掺杂光敏区为Zn掺杂或Ge掺杂。
所述顶层为n型InGaAs顶层或n型InGaAsP顶层。
所述掺杂光敏区边界与限制沟边界相距L1，其取值范围3um＜L1＜10um，所述限制沟宽度L2，其取值范围15um＜L2＜30um。
本发明还提供一种共面电极模拟光电探测器芯片的制作方法，包括以下步骤：
步骤101、提供一衬底，采用有机金属化学气相沉积法在所述衬底上依次生长缓冲层、吸收层、过渡层及顶层；
步骤102、采用等离子体增强化学气相沉积法在所述顶层上形成一钝化层，并采用光刻和湿法腐蚀或RIE刻蚀工艺在所述钝化层上形成一圆形扩散区；
步骤103、采用Zn扩散工艺或Ge扩散工艺在所述扩散区处形成一掺杂光敏区，所述掺杂光敏区延伸至所述吸收层，再采用等离子体增强化学气相沉积法在所述掺杂光敏区上形成一增透过渡薄膜层；
步骤104、采用等离子体增强化学气相沉积法工艺在表面形成一扩散区保护膜，采用光刻和湿法腐蚀或RIE刻蚀工艺在所述扩散区保护膜上形成一半圆环形的N型沟，采用湿法腐蚀工艺在该N型沟处腐蚀形成一限制沟，所述限制沟延伸至吸收层；
步骤105、采用热蒸发或电子束蒸发工艺，并结合光刻和湿法腐蚀工艺在所述限制沟和扩散区保护膜上形成N型电极金属层；采用光刻和湿法腐蚀或RIE刻蚀工艺在该扩散区保护膜上制作用于与所述掺杂光敏区接触的接触孔，之后采用热蒸发或电子束蒸发工艺，并结合光刻和湿法腐蚀工艺在接触孔和该扩散区保护膜上形成P型电极金属层；（最后这个扩散区保护膜是怎么去掉的？）
步骤106、采用芯片背面减薄工艺将芯片厚度减薄至180um至220之间，并对芯片背面进行抛光处理，采用热蒸发或电子束蒸发工艺在芯片背面形成一欧姆接触层。
所述衬底为自掺Fe n型InP半导体衬底，所述缓冲层为n型InP缓冲层，所述吸收层为i型InGaAs吸收层，所述过渡层为n型InP过渡层，所述钝化层为氮化硅钝化层或二氧化硅钝化层。
所述掺杂光敏区为Zn掺杂或Ge掺杂。
所述顶层为n型InGaAs顶层或n型InGaAsP顶层。
所述掺杂光敏区边界与限制沟边界相距L1，其取值范围3um＜L1＜10um，所述限制沟宽度L2，其取值范围15um＜L2＜30um。
采用上述方案，本发明的共面电极模拟光电探测器芯片及其制作方法，制作工艺简单，成品率高，通过1次扩散工艺同时形成完全相同的两个背靠背的PN结，这样当正负电极焊盘上加上规定的反向偏置电压时，就会形成两个完全相同的对管，从而达到消除整个芯片失真的目的；N型电极金属层和P型电极金属层位于芯片的同一面，有利于降低芯片的分布参数，提高芯片带宽；该模拟光电探测器芯片还具有低失真、优越的频响特性、低暗电流、高线性度、高响应度等特点。
附图说明
图1为本发明共面电极模拟光电探测器芯片的俯视图。
图2为图1中A-A线的剖视图。
图3为本发明共面电极模拟光电探测器芯片中掺杂光敏区与限制沟的位置关系示意图。
图4为本发明共面电极模拟光电探测器芯片的制作方法流程图。
具体实施方式
以下结合附图和具体实施例，对本发明进行详细说明。
请参阅图1至图3，本发明提供一种共面电极模拟光电探测器芯片，包括：外延片20以及形成于所述外延片20背面的欧姆接触层10。所述外延片20包括：衬底1，形成于所述衬底1上的缓冲层2，形成于所述缓冲层2上的吸收层3，形成于所述吸收层3上的过渡层4，形成于所述过渡层4上的顶层5，形成于所述顶层5上的钝化层6，形成于所述吸收层3、过渡层4与顶层5中的掺杂光敏区30，形成于所述吸收层3、过渡层4、顶层5与钝化层6中的限制沟40，形成于所述掺杂光敏区30上的增透过渡薄膜层8，形成于所述掺杂光敏区30与钝化层6上的P型电极金属层9，形成于所述限制沟40与钝化层6上的N型电极金属层7。所述掺杂光敏区30呈圆形，所述限制沟40呈半圆环形，且所述限制沟40围绕所述掺杂光敏区30设置。
所述衬底1为自掺Fe n型InP半导体衬底，所述缓冲层2为n型InP缓冲层，所述吸收层3为i型InGaAs吸收层，所述过渡层4为n型InP过渡层，所述钝化层6为氮化硅（SiNx）钝化层或二氧化硅（SiO2）钝化层。所述顶层5为n型至少三元以上的III-V族顶层，具体的，所述顶层5为n型InGaAs顶层或n型InGaAsP顶层。所述掺杂光敏区30为Zn掺杂或Ge掺杂，具体通过开管或闭管或有机金属化学气相沉积法（MOCVD）扩散而形成。
所述共面电极模拟光电探测器芯片还包括：采用热蒸发或电子束蒸发工艺，并结合光刻和湿法腐蚀工艺在钝化层6上形成正、负电极焊盘32、31。所述正电极焊盘32与P型电极金属层9连接，所述负电极焊盘31与N型电极金属层7连接。所述正电极焊盘32由钛（Ti）、铂（Pt）、铬（Cr）和金（Au）中一种或几种构成，所述N电极焊盘31由金构成。所述P型电极金属层9和N型电极金属层7采用热蒸发或电子束（e-beam）蒸发工艺，并结合光刻和湿法腐蚀工艺来形成。
请参阅图3，所述限制沟40通过选择性的干法刻蚀法或光刻、腐蚀法形成。所述掺杂光敏区30边界与限制沟40边界相距L1，其取值范围3um＜L1＜10um，所述限制沟40宽度L2，其取值范围15um＜L2＜30um。
请参阅图1至图4，本发明还提供一种共面电极模拟光电探测器芯片的制作方法，包括以下步骤：
步骤101、提供一衬底1，采用有机金属化学气相沉积法在所述衬底1上依次生长缓冲层2、吸收层3、过渡层4及顶层5。
所述衬底1为自掺Fe n型InP半导体衬底，所述缓冲层2为n型InP缓冲层，所述吸收层3为i型InGaAs吸收层，所述过渡层4为n型InP过渡层，所述顶层5为n型至少三元以上的III-V族顶层，具体的，所述顶层5为n型InGaAs顶层或n型InGaAsP顶层。
步骤102、采用等离子体增强化学气相沉积法（PECVD）在所述顶层5上形成一钝化层6，并采用光刻和湿法腐蚀或RIE刻蚀工艺在所述钝化层6上形成一圆形扩散区。
所述钝化层6为氮化硅（SiNx）钝化层或二氧化硅（SiO2）钝化层。
所述圆形扩散区的直径大于50um且小于52um。
步骤103、采用Zn扩散工艺或Ge扩散工艺在所述扩散区处形成一掺杂光敏区30，所述掺杂光敏区30延伸至所述吸收层3，再采用等离子体增强化学气相沉积法在所述掺杂光敏区30上形成一增透过渡薄膜层8。
步骤104、采用等离子体增强化学气相沉积法工艺在表面形成一扩散区保护膜，采用光刻和湿法腐蚀或RIE刻蚀工艺在所述扩散区保护膜上形成一半圆环形的N型沟，采用湿法腐蚀工艺在该N型沟处腐蚀形成一限制沟40，所述限制沟40延伸至吸收层。
所述扩散区保护膜的厚度大于0.3um。所述掺杂光敏区30边界与限制沟40边界相距L1，其取值范围3um＜L1＜10um，所述限制沟40宽度L2，其取值范围15um＜L2＜30um。
步骤105、采用热蒸发或电子束蒸发工艺，并结合光刻和湿法腐蚀工艺在所述限制沟40和扩散区保护膜上形成N型电极金属层7；采用光刻和湿法腐蚀或RIE刻蚀工艺在该扩散区保护膜上制作用于与所述掺杂光敏区接触的接触孔，之后采用热蒸发或电子束蒸发工艺，并结合光刻和湿法腐蚀工艺在接触孔和该扩散区保护膜上形成P型电极金属层9。
该步骤还包括采用热蒸发或电子束蒸发工艺，并结合光刻和湿法腐蚀工艺在钝化层6上形成正、负电极焊盘32、31，所述正电极焊盘32与P型电极金属层9连接，所述负电极焊盘31与N型电极金属层31连接。所述正电极焊盘由钛（Ti）、铂（Pt）、铬（Cr）和金（Au）中一种或几种构成，所述N电极焊盘由金构成。
步骤106、采用芯片背面减薄工艺将芯片厚度减薄至180um至220之间，并对芯片背面进行抛光处理，采用热蒸发或电子束蒸发工艺在芯片背面形成一欧姆接触层10。
综上所述，本发明提供一种共面电极模拟光电探测器芯片及其制作方法，制作工艺简单，成品率高，通过1次扩散工艺同时形成完全相同的两个背靠背的PN结，这样当正负电极焊盘上加上规定的反向偏置电压时，就会形成两个完全相同的对管，从而达到消除整个芯片失真的目的；N型电极金属层和P型电极金属层位于芯片的同一面，有利于降低芯片的分布参数，提高芯片带宽；该模拟光电探测器芯片还具有低失真、优越的频响特性、低暗电流、高线性度、高响应度等特点。
以上仅为本发明的较佳实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种共面电极模拟光电探测器芯片，其特征在于，包括：外延片以及形成于所述外延片背面的欧姆接触层；所述外延片包括：衬底，形成于所述衬底上的缓冲层，形成于所述缓冲层上的吸收层，形成于所述吸收层上的过渡层，形成于所述过渡层上的顶层，形成于所述顶层上的钝化层，形成于所述吸收层、过渡层与顶层中的掺杂光敏区，形成于所述吸收层、过渡层、顶层与钝化层中的限制沟，形成于所述掺杂光敏区上的增透过渡薄膜层，形成于所述掺杂光敏区与钝化层上的P型电极金属层，形成于所述限制沟与钝化层上的N型电极金属层；所述顶层为n型至少三元以上的III-V族顶层；所述掺杂光敏区呈圆形，所述限制沟呈半圆环形，且所述限制沟围绕所述掺杂光敏区设置。
2.根据权利要求1所述的共面电极模拟光电探测器芯片，其特征在于，所述衬底为自掺Fe n型InP半导体衬底，所述缓冲层为n型InP缓冲层，所述吸收层为i型InGaAs吸收层，所述过渡层为n型InP过渡层，所述钝化层为氮化硅钝化层或二氧化硅钝化层。
3.根据权利要求1所述的共面电极模拟光电探测器芯片，其特征在于，所述掺杂光敏区为Zn掺杂或Ge掺杂。
4.根据权利要求1所述的共面电极模拟光电探测器芯片，其特征在于，所述顶层为n型InGaAs顶层或n型InGaAsP顶层。
5.根据权利要求1所述的共面电极模拟光电探测器芯片，其特征在于，所述掺杂光敏区边界与限制沟边界相距L1，其取值范围3um＜L1＜10um，所述限制沟宽度L2，其取值范围15um＜L2＜30um。
6.一种共面电极模拟光电探测器芯片的制作方法，其特征在于，包括以下步骤：
步骤101、提供一衬底，采用有机金属化学气相沉积法在所述衬底上依次生长缓冲层、吸收层、过渡层及顶层；
步骤102、采用等离子体增强化学气相沉积法在所述顶层上形成一钝化层，并采用光刻和湿法腐蚀或RIE刻蚀工艺在所述钝化层上形成一圆形扩散区；
步骤103、采用Zn扩散工艺或Ge扩散工艺在所述扩散区处形成一掺杂光敏区，所述掺杂光敏区延伸至所述吸收层，再采用等离子体增强化学气相沉积法在所述掺杂光敏区上形成一增透过渡薄膜层；
步骤104、采用等离子体增强化学气相沉积法工艺在表面形成一扩散区保护膜，采用光刻和湿法腐蚀或RIE刻蚀工艺在所述扩散区保护膜上形成一半圆环形的N型沟，采用湿法腐蚀工艺在该N型沟处腐蚀形成一限制沟，所述限制沟延伸至吸收层；
步骤105、采用热蒸发或电子束蒸发工艺，并结合光刻和湿法腐蚀工艺在所述限制沟和扩散区保护膜上形成N型电极金属层；采用光刻和湿法腐蚀或RIE刻蚀工艺在该扩散区保护膜上制作用于与所述掺杂光敏区接触的接触孔，之后采用热蒸发或电子束蒸发工艺，并结合光刻和湿法腐蚀工艺在接触孔和该扩散区保护膜上形成P型电极金属层；
步骤106、采用芯片背面减薄工艺将芯片厚度减薄至180um至220之间，并对芯片背面进行抛光处理，采用热蒸发或电子束蒸发工艺在芯片背面形成一欧姆接触层。
7.根据权利要求6所述的共面电极模拟光电探测器芯片的制作方法，其特征在于，所述衬底为自掺Fe n型InP半导体衬底，所述缓冲层为n型InP缓冲层，所述吸收层为i型InGaAs吸收层，所述过渡层为n型InP过渡层，所述钝化层为氮化硅钝化层或二氧化硅钝化层。
8.根据权利要求6所述的共面电极模拟光电探测器芯片的制作方法，其特征在于，所述掺杂光敏区为Zn掺杂或Ge掺杂。
9.根据权利要求6所述的共面电极模拟光电探测器芯片的制作方法，其特征在于，所述顶层为n型InGaAs顶层或n型InGaAsP顶层。
10.根据权利要求6所述的共面电极模拟光电探测器芯片的制作方法，其特征在于，所述掺杂光敏区边界与限制沟边界相距L1，其取值范围3um＜L1＜10um，所述限制沟宽度L2，其取值范围15um＜L2＜30um。
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