KR101066604B1 - 아발란치 포토 다이오드의 제조 방법 - Google Patents

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Abstract

고속 광 통신에 적합한 아발란치 포토 다이오드의 제조 방법은 다음과 같다. 우선, 제1 도전형 기판의 전면(全面)에 차례로 제1 도전형 버퍼층, 광 흡수층, 그레이딩층, 제1 도전형 전기장 조절층 및 제1 도전형 증폭층을 형성한다. 다음, 제1 도전형 증폭층을 식각하여 제2 폭을 갖는 제2 리세스부와, 제2 리세스부로부터 연장되고 제2 폭보다 작은 제1 폭을 갖는 제1 리세스부를 포함하는 리세스 영역을 형성한다. 다음, 리세스 영역에 제2 도전형 확산 물질을 제공하고 제2 도전형 증폭층으로 확산시켜 제2 도전형 확산층을 형성한다. 다음, 제1 도전형 증폭층 상에 제2 도전형 확산층과 연결되는 제2 도전형 전극을 형성한 후, 제1 도전형 기판의 후면에 제1 도전형 전극을 형성하여 아발란치 포토 다이오드를 제조한다.

Description

아발란치 포토 다이오드의 제조 방법{METHOD OF FABRICATING AVALANCHE PHOTODIODE}
본 발명은 아발란치 포토 다이오드의 제조 방법에 관한 것으로, 더욱 상세하게는 고속 광 통신에 적합한 아발란치 포토 다이오드의 제조 방법에 관한 것이다.
본 발명은 지식경제부 및 정보통신연구진흥원의 IT성장동력기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2008-S-008-01, 과제명: FTTH 고도화 광부품 기술개발].
증가하고 있는 정보 통신량을 만족시키기 위해 대용량, 초고속의 정보 통신 체계가 요구되고 있다. 기간망에서는 수 십 기가 대역을 기본 전송량으로 하여 총 전송 용량이 수 백 또는 수 테라에 이를 것으로 예상하고 있다. 이 경우 수신 감도가 높은 광 검출기를 이용하면 광 증폭기를 사용하지 않고 좋은 전송 품질을 유지할 수가 있다. 이때 광 수신을 위해 사용되는 광 수신 소자가 아발란치 광 검출 소자이다. 아발란치 광 검출 소자는 구조 및 제작의 신뢰성을 보장하기 어려워 상당히 고가에 상용화되어 있는 실정이다.
일반적인 아발란치 광 검출기는 핀(pin) 소자에 비하여 그 구조가 복잡하여 제작 방법이 까다롭고, 신뢰성 보장을 위해 평면형(planar type)으로 제작되고 있다. 이런 평면형 구조는 패턴이 된 부분에만 P형 불순물(p-type impurity)을 주입하는 확산 공정을 이용함으로써, 원하지 않는 접합 곡률(junction curvature)에 의한 프리 브레이크다운(pre breakdown) 또는 모서리 항복(edge breakdown)이 발생한다. 이를 억제하기 위해 가드링(guard ring) 구조가 많이 제안되고 있다.
일반적인 아발란치 포토 다이오드는 n-InP 기판 위에 n-InGaAs 광흡수층, n-InGaAsP 그레이딩층, n-InP 전기장 조절층, n-InP 증폭층, p-InP 확산층, 절연층, P형 전극, N형 전극 및 가드링을 포함한다. 아발란치 포토 다이오드는 리세스(recess) 에칭 후 형성된 p-InP 확산층과 가드링을 통해 n-InP 증폭층과 p-InP 확산층의 접합 부분을 통해 높은 전기장을 유지할 수 있고, 완만한 접합 계면에 의해 전계 집중 현상을 완화시킬 수 있다. 그러나, 일반적인 아발란치 포토 다이오드는 가드링의 사용으로 소자 설계가 어렵고, 가드링을 형성하기 위한 공정이 추가되어 제조 비용이 증가하였다.
본 발명이 해결하고자 하는 과제는 가드링 없이 접합 계면의 곡률을 완화시켜 모서리 항복을 줄일 수 있는 아발란치 포토 다이오드의 제조 방법을 제공하는 것이다.
상술한 과제를 해결하기 위하여, 본 발명의 일 실시 예에 따른 아발란치 포 토 다이오드의 제조 방법은 다음과 같다. 우선, 제1 도전형 기판의 전면(全面)에 차례로 제1 도전형 버퍼층, 광 흡수층, 그레이딩층, 제1 도전형 전기장 조절층 및 제1 도전형 증폭층을 형성한다. 다음, 상기 제1 도전형 증폭층을 식각하여 제2 폭을 갖는 제2 리세스부와, 상기 제2 리세스부로부터 연장되고 상기 제2 폭보다 작은 제1 폭을 갖는 제1 리세스부를 포함하는 리세스 영역을 형성한다. 다음, 상기 리세스 영역에 제2 도전형 확산 물질을 제공하고 상기 제2 도전형 증폭층으로 확산시켜 제2 도전형 확산층을 형성한다. 다음, 상기 제1 도전형 증폭층 상에 상기 제2 도전형 확산층과 연결되는 제2 도전형 전극을 형성한 후, 상기 제1 도전형 기판의 후면에 제1 도전형 전극을 형성하여 아발란치 포토 다이오드를 제조한다.
본 발명의 일 실시 예에 따르면, 상기 리세스 영역을 형성할 때, 상기 제1 도전형 증폭층 상에 제1 폭을 갖는 제1 마스크 패턴을 형성하고, 상기 제1 마스크 패턴을 마스크로 상기 제1 도전형 증폭층을 식각하여 예비 리세스부를 형성한다. 이어서, 상기 제1 마스크 패턴을 식각하여 상기 제1 폭보다 넓은 상기 제2 폭을 갖는 제2 마스크 패턴을 형성하여 상기 제1 도전형 증폭층의 상부면을 노출하고, 상기 제2 마스크 패턴을 마스크로 상기 예비 리세스부의 상기 제1 도전형 증폭층을 식각한다.
본 발명의 일 실시 예에 따르면, 상기 제2 도전형 확산층을 형성할 때, 상기 제1 리세스부, 상기 제2 리세스부 및 상기 제2 마스크 패턴 상에 ZnP를 증착한 후, 상기 ZnP에 열처리를 수행한다.
본 발명의 일 실시 예에 따르면, 상기 제2 도전형 확산층은 상기 제1 리세스 부와 상기 제2 리세스부에 의해 상기 제1 도전형 증폭층과의 접합 계면이 복수의 곡률을 이루도록 형성된다.
상술한 과제를 해결하기 위하여, 본 발명의 다른 실시 예에 따른 아발란치 포토 다이오드의 제조 방법은 다음과 같다. 우선, 제1 도전형 기판의 전면(全面)에 차례로 제1 도전형 버퍼층, 광 흡수층, 그레이딩층, 제1 도전형 전기장 조절층 및 제1 도전형 증폭층을 형성한다. 다음, 상기 제1 도전형 증폭층을 식각하여 제2 폭을 갖는 제2 리세스부와, 상기 제2 리세스부로부터 연장되고 상기 제2 폭보다 작은 제1 폭을 갖는 제1 리세스부를 포함하는 리세스 영역을 형성한다. 다음, 상기 리세스 영역에 제2 도전형 확산 물질을 제공하고 상기 제2 도전형 증폭층으로 확산시켜 제2 도전형 확산층을 형성한다. 다음, 상기 리세스 영역에 제2 도전형 전극을 형성하고, 상기 제1 도전형 기판의 후면에 입광부와 제1 도전형 전극을 형성하여 아발란치 포토 다이오드를 제조한다.
본 발명의 다른 실시 예에 따르면, 상기 제1 도전형 전극을 형성할 때, 상기 제1 도전형 기판의 후면에 절연층을 형성하고 상기 절연층을 식각하여 입광부를 형성하고, 상기 제1 도전형 기판과 상기 입광부 상에 제1 도전형 전극을 형성한다. 이때, 상기 입광부는 상기 제2 도전형 전극의 수직으로 아래에 형성된다.
상술한 아발란치 포토 다이오드의 제조 방법에 따르면, 제1 도전형 증폭층과 제2 도전형 확산층의 접합 계면에 복수의 곡률이 이루어져, 제1 도전형 증폭층의 가장 자리에서 등전위선이 완만하게 생성된다. 이에 따라, 아발란치 포토 다이오드 는 가드링 없이 제1 도전형 증폭층의 가장 자리에서 모서리 항복과 같은 현상을 극복하고, 제1 도전형 증폭층의 중앙 부분에서 원활한 증폭 이득을 얻을 수 있다. 또한, 아발란치 포토 다이오드의 설계시 가드링 부분을 제외할 수 있어 설계가 용이해지고, 소자의 크기가 축소될 수 있어 경제적인 이점이 있다.
이하에서는 첨부된 도면들을 참조하여 본 발명에 대한 실시 예를 상세하게 설명한다. 상술한 본 발명이 해결하고자 하는 과제, 과제 해결 수단, 및 효과는 첨부된 도면과 관련된 실시 예들을 통해서 용이하게 이해될 것이다. 각 도면은 명확한 설명을 위해 일부가 간략하거나 과장되게 표현되었다. 각 도면의 구성 요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 부호를 가지도록 도시되었음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시 예에 따른 전방 입사형 아발란치 포토 다이오드를 나타내는 단면도이다.
도 1을 참조하면, n+-InP 기판(101)의 전면(全面)에 n-InP 버퍼층(미도시), 약 0.5㎛ ~ 약 0.8㎛의 두께를 갖는 n-InGaAs 광 흡수층(102), 여러층으로 적층된 도핑되지 않은 n-InGaAsP 그레이딩층(103), 약 3.0 ~ 약 3.45×1017으로 도핑된 n-InP 전기장 조절층(104) 및 약 3.5㎛ ~ 약 4.5㎛의 두께를 갖는 n--InP 증폭층(105) 으로 구성된 웨이퍼 상에 공간적으로 제한된 pn접합을 갖는 p+-InP 확산층(130), n--InP 증폭층(105)을 절연시키는 절연층(140), p+-InP 확산층(130)에 연결된 P형 전극(150) 및 n+-InP 기판(101)의 후면에 배치된 N형 전극(160)을 포함한다.
n-InGaAs 광 흡수층(102)은 도핑하지 않기 때문에 n-type이며 예컨대, 수 Gbps 속도인 고속 광 통신을 위해 약 0.5㎛ ~ 약 0.8㎛의 두께를 갖는다. n-InGaAs 광 흡수층(102)의 두께가 약 0.8㎛를 초과하게 되면, 고속 광 통신에 적합하지 못하다.
n-InP 전기장 조절층(104)과 p+-InP 확산층(130)의 사이에는 매우 큰 전기장이 인가되며, 아발란치 증폭이 일어나는 영역이므로 활성 영역이라고 부르며, 활성 영역의 직경은 통상 약 20㎛ ~ 약 100㎛로 형성된다. 활성 영역의 두께(예컨대, 증폭층의 폭으로 도 1에서 n-InP 전기장 조절층(104)과 p+-InP 확산층(130)의 중앙 부분 사이의 거리)는 약 0.15㎛ ~ 약 0.6㎛일 경우 우수한 특성을 가질 수 있다. 여기서, 증폭층의 폭은 얇을수록 아발란치 포토 다이오드의 이득폭 제조(gain-bandwidth product) 특성이 좋아지게 되는데, 증폭층의 두께가 약 0.15㎛ 이하가 되는 경우에는 아발란치 포토 다이오드의 전기장 조절을 위한 제조 조건이 까다로워진다.
p+-InP 확산층(130)은 제1 리세스부(113)와 제2 리세스부(117)에 의해 n-- InP 증폭층(105)과의 접합 계면인 A부분에서 복수의 곡률을 이룬다. p+-InP 확산층(130)은 복수의 곡률로 인해 서로 다른 확산 거리를 가지며, 제1 리세스부(113)에서 절연층(140)과 인접한 곡률까지의 확산 거리가 제1 리세스부(113)에서 p+-InP 확산층(130)의 중앙부와 인접한 곡률까지의 확산 거리보다 약 50nm ~ 약 500nm 길게 이루어질 수 있다.
이러한 아발란치 포토 다이오드를 제조하는 방법은 도 2a 내지 도 2j를 통해 살펴본다.
도 2a 내지 도 2j는 본 발명의 일 실시 예에 따른 아발란치 포토 다이오드의 제조 방법을 나타내는 단면도들이다. 도 2a 내지 도 2j를 참조하여 전방 입사형 아발란치 포토 다이오드의 제조 방법은 상세하게 설명한다.
우선, 도 2a에 도시된 바와 같이 n+-InP 기판(201)의 전면(全面)에 n-InP 버퍼층(미도시), 약 0.5㎛ ~ 약 0.8㎛의 두께를 갖는 n-InGaAs 광 흡수층(202), 여러층으로 적층된 도핑되지 않은 n-InGaAsP 그레이딩층(203), 약 3.0 ~ 약 3.45×1017으로 도핑된 n-InP 전기장 조절층(204) 및 약 3.5㎛ ~ 약 4.5㎛의 두께를 갖는 n--InP 증폭층(205)을 유기 금속 증착법(Metal-Organic Chemical Vapor Deposition: MOCVD) 또는 입자빔 성장법(Molecular Beam Epitaxy: MBE) 등의 방법으로 차례로 성장시켜 에피탁시(epitaxy) 웨이퍼를 형성한다.
이어서, 도 2b에 도시된 바와 같이 n--InP 증폭층(205)의 위에 제1 절연층을 증착하고, 제1 절연층의 일부를 에칭하여 제1 마스크 패턴(211)을 형성한다. 제1 절연층은 질화실리콘(SiNx)일 수 있다. 예컨대, 제1 절연층 위에 포토 레지스트(Photo Resist: 이하 PR)를 증착하고, 제1 마스크 패턴(211)를 형성하기 위한 영역을 노광시킨 후 현상하여 PR 마스크를 형성한다. 그리고, C2F6에 O2가스를 첨가한 반응 가스로 제1 절연층(210)을 에칭하여 제1 마스크 패턴(211)을 형성한 후 PR 마스크를 제거한다.
다음, 도 2c에 도시된 바와 같이 제1 마스크 패턴(211)를 마스크로 n--InP 증폭층(205)을 리세스(recess) 에칭하여 제1 리세스부(213)를 형성한다. 여기서, 제1 리세스부(213)는 예컨대, 반응성 이온 에칭(Reactive Ion Etching: 이하, RIE) 방법으로 n--InP 증폭층(205)을 약 50nm ~ 약 150nm의 깊이로 에칭하여 형성한다. 제1 리세스부(213)는 제1 폭을 가지며, 예비 리세스부의 역할을 담당할 수 있다.
다음, 도 2d에 도시된 바와 같이 제1 리세스부(213)와 인접한 제1 마스크 패턴(211)의 일부를 에칭하여 n--InP 증폭층(205)의 상부면을 노출하는 제2 마스크 패턴(215)을 형성한다. 제2 마스크 패턴(215)을 형성하는 방법은 제1 마스크 패턴(211)을 형성하는 방법과 동일하므로 생략한다. 제2 마스크 패턴(215)은 제1 폭보다 더 넓은 제2 폭을 갖는다.
다음, 도 2e에 도시된 바와 같이 제2 마스크 패턴(215)를 마스크로 n--InP 증폭층(205)을 리세스 에칭하여 제1 리세스부(213) 및 제2 리세스부(217)를 포함하는 리세스 영역을 형성한다. 제2 리세스부(217)는 제1 리세스부(213)보다 얕게 형성되어 제1 리세스부(213)와 단차를 이룬다. 예컨대, RIE 방법을 이용하여 제2 마스크 패턴(215)에 의해 노출된 n--InP 증폭층(205)을 약 100nm ~ 약 200nm의 깊이로 식각하여 제1 리세스부(213)와 단차를 이루는 제2 리세스부(217)를 형성한다. 제2 리세스부(217)는 제1 폭보다 더 넓은 제2 폭을 갖는다. 여기서, 제2 폭과 제1 폭의 차이는 약 1.0㎛ ~ 약 5.0㎛이다. 폭의 차이가 약 5.0㎛ 보다 커지면, 아발란치 포토 다이오드에서 모서리 항복이 발생할 수 있다. 또한, 폭의 차이가 약 1.0㎛ 보다 작으면, 제1 리세스부(213)와 제2 리세스부(217)를 형성하는 효과가 미미해진다.
다음, 도 2f에 도시된 바와 같이 확산 공정으로 n--InP 증폭층(205)에 p+-inP 확산층(230)을 형성한다. 구체적으로, 제1 리세스부(213)와 제2 리세스부(217)에 열증착(thermal evaporator) 장비를 이용하여 ZnP를 증착한 후, 그 위에 산화실리콘을 증착하여 약 400℃ ~ 약 550℃에서 약 10분 ~ 약 30분간 열처리를 수행한다. 이후, 확산된 Zn의 안정화를 위해 활성화(activation) 공정을 수행한다. 이때, 이전의 산화실리콘과 ZnP는 제거한 후 새로운 산화실리콘을 증착하고, 약 400℃ ~ 약 550℃에서 약 10분 ~ 약 30분간 활성화를 수행한다. n--InP 증폭층(205)과 p+-inP 확산층(230)의 접합 계면인 A부분에서는 제1 리세스부(213)와 제2 리세스부(217)에 의해 복수의 곡률(예컨대, 두 개의 곡률)이 형성된다. n--InP 증폭 층(205)은 일측 가장 자리에서 제1 절연층(210)과 인접한 p+-inP 확산층(230)의 측면부까지의 거리가 일측 가장 자리에서 p+-inP 확산층(230)의 중앙부까지의 거리보다 약 50nm ~ 약 500nm 짧다. 즉, p+-inP 확산층(230)은 중앙부의 확산 깊이가 제1 절연층(210)과 인접한 측면부의 확산 깊이보다 약 50nm ~ 약 500nm 얕게 형성된다. 따라서, n--InP 증폭층(205)과 p+-inP 확산층(230)의 접합 계면인 A부분에서는 측면부에서의 등전위선이 종래의 리세스 에칭 한번으로 만들어진 아발란치 포토 다이오드에 비해 더 완만하게 생겨서 모서리 항복의 형성을 억제할 수 있다.
다음, 도 2g에 도시된 바와 같이 제1 절연층(210)을 제거한다. 확산 공정이 이루어진 후, 제1 절연층(210)과, 활성화 공정을 통해 제1 절연층(210)의 위에 형성된 산화실리콘층(미도시)을 모두 제거한다.
다음, 도 2h에 도시된 바와 같이 제2 절연층(240)을 형성하고, p+-inP 확산층(230)의 일부를 노출시키는 제3 패턴 마스크(245)를 형성한다. 제2 절연층(240)은 제1 절연층(210)이 제거된 n--InP 증폭층(205) 위에 제1 절연층(210)과 동일하게 질화실리콘(SiNx)을 증착하여 형성한다. 이어서, 제2 절연층(240) 위에 PR을 증착하고, p+-inP 확산층(230)을 에칭하고 싶은 부분과 중첩되는 부분을 노광한 후 현상한다. 이후, 제2 절연층(240)을 에칭하여 p+-inP 확산층(230)의 두 부분을 노출시키는 제3 패턴 마스크(245)를 형성한다.
다음, 도 2i에 도시된 바와 같이 제3 패턴 마스크(245)를 통해 p+-inP 확산층(230)과 연결되는 P형 전극(250)을 형성한다. P형 전극(250)은 제2 절연층(240)의 위와 제3 패턴 마스크(245)에 p-metal을 증착한 후, p+-inP 확산층(230)과 연결되는 두 부분이 남도록 패터닝하여 형성한다.
다음, 도 2j에 도시된 바와 같이 n+-InP 기판(201)의 후면에 N형 전극(260)을 형성한다. N형 전극(260)은 n+-InP 기판(201)의 후면을 약 100㎛ ~ 약 150㎛의 두께만큼 래핑(lapping) 및 폴리싱(polishing)한 후, n-metal을 증착하여 형성한다.
상술한 본 발명의 일 실시 예에 따른 아발란치 포토 다이오드의 제조 방법에 따르면, n--InP 증폭층(205)과 p+-inP 확산층(230)의 접합 계면에 복수의 곡률이 이루어져, n--InP 증폭층(205)의 가장 자리에서 등전위선이 완만하게 생성된다. 이에 따라, 아발란치 포토 다이오드는 전방으로 입사되는 광을 감지하여 가드링 없이 n--InP 증폭층(205)의 가장 자리에서 모서리 항복과 같은 현상을 극복하고, n--InP 증폭층(205)의 중앙 부분에서 원활한 증폭 이득을 얻을 수 있다. 또한, 아발란치 포토 다이오드의 설계시 가드링 부분을 제외할 수 있어 설계가 용이해지고, 소자의 크기가 축소될 수 있어 경제적인 이점이 있다.
도 3a 내지 도 3d는 본 발명의 다른 실시 예에 따른 아발란치 포토 다이오드 의 제조 방법을 나타내는 단면도들이다. 도 3a 내지 도 3d를 참조하여 후방 입사형 아발란치 포토 다이오드의 제조 방법을 상세하게 설명한다.
여기서는, 본 발명의 다른 실시 예에 따른 아발란치 포토 다이오드의 제조 방법이 도 2a 내지 도 2f와 동일한 공정을 진행하므로, 설명의 편의를 위해 중복되는 도면 및 설명을 생략하고, 도 2f와 동일한 도 3a부터 설명하도록 한다.
도 3a에 도시된 바와 같이 확산 공정을 n--InP 증폭층(305)에 p+-inP 확산층(330)을 형성한다. 확산 공정에 대한 상세한 설명은 도 2f를 참조하여 서술된 설명과 동일하므로 생략한다.
다음, 도 3b에 도시된 바와 같이 n--InP 증폭층(305)과 연결되는 P형 전극(340)을 형성한다. P형 전극(340)은 제1 절연층(310)의 위에 PR을 증착하고, 제1 절연층(310)과 도 3a에 도시된 제1 리세스부(313) 및 제2 리세스부(317)의 위에 p-metal을 증착한 후, 제1 절연층(310) 위의 PR과 p-metal을 제거하여 형성한다.
다음, 도 3c에 도시된 바와 같이 n+-InP 기판(301)의 후면에 광이 입사되는 입광부(350)를 형성한다. 구체적으로, n+-InP 기판(301)의 후면을 약 100㎛ ~ 약 150㎛의 두께만큼 래핑 및 폴리싱하고, 질화실리콘(SiNx)과 PR을 차례로 증착한다. 여기서, 제2 절연층을 P형 전극(340)의 수직으로 바로 아래에 형성하기 위해 PR을 노광 및 현상 공정으로 P형 전극(340)에 대응되는 영역만큼 남기고 나머지는 제거한다. 이후, PR이 없는 부분의 제2 절연층을 에칭하여 P형 전극의 수직으로 바로 아래에 입광부(350)를 형성한다. 도 3c에는 PR을 도시하지 않았지만, 입광부(350) 상에 PR이 위치한다.
다음, 도 3d에 도시된 바와 같이 n+-InP 기판(301)의 후면에 N형 전극(360)을 형성한다. N형 전극(360)은 n+-InP 기판(301)의 후면과, 입광부(350) 위에 형성된 PR 위에 n-metal을 증착한 후, PR을 제거함으로써, 입광부(350)를 사이에 두고 형성된다.
상술한 본 발명의 다른 실시 예에 따른 아발란치 포토 다이오드의 제조 방법에 따르면, 후방으로 입사하는 광을 감지하고, 가드링 없이 n--InP 증폭층의 가장 자리에서 모서리 항복과 같은 현상을 극복하여 n--InP 증폭층의 중앙 부분에서 원활한 증폭 이득을 얻을 수 있는 후방 입사형 아발란치 포토 다이오드를 제조할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위 에 포함되는 것으로 해석되어야 할 것이다.
도 1은 본 발명의 일 실시 예에 따른 전방 입사형 아발란치 포토 다이오드를 나타내는 단면도이다.
도 2a 내지 도 2j는 본 발명의 일 실시 예에 따른 아발란치 포토 다이오드의 제조 방법을 나타내는 단면도들이다.
도 3a 내지 도 3d는 본 발명의 다른 실시 예에 따른 아발란치 포토 다이오드의 제조 방법을 나타내는 단면도들이다.
*도면의 주요 부분에 대한 부호의 설명*
101,201,301: n+-InP 기판
102,202,302: n-InGaAs 흡수층
103,203,303: InGaAsP 그레이딩층
104,204,304: n-InP 전기장 조절층
105,205,305: n-InP 증폭층
130,230,330: p+-InP 확산층
150,250,340: P형 전극
160,260,360: N형 전극
213, 313: 제1 리세스부
217, 317: 제2 리세스부

Claims (9)

  1. 제1 도전형 기판의 전면(全面)에 차례로 제1 도전형 버퍼층, 광 흡수층, 그레이딩층, 제1 도전형 전기장 조절층 및 제1 도전형 증폭층을 형성하는 단계;
    상기 제1 도전형 증폭층을 식각하여 제2 폭을 갖는 제2 리세스부와, 상기 제2 리세스부로부터 연장되고 상기 제2 폭보다 작은 제1 폭을 갖는 제1 리세스부를 포함하는 리세스 영역을 형성하는 단계;
    상기 리세스 영역에 제2 도전형 확산 물질을 제공하고 상기 제2 도전형 증폭층으로 확산시켜 제2 도전형 확산층을 형성하는 단계;
    상기 제1 도전형 증폭층 상에 상기 제2 도전형 확산층과 연결되는 제2 도전형 전극을 형성하는 단계; 및
    상기 제1 도전형 기판의 후면에 제1 도전형 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 아발란치 포토 다이오드의 제조 방법.
  2. 제1 항에 있어서, 상기 리세스 영역을 형성하는 단계는,
    상기 제1 도전형 증폭층 상에 제1 폭을 갖는 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴을 마스크로 상기 제1 도전형 증폭층을 식각하여 예비 리세스부를 형성하는 단계;
    상기 제1 마스크 패턴을 식각하여 상기 제1 폭보다 넓은 상기 제2 폭을 갖는 제2 마스크 패턴을 형성하여 상기 제1 도전형 증폭층의 상부면을 노출하는 단계; 및
    상기 제2 마스크 패턴을 마스크로 상기 예비 리세스부의 상기 제1 도전형 증폭층을 식각하는 단계를 포함하는 것을 특징으로 하는 아발란치 포토 다이오드의 제조 방법.
  3. 제2 항에 있어서, 상기 제2 도전형 확산층을 형성하는 단계는,
    상기 제1 리세스부, 상기 제2 리세스부 및 상기 제2 마스크 패턴 상에 ZnP를 증착하는 단계; 및
    상기 ZnP에 열처리를 수행하는 단계를 포함하는 것을 특징으로 하는 아발란치 포토 다이오드의 제조 방법.
  4. 제1 항에 있어서,
    상기 제2 도전형 확산층은 상기 제1 리세스부와 상기 제2 리세스부에 의해 상기 제1 도전형 증폭층과의 접합 계면이 복수의 곡률을 이루도록 형성되는 것을 특징으로 하는 아발란치 포토 다이오드의 제조 방법.
  5. 제1 도전형 기판의 전면(全面)에 차례로 제1 도전형 버퍼층, 광 흡수층, 그레이딩층, 제1 도전형 전기장 조절층 및 제1 도전형 증폭층을 형성하는 단계;
    상기 제1 도전형 증폭층을 식각하여 제2 폭을 갖는 제2 리세스부 보다 작은 제1 폭을 갖는 제1 리세스부를 포함하는 리세스 영역을 형성하는 단계;
    상기 리세스 영역에 제2 도전형 확산 물질을 제공하고 상기 제1 도전형 증폭층으로 확산시켜 제2 도전형 확산층을 형성하는 단계;
    상기 리세스 영역에 제2 도전형 전극을 형성하는 단계; 및
    상기 제1 도전형 기판의 후면에 입광부와 제1 도전형 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 아발란치 포토 다이오드의 제조 방법.
  6. 제5 항에 있어서, 상기 리세스 영역을 형성하는 단계는,
    상기 제1 도전형 증폭층 상에 제1 폭을 갖는 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴을 마스크로 상기 제1 도전형 증폭층을 식각하여 예비 리세스부를 형성하는 단계;
    상기 제1 마스크 패턴을 식각하여 상기 제1 폭보다 넓은 상기 제2 폭을 갖는 제2 마스크 패턴을 형성하여 상기 제1 도전형 증폭층의 상부면을 노출하는 단계; 및
    상기 제2 마스크 패턴을 마스크로 상기 예비 리세스부의 상기 제1 도전형 증폭층을 식각하는 단계를 포함하는 것을 특징으로 하는 아발란치 포토 다이오드의 제조 방법.
  7. 제6 항에 있어서, 상기 제2 도전형 확산층을 형성하는 단계는,
    상기 제1 리세스부, 상기 제2 리세스부 및 상기 제2 마스크 패턴 상에 ZnP를 증착하는 단계; 및
    상기 ZnP에 열처리를 수행하는 단계를 포함하는 것을 특징으로 하는 아발란치 포토 다이오드의 제조 방법.
  8. 제5 항에 있어서, 상기 제1 도전형 전극을 형성하는 단계는,
    상기 제1 도전형 기판의 후면에 절연층을 형성하고 상기 절연층을 식각하여 입광부를 형성하는 단계; 및
    상기 제1 도전형 기판과 상기 입광부 상에 제1 도전형 전극을 형성하는 단계를 포함하며,
    상기 입광부는 상기 제2 도전형 전극의 수직으로 아래에 형성되는 것을 특징으로 하는 아발란치 포토 다이오드의 제조 방법.
  9. 제5 항에 있어서,
    상기 제2 도전형 확산층은 상기 제1 리세스부와 상기 제2 리세스부에 의해 상기 제1 도전형 증폭층과의 접합 계면이 복수의 곡률을 이루도록 형성되는 것을 특징으로 하는 아발란치 포토 다이오드의 제조 방법.
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