JPH0832097A - 受光素子の製造方法 - Google Patents
受光素子の製造方法Info
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- JPH0832097A JPH0832097A JP6158381A JP15838194A JPH0832097A JP H0832097 A JPH0832097 A JP H0832097A JP 6158381 A JP6158381 A JP 6158381A JP 15838194 A JP15838194 A JP 15838194A JP H0832097 A JPH0832097 A JP H0832097A
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Abstract
(57)【要約】
【目的】光入射によるｐ-ｉ-ｎ接合の外側周辺領域での
キャリア発生に起因する高周波応答特性の低下を抑制し
た受光素子。 【構成】ＩｎＰ基板１００上に高濃度ｎ型ＩｎＰ層１０
１,低濃度ＩｎＧａＡs層１０２、及び低濃度ＩｎＰ層１
０３を、順次、エピタキシャル成長する。次にリング形
状の絶縁膜マスク１０４を形成し低濃度ＩｎＰ層１０３
に選択的に高濃度ｐ型層１０５を形成する。次いで、リ
ング形状の絶縁膜マスク１０４の内側開孔部を覆うよう
にレジストマスク１０６を形成する。その後、リング形
状の絶縁膜マスク１０４とレジストマスク１０６を用い
て低濃度ＩｎＰ層１０３及び低濃度ＩｎＧａＡｓ層１０
２をエッチングして受光部用のメサ１０７を形成する。
キャリア発生に起因する高周波応答特性の低下を抑制し
た受光素子。 【構成】ＩｎＰ基板１００上に高濃度ｎ型ＩｎＰ層１０
１,低濃度ＩｎＧａＡs層１０２、及び低濃度ＩｎＰ層１
０３を、順次、エピタキシャル成長する。次にリング形
状の絶縁膜マスク１０４を形成し低濃度ＩｎＰ層１０３
に選択的に高濃度ｐ型層１０５を形成する。次いで、リ
ング形状の絶縁膜マスク１０４の内側開孔部を覆うよう
にレジストマスク１０６を形成する。その後、リング形
状の絶縁膜マスク１０４とレジストマスク１０６を用い
て低濃度ＩｎＰ層１０３及び低濃度ＩｎＧａＡｓ層１０
２をエッチングして受光部用のメサ１０７を形成する。
Description
【０００１】
【産業上の利用分野】本発明は高速光伝送・通信用受光
素子及びその製造方法に係り、特に、暗電流が小さく、
且つ高速応答性に優れた受光素子及びその製造方法に関
する。
素子及びその製造方法に係り、特に、暗電流が小さく、
且つ高速応答性に優れた受光素子及びその製造方法に関
する。
【０００２】
【従来の技術】光ファイバを用いた光伝送用の受信側の
デバイスとしてＩｎＧａＡｓ／ＩｎＰ系のｐ-ｉ-ｎフォ
トダイオード（ｐｉｎ−ＰＤ）、特に、アレイ状に配置
されたｐｉｎ−ＰＤが並列伝送用デバイスとして注目さ
れている。フォトダイオードの一例として、例えば、電
子情報通信学会技術研究報告、第９２巻、第４５６号
（１９９３年）、１９頁−２４頁に記載されているよう
に、波長１.３μｍ の信号光に応答するＩｎＧａＡｓ／
ＩｎＰ系のｐ-ｉ-ｎ ＰＤアレイが開発・実用化されて
いる。受光素子はプレーナ・メサ構造であり、図１２に
示すように受光部用のメサ径は、選択的なｐ型不純物の
導入により形成したｐ-ｉ-ｎ接合径より大きくしてい
る。これにより、暗電流及び光クロストークの小さいデ
バイス特性を実現している。
デバイスとしてＩｎＧａＡｓ／ＩｎＰ系のｐ-ｉ-ｎフォ
トダイオード（ｐｉｎ−ＰＤ）、特に、アレイ状に配置
されたｐｉｎ−ＰＤが並列伝送用デバイスとして注目さ
れている。フォトダイオードの一例として、例えば、電
子情報通信学会技術研究報告、第９２巻、第４５６号
（１９９３年）、１９頁−２４頁に記載されているよう
に、波長１.３μｍ の信号光に応答するＩｎＧａＡｓ／
ＩｎＰ系のｐ-ｉ-ｎ ＰＤアレイが開発・実用化されて
いる。受光素子はプレーナ・メサ構造であり、図１２に
示すように受光部用のメサ径は、選択的なｐ型不純物の
導入により形成したｐ-ｉ-ｎ接合径より大きくしてい
る。これにより、暗電流及び光クロストークの小さいデ
バイス特性を実現している。
【０００３】
【発明が解決しようとする課題】上述したプレーナ・メ
サ型ｐ-ｉ-ｎ ＰＤでは、メサ径をｐ-ｉ-ｎ接合径より
大きくしているため、ｐ-ｉ-ｎ接合の外側周辺領域でも
光入射によりキャリアが発生する。この場合、キャリア
は拡散、或いは、弱いドリフト電界により低速で移動す
るためｐ-ｉ-ｎ ＰＤの高周波応答性を劣化させる要因
となる。上述した従来の技術ではメサ径とｐ-ｉ-ｎ接合
径の配置はリソグラフィによる各々のマスク形成により
決まる。そのため、メサ径とｐ-ｉ-ｎ接合径間の距離は
リソグラフィの合わせ精度を考慮し大きくする必要があ
る。
サ型ｐ-ｉ-ｎ ＰＤでは、メサ径をｐ-ｉ-ｎ接合径より
大きくしているため、ｐ-ｉ-ｎ接合の外側周辺領域でも
光入射によりキャリアが発生する。この場合、キャリア
は拡散、或いは、弱いドリフト電界により低速で移動す
るためｐ-ｉ-ｎ ＰＤの高周波応答性を劣化させる要因
となる。上述した従来の技術ではメサ径とｐ-ｉ-ｎ接合
径の配置はリソグラフィによる各々のマスク形成により
決まる。そのため、メサ径とｐ-ｉ-ｎ接合径間の距離は
リソグラフィの合わせ精度を考慮し大きくする必要があ
る。
【０００４】
【課題を解決するための手段】プレーナ・メサ型ｐ-ｉ-
ｎ ＰＤを以下の工程により製造する。まず、ＩｎＰ基
板上に高濃度ｎ型ＩｎＰ層,低濃度ＩｎＧａＡｓ層,低濃
度ＩｎＰ層をエピタキシャル成長する。次いで、リング
形状の第１のマスクを用いて前記低濃度ＩｎＰ層に対し
て選択的にｐ型ドーパントの導入を行い高濃度ｐ型Ｉｎ
Ｐ層を形成する。その後、リング形状の第１のマスクの
内側開孔部を覆う第２のマスクを形成する。前記リング
形状の第１のマスク及び第２のマスクを用いて前記高濃
度ｐ型ＩｎＰ層の外側周辺領域の低濃度ＩｎＰ層及び低
濃度ＩｎＧａＡｓ層部をエッチングする。
ｎ ＰＤを以下の工程により製造する。まず、ＩｎＰ基
板上に高濃度ｎ型ＩｎＰ層,低濃度ＩｎＧａＡｓ層,低濃
度ＩｎＰ層をエピタキシャル成長する。次いで、リング
形状の第１のマスクを用いて前記低濃度ＩｎＰ層に対し
て選択的にｐ型ドーパントの導入を行い高濃度ｐ型Ｉｎ
Ｐ層を形成する。その後、リング形状の第１のマスクの
内側開孔部を覆う第２のマスクを形成する。前記リング
形状の第１のマスク及び第２のマスクを用いて前記高濃
度ｐ型ＩｎＰ層の外側周辺領域の低濃度ＩｎＰ層及び低
濃度ＩｎＧａＡｓ層部をエッチングする。
【０００５】
【作用】本発明では、一度のリソグラフィ工程で形成し
たリング形状の第１のマスクを用いてｐ型不純物の導入
を行いｐ-ｉ-ｎ接合を形成する。その後、リング形状の
第１のマスクと内側開孔部を覆う第２のマスクを用いて
メサ形成を行う。つまり、ｐ-ｉ-ｎ接合位置とメサの位
置関係はリング形状の第１のマスクのパターンにより決
まる。配置関係はリソグラフィの合わせ精度によらずパ
ターン設計により制御できる。従って、メサ径とｐ-ｉ-
ｎ接合径間の距離を精度良く短縮・設定することによ
り、ｐ-ｉ-ｎ接合の外側周辺領域を必要最小限に縮小す
ることが可能になる。
たリング形状の第１のマスクを用いてｐ型不純物の導入
を行いｐ-ｉ-ｎ接合を形成する。その後、リング形状の
第１のマスクと内側開孔部を覆う第２のマスクを用いて
メサ形成を行う。つまり、ｐ-ｉ-ｎ接合位置とメサの位
置関係はリング形状の第１のマスクのパターンにより決
まる。配置関係はリソグラフィの合わせ精度によらずパ
ターン設計により制御できる。従って、メサ径とｐ-ｉ-
ｎ接合径間の距離を精度良く短縮・設定することによ
り、ｐ-ｉ-ｎ接合の外側周辺領域を必要最小限に縮小す
ることが可能になる。
【０００６】
（実施例１）本発明の一実施例を図１，図２に示す工程
図を用いて説明する。ＩｎＰ基板１００上に高濃度ｎ型
ＩｎＰ層１０１，低濃度ＩｎＧａＡｓ層１０２、及び低
濃度ＩｎＰ層１０３を、順次、エピタキシャル成長する
（図１ａ）。次に、通常のＣＶＤ技術，リソグラフィ技
術、及びエッチング技術によりリング形状の絶縁膜マス
ク１０４を形成する（図１ｂ）。次いで、リング形状の
絶縁膜マスク１０４を用いて低濃度ＩｎＰ層１０３にｐ
型不純物であるＺｎの導入を行い高濃度ｐ型層１０５を
形成する（図１ｃ）。次いで、リング形状の絶縁膜マス
ク１０４の内側開孔部を覆うようにレジストマスク１０
６を形成する（図１ｄ）。
図を用いて説明する。ＩｎＰ基板１００上に高濃度ｎ型
ＩｎＰ層１０１，低濃度ＩｎＧａＡｓ層１０２、及び低
濃度ＩｎＰ層１０３を、順次、エピタキシャル成長する
（図１ａ）。次に、通常のＣＶＤ技術，リソグラフィ技
術、及びエッチング技術によりリング形状の絶縁膜マス
ク１０４を形成する（図１ｂ）。次いで、リング形状の
絶縁膜マスク１０４を用いて低濃度ＩｎＰ層１０３にｐ
型不純物であるＺｎの導入を行い高濃度ｐ型層１０５を
形成する（図１ｃ）。次いで、リング形状の絶縁膜マス
ク１０４の内側開孔部を覆うようにレジストマスク１０
６を形成する（図１ｄ）。
【０００７】その後、リング形状の絶縁膜マスク１０４
とレジストマスク１０６を用いて低濃度ＩｎＰ層１０３
及び低濃度ＩｎＧａＡｓ層１０２をエッチングしてメサ
１０７を形成する（図２ａ）。次いで、通常のリフトオ
フ技術を用いて高濃度ｐ型層１０５上にリング形状のｐ
型電極１０８を形成し、ＩｎＰ基板１００の裏面にｎ型
電極１０９を蒸着法により形成する（図２ｂ）。その
後、リング形状のｐ型電極１０８の内側に反射防止膜１
１０を形成する（図２ｃ）。
とレジストマスク１０６を用いて低濃度ＩｎＰ層１０３
及び低濃度ＩｎＧａＡｓ層１０２をエッチングしてメサ
１０７を形成する（図２ａ）。次いで、通常のリフトオ
フ技術を用いて高濃度ｐ型層１０５上にリング形状のｐ
型電極１０８を形成し、ＩｎＰ基板１００の裏面にｎ型
電極１０９を蒸着法により形成する（図２ｂ）。その
後、リング形状のｐ型電極１０８の内側に反射防止膜１
１０を形成する（図２ｃ）。
【０００８】本実施例では、ｐ-ｉ-ｎ接合径はリング形
状の絶縁膜マスク１０４の内側開孔部径とｐ型不純物の
横方向への拡がりにより決まり、メサ１０７の径はリン
グ形状の絶縁膜マスク１０４の外径とサイドエッチング
量により決まる。これらの関係はリソグラフィの合わせ
精度による変動がなく設計が可能であるため、ｐ-ｉ-ｎ
接合径とメサ径間の距離を精度良く制御できる。これに
より、低寄生容量で高速応答性が優れ、暗電流の少ない
受光素子の製造が可能になる。
状の絶縁膜マスク１０４の内側開孔部径とｐ型不純物の
横方向への拡がりにより決まり、メサ１０７の径はリン
グ形状の絶縁膜マスク１０４の外径とサイドエッチング
量により決まる。これらの関係はリソグラフィの合わせ
精度による変動がなく設計が可能であるため、ｐ-ｉ-ｎ
接合径とメサ径間の距離を精度良く制御できる。これに
より、低寄生容量で高速応答性が優れ、暗電流の少ない
受光素子の製造が可能になる。
【０００９】また、本実施例ではｐ−ＩｎＰ／ｉ−Ｉｎ
ＧａＡｓ／ｎ−ＩｎＰ構造によるｐ-ｉ-ｎ ＰＤを採り
上げたが、ｐ−ＩnＧaＡsＰ／ｐ−ＩｎＰ／ｉ−ＩnＧa
Ａs／ｎ−ＩｎＰ構造或いはｐ−ＩｎＧａＡｓ／ｉ−Ｉ
ｎＧａＡｓ／ｎ−ＩｎＰ構造を用いても同様の受光素子
が得られる。
ＧａＡｓ／ｎ−ＩｎＰ構造によるｐ-ｉ-ｎ ＰＤを採り
上げたが、ｐ−ＩnＧaＡsＰ／ｐ−ＩｎＰ／ｉ−ＩnＧa
Ａs／ｎ−ＩｎＰ構造或いはｐ−ＩｎＧａＡｓ／ｉ−Ｉ
ｎＧａＡｓ／ｎ−ＩｎＰ構造を用いても同様の受光素子
が得られる。
【００１０】（実施例２）本発明の一実施例を図３ない
し図５に示す工程図を用いて説明する。ＩｎＰ基板２０
０上に高濃度ｎ型ＩｎＰ層２０１，低濃度ＩｎＧａＡｓ
層２０２、及び低濃度ＩｎＰ層２０３を順次エピタキシ
ャル成長する（図３ａ）。次に、通常のＣＶＤ技術，リ
ソグラフィ技術、及びエッチング技術によりリング形状
の絶縁膜マスク２０４を形成する（図３ｂ）。次いで、
リング形状の絶縁膜マスク２０４を用いて低濃度ＩｎＰ
層２０３にｐ型不純物であるＺｎの導入を行い高濃度ｐ
型層２０５を形成する(図３ｃ）。次にＷＳｉ等の金属
膜２０６を堆積する(図３ｄ）。
し図５に示す工程図を用いて説明する。ＩｎＰ基板２０
０上に高濃度ｎ型ＩｎＰ層２０１，低濃度ＩｎＧａＡｓ
層２０２、及び低濃度ＩｎＰ層２０３を順次エピタキシ
ャル成長する（図３ａ）。次に、通常のＣＶＤ技術，リ
ソグラフィ技術、及びエッチング技術によりリング形状
の絶縁膜マスク２０４を形成する（図３ｂ）。次いで、
リング形状の絶縁膜マスク２０４を用いて低濃度ＩｎＰ
層２０３にｐ型不純物であるＺｎの導入を行い高濃度ｐ
型層２０５を形成する(図３ｃ）。次にＷＳｉ等の金属
膜２０６を堆積する(図３ｄ）。
【００１１】次いでＲＩＥ法により金属膜２０６をエッ
チバックすることにより絶縁膜マスク２０４に対して自
己整合的に側壁金属膜２０７を形成する（図４ａ）。次
いで、リング形状の絶縁膜マスク２０４の内側開孔部を
覆うようにレジストマスク２０８を形成する（図４
ｂ）。その後、リング形状の絶縁膜マスク２０４とレジ
ストマスク２０８を用いて低濃度ＩｎＰ層２０３及び低
濃度ＩｎＧａＡｓ層202をエッチングしてメサ２０９を
形成する（図４ｃ）。引き続き、レジストマスク２０８
を用いて絶縁膜マスク２０４の外側の側壁金属膜２０７
及び絶縁膜マスク２０４をウェットエッチングにより、
順次、除去する。これにより高濃度ｐ型層２０５上のみ
に側壁金属膜２０７が残る（図４ｄ）。
チバックすることにより絶縁膜マスク２０４に対して自
己整合的に側壁金属膜２０７を形成する（図４ａ）。次
いで、リング形状の絶縁膜マスク２０４の内側開孔部を
覆うようにレジストマスク２０８を形成する（図４
ｂ）。その後、リング形状の絶縁膜マスク２０４とレジ
ストマスク２０８を用いて低濃度ＩｎＰ層２０３及び低
濃度ＩｎＧａＡｓ層202をエッチングしてメサ２０９を
形成する（図４ｃ）。引き続き、レジストマスク２０８
を用いて絶縁膜マスク２０４の外側の側壁金属膜２０７
及び絶縁膜マスク２０４をウェットエッチングにより、
順次、除去する。これにより高濃度ｐ型層２０５上のみ
に側壁金属膜２０７が残る（図４ｄ）。
【００１２】次いで、ＩｎＰ基板２００の裏面にｎ型電
極２１０を蒸着法により形成する（図５ａ）。その後、
高濃度ｐ型層２０５上の側壁金属膜２０７の内側に反射
防止膜２１１を形成する（図５ｂ）。
極２１０を蒸着法により形成する（図５ａ）。その後、
高濃度ｐ型層２０５上の側壁金属膜２０７の内側に反射
防止膜２１１を形成する（図５ｂ）。
【００１３】本実施例では、リング形状の絶縁膜マスク
２０４の内側に自己整合的に形成した側壁金属膜２０７
がｐ型電極となるため、ｐ型電極形成でリソグラフィの
合わせが不要になる。
２０４の内側に自己整合的に形成した側壁金属膜２０７
がｐ型電極となるため、ｐ型電極形成でリソグラフィの
合わせが不要になる。
【００１４】（実施例３）本発明の一実施例を図６，図
７に示す工程図を用いて説明する。ＩｎＰ基板３００上
に高濃度ｎ型ＩｎＰ層３０１，低濃度ＩｎＧａＡｓ層３
０２、及び低濃度ＩｎＰ層３０３を順次エピタキシャル
成長する（図６ａ）。次に、通常のスパッタ技術，リソ
グラフィ技術、及びエッチング技術によりリング形状の
金属膜マスク３０４を形成する（図６ｂ）。ここでは金
属膜マスク３０４の材料としてＷＳiを用いた。次い
で、リング形状の金属膜マスク３０４を用いて低濃度Ｉ
nＰ層３０３にｐ型不純物であるＺｎの導入を行い高濃
度ｐ型層３０５を形成する（図６ｃ）。次いで、リング
形状の金属膜マスク３０４の内側開孔部を覆うようにレ
ジストマスク３０６を形成する（図６ｄ）。
７に示す工程図を用いて説明する。ＩｎＰ基板３００上
に高濃度ｎ型ＩｎＰ層３０１，低濃度ＩｎＧａＡｓ層３
０２、及び低濃度ＩｎＰ層３０３を順次エピタキシャル
成長する（図６ａ）。次に、通常のスパッタ技術，リソ
グラフィ技術、及びエッチング技術によりリング形状の
金属膜マスク３０４を形成する（図６ｂ）。ここでは金
属膜マスク３０４の材料としてＷＳiを用いた。次い
で、リング形状の金属膜マスク３０４を用いて低濃度Ｉ
nＰ層３０３にｐ型不純物であるＺｎの導入を行い高濃
度ｐ型層３０５を形成する（図６ｃ）。次いで、リング
形状の金属膜マスク３０４の内側開孔部を覆うようにレ
ジストマスク３０６を形成する（図６ｄ）。
【００１５】その後、リング形状の金属膜マスク３０４
とレジストマスク３０６を用いて低濃度ＩｎＰ層３０３
及び低濃度ＩｎＧａＡｓ層３０２をエッチングしてメサ
307を形成する（図７ａ）。次いで、ＩｎＰ基板３００
の裏面にｎ型電極３０８を蒸着法により形成する（図７
ｂ）。その後、リング形状の金属膜マスク３０４の内側
に反射防止膜３０９を形成する（図７ｃ）。
とレジストマスク３０６を用いて低濃度ＩｎＰ層３０３
及び低濃度ＩｎＧａＡｓ層３０２をエッチングしてメサ
307を形成する（図７ａ）。次いで、ＩｎＰ基板３００
の裏面にｎ型電極３０８を蒸着法により形成する（図７
ｂ）。その後、リング形状の金属膜マスク３０４の内側
に反射防止膜３０９を形成する（図７ｃ）。
【００１６】本実施例では、リング形状の金属膜マスク
３０４がｐ型不純物導入時のマスク，メサ形成時のマス
ク及びｐ型電極を兼ねているため製造工程が簡便にな
る。（実施例４）本発明の一実施例を図８，図９に示す
工程図を用いて説明する。ＩｎＰ基板４００上に高濃度
ｎ型ＩｎＰ層４０１，低濃度ＩｎＧａＡｓ層４０２、及
び低濃度ＩｎＰ層４０３を順次エピタキシャル成長する
(図８ａ)。次に、通常のＣＶＤ技術，リソグラフィ技
術、及びエッチング技術によりリング形状の絶縁膜マス
ク４０４を形成する(図８ｂ)。次いで、リング形状の絶
縁膜マスク４０４を用いて低濃度ＩｎＰ層４０３にｐ型
不純物であるＺｎの導入を行い高濃度ｐ型層４０５を形
成する（図８ｃ）。次いで、リング形状の絶縁膜マスク
４０４の内側開孔部を覆うようにレジストマスク４０６
を形成する（図８（ｄ））。
３０４がｐ型不純物導入時のマスク，メサ形成時のマス
ク及びｐ型電極を兼ねているため製造工程が簡便にな
る。（実施例４）本発明の一実施例を図８，図９に示す
工程図を用いて説明する。ＩｎＰ基板４００上に高濃度
ｎ型ＩｎＰ層４０１，低濃度ＩｎＧａＡｓ層４０２、及
び低濃度ＩｎＰ層４０３を順次エピタキシャル成長する
(図８ａ)。次に、通常のＣＶＤ技術，リソグラフィ技
術、及びエッチング技術によりリング形状の絶縁膜マス
ク４０４を形成する(図８ｂ)。次いで、リング形状の絶
縁膜マスク４０４を用いて低濃度ＩｎＰ層４０３にｐ型
不純物であるＺｎの導入を行い高濃度ｐ型層４０５を形
成する（図８ｃ）。次いで、リング形状の絶縁膜マスク
４０４の内側開孔部を覆うようにレジストマスク４０６
を形成する（図８（ｄ））。
【００１７】その後、リング形状の絶縁膜マスク４０４
とレジストマスク４０６を用いて低濃度ＩｎＰ層４０３
及び低濃度ＩｎＧａＡｓ層４０２をエッチングしてメサ
407を形成する（図９ａ）。次いで、通常のリフトオフ
技術を用いて高濃度ｐ型層４０５上にｐ型電極４０８を
形成し、高濃度ｎ型ＩｎＰ層４０１上にｎ型電極４０９
を形成する(図９ｂ)。次に、ＩｎＰ基板４００を裏面研
磨及び鏡面仕上げ処理を施した後ＩｎＰ基板４００の裏
面に反射防止膜４１０を形成する(図９ｃ)。
とレジストマスク４０６を用いて低濃度ＩｎＰ層４０３
及び低濃度ＩｎＧａＡｓ層４０２をエッチングしてメサ
407を形成する（図９ａ）。次いで、通常のリフトオフ
技術を用いて高濃度ｐ型層４０５上にｐ型電極４０８を
形成し、高濃度ｎ型ＩｎＰ層４０１上にｎ型電極４０９
を形成する(図９ｂ)。次に、ＩｎＰ基板４００を裏面研
磨及び鏡面仕上げ処理を施した後ＩｎＰ基板４００の裏
面に反射防止膜４１０を形成する(図９ｃ)。
【００１８】本実施例は基板裏面側より光が入射する裏
面入射型ｐ-ｉ-ｎ ＰＤに関するものであり、本構造で
はｐ-ｉ-ｎ接合径を小さく設計できるため高速応答に優
れた受光素子を提供できる。
面入射型ｐ-ｉ-ｎ ＰＤに関するものであり、本構造で
はｐ-ｉ-ｎ接合径を小さく設計できるため高速応答に優
れた受光素子を提供できる。
【００１９】また、本実施例ではｐ−ＩｎＰ／ｉ−Ｉｎ
ＧａＡｓ／ｎ−ＩｎＰ構造によるｐ-ｉ-ｎ ＰＤを採り
上げたが、ｐ−ＩnＧaＡsＰ／ｐ−ＩｎＰ／ｉ−ＩnＧa
Ａs／ｎ−ＩｎＰ構造或いはｐ−ＩｎＧａＡｓ／ｉ−Ｉ
ｎＧａＡｓ／ｎ−ＩｎＰ構造を用いても同様の受光素子
が得られる。
ＧａＡｓ／ｎ−ＩｎＰ構造によるｐ-ｉ-ｎ ＰＤを採り
上げたが、ｐ−ＩnＧaＡsＰ／ｐ−ＩｎＰ／ｉ−ＩnＧa
Ａs／ｎ−ＩｎＰ構造或いはｐ−ＩｎＧａＡｓ／ｉ−Ｉ
ｎＧａＡｓ／ｎ−ＩｎＰ構造を用いても同様の受光素子
が得られる。
【００２０】（実施例５）本発明の一実施例を図１０，
図１１に示す工程図を用いて説明する。ＩｎＰ基板５０
０上に高濃度ｎ型ＩｎＰ層５０１，低濃度ＩｎＧａＡｓ
層５０２、及び低濃度ＩｎＰ層５０３を順次エピタキシ
ャル成長する（図１０ａ）。次に、通常のＣＶＤ技術，
リソグラフィ技術、及びエッチング技術によりリング形
状の絶縁膜マスク５０４を形成する（図１０ｂ）。次い
で、リング形状の絶縁膜マスク504を用いて低濃度Ｉｎ
Ｐ層５０３にｐ型不純物であるＺｎの導入を行い高濃度
ｐ型層５０５を形成する（図１０ｃ）。次いで、リング
形状の絶縁膜マスク５０４の内側開孔部を覆うようにレ
ジストマスク５０６を形成する（図１０ｄ）。
図１１に示す工程図を用いて説明する。ＩｎＰ基板５０
０上に高濃度ｎ型ＩｎＰ層５０１，低濃度ＩｎＧａＡｓ
層５０２、及び低濃度ＩｎＰ層５０３を順次エピタキシ
ャル成長する（図１０ａ）。次に、通常のＣＶＤ技術，
リソグラフィ技術、及びエッチング技術によりリング形
状の絶縁膜マスク５０４を形成する（図１０ｂ）。次い
で、リング形状の絶縁膜マスク504を用いて低濃度Ｉｎ
Ｐ層５０３にｐ型不純物であるＺｎの導入を行い高濃度
ｐ型層５０５を形成する（図１０ｃ）。次いで、リング
形状の絶縁膜マスク５０４の内側開孔部を覆うようにレ
ジストマスク５０６を形成する（図１０ｄ）。
【００２１】その後、リング形状の絶縁膜マスク５０４
とレジストマスク５０６を用いてＦｅのイオン注入を行
い絶縁膜マスク５０４外側の低濃度ＩｎＰ層５０３及び
低濃度ＩｎＧａＡｓ層５０２に高抵抗層５０７を形成す
る（図１１ａ）。次いで、通常のリフトオフ技術を用い
て高濃度ｐ型層５０５上にリング形状のｐ型電極５０８
を形成し、ＩｎＰ基板５００の裏面にｎ型電極５０９を
蒸着法により形成する（図１１ｂ）。その後、リング形
状のｐ型電極５０８の内側に反射防止膜５１０を形成す
る（図１１ｃ）。
とレジストマスク５０６を用いてＦｅのイオン注入を行
い絶縁膜マスク５０４外側の低濃度ＩｎＰ層５０３及び
低濃度ＩｎＧａＡｓ層５０２に高抵抗層５０７を形成す
る（図１１ａ）。次いで、通常のリフトオフ技術を用い
て高濃度ｐ型層５０５上にリング形状のｐ型電極５０８
を形成し、ＩｎＰ基板５００の裏面にｎ型電極５０９を
蒸着法により形成する（図１１ｂ）。その後、リング形
状のｐ型電極５０８の内側に反射防止膜５１０を形成す
る（図１１ｃ）。
【００２２】本実施例では、イオン注入を用いて絶縁膜
マスク５０４外側の低濃度ＩｎＰ層５０３及び低濃度Ｉ
ｎＧａＡｓ層５０２に高抵抗層５０７を形成しているた
め素子表面が平坦である。このことは素子作製上、特に
リソグラフィ工程を容易にする。
マスク５０４外側の低濃度ＩｎＰ層５０３及び低濃度Ｉ
ｎＧａＡｓ層５０２に高抵抗層５０７を形成しているた
め素子表面が平坦である。このことは素子作製上、特に
リソグラフィ工程を容易にする。
【００２３】
【発明の効果】本発明によれば、暗電流が小さく、高周
波応答特性の優れたｐ-ｉ-ｎ型受光素子を提供すること
が可能になる。
波応答特性の優れたｐ-ｉ-ｎ型受光素子を提供すること
が可能になる。
【図１】本発明の実施例１の工程図。
【図２】本発明の実施例１の工程図。
【図３】本発明の実施例２の工程図。
【図４】本発明の実施例２の工程図。
【図５】本発明の実施例２の工程図。
【図６】本発明の実施例３の工程図。
【図７】本発明の実施例３の工程図。
【図８】本発明の実施例４の工程図。
【図９】本発明の実施例４の工程図。
【図１０】本発明の実施例５の工程図。
【図１１】本発明の実施例５の工程図。
【図１２】従来技術による素子の断面図。
１００…ＩｎＰ基板、１０１…高濃度ｎ型ＩnＰ層、１
０２…低濃度ＩnＧaＡs層、１０３…低濃度ＩｎＰ層、
１０４…絶縁膜マスク、１０５…高濃度ｐ型層、１０６
…レジストマスク，１０７…メサ、１０８…ｐ型電極、
１０９…ｎ型電極、１１０…反射防止膜。
０２…低濃度ＩnＧaＡs層、１０３…低濃度ＩｎＰ層、
１０４…絶縁膜マスク、１０５…高濃度ｐ型層、１０６
…レジストマスク，１０７…メサ、１０８…ｐ型電極、
１０９…ｎ型電極、１１０…反射防止膜。
Claims (5)
- 【請求項１】ＩｎＰ基板上に高濃度ｎ型ＩｎＰ層，低濃
度ＩｎＧａＡｓ層，低濃度ＩｎＰ層をエピタキシャル成
長する工程，リング形状の第１のマスクを用いて前記低
濃度ＩｎＰ層に対して選択的にｐ型ドーパントの導入を
行い高濃度ｐ型ＩｎＰ層を形成する工程，リング形状の
第１のマスクの内側開孔部を覆う第２のマスクを形成す
る工程，前記リング形状の第１のマスク及び第２のマス
クを用いて上記高濃度ｐ型ＩｎＰ層の外側周辺領域の低
濃度ＩｎＰ層及び低濃度ＩｎＧａＡｓ層部を高抵抗化す
る工程を含むことを特徴とする受光素子の製造方法。 - 【請求項２】請求項１において、前記高濃度ｐ型ＩｎＰ
層の外側周辺領域の低濃度ＩｎＰ層及び低濃度ＩｎＧａ
Ａｓ層部を高抵抗化する工程が、前記第１のマスク及び
前記第２のマスクを用いて前記低濃度ＩｎＰ層及び前記
低濃度ＩｎＧａＡｓ層部をエッチング除去する工程を含
む受光素子の製造方法。 - 【請求項３】請求項１において、前記高濃度ｐ型ＩｎＰ
層の外側周辺領域の前記低濃度InP層及び前記低濃度Ｉ
ｎＧａＡｓ層部を高抵抗化する工程が、前記第１のマス
ク及び前記第２のマスクを用いて前記低濃度ＩｎＰ層及
び前記低濃度ＩｎＧａＡｓ層部にイオン注入を施す工程
を含む受光素子の製造方法。 - 【請求項４】請求項２または３において、前記低濃度Ｉ
ｎＰ層上に形成された前記第１のマスクが絶縁膜により
形成されているメサ構造の受光素子の製造方法。 - 【請求項５】請求項２または３において、前記低濃度Ｉ
ｎＰ層上に前記第１のマスクが金属膜により形成されて
いるメサ構造の受光素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6158381A JPH0832097A (ja) | 1994-07-11 | 1994-07-11 | 受光素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6158381A JPH0832097A (ja) | 1994-07-11 | 1994-07-11 | 受光素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832097A true JPH0832097A (ja) | 1996-02-02 |
Family
ID=15670475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6158381A Pending JPH0832097A (ja) | 1994-07-11 | 1994-07-11 | 受光素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832097A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010094513A (ko) * | 2000-03-31 | 2001-11-01 | 윤종용 | 선택 영역 성장법을 이용한 도파로형 광 수신 소자의 제작방법 |
| US7687874B2 (en) | 2006-07-04 | 2010-03-30 | Opnext Japan, Inc. | Surface illuminated photodiode and optical receiver module |
-
1994
- 1994-07-11 JP JP6158381A patent/JPH0832097A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010094513A (ko) * | 2000-03-31 | 2001-11-01 | 윤종용 | 선택 영역 성장법을 이용한 도파로형 광 수신 소자의 제작방법 |
| US7687874B2 (en) | 2006-07-04 | 2010-03-30 | Opnext Japan, Inc. | Surface illuminated photodiode and optical receiver module |
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