JPH0951119A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0951119A JPH0951119A JP7203019A JP20301995A JPH0951119A JP H0951119 A JPH0951119 A JP H0951119A JP 7203019 A JP7203019 A JP 7203019A JP 20301995 A JP20301995 A JP 20301995A JP H0951119 A JPH0951119 A JP H0951119A
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Abstract
(57)【要約】
【課題】 ウェハ表面の受光領域を有機物等で汚染する
ことなく、暗電流の少ない受光素子を容易に製造するこ
とのできる半導体装置の製造方法を提供する。 【解決手段】 レジストパターンをマスクとしてＳｉＮ
膜５をエッチングし、さらにこのＳｉＮ膜５をマスクと
して、ｎ−ＩｎＧａＡｓコンタクト層４をエッチングし
て、アライメントマーク２１を形成する。この後、受光
領域２０のＳｉＮ膜５をエッチング除去して、この領域
にｐ型不純物であるＺｎを拡散させる。 【効果】 フォトリソグラフィをアライメントマーク２
１を用いたオートアライメントにより行うことができ、
アライメント作業の作業性が改善され、かつアライメン
ト精度が向上する。さらに、Ｚｎの拡散工程の前に、受
光領域２０のＳｉＮ膜５はエッチング除去されるため、
この領域のコンタクト層４の表面がレジスト等の残留有
機物により汚染されることがなく、暗電流が低減され
る。
ことなく、暗電流の少ない受光素子を容易に製造するこ
とのできる半導体装置の製造方法を提供する。 【解決手段】 レジストパターンをマスクとしてＳｉＮ
膜５をエッチングし、さらにこのＳｉＮ膜５をマスクと
して、ｎ−ＩｎＧａＡｓコンタクト層４をエッチングし
て、アライメントマーク２１を形成する。この後、受光
領域２０のＳｉＮ膜５をエッチング除去して、この領域
にｐ型不純物であるＺｎを拡散させる。 【効果】 フォトリソグラフィをアライメントマーク２
１を用いたオートアライメントにより行うことができ、
アライメント作業の作業性が改善され、かつアライメン
ト精度が向上する。さらに、Ｚｎの拡散工程の前に、受
光領域２０のＳｉＮ膜５はエッチング除去されるため、
この領域のコンタクト層４の表面がレジスト等の残留有
機物により汚染されることがなく、暗電流が低減され
る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に光通信等に使用する受光素子の製造
方法に関するものである。
造方法に関し、特に光通信等に使用する受光素子の製造
方法に関するものである。
【０００２】
【従来の技術】受光素子の一種であるフォトダイオード
（Photo Diode;以後ＰＤと略称する）の従来の製造方法
を図５に示す。まず、図５(b) に示すように、気相成長
法（ＶＰＥ，ＭＯＣＶＤ等）により、半導体（ｎ−Ｉｎ
Ｐ）基板１上にアンドープＩｎＧａＡｓ光吸収層２，ｎ
−ＩｎＰ窓層３，ｎ−ＩｎＧａＡｓコンタクト層４を結
晶成長させ、エピウェハ（構造ｎ−ｉ−ｎ+ 層）１００
を作製する。さらに、このエピウェハ１００の表面に、
拡散マスク用の絶縁膜であるＳｉＮ膜５を被着させた
後、フォトリソグラフィによってレジストパターンを形
成し、このレジストパターンをマスクとして、フォトダ
イオードの受光領域２０のＳｉＮ膜５をエッチングす
る。ただし、上記のｎ−は導電型がｎ型であることを表
す。（以下においても、同様の表記を用いる。なお、ｐ
−はｐ型を表す。）次に、図５(b) に示すように、Ｚｎ
の拡散源であるＺｎＯ膜６，及びこのＺｎ拡散源の分解
を防止するためのＳｉＯ2 膜７をスパッタにより全面に
被着させた後、加熱して、受光領域２０のＩｎＧａＡｓ
コンタクト層４，ＩｎＰ窓層３，及びＩｎＧａＡｓ光吸
収層２上層部分にＺｎを拡散させ、この拡散領域の導電
型をｎ型からｐ型に反転させる。次に、ＳｉＯ2 膜７，
ＺｎＯ膜６，及びＳｉＮ膜５をエッチング除去した後、
図５(c) に示すように、フォトリソグラフィによってレ
ジストパターンを形成し、このレジストパターンをマス
クとしてＩｎＧａＡｓコンタクト層４をエッチングする
ことにより、上記受光領域２０の周縁領域にのみ、上記
のＺｎ拡散によりｎ型からｐ型に導電型が反転したｐ+
−ＩｎＧａＡｓコンタクト層１４を残す。さらに、全面
に反射防止膜となるＳｉＮ膜９を被着させた後、フォト
リソグラフィによってレジストパターンを形成し、この
レジストパターンをマスクとして、上記コンタクト層１
４上のＳｉＮ膜９をエッチング除去する。最後に、上記
コンタクト層１４の表面及びこれに隣接するボンディン
グパッド部１１０に、ｐ側電極（表面電極）１０を形成
し、ＩｎＰ基板１の裏面には、ｎ側電極（裏面電極）１
１を形成する。
（Photo Diode;以後ＰＤと略称する）の従来の製造方法
を図５に示す。まず、図５(b) に示すように、気相成長
法（ＶＰＥ，ＭＯＣＶＤ等）により、半導体（ｎ−Ｉｎ
Ｐ）基板１上にアンドープＩｎＧａＡｓ光吸収層２，ｎ
−ＩｎＰ窓層３，ｎ−ＩｎＧａＡｓコンタクト層４を結
晶成長させ、エピウェハ（構造ｎ−ｉ−ｎ+ 層）１００
を作製する。さらに、このエピウェハ１００の表面に、
拡散マスク用の絶縁膜であるＳｉＮ膜５を被着させた
後、フォトリソグラフィによってレジストパターンを形
成し、このレジストパターンをマスクとして、フォトダ
イオードの受光領域２０のＳｉＮ膜５をエッチングす
る。ただし、上記のｎ−は導電型がｎ型であることを表
す。（以下においても、同様の表記を用いる。なお、ｐ
−はｐ型を表す。）次に、図５(b) に示すように、Ｚｎ
の拡散源であるＺｎＯ膜６，及びこのＺｎ拡散源の分解
を防止するためのＳｉＯ2 膜７をスパッタにより全面に
被着させた後、加熱して、受光領域２０のＩｎＧａＡｓ
コンタクト層４，ＩｎＰ窓層３，及びＩｎＧａＡｓ光吸
収層２上層部分にＺｎを拡散させ、この拡散領域の導電
型をｎ型からｐ型に反転させる。次に、ＳｉＯ2 膜７，
ＺｎＯ膜６，及びＳｉＮ膜５をエッチング除去した後、
図５(c) に示すように、フォトリソグラフィによってレ
ジストパターンを形成し、このレジストパターンをマス
クとしてＩｎＧａＡｓコンタクト層４をエッチングする
ことにより、上記受光領域２０の周縁領域にのみ、上記
のＺｎ拡散によりｎ型からｐ型に導電型が反転したｐ+
−ＩｎＧａＡｓコンタクト層１４を残す。さらに、全面
に反射防止膜となるＳｉＮ膜９を被着させた後、フォト
リソグラフィによってレジストパターンを形成し、この
レジストパターンをマスクとして、上記コンタクト層１
４上のＳｉＮ膜９をエッチング除去する。最後に、上記
コンタクト層１４の表面及びこれに隣接するボンディン
グパッド部１１０に、ｐ側電極（表面電極）１０を形成
し、ＩｎＰ基板１の裏面には、ｎ側電極（裏面電極）１
１を形成する。
【０００３】上記の工程により、ｐ−ｉ−ｎ構造（ｐ型
拡散領域−アンドープ光吸収層−ｎ型基板）を有するＰ
Ｄが作製される。一般に、このようなＰＤはプレーナタ
イプのｐ−ｉ−ｎ ＰＤと呼ばれる。このＰＤにおいて
は、上記ｐ側電極とｎ側電極の間に逆バイアス電圧を印
加することにより、上記光吸収層２に入射した光によっ
て生成された電子と正孔を電流の形で検出することがで
きる。
拡散領域−アンドープ光吸収層−ｎ型基板）を有するＰ
Ｄが作製される。一般に、このようなＰＤはプレーナタ
イプのｐ−ｉ−ｎ ＰＤと呼ばれる。このＰＤにおいて
は、上記ｐ側電極とｎ側電極の間に逆バイアス電圧を印
加することにより、上記光吸収層２に入射した光によっ
て生成された電子と正孔を電流の形で検出することがで
きる。
【０００４】ＰＤのような光検出器においては、光が入
射しない状態では電流が流れず、光の入射時にのみ、こ
の光によって発生した電子と正孔による電流が流れるこ
とが望ましい。しかし、実際には、光が入射しない状態
においても、暗電流と呼ばれる電流がある程度流れる。
この暗電流は、主に光吸収層２で発生する再結合電流
と、表面リーク電流とからなる。暗電流はＰＤの製造工
程に依存し、特に表面リーク電流は、ウェハ表面の有機
物等による汚染に非常に敏感である。
射しない状態では電流が流れず、光の入射時にのみ、こ
の光によって発生した電子と正孔による電流が流れるこ
とが望ましい。しかし、実際には、光が入射しない状態
においても、暗電流と呼ばれる電流がある程度流れる。
この暗電流は、主に光吸収層２で発生する再結合電流
と、表面リーク電流とからなる。暗電流はＰＤの製造工
程に依存し、特に表面リーク電流は、ウェハ表面の有機
物等による汚染に非常に敏感である。
【０００５】
【発明が解決しようとする課題】上記の従来のＰＤの製
造方法においては、Ｚｎ拡散工程以降のコンタクト層形
成工程，反射防止膜形成工程，表面電極形成工程におけ
るフォトリソグラフィは、拡散工程で形成したｐ型領域
８のパターンにフォトマスクを合わせる現物合わせ方式
で行われていた。しかしながら、近年ウェハサイズの大
口径化，特に円形化、またＰＤの高性能化，特に高速応
答対応に伴う受光領域径の縮小、さらに他の素子との集
積化に伴うパターンの微細化により、上記の現物合わせ
方式では、フォトリソグラフィにおける良好なパターン
の重ね合わせ精度を得ることは困難となっている。ま
た、ステッパ等の露光装置専用のアライメントマークと
して、上記のような拡散領域を使用することは不可能で
あるといった問題があった。
造方法においては、Ｚｎ拡散工程以降のコンタクト層形
成工程，反射防止膜形成工程，表面電極形成工程におけ
るフォトリソグラフィは、拡散工程で形成したｐ型領域
８のパターンにフォトマスクを合わせる現物合わせ方式
で行われていた。しかしながら、近年ウェハサイズの大
口径化，特に円形化、またＰＤの高性能化，特に高速応
答対応に伴う受光領域径の縮小、さらに他の素子との集
積化に伴うパターンの微細化により、上記の現物合わせ
方式では、フォトリソグラフィにおける良好なパターン
の重ね合わせ精度を得ることは困難となっている。ま
た、ステッパ等の露光装置専用のアライメントマークと
して、上記のような拡散領域を使用することは不可能で
あるといった問題があった。
【０００６】また、集積回路等の製造方法のように、最
初の工程でウェハ表面に露光装置専用のアライメントマ
ークをフォトリソグラフィとエッチングで形成した場
合、ウェハ表面がレジスト，現像液等の残留有機物によ
り汚染されてしまう。この後、ウェハ表面の全面に拡散
マスク用絶縁膜を被着させ、受光領域のこの絶縁膜をフ
ォトリソグラフィとエッチングにより除去し、ＺｎＯ膜
の被着，及びＺｎの拡散を行うが、このＺｎＯ膜の被着
の前に、十分に前処理（表面処理）を行ったとしても、
上記のウェハ表面の汚染を完全に除去することは困難で
ある。このウェハ表面の汚染により、前述のように表面
リーク電流が増加し、暗電流が増加するといった問題が
あった。
初の工程でウェハ表面に露光装置専用のアライメントマ
ークをフォトリソグラフィとエッチングで形成した場
合、ウェハ表面がレジスト，現像液等の残留有機物によ
り汚染されてしまう。この後、ウェハ表面の全面に拡散
マスク用絶縁膜を被着させ、受光領域のこの絶縁膜をフ
ォトリソグラフィとエッチングにより除去し、ＺｎＯ膜
の被着，及びＺｎの拡散を行うが、このＺｎＯ膜の被着
の前に、十分に前処理（表面処理）を行ったとしても、
上記のウェハ表面の汚染を完全に除去することは困難で
ある。このウェハ表面の汚染により、前述のように表面
リーク電流が増加し、暗電流が増加するといった問題が
あった。
【０００７】本発明は上記の問題に鑑みなされたもので
あり、ウェハ表面の受光領域を有機物等で汚染すること
なく、暗電流の少ない受光素子を容易に製造することの
できる半導体装置の製造方法を提供することを目的とす
る。
あり、ウェハ表面の受光領域を有機物等で汚染すること
なく、暗電流の少ない受光素子を容易に製造することの
できる半導体装置の製造方法を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】この発明（請求項１）に
かかる半導体装置の製造方法は、第１導電型の半導体基
板上に、アンドープの半導体からなる光吸収層、上記第
１導電型の半導体からなる窓層、上記第１導電型の半導
体からなるコンタクト層を順に成長させ、このコンタク
ト層上の全面に第１の絶縁膜を被着させる工程と、フォ
トリソグラフィによってレジストパターンを形成し、こ
のレジストパターンをマスクとして、以後の工程におけ
るフォトリソグラフィに用いるアライメントマークを形
成すべき領域の上記第１の絶縁膜をエッチングし、さら
にこの第１の絶縁膜をマスクとして、上記コンタクト
層、または上記コンタクト層及び上記窓層上層部分をエ
ッチングして上記アライメントマークを形成する工程
と、フォトリソグラフィによってレジストパターンを形
成し、このレジストパターンをマスクとして、フォトダ
イオードの受光領域の上記第１の絶縁膜をエッチング
し、この第１の絶縁膜をマスクとして、上記第１の導電
型とは逆の第２の導電型の不純物を上記コンタクト層，
上記窓層，及び上記光吸収層上層部分に拡散させ、この
不純物が拡散された領域の導電型を上記第２の導電型に
反転させる工程と、上記第１の絶縁膜を全面にわたって
エッチング除去した後、フォトリソグラフィによってレ
ジストパターンを形成し、このレジストパターンをマス
クとして、上記窓層上の上記フォトダイオードの受光領
域の周縁領域，及び上記アライメントマーク近傍の領域
にのみ上記コンタクト層を残すように、これらの領域以
外の領域の上記コンタクト層をエッチングする工程と、
全面に反射防止膜となる第２の絶縁膜を被着した後、フ
ォトリソグラフィによってレジストパターンを形成し、
このレジストパターンをマスクとして、上記コンタクト
層上及び上記アライメントマーク上の上記第２の絶縁膜
をエッチングする工程と、フォトリソグラフィによって
レジストパターンを形成し、このレジストパターンをマ
スクとして、上記受光領域の上記周縁領域に残された上
記コンタクト層表面に表面電極を形成し、さらに、上記
半導体基板裏面に裏面電極を形成する工程とを含むもの
である。
かかる半導体装置の製造方法は、第１導電型の半導体基
板上に、アンドープの半導体からなる光吸収層、上記第
１導電型の半導体からなる窓層、上記第１導電型の半導
体からなるコンタクト層を順に成長させ、このコンタク
ト層上の全面に第１の絶縁膜を被着させる工程と、フォ
トリソグラフィによってレジストパターンを形成し、こ
のレジストパターンをマスクとして、以後の工程におけ
るフォトリソグラフィに用いるアライメントマークを形
成すべき領域の上記第１の絶縁膜をエッチングし、さら
にこの第１の絶縁膜をマスクとして、上記コンタクト
層、または上記コンタクト層及び上記窓層上層部分をエ
ッチングして上記アライメントマークを形成する工程
と、フォトリソグラフィによってレジストパターンを形
成し、このレジストパターンをマスクとして、フォトダ
イオードの受光領域の上記第１の絶縁膜をエッチング
し、この第１の絶縁膜をマスクとして、上記第１の導電
型とは逆の第２の導電型の不純物を上記コンタクト層，
上記窓層，及び上記光吸収層上層部分に拡散させ、この
不純物が拡散された領域の導電型を上記第２の導電型に
反転させる工程と、上記第１の絶縁膜を全面にわたって
エッチング除去した後、フォトリソグラフィによってレ
ジストパターンを形成し、このレジストパターンをマス
クとして、上記窓層上の上記フォトダイオードの受光領
域の周縁領域，及び上記アライメントマーク近傍の領域
にのみ上記コンタクト層を残すように、これらの領域以
外の領域の上記コンタクト層をエッチングする工程と、
全面に反射防止膜となる第２の絶縁膜を被着した後、フ
ォトリソグラフィによってレジストパターンを形成し、
このレジストパターンをマスクとして、上記コンタクト
層上及び上記アライメントマーク上の上記第２の絶縁膜
をエッチングする工程と、フォトリソグラフィによって
レジストパターンを形成し、このレジストパターンをマ
スクとして、上記受光領域の上記周縁領域に残された上
記コンタクト層表面に表面電極を形成し、さらに、上記
半導体基板裏面に裏面電極を形成する工程とを含むもの
である。
【０００９】この発明（請求項２）にかかる半導体装置
の製造方法は、上記の半導体装置の製造方法（請求項
１）において、上記第１の絶縁膜が、ＳｉＮ膜，ＳｉＯ
膜またはＳｉＯＮ膜であるものである。
の製造方法は、上記の半導体装置の製造方法（請求項
１）において、上記第１の絶縁膜が、ＳｉＮ膜，ＳｉＯ
膜またはＳｉＯＮ膜であるものである。
【００１０】この発明（請求項３）にかかる半導体装置
の製造方法は、上記の半導体装置の製造方法（請求項
１）において、上記半導体基板，及び上記窓層が、Ｉｎ
Ｐからなり、上記光吸収層，及び上記コンタクト層が、
ＩｎＧａＡｓからなるものである。
の製造方法は、上記の半導体装置の製造方法（請求項
１）において、上記半導体基板，及び上記窓層が、Ｉｎ
Ｐからなり、上記光吸収層，及び上記コンタクト層が、
ＩｎＧａＡｓからなるものである。
【００１１】この発明（請求項４）にかかる半導体装置
の製造方法は、第１導電型の半導体基板上に、アンドー
プの半導体からなる光吸収層、上記第１導電型の半導体
からなる窓層、上記第１導電型の半導体からなるコンタ
クト層、このコンタクト層を構成する半導体とは異なる
半導体からなるキャップ層を順に成長させる工程と、以
後の工程におけるフォトリソグラフィに用いるアライメ
ントマークを形成すべき領域の上記キャップ層をエッチ
ングし、さらにこのキャップ層をマスクとして、上記コ
ンタクト層、または上記コンタクト層及び上記窓層上層
部分をエッチングして上記アライメントマークを形成す
る工程と、上記キャップ層を全面にわたってエッチング
除去した後、全面に第１の絶縁膜を被着させる工程と、
フォトリソグラフィによってレジストパターンを形成
し、このレジストパターンをマスクとして、フォトダイ
オードの受光領域の上記第１の絶縁膜をエッチングし、
この第１の絶縁膜をマスクとして、上記第１の導電型と
は逆の第２の導電型の不純物を上記コンタクト層，上記
窓層，及び上記光吸収層上層部分に拡散させ、この不純
物が拡散された領域の導電型を上記第２の導電型に反転
させる工程と、上記第１の絶縁膜を全面にわたってエッ
チング除去した後、フォトリソグラフィによってレジス
トパターンを形成し、このレジストパターンをマスクと
して、上記窓層上の上記フォトダイオードの受光領域の
周縁領域，及び上記アライメントマーク近傍の領域にの
み上記コンタクト層を残すように、これらの領域以外の
領域の上記コンタクト層をエッチングする工程と、全面
に反射防止膜となる第２の絶縁膜を被着した後、フォト
リソグラフィによってレジストパターンを形成し、この
レジストパターンをマスクとして、上記コンタクト層
上，及び上記アライメントマーク上の上記第２の絶縁膜
をエッチングする工程と、フォトリソグラフィによって
レジストパターンを形成し、このレジストパターンをマ
スクとして、上記受光領域の周縁領域に残された上記コ
ンタクト層表面に表面電極を形成し、上記半導体基板裏
面に裏面電極を形成する工程とを含むものである。
の製造方法は、第１導電型の半導体基板上に、アンドー
プの半導体からなる光吸収層、上記第１導電型の半導体
からなる窓層、上記第１導電型の半導体からなるコンタ
クト層、このコンタクト層を構成する半導体とは異なる
半導体からなるキャップ層を順に成長させる工程と、以
後の工程におけるフォトリソグラフィに用いるアライメ
ントマークを形成すべき領域の上記キャップ層をエッチ
ングし、さらにこのキャップ層をマスクとして、上記コ
ンタクト層、または上記コンタクト層及び上記窓層上層
部分をエッチングして上記アライメントマークを形成す
る工程と、上記キャップ層を全面にわたってエッチング
除去した後、全面に第１の絶縁膜を被着させる工程と、
フォトリソグラフィによってレジストパターンを形成
し、このレジストパターンをマスクとして、フォトダイ
オードの受光領域の上記第１の絶縁膜をエッチングし、
この第１の絶縁膜をマスクとして、上記第１の導電型と
は逆の第２の導電型の不純物を上記コンタクト層，上記
窓層，及び上記光吸収層上層部分に拡散させ、この不純
物が拡散された領域の導電型を上記第２の導電型に反転
させる工程と、上記第１の絶縁膜を全面にわたってエッ
チング除去した後、フォトリソグラフィによってレジス
トパターンを形成し、このレジストパターンをマスクと
して、上記窓層上の上記フォトダイオードの受光領域の
周縁領域，及び上記アライメントマーク近傍の領域にの
み上記コンタクト層を残すように、これらの領域以外の
領域の上記コンタクト層をエッチングする工程と、全面
に反射防止膜となる第２の絶縁膜を被着した後、フォト
リソグラフィによってレジストパターンを形成し、この
レジストパターンをマスクとして、上記コンタクト層
上，及び上記アライメントマーク上の上記第２の絶縁膜
をエッチングする工程と、フォトリソグラフィによって
レジストパターンを形成し、このレジストパターンをマ
スクとして、上記受光領域の周縁領域に残された上記コ
ンタクト層表面に表面電極を形成し、上記半導体基板裏
面に裏面電極を形成する工程とを含むものである。
【００１２】この発明（請求項５）にかかる半導体装置
の製造方法は、上記の半導体装置の製造方法（請求項
４）において、上記キャップ層が、ＩｎＰからなり、上
記コンタクト層が、ＩｎＧａＡｓからなるものである。
の製造方法は、上記の半導体装置の製造方法（請求項
４）において、上記キャップ層が、ＩｎＰからなり、上
記コンタクト層が、ＩｎＧａＡｓからなるものである。
【００１３】この発明（請求項６）にかかる半導体装置
の製造方法は、上記の半導体装置の製造方法（請求項
５）において、上記半導体基板，及び上記窓層が、Ｉｎ
Ｐからなり、上記光吸収層が、ＩｎＧａＡｓからなるも
のである。
の製造方法は、上記の半導体装置の製造方法（請求項
５）において、上記半導体基板，及び上記窓層が、Ｉｎ
Ｐからなり、上記光吸収層が、ＩｎＧａＡｓからなるも
のである。
【００１４】この発明（請求項７）にかかる半導体装置
の製造方法は、第１導電型の半導体基板上に、第１導電
型の半導体からなる光吸収層、上記第１導電型の半導体
からなるパイルアップ抑制層、上記第１導電型の半導体
からなる増倍層、上記第１導電型の半導体からなるガー
ドリング層、上記第１導電型の半導体からなるコンタク
ト層、上記第１導電型の半導体からなるイオン注入マス
ク層、上記第１導電型の半導体からなるキャップ層を順
に成長させ、このキャップ層上の全面に第１の絶縁膜を
被着させる工程と、以後の工程におけるフォトリソグラ
フィに用いるアライメントマークを形成すべき領域の上
記第１の絶縁膜をエッチングし、さらにこの第１の絶縁
膜をマスクとして、上記キャップ層，上記イオン注入マ
スク層，及び上記コンタクト層、またはこれらの層及び
上記ガードリング層上層部分をエッチングして上記アラ
イメントマークを形成する工程と、上記アライメントマ
ーク形成の後、フォトリソグラフィによってレジストパ
ターンを形成し、このレジストパターンをマスクとし
て、アバランシェフォトダイオードの受光領域周縁の環
状のガードリング領域における上記第１の絶縁膜をエッ
チングし、この第１の絶縁膜をマスクとして、上記キャ
ップ層，及び上記イオン注入マスク層をエッチングし、
さらに上記第１の絶縁膜，及び上記キャップ層，及び上
記イオン注入マスク層をマスクとして上記第１の導電型
と逆の第２の導電型の不純物を上記ガードリング領域の
上記コンタクト層，上記ガードリング層，及び上記増倍
層上層部分にイオン注入する工程と、上記第１の絶縁
膜，上記キャップ層，及び上記イオン注入マスク層を全
面にわたってエッチング除去した後、全面に第２の絶縁
膜を被着させる工程と、フォトリソグラフィによってレ
ジストパターンを形成し、このレジストパターンをマス
クとして、上記アバランシェフォトダイオードの受光領
域の上記第２の絶縁膜をエッチングし、この第２の絶縁
膜をマスクとして、上記第１の導電型とは逆の第２の導
電型の不純物を上記コンタクト層，上記ガードリング
層，及び上記増倍層上層部分に拡散させ、この拡散領域
の導電型を上記第２の導電型に反転させるとともに、上
記イオン注入により上記ガードリング領域に導入した第
２導電型の不純物を活性化させる工程と、上記第２の絶
縁膜を全面にわたってエッチング除去した後、フォトリ
ソグラフィによってレジストパターンを形成し、このレ
ジストパターンをマスクとして、上記ガードリング層上
の上記アバランシェフォトダイオードの受光領域の周縁
領域，及び上記アライメントマーク近傍の領域にのみ上
記コンタクト層を残すように、これらの領域以外の領域
のコンタクト層をエッチングする工程と、全面に反射防
止膜となる第３の絶縁膜を被着した後、フォトリソグラ
フィによってレジストパターンを形成し、このレジスト
パターンをマスクとして、上記コンタクト層上及び上記
アライメントマーク上の上記第３の絶縁膜をエッチング
する工程と、フォトリソグラフィによってレジストパタ
ーンを形成し、このレジストパターンをマスクとして、
上記受光領域２０の周縁領域に残された上記コンタクト
層表面に表面電極を形成し、さらに上記半導体基板裏面
に裏面電極を形成する工程とを含むものである。
の製造方法は、第１導電型の半導体基板上に、第１導電
型の半導体からなる光吸収層、上記第１導電型の半導体
からなるパイルアップ抑制層、上記第１導電型の半導体
からなる増倍層、上記第１導電型の半導体からなるガー
ドリング層、上記第１導電型の半導体からなるコンタク
ト層、上記第１導電型の半導体からなるイオン注入マス
ク層、上記第１導電型の半導体からなるキャップ層を順
に成長させ、このキャップ層上の全面に第１の絶縁膜を
被着させる工程と、以後の工程におけるフォトリソグラ
フィに用いるアライメントマークを形成すべき領域の上
記第１の絶縁膜をエッチングし、さらにこの第１の絶縁
膜をマスクとして、上記キャップ層，上記イオン注入マ
スク層，及び上記コンタクト層、またはこれらの層及び
上記ガードリング層上層部分をエッチングして上記アラ
イメントマークを形成する工程と、上記アライメントマ
ーク形成の後、フォトリソグラフィによってレジストパ
ターンを形成し、このレジストパターンをマスクとし
て、アバランシェフォトダイオードの受光領域周縁の環
状のガードリング領域における上記第１の絶縁膜をエッ
チングし、この第１の絶縁膜をマスクとして、上記キャ
ップ層，及び上記イオン注入マスク層をエッチングし、
さらに上記第１の絶縁膜，及び上記キャップ層，及び上
記イオン注入マスク層をマスクとして上記第１の導電型
と逆の第２の導電型の不純物を上記ガードリング領域の
上記コンタクト層，上記ガードリング層，及び上記増倍
層上層部分にイオン注入する工程と、上記第１の絶縁
膜，上記キャップ層，及び上記イオン注入マスク層を全
面にわたってエッチング除去した後、全面に第２の絶縁
膜を被着させる工程と、フォトリソグラフィによってレ
ジストパターンを形成し、このレジストパターンをマス
クとして、上記アバランシェフォトダイオードの受光領
域の上記第２の絶縁膜をエッチングし、この第２の絶縁
膜をマスクとして、上記第１の導電型とは逆の第２の導
電型の不純物を上記コンタクト層，上記ガードリング
層，及び上記増倍層上層部分に拡散させ、この拡散領域
の導電型を上記第２の導電型に反転させるとともに、上
記イオン注入により上記ガードリング領域に導入した第
２導電型の不純物を活性化させる工程と、上記第２の絶
縁膜を全面にわたってエッチング除去した後、フォトリ
ソグラフィによってレジストパターンを形成し、このレ
ジストパターンをマスクとして、上記ガードリング層上
の上記アバランシェフォトダイオードの受光領域の周縁
領域，及び上記アライメントマーク近傍の領域にのみ上
記コンタクト層を残すように、これらの領域以外の領域
のコンタクト層をエッチングする工程と、全面に反射防
止膜となる第３の絶縁膜を被着した後、フォトリソグラ
フィによってレジストパターンを形成し、このレジスト
パターンをマスクとして、上記コンタクト層上及び上記
アライメントマーク上の上記第３の絶縁膜をエッチング
する工程と、フォトリソグラフィによってレジストパタ
ーンを形成し、このレジストパターンをマスクとして、
上記受光領域２０の周縁領域に残された上記コンタクト
層表面に表面電極を形成し、さらに上記半導体基板裏面
に裏面電極を形成する工程とを含むものである。
【００１５】この発明（請求項８）にかかる半導体装置
の製造方法は、上記の半導体装置の製造方法（請求項
７）において、上記第１の絶縁膜が、ＳｉＮ膜，ＳｉＯ
膜またはＳｉＯＮ膜であるものである。
の製造方法は、上記の半導体装置の製造方法（請求項
７）において、上記第１の絶縁膜が、ＳｉＮ膜，ＳｉＯ
膜またはＳｉＯＮ膜であるものである。
【００１６】この発明（請求項９）にかかる半導体装置
の製造方法は、上記の半導体装置の製造方法（請求項
７）において、上記半導体基板，上記増倍層，上記ガー
ドリング層，及び上記イオン注入マスク層が、ＩｎＰか
らなり、上記光吸収層は、ＩｎＧａＡｓからなり、上記
パイルアップ抑制層，上記コンタクト層，及び上記キャ
ップ層が、ＩｎＧａＡｓＰからなるものである。
の製造方法は、上記の半導体装置の製造方法（請求項
７）において、上記半導体基板，上記増倍層，上記ガー
ドリング層，及び上記イオン注入マスク層が、ＩｎＰか
らなり、上記光吸収層は、ＩｎＧａＡｓからなり、上記
パイルアップ抑制層，上記コンタクト層，及び上記キャ
ップ層が、ＩｎＧａＡｓＰからなるものである。
【００１７】
実施の形態１． 構成１．この発明の実施の形態１における半導体装置の
製造方法（請求項１）は、図１に示すように、第１導電
型の半導体基板１上に、アンドープの半導体からなる光
吸収層２、上記第１導電型の半導体からなる窓層３、上
記第１導電型の半導体からなるコンタクト層４を順に成
長させ、このコンタクト層４上の全面に第１の絶縁膜５
を被着させる工程と、フォトリソグラフィによってレジ
ストパターンを形成し、このレジストパターンをマスク
として、以後の工程におけるフォトリソグラフィに用い
るアライメントマークを形成すべき領域の上記第１の絶
縁膜５をエッチングし、さらにこの第１の絶縁膜５をマ
スクとして、上記コンタクト層４、または上記コンタク
ト層４及び上記窓層３上層部分をエッチングして上記ア
ライメントマーク２１を形成する工程と、フォトリソグ
ラフィによってレジストパターンを形成し、このレジス
トパターンをマスクとして、フォトダイオードの受光領
域２０の上記第１の絶縁膜５をエッチングし、この第１
の絶縁膜５をマスクとして、上記第１の導電型とは逆の
第２の導電型の不純物を上記コンタクト層４，上記窓層
３，及び上記光吸収層２上層部分に拡散させ、この拡散
領域８の導電型を上記第２の導電型に反転させる工程
と、上記第１の絶縁膜５をエッチング除去した後、フォ
トリソグラフィによってレジストパターンを形成し、こ
のレジストパターンをマスクとして、上記窓層３上の上
記フォトダイオードの受光領域２０の周縁領域，及び上
記アライメントマーク近傍の領域にのみ上記コンタクト
層４を残すように、これらの領域以外の領域のコンタク
ト層４をエッチングする工程と、全面に反射防止膜とな
る第２の絶縁膜９を被着した後、フォトリソグラフィに
よってレジストパターンを形成し、このレジストパター
ンをマスクとして、上記コンタクト層４，１４上及び上
記アライメントマーク２１上の上記第２の絶縁膜９をエ
ッチングする工程と、フォトリソグラフィによってレジ
ストパターンを形成し、このレジストパターンをマスク
として、上記受光領域２０の周縁領域に残された上記コ
ンタクト層１４表面に表面電極１０を形成し、さらに、
上記半導体基板裏面に裏面電極１１を形成する工程とを
含むものである。このため、上記アライメントマーク２
１を形成した後のフォトリソグラフィにおけるフォトマ
スクとウェハ上のパターンの位置合わせを、前述の現物
合わせではなく、露光装置固有の専用アライメントマー
クを用いて行うことができ、オートアライメントが可能
となる。その結果、アライメント作業の作業性が向上
し、かつアライメント精度が上がり、安価でかつ精度の
高いＰＤ製品を得ることができる。さらに、上記アライ
メントマーク形成のためのフォトリソグラフィによるレ
ジストパターン形成は、コンタクト層４の表面ではな
く、上記第１の絶縁膜５の表面上になされ、上記第２導
電型の不純物拡散工程の前に、上記受光領域２０の上記
第１の絶縁膜５がエッチング除去されるため、受光領域
２０におけるコンタクト層４の表面がレジスト等の残留
有機物により汚染されることがない。このため、表面リ
ーク電流が低減され、従って暗電流が低減されたＰＤを
容易に作製することができる。
製造方法（請求項１）は、図１に示すように、第１導電
型の半導体基板１上に、アンドープの半導体からなる光
吸収層２、上記第１導電型の半導体からなる窓層３、上
記第１導電型の半導体からなるコンタクト層４を順に成
長させ、このコンタクト層４上の全面に第１の絶縁膜５
を被着させる工程と、フォトリソグラフィによってレジ
ストパターンを形成し、このレジストパターンをマスク
として、以後の工程におけるフォトリソグラフィに用い
るアライメントマークを形成すべき領域の上記第１の絶
縁膜５をエッチングし、さらにこの第１の絶縁膜５をマ
スクとして、上記コンタクト層４、または上記コンタク
ト層４及び上記窓層３上層部分をエッチングして上記ア
ライメントマーク２１を形成する工程と、フォトリソグ
ラフィによってレジストパターンを形成し、このレジス
トパターンをマスクとして、フォトダイオードの受光領
域２０の上記第１の絶縁膜５をエッチングし、この第１
の絶縁膜５をマスクとして、上記第１の導電型とは逆の
第２の導電型の不純物を上記コンタクト層４，上記窓層
３，及び上記光吸収層２上層部分に拡散させ、この拡散
領域８の導電型を上記第２の導電型に反転させる工程
と、上記第１の絶縁膜５をエッチング除去した後、フォ
トリソグラフィによってレジストパターンを形成し、こ
のレジストパターンをマスクとして、上記窓層３上の上
記フォトダイオードの受光領域２０の周縁領域，及び上
記アライメントマーク近傍の領域にのみ上記コンタクト
層４を残すように、これらの領域以外の領域のコンタク
ト層４をエッチングする工程と、全面に反射防止膜とな
る第２の絶縁膜９を被着した後、フォトリソグラフィに
よってレジストパターンを形成し、このレジストパター
ンをマスクとして、上記コンタクト層４，１４上及び上
記アライメントマーク２１上の上記第２の絶縁膜９をエ
ッチングする工程と、フォトリソグラフィによってレジ
ストパターンを形成し、このレジストパターンをマスク
として、上記受光領域２０の周縁領域に残された上記コ
ンタクト層１４表面に表面電極１０を形成し、さらに、
上記半導体基板裏面に裏面電極１１を形成する工程とを
含むものである。このため、上記アライメントマーク２
１を形成した後のフォトリソグラフィにおけるフォトマ
スクとウェハ上のパターンの位置合わせを、前述の現物
合わせではなく、露光装置固有の専用アライメントマー
クを用いて行うことができ、オートアライメントが可能
となる。その結果、アライメント作業の作業性が向上
し、かつアライメント精度が上がり、安価でかつ精度の
高いＰＤ製品を得ることができる。さらに、上記アライ
メントマーク形成のためのフォトリソグラフィによるレ
ジストパターン形成は、コンタクト層４の表面ではな
く、上記第１の絶縁膜５の表面上になされ、上記第２導
電型の不純物拡散工程の前に、上記受光領域２０の上記
第１の絶縁膜５がエッチング除去されるため、受光領域
２０におけるコンタクト層４の表面がレジスト等の残留
有機物により汚染されることがない。このため、表面リ
ーク電流が低減され、従って暗電流が低減されたＰＤを
容易に作製することができる。
【００１８】構成２．さらに、この実施の形態１におけ
る半導体装置の製造方法は、図１に示すように、上記の
構成１の半導体装置の製造方法において、上記第１の絶
縁膜５が、ＳｉＮ膜，ＳｉＯ膜またはＳｉＯＮ膜である
ものである。これにより、このＳｉＮ膜，ＳｉＯ膜また
はＳｉＯＮ膜をマスクとして、アライメントマーク２１
を形成すべき領域のコンタクト層４のエッチングを安定
に行うことができるとともに、このＳｉＮ膜，ＳｉＯ膜
またはＳｉＯＮ膜をマスクとして、受光領域２０の半導
体層に対する第２導電型の不純物の拡散を安定に行うこ
とができる。
る半導体装置の製造方法は、図１に示すように、上記の
構成１の半導体装置の製造方法において、上記第１の絶
縁膜５が、ＳｉＮ膜，ＳｉＯ膜またはＳｉＯＮ膜である
ものである。これにより、このＳｉＮ膜，ＳｉＯ膜また
はＳｉＯＮ膜をマスクとして、アライメントマーク２１
を形成すべき領域のコンタクト層４のエッチングを安定
に行うことができるとともに、このＳｉＮ膜，ＳｉＯ膜
またはＳｉＯＮ膜をマスクとして、受光領域２０の半導
体層に対する第２導電型の不純物の拡散を安定に行うこ
とができる。
【００１９】実施例１．この発明の第１の実施の形態に
よる一実施例について説明する。図１は、本実施例１に
よる半導体装置の製造方法を示す断面図である。本実施
例１による半導体装置の製造方法を図１を用いて説明す
る。まず、気相成長法（ＶＰＥ，ＭＯＣＶＤ等）によ
り、ｎ−ＩｎＰ基板１（厚さ３５０μｍ）上にアンドー
プのｉ−ＩｎＧａＡｓ光吸収層２（５μｍ），ｎ−Ｉｎ
Ｐ窓層３（２．０μｍ），ｎ−ＩｎＧａＡｓコンタクト
層４（０．３μｍ）を結晶成長させ、エピウェハ（構
造：ｎ−ｉ−ｎ+ 層）１００を作製する。さらに、図１
(a) に示すように、このエピウェハ１００の表面に、拡
散マスク用の絶縁膜である厚さ５０ｎｍ程度のＳｉＮ膜
５をＣＶＤ法等を用いて被着させる。
よる一実施例について説明する。図１は、本実施例１に
よる半導体装置の製造方法を示す断面図である。本実施
例１による半導体装置の製造方法を図１を用いて説明す
る。まず、気相成長法（ＶＰＥ，ＭＯＣＶＤ等）によ
り、ｎ−ＩｎＰ基板１（厚さ３５０μｍ）上にアンドー
プのｉ−ＩｎＧａＡｓ光吸収層２（５μｍ），ｎ−Ｉｎ
Ｐ窓層３（２．０μｍ），ｎ−ＩｎＧａＡｓコンタクト
層４（０．３μｍ）を結晶成長させ、エピウェハ（構
造：ｎ−ｉ−ｎ+ 層）１００を作製する。さらに、図１
(a) に示すように、このエピウェハ１００の表面に、拡
散マスク用の絶縁膜である厚さ５０ｎｍ程度のＳｉＮ膜
５をＣＶＤ法等を用いて被着させる。
【００２０】この後、フォトリソグラフィによってレジ
ストパターンを形成し、このレジストパターンをマスク
として、アライメントマーク２１を形成すべき領域のＳ
ｉＮ膜５をエッチングする。さらに、図１(b) に示すよ
うに、このＳｉＮ膜５をマスクとして、ｎ−ＩｎＧａＡ
ｓコンタクト層４を硫酸系のエッチャント等を用いて選
択エッチングして、アライメントマーク２１を形成す
る。この際のエッチングは、上記の選択エッチングでは
なく、ｎ−ＩｎＰ窓層までエッチングするようなもので
あってもよい。この後、ウェハ表面のレジストを除去す
る。アライメントマーク２１は、図２に示すように、エ
ピウェハ１００表面上において、２箇所のアライメント
マーク領域３２に形成される。この領域３２以外の領域
は、ＰＤが形成される素子形成領域３１である。
ストパターンを形成し、このレジストパターンをマスク
として、アライメントマーク２１を形成すべき領域のＳ
ｉＮ膜５をエッチングする。さらに、図１(b) に示すよ
うに、このＳｉＮ膜５をマスクとして、ｎ−ＩｎＧａＡ
ｓコンタクト層４を硫酸系のエッチャント等を用いて選
択エッチングして、アライメントマーク２１を形成す
る。この際のエッチングは、上記の選択エッチングでは
なく、ｎ−ＩｎＰ窓層までエッチングするようなもので
あってもよい。この後、ウェハ表面のレジストを除去す
る。アライメントマーク２１は、図２に示すように、エ
ピウェハ１００表面上において、２箇所のアライメント
マーク領域３２に形成される。この領域３２以外の領域
は、ＰＤが形成される素子形成領域３１である。
【００２１】次に、フォトリソグラフィによってレジス
トパターンを形成し、このレジストパターンをマスクと
して、フォトダイオードの受光領域２０のＳｉＮ膜５を
エッチングする。この際のフォトリソグラフィは、上記
のアライメントマーク２１を用いたオートアライメント
により行う。次に、レジスト除去後、全面にＺｎの拡散
源である厚さ１００ｎｍ程度のＺｎＯ膜６をスパッタ法
により被着させ、さらにこの上にＺｎ拡散源の分解を防
止するための厚さ１００ｎｍ程度のＳｉＯ2 膜７をＣＶ
Ｄ法により被着させる。この後、図１(c) に示すよう
に、アニール炉を用いて５００℃，２時間程度の熱処理
を行い、受光領域２０のＩｎＧａＡｓコンタクト層４，
ＩｎＰ窓層３，及びＩｎＧａＡｓ光吸収層２上層部分に
ｐ型の不純物であるＺｎを拡散させ、この拡散領域８の
導電型をｎ型からｐ型に反転させる。
トパターンを形成し、このレジストパターンをマスクと
して、フォトダイオードの受光領域２０のＳｉＮ膜５を
エッチングする。この際のフォトリソグラフィは、上記
のアライメントマーク２１を用いたオートアライメント
により行う。次に、レジスト除去後、全面にＺｎの拡散
源である厚さ１００ｎｍ程度のＺｎＯ膜６をスパッタ法
により被着させ、さらにこの上にＺｎ拡散源の分解を防
止するための厚さ１００ｎｍ程度のＳｉＯ2 膜７をＣＶ
Ｄ法により被着させる。この後、図１(c) に示すよう
に、アニール炉を用いて５００℃，２時間程度の熱処理
を行い、受光領域２０のＩｎＧａＡｓコンタクト層４，
ＩｎＰ窓層３，及びＩｎＧａＡｓ光吸収層２上層部分に
ｐ型の不純物であるＺｎを拡散させ、この拡散領域８の
導電型をｎ型からｐ型に反転させる。
【００２２】次に、ＳｉＯ2 膜７，ＺｎＯ膜６，及びＳ
ｉＮ膜５をＨＦ系エッチャントを用いて、全面にわたっ
てエッチング除去した後、図１(d) に示すように、上記
のアライメントマーク２１を用いたオートアライメント
によるフォトリソグラフィによりレジストパターンを形
成し、このレジストパターンをマスクとしてＩｎＧａＡ
ｓコンタクト層４をエッチングすることにより、上記ア
ライメントマーク２１の近傍，及び上記受光領域２０の
周縁領域にのみ上記コンタクト層４を残す。ただし、受
光領域２０の周縁領域のコンタクト層は、上記のＺｎ拡
散によりｎ型からｐ型に導電型が反転したｐ+ −ＩｎＧ
ａＡｓコンタクト層１４となっている。
ｉＮ膜５をＨＦ系エッチャントを用いて、全面にわたっ
てエッチング除去した後、図１(d) に示すように、上記
のアライメントマーク２１を用いたオートアライメント
によるフォトリソグラフィによりレジストパターンを形
成し、このレジストパターンをマスクとしてＩｎＧａＡ
ｓコンタクト層４をエッチングすることにより、上記ア
ライメントマーク２１の近傍，及び上記受光領域２０の
周縁領域にのみ上記コンタクト層４を残す。ただし、受
光領域２０の周縁領域のコンタクト層は、上記のＺｎ拡
散によりｎ型からｐ型に導電型が反転したｐ+ −ＩｎＧ
ａＡｓコンタクト層１４となっている。
【００２３】さらに、全面に反射防止膜となるＳｉＮ膜
９を被着させた後、上記アライメントマークを用いたオ
ートアライメントによるフォトリソグラフィによりレジ
ストパターンを形成し、このレジストパターンをマスク
としたエッチングにより、上記コンタクト層４，１４上
及び上記アライメントマーク２１上のＳｉＮ膜９をエッ
チングし、上記コンタクト層がエッチング除去された領
域のＩｎＰ窓層３の表面に反射防止膜（ＳｉＮ膜）９を
残す。この後、上記アライメントマーク２１を用いたオ
ートアライメントによるフォトリソグラフィにより、上
記コンタクト層１４の表面及びこれに隣接するボンディ
ングパッド部１１０に、Ｔｉ／Ａｕからなるｐ側電極
（表面電極）１０を形成する。最後に、ＩｎＰ基板１の
裏面を基板厚が１５０μｍ程度になるまで研磨した後、
基板裏面にＡｕＧｅ／Ａｕからなるｎ側電極（裏面電
極）１１を形成する。
９を被着させた後、上記アライメントマークを用いたオ
ートアライメントによるフォトリソグラフィによりレジ
ストパターンを形成し、このレジストパターンをマスク
としたエッチングにより、上記コンタクト層４，１４上
及び上記アライメントマーク２１上のＳｉＮ膜９をエッ
チングし、上記コンタクト層がエッチング除去された領
域のＩｎＰ窓層３の表面に反射防止膜（ＳｉＮ膜）９を
残す。この後、上記アライメントマーク２１を用いたオ
ートアライメントによるフォトリソグラフィにより、上
記コンタクト層１４の表面及びこれに隣接するボンディ
ングパッド部１１０に、Ｔｉ／Ａｕからなるｐ側電極
（表面電極）１０を形成する。最後に、ＩｎＰ基板１の
裏面を基板厚が１５０μｍ程度になるまで研磨した後、
基板裏面にＡｕＧｅ／Ａｕからなるｎ側電極（裏面電
極）１１を形成する。
【００２４】上記の工程により、ｐ−ｉ−ｎ構造（ｐ型
拡散領域−アンドープ光吸収層−ｎ型基板）を有するＰ
Ｄが作製される。このＰＤにおいては、上記ｐ側電極と
ｎ側電極の間に逆バイアス電圧を印加することにより、
上記光吸収層２に入射した光によって生成された電子と
正孔を電流として取り出すことができる。
拡散領域−アンドープ光吸収層−ｎ型基板）を有するＰ
Ｄが作製される。このＰＤにおいては、上記ｐ側電極と
ｎ側電極の間に逆バイアス電圧を印加することにより、
上記光吸収層２に入射した光によって生成された電子と
正孔を電流として取り出すことができる。
【００２５】本実施例１においては、上記アライメント
マーク２１を形成した後のフォトリソグラフィにおける
フォトマスクとウェハ上のパターンの位置合わせを、前
述の従来の製造方法で用いられていた現物合わせではな
く、露光装置固有の専用アライメントマーク２１を用い
たオートアライメントにより行うことが可能となる。こ
れにより、アライメント作業の作業性が改善され、かつ
アライメント精度が向上し、安価でかつ精度の高いＰＤ
を得ることができる。さらに、上記アライメントマーク
形成のためのフォトリソグラフィによるレジスト形成
は、ｎ−ＩｎＧａＡｓコンタクト層４の表面ではなく、
拡散マスクであるＳｉＮ膜５の表面上になされ、ｐ型の
不純物であるＺｎの拡散工程の前に、上記受光領域２０
のＳｉＮ膜５はエッチング除去されるため、受光領域２
０におけるコンタクト層４の表面がレジスト等の残留有
機物により汚染されることがない。このため、表面リー
ク電流が低減され、従って暗電流が低減されたＰＤを容
易に作製することができる。また、アライメントマーク
２１のエッチングマスク，及びＺｎの拡散マスクとし
て、ＳｉＮ膜５を用いているため、アライメントマーク
２１を形成すべき領域のコンタクト層４のエッチングを
安定に行うことができるとともに、受光領域２０の半導
体層に対するｐ型の不純物であるＺｎの拡散を安定に行
うことができる。
マーク２１を形成した後のフォトリソグラフィにおける
フォトマスクとウェハ上のパターンの位置合わせを、前
述の従来の製造方法で用いられていた現物合わせではな
く、露光装置固有の専用アライメントマーク２１を用い
たオートアライメントにより行うことが可能となる。こ
れにより、アライメント作業の作業性が改善され、かつ
アライメント精度が向上し、安価でかつ精度の高いＰＤ
を得ることができる。さらに、上記アライメントマーク
形成のためのフォトリソグラフィによるレジスト形成
は、ｎ−ＩｎＧａＡｓコンタクト層４の表面ではなく、
拡散マスクであるＳｉＮ膜５の表面上になされ、ｐ型の
不純物であるＺｎの拡散工程の前に、上記受光領域２０
のＳｉＮ膜５はエッチング除去されるため、受光領域２
０におけるコンタクト層４の表面がレジスト等の残留有
機物により汚染されることがない。このため、表面リー
ク電流が低減され、従って暗電流が低減されたＰＤを容
易に作製することができる。また、アライメントマーク
２１のエッチングマスク，及びＺｎの拡散マスクとし
て、ＳｉＮ膜５を用いているため、アライメントマーク
２１を形成すべき領域のコンタクト層４のエッチングを
安定に行うことができるとともに、受光領域２０の半導
体層に対するｐ型の不純物であるＺｎの拡散を安定に行
うことができる。
【００２６】実施の形態２． 構成１．この発明の実施の形態２における半導体装置の
製造方法（請求項４）は、図３に示すように、第１導電
型の半導体基板１上に、アンドープの半導体からなる光
吸収層２、上記第１導電型の半導体からなる窓層３、上
記第１導電型の半導体からなるコンタクト層４、このコ
ンタクト層を構成する半導体とは異なる半導体からなる
キャップ層５１を順に成長させる工程と、フォトリソグ
ラフィによってレジストパターンを形成し、このレジス
トパターンをマスクとして、以後の工程におけるフォト
リソグラフィに用いるアライメントマークを形成すべき
領域の上記キャップ層５１をエッチングし、さらにこの
キャップ層５１をマスクとして、上記コンタクト層４、
または上記コンタクト層４及び上記窓層３上層部分をエ
ッチングして上記アライメントマーク２１を形成する工
程と、上記キャップ層５１を全面にわたってエッチング
除去した後、全面に第１の絶縁膜５を被着させる工程
と、フォトリソグラフィによってレジストパターンを形
成し、このレジストパターンをマスクとして、フォトダ
イオードの受光領域２０の上記第１の絶縁膜５をエッチ
ングし、この第１の絶縁膜５をマスクとして、上記第１
の導電型とは逆の第２の導電型の不純物を上記コンタク
ト層４，上記窓層３，及び上記光吸収層２上層部分に拡
散させ、この不純物を拡散させた領域８の導電型を上記
第２の導電型に反転させる工程と、上記第１の絶縁膜５
を全面にわたってエッチング除去した後、フォトリソグ
ラフィによってレジストパターンを形成し、このレジス
トパターンをマスクとして、上記窓層３上の上記フォト
ダイオードの受光領域２０の周縁領域，及び上記アライ
メントマーク２１近傍の領域にのみ上記コンタクト層４
を残すように、これらの領域以外の領域のコンタクト層
４をエッチングする工程と、全面に反射防止膜となる第
２の絶縁膜を被着した後、フォトリソグラフィによって
レジストパターンを形成し、このレジストパターンをマ
スクとして、上記コンタクト層４，１４上及び上記アラ
イメントマーク２１上の上記第２の絶縁膜をエッチング
する工程と、フォトリソグラフィによってレジストパタ
ーンを形成し、このレジストパターンをマスクとして、
上記受光領域２０の周縁領域に残された上記コンタクト
層表面に表面電極を形成し、さらに上記半導体基板裏面
に裏面電極を形成する工程とを含むものである。このた
め、上記アライメントマークを形成した後のフォトリソ
グラフィにおけるフォトマスクとウェハ上のパターンの
位置合わせを、前述の現物合わせではなく、露光装置固
有の専用アライメントマークを用いて行うことができ、
オートアライメントが可能となる。その結果、アライメ
ント作業の作業性が向上し、かつアライメント精度が上
がり、安価でかつ精度の高いＰＤ製品を得ることができ
る。さらに、上記アライメントマーク形成のためのフォ
トリソグラフィによるレジストパターン形成は、コンタ
クト層４の表面ではなく、上記キャップ層５１の表面上
になされ、上記第２導電型の不純物拡散工程の前に、受
光領域２０の上記キャップ層５１はエッチング除去され
るため、受光領域２０におけるコンタクト層４の表面が
レジスト等の残留有機物により汚染されることがない。
このため、表面リーク電流が低減され、従って暗電流が
低減されたＰＤを容易に作製することができる。
製造方法（請求項４）は、図３に示すように、第１導電
型の半導体基板１上に、アンドープの半導体からなる光
吸収層２、上記第１導電型の半導体からなる窓層３、上
記第１導電型の半導体からなるコンタクト層４、このコ
ンタクト層を構成する半導体とは異なる半導体からなる
キャップ層５１を順に成長させる工程と、フォトリソグ
ラフィによってレジストパターンを形成し、このレジス
トパターンをマスクとして、以後の工程におけるフォト
リソグラフィに用いるアライメントマークを形成すべき
領域の上記キャップ層５１をエッチングし、さらにこの
キャップ層５１をマスクとして、上記コンタクト層４、
または上記コンタクト層４及び上記窓層３上層部分をエ
ッチングして上記アライメントマーク２１を形成する工
程と、上記キャップ層５１を全面にわたってエッチング
除去した後、全面に第１の絶縁膜５を被着させる工程
と、フォトリソグラフィによってレジストパターンを形
成し、このレジストパターンをマスクとして、フォトダ
イオードの受光領域２０の上記第１の絶縁膜５をエッチ
ングし、この第１の絶縁膜５をマスクとして、上記第１
の導電型とは逆の第２の導電型の不純物を上記コンタク
ト層４，上記窓層３，及び上記光吸収層２上層部分に拡
散させ、この不純物を拡散させた領域８の導電型を上記
第２の導電型に反転させる工程と、上記第１の絶縁膜５
を全面にわたってエッチング除去した後、フォトリソグ
ラフィによってレジストパターンを形成し、このレジス
トパターンをマスクとして、上記窓層３上の上記フォト
ダイオードの受光領域２０の周縁領域，及び上記アライ
メントマーク２１近傍の領域にのみ上記コンタクト層４
を残すように、これらの領域以外の領域のコンタクト層
４をエッチングする工程と、全面に反射防止膜となる第
２の絶縁膜を被着した後、フォトリソグラフィによって
レジストパターンを形成し、このレジストパターンをマ
スクとして、上記コンタクト層４，１４上及び上記アラ
イメントマーク２１上の上記第２の絶縁膜をエッチング
する工程と、フォトリソグラフィによってレジストパタ
ーンを形成し、このレジストパターンをマスクとして、
上記受光領域２０の周縁領域に残された上記コンタクト
層表面に表面電極を形成し、さらに上記半導体基板裏面
に裏面電極を形成する工程とを含むものである。このた
め、上記アライメントマークを形成した後のフォトリソ
グラフィにおけるフォトマスクとウェハ上のパターンの
位置合わせを、前述の現物合わせではなく、露光装置固
有の専用アライメントマークを用いて行うことができ、
オートアライメントが可能となる。その結果、アライメ
ント作業の作業性が向上し、かつアライメント精度が上
がり、安価でかつ精度の高いＰＤ製品を得ることができ
る。さらに、上記アライメントマーク形成のためのフォ
トリソグラフィによるレジストパターン形成は、コンタ
クト層４の表面ではなく、上記キャップ層５１の表面上
になされ、上記第２導電型の不純物拡散工程の前に、受
光領域２０の上記キャップ層５１はエッチング除去され
るため、受光領域２０におけるコンタクト層４の表面が
レジスト等の残留有機物により汚染されることがない。
このため、表面リーク電流が低減され、従って暗電流が
低減されたＰＤを容易に作製することができる。
【００２７】構成２．この実施の形態２における半導体
装置の製造方法は、図３に示すように、上記の構成１の
半導体装置の製造方法において、上記キャップ層５１
が、ＩｎＰからなり、上記コンタクト層４が、ＩｎＧａ
Ａｓからなるものである。このため、アライメントマー
ク２１を形成した後、このキャップ層５１をコンタクト
層４に対して選択的にエッチングすることができ、キャ
ップ層５１のみを除去することができる。
装置の製造方法は、図３に示すように、上記の構成１の
半導体装置の製造方法において、上記キャップ層５１
が、ＩｎＰからなり、上記コンタクト層４が、ＩｎＧａ
Ａｓからなるものである。このため、アライメントマー
ク２１を形成した後、このキャップ層５１をコンタクト
層４に対して選択的にエッチングすることができ、キャ
ップ層５１のみを除去することができる。
【００２８】実施例２．この発明の第２の実施の形態に
よる一実施例について説明する。図３は、本実施例２に
よる半導体装置の製造方法を示す断面図である。本実施
例２は、アライメントマーク形成のためのエッチングの
マスクとして、上記の実施例１におけるＳｉＮ膜５に代
えて、ＩｎＰからなるキャップ層を用いるものである。
以下、本実施例２による半導体装置の製造方法の詳細を
図３を用いて説明する。
よる一実施例について説明する。図３は、本実施例２に
よる半導体装置の製造方法を示す断面図である。本実施
例２は、アライメントマーク形成のためのエッチングの
マスクとして、上記の実施例１におけるＳｉＮ膜５に代
えて、ＩｎＰからなるキャップ層を用いるものである。
以下、本実施例２による半導体装置の製造方法の詳細を
図３を用いて説明する。
【００２９】まず、図３(a) に示すように、気相成長法
（ＶＰＥ，ＭＯＣＶＤ等）により、ｎ−ＩｎＰ基板１
（厚さ３５０μｍ）上にアンドープのｉ−ＩｎＧａＡｓ
光吸収層２（５μｍ），ｎ−ＩｎＰ窓層３（２．０μ
ｍ），ｎ−ＩｎＧａＡｓコンタクト層４（０．３μ
ｍ），ｎ−ＩｎＰキャップ層５１を結晶成長させ、エピ
ウェハ（構造：ｎ−ｉ−ｎ+ 層）１００を作製する。
（ＶＰＥ，ＭＯＣＶＤ等）により、ｎ−ＩｎＰ基板１
（厚さ３５０μｍ）上にアンドープのｉ−ＩｎＧａＡｓ
光吸収層２（５μｍ），ｎ−ＩｎＰ窓層３（２．０μ
ｍ），ｎ−ＩｎＧａＡｓコンタクト層４（０．３μ
ｍ），ｎ−ＩｎＰキャップ層５１を結晶成長させ、エピ
ウェハ（構造：ｎ−ｉ−ｎ+ 層）１００を作製する。
【００３０】この後、フォトリソグラフィによってレジ
ストパターンを形成し、このレジストパターンをマスク
として、アライメントマーク２１を形成すべき領域のキ
ャップ層５１をエッチングし、さらに、図３(b) に示す
ように、このｎ−ＩｎＰキャップ層５１をマスクとし
て、ｎ−ＩｎＧａＡｓコンタクト層４，またはｎ−Ｉｎ
ＧａＡｓコンタクト層４とｎ−ＩｎＰ窓層３上層部分を
エッチングして、アライメントマーク２１を形成する。
この後、ウェハ表面のレジストを除去する。エピウェハ
１００表面上において、アライメントマーク２１が形成
される位置は、実施例１と同様に、図２に示す位置であ
る。
ストパターンを形成し、このレジストパターンをマスク
として、アライメントマーク２１を形成すべき領域のキ
ャップ層５１をエッチングし、さらに、図３(b) に示す
ように、このｎ−ＩｎＰキャップ層５１をマスクとし
て、ｎ−ＩｎＧａＡｓコンタクト層４，またはｎ−Ｉｎ
ＧａＡｓコンタクト層４とｎ−ＩｎＰ窓層３上層部分を
エッチングして、アライメントマーク２１を形成する。
この後、ウェハ表面のレジストを除去する。エピウェハ
１００表面上において、アライメントマーク２１が形成
される位置は、実施例１と同様に、図２に示す位置であ
る。
【００３１】次に、図３(c) に示すように、塩酸系等の
エッチャントを用いて、ｎ−ＩｎＰキャップ層５１を全
面にわたって選択的にエッチング除去する。この際、キ
ャップ層５１のみが除去され、ｎ−ＩｎＧａＡｓコンタ
クト層４はエッチングされずに残る。
エッチャントを用いて、ｎ−ＩｎＰキャップ層５１を全
面にわたって選択的にエッチング除去する。この際、キ
ャップ層５１のみが除去され、ｎ−ＩｎＧａＡｓコンタ
クト層４はエッチングされずに残る。
【００３２】この後、拡散マスクとなる厚さ５０ｎｍ程
度のＳｉＮ膜５をＣＶＤ等により全面に被着させる。以
降の工程は、実施例１に述べたものと全く同じである。
すなわち、フォトリソグラフィによって形成したレジス
トパターンをマスクとして、フォトダイオードの受光領
域２０のＳｉＮ膜５をエッチングし、さらにレジストを
除去する。次に、全面にＺｎＯ膜６及びＳｉＯ2 膜７を
被着させ、図３(d) に示すように、５００℃，２時間程
度の熱処理を行って、受光領域２０のＩｎＧａＡｓコン
タクト層４，ＩｎＰ窓層３，及びＩｎＧａＡｓ光吸収層
２上層部分にＺｎを拡散させ、この拡散領域８の導電型
をｎ型からｐ型に反転させる。次に、ＳｉＯ2 膜７，Ｚ
ｎＯ膜６，及びＳｉＮ膜５を全面にわたってエッチング
除去した後、図３(e) に示すように、フォトリソグラフ
ィによって形成したレジストパターンをマスクとしてＩ
ｎＧａＡｓコンタクト層４をエッチングすることによ
り、上記アライメントマーク２１の近傍，及び上記受光
領域２０の周縁領域にのみ上記コンタクト層４を残す。
さらに、全面に反射防止膜となるＳｉＮ膜９を被着させ
た後、フォトリソグラフィによってレジストパターンを
形成し、このレジストパターンをマスクとして、上記コ
ンタクト層４，１４上及び上記アライメントマーク２１
上のＳｉＮ膜（反射防止膜）をエッチングする。この
後、フォトリソグラフィにより、上記コンタクト層１４
の表面及びこれに隣接するボンディングパッド部１１０
に、Ｔｉ／Ａｕからなるｐ側電極（表面電極）１０を形
成する。最後に、ＩｎＰ基板１の裏面を基板厚が１５０
μｍ程度になるまで研磨した後、基板裏面にＡｕＧｅ／
Ａｕからなるｎ側電極（裏面電極）１１を形成する。な
お、アライメントマーク２１形成以降のフォトリソグラ
フィは、アライメントマーク２１を用いたオートアライ
メントによって行われる。以上の工程により、実施例１
と同様のｐ−ｉ−ｎ構造を有するＰＤが作製される。
度のＳｉＮ膜５をＣＶＤ等により全面に被着させる。以
降の工程は、実施例１に述べたものと全く同じである。
すなわち、フォトリソグラフィによって形成したレジス
トパターンをマスクとして、フォトダイオードの受光領
域２０のＳｉＮ膜５をエッチングし、さらにレジストを
除去する。次に、全面にＺｎＯ膜６及びＳｉＯ2 膜７を
被着させ、図３(d) に示すように、５００℃，２時間程
度の熱処理を行って、受光領域２０のＩｎＧａＡｓコン
タクト層４，ＩｎＰ窓層３，及びＩｎＧａＡｓ光吸収層
２上層部分にＺｎを拡散させ、この拡散領域８の導電型
をｎ型からｐ型に反転させる。次に、ＳｉＯ2 膜７，Ｚ
ｎＯ膜６，及びＳｉＮ膜５を全面にわたってエッチング
除去した後、図３(e) に示すように、フォトリソグラフ
ィによって形成したレジストパターンをマスクとしてＩ
ｎＧａＡｓコンタクト層４をエッチングすることによ
り、上記アライメントマーク２１の近傍，及び上記受光
領域２０の周縁領域にのみ上記コンタクト層４を残す。
さらに、全面に反射防止膜となるＳｉＮ膜９を被着させ
た後、フォトリソグラフィによってレジストパターンを
形成し、このレジストパターンをマスクとして、上記コ
ンタクト層４，１４上及び上記アライメントマーク２１
上のＳｉＮ膜（反射防止膜）をエッチングする。この
後、フォトリソグラフィにより、上記コンタクト層１４
の表面及びこれに隣接するボンディングパッド部１１０
に、Ｔｉ／Ａｕからなるｐ側電極（表面電極）１０を形
成する。最後に、ＩｎＰ基板１の裏面を基板厚が１５０
μｍ程度になるまで研磨した後、基板裏面にＡｕＧｅ／
Ａｕからなるｎ側電極（裏面電極）１１を形成する。な
お、アライメントマーク２１形成以降のフォトリソグラ
フィは、アライメントマーク２１を用いたオートアライ
メントによって行われる。以上の工程により、実施例１
と同様のｐ−ｉ−ｎ構造を有するＰＤが作製される。
【００３３】本実施例２においては、上記アライメント
マーク２１を形成した後のフォトリソグラフィにおける
フォトマスクとウェハ上のパターンの位置合わせを、前
述の従来の製造方法で用いられていた現物合わせではな
く、露光装置固有の専用アライメントマーク２１を用い
たオートアライメントにより行うことが可能となる。こ
れにより、アライメント作業の作業性が改善され、かつ
アライメント精度が向上し、安価でかつ精度の高いＰＤ
を得ることができる。さらに、上記アライメントマーク
形成のためのフォトリソグラフィによるレジストパター
ン形成は、ｎ−ＩｎＧａＡｓコンタクト層４の表面では
なく、ｎ−ＩｎＰキャップ層５１の表面上になされ、ｐ
型の不純物であるＺｎの拡散工程の前に、上記受光領域
２０のキャップ層５１はエッチング除去されるため、受
光領域２０におけるコンタクト層４の表面がレジスト等
の残留有機物により汚染されることがない。このため、
表面リーク電流が低減され、従って暗電流が低減された
ＰＤを容易に作製することができる。また、上記キャッ
プ層５１はＩｎＰからなり、上記コンタクト層４はＩｎ
ＧａＡｓからなるから、塩酸系等のエッチャントを用い
ることにより、キャップ層５１のみをコンタクト層４に
対して選択的にエッチングすることができる。
マーク２１を形成した後のフォトリソグラフィにおける
フォトマスクとウェハ上のパターンの位置合わせを、前
述の従来の製造方法で用いられていた現物合わせではな
く、露光装置固有の専用アライメントマーク２１を用い
たオートアライメントにより行うことが可能となる。こ
れにより、アライメント作業の作業性が改善され、かつ
アライメント精度が向上し、安価でかつ精度の高いＰＤ
を得ることができる。さらに、上記アライメントマーク
形成のためのフォトリソグラフィによるレジストパター
ン形成は、ｎ−ＩｎＧａＡｓコンタクト層４の表面では
なく、ｎ−ＩｎＰキャップ層５１の表面上になされ、ｐ
型の不純物であるＺｎの拡散工程の前に、上記受光領域
２０のキャップ層５１はエッチング除去されるため、受
光領域２０におけるコンタクト層４の表面がレジスト等
の残留有機物により汚染されることがない。このため、
表面リーク電流が低減され、従って暗電流が低減された
ＰＤを容易に作製することができる。また、上記キャッ
プ層５１はＩｎＰからなり、上記コンタクト層４はＩｎ
ＧａＡｓからなるから、塩酸系等のエッチャントを用い
ることにより、キャップ層５１のみをコンタクト層４に
対して選択的にエッチングすることができる。
【００３４】実施の形態３． 構成１．この発明の実施の形態３における半導体装置の
製造方法（請求項７）は、図４に示すように、第１導電
型の半導体基板１上に、第１導電型の半導体からなる光
吸収層６２、上記第１導電型の半導体からなるパイルア
ップ抑制層６３、上記第１導電型の半導体からなる増倍
層６４、上記第１導電型の半導体からなるガードリング
層６５、上記第１導電型の半導体からなるコンタクト層
６６、上記第１導電型の半導体からなるイオン注入マス
ク層６７、上記第１導電型の半導体からなるキャップ層
６８を順に成長させ、このキャップ層６８上の全面に第
１の絶縁膜６９を被着させる工程と、以後の工程におけ
るフォトリソグラフィに用いるアライメントマークとな
るべき領域の上記第１の絶縁膜６９をエッチングし、さ
らにこの第１の絶縁膜６９をマスクとして、上記キャッ
プ層６８，上記イオン注入マスク層６７，及び上記コン
タクト層６６、またはこれらの層及び上記ガードリング
層６５上層部分をエッチングして上記アライメントマー
ク２１を形成する工程と、上記アライメントマーク２１
形成の後、フォトリソグラフィによってレジストパター
ンを形成し、このレジストパターンをマスクとして、ア
バランシェフォトダイオードの受光領域２０周縁の環状
のガードリング領域２２における上記第１の絶縁膜６９
をエッチングし、この第１の絶縁膜６９をマスクとし
て、上記キャップ層６８，及び上記イオン注入マスク層
６７をエッチングし、さらに上記第１の絶縁膜６９，及
び上記キャップ層６８，及び上記イオン注入マスク層６
７をマスクとして上記第１の導電型と逆の第２の導電型
の不純物を上記ガードリング領域２２の上記コンタクト
層６６，上記ガードリング層６５，及び上記増倍層６４
上層部分にイオン注入する工程と、上記第１の絶縁膜６
９，上記キャップ層６８，及び上記イオン注入マスク層
６７を全面にわたってエッチング除去した後、全面に第
２の絶縁膜５を被着させる工程と、フォトリソグラフィ
によってレジストパターンを形成し、このレジストパタ
ーンをマスクとして、上記アバランシェフォトダイオー
ド受光領域２０の上記第２の絶縁膜５をエッチングし、
この第２の絶縁膜５をマスクとして、上記第１の導電型
とは逆の第２の導電型の不純物を上記コンタクト層６
６，上記ガードリング層６５，及び上記増倍層６４上層
部分に拡散させ、この拡散領域８の導電型を上記第２の
導電型に反転させるとともに、上記イオン注入により上
記ガードリング領域２２に導入した第２導電型の不純物
を活性化させる工程と、上記第２の絶縁膜５を全面にわ
たってエッチング除去した後、フォトリソグラフィによ
ってレジストパターンを形成し、このレジストパターン
をマスクとして、上記ガードリング層６５上の上記フォ
トダイオードの受光領域２０の周縁領域，及び上記アラ
イメントマーク２１近傍の領域にのみ上記コンタクト層
６６を残すように、これらの領域以外の領域のコンタク
ト層６６をエッチングする工程と、全面に反射防止膜と
なる第３の絶縁膜９を被着した後、フォトリソグラフィ
によってレジストパターンを形成し、このレジストパタ
ーンをマスクとして、上記コンタクト層６６，１６６
上，及び上記アライメントマーク２１上の上記第３の絶
縁膜９をエッチングする工程と、フォトリソグラフィに
よってレジストパターンを形成し、このレジストパター
ンをマスクとして、上記受光領域２０の周縁領域に残さ
れた上記コンタクト層６６表面に表面電極１０を形成
し、さらに上記半導体基板裏面に裏面電極１１を形成す
る工程とを含むものである。これにより、上記アライメ
ントマーク２１を形成した後のフォトリソグラフィにお
けるフォトマスクとウェハ上のパターンの位置合わせ
を、前述の現物合わせではなく、露光装置固有の専用ア
ライメントマークを用いて行うことができ、オートアラ
イメントが可能となる。その結果、アライメント作業の
作業性が向上し、かつアライメント精度が上がり、安価
でかつ精度の高いＰＤ製品を得ることができる。さら
に、上記アライメントマーク形成のためのフォトリソグ
ラフィによるレジストパターン形成は、コンタクト層６
６の表面ではなく、上記第１の絶縁膜６９の表面上にな
され、上記第２導電型の不純物の拡散工程の前に、上記
受光領域２０の上記第１の絶縁膜６９はエッチング除去
されるため、受光領域２０におけるコンタクト層６６の
表面がレジスト等の残留有機物により汚染されることは
ない。このため、表面リーク電流が低減され、従って暗
電流が低減されたアバランシェフォトダイオード（以
後，ＡＰＤと略記する）を容易に作製することができ
る。
製造方法（請求項７）は、図４に示すように、第１導電
型の半導体基板１上に、第１導電型の半導体からなる光
吸収層６２、上記第１導電型の半導体からなるパイルア
ップ抑制層６３、上記第１導電型の半導体からなる増倍
層６４、上記第１導電型の半導体からなるガードリング
層６５、上記第１導電型の半導体からなるコンタクト層
６６、上記第１導電型の半導体からなるイオン注入マス
ク層６７、上記第１導電型の半導体からなるキャップ層
６８を順に成長させ、このキャップ層６８上の全面に第
１の絶縁膜６９を被着させる工程と、以後の工程におけ
るフォトリソグラフィに用いるアライメントマークとな
るべき領域の上記第１の絶縁膜６９をエッチングし、さ
らにこの第１の絶縁膜６９をマスクとして、上記キャッ
プ層６８，上記イオン注入マスク層６７，及び上記コン
タクト層６６、またはこれらの層及び上記ガードリング
層６５上層部分をエッチングして上記アライメントマー
ク２１を形成する工程と、上記アライメントマーク２１
形成の後、フォトリソグラフィによってレジストパター
ンを形成し、このレジストパターンをマスクとして、ア
バランシェフォトダイオードの受光領域２０周縁の環状
のガードリング領域２２における上記第１の絶縁膜６９
をエッチングし、この第１の絶縁膜６９をマスクとし
て、上記キャップ層６８，及び上記イオン注入マスク層
６７をエッチングし、さらに上記第１の絶縁膜６９，及
び上記キャップ層６８，及び上記イオン注入マスク層６
７をマスクとして上記第１の導電型と逆の第２の導電型
の不純物を上記ガードリング領域２２の上記コンタクト
層６６，上記ガードリング層６５，及び上記増倍層６４
上層部分にイオン注入する工程と、上記第１の絶縁膜６
９，上記キャップ層６８，及び上記イオン注入マスク層
６７を全面にわたってエッチング除去した後、全面に第
２の絶縁膜５を被着させる工程と、フォトリソグラフィ
によってレジストパターンを形成し、このレジストパタ
ーンをマスクとして、上記アバランシェフォトダイオー
ド受光領域２０の上記第２の絶縁膜５をエッチングし、
この第２の絶縁膜５をマスクとして、上記第１の導電型
とは逆の第２の導電型の不純物を上記コンタクト層６
６，上記ガードリング層６５，及び上記増倍層６４上層
部分に拡散させ、この拡散領域８の導電型を上記第２の
導電型に反転させるとともに、上記イオン注入により上
記ガードリング領域２２に導入した第２導電型の不純物
を活性化させる工程と、上記第２の絶縁膜５を全面にわ
たってエッチング除去した後、フォトリソグラフィによ
ってレジストパターンを形成し、このレジストパターン
をマスクとして、上記ガードリング層６５上の上記フォ
トダイオードの受光領域２０の周縁領域，及び上記アラ
イメントマーク２１近傍の領域にのみ上記コンタクト層
６６を残すように、これらの領域以外の領域のコンタク
ト層６６をエッチングする工程と、全面に反射防止膜と
なる第３の絶縁膜９を被着した後、フォトリソグラフィ
によってレジストパターンを形成し、このレジストパタ
ーンをマスクとして、上記コンタクト層６６，１６６
上，及び上記アライメントマーク２１上の上記第３の絶
縁膜９をエッチングする工程と、フォトリソグラフィに
よってレジストパターンを形成し、このレジストパター
ンをマスクとして、上記受光領域２０の周縁領域に残さ
れた上記コンタクト層６６表面に表面電極１０を形成
し、さらに上記半導体基板裏面に裏面電極１１を形成す
る工程とを含むものである。これにより、上記アライメ
ントマーク２１を形成した後のフォトリソグラフィにお
けるフォトマスクとウェハ上のパターンの位置合わせ
を、前述の現物合わせではなく、露光装置固有の専用ア
ライメントマークを用いて行うことができ、オートアラ
イメントが可能となる。その結果、アライメント作業の
作業性が向上し、かつアライメント精度が上がり、安価
でかつ精度の高いＰＤ製品を得ることができる。さら
に、上記アライメントマーク形成のためのフォトリソグ
ラフィによるレジストパターン形成は、コンタクト層６
６の表面ではなく、上記第１の絶縁膜６９の表面上にな
され、上記第２導電型の不純物の拡散工程の前に、上記
受光領域２０の上記第１の絶縁膜６９はエッチング除去
されるため、受光領域２０におけるコンタクト層６６の
表面がレジスト等の残留有機物により汚染されることは
ない。このため、表面リーク電流が低減され、従って暗
電流が低減されたアバランシェフォトダイオード（以
後，ＡＰＤと略記する）を容易に作製することができ
る。
【００３５】構成２．さらに、この実施の形態３におけ
る半導体装置の製造方法は、図４に示すように、上記の
構成１の半導体装置の製造方法において、上記第１の絶
縁膜６９が、ＳｉＮ膜，ＳｉＯ膜またはＳｉＯＮ膜であ
るものである。このため、このＳｉＮ膜，ＳｉＯ膜また
はＳｉＯＮ膜をマスクとして、アライメントマーク２１
を形成すべき領域の上記キャップ層６８，上記イオン注
入マスク層６７，及び上記コンタクト層６６、またはこ
れらの層及び上記ガードリング層６５上層部分のエッチ
ングを安定に行うことができる。
る半導体装置の製造方法は、図４に示すように、上記の
構成１の半導体装置の製造方法において、上記第１の絶
縁膜６９が、ＳｉＮ膜，ＳｉＯ膜またはＳｉＯＮ膜であ
るものである。このため、このＳｉＮ膜，ＳｉＯ膜また
はＳｉＯＮ膜をマスクとして、アライメントマーク２１
を形成すべき領域の上記キャップ層６８，上記イオン注
入マスク層６７，及び上記コンタクト層６６、またはこ
れらの層及び上記ガードリング層６５上層部分のエッチ
ングを安定に行うことができる。
【００３６】実施例３．この発明の第３の実施の形態に
よる一実施例について説明する。図４は、本実施例３に
よる半導体装置の製造方法を示す断面図である。本実施
例３は、アライメントマーク形成のためのエッチングの
マスクとして、上記の実施例１と同様にＳｉＮ膜を用い
たＡＰＤの製造方法である。以下、本実施例３による半
導体装置の製造方法の詳細を図４を用いて説明する。
よる一実施例について説明する。図４は、本実施例３に
よる半導体装置の製造方法を示す断面図である。本実施
例３は、アライメントマーク形成のためのエッチングの
マスクとして、上記の実施例１と同様にＳｉＮ膜を用い
たＡＰＤの製造方法である。以下、本実施例３による半
導体装置の製造方法の詳細を図４を用いて説明する。
【００３７】まず、図４(a) に示すように、気相成長法
（ＶＰＥ，ＭＯＣＶＤ等）により、ｎ−ＩｎＰ基板１上
に、ｎ- −ＩｎＧａＡｓ光吸収層６２（厚さ３μｍ）、
ｎ−ＩｎＧａＡｓＰパイルアップ抑制層６３（０．２μ
ｍ）、ｎ- −ＩｎＰ増倍層６４、ｎ- −ＩｎＰガードリ
ング層６５（増倍層厚とガードリング層厚との合計が５
μｍ以下）、ｎ−ＩｎＧａＡｓＰコンタクト層６６
（０．２μｍ）、ｎ- −ＩｎＰイオン注入マスク層６７
（２μｍ）、ｎ−ＩｎＧａＡｓＰキャップ層６８（０．
２μｍ）を順に成長させ、さらに、このキャップ層６８
上の全面にＳｉＮ膜６９を被着させる。
（ＶＰＥ，ＭＯＣＶＤ等）により、ｎ−ＩｎＰ基板１上
に、ｎ- −ＩｎＧａＡｓ光吸収層６２（厚さ３μｍ）、
ｎ−ＩｎＧａＡｓＰパイルアップ抑制層６３（０．２μ
ｍ）、ｎ- −ＩｎＰ増倍層６４、ｎ- −ＩｎＰガードリ
ング層６５（増倍層厚とガードリング層厚との合計が５
μｍ以下）、ｎ−ＩｎＧａＡｓＰコンタクト層６６
（０．２μｍ）、ｎ- −ＩｎＰイオン注入マスク層６７
（２μｍ）、ｎ−ＩｎＧａＡｓＰキャップ層６８（０．
２μｍ）を順に成長させ、さらに、このキャップ層６８
上の全面にＳｉＮ膜６９を被着させる。
【００３８】次に、図４(b) に示すように、フォトリソ
グラフィによってレジストパターンを形成し、このレジ
ストパターンをマスクとして、アライメントマーク２１
を形成すべき領域のＳｉＮ膜６９をエッチングする。さ
らにこのＳｉＮ膜６９をマスクとして、上記キャップ層
６８，上記イオン注入マスク層６７，及び上記コンタク
ト層６６、またはこれらの層及び上記ガードリング層６
５上層部分をエッチングして上記アライメントマーク２
１を形成する。なお、ウェハ表面上におけるアライメン
トマーク形成領域３２の位置は、図２に示した位置であ
る。
グラフィによってレジストパターンを形成し、このレジ
ストパターンをマスクとして、アライメントマーク２１
を形成すべき領域のＳｉＮ膜６９をエッチングする。さ
らにこのＳｉＮ膜６９をマスクとして、上記キャップ層
６８，上記イオン注入マスク層６７，及び上記コンタク
ト層６６、またはこれらの層及び上記ガードリング層６
５上層部分をエッチングして上記アライメントマーク２
１を形成する。なお、ウェハ表面上におけるアライメン
トマーク形成領域３２の位置は、図２に示した位置であ
る。
【００３９】次に、図４(c) に示すように、フォトリソ
グラフィによってレジストパターンを形成し、このレジ
ストをマスクとしたエッチングにより、ＡＰＤ受光領域
２０周縁の環状のガードリング領域２２におけるＳｉＮ
膜６９をエッチングし、このＳｉＮ膜６９をマスクとし
て、上記キャップ層６８，及び上記イオン注入マスク層
６７をエッチングし、さらにＳｉＮ膜６９，及び上記キ
ャップ層６８，及び上記イオン注入マスク層６７をマス
クとしてｐ型の不純物であるＢｅを上記ガードリング領
域２２の上記コンタクト層６６，上記ガードリング層６
５，及び上記増倍層６４上層部分にイオン注入する。
グラフィによってレジストパターンを形成し、このレジ
ストをマスクとしたエッチングにより、ＡＰＤ受光領域
２０周縁の環状のガードリング領域２２におけるＳｉＮ
膜６９をエッチングし、このＳｉＮ膜６９をマスクとし
て、上記キャップ層６８，及び上記イオン注入マスク層
６７をエッチングし、さらにＳｉＮ膜６９，及び上記キ
ャップ層６８，及び上記イオン注入マスク層６７をマス
クとしてｐ型の不純物であるＢｅを上記ガードリング領
域２２の上記コンタクト層６６，上記ガードリング層６
５，及び上記増倍層６４上層部分にイオン注入する。
【００４０】次に、レジストを除去した後、ＳｉＮ膜６
９，上記キャップ層６８，及び上記イオン注入マスク層
６７を全面にわたってエッチング除去し、さらに、全面
に拡散マスクとなるＳｉＮ膜５を被着させる。この後、
フォトリソグラフィによってレジストパターンを形成
し、このレジストパターンをマスクとしたエッチングに
より、ＡＰＤの受光領域２０のＳｉＮ膜５をエッチング
する。次に、レジストを除去した後、全面にＺｎの拡散
源である厚さ１００ｎｍ程度のＺｎＯ膜６をスパッタ法
により被着させ、さらにこの上にＺｎ拡散源の分解を防
止するための厚さ１００ｎｍ程度のＳｉＯ2 膜７をＣＶ
Ｄ法により被着させる。この後、熱処理を行い、図４
(d) に示すように、ＳｉＮ膜５をマスクとして、ｐ型の
不純物であるＺｎを上記コンタクト層６６，上記ガード
リング層６５，及び上記増倍層６４上層部分に拡散さ
せ、この拡散領域８の導電型をｐ型に反転させるととも
に、イオン注入領域８０に導入されたｐ型の不純物であ
るＢｅを活性化させる。
９，上記キャップ層６８，及び上記イオン注入マスク層
６７を全面にわたってエッチング除去し、さらに、全面
に拡散マスクとなるＳｉＮ膜５を被着させる。この後、
フォトリソグラフィによってレジストパターンを形成
し、このレジストパターンをマスクとしたエッチングに
より、ＡＰＤの受光領域２０のＳｉＮ膜５をエッチング
する。次に、レジストを除去した後、全面にＺｎの拡散
源である厚さ１００ｎｍ程度のＺｎＯ膜６をスパッタ法
により被着させ、さらにこの上にＺｎ拡散源の分解を防
止するための厚さ１００ｎｍ程度のＳｉＯ2 膜７をＣＶ
Ｄ法により被着させる。この後、熱処理を行い、図４
(d) に示すように、ＳｉＮ膜５をマスクとして、ｐ型の
不純物であるＺｎを上記コンタクト層６６，上記ガード
リング層６５，及び上記増倍層６４上層部分に拡散さ
せ、この拡散領域８の導電型をｐ型に反転させるととも
に、イオン注入領域８０に導入されたｐ型の不純物であ
るＢｅを活性化させる。
【００４１】次に、ＳｉＯ2 膜７，ＺｎＯ膜６，ＳｉＮ
膜５を全面にわたってエッチング除去した後、フォトリ
ソグラフィによってレジストパターンを形成し、このレ
ジストパターンをマスクとしたエッチングにより、ガー
ドリング層６５上のＡＰＤの受光領域２０の周縁領域，
及びアライメントマーク２１近傍の領域にのみ上記コン
タクト層６６を残すように、これらの領域以外の領域の
コンタクト層６６をエッチングし、この後レジストを除
去する。さらに、全面に反射防止膜となるＳｉＮ膜９を
被着した後、フォトリソグラフィによってレジストパタ
ーンを形成し、このレジストをマスクとしたエッチング
により、上記コンタクト層６６，１６６上，及び上記ア
ライメントマーク２１上のＳｉＮ膜９をエッチングす
る。
膜５を全面にわたってエッチング除去した後、フォトリ
ソグラフィによってレジストパターンを形成し、このレ
ジストパターンをマスクとしたエッチングにより、ガー
ドリング層６５上のＡＰＤの受光領域２０の周縁領域，
及びアライメントマーク２１近傍の領域にのみ上記コン
タクト層６６を残すように、これらの領域以外の領域の
コンタクト層６６をエッチングし、この後レジストを除
去する。さらに、全面に反射防止膜となるＳｉＮ膜９を
被着した後、フォトリソグラフィによってレジストパタ
ーンを形成し、このレジストをマスクとしたエッチング
により、上記コンタクト層６６，１６６上，及び上記ア
ライメントマーク２１上のＳｉＮ膜９をエッチングす
る。
【００４２】次に、図４(e) に示すように、ＳｉＮ膜
（反射防止膜）９上の受光領域２０に隣接した領域にＳ
ｉＯ2 膜７０を形成した後、上記受光領域２０の周縁領
域に残された上記コンタクト層６６表面，上記ＳｉＯ2
膜上のボンディングパッド部１１０，及びこれらの間に
Ｔｉ／Ａｕからなるｐ側電極（表面電極）１０を形成す
る。さらに、ＩｎＰ基板１の裏面を基板厚が１５０μｍ
程度になるまで研磨した後、基板裏面にＡｕＧｅ／Ａｕ
からなるｎ側電極（裏面電極）１１を形成する。なお、
アライメントマーク２１形成以降のフォトリソグラフィ
は、アライメントマーク２１を用いたオートアライメン
トによって行われる。
（反射防止膜）９上の受光領域２０に隣接した領域にＳ
ｉＯ2 膜７０を形成した後、上記受光領域２０の周縁領
域に残された上記コンタクト層６６表面，上記ＳｉＯ2
膜上のボンディングパッド部１１０，及びこれらの間に
Ｔｉ／Ａｕからなるｐ側電極（表面電極）１０を形成す
る。さらに、ＩｎＰ基板１の裏面を基板厚が１５０μｍ
程度になるまで研磨した後、基板裏面にＡｕＧｅ／Ａｕ
からなるｎ側電極（裏面電極）１１を形成する。なお、
アライメントマーク２１形成以降のフォトリソグラフィ
は、アライメントマーク２１を用いたオートアライメン
トによって行われる。
【００４３】上記の工程により、ＡＰＤが作製される。
このＡＰＤにおいては、上記ｐ側電極とｎ側電極の間に
逆バイアス電圧を印加することにより、上記光吸収層２
に入射した光によって生成された電子と正孔が増倍層６
４で電子雪崩を引き起す。このため、入射光により生成
された電子と正孔による電流を増幅して取り出すことが
できる。
このＡＰＤにおいては、上記ｐ側電極とｎ側電極の間に
逆バイアス電圧を印加することにより、上記光吸収層２
に入射した光によって生成された電子と正孔が増倍層６
４で電子雪崩を引き起す。このため、入射光により生成
された電子と正孔による電流を増幅して取り出すことが
できる。
【００４４】本実施例３においては、上記アライメント
マーク２１を形成した後のフォトリソグラフィにおける
フォトマスクとウェハ上のパターンの位置合わせを、前
述の従来のＰＤの製造方法において用いられていた現物
合わせではなく、露光装置固有の専用アライメントマー
ク２１を用いて行うことができ、オートアライメントが
可能となる。その結果、アライメント作業の作業性が改
善され、かつアライメント精度が向上し、安価でかつ精
度の高いＰＤ製品を得ることができる。さらに、上記ア
ライメントマーク形成のためのフォトリソグラフィによ
るレジストパターン形成は、コンタクト層６６の表面で
はなく、ＳｉＮ膜６９の表面上になされ、ｐ型の不純物
であるＺｎの拡散工程の前に、上記受光領域２０のＳｉ
Ｎ膜６９はエッチング除去されるため、受光領域２０に
おけるコンタクト層６６の表面がレジスト等の残留有機
物により汚染されることはない。このため、表面リーク
電流が低減され、従って暗電流が低減されたＡＰＤを容
易に作製することができる。また、アライメントマーク
形成のエッチングマスクとなる絶縁膜が、ＳｉＮ膜６９
であるため、このＳｉＮ膜６９をマスクとして、アライ
メントマーク２１を形成すべき領域の上記キャップ層６
８，上記イオン注入マスク層６７，及び上記コンタクト
層６６、またはこれらの層及び上記ガードリング層６５
上層部分のエッチングを安定に行うことができる。
マーク２１を形成した後のフォトリソグラフィにおける
フォトマスクとウェハ上のパターンの位置合わせを、前
述の従来のＰＤの製造方法において用いられていた現物
合わせではなく、露光装置固有の専用アライメントマー
ク２１を用いて行うことができ、オートアライメントが
可能となる。その結果、アライメント作業の作業性が改
善され、かつアライメント精度が向上し、安価でかつ精
度の高いＰＤ製品を得ることができる。さらに、上記ア
ライメントマーク形成のためのフォトリソグラフィによ
るレジストパターン形成は、コンタクト層６６の表面で
はなく、ＳｉＮ膜６９の表面上になされ、ｐ型の不純物
であるＺｎの拡散工程の前に、上記受光領域２０のＳｉ
Ｎ膜６９はエッチング除去されるため、受光領域２０に
おけるコンタクト層６６の表面がレジスト等の残留有機
物により汚染されることはない。このため、表面リーク
電流が低減され、従って暗電流が低減されたＡＰＤを容
易に作製することができる。また、アライメントマーク
形成のエッチングマスクとなる絶縁膜が、ＳｉＮ膜６９
であるため、このＳｉＮ膜６９をマスクとして、アライ
メントマーク２１を形成すべき領域の上記キャップ層６
８，上記イオン注入マスク層６７，及び上記コンタクト
層６６、またはこれらの層及び上記ガードリング層６５
上層部分のエッチングを安定に行うことができる。
【００４５】なお、上記の実施例１〜３では、ｐｉｎ−
ＰＤ，及びＡＰＤの作製に際してアライメントマーク形
成を行う方法を示したが、ＡＰＤやＰＤ等の光デバイス
とＦＥＴ等の電子デバイスとを集積化した複合デバイス
にも、このアライメントマーク形成方法は適用可能であ
る。
ＰＤ，及びＡＰＤの作製に際してアライメントマーク形
成を行う方法を示したが、ＡＰＤやＰＤ等の光デバイス
とＦＥＴ等の電子デバイスとを集積化した複合デバイス
にも、このアライメントマーク形成方法は適用可能であ
る。
【図１】 この発明の実施例１によるフォトダイオード
（ＰＤ）の製造方法を示す断面図である。
（ＰＤ）の製造方法を示す断面図である。
【図２】 この発明の実施例１によるＰＤの製造方法に
おける、アライメントマーク形成領域のウェハ上での位
置を示す上面図である。
おける、アライメントマーク形成領域のウェハ上での位
置を示す上面図である。
【図３】 この発明の実施例２によるＰＤの製造方法を
示す断面図である。
示す断面図である。
【図４】 この発明の実施例３によるアバランシェフォ
トダイオード（ＡＰＤ）の製造方法を示す断面図であ
る。
トダイオード（ＡＰＤ）の製造方法を示す断面図であ
る。
【図５】 従来のＰＤの製造方法を示す断面図である。
１ ｎ−ＩｎＰ基板、２ ｉ−ＩｎＧａＡｓ光吸収層、
３ ｎ−ＩｎＰ窓層、４ ｎ−ＩｎＧａＡｓコンタクト
層、５ ＳｉＮ膜（拡散用マスク）、６ ＺｎＯ膜（拡
散源）、７，７０ ＳｉＯ2 膜、８ ｐ型領域、９ Ｓ
ｉＮ膜（反射防止膜）、１０ ｐ側電極（表面電極）、
１１ ｎ側電極（裏面電極）、１４ ｐ+ −ＩｎＧａＡ
ｓコンタクト層、２０ 受光領域、２１ アライメント
マーク、２２ ガードリング領域、３１ 素子形成領
域、３２ アライメントマーク領域、５１ ｎ−ＩｎＰ
キャップ層、６２ ｎ- −ＩｎＧａＡｓ光吸収層、６３
ｎ−ＩｎＧａＡｓＰパイルアップ抑制層、６４ ｎ-
−ＩｎＰ増倍層、６５ ｎ-−ＩｎＰガードリング層、
６６ ｎ−ＩｎＧａＡｓＰコンタクト層、６７ ｎ-−
ＩｎＰイオン注入マスク層、６８ ｎ−ＩｎＧａＡｓＰ
キャップ層、６９ ＳｉＮ膜、８０ Ｂｅイオン注入領
域、１００ エピウェハ、１１０ ボンディングパッド
部、１６６ ｐ+ −ＩｎＧａＡｓＰコンタクト層。
３ ｎ−ＩｎＰ窓層、４ ｎ−ＩｎＧａＡｓコンタクト
層、５ ＳｉＮ膜（拡散用マスク）、６ ＺｎＯ膜（拡
散源）、７，７０ ＳｉＯ2 膜、８ ｐ型領域、９ Ｓ
ｉＮ膜（反射防止膜）、１０ ｐ側電極（表面電極）、
１１ ｎ側電極（裏面電極）、１４ ｐ+ −ＩｎＧａＡ
ｓコンタクト層、２０ 受光領域、２１ アライメント
マーク、２２ ガードリング領域、３１ 素子形成領
域、３２ アライメントマーク領域、５１ ｎ−ＩｎＰ
キャップ層、６２ ｎ- −ＩｎＧａＡｓ光吸収層、６３
ｎ−ＩｎＧａＡｓＰパイルアップ抑制層、６４ ｎ-
−ＩｎＰ増倍層、６５ ｎ-−ＩｎＰガードリング層、
６６ ｎ−ＩｎＧａＡｓＰコンタクト層、６７ ｎ-−
ＩｎＰイオン注入マスク層、６８ ｎ−ＩｎＧａＡｓＰ
キャップ層、６９ ＳｉＮ膜、８０ Ｂｅイオン注入領
域、１００ エピウェハ、１１０ ボンディングパッド
部、１６６ ｐ+ −ＩｎＧａＡｓＰコンタクト層。
Claims (9)
- 【請求項１】 第１導電型の半導体基板上に、アンドー
プの半導体からなる光吸収層、上記第１導電型の半導体
からなる窓層、上記第１導電型の半導体からなるコンタ
クト層を順に成長させ、該コンタクト層上の全面に第１
の絶縁膜を被着させる工程と、 フォトリソグラフィによってレジストパターンを形成
し、このレジストパターンをマスクとして、以後の工程
におけるフォトリソグラフィに用いるアライメントマー
クを形成すべき領域の上記第１の絶縁膜をエッチング
し、さらに該第１の絶縁膜をマスクとして、上記コンタ
クト層、または上記コンタクト層及び上記窓層上層部分
をエッチングして上記アライメントマークを形成する工
程と、 フォトリソグラフィによってレジストパターンを形成
し、このレジストパターンをマスクとして、フォトダイ
オードの受光領域の上記第１の絶縁膜をエッチングし、
該第１の絶縁膜をマスクとして、上記第１の導電型とは
逆の第２の導電型の不純物を上記受光領域の上記コンタ
クト層，上記窓層，及び上記光吸収層上層部分に拡散さ
せ、該不純物が拡散された領域の導電型を上記第２の導
電型に反転させる工程と、 上記第１の絶縁膜を全面にわたってエッチング除去した
後、フォトリソグラフィによってレジストパターンを形
成し、このレジストパターンをマスクとして、上記窓層
上の上記フォトダイオードの受光領域の周縁領域，及び
上記アライメントマーク近傍の領域にのみ上記コンタク
ト層を残すように、これらの領域以外の領域の上記コン
タクト層をエッチングする工程と、 全面に反射防止膜となる第２の絶縁膜を被着した後、フ
ォトリソグラフィによってレジストパターンを形成し、
このレジストパターンをマスクとして、上記コンタクト
層上，及び上記アライメントマーク上の上記第２の絶縁
膜をエッチングする工程と、 フォトリソグラフィによってレジストパターンを形成
し、このレジストパターンをマスクとして、上記受光領
域の周縁領域に残された上記コンタクト層表面に表面電
極を形成し、さらに上記半導体基板裏面に裏面電極を形
成する工程とを含むことを特徴とする半導体装置の製造
方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 上記第１の絶縁膜は、ＳｉＮ膜，ＳｉＯ膜またはＳｉＯ
Ｎ膜であることを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１に記載の半導体装置の製造方法
において、 上記半導体基板，及び上記窓層は、ＩｎＰからなり、 上記光吸収層，及び上記コンタクト層は、ＩｎＧａＡｓ
からなることを特徴とする半導体装置の製造方法。 - 【請求項４】 第１導電型の半導体基板上に、アンドー
プの半導体からなる光吸収層、上記第１導電型の半導体
からなる窓層、上記第１導電型の半導体からなるコンタ
クト層、該コンタクト層を構成する半導体とは異なる半
導体からなるキャップ層を順に成長させる工程と、 フォトリソグラフィによってレジストパターンを形成
し、このレジストパターンをマスクとして、以後の工程
におけるフォトリソグラフィに用いるアライメントマー
クを形成すべき領域の上記キャップ層をエッチングし、
さらに該キャップ層をマスクとして、上記コンタクト
層、または上記コンタクト層及び上記窓層上層部分をエ
ッチングして上記アライメントマークを形成する工程
と、 上記キャップ層を全面にわたってエッチング除去した
後、全面に第１の絶縁膜を被着させる工程と、 フォトリソグラフィによってレジストパターンを形成
し、このレジストパターンをマスクとして、フォトダイ
オードの受光領域の上記第１の絶縁膜をエッチングし、
該第１の絶縁膜をマスクとして、上記第１の導電型とは
逆の第２の導電型の不純物を上記受光領域の上記コンタ
クト層，上記窓層，及び上記光吸収層上層部分に拡散さ
せ、該不純物が拡散された領域の導電型を上記第２の導
電型に反転させる工程と、 上記第１の絶縁膜を全面にわたってエッチング除去した
後、フォトリソグラフィによってレジストパターンを形
成し、このレジストパターンをマスクとして、上記窓層
上の上記フォトダイオードの受光領域の周縁領域，及び
上記アライメントマーク近傍の領域にのみ上記コンタク
ト層を残すように、これらの領域以外の領域の上記コン
タクト層をエッチングする工程と、 全面に反射防止膜となる第２の絶縁膜を被着した後、フ
ォトリソグラフィによってレジストパターンを形成し、
このレジストパターンをマスクとして、上記コンタクト
層上，及び上記アライメントマーク上の上記第２の絶縁
膜をエッチングする工程と、 フォトリソグラフィによってレジストパターンを形成
し、このレジストパターンをマスクとして、上記受光領
域の周縁領域に残された上記コンタクト層表面に表面電
極を形成し、さらに上記半導体基板裏面に裏面電極を形
成する工程とを含むことを特徴とする半導体装置の製造
方法。 - 【請求項５】 請求項４に記載の半導体装置の製造方法
において、 上記キャップ層は、ＩｎＰからなり、 上記コンタクト層は、ＩｎＧａＡｓからなることを特徴
とする半導体装置の製造方法。 - 【請求項６】 請求項５に記載の半導体装置の製造方法
において、 上記半導体基板，及び上記窓層は、ＩｎＰからなり、 上記光吸収層は、ＩｎＧａＡｓからなることを特徴とす
る半導体装置の製造方法。 - 【請求項７】 第１導電型の半導体基板上に、第１導電
型の半導体からなる光吸収層、上記第１導電型の半導体
からなるパイルアップ抑制層、上記第１導電型の半導体
からなる増倍層、上記第１導電型の半導体からなるガー
ドリング層、上記第１導電型の半導体からなるコンタク
ト層、上記第１導電型の半導体からなるイオン注入マス
ク層、上記第１導電型の半導体からなるキャップ層を順
に成長させ、該キャップ層上の全面に第１の絶縁膜を被
着させる工程と、 フォトリソグラフィによってレジストパターンを形成
し、このレジストパターンをマスクとして、以後の工程
におけるフォトリソグラフィに用いるアライメントマー
クを形成すべき領域の上記第１の絶縁膜をエッチング
し、さらに該第１の絶縁膜をマスクとして、上記キャッ
プ層，上記イオン注入マスク層，及び上記コンタクト
層、またはこれらの層及び上記ガードリング層上層部分
をエッチングして上記アライメントマークを形成する工
程と、 上記アライメントマーク形成の後、フォトリソグラフィ
によってレジストパターンを形成し、このレジストパタ
ーンをマスクとして、アバランシェフォトダイオードの
受光領域周縁の環状のガードリング領域における上記第
１の絶縁膜をエッチングし、該第１の絶縁膜をマスクと
して、上記キャップ層，及び上記イオン注入マスク層を
エッチングし、さらに上記第１の絶縁膜，及び上記キャ
ップ層，及び上記イオン注入マスク層をマスクとして上
記第１の導電型と逆の第２の導電型の不純物を上記ガー
ドリング領域の上記コンタクト層，上記ガードリング
層，及び上記増倍層上層部分にイオン注入する工程と、 上記第１の絶縁膜，上記キャップ層，及び上記イオン注
入マスク層を全面にわたって除去した後、全面に第２の
絶縁膜を被着させる工程と、 フォトリソグラフィによってレジストパターンを形成
し、このレジストパターンをマスクとして、上記アバラ
ンシェフォトダイオード受光領域の上記第２の絶縁膜を
エッチングし、該第２の絶縁膜をマスクとして、上記第
１の導電型とは逆の第２の導電型の不純物を上記コンタ
クト層，上記ガードリング層，及び上記増倍層上層部分
に拡散させ、該拡散領域の導電型を上記第２の導電型に
反転させるとともに、上記イオン注入により上記ガード
リング領域に導入した上記第２導電型の不純物を活性化
させる工程と、 上記第２の絶縁膜を全面にわたってエッチング除去した
後、フォトリソグラフィによってレジストパターンを形
成し、このレジストパターンをマスクとして、上記ガー
ドリング層上の上記アバランシェフォトダイオードの受
光領域の周縁領域，及び上記アライメントマーク近傍の
領域にのみ上記コンタクト層を残すように、これらの領
域以外の領域のコンタクト層をエッチングする工程と、 全面に反射防止膜となる第３の絶縁膜を被着した後、フ
ォトリソグラフィによってレジストパターンを形成し、
このレジストパターンをマスクとして、上記コンタクト
層上及び上記アライメントマーク上の上記第３の絶縁膜
をエッチングする工程と、 フォトリソグラフィによってレジストパターンを形成
し、このレジストパターンをマスクとして、上記受光領
域の周縁領域に残された上記コンタクト層表面に表面電
極を形成し、さらに上記半導体基板裏面に裏面電極を形
成する工程とを含むことを特徴とする半導体装置の製造
方法。 - 【請求項８】 請求項７に記載の半導体装置の製造方法
において、 上記第１の絶縁膜は、ＳｉＮ膜，ＳｉＯ膜またはＳｉＯ
Ｎ膜であることを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項７に記載の半導体装置の製造方法
において、 上記半導体基板，上記増倍層，上記ガードリング層，及
び上記イオン注入マスク層は、ＩｎＰからなり、 上記光吸収層は、ＩｎＧａＡｓからなり、 上記パイルアップ抑制層，上記コンタクト層，及び上記
キャップ層は、ＩｎＧａＡｓＰからなることを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20301995A JP3545105B2 (ja) | 1995-08-09 | 1995-08-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20301995A JP3545105B2 (ja) | 1995-08-09 | 1995-08-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0951119A true JPH0951119A (ja) | 1997-02-18 |
| JP3545105B2 JP3545105B2 (ja) | 2004-07-21 |
Family
ID=16467007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20301995A Expired - Lifetime JP3545105B2 (ja) | 1995-08-09 | 1995-08-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3545105B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7282428B2 (en) | 2004-11-16 | 2007-10-16 | Sumitomo Electric Industries, Ltd. | Method for solid phase diffusion of zinc into an InP-based photodiode and an InP photodiode made with the method |
| JP2010056173A (ja) * | 2008-08-26 | 2010-03-11 | Opnext Japan Inc | 裏面入射型受光素子およびその製造方法 |
| WO2019211968A1 (ja) * | 2018-05-02 | 2019-11-07 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像素子および撮像装置 |
-
1995
- 1995-08-09 JP JP20301995A patent/JP3545105B2/ja not_active Expired - Lifetime
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| US7282428B2 (en) | 2004-11-16 | 2007-10-16 | Sumitomo Electric Industries, Ltd. | Method for solid phase diffusion of zinc into an InP-based photodiode and an InP photodiode made with the method |
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| US11769782B2 (en) | 2018-05-02 | 2023-09-26 | Sony Semiconductor Solutions Corporation | Solid-state imaging element and imaging apparatus |
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