JPH03293780A - 半導体受光素子 - Google Patents
半導体受光素子Info
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- JPH03293780A JPH03293780A JP2095470A JP9547090A JPH03293780A JP H03293780 A JPH03293780 A JP H03293780A JP 2095470 A JP2095470 A JP 2095470A JP 9547090 A JP9547090 A JP 9547090A JP H03293780 A JPH03293780 A JP H03293780A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
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- H01L31/035272—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their shape or by the shapes, relative sizes or disposition of the semiconductor regions characterised by at least one potential jump barrier or surface barrier
- H01L31/035281—Shape of the body
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ガードリングを有し、アバランシェ増倍現象
を利用したプレーナ型半導体受光素子に関する。
を利用したプレーナ型半導体受光素子に関する。
（従来の技術）
現在、遠距離・高速光通信用受光素子として、光ファイ
バーの伝送損失の低い波長帯（１〜１．６μ翔）で感度
を有するＩｎ Ｇａ Ａｓ ／Ｉｎ Ｐ系のアバランシ
ェフォトダイオード（ＡＰＤと略記する）が広く用いら
れている。
バーの伝送損失の低い波長帯（１〜１．６μ翔）で感度
を有するＩｎ Ｇａ Ａｓ ／Ｉｎ Ｐ系のアバランシ
ェフォトダイオード（ＡＰＤと略記する）が広く用いら
れている。
Ｉｎ Ｇａ Ａｓ ／Ｉｎ Ｐ系のＡＰＤにおいて、（
ｎ Ｇａ ＡＳ層は、高電界をかけると、トンネル電流
により暗電流が急激に増加するため、ＩｎＧａＡＳ層に
高電界がかからないように低キヤリア濃度（低不純物濃
度）とし、バンドギャップか広くトンネル電流の生じに
くいＩｎＰ層をアバランシェ領域とする構造（ＳＡＭ
（５ｅｐａｒａｔｅｄＡｂｓｏｒｐｔｉｏｎ ａｎｄ
Ｈｕｌｕｔｉｐｌｉｃａｔｉｏｎ）−ＡＰＤ ）が通
常とられる。
ｎ Ｇａ ＡＳ層は、高電界をかけると、トンネル電流
により暗電流が急激に増加するため、ＩｎＧａＡＳ層に
高電界がかからないように低キヤリア濃度（低不純物濃
度）とし、バンドギャップか広くトンネル電流の生じに
くいＩｎＰ層をアバランシェ領域とする構造（ＳＡＭ
（５ｅｐａｒａｔｅｄＡｂｓｏｒｐｔｉｏｎ ａｎｄ
Ｈｕｌｕｔｉｐｌｉｃａｔｉｏｎ）−ＡＰＤ ）が通
常とられる。
このようなＳＡＭ−ＡＰＤの従来例を第６図に示す、
即ちｎ’−ＩｎＰ基板１上にｎ−Ｉｎ Ｐバフフッ層２
、ｎ−−Ｉｎ Ｇａ Ａｓ光吸収層３、ｎ−Ｉｎ Ｇａ
Ａｓ Ｐ中間層４、ｎ”−ＩｎＰ増倍層５、ｎ−−１
０Ｐウィンドウ層６、を順次エピタキシャル成長する。
即ちｎ’−ＩｎＰ基板１上にｎ−Ｉｎ Ｐバフフッ層２
、ｎ−−Ｉｎ Ｇａ Ａｓ光吸収層３、ｎ−Ｉｎ Ｇａ
Ａｓ Ｐ中間層４、ｎ”−ＩｎＰ増倍層５、ｎ−−１
０Ｐウィンドウ層６、を順次エピタキシャル成長する。
次に選択拡散法及びイオン注入法により、ｐ＋−拡散
層７、ｐ−ガードリング８をそれぞれ形成し、反射防止
膜９、Ｐ（Ｉｌｌ電極１０、Ｎ側電極１１を設ける。
層７、ｐ−ガードリング８をそれぞれ形成し、反射防止
膜９、Ｐ（Ｉｌｌ電極１０、Ｎ側電極１１を設ける。
このような構造ではｎ−−Ｉｎ Ｇａ Ａｓ層３で光吸
収により発生したキャリアをドリフトによりｎ”−１ｎ
Ｐ層５に運び、アバランシェ増倍を行なうため、トンネ
ル電流が抑えられ、低暗電流のＡＰＤが実現できる。
ところがＩｎＧａＡｓ層と、ＩｎＰ層は、ヘテロ構造と
なるため、光吸収により発生した正孔が、ヘテロ界面に
存在する価電子帯の障壁に蓄積され、高速応答特性が得
られない、 このためｎ−−Ｉｎ Ｇａ Ａｓ層３と
ｎ４ＩｎＰ層５との間に、エネルギーギャップが両方の
中間となる組成のｎ −Ｉｎ Ｇａ ＡＳ Ｐ中間層４
を挿入し価電子帯の障壁を小さくする。
収により発生したキャリアをドリフトによりｎ”−１ｎ
Ｐ層５に運び、アバランシェ増倍を行なうため、トンネ
ル電流が抑えられ、低暗電流のＡＰＤが実現できる。
ところがＩｎＧａＡｓ層と、ＩｎＰ層は、ヘテロ構造と
なるため、光吸収により発生した正孔が、ヘテロ界面に
存在する価電子帯の障壁に蓄積され、高速応答特性が得
られない、 このためｎ−−Ｉｎ Ｇａ Ａｓ層３と
ｎ４ＩｎＰ層５との間に、エネルギーギャップが両方の
中間となる組成のｎ −Ｉｎ Ｇａ ＡＳ Ｐ中間層４
を挿入し価電子帯の障壁を小さくする。
低暗電流で、高増倍率のＡＰＤを実現するなめには、受
光面全体にわたり均一なアバランシェ増倍が行なわれ、
かつ受光部以外の領域では、電圧降伏の発生しないこと
が必要である。 特にｎ−Ｉｎ Ｐ層６とｐ”−ＩｎＰ
層７とのＰＮ接合１５の曲率を有する部分１２は、電界
が集中し、局所的な電圧降伏が発生しやすい（エツジブ
レークダウンと呼ばれる）、 このような局所的な電圧
降伏を防止するために、ＰＮ接合１５の周辺にガードリ
ング８を設けたＡＰＤが提案されている。
光面全体にわたり均一なアバランシェ増倍が行なわれ、
かつ受光部以外の領域では、電圧降伏の発生しないこと
が必要である。 特にｎ−Ｉｎ Ｐ層６とｐ”−ＩｎＰ
層７とのＰＮ接合１５の曲率を有する部分１２は、電界
が集中し、局所的な電圧降伏が発生しやすい（エツジブ
レークダウンと呼ばれる）、 このような局所的な電圧
降伏を防止するために、ＰＮ接合１５の周辺にガードリ
ング８を設けたＡＰＤが提案されている。
一般に、ＰＮ接合近傍における不純物濃度が階段的に変
化している階段型接合より、線形に変化している傾斜接
合の方がエツジブレークダウンが発生しにくいため、受
光部のＰＮ接合は階段型接合、カードリング部のＰＮ接
合は傾斜接合とすることが多い。
化している階段型接合より、線形に変化している傾斜接
合の方がエツジブレークダウンが発生しにくいため、受
光部のＰＮ接合は階段型接合、カードリング部のＰＮ接
合は傾斜接合とすることが多い。
上述の従来例では、高キャリア濃度の０４ＩｎＰ増倍層
５上に、低キヤリア濃度のｎ−ＩｎＰウィンドウ層６を
エピタキシャル成長し、次に通常、ガードリンク８のＰ
Ｎ接合は、Ｂｅ等をイオン注入法で注入後、高温アニー
ルを行ない形成し、受光部のＰＮ接合１５は、Ｃｄ 、
Ｐ２等を拡散源として選択拡散法により形成する。 こ
のような従来の構造でガードリング効果を得るためには
、受光部のＰＮ接合面をｒｒ−ＩｎＰウィンドウ層６内
の浅い位置に形成し、ガードリング８のＰＮ接合を受光
部のＰＮ接合の曲率を有する部分より、深い位置に形成
する必要がある。
５上に、低キヤリア濃度のｎ−ＩｎＰウィンドウ層６を
エピタキシャル成長し、次に通常、ガードリンク８のＰ
Ｎ接合は、Ｂｅ等をイオン注入法で注入後、高温アニー
ルを行ない形成し、受光部のＰＮ接合１５は、Ｃｄ 、
Ｐ２等を拡散源として選択拡散法により形成する。 こ
のような従来の構造でガードリング効果を得るためには
、受光部のＰＮ接合面をｒｒ−ＩｎＰウィンドウ層６内
の浅い位置に形成し、ガードリング８のＰＮ接合を受光
部のＰＮ接合の曲率を有する部分より、深い位置に形成
する必要がある。
一方、高速応答特性を得るなめには、ＩｎＰ増倍層５の
キャリア濃度を高くして、アバランシェビルドアップタ
イムを小さくするとともに、ヘテロ界面１３及び１４に
かがる電界を大きくして、正孔の蓄積を防止する必要が
ある。 このため、従来例では、受光部のＰＮ接合面は
、Ｆ−ＩｎＰウィンドウ層６内で、ｎ”−ＩｎＰ増倍層
５にできるだけ近い部分で、かつガードリングを設けた
ときガードリング効果の得られる位置に形成される。
キャリア濃度を高くして、アバランシェビルドアップタ
イムを小さくするとともに、ヘテロ界面１３及び１４に
かがる電界を大きくして、正孔の蓄積を防止する必要が
ある。 このため、従来例では、受光部のＰＮ接合面は
、Ｆ−ＩｎＰウィンドウ層６内で、ｎ”−ＩｎＰ増倍層
５にできるだけ近い部分で、かつガードリングを設けた
ときガードリング効果の得られる位置に形成される。
又、ｎ”−ＩｎＰ増倍層５の層厚は、結晶成長の制御性
及び均一性で決まり、ｎ−−１ｎＰウィンドウ層６内に
形成するＰＮ接合１５の深さは拡散の制御性で決まるた
め、ガードリング効果が十分あり、しかも高速応答特性
が得られるＡＰＤを実現するためには、両者の制御性及
び再現性が重要となり、製作上の問題があり、歩留まり
が低トーしがちであった。
及び均一性で決まり、ｎ−−１ｎＰウィンドウ層６内に
形成するＰＮ接合１５の深さは拡散の制御性で決まるた
め、ガードリング効果が十分あり、しかも高速応答特性
が得られるＡＰＤを実現するためには、両者の制御性及
び再現性が重要となり、製作上の問題があり、歩留まり
が低トーしがちであった。
（発明か解決しようとする課題）
これまで述べたように、上記従来例のＡＰＤにおいて、
ガードリング効果を得るなめには、ガードリングの深さ
をＰＮ接合の平坦部分の深さより更に深くする必要かあ
る。 又高速応答性を良くするためには、ＰＮ接合面を
ｎ−−１ｎＰウィンドウ層内で、ｎ’−ＩｎＰ増倍層に
できるだけ近い位置に形成する必要がある。 これらの
条件に適合するＰＮ接合の深さ、あるいはｎ’−１ｎｐ
増倍層の層厚等の制御性及び再現性は十分でなく、良好
な高速応答特性か得られなかったり、歩留まりが低下す
る等の課題がある。
ガードリング効果を得るなめには、ガードリングの深さ
をＰＮ接合の平坦部分の深さより更に深くする必要かあ
る。 又高速応答性を良くするためには、ＰＮ接合面を
ｎ−−１ｎＰウィンドウ層内で、ｎ’−ＩｎＰ増倍層に
できるだけ近い位置に形成する必要がある。 これらの
条件に適合するＰＮ接合の深さ、あるいはｎ’−１ｎｐ
増倍層の層厚等の制御性及び再現性は十分でなく、良好
な高速応答特性か得られなかったり、歩留まりが低下す
る等の課題がある。
本発明の目的は、上記のような欠点を解決するもので、
ガードリング効果と高速応答特性が得られ、製作が容易
で歩留まりの良い半導体受光素子を提供するものである
。
ガードリング効果と高速応答特性が得られ、製作が容易
で歩留まりの良い半導体受光素子を提供するものである
。
［発明の構成Ｊ
（課題を解決するための手段）
本発明の半導体受光素子は、増倍層である一導電型の第
１半導体層と、第１半導体層の主面上に直接又は中間層
を介して形成されるウィンドウ層である一導電型の第２
半導体層と、第２半導体層の主表面から第１半導体層に
向かって掘られな凹部と、凹部の表面から不純物をドー
プして形成され、かつ第１半導体層に達する反対導電型
の第３半導体層と、−導電型の第１及び第２半導体層と
反対導電型の第３半導体層とで形成されるＰＮ接合の曲
率を有する部分を含む、即ち凹部を囲む第２半導体層の
外周表面と四部側壁とから不純物をドープして形成され
る反対導電型のガードリングとを、具備することを特徴
とする半導体受光素子である。
１半導体層と、第１半導体層の主面上に直接又は中間層
を介して形成されるウィンドウ層である一導電型の第２
半導体層と、第２半導体層の主表面から第１半導体層に
向かって掘られな凹部と、凹部の表面から不純物をドー
プして形成され、かつ第１半導体層に達する反対導電型
の第３半導体層と、−導電型の第１及び第２半導体層と
反対導電型の第３半導体層とで形成されるＰＮ接合の曲
率を有する部分を含む、即ち凹部を囲む第２半導体層の
外周表面と四部側壁とから不純物をドープして形成され
る反対導電型のガードリングとを、具備することを特徴
とする半導体受光素子である。
（作用）
本発明の半導体受光素子の作用等について、第１図に例
示するＡＰＤを参照して以下説明する。
示するＡＰＤを参照して以下説明する。
本発明によれば、−導電型第１半導体層（ｎ＋−Ｉｎ
Ｐ増倍層２５）上に形成された一導電型第２半導体層（
ｎ−−ＩｎＰウィンドウ層２６）の主表面から掘られな
凹部３６が設けられる。 この凹部３６の内表面から選
択的に拡散又はイオン注入法により不純物をドープし、
前記ｎ’ −ＩｎＰ増倍層２５に達する反対導電型の第
３半導体層（ｐ”−ＩｎＰ層２７）を形成する。
Ｐ増倍層２５）上に形成された一導電型第２半導体層（
ｎ−−ＩｎＰウィンドウ層２６）の主表面から掘られな
凹部３６が設けられる。 この凹部３６の内表面から選
択的に拡散又はイオン注入法により不純物をドープし、
前記ｎ’ −ＩｎＰ増倍層２５に達する反対導電型の第
３半導体層（ｐ”−ＩｎＰ層２７）を形成する。
この受光素子に、動作時の所定逆バイアス電圧を印加す
ると、空乏層は主として低不純物濃度のｎ型領域に拡が
る。 第２図は、ＰＮ接合の平坦部（受光部のＰＮ接合
とも呼ぶ）直下のｎ型領域の電界分布の概略を模式的に
示すものである。
ると、空乏層は主として低不純物濃度のｎ型領域に拡が
る。 第２図は、ＰＮ接合の平坦部（受光部のＰＮ接合
とも呼ぶ）直下のｎ型領域の電界分布の概略を模式的に
示すものである。
比較のため第６図に示す従来の受光素子の電界分布も併
せて示す、 ＠＠Ｘは、基板に垂直な厚さ方向の距ｗ
ｌ（μｌ）をあられし、本発明の受光素子のＰＮ接合の
深さを基準点（Ｘ ＝ Ｏ）とする。
せて示す、 ＠＠Ｘは、基板に垂直な厚さ方向の距ｗ
ｌ（μｌ）をあられし、本発明の受光素子のＰＮ接合の
深さを基準点（Ｘ ＝ Ｏ）とする。
横軸の下に、これと平行に距離×に対応する半導体層の
配列を示す。 Ａは本発明例、Ｂは従来例の場合である
。 縦軸は電界の強さ（Ｖ／ｃｍ）を示す。 又図中の
折れ線Ａは、本発明例の、折れ線Ｂは従来例の、距離Ｘ
と電界の強さとの関係を示す。
配列を示す。 Ａは本発明例、Ｂは従来例の場合である
。 縦軸は電界の強さ（Ｖ／ｃｍ）を示す。 又図中の
折れ線Ａは、本発明例の、折れ線Ｂは従来例の、距離Ｘ
と電界の強さとの関係を示す。
第２図の電界分布に示すように、従来の受光素子におい
ては、ｎ−−１ｎＰウィンドウ層内に受光部のＰＮ接合
が形成される場合、ペテロ界面にかかる電界は低下する
。 又ｒｒ−ＩｎＰウィンドウ層は一般に低濃度であり
、アバランシェビルドアップタイムは大きくなりがちで
ある。 一方、本発明の受光素子においては、ｎ−−１
ｎＰウィンドウ層を介することなく、ｎ″′−Ｉｎ Ｐ
増倍層内にＰＮ接合を形成するのでアバランシェビルド
アップタイムを小さくできると同時に、第２図に示すよ
うにヘテロ接合界面にかかる電界を従来例より大きくす
ることができ、正孔の蓄積防止が可能となる。 これら
の理由により、高速応答特性が向上する。
ては、ｎ−−１ｎＰウィンドウ層内に受光部のＰＮ接合
が形成される場合、ペテロ界面にかかる電界は低下する
。 又ｒｒ−ＩｎＰウィンドウ層は一般に低濃度であり
、アバランシェビルドアップタイムは大きくなりがちで
ある。 一方、本発明の受光素子においては、ｎ−−１
ｎＰウィンドウ層を介することなく、ｎ″′−Ｉｎ Ｐ
増倍層内にＰＮ接合を形成するのでアバランシェビルド
アップタイムを小さくできると同時に、第２図に示すよ
うにヘテロ接合界面にかかる電界を従来例より大きくす
ることができ、正孔の蓄積防止が可能となる。 これら
の理由により、高速応答特性が向上する。
次にエツジブレークダウンの発生しゃすいＰＮ接合の曲
率を有する部分については、凹部内表面に沿って拡散あ
るいはイオン注入を行なうため、不純物を浅くドープし
ても、接合の湾曲部の曲率を緩く（曲率半径を大きく）
することができ、エツジブレークダウンの発生を抑制す
ることが可能である。 更にガードリングは、ＰＮ接合
の曲率を有する部分（湾曲部分）を含むように、凹部を
囲む外周表面と凹部側壁とから不純物をドープして形成
されるので、容易にＰＮ接合の平坦部より深く、かつ緩
い曲率で形成することができる。
率を有する部分については、凹部内表面に沿って拡散あ
るいはイオン注入を行なうため、不純物を浅くドープし
ても、接合の湾曲部の曲率を緩く（曲率半径を大きく）
することができ、エツジブレークダウンの発生を抑制す
ることが可能である。 更にガードリングは、ＰＮ接合
の曲率を有する部分（湾曲部分）を含むように、凹部を
囲む外周表面と凹部側壁とから不純物をドープして形成
されるので、容易にＰＮ接合の平坦部より深く、かつ緩
い曲率で形成することができる。
これらにより良好なガードリング効果が得られ、エツジ
ブレークダウンの発生を抑制することができる。
ブレークダウンの発生を抑制することができる。
本発明のＡＰＤにおいては、前述の通り凹部内表面より
不純物をドープするので、受光部のＰＮ接合面を、浅い
拡散で、容易にｎ”−１ｎＰ増倍層内に形成することが
可能である。 イオン注入法は、一般に浅いＰＮ接合を
制御性よく形成する技術であるが、本発明によれば、ｎ
−−１ｎＰウィンドウ層を介することなく、ｎ“−１ｎ
Ｐ増倍層内に直接ＰＮ接合を形成する構造であるため、
所望により制御性の高いイオン注入法によるＰＮ接合の
形成が可能であり、製造上の利点を持つ。
不純物をドープするので、受光部のＰＮ接合面を、浅い
拡散で、容易にｎ”−１ｎＰ増倍層内に形成することが
可能である。 イオン注入法は、一般に浅いＰＮ接合を
制御性よく形成する技術であるが、本発明によれば、ｎ
−−１ｎＰウィンドウ層を介することなく、ｎ“−１ｎ
Ｐ増倍層内に直接ＰＮ接合を形成する構造であるため、
所望により制御性の高いイオン注入法によるＰＮ接合の
形成が可能であり、製造上の利点を持つ。
又、拡散法あるいはイオン注入法により ｎ４ＩｎＰ増
倍層内のＰＮ接合の位１を調整することにより、ｎ”−
ＩｎＰ増倍層の厚さ調整が可能である。 本発明によれ
ば、上述のような製作上の利点を持ち、従来技術に比し
制御性、再現性が優れ、歩留まりの高い半導体受光素子
を実現できる。
倍層内のＰＮ接合の位１を調整することにより、ｎ”−
ＩｎＰ増倍層の厚さ調整が可能である。 本発明によれ
ば、上述のような製作上の利点を持ち、従来技術に比し
制御性、再現性が優れ、歩留まりの高い半導体受光素子
を実現できる。
（実施例）
第１図は本発明の半導体受光素子の一実施例の構成を示
す断面図である。 即ちｎ”−ＩｎＰ基板２１上に、ｎ
−ＩｎＰバッファ層２２、ｎ４ＩｎＧａＡＳ光吸収層２
３、ｎ −’Ｉｎ Ｇａ Ａｓ Ｐ中間層２４、ｎ′″
−ＩｎＰ増倍層（−導電型第１半導体層）２５、ｎ−−
ＩｎＰウィンドウ層（−導電型第２半導体層）２６を順
次エピタキシャル成長し、ｒｒ−ＩｎＰウィンドウ層２
層上６部を凹状にエツチング除去し凹部３６を形成する
。
す断面図である。 即ちｎ”−ＩｎＰ基板２１上に、ｎ
−ＩｎＰバッファ層２２、ｎ４ＩｎＧａＡＳ光吸収層２
３、ｎ −’Ｉｎ Ｇａ Ａｓ Ｐ中間層２４、ｎ′″
−ＩｎＰ増倍層（−導電型第１半導体層）２５、ｎ−−
ＩｎＰウィンドウ層（−導電型第２半導体層）２６を順
次エピタキシャル成長し、ｒｒ−ＩｎＰウィンドウ層２
層上６部を凹状にエツチング除去し凹部３６を形成する
。
次に凹部３６の表面から、不純物をドープし、選択拡散
でｎ”−ＩｎＰ増倍層２５に達するｐ“ＩｎＰ層（反対
導電型第３半導体層）２７を形成する。 次にｎ型のＩ
ｎＰ増倍層２５及びＩｎＰウィンドウ層２層上６型のＩ
ｎＰ層２層上７形成されるＰＮ接合３５の曲率を有する
部分３２を含むようにガードリング２８を形成する。
反射防止膜２９、ＰｆｌＩＩ電極３０、Ｎ側電極３１を
形成する。
でｎ”−ＩｎＰ増倍層２５に達するｐ“ＩｎＰ層（反対
導電型第３半導体層）２７を形成する。 次にｎ型のＩ
ｎＰ増倍層２５及びＩｎＰウィンドウ層２層上６型のＩ
ｎＰ層２層上７形成されるＰＮ接合３５の曲率を有する
部分３２を含むようにガードリング２８を形成する。
反射防止膜２９、ＰｆｌＩＩ電極３０、Ｎ側電極３１を
形成する。
次に上記実施例の半導体受光素子の製造方法について第
３図を参照して説明する。 同図（ａ ）ニオイて、ま
ず、ｎ”−１ｎＰ基板２１上に、ｎ−ＩｎＰバッファ層
２２、ｎ−−ＩｎＧａＡｓ光吸収層２３、ｎ−Ｉｎ Ｇ
ａ ＡＳ Ｐ中間層２４、ｎ”−１ｎＰ増倍層２５、ｎ
−−ＩｎＰウィンドウ層２層上６次、気相成長法（ＶＰ
Ｅ法）等によりエピタキシャル成長を行なう、 次にＳ
ｈｏ□等を堆積しフォトエツチング技術によりＳｈｏ□
膜３７の一部をエツチング除去し、円形開孔３８を形成
し、このＳｉＯ□膜をマスクとして、ｎ−ＩｎＰウィン
ドウ層２層上６Ｂｒ−ＣＨ，ＯＨ等により凹状にエツチ
ング除去し凹部３６を形成する。 この後５ｉｎ２マス
ク３７は除去する〈同図（ｂ ）参照）。
３図を参照して説明する。 同図（ａ ）ニオイて、ま
ず、ｎ”−１ｎＰ基板２１上に、ｎ−ＩｎＰバッファ層
２２、ｎ−−ＩｎＧａＡｓ光吸収層２３、ｎ−Ｉｎ Ｇ
ａ ＡＳ Ｐ中間層２４、ｎ”−１ｎＰ増倍層２５、ｎ
−−ＩｎＰウィンドウ層２層上６次、気相成長法（ＶＰ
Ｅ法）等によりエピタキシャル成長を行なう、 次にＳ
ｈｏ□等を堆積しフォトエツチング技術によりＳｈｏ□
膜３７の一部をエツチング除去し、円形開孔３８を形成
し、このＳｉＯ□膜をマスクとして、ｎ−ＩｎＰウィン
ドウ層２層上６Ｂｒ−ＣＨ，ＯＨ等により凹状にエツチ
ング除去し凹部３６を形成する。 この後５ｉｎ２マス
ク３７は除去する〈同図（ｂ ）参照）。
次に同図（ｃ ）において、
熱ＣＶＤ法等により、
イオン注入マスクとなるＳ ！ ０２ Ｍ３９を堆積し
、ｒｒ−ＩｎＰウィンドウ層２層上６部周辺をフォトエ
ツチング技術により、ドーナツ状にパターニングし、凹
部を囲むｒｒ−ＩｎＰ層の外周表面と凹部側壁の５ｉｎ
２膜を、フッ化アンモニュウム等によりエツチング除去
する。 パターニングに使用したレジスト４０及び５ｉ
ｎ２膜３９をマスクとして、ベリリウム（Ｂｅ）等のＰ
型不純物のイオン注入を行なう、 このとき、加速電圧
は２００ｋＶ、ドーズ量は、 ｌｘ １０” ＣＦ’程
度である。
、ｒｒ−ＩｎＰウィンドウ層２層上６部周辺をフォトエ
ツチング技術により、ドーナツ状にパターニングし、凹
部を囲むｒｒ−ＩｎＰ層の外周表面と凹部側壁の５ｉｎ
２膜を、フッ化アンモニュウム等によりエツチング除去
する。 パターニングに使用したレジスト４０及び５ｉ
ｎ２膜３９をマスクとして、ベリリウム（Ｂｅ）等のＰ
型不純物のイオン注入を行なう、 このとき、加速電圧
は２００ｋＶ、ドーズ量は、 ｌｘ １０” ＣＦ’程
度である。
次に同図（ｄ ）において、レジスト４０及び５１０２
膜３９を除去後、フォスフイン雰囲気中（１０００００
１）Ｉｍ）、７００℃、１０分のアニールを行ない、カ
ードリング２８を形成する。
膜３９を除去後、フォスフイン雰囲気中（１０００００
１）Ｉｍ）、７００℃、１０分のアニールを行ない、カ
ードリング２８を形成する。
次に同図（ｅ ）において、ｐ −ＣＶＤ法等により、
Ｓｉ Ｎ、選択拡散マスク４１を堆積し、ｎＩｎＰウィ
ンドウ層２６の凹部３６を含むように、フォトエツチン
グ技術により、円形にバターニングし、ケミカルドライ
エッチ法（ＣＤＥ法）等により、Ｓ＋Ｎｘ１ｌを円形に
エツチング後、この５ｉＮｘｌ１４１をマスクとして封
管法等によりカドミウム（Ｃｄ ）等のＰ型不純物を選
択拡散する。
Ｓｉ Ｎ、選択拡散マスク４１を堆積し、ｎＩｎＰウィ
ンドウ層２６の凹部３６を含むように、フォトエツチン
グ技術により、円形にバターニングし、ケミカルドライ
エッチ法（ＣＤＥ法）等により、Ｓ＋Ｎｘ１ｌを円形に
エツチング後、この５ｉＮｘｌ１４１をマスクとして封
管法等によりカドミウム（Ｃｄ ）等のＰ型不純物を選
択拡散する。
その後、第１図に示すように反射防止膜形成のため、Ｓ
ｉＮｘ膜２９を堆積した後、Ｐ側電極取り出し部分のＳ
ｉＮ、膜を除去する。 真空蒸着技術により電極金属を
蒸着し、フォトエツチング技術によりバターニングし、
不要な電極金属を除去し、ｐｒｐＪｔ極３０を極式０る
。 次にＩｎＰ基板２１の裏面を研＠後、真空層着によ
り、Ｎ側電極３１を形成する。 殻後に、オーミｙり電
極とするため、熱処理を行なって半導体受光素子が完成
する。
ｉＮｘ膜２９を堆積した後、Ｐ側電極取り出し部分のＳ
ｉＮ、膜を除去する。 真空蒸着技術により電極金属を
蒸着し、フォトエツチング技術によりバターニングし、
不要な電極金属を除去し、ｐｒｐＪｔ極３０を極式０る
。 次にＩｎＰ基板２１の裏面を研＠後、真空層着によ
り、Ｎ側電極３１を形成する。 殻後に、オーミｙり電
極とするため、熱処理を行なって半導体受光素子が完成
する。
上記実施例の半導体受光素子は、受光部のＰＮ接合３５
とアバランシェ増倍層であるｎ”−ＩｎＰ増倍層２５と
か接しているため、第２図に示すようにヘテロ接合３３
及び３４に十分な電界をかけることが可能となり、又ア
バランシェビルドアップタイムも減少し、素子の高速応
答特性は向ヒした。 又受光部のＰＮ接合３５は、凹部
内表面から不純物をドープしく第３図（ｅ））、ガード
リング２８は凹部側壁を含む領域から不純物をドープし
く第３図（Ｃ）（ｄ））、それぞれ形成されるので、エ
ツジブレークダウンの発生は容易に抑制され、良好なガ
ードリング効果が得られた。
とアバランシェ増倍層であるｎ”−ＩｎＰ増倍層２５と
か接しているため、第２図に示すようにヘテロ接合３３
及び３４に十分な電界をかけることが可能となり、又ア
バランシェビルドアップタイムも減少し、素子の高速応
答特性は向ヒした。 又受光部のＰＮ接合３５は、凹部
内表面から不純物をドープしく第３図（ｅ））、ガード
リング２８は凹部側壁を含む領域から不純物をドープし
く第３図（Ｃ）（ｄ））、それぞれ形成されるので、エ
ツジブレークダウンの発生は容易に抑制され、良好なガ
ードリング効果が得られた。
又本発明の受光素子の構造は、例えばｎ” −ＩｎＰ増
倍層２５の層厚が、選択拡散プロセスあるいはイオン注
入法で制御可能である等、制御性、再現性に優れていて
、製作が容易であり、歩留まりも改善された。
倍層２５の層厚が、選択拡散プロセスあるいはイオン注
入法で制御可能である等、制御性、再現性に優れていて
、製作が容易であり、歩留まりも改善された。
本実施例では、Ｉｎ Ｇａ Ａｓ Ｐ、Ｉｎ Ｐ−系の
化合物半導体について説明したが、本発明は、Ａ１Ｇａ
Ａｓ Ｓｂ 、Ｇａ Ａｓ等においても実現可能であ
る。 半導体層の導電型については、−導電型をｐ型、
反対導電型をｎ型とした構造の受光素子に対しても、本
発明は適用できる。 又本実施例では、受光部のＰ層ｇ
合を拡散法により形成したが、亜鉛（Ｚｎ）、マグネシ
ュウム＜Ｍ（＋ ）等をイオン注入法により注入し、形
成することも可能である。
化合物半導体について説明したが、本発明は、Ａ１Ｇａ
Ａｓ Ｓｂ 、Ｇａ Ａｓ等においても実現可能であ
る。 半導体層の導電型については、−導電型をｐ型、
反対導電型をｎ型とした構造の受光素子に対しても、本
発明は適用できる。 又本実施例では、受光部のＰ層ｇ
合を拡散法により形成したが、亜鉛（Ｚｎ）、マグネシ
ュウム＜Ｍ（＋ ）等をイオン注入法により注入し、形
成することも可能である。
第４図及び第５図は、本発明の他の実施例を示す断面図
である。 即ち、第１図の実施例では、ｎ−−ＩｎＰウ
ィンドウ層２６を凹状にエツチング除去するものである
が、第４図はｒｒ−ＩｎＰウィンドウ層４６の一部を残
し凹状にエツチング除去するもので、ｐ′″−ＩｎＰｎ
二層の拡散の制御性を向上させたものである。 又、第
５図の実施例はｎ−−ＩｎＰウィンドウ層５層上６ｎ４
ＩｎＰ増倍層５５の間に、ウィンドウ層を選択エツチン
グする際のストッパー層として、ｎ−ＩｎＧａ Ａｓ
Ｐ層５７を設けたもので、塩酸でウィンドウ層をエツチ
ングすれば、ＩｎＧａＡｓＰ層でエツチングをストップ
することが可能で、エツチングの制御性を向上させたも
のである。
である。 即ち、第１図の実施例では、ｎ−−ＩｎＰウ
ィンドウ層２６を凹状にエツチング除去するものである
が、第４図はｒｒ−ＩｎＰウィンドウ層４６の一部を残
し凹状にエツチング除去するもので、ｐ′″−ＩｎＰｎ
二層の拡散の制御性を向上させたものである。 又、第
５図の実施例はｎ−−ＩｎＰウィンドウ層５層上６ｎ４
ＩｎＰ増倍層５５の間に、ウィンドウ層を選択エツチン
グする際のストッパー層として、ｎ−ＩｎＧａ Ａｓ
Ｐ層５７を設けたもので、塩酸でウィンドウ層をエツチ
ングすれば、ＩｎＧａＡｓＰ層でエツチングをストップ
することが可能で、エツチングの制御性を向上させたも
のである。
［発明の効果］
これまで述べたように、本発明により、ガードリング効
果と高速応答特性が得られ、製作が容易で歩留まりの良
い半導体受光素子を提供することができた。
果と高速応答特性が得られ、製作が容易で歩留まりの良
い半導体受光素子を提供することができた。
第１図は本発明の半導体受光素子の実施例の断面図、第
２図は第１図の半導体受光素子及び従来の半導体受光素
子の各ｎ型半導体層中の電界強度を示す概略図、第３図
は第１図の半導体受光素子の製造工程を示す断面図、第
４図及び第５図は本発明の半導体受光素子の他の実施例
の断面図、第６図は従来の半導体受光素子の断面図であ
る。 １．２１・ ｎ” −Ｉｎ Ｐ基板、 ２．２２・・・
ｎ−ＩｎＰｎツバ１フフ Ｇａ Ａｓ光吸収層、４．２４−ｎ − Ｉｎ Ｇａ
ＡｓＰ中間層、 ５，２５，”ｉ５・・− ｎ’ −Ｉ
ｎ Ｐ増倍層、 ６，２６．５６−ｎ− − Ｉｎ Ｐ
ウィンドウ層、 ７．２７−ｏ” −Ｉｎ Ｐ層、 ８
．２８・・・ｐ−ガードリング、 ９，２９・・・反射
防止膜、１０、３０・・・ｐ側電極、 １１．３１・・
・ｎ側電極、１３、１４，３３．３４・・・ヘテロ接合
、 １５。 ３５・・・ＰＮ接合、 ３６・・・凹部。 ３６：凹部 第 図 Ｐ Ｐへへ 第 図 第 図（１１ （ｄ） （ｅ） 第 図（２） 第 図 第 図 第 図
２図は第１図の半導体受光素子及び従来の半導体受光素
子の各ｎ型半導体層中の電界強度を示す概略図、第３図
は第１図の半導体受光素子の製造工程を示す断面図、第
４図及び第５図は本発明の半導体受光素子の他の実施例
の断面図、第６図は従来の半導体受光素子の断面図であ
る。 １．２１・ ｎ” −Ｉｎ Ｐ基板、 ２．２２・・・
ｎ−ＩｎＰｎツバ１フフ Ｇａ Ａｓ光吸収層、４．２４−ｎ − Ｉｎ Ｇａ
ＡｓＰ中間層、 ５，２５，”ｉ５・・− ｎ’ −Ｉ
ｎ Ｐ増倍層、 ６，２６．５６−ｎ− − Ｉｎ Ｐ
ウィンドウ層、 ７．２７−ｏ” −Ｉｎ Ｐ層、 ８
．２８・・・ｐ−ガードリング、 ９，２９・・・反射
防止膜、１０、３０・・・ｐ側電極、 １１．３１・・
・ｎ側電極、１３、１４，３３．３４・・・ヘテロ接合
、 １５。 ３５・・・ＰＮ接合、 ３６・・・凹部。 ３６：凹部 第 図 Ｐ Ｐへへ 第 図 第 図（１１ （ｄ） （ｅ） 第 図（２） 第 図 第 図 第 図
Claims (1)
- １ 増倍層である一導電型の第１半導体層と、第１半導
体層の主面上に直接又は中間層を介して形成されるウィ
ンドウ層である一導電型の第２半導体層と、第２半導体
層の主表面から第１半導体層に向かって掘られた凹部と
、凹部の表面から不純物をドープして形成され、かつ第
１半導体層に達する反対導電型の第３半導体層と、導電
型の第１及び第２半導体層と反対導電型の第３半導体層
とで形成されるＰＮ接合の曲率を有する部分を含む反対
導電型のガードリングとを、具備することを特徴とする
半導体受光素子。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2095470A JP2970815B2 (ja) | 1990-04-11 | 1990-04-11 | 半導体受光素子 |
| US07/680,858 US5157473A (en) | 1990-04-11 | 1991-04-05 | Avalanche photodiode having guard ring |
| KR1019910005702A KR940011103B1 (ko) | 1990-04-11 | 1991-04-10 | 반도체 수광소자 |
| EP91105809A EP0451852B1 (en) | 1990-04-11 | 1991-04-11 | Avalanche photodiode having guard ring and method of manufacturing the same |
| DE69127574T DE69127574T2 (de) | 1990-04-11 | 1991-04-11 | Lawinenphotodiode mit Schutzring und Verfahren zu deren Herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2095470A JP2970815B2 (ja) | 1990-04-11 | 1990-04-11 | 半導体受光素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03293780A true JPH03293780A (ja) | 1991-12-25 |
| JP2970815B2 JP2970815B2 (ja) | 1999-11-02 |
Family
ID=14138534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2095470A Expired - Fee Related JP2970815B2 (ja) | 1990-04-11 | 1990-04-11 | 半導体受光素子 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5157473A (ja) |
| EP (1) | EP0451852B1 (ja) |
| JP (1) | JP2970815B2 (ja) |
| KR (1) | KR940011103B1 (ja) |
| DE (1) | DE69127574T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06314813A (ja) * | 1993-03-04 | 1994-11-08 | Sumitomo Electric Ind Ltd | ｐｉｎ型受光素子、その製造方法及び光電子集積回路 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3826366B2 (ja) * | 1996-02-22 | 2006-09-27 | モレックス インコーポレーテッド | 電気コネクタ |
| JP3016371B2 (ja) * | 1997-03-26 | 2000-03-06 | 日本電気株式会社 | 光検出器の製造方法 |
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| US5757057A (en) * | 1997-06-25 | 1998-05-26 | Advanced Photonix, Inc. | Large area avalanche photodiode array |
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| KR100532281B1 (ko) * | 2003-05-26 | 2005-11-29 | 삼성전자주식회사 | 면굴절 입사형 수광소자 및 그 제조방법 |
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