JP2970815B2 - 半導体受光素子 - Google Patents
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- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ガードリングを有し、アバランシェ増倍現
象を利用したプレーナ型半導体受光素子に関する。
象を利用したプレーナ型半導体受光素子に関する。
（従来の技術） 現在、遠距離・高速光通信用受光素子として、光ファ
イバー伝送損失の低い波長帯（１〜1.6μｍ）で感度を
有するInGaAs/InP系のアバランシェフォトダイオード
（APDと略記する）が広く用いられている。
イバー伝送損失の低い波長帯（１〜1.6μｍ）で感度を
有するInGaAs/InP系のアバランシェフォトダイオード
（APDと略記する）が広く用いられている。
InGaAs/InP系のAPDにおいて、InGaAs層は、高電界を
かけると、トンネル電流により暗電流が急激に増加する
ため、InGaAs層に高電界がかからないように低キャリア
濃度（低不純物濃度）とし、バンドギャップが広くトン
ネル電流の生じにくいInP層をアバランシェ領域とする
構造（SAM（Separated Absorption and Mulutiplicatio
n）−APD）が通常とられる。
かけると、トンネル電流により暗電流が急激に増加する
ため、InGaAs層に高電界がかからないように低キャリア
濃度（低不純物濃度）とし、バンドギャップが広くトン
ネル電流の生じにくいInP層をアバランシェ領域とする
構造（SAM（Separated Absorption and Mulutiplicatio
n）−APD）が通常とられる。
このようなSAM−APDの従来例を第６図に示す。即ちn+
−InP基板１上にｎ−InPバッファ層２、n-−InGaAs光吸
収層３、ｎ−InGaAsP中間層４、n+−InP増倍層５、n-−
InPウインドウ層６、を順次エピタキシャル成長する。
次に選択拡散法及びイオン注入法により、p+−拡散層
７、ｐ−ガードリング８をそれぞれ形成し、反射防止膜
９、Ｐ側電極10、Ｎ側電極11を設ける。
−InP基板１上にｎ−InPバッファ層２、n-−InGaAs光吸
収層３、ｎ−InGaAsP中間層４、n+−InP増倍層５、n-−
InPウインドウ層６、を順次エピタキシャル成長する。
次に選択拡散法及びイオン注入法により、p+−拡散層
７、ｐ−ガードリング８をそれぞれ形成し、反射防止膜
９、Ｐ側電極10、Ｎ側電極11を設ける。
このような構造ではn-InGaAs層３で光吸収により発生
したキャリアをドリフトによりn+−InP層５に運び、ア
バランシェ増倍を行なうため、トンネル電流が抑えら
れ、低暗電流のAPDが実現できる。ところがInGaAs層
と、InP層は、ヘテロ構造となるため、光吸収により発
生した正孔が、ヘテロ界面に存在する価電子帯の障壁に
蓄積され、高速応答特性が得られない。このためn-−In
GaAs層３とn+−InP層５との間に、エネルギーギャップ
が両方の中間となる組成のｎ−InGaAsP中間層４を挿入
し価電子帯の障壁を小さくする。
したキャリアをドリフトによりn+−InP層５に運び、ア
バランシェ増倍を行なうため、トンネル電流が抑えら
れ、低暗電流のAPDが実現できる。ところがInGaAs層
と、InP層は、ヘテロ構造となるため、光吸収により発
生した正孔が、ヘテロ界面に存在する価電子帯の障壁に
蓄積され、高速応答特性が得られない。このためn-−In
GaAs層３とn+−InP層５との間に、エネルギーギャップ
が両方の中間となる組成のｎ−InGaAsP中間層４を挿入
し価電子帯の障壁を小さくする。
低暗電流で、高増倍率のAPDを実現するためには、受
光面全体にわたり均一なアバランシェ増倍が行なわれ、
かつ受光部以外の領域では、電圧降伏の発生しないこと
が必要である。特にn-−InP層６とp+−InP層７とのPN接
合15の曲率を有する部分12は、電界が集中し、局所的な
電圧降伏が発生しやすい（エッジブレークダウンと呼ば
れる）。このような局所的な電圧降伏を防止するため
に、PN接合15の周辺にガードリング８を設けたAPDが提
案されている。
光面全体にわたり均一なアバランシェ増倍が行なわれ、
かつ受光部以外の領域では、電圧降伏の発生しないこと
が必要である。特にn-−InP層６とp+−InP層７とのPN接
合15の曲率を有する部分12は、電界が集中し、局所的な
電圧降伏が発生しやすい（エッジブレークダウンと呼ば
れる）。このような局所的な電圧降伏を防止するため
に、PN接合15の周辺にガードリング８を設けたAPDが提
案されている。
一般に、PN接合近傍における不純物濃度が階段的に変
化している階段型接合より、線形に変化している傾斜接
合の方がエッジブレークダウンが発生しにくいため、受
光部のPN接合は階段型接合、ガードリング部のPN接合は
傾斜接合とすることが多い。
化している階段型接合より、線形に変化している傾斜接
合の方がエッジブレークダウンが発生しにくいため、受
光部のPN接合は階段型接合、ガードリング部のPN接合は
傾斜接合とすることが多い。
上述の従来例では、高キャリア濃度のn+−InP増倍層
５上に、低キャリア濃度のn-−InPウインドウ層６をエ
ピタキシャル成長し、次に通常、ガードリング８のPN接
合は、Be等をイオン注入法で注入後、高温アニールを行
ない形成し、受光部のPN接合15は、Cd3P2等を拡散源と
して選択拡散法により形成する。このような従来の構造
でガードリング効果を得るためには、受光部のPN接合面
をn-−InPウインドウ層６内の浅い位置に形成し、ガー
ドリング８のPN接合を受光部のPN接合の曲率を有する部
分より、深い位置に形成する必要がある。
５上に、低キャリア濃度のn-−InPウインドウ層６をエ
ピタキシャル成長し、次に通常、ガードリング８のPN接
合は、Be等をイオン注入法で注入後、高温アニールを行
ない形成し、受光部のPN接合15は、Cd3P2等を拡散源と
して選択拡散法により形成する。このような従来の構造
でガードリング効果を得るためには、受光部のPN接合面
をn-−InPウインドウ層６内の浅い位置に形成し、ガー
ドリング８のPN接合を受光部のPN接合の曲率を有する部
分より、深い位置に形成する必要がある。
一方、高速応答特性を得るためには、InP増倍層５の
キャリア濃度を高くして、アバランシェビルドアップタ
イムを小さくするとともに、ヘテロ界面13及び14にかか
る電界を大きくして、正孔の蓄積を防止する必要があ
る。このため、従来例では、受光部のPN接合面は、n-−
InPウインドウ層６内で、n+−InP増倍層５にできるだけ
近い部分で、かつカードリングを設けたときガードリン
グ効果の得られる位置に形成される。
キャリア濃度を高くして、アバランシェビルドアップタ
イムを小さくするとともに、ヘテロ界面13及び14にかか
る電界を大きくして、正孔の蓄積を防止する必要があ
る。このため、従来例では、受光部のPN接合面は、n-−
InPウインドウ層６内で、n+−InP増倍層５にできるだけ
近い部分で、かつカードリングを設けたときガードリン
グ効果の得られる位置に形成される。
又、n+−InP増倍層５の層厚は、結晶成長の制御性及
び均一性で決まり、n-−InPウインドウ層６内に形成す
るPN接合15の深さは拡散の制御性で決まるため、ガード
リング効果が十分あり、しかも高速応答特性が得られる
APDを実現するためには、両者の制御性及び再現性が重
要となり、製作上の問題があり、歩留まりが低下しがち
であった。
び均一性で決まり、n-−InPウインドウ層６内に形成す
るPN接合15の深さは拡散の制御性で決まるため、ガード
リング効果が十分あり、しかも高速応答特性が得られる
APDを実現するためには、両者の制御性及び再現性が重
要となり、製作上の問題があり、歩留まりが低下しがち
であった。
（発明が解決しようとする課題） これまで述べたように、上記従来例のAPDにおいて、
ガードリング効果を得るためには、ガードリングの深さ
をPN接合の平坦部分の深さより更に深くする必要があ
る。又高速応答性を良くするためには、PN接合面をn-−
InPウインドウ層内で、n+−InP増倍層にできるだけ近い
位置に形成する必要がある。これらの条件に適合するPN
接合の深さ、あるいはn+−InP増倍層の層厚等の制御性
及び再現性は十分でなく、良好な高速応答特性が得られ
なかったり、歩留まりが低下する等の課題がある。
ガードリング効果を得るためには、ガードリングの深さ
をPN接合の平坦部分の深さより更に深くする必要があ
る。又高速応答性を良くするためには、PN接合面をn-−
InPウインドウ層内で、n+−InP増倍層にできるだけ近い
位置に形成する必要がある。これらの条件に適合するPN
接合の深さ、あるいはn+−InP増倍層の層厚等の制御性
及び再現性は十分でなく、良好な高速応答特性が得られ
なかったり、歩留まりが低下する等の課題がある。
本発明の目的は、上記のような欠点を解決するもの
で、ガードリング効果と高速応答特性が得られ、製作が
容易で歩留まりの良い半導体受光素子を提供するもので
ある。
で、ガードリング効果と高速応答特性が得られ、製作が
容易で歩留まりの良い半導体受光素子を提供するもので
ある。
［発明の構成］ （課題を解決するための手段） 本発明の半導体受光素子は、増倍層である一導電型の
第１半導体層と、第１半導体層の主面上に直接又は中間
層を介して形成されるウインドウ層である一導電型の第
２半導体層と、第２半導体層の主表面から第１半導体層
に向かって掘られた凹部と、凹部の表面から不純物をド
ープして形成され、かつ第１半導体層に達する反対導電
型の第３半導体層と、凹部を囲む外周表面と凹部側壁か
ら不純物をドープして形成され、かつ一導電型の第１及
び第２半導体層と反対導電型の第３半導体層とで形成さ
れるPN接合の曲率を有する部分を含む反対導電型のガー
ドリングとを、具備することを特徴とする。
第１半導体層と、第１半導体層の主面上に直接又は中間
層を介して形成されるウインドウ層である一導電型の第
２半導体層と、第２半導体層の主表面から第１半導体層
に向かって掘られた凹部と、凹部の表面から不純物をド
ープして形成され、かつ第１半導体層に達する反対導電
型の第３半導体層と、凹部を囲む外周表面と凹部側壁か
ら不純物をドープして形成され、かつ一導電型の第１及
び第２半導体層と反対導電型の第３半導体層とで形成さ
れるPN接合の曲率を有する部分を含む反対導電型のガー
ドリングとを、具備することを特徴とする。
（作用） 本発明の半導体受光素子の作用等について、第１図に
例示するAPDを参照して以下説明する。
例示するAPDを参照して以下説明する。
本発明によれば、一導電型第１半導体層（n+−InP増
倍層25）上に形成された一導電型第２半導体層（n-−In
Pウインドウ層26）の主表面から掘られた凹部36が設け
られる。この凹部36の内表面から選択的に拡散又はイオ
ン注入法により不純物をドープし、前記n+−InP増倍層2
5に達する反対導電型の第３半導体層（p+−InP層27）を
形成する。
倍層25）上に形成された一導電型第２半導体層（n-−In
Pウインドウ層26）の主表面から掘られた凹部36が設け
られる。この凹部36の内表面から選択的に拡散又はイオ
ン注入法により不純物をドープし、前記n+−InP増倍層2
5に達する反対導電型の第３半導体層（p+−InP層27）を
形成する。
この受光素子に、動作時の所定逆バイアス電圧を印加
すると、空乏層は主として低不純物濃度のｎ型領域に拡
がる。第２図は、PN接合の平坦部（受光部のPN接合とも
呼ぶ）直下のｎ型領域の電界分布の概略を模式的に示す
ものである。比較のため第６図に示す従来の受光素子の
電界分布も併せて示す。横軸ｘは、基板に垂直な厚さ方
向の距離（μｍ）をあらわし、本発明の受光素子のPN接
合の深さを基準点（ｘ＝０）とする。横軸の下に、これ
と平行に距離ｘに対応する半導体層の配列を示す。Ａは
本発明例、Ｂは従来例の場合である。縦軸は電界の強さ
（V/cm）を示す。又図中の折れ線Ａは、本発明例の、折
れ線Ｂは従来例の、距離ｘと電界の強さとの関係を示
す。
すると、空乏層は主として低不純物濃度のｎ型領域に拡
がる。第２図は、PN接合の平坦部（受光部のPN接合とも
呼ぶ）直下のｎ型領域の電界分布の概略を模式的に示す
ものである。比較のため第６図に示す従来の受光素子の
電界分布も併せて示す。横軸ｘは、基板に垂直な厚さ方
向の距離（μｍ）をあらわし、本発明の受光素子のPN接
合の深さを基準点（ｘ＝０）とする。横軸の下に、これ
と平行に距離ｘに対応する半導体層の配列を示す。Ａは
本発明例、Ｂは従来例の場合である。縦軸は電界の強さ
（V/cm）を示す。又図中の折れ線Ａは、本発明例の、折
れ線Ｂは従来例の、距離ｘと電界の強さとの関係を示
す。
第２図の電界分布に示すように、従来の受光素子にお
いては、n-−InPウインドウ層内に受光部のPN接合が形
成される場合、ヘテロ界面にかかる電界は低下する。又
n-−InPウインドウ層は一般に低濃度であり、アバラン
シェビルドアップタイムは大きくなりがちである。一
方、本発明の受光素子においては、n-−InPウインドウ
層を介することなく、n+−InP増倍層内にPN接合を形成
するのでアバランシェビルドアップタイムを小さくでき
ると同時に、第２図に示すようにヘテロ接合界面にかか
る電界を従来例より大きくすることができ、正孔の蓄積
防止が可能となる。これらの理由により、高速応答特性
が向上する。
いては、n-−InPウインドウ層内に受光部のPN接合が形
成される場合、ヘテロ界面にかかる電界は低下する。又
n-−InPウインドウ層は一般に低濃度であり、アバラン
シェビルドアップタイムは大きくなりがちである。一
方、本発明の受光素子においては、n-−InPウインドウ
層を介することなく、n+−InP増倍層内にPN接合を形成
するのでアバランシェビルドアップタイムを小さくでき
ると同時に、第２図に示すようにヘテロ接合界面にかか
る電界を従来例より大きくすることができ、正孔の蓄積
防止が可能となる。これらの理由により、高速応答特性
が向上する。
次にエッジブレークダウンの発生しやすいPN接合の曲
率を有する部分については、凹部内表面に沿って拡散あ
るいはイオン注入を行なうため、不純物を浅くドープし
ても、接合の湾曲部の曲率を緩く（曲率半径を大きく）
することができ、エッジブレークダウンの発生を抑制す
ることが可能である。更にガードリングは、PN接合の曲
率を有する部分（湾曲部分）を含むように、凹部を囲む
外周表面と凹部側壁とから不純物をドープして形成され
るので、容易にPN接合の平坦部より深く、かつ緩い曲率
で形成することができる。これらにより良好なガードリ
ング効果が得られ、エッジブレークダウンの発生を抑制
することができる。
率を有する部分については、凹部内表面に沿って拡散あ
るいはイオン注入を行なうため、不純物を浅くドープし
ても、接合の湾曲部の曲率を緩く（曲率半径を大きく）
することができ、エッジブレークダウンの発生を抑制す
ることが可能である。更にガードリングは、PN接合の曲
率を有する部分（湾曲部分）を含むように、凹部を囲む
外周表面と凹部側壁とから不純物をドープして形成され
るので、容易にPN接合の平坦部より深く、かつ緩い曲率
で形成することができる。これらにより良好なガードリ
ング効果が得られ、エッジブレークダウンの発生を抑制
することができる。
本発明のAPDにおいては、前述の通り凹部内表面より
不純物をドープするので、受光部のPN接合面を、浅い拡
散で、容易にn+−InP増倍層内に形成することが可能で
ある。イオン注入法は、一般に浅いPN接合を制御性よく
形成する技術であるが、本発明によれば、n-−InPウイ
ンドウ層を介することなく、n+−InP増倍層内に直接PN
接合を形成する構造であるため、所望により制御性の高
いイオン注入法によるPN接合の形成が可能であり、製造
上の利点を持つ。又、拡散法あるいはイオン注入法によ
りn+−InP増倍層内のPN接合の位置を調整することによ
り、n+−InP増倍層の厚さ調整が可能である。本発明に
よれば、上述のような製作上の利点を持ち、従来技術に
比し制御性、再現性が優れ、歩留まりの高い半導体受光
素子を実現できる。
不純物をドープするので、受光部のPN接合面を、浅い拡
散で、容易にn+−InP増倍層内に形成することが可能で
ある。イオン注入法は、一般に浅いPN接合を制御性よく
形成する技術であるが、本発明によれば、n-−InPウイ
ンドウ層を介することなく、n+−InP増倍層内に直接PN
接合を形成する構造であるため、所望により制御性の高
いイオン注入法によるPN接合の形成が可能であり、製造
上の利点を持つ。又、拡散法あるいはイオン注入法によ
りn+−InP増倍層内のPN接合の位置を調整することによ
り、n+−InP増倍層の厚さ調整が可能である。本発明に
よれば、上述のような製作上の利点を持ち、従来技術に
比し制御性、再現性が優れ、歩留まりの高い半導体受光
素子を実現できる。
（実施例） 第１図は本発明の半導体受光素子の一実施例の構成を
示す断面図である。即ちn+−InP基板21上に、ｎ−InPバ
ッファ層22、n+−InGaAs光吸収層23、ｎ−InGaAsP中間
層24、n+−InP増倍層（一導電型第１半導体層）25、n-
−InPウインドウ層（一導電型第２半導体層）26を順次
エピタキシャル成長し、n-−InPウインドウ層26の一部
を凹状にエッチング除去し凹部36を形成する。次に凹部
36の表面から、不純物をドープし、選択拡散でn+−InP
増倍層25に達するp+−InP層（反対導電型第３半導体
層）27を形成する。次にｎ型のInP増倍層25及びInPウイ
ンドウ層26とＰ型のInP層27とで形成されるPN接合35の
曲率を有する部分32を含むようにガードリング28を形成
する。反射防止膜29、Ｐ側電極30、Ｎ側電極31を形成す
る。
示す断面図である。即ちn+−InP基板21上に、ｎ−InPバ
ッファ層22、n+−InGaAs光吸収層23、ｎ−InGaAsP中間
層24、n+−InP増倍層（一導電型第１半導体層）25、n-
−InPウインドウ層（一導電型第２半導体層）26を順次
エピタキシャル成長し、n-−InPウインドウ層26の一部
を凹状にエッチング除去し凹部36を形成する。次に凹部
36の表面から、不純物をドープし、選択拡散でn+−InP
増倍層25に達するp+−InP層（反対導電型第３半導体
層）27を形成する。次にｎ型のInP増倍層25及びInPウイ
ンドウ層26とＰ型のInP層27とで形成されるPN接合35の
曲率を有する部分32を含むようにガードリング28を形成
する。反射防止膜29、Ｐ側電極30、Ｎ側電極31を形成す
る。
次に上記実施例の半導体受光素子の製造方法について
第３図を参照して説明する。同図（ａ）において、ま
ず、n+−InP基板21上に、ｎ−InPバッファ層22、n-−In
GaAs光吸収層23、ｎ−InGaAsP中間層24、n+−InP増倍層
25、n-−InPウインドウ層26を順次、気相成長法（VPE
法）等によりエピタキシャル成長を行なう。次にSiO2等
を堆積しフォトエッチング技術によりSiO2膜37の一部を
エッチング除去し、円形開孔38を形成し、このSiO2膜を
マスクとして、n-−InPウインドウ層26を、Br−CH3OH等
により凹状にエッチング除去し凹部36を形成する。この
後SiO2マスク37は除去する（同図（ｂ）参照）。
第３図を参照して説明する。同図（ａ）において、ま
ず、n+−InP基板21上に、ｎ−InPバッファ層22、n-−In
GaAs光吸収層23、ｎ−InGaAsP中間層24、n+−InP増倍層
25、n-−InPウインドウ層26を順次、気相成長法（VPE
法）等によりエピタキシャル成長を行なう。次にSiO2等
を堆積しフォトエッチング技術によりSiO2膜37の一部を
エッチング除去し、円形開孔38を形成し、このSiO2膜を
マスクとして、n-−InPウインドウ層26を、Br−CH3OH等
により凹状にエッチング除去し凹部36を形成する。この
後SiO2マスク37は除去する（同図（ｂ）参照）。
次に同図（ｃ）において、熱CVD法等により、イオン
注入マスクとなるSiO2膜39を堆積し、n-−InPウインド
ウ層26の凹部周辺をフォトエッチング技術により、ドー
ナツ状にパターニングし、凹部を囲むn-−InP層の外周
表面と凹部側壁のSiO2膜を、フッ化アンモニュウム等に
よりエッチング除去する。パターニングに使用したレジ
スト40及びSiO2膜39をマスクとして、ベリリウム（Be）
等のＰ型不純物のイオン注入を行なう。このとき、加速
電圧は200kV、ドーズ量は、１×1013cm-2程度である。
注入マスクとなるSiO2膜39を堆積し、n-−InPウインド
ウ層26の凹部周辺をフォトエッチング技術により、ドー
ナツ状にパターニングし、凹部を囲むn-−InP層の外周
表面と凹部側壁のSiO2膜を、フッ化アンモニュウム等に
よりエッチング除去する。パターニングに使用したレジ
スト40及びSiO2膜39をマスクとして、ベリリウム（Be）
等のＰ型不純物のイオン注入を行なう。このとき、加速
電圧は200kV、ドーズ量は、１×1013cm-2程度である。
次に同図（ｄ）において、レジスト40及びSiO2膜39を
除去後、フォスフィン雰囲気中（10000ppm）、700℃、1
0分のアニールを行ない、ガードリング28を形成する。
除去後、フォスフィン雰囲気中（10000ppm）、700℃、1
0分のアニールを行ない、ガードリング28を形成する。
次に同図（ｅ）において、ｐ−CVD法等により、SiNX
選択拡散マスク41を堆積し、n-−InPウインドウ層26の
凹部36を含むように、フォトエッチング技術により、円
形にパターニングし、ケミカルドライエッチ法（CDE
法）等により、SiNX膜を円形にエッチング後、このSiNX
膜41をマスクとして封管法等によりカドミウム（Cd）等
のＰ型不純物を選択拡散する。
選択拡散マスク41を堆積し、n-−InPウインドウ層26の
凹部36を含むように、フォトエッチング技術により、円
形にパターニングし、ケミカルドライエッチ法（CDE
法）等により、SiNX膜を円形にエッチング後、このSiNX
膜41をマスクとして封管法等によりカドミウム（Cd）等
のＰ型不純物を選択拡散する。
その後、第１図に示すように反射防止膜形成のため、
SiNX膜29を堆積した後、Ｐ側電極取り出し部分のSiNX膜
を除去する。真空蒸着技術により電極金属を蒸着し、フ
ォトエッチング技術によりパターニングし、不要な電極
金属を除去し、Ｐ側電極30を形成する。次にInP基板21
の裏面を研磨後、真空蒸着により、Ｎ側電極31を形成す
る。最後に、オーミック電極とするため、熱処理を行な
って半導体受光素子が完成する。
SiNX膜29を堆積した後、Ｐ側電極取り出し部分のSiNX膜
を除去する。真空蒸着技術により電極金属を蒸着し、フ
ォトエッチング技術によりパターニングし、不要な電極
金属を除去し、Ｐ側電極30を形成する。次にInP基板21
の裏面を研磨後、真空蒸着により、Ｎ側電極31を形成す
る。最後に、オーミック電極とするため、熱処理を行な
って半導体受光素子が完成する。
上記実施例の半導体受光素子は、受光部のPN接合35と
アバランシェ増倍層であるn+−InP増倍層25とが接して
いるため、第２図に示すようにヘテロ接合33及び34に十
分な電界をかけることが可能となり、又アバランシェビ
ルトアップタイムも減少し、素子の高速応答特性は向上
した。又受光部のPN接合35は、凹部内表面から不純物を
ドープし（第３図（ｅ））、ガードリング28は凹部側壁
を含む領域から不純物をドープし（第３図（ｃ）
（ｄ））、それぞれ形成されるので、エッジブレークダ
ウンの発生は容易に抑制され、良好なガードリング効果
が得られた。又本発明の受光素子の構造は、例えばn+−
InP増倍層25の層厚が、選択拡散プロセスあるいはイオ
ン注入法で制御可能である等、制御性、再現性に優れて
いて、製作が容易であり、歩留まりも改善された。
アバランシェ増倍層であるn+−InP増倍層25とが接して
いるため、第２図に示すようにヘテロ接合33及び34に十
分な電界をかけることが可能となり、又アバランシェビ
ルトアップタイムも減少し、素子の高速応答特性は向上
した。又受光部のPN接合35は、凹部内表面から不純物を
ドープし（第３図（ｅ））、ガードリング28は凹部側壁
を含む領域から不純物をドープし（第３図（ｃ）
（ｄ））、それぞれ形成されるので、エッジブレークダ
ウンの発生は容易に抑制され、良好なガードリング効果
が得られた。又本発明の受光素子の構造は、例えばn+−
InP増倍層25の層厚が、選択拡散プロセスあるいはイオ
ン注入法で制御可能である等、制御性、再現性に優れて
いて、製作が容易であり、歩留まりも改善された。
本実施例では、InGaAsP、InP−系の化合物半導体につ
いて説明したが、本発明は、AlGaAsSb、GaAs等において
も実現可能である。半導体層の導電型については、一導
電型をｐ型、反対導電型をｎ型とした構造の受光素子に
対しても、本発明は適用できる。又本実施例では、受光
部のPN接合を拡散法により形成したが、亜鉛（Zn）、マ
グネシュウム（Mg）等をイオン注入法により注入し、形
成することも可能である。
いて説明したが、本発明は、AlGaAsSb、GaAs等において
も実現可能である。半導体層の導電型については、一導
電型をｐ型、反対導電型をｎ型とした構造の受光素子に
対しても、本発明は適用できる。又本実施例では、受光
部のPN接合を拡散法により形成したが、亜鉛（Zn）、マ
グネシュウム（Mg）等をイオン注入法により注入し、形
成することも可能である。
第４図及び第５図は、本発明の他の実施例を示す断面
図である。即ち、第１図の実施例では、n-−InPウイン
ドウ層26を凹状にエッチング除去するものであるが、第
４図はn-−InPウインドウ層46の一部を残し凹状にエッ
チング除去するもので、p+−InP層27の拡散の制御性を
向上させたものである。又、第５図の実施例はn-−InP
ウインドウ層56とn+−InP増倍層55の間に、ウインドウ
層を選択エッチングする際のストッパー層として、ｎ−
InGaAsP層57を設けたもので、塩酸でウインドウ層をエ
ッチングすれば、InGaAsP層でエッチングをストップす
ることが可能で、エッチングの制御性を向上させたもの
である。
図である。即ち、第１図の実施例では、n-−InPウイン
ドウ層26を凹状にエッチング除去するものであるが、第
４図はn-−InPウインドウ層46の一部を残し凹状にエッ
チング除去するもので、p+−InP層27の拡散の制御性を
向上させたものである。又、第５図の実施例はn-−InP
ウインドウ層56とn+−InP増倍層55の間に、ウインドウ
層を選択エッチングする際のストッパー層として、ｎ−
InGaAsP層57を設けたもので、塩酸でウインドウ層をエ
ッチングすれば、InGaAsP層でエッチングをストップす
ることが可能で、エッチングの制御性を向上させたもの
である。
［発明の効果］ これまで述べたように、本発明により、ガードリング
効果と高速応答特性が得られ、製作が容易で歩留まりの
良い半導体受光素子を提供することができた。
効果と高速応答特性が得られ、製作が容易で歩留まりの
良い半導体受光素子を提供することができた。
第１図は本発明の半導体受光素子の実施例の断面図、第
２図は第１図の半導体受光素子及び従来の半導体受光素
子の各ｎ型半導体層中の電界強度を示す概略図、第３図
は第１図の半導体受光素子の製造工程を示す断面図、第
４図及び第５図は本発明の半導体受光素子の他の実施例
の断面図、第６図は従来の半導体受光素子の断面図であ
る。 1,21……n+−InP基板、2,22……ｎ−InPバッフア層、3,
23……n-−InGaAs光吸収層、4,24……ｎ−InGaAsP中間
層、5,25,55……n+−InP増倍層、6,26,56……n-−InPウ
インドウ層、7,27……p+−InP層、8,28……ｐ−ガード
リング、9,29……反射防止膜、10,30……ｐ側電極、11,
31……ｎ側電極、13,14,33,34……ヘテロ接合、15,35…
…PN接合、36……凹部。
２図は第１図の半導体受光素子及び従来の半導体受光素
子の各ｎ型半導体層中の電界強度を示す概略図、第３図
は第１図の半導体受光素子の製造工程を示す断面図、第
４図及び第５図は本発明の半導体受光素子の他の実施例
の断面図、第６図は従来の半導体受光素子の断面図であ
る。 1,21……n+−InP基板、2,22……ｎ−InPバッフア層、3,
23……n-−InGaAs光吸収層、4,24……ｎ−InGaAsP中間
層、5,25,55……n+−InP増倍層、6,26,56……n-−InPウ
インドウ層、7,27……p+−InP層、8,28……ｐ−ガード
リング、9,29……反射防止膜、10,30……ｐ側電極、11,
31……ｎ側電極、13,14,33,34……ヘテロ接合、15,35…
…PN接合、36……凹部。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 31/10
Claims (1)
- 【請求項１】増倍層である一導電型の第１半導体層と、
第１半導体層の主面上に直接又は中間層を介して形成さ
れるウインドウ層である一導電型の第２半導体層と、第
２半導体層の主表面から第１半導体層に向かって掘られ
た凹部と、凹部の表面から不純物をドープして形成さ
れ、かつ第１半導体層に達する反対導電型の第３半導体
層と、凹部を囲む外周表面と凹部側壁から不純物をドー
プして形成され、かつ一導電型の第１及び第２半導体層
と反対導電型の第３半導体層とで形成されるPN接合の曲
率を有する部分を含む反対導電型のガードリングとを、
具備することを特徴とする半導体受光素子。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2095470A JP2970815B2 (ja) | 1990-04-11 | 1990-04-11 | 半導体受光素子 |
| US07/680,858 US5157473A (en) | 1990-04-11 | 1991-04-05 | Avalanche photodiode having guard ring |
| KR1019910005702A KR940011103B1 (ko) | 1990-04-11 | 1991-04-10 | 반도체 수광소자 |
| EP91105809A EP0451852B1 (en) | 1990-04-11 | 1991-04-11 | Avalanche photodiode having guard ring and method of manufacturing the same |
| DE69127574T DE69127574T2 (de) | 1990-04-11 | 1991-04-11 | Lawinenphotodiode mit Schutzring und Verfahren zu deren Herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2095470A JP2970815B2 (ja) | 1990-04-11 | 1990-04-11 | 半導体受光素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03293780A JPH03293780A (ja) | 1991-12-25 |
| JP2970815B2 true JP2970815B2 (ja) | 1999-11-02 |
Family
ID=14138534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2095470A Expired - Fee Related JP2970815B2 (ja) | 1990-04-11 | 1990-04-11 | 半導体受光素子 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5157473A (ja) |
| EP (1) | EP0451852B1 (ja) |
| JP (1) | JP2970815B2 (ja) |
| KR (1) | KR940011103B1 (ja) |
| DE (1) | DE69127574T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH06314813A (ja) * | 1993-03-04 | 1994-11-08 | Sumitomo Electric Ind Ltd | ｐｉｎ型受光素子、その製造方法及び光電子集積回路 |
| US5610416A (en) * | 1995-02-16 | 1997-03-11 | Hewlett-Packard Company | Avalanche photodiode with epitaxially regrown guard rings |
| JP3826366B2 (ja) * | 1996-02-22 | 2006-09-27 | モレックス インコーポレーテッド | 電気コネクタ |
| JP3016371B2 (ja) * | 1997-03-26 | 2000-03-06 | 日本電気株式会社 | 光検出器の製造方法 |
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| KR100532281B1 (ko) * | 2003-05-26 | 2005-11-29 | 삼성전자주식회사 | 면굴절 입사형 수광소자 및 그 제조방법 |
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| JP2016122716A (ja) * | 2014-12-24 | 2016-07-07 | 株式会社東芝 | 光検出装置およびこの光検出装置を備えたｃｔ装置 |
| KR102017125B1 (ko) * | 2018-03-28 | 2019-09-03 | 주식회사 포셈 | 포토다이오드의 제조방법 |
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