KR940011103B1 - 반도체 수광소자 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 본 발명에 따른 반도체 수광소자의 실시예의 단면도,
제 2 도는 제 1 도에 도시한 반도체 수광소자 및 종래의 반도체 수광소자의 각 n형 반도체cmd중의 전계강도를 나타낸 개략도,
제 3 도는 제 1 도에 도시한 반도체 수광소자의 제조공정을 나타낸 단면도,
제 4 도 및 제 5 도는 본 발명에 따른 반도체 수광소자의 다른 실시예의 단면도,
제 6 도는 종래의 반도체 수광소자의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : n+-Inp기판 2 : n-InP버퍼층
3 : n--InGaAs광흡수층 4 : n-InGaAsP중간층
5 : n+-InP증배층 6 : n--InP윈도우층
7 : p+-InP층 8 : p-가아드 링
9 : 반사방지막 10 : p측 전극
11 : n측 전극 13 : 헤테로접합
14 : 헤테로접합 15 : PN접합
21 : n+-Inp기판 22 : n-InP버퍼층
23 : n--InGaAs광흡수층 24 : n-InGaAsP중간층
25 : n+-InP증배층 26 : n--InP윈도우층
27 : p+-InP층 28 : p-가아드 링
29 : 반사방지막 30 : p측 전극
31 : n측 전극 33 : 헤테로접합
34 : 헤테로접합 35 : PN접합
36 : 凹부 55 : n+-InP증배층
56 : n--InP윈도우층
[산업상의 이용분야]
본 발명은 가아드 링(Guard Ring)을 구비하고 애벌런치 증배현상(Avalanche 增倍現像)을 잉요하는 플레이너형 반도체 수광소자에 관한 것이다.
[종래의 기술 및 그 문제점]
현재, 원거리, 고속광통신용 수광소자로서, 광파이버의 전달손실이 작은 파장대(1~1.6㎛)의 감도를 지닌 InGaAs/InP계의 애벌런치 포토다이오드(APD라 약칭함)가 널리 사용되고 있다.
InGaAs/InP계의 APD에 있어서, InGaAs층에 고전계를 걸면 터널전류에 의해 암전류(暗電流)가 급격히 증가하기 때문에, InGaAs층에 고전계가 걸리지 않도록 저캐리어농도(저불순물농도)로 하고, 밴드 갭이 넓어서 터널전류가 생기기 어려운 InP층을 애벌런치영역으로 하는 구조[SAM(Separated Absorption and Multiplication)-APD]가 통상적으로 채용되고 있다.
이러한 SAM-APD의 종래예를 제 6 도에 나타내었다. 즉, n+-InP기판(1)상에 n--InP버퍼층(2)과 n--InGaAs광흡수광(光吸收과廣 ; 3), n-InGaAsP중간층(4), n+-InP증배층(5), n--InP윈도우(Window)층(6)을 순차적으로 에피택셜, 성장시킨다. 다음에 선택확산법 및 이온주입법에 의해 n+-InP층(7)과 p-가아드 링(8)을 각각 형성하고, 반사방지막(9)과 p측 전극(10) 및 n측 전극(11)을 설치한다.
이러한 구조에서는, n--InGaAs광흡수층(3)에서의 광흡수에 의해 발생한 캐리어를 드리프트에 의해 n+-InP층(5)으로 옮겨 애벌런치증배를 행하기 때문에, 터널전류가 억제되어 저암전류의 APD를 실현할 수 있다. 그런데, InGaAs층과 InP층은 헤테로(Hetero)구조로 되기 때문에, 광흡수에 의해 발생한 정공(正攻)이 헤테로 경계면에 존재하는 가전자대(價電子帶)의 장벽에 축적되어 고속응답특성을 얻을 수 없다. 이 때문에, n--InGaAs층(3)과 n+-InP층(5)의 사이에 에너지 갭이 양쪽의 중간으로 되는 조성의 n-InGaAsP중간층(4)을 삽입하여 가전자대의 장벽을 작게 하고 있다.
저암전류로 고증배율의 APD를 실현하기 위해서는, 수광면 전체에 걸쳐서 균일한 애벌런치증배가 행하여지고 또한 수광부 이외의 영역에서는 전압항복(電壓降伏)이 발생하지 않는 것이 필요하다. 특히 n--InP층(6)과 p+-InP(7)간의 PN접합(15)의 곡률(曲率)을 갖는 부분(12)은, 전계가 집중하여 국소적인 전압항복이 발생하기 쉽다(엣지 브레이트다운(Edge Breakdown)이라 칭함). 이러한 국소적인 전압항복을 방지하기 위해, PN접합(15)의 주변에 가이드 링(8)을 설치한 APD가 제안되어 있다.
일반적으로, PN접합 근방에서의 불순물농도가 단계적으로 변화하고 있는 계단형 접합보다 선형으로 변화하는 경사접합 쪽이 엣지 브레이크다운이 발생하기 어렵게 때문에, 수광부의 PN접합은 계단형 접합으로 하고, 가아드 링 부분의 PN접합은 경사접합으로 하는 경우가 많다.
상술한 종례예에서는, 고캐리어농도의 n+-InP증배층(5)상에 저캐리어농도의 n--InP윈도우층(6)을 에피택셜, 성장시키고, 다음에 통상적으로 가아드 링(8)의 PN접합은 Be등을 이온주입법으로 주입한 후에 고온어닐을 행하여 형성하며, 수광부의 PN접합(15)은 Cd3P2등을 확산원으로 하여 선택확산법에 의해 형성한다. 이와 같은 종래의 구조에서 가아드 링 효과를 얻기 위해서는, 수광부의 PN접합면을 n--InP윈도우층(6)내의 얕은 위치에 형성하고, 가아드 링(8)의 PN접합을 수광부의 PN접합의 곡률을 갖는 부분보다 깊은 위치에 형성할 필요가 있다.
한편, 고속응답특성을 얻기 위해서는, InP증배층(5)의 캐리어농도를 높히고, 애벌런치 빌드업시간(Avalanche Build-up Time)을 작게 함과 더불어, 헤테로 경계면(13,14)에 걸리는 전계를 크게 하여 정공의 축적을 방지할 필요가 있다. 이 때문에, 종래예에서는 수광부의 접합면을 n--InP윈도우층(6)내에서 n+-InP증배층(5)에 가능한 한 가까운 부분에서, 또한 가아드 링을 설치한 때 가아드 링 효과가 얻어지는 위치에 형성하고 있다.
또, n+-InP증배층(5)의 두께는 결정성장의 제어성 및 균일성에 의해 결정되고, n--InP윈도우층(6)내에 형성되는 PN접합(15)의 두께는 확산의 제어성에 의해 결정되기 때문에, 가아드 링 효과가 충분하고, 게다가 고속응답특성을 얻을 수 있는 APD를 실현하기 위해서는, 양자의 제어성 및 재현성이 중요하게 되어 제작상의 문제가 있고, 수율이 저하하는 경향이 있다.
지금까지 설명한 바와 같이, 상기 종래예의 APD에 있어서 가아드 링 효과를 얻기 위해서는 가아드 링의 깊이를 PN접합의 평탄부분의 깊이보다 더 깊게 할 필요가 있다. 또, 고속응답특성을 좋게하기 위해서는, PN접합면을 n--InP윈도우층내에서 n+-InP증배층에 가능한 한 가까운 위치에 형성할 필요가 있다. 이들 조건에 적합한 PN접합의 깊이 또는 n+-InP증배층의 두께 등의 제어성 및 재현성은 충분치 않기 때문에, 양호한 고속응답특성을 얻을 수 없다거나 수율이 저하하는 등의 문제가 있다.
[발명의 목적]
본 발명은 상기한 결점을 해결하기 위한 것으로, 가아드 링 효과와 고속응답특성을 얻을 수 있으며, 제작이 용이하고 수율이 높은 반도체 수광소자를 제공하고자함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위해 본 발명의 반도체 수광소자는, 증배층인 일도전형의 제 1 반도체층과, 이 제 1 반도체층의 주면상에 직접 또는 중간층을 매개하여 형성되는 윈도우층읜 일도전형의 제 2 반도체층, 이 제 2 반도체층의 주표면으로부터 제 1 반도체층을 향하여 구부러진 凹부, 이 凹부의 표면으로부터 불순물을 도우프하여 형성되고 또한 제 1 반도체층에 도달하는 반대도전형의 제 3 반도체층, 일도전형의 제 1 및 제 2 반도체층과 반대도전형의 제 3 반도체층으로 형성되는 PN접합의 곡률을 갖는 부분을 포함하는, 즉 凹부를 둘러싸는 제 2 반도체층의 외주 표면과 凹부 측벽으로부터 불순물을 도우프하여 형성되는 반대도전형의 가아드 링을 구비한 것을 특징으로 한다.
[작용]
이하, 본 발명에 따른 반도체 수광소자의 작용 등에 대해 제 1 도에 예시된 APD를 참조하여 설명한다.
본 발명에 의하면, 일도전형의 제 1 반도체층[n+-InP증배층(251)상에 형성된 일도전형의 제 2 반도체층[n--InP윈도우층(26)]의 주표면으로부터 구부러진 凹부(36)가 설치된다. 이 凹부(36)의 내표면으로부터 선택적으로 확산법 또는 이온주입법 등에 의해 불순물을 도우프하여, 상기 n+-InP증배층(25)에 도달하는 반대도전형의 제 3 반도체층[p+-InP층(27)]을 형성한다.
이 수광소자에 동작시의 소정의 역바이어스전압을 인가하면, 공핍층은 주로 저불순물농도의 n형 영역으로 확장된다. 제 2 도는 PN접합의 평탄부(수광부의 PN접합이라고도 칭함)바로 아래의 n형 영역의 전계분포를 개략적으로 나타낸 모식도이다. 여기에서는 비교를 하기 위해 제 6 도에 나타낸 종래의 수광소자의 전계분포도 아울러 나타내었다. 도면에서 횡축 x는 기판에 수직한 두께방향의 거리(㎛)를 나타내는 바, 본 발명에 따른 수광수자의 PN접합의 깊이를 기준점(x=0)으로 한다. 횡축 아래에, 이것과 평행하게 거리 x에 대응하는 반도체층의 배열을 나타내었다. A는 본 발명의 예, B는 종래예의 경우이다. 또한, 종측은 전계의 강도(V/㎝)를 나타낸다. 도면의 실선 A는 본 발명의 예, B는 종래예의 거리 x와 전계의 강도의 관계를 각각 나타낸다.
제 2 도의 전계분포에 나타낸 바와 같이, 종래의 수광소자에 있어서는 n--InP윈도우층내에 수광부의 PN접합이 형성되는 경우, 헤테로 경계면에 걸리는 전계는 저하한다. 또, n--InP윈도우층은 일반적으로 저농도이고, 애벌런치 빌드업시간이 길어진다. 한편, 본 발명의 수광소자에 있어서는, n--InP윈도우층을 개재시키지 않고 n+-InP증배층내에 PN접합을 형성하므로, 애벌런치 빌드업시간을 짧게할 수 있는 동시에, 제 2 도에 나타낸 바와 같이 헤테로접합 경계면에 걸리는 전계를 종래에 보다 크게할 수 있어서 정공의 축적방지가 가능하게 된다. 이들 이유에 의해 고속응답특성이 향상된다.
다음으로, 엣지 브레이크다운이 발생하기 쉬운 PN접합의 곡률을 갖는 부분에 대해서는, 凹부내 표면을 따라서 확산 혹은 이온주입을 행하기 때문에, 불순물을 얕게 도우프해도 접합의 만곡부(灣曲部)의 곡률을 완만하게(곡률반경을 크게) 할 수 있어서 엣지 브레이크다운이 발생하는 것을 억제할 수 있게 된다. 더욱이, 가아드 링은 PN접합의 곡률을 갖는 부분(만곡부분)을 포함하도록 凹부를 둘러싸는 외주 표면과 凹부 측벽으로부터 불순물을 도우프하여 형성하므로, 용이하게 PN접합부의 평탄부보다 깊고 또한 완만한 곡률로 형성할 수 있다. 이에 따라, 양호한 가아드 링 효과가 얻어져서 엣지 브레이크다운의 발생을 억제할 수 있게 된다.
본 발명의 APD에 있어서는, 전술한 바와 같이 凹부내 표면으로부터 불순물을 도우프하므로, 수광부의 PN접합면을 얕은 확산으로 용이하게 n+-InP증배층내에 형성할 수 있다. 이온주입법은 일반적으로 얕은 PN접합을 제어성 좋게 형성하는 기술이지만, 본 발명에 의하면 n--InP윈도우층을 매개하지 않고 n+-InP증배층내에 직접적으로 PN접합을 형성하는 구조이기 때문에, 소망하는 바에 따라 제어성이 좋은 이온주입법에 의한 PN접합의 형성이 가능하여 제조상의 잇점을 갖는다. 또, 확산법 혹은 이온주입법에 의해 n+-InP증배층내의 PN접합의 위치를 조정함으로써, n+-InP증배층의 두께를 조정할 수 있다. 본 발명에 의하면, 상술한 바와 같은 제작상의 잇점을 가지고서, 종래 기술에 비해 제어성과 재현성이 우수하며 수율이 높은 반도체 수광소자를 실현할 수 있게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제 1 도는 본 발명에 따른 반도체 수광소자의 일실시예의 구성을 나타낸 단면도이다. 즉, n+-InP기판(21)상에 n-InP버퍼층(22)과 n--InGaAs광흡수층(23), n-InGaAsP중간층(24), n+-InP증배층(일도전형 제 1 반도체층 ; 25), n--InP윈도우층(일도전형 제 2 반도체층 ; 26)을 순차적으로 에피택셜, 성장시키고, n--InP윈도우층(26)의 일부를 凹형상으로 에칭, 제거하여 凹부(36)를 형성한다. 다음에는 상기 凹부(36)의 표면으로부터 불순물을 도우프하고, 선택확산으로 n+-InP증배층(25)에 도달하는 n+-InP(상기 일도전형과 반대도전형의 제 3 반도체층 ; 27)을 형성한다. 다음에는 n형의 InP증배층(25) 및 InP윈도우층(26)과 p형 InP층(27)에 의해 형성되는 PN접합(35)의 곡률을 갖는 부분(32)을 포함하도록 가아드 링(28)을 형성한다. 이어서, 반사방지막(29)과 p측 전극(30) 및 n측 전극(31)을 형성한다.
다음에는 상기 실시예에 따른 반도체 수광소자의 제조방법에 대해 제 3 도를 참조하여 설명한다.
제 3a 도에 있어서, 먼저 n+-InP기판(21)상에 n-InP버퍼층(22)과 n--InGaAs광흡수층(23), n-InGaAsP중간(24), n+-InP증배층(25), n--InP윈도우층(26)을 순차적으로 기상성장법(VPE법) 등에 의해 에피택셜, 성장을 행한다. 다음으로, SiO2등을 퇴적하고 습식에칭기술 등에 의해 SiO2막(37)의 일부를 에칭, 제거한 다음, 원형 개공부(38)를 형성하고, 상기 SiO2막(37)을 마스크로 하여 n--InP윈도우층(26)을 Br-CH3OH 등에 의해 凹형상으로 에칭, 제거하여 凹부(36)를 형성한다. 그 후, 상기 SiO2막(37)으로 된 마스크를 제거한다[제 3b 도 참조].
다음에 제 3c 도에 있어서, 열 CVD법 등에 의해 이온주입 마스크로 되는 SiO2막(39)을 퇴적하고, n--InP윈도우층(26)의 凹부(36) 주변을 습식에칭기술에 의해 도너츠형상으로 패터닝한 다음, 상기 凹부(36)를 둘러싸는 n--InP층(26)의 외주 표면과 凹부(36) 측벽의 SiO2막(39)을 불화암모늄 등에 의해 에칭, 제거한다. 다음에는 패터닝에 사용한 레지스트(40) 및 SiO2막(39)을 마스크로 하여 배릴륨(Be) 등의 p형 불순물을 이온주입한다. 이때, 가속전압은 200㎸, 도우즈량은 1×1013㎝-2정도이다.
다음에 제 3d 도에 있어서, 레지스트(40) 및 SiO2막(39)을 제거한 후, 인화수소(Phosphine)분위기중(10000ppm)에서 700℃, 10분의 어닐처리를 하여 가아드 링(28)을 형성한다.
다음에 제 3e 도에 있어서, p-CVD법 등에 의해 SiN2선택확산 마스크(41)를 퇴적하고, n--InP윈도우층(26)의 凹부(36)를 포함하도록 포토에칭기술에 의해 원형으로 패터닝하며, 화학적 건식에칭법(CDE법)등에 의해 상기 SiN2막(41)을 원형으로 에칭한 후, 이 SiN2막(41)을 마스크로 하여 봉관법(封管法) 등에 의해 카드뮴(Cd) 등의 p형 불순물을 선택확산시킨다.
그 후, 제 1 도에 나타낸 바와 같이 반사방지막을 형성하기 위해 SiN2막(29)을 퇴적한 후, p측 전극 인출 부분의 SiN2막을 제거한다. 다음에는 진공증착기술에 의해 전극금속을 증착하고, 습식에칭기술에 의해 패터닝하여 불필요한 전극금속을 제거함으로써 p측 전극(30)을 형성한다. 다음에는 InP기판(21)의 이면을 연마한 후에, 진공증착에 의해 n측 전극(31)을 형성한다. 마지막으로, 오믹(Ohmic)전극으로 하기 위해 열처리를 행하여 반도체 수광소자를 완성한다.
상기 실시예의 반도체 수광소자는, 수광부의 PN접합(35)과 에벌런치 증배층인 n+-InP증배층(25)이 접하고 있기 때문에, 제 2 도에 나타낸 바와 같이 헤테로접합(33 및 34)에 충분한 전계를 거는 것이 가능하게 되고, 또 애벌런치 빌드업시간도 감소하여 소자의 고속응답특성이 향상된다. 또, 수광부의 PN접합(35)은 凹부(36) 표면으로부터 불순물을 도우프하여 형성되고[제 3e 도], 가아드 링(28)은 凹부(36) 측벽을 포함하는 영역으로부터 불순물을 도우프하여 형성되므로[제 3c,d 도], 엣지 브레이크다운의 발생이 용이하게 억제되어 양호한 가아드 링 효과를 얻을 수 있게 된다. 또, 본 발명의 수광소자의 구조는, 예컨대 n+-InP증배층(25)의 막두께는 선택확산 프로세스 혹은 이온주입법으로 제어할 수 있는 등, 제어성과 재현성이 우수하고 제작이 용이하며, 수율도 개선된다.
본 실시예에서는 InGaAsP, InP-계의 화합물 반도체에 대해 설명했지만, 본 발명은 이에 한정되지 않고 AlGaAsSb, GaAs 등에 있어서도 실현가능하다. 반도체층의 도전형에 대해서는, 일도전형을 p형, 반대도전형을 n형으로 한 구조의 수광소자에 대해서도 본 발명은 적용할 수 있다. 또, 본 실시예에서는 수광부의 PN 접합을 확산법 등에 의해 형성했지만, 아연(Zn), 마그네슘(Mg) 등을 이온주입법에 의해 주입하여 형성 할 수도 있다.
제 4 도 및 제 5 도는 본 발명의 다른 실시예를 나타낸 단면도이다. 즉, 제 1 도의 실시예에서는 n--InP윈도우층(26)을 凹형상으로 에칭, 제거하는 것이지만, 제 4 도는 n--InP윈도우층(46)의 일부를 남기고 凹형상으로 에칭, 제거하는 것으로, p+-InP층(27)의 확산제어성을 향상시킨 실시예이다. 또, 제 5 도는 n+-InP윈도우층(56)과, n+-InP증배층(55)의 사이에 윈도우층을 선택에칭할 때의 스토퍼(Stopper)층으로서 n-InGaAsP층(57)을 설치한 것으로, 염산으로 윈도우층을 에칭하면 InGaAsP층(57)으로 에칭을 중지하는 것이 가능한 바, 에칭의 제어성을 향상시킨 것이다.
한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상에서 설명한 바와 같이, 본 발명에 의해 가아드 링 효과와 고속응답특성을 얻을 수 있으며, 제조가 용이하고 수율이 좋은 반도체 수광소자를 제공할 수 있게 된다.
Claims (1)
- 증배층인 일도전형의 제 1 반도체층(25,55)과, 이 제 1 반도체층의 주면상에 직접 또는 중간층(57)을 매개하여 형성되는 윈도우층인 일도전형의 제 2 반도체층(26, 46, 56), 이 제 2 반도체층의 주표면으로부터 제 1 반도체층을 향하여 구부러진 凹부(36), 이 凹부의 표면으로부터 불순물을 도우프하여 형성되고 또한 제 1 반도체층에 도달하는 반대도전형의 제 3 반도체층(27) 및, 일도전형의 제 1 및 제 2 반도체층과 반대도전형의 제 3 반도체층에 의해 형성되는 PN접합(35)의 곡률을 갖는 부분을 포함하는 반대도전형의 가아드 링(28)을 구비한 것을 특징으로 하는 반도체 수광소자.
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