JP2680817B2 - プレーナ型ヘテロ接合半導体受光素子の製造方法 - Google Patents
プレーナ型ヘテロ接合半導体受光素子の製造方法Info
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- JP2680817B2 JP2680817B2 JP62206113A JP20611387A JP2680817B2 JP 2680817 B2 JP2680817 B2 JP 2680817B2 JP 62206113 A JP62206113 A JP 62206113A JP 20611387 A JP20611387 A JP 20611387A JP 2680817 B2 JP2680817 B2 JP 2680817B2
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- layer
- guard ring
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- semiconductor
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はガードリング効果を有し、均一アバランシ増
倍を可能にするプレーナ型ヘテロ接合半導体受光素子の
製造方法に関する。 （従来技術とその問題点） 現在、光通信用波長域として光ファイバー伝送損失の
低い１〜1.6μｍ帯が主流であり、In0.53Ga0.47As化合
物半導体を用いたアバランシ・フォトダイオード（AP
D）の開発が進められている。このInGaAsは、格子接合
するInPとのヘテロ接合形成が可能であるから、InGaAs
を光吸収層として、ここで光励起によって発生した電子
−正孔キャリアの一方のみをアバランシ増倍層であるIn
P層へ輸送してアバランシ増倍を生じさせる構造を採用
することによって受信感度の優れた光検出素子が実現で
きる。 上記の概念は既に西田（K.Nishida）らによってアプ
ライド・フィジックス・レターズ誌（Appl.Phys.Let
t.）35巻251〜253ページ（1979年）に提案されている。
第２図は、この概念に基づいて作製された従来のAPD構
造の一例を示していて、n+−InP基板１の上にｎ−InPバ
ッファ層２、n-−In0.53Ga0.47As層３、ｎ−InP層４′
を順次成長した後に、p+型導電領域５及びｐ型導電型の
ガードリング５′を設けて選択的なpn接合を形成してい
る。６は反射防止を兼ねた表面保護膜、７はｐ側電極、
８はｎ側電極である。かかる構造で電極7,8間に逆バイ
アス電圧を印加し、空乏層をInGaAs層３まで伸ばす事に
よって禁制帯幅の狭いInGaAs層で光を吸収させ、そこで
発生した正孔キャリアのみを禁制帯幅の広いInP層４′
内に設けたpn接合まで輸送してアバランシ増倍を生じさ
せている。すなわち、禁制帯幅の広いInPによって電圧
降伏が生じるためInGaAsからのトンネル電流の発生が抑
えられ低暗電流受光素子が実現できる。しかしながら、
かかる第２図の構造においては以下の様な欠点を有して
いる。 選択的に設けられたp+型導電領域５の外周縁を囲むよ
うに設けられたガードリング５′は、エッヂ・ブレーク
ダウン（所謂局所的な電圧降伏）を防ぎ、p+n接合平坦
部5bの領域で均一なアバランシ増倍を得るために設けら
れるものであるが、実際にはガードリング効果を得るこ
とは困難で、増倍率Ｍが10程度で、ガードリング外周縁
５′ａの領域でエッヂ・ブレークダウンが生じていた。
その理由は以下の通りである。第２図に示すようにガー
ドリング５′の接合位置が階段型p+n接合５よりもInGaA
s層３側にあり、InGaAs層における電界強度は、ガード
リング部の下の領域の方が階段型p+n接合部の下の領域
よりも高くなる。従ってガードリング部において禁制帯
幅の小さいInGaAs層の電圧降伏の影響が現れる。この影
響はガードリングの外周縁部５′ａにおいて最も強く、
階段型p+n接合の平坦部5bで電圧降伏が生じる以前に、
ガードリング外周縁５′ａにおいて電圧降伏が生じてし
まうという欠点を有している。 本発明は、上記の従来の欠点を除去せしめ、ガードリ
ング効果を有するプレーナ型ヘテロ接合APDの製造方法
を提供することにある。 （問題点を解決するための手段） 前述の問題点を解決するために本発明が提供する手段
は、Eg1なる禁制帯幅を有する光吸収層用の第１の半導
体層上にEg2（ただしEg2＞Eg1）なる禁制帯幅を有する
第２の半導体層を積層する工程により第１の半導体層と
第２の半導体層との界面にヘテロ接合を設け、さらに第
２の半導体層中に選択的にpn接合を設けるヘテロ接合半
導体受光素子の製造方法において、第１の半導体層と第
２の半導体層とのヘテロ界面から遠ざかるに従って前記
第２の半導体層の禁制体幅Eg2を任意の勾配をもって増
加させながら積層することを特徴とする。 （発明の作用・原理） 本発明は、上述の製造方法により従来の欠点を解決し
た。本発明の要点は以下に述べるところにある。ガード
リングは階段型p+n接合周縁部の曲率を完全に遮蔽し、
かつガードリング周縁部の曲率をある程度緩和して、結
果としてガードリング自体の降伏電圧をより向上させて
いる。そこで、本発明では、光吸収層３から遠ざかるに
従ってアバランシ増倍層４の禁制帯幅Eg2が任意の勾配
をもって増加するように積層する製造方法を提案してい
る。これを採用する事によってガードリング周縁部の曲
率は従来よりも緩和される。すなわち、ｐ型不純物をｎ
型導電領域へ拡散し又はイオン注入する場合、一般にｎ
型導電領域の禁制帯幅が大きい程、半導体構成原子間の
結合エネルギーが強くなるから、不純物が半導体構成原
子に置換する確率が低くなり、従って不純物の拡散距離
がより長くなる。その結果、第１図に示す様な曲率の緩
和されたガードリングが形成される。 以下、InPに格子接合したInGaAlAs/InGaAs系ヘテロ接
合APDの製造方法について実施例を用いてより詳細に説
明するが、他のヘテロ接合についても全く同様である事
は容易に理解される。 （実施例） 第１図は本発明の一実施例の方法によって製造された
APDを示す断面図である。 第１図のAPDはサルファ−ドープ（Ｓ−doped）のn+−
InP基板１の上に、ｎ−InAlAsバッファ層２（約１μｍ
厚）、３〜５×1015cm-3キャリア濃度のn-−In0.53Ga
0.43As層３（約３μｍ厚）、禁制帯幅〜1eVから〜1.4eV
まで勾配をもって変化しているIn0.53（Ga1-XAlX）0.47
As4を順次に積層してなる。禁制帯幅勾配層４の層厚及
びキャリア濃度は各々2.5〜3.0μｍ、１〜２×1016cm-3
である。ここでバッファ層２はエビ層内に転位・欠陥が
発生するのを抑制するための層、n-−InGaAs層３は光吸
収層、４はアバランシ増倍層または波長1.0〜1.6μｍの
光に対する窓層として働く。更に４には、表面から見て
円形または卵形に選択的に設けられたp+型導電領域５、
p+領域周縁部にリング状に設けられたガードリング５′
を含む。ｐ側電極７はp+型導電領域５内に選択的に窓あ
けされた表面保護膜６を通してリング状に設けられ、ｎ
側電極８は基板１の裏面全面に形成されている。 エピタキシャル層２〜４は有機金属VPE（MOVPE）法に
よって温度700℃で積層された。ガードリングはベリリ
ウム（Be）イオンを100〜150kV加速電圧,5×1013cm-2注
入量の条件で注入し、しかる後、700℃20分間のアニー
ルによって形成した。このとき、半導体の禁制帯幅が大
きい程、ベリリウムの拡散距離は長くなるから、第１図
に示されるような形状を呈する。p+型導電領域５はZnの
熱拡散によって第２の禁制帯幅層４内にp+n接合できる
ように形成した。表面保護膜６はプラズマCVD法によるS
iN膜である。電極7,8は各々Ti/Pt/Au,AuGeで形成してAP
Dを完成させた。 （発明の効果） 本発明の製造方法を採用する事により、従来の第２図
の構造に比べ、ガードリング効果の顕著な改善を確認し
た。即ち、従来の第２図の構造においてはガードリング
の曲率が、第１図の構造のそれに比べ小さいから、5V
程度の耐圧差（5bの部分と５′ａの部分での降伏電圧
差）しかとれず、最大増倍率が〜10程度であった。しか
し、本発明の方法によって製造された第１図の構造では
耐圧差が20〜30Vであったので、最大増倍率は50〜60と
顕著に改善された。
倍を可能にするプレーナ型ヘテロ接合半導体受光素子の
製造方法に関する。 （従来技術とその問題点） 現在、光通信用波長域として光ファイバー伝送損失の
低い１〜1.6μｍ帯が主流であり、In0.53Ga0.47As化合
物半導体を用いたアバランシ・フォトダイオード（AP
D）の開発が進められている。このInGaAsは、格子接合
するInPとのヘテロ接合形成が可能であるから、InGaAs
を光吸収層として、ここで光励起によって発生した電子
−正孔キャリアの一方のみをアバランシ増倍層であるIn
P層へ輸送してアバランシ増倍を生じさせる構造を採用
することによって受信感度の優れた光検出素子が実現で
きる。 上記の概念は既に西田（K.Nishida）らによってアプ
ライド・フィジックス・レターズ誌（Appl.Phys.Let
t.）35巻251〜253ページ（1979年）に提案されている。
第２図は、この概念に基づいて作製された従来のAPD構
造の一例を示していて、n+−InP基板１の上にｎ−InPバ
ッファ層２、n-−In0.53Ga0.47As層３、ｎ−InP層４′
を順次成長した後に、p+型導電領域５及びｐ型導電型の
ガードリング５′を設けて選択的なpn接合を形成してい
る。６は反射防止を兼ねた表面保護膜、７はｐ側電極、
８はｎ側電極である。かかる構造で電極7,8間に逆バイ
アス電圧を印加し、空乏層をInGaAs層３まで伸ばす事に
よって禁制帯幅の狭いInGaAs層で光を吸収させ、そこで
発生した正孔キャリアのみを禁制帯幅の広いInP層４′
内に設けたpn接合まで輸送してアバランシ増倍を生じさ
せている。すなわち、禁制帯幅の広いInPによって電圧
降伏が生じるためInGaAsからのトンネル電流の発生が抑
えられ低暗電流受光素子が実現できる。しかしながら、
かかる第２図の構造においては以下の様な欠点を有して
いる。 選択的に設けられたp+型導電領域５の外周縁を囲むよ
うに設けられたガードリング５′は、エッヂ・ブレーク
ダウン（所謂局所的な電圧降伏）を防ぎ、p+n接合平坦
部5bの領域で均一なアバランシ増倍を得るために設けら
れるものであるが、実際にはガードリング効果を得るこ
とは困難で、増倍率Ｍが10程度で、ガードリング外周縁
５′ａの領域でエッヂ・ブレークダウンが生じていた。
その理由は以下の通りである。第２図に示すようにガー
ドリング５′の接合位置が階段型p+n接合５よりもInGaA
s層３側にあり、InGaAs層における電界強度は、ガード
リング部の下の領域の方が階段型p+n接合部の下の領域
よりも高くなる。従ってガードリング部において禁制帯
幅の小さいInGaAs層の電圧降伏の影響が現れる。この影
響はガードリングの外周縁部５′ａにおいて最も強く、
階段型p+n接合の平坦部5bで電圧降伏が生じる以前に、
ガードリング外周縁５′ａにおいて電圧降伏が生じてし
まうという欠点を有している。 本発明は、上記の従来の欠点を除去せしめ、ガードリ
ング効果を有するプレーナ型ヘテロ接合APDの製造方法
を提供することにある。 （問題点を解決するための手段） 前述の問題点を解決するために本発明が提供する手段
は、Eg1なる禁制帯幅を有する光吸収層用の第１の半導
体層上にEg2（ただしEg2＞Eg1）なる禁制帯幅を有する
第２の半導体層を積層する工程により第１の半導体層と
第２の半導体層との界面にヘテロ接合を設け、さらに第
２の半導体層中に選択的にpn接合を設けるヘテロ接合半
導体受光素子の製造方法において、第１の半導体層と第
２の半導体層とのヘテロ界面から遠ざかるに従って前記
第２の半導体層の禁制体幅Eg2を任意の勾配をもって増
加させながら積層することを特徴とする。 （発明の作用・原理） 本発明は、上述の製造方法により従来の欠点を解決し
た。本発明の要点は以下に述べるところにある。ガード
リングは階段型p+n接合周縁部の曲率を完全に遮蔽し、
かつガードリング周縁部の曲率をある程度緩和して、結
果としてガードリング自体の降伏電圧をより向上させて
いる。そこで、本発明では、光吸収層３から遠ざかるに
従ってアバランシ増倍層４の禁制帯幅Eg2が任意の勾配
をもって増加するように積層する製造方法を提案してい
る。これを採用する事によってガードリング周縁部の曲
率は従来よりも緩和される。すなわち、ｐ型不純物をｎ
型導電領域へ拡散し又はイオン注入する場合、一般にｎ
型導電領域の禁制帯幅が大きい程、半導体構成原子間の
結合エネルギーが強くなるから、不純物が半導体構成原
子に置換する確率が低くなり、従って不純物の拡散距離
がより長くなる。その結果、第１図に示す様な曲率の緩
和されたガードリングが形成される。 以下、InPに格子接合したInGaAlAs/InGaAs系ヘテロ接
合APDの製造方法について実施例を用いてより詳細に説
明するが、他のヘテロ接合についても全く同様である事
は容易に理解される。 （実施例） 第１図は本発明の一実施例の方法によって製造された
APDを示す断面図である。 第１図のAPDはサルファ−ドープ（Ｓ−doped）のn+−
InP基板１の上に、ｎ−InAlAsバッファ層２（約１μｍ
厚）、３〜５×1015cm-3キャリア濃度のn-−In0.53Ga
0.43As層３（約３μｍ厚）、禁制帯幅〜1eVから〜1.4eV
まで勾配をもって変化しているIn0.53（Ga1-XAlX）0.47
As4を順次に積層してなる。禁制帯幅勾配層４の層厚及
びキャリア濃度は各々2.5〜3.0μｍ、１〜２×1016cm-3
である。ここでバッファ層２はエビ層内に転位・欠陥が
発生するのを抑制するための層、n-−InGaAs層３は光吸
収層、４はアバランシ増倍層または波長1.0〜1.6μｍの
光に対する窓層として働く。更に４には、表面から見て
円形または卵形に選択的に設けられたp+型導電領域５、
p+領域周縁部にリング状に設けられたガードリング５′
を含む。ｐ側電極７はp+型導電領域５内に選択的に窓あ
けされた表面保護膜６を通してリング状に設けられ、ｎ
側電極８は基板１の裏面全面に形成されている。 エピタキシャル層２〜４は有機金属VPE（MOVPE）法に
よって温度700℃で積層された。ガードリングはベリリ
ウム（Be）イオンを100〜150kV加速電圧,5×1013cm-2注
入量の条件で注入し、しかる後、700℃20分間のアニー
ルによって形成した。このとき、半導体の禁制帯幅が大
きい程、ベリリウムの拡散距離は長くなるから、第１図
に示されるような形状を呈する。p+型導電領域５はZnの
熱拡散によって第２の禁制帯幅層４内にp+n接合できる
ように形成した。表面保護膜６はプラズマCVD法によるS
iN膜である。電極7,8は各々Ti/Pt/Au,AuGeで形成してAP
Dを完成させた。 （発明の効果） 本発明の製造方法を採用する事により、従来の第２図
の構造に比べ、ガードリング効果の顕著な改善を確認し
た。即ち、従来の第２図の構造においてはガードリング
の曲率が、第１図の構造のそれに比べ小さいから、5V
程度の耐圧差（5bの部分と５′ａの部分での降伏電圧
差）しかとれず、最大増倍率が〜10程度であった。しか
し、本発明の方法によって製造された第１図の構造では
耐圧差が20〜30Vであったので、最大増倍率は50〜60と
顕著に改善された。
【図面の簡単な説明】
第１図は、本発明の一実施例の方法により製造されたプ
レーナ型ヘテロ接合半導体受光素子の一例を示す断面図
であり、第２図は従来の受光素子の断面図である。 １……半導体基板、２……１と同種の半導体バッファ
層、３……光吸収層、４……任意の禁制帯幅勾配をもつ
半導体層、４′……1,2と同種の半導体アバランシ増倍
層、５……p+型導電領域、５′……ガードリング、６…
…表面保護膜、７……ｐ側電極、８……ｎ側電極。
レーナ型ヘテロ接合半導体受光素子の一例を示す断面図
であり、第２図は従来の受光素子の断面図である。 １……半導体基板、２……１と同種の半導体バッファ
層、３……光吸収層、４……任意の禁制帯幅勾配をもつ
半導体層、４′……1,2と同種の半導体アバランシ増倍
層、５……p+型導電領域、５′……ガードリング、６…
…表面保護膜、７……ｐ側電極、８……ｎ側電極。
Claims (1)
- (57)【特許請求の範囲】 １．第１の導電型を有しEg1なる禁制帯幅を有する光吸
収層となる第１の半導体層上に、前記第１の導電型を有
しEg2（ただしEg2＞Eg1）なる禁制帯幅を有する第２の
半導体層を積層する工程により第１の半導体層と第２の
半導体層との界面にヘテロ接合を設け、第２の半導体層
中に選択的に第２の導電型領域を形成してpn接合を設
け、さらに前記第２の導電型領域の外周縁を囲むように
前記第２の導電型を有するガードリングを前記第２の半
導体層中に設けるヘテロ接合半導体受光素子の製造方法
であって、 前記第２の半導体層を積層する工程は、前記第１の半導
体層と第２の半導体層とのヘテロ界面から遠ざかるに従
って前記第２の半導体層の禁制帯幅Eg2を任意の勾配を
もって増加させながら該第２の半導体層を積層する工程
であり、 前記ガードリングを形成する工程は、前記ガードリング
を形成する前記第２の導電型を有する不純物を、前記第
２の半導体層の前記ヘテロ界面と対向する表面からイオ
ン注入し、しかる後にアニールする工程を有し、 前記第２の半導体層の表面に平行な方向における前記不
純物の拡散距離を、前記第２の半導体層の表面に垂直な
方向における前記不純物の拡散距離よりも長くすること
により、前記ガードリングの曲率が緩和されて形成され
ることを特徴とするプレーナ型ヘテロ接合半導体受光素
子の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62206113A JP2680817B2 (ja) | 1987-08-19 | 1987-08-19 | プレーナ型ヘテロ接合半導体受光素子の製造方法 |
| EP88113417A EP0304048B1 (en) | 1987-08-19 | 1988-08-18 | A planar type heterostructure avalanche photodiode |
| DE3855924T DE3855924T2 (de) | 1987-08-19 | 1988-08-18 | Planare Avalanche-Photodiode mit Heterostruktur |
| US07/234,059 US4974061A (en) | 1987-08-19 | 1988-08-19 | Planar type heterostructure avalanche photodiode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62206113A JP2680817B2 (ja) | 1987-08-19 | 1987-08-19 | プレーナ型ヘテロ接合半導体受光素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6449283A JPS6449283A (en) | 1989-02-23 |
| JP2680817B2 true JP2680817B2 (ja) | 1997-11-19 |
Family
ID=16518013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62206113A Expired - Lifetime JP2680817B2 (ja) | 1987-08-19 | 1987-08-19 | プレーナ型ヘテロ接合半導体受光素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2680817B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS616820A (ja) * | 1984-06-21 | 1986-01-13 | Matsushita Electric Ind Co Ltd | 化合物半導体装置の製造方法 |
| JPS61267375A (ja) * | 1985-05-21 | 1986-11-26 | Nec Corp | プレ−ナ型ヘテロ接合半導体受光素子 |
-
1987
- 1987-08-19 JP JP62206113A patent/JP2680817B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6449283A (en) | 1989-02-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070801 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080801 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
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