JP2995751B2 - 半導体受光素子 - Google Patents
半導体受光素子Info
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- JP2995751B2 JP2995751B2 JP1167472A JP16747289A JP2995751B2 JP 2995751 B2 JP2995751 B2 JP 2995751B2 JP 1167472 A JP1167472 A JP 1167472A JP 16747289 A JP16747289 A JP 16747289A JP 2995751 B2 JP2995751 B2 JP 2995751B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体受光素子に関し、特に低雑音・高速応
答を呈する半導体受光素子に関する。
答を呈する半導体受光素子に関する。
（従来の技術） 現在、光通信用半導体受光素子としてIn0.53Ga0.47As
を用いたアバランシェ・フォトダイオード（以下APDと
略す）の研究開発が進められており、従来、低雑音特性
を実現するために、第３図に示すような半導体層構造が
採用されている。
を用いたアバランシェ・フォトダイオード（以下APDと
略す）の研究開発が進められており、従来、低雑音特性
を実現するために、第３図に示すような半導体層構造が
採用されている。
第３図において、１はn+−InP基板、２はｎ−InPバッ
ファ層、３はｎ−InGaAs光吸収層、４はｎ−InGaAsP中
間層、５はｎ−InPアバランシェ増倍層、５′はアバラ
ンシェ増倍層InP中に選択的に設けられたｐ型導電領域
である。かかる構造において、逆バイアス電圧をpn接合
に印加し、pn接合下のInPアバランシェ層５およびInGaA
s光吸収層３を空乏化することにより、InGaAs層で発生
した光励起キャリアのうちの正孔キャリアはInPアバラ
ンシェ増倍層５へ注入される。ここで、正孔のイオン化
率（β）の方が電子のそれ（α）よりも大きいInPに正
孔が注入されるので低雑音特性が得られる。
ファ層、３はｎ−InGaAs光吸収層、４はｎ−InGaAsP中
間層、５はｎ−InPアバランシェ増倍層、５′はアバラ
ンシェ増倍層InP中に選択的に設けられたｐ型導電領域
である。かかる構造において、逆バイアス電圧をpn接合
に印加し、pn接合下のInPアバランシェ層５およびInGaA
s光吸収層３を空乏化することにより、InGaAs層で発生
した光励起キャリアのうちの正孔キャリアはInPアバラ
ンシェ増倍層５へ注入される。ここで、正孔のイオン化
率（β）の方が電子のそれ（α）よりも大きいInPに正
孔が注入されるので低雑音特性が得られる。
更に、高速応答を得るためにはInPアバランシェ増倍
領域のキャリア濃度を高くしてアバランシェ増倍領域を
薄くすることによってアバランシェ増倍立ち上がり時間
を短縮することが有効である。第４図にInPアバランシ
ェ増倍領域のキャリア濃度に対する真性アバランシェ増
倍立ち上がり時間（増倍率＝１における立ち上がり時間
で定義される）の実験データを示す。
領域のキャリア濃度を高くしてアバランシェ増倍領域を
薄くすることによってアバランシェ増倍立ち上がり時間
を短縮することが有効である。第４図にInPアバランシ
ェ増倍領域のキャリア濃度に対する真性アバランシェ増
倍立ち上がり時間（増倍率＝１における立ち上がり時間
で定義される）の実験データを示す。
（発明が解決しようとする課題） 第４図から明らかなように、キャリア濃度が１×1016
〜４×1016cm-3程度においてはほぼキャリア濃度に反比
例して増倍立ち上がり時間が短縮されるが、それ以上の
キャリア濃度においては増倍立ち上がり時間は有効には
減少していかない。これは高速応答を実現する上で障害
となる。
〜４×1016cm-3程度においてはほぼキャリア濃度に反比
例して増倍立ち上がり時間が短縮されるが、それ以上の
キャリア濃度においては増倍立ち上がり時間は有効には
減少していかない。これは高速応答を実現する上で障害
となる。
このようにキャリア濃度を上げても増倍立ち上がり時
間が有効に減少しないのは、急峻なp+n接合が形成され
ないために、空乏層がｎ側導電領域のみならずｐ側導電
領域にも広がり、従ってアバランシェ増倍領域がｎ側の
みならずｐ側にも形成されるためである。即ち、アバラ
ンシェ増倍領域幅がキャリア濃度を上げても予想通りに
短縮されないのである。
間が有効に減少しないのは、急峻なp+n接合が形成され
ないために、空乏層がｎ側導電領域のみならずｐ側導電
領域にも広がり、従ってアバランシェ増倍領域がｎ側の
みならずｐ側にも形成されるためである。即ち、アバラ
ンシェ増倍領域幅がキャリア濃度を上げても予想通りに
短縮されないのである。
そこで、本発明の目的は、急峻なp+n接合をアバラン
シェ増倍層に形成し、キャリア濃度を上げれば予想通り
にアバランシェ増倍時間を短縮、即ち、高速応答を可能
にする半導体受光素子を提供することにある。
シェ増倍層に形成し、キャリア濃度を上げれば予想通り
にアバランシェ増倍時間を短縮、即ち、高速応答を可能
にする半導体受光素子を提供することにある。
（課題を解決するための手段） 前述の課題を解決するための本発明の半導体受光素子
は、光吸収層と該光吸収層よりも広い禁制帯幅を有する
アバランシェ増倍層中に選択的にpn接合が設けられた半
導体受光素子において、前記アバランシェ増倍層が少な
くとも互いに異なる２種の半導体層によって構成され、
かつ前記のpn接合が前記２種の半導体層のうちでより急
峻なpn接合を形成する層に形成されている。前記２種の
半導体層はAlGaInAs層とInP層とから構成され、pn接合
が前記AlGaInAs層中に形成されていることが好ましい。
また前記２種の半導体層のうちAlGaInAs層はInP層上に
積層されていることが好ましい。
は、光吸収層と該光吸収層よりも広い禁制帯幅を有する
アバランシェ増倍層中に選択的にpn接合が設けられた半
導体受光素子において、前記アバランシェ増倍層が少な
くとも互いに異なる２種の半導体層によって構成され、
かつ前記のpn接合が前記２種の半導体層のうちでより急
峻なpn接合を形成する層に形成されている。前記２種の
半導体層はAlGaInAs層とInP層とから構成され、pn接合
が前記AlGaInAs層中に形成されていることが好ましい。
また前記２種の半導体層のうちAlGaInAs層はInP層上に
積層されていることが好ましい。
（実施例） 次に本発明について図面を参照しながら説明する。
第１図は本発明の一実施例を示す構造図である。
本実施例によ半導体受光素子（アバランシェフォトダ
イオード:APD）は、n+−InP基板１の上に有機金属気相
成長法（MOVPE法）により順次積層したn-−InPバッファ
層（〜１μｍ厚）2,3〜５×1015cm-3キャリア濃度のn-
−In0.53Ga0.47As光吸収層（〜２μｍ厚）3,禁制帯幅0.
92eVのInGaAsP（〜0.3μｍ厚）4,6〜８×1016cm-3キャ
リア濃度の第１のｎ−InPアバランシェ増倍層51、およ
び２〜３×1016cm-3キャリア濃度の第２のｎ−Al0.47In
0.52Asアバランシェ増倍層52を含む。
イオード:APD）は、n+−InP基板１の上に有機金属気相
成長法（MOVPE法）により順次積層したn-−InPバッファ
層（〜１μｍ厚）2,3〜５×1015cm-3キャリア濃度のn-
−In0.53Ga0.47As光吸収層（〜２μｍ厚）3,禁制帯幅0.
92eVのInGaAsP（〜0.3μｍ厚）4,6〜８×1016cm-3キャ
リア濃度の第１のｎ−InPアバランシェ増倍層51、およ
び２〜３×1016cm-3キャリア濃度の第２のｎ−Al0.47In
0.52Asアバランシェ増倍層52を含む。
ｎ−AlInAs52には、表面からみて円形もしくは卵形に
選択的に設けられたp+型導電領域５′、p+領域５′の周
縁部にリング状に設けられたp-型導電領域であるカード
リング５″を含む。
選択的に設けられたp+型導電領域５′、p+領域５′の周
縁部にリング状に設けられたp-型導電領域であるカード
リング５″を含む。
ｐ側電極７は、p+型導電領域５′内に選択的に窓あけ
された反射防止膜６を通してリング状に設けられ、ｎ側
電極８は基板１の裏面全面に形成されている。各層は70
0℃でのエピタキシャル成長によるエピタキシャル層が
形成された後、ベリリウムイオン注入によってガードリ
ング５″を形成し、しかる後、Znの熱拡散によりp+型領
域５′を設けている。p+n接合はAlInAs中にあるが、ほ
ぼAlInAs/InP界面に近接している。反射防止膜６はプラ
ズマCVD法によりSiNx膜を堆積している。ｐ側およびｎ
側電極は各々、Ti/Pt/AuおよびAuGe/Niである。前記実
施例においては第２のアバランシェ増倍層52としてAlIn
Asを用いたが、AlGaInAsを用いても同様の効果が得られ
る。
された反射防止膜６を通してリング状に設けられ、ｎ側
電極８は基板１の裏面全面に形成されている。各層は70
0℃でのエピタキシャル成長によるエピタキシャル層が
形成された後、ベリリウムイオン注入によってガードリ
ング５″を形成し、しかる後、Znの熱拡散によりp+型領
域５′を設けている。p+n接合はAlInAs中にあるが、ほ
ぼAlInAs/InP界面に近接している。反射防止膜６はプラ
ズマCVD法によりSiNx膜を堆積している。ｐ側およびｎ
側電極は各々、Ti/Pt/AuおよびAuGe/Niである。前記実
施例においては第２のアバランシェ増倍層52としてAlIn
Asを用いたが、AlGaInAsを用いても同様の効果が得られ
る。
第２図には従来のInPアバランシェ増倍層へｐ型不純
物であるZnを熱拡散した際のZnプロファイルおよび、本
発明のアバランシェ増倍層の一部に使用しようとするIn
Pに格子整合するAlGaInAsへZnを熱拡散した際のZnプロ
ファイルを示している。ここで、ZnはZn3P2を拡散源と
して拡散されている。図から明らかなように、InP中のZ
nはなだらかに減少しているのに対して、AlGaInAs中のZ
nはある位置で急激に減少していいる。InPに格子整合す
るAlInAs層に対しても同様に急峻なZnプロファイルとな
る。このことは急峻なp+n接合を形成する上で非常に好
都合である。そこでp+n接合位置にInPに格子整合するAl
InAs、もしくはAlGaInAsを用いれば急峻なp+n接合が可
能となり、従ってアバランシェ増倍立ち上がり時間の短
縮されたAPDが形成できる。
物であるZnを熱拡散した際のZnプロファイルおよび、本
発明のアバランシェ増倍層の一部に使用しようとするIn
Pに格子整合するAlGaInAsへZnを熱拡散した際のZnプロ
ファイルを示している。ここで、ZnはZn3P2を拡散源と
して拡散されている。図から明らかなように、InP中のZ
nはなだらかに減少しているのに対して、AlGaInAs中のZ
nはある位置で急激に減少していいる。InPに格子整合す
るAlInAs層に対しても同様に急峻なZnプロファイルとな
る。このことは急峻なp+n接合を形成する上で非常に好
都合である。そこでp+n接合位置にInPに格子整合するAl
InAs、もしくはAlGaInAsを用いれば急峻なp+n接合が可
能となり、従ってアバランシェ増倍立ち上がり時間の短
縮されたAPDが形成できる。
前記実施例によって作製した本発明のAPDの真性アバ
ランシェ増倍立ち上がり時間を調べたところ１〜1.5ps
（ピコ秒）であった。従来の同程度の６〜８×1016cm-3
キャリア濃度のInPアバランシェ増倍層の場合、第４図
から２〜2.5psであったのに対し、大きく短縮されてい
る。これにより高速化が図られ、工業的価値は高い。
ランシェ増倍立ち上がり時間を調べたところ１〜1.5ps
（ピコ秒）であった。従来の同程度の６〜８×1016cm-3
キャリア濃度のInPアバランシェ増倍層の場合、第４図
から２〜2.5psであったのに対し、大きく短縮されてい
る。これにより高速化が図られ、工業的価値は高い。
（発明の効果） 以上説明したように、本発明ではアバランシェ増倍層
が少なくとも互いに異なる２種類の半導体層により構成
され、かつpn接合がより急峻なpn接合を形成する層に形
成されているので低雑音、高速応答特性が得られる。
が少なくとも互いに異なる２種類の半導体層により構成
され、かつpn接合がより急峻なpn接合を形成する層に形
成されているので低雑音、高速応答特性が得られる。
第１図は本発明のAPDの一実施例を示す断面図、第２図
はZnの熱拡散プロファイル図、第３図は従来のAPDの断
面図、第４図は従来のAPDに対するInPキャリア濃度と真
性アバランシェ増倍立ち上がり時間との関係を示す図で
ある。 １……半導体基板、２……半導体基板１と同種の半導体
バッファ層、３……光吸収層、４……半導体中間層、5,
51……第１のアバランシェ増倍層、52……第２のアバラ
ンシェ増倍層、５′……p+型導電領域、５″……カード
リング、６……反射防止膜、７……ｐ側電極、８……ｎ
側電極。
はZnの熱拡散プロファイル図、第３図は従来のAPDの断
面図、第４図は従来のAPDに対するInPキャリア濃度と真
性アバランシェ増倍立ち上がり時間との関係を示す図で
ある。 １……半導体基板、２……半導体基板１と同種の半導体
バッファ層、３……光吸収層、４……半導体中間層、5,
51……第１のアバランシェ増倍層、52……第２のアバラ
ンシェ増倍層、５′……p+型導電領域、５″……カード
リング、６……反射防止膜、７……ｐ側電極、８……ｎ
側電極。
Claims (3)
- 【請求項１】光吸収層と該光吸収層よりも広い禁制帯幅
を有するアバランシェ増倍層中に選択的にpn接合が設け
られた半導体受光素子において、前記アバランシェ増倍
層が少なくとも互いに異なる２種の半導体層によって構
成され、かつ前記のpn接合が前記２種の半導体層のうち
でより急峻なpn接合を形成する層に形成されていること
を特徴とする半導体受光素子。 - 【請求項２】前記２種の半導体層がAlGaInAs層とInP層
とから構成され、pn接合が前記AlGaInAs層中に形成され
ていることを特徴とする請求項１に記載の半導体受光素
子。 - 【請求項３】前記２種の半導体層のうちAlGaInAs層がIn
P層上に積層されていることを特徴とする請求項２に記
載の半導体受光素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167472A JP2995751B2 (ja) | 1989-06-29 | 1989-06-29 | 半導体受光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167472A JP2995751B2 (ja) | 1989-06-29 | 1989-06-29 | 半導体受光素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0332072A JPH0332072A (ja) | 1991-02-12 |
| JP2995751B2 true JP2995751B2 (ja) | 1999-12-27 |
Family
ID=15850312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167472A Expired - Fee Related JP2995751B2 (ja) | 1989-06-29 | 1989-06-29 | 半導体受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2995751B2 (ja) |
-
1989
- 1989-06-29 JP JP1167472A patent/JP2995751B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0332072A (ja) | 1991-02-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |