KR980012624A - 반도체소자 및 반도체소자의 제조방법 - Google Patents

반도체소자 및 반도체소자의 제조방법 Download PDF

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KR980012624A
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semi
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KR1019960031860A
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신지 후나바
에이타로 이시무라
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기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
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Abstract

반도체소자는 제1도전형반도체기판의 정면에 배치된 1층이상의 반도체층으로 이루어지는 반도체적층구조와,해당 반도체적층구조상에 배치된 반절연성반도체층과, 해당 반절연성반도체층의 정면의 소정의 영역에 설치된 제2도전형반도체영역과, 상기 기판의 이면에 해당 기판과 오믹성의 콘택을 갖도록 설치된 제1전극과, 상기 절연성반도체층상에 상기 제2반도체영역과 오믹성의 콘택을 갖도록 설치된 제2전극을 구비한다. 그러므로, 반절연성반도체층의 표면근방에 있어서는, 반절연성반도체층과 제2도전형반도체영역과의 접합면이 pn접합을 형성하지 않고, 제2도전형반도체영역이 반절연성의 재료에 의해 둘러싸여져 있고, 제2전극으로부 터 반절연성반도체층의 표면근방을 통해 흐르는 리이크전류를 누를 수 있기 때문에, 암전류를 증가시키지 않고, 제2도전형반도체영역의 크기를 수광영역의 크기에 가까이 할 수 있고, 제2도전형반도체영역의 Pn접합면적을 감하여 Pn접합용량을 감할 수 있어, 소자용량을 저감시킨 고속인 반도체소자를 얻을 수 있다.

Description

반도체소자 및 반도체소자의 제조방법
제1도는 본 발명의 실시예1에 의한 pin PD의 구조를 나타내는 단면도,
제2도는 본 발명의 실시예2에 의한 pin PD의 구조를 나타내는 단면도,
제3(a)-3(d)도는 본 발명의 실시예1에 의한 pin PD의 제조방법을 나타내는 단면공정도,
제4도는 본 발명의 실시예3에 의한 Pin PD의 구조를 나타내는 단면도,
제5도는 본 발명의 실시예3에 의한 pin PB의 주요부의 구조를 나타내는 단면도,
제6도는 본 발명의 실시예3에 의한 pin PD의 주요부의 구조를 나타내는 단면도,
제7도는 본 발명의 실시예3에 의한 pin PD의 암전류와 수광반경과의 관계를 나타내는 도면,
제8도는 본 발명의 실시예4에 의한 pin PD의 구조를 나타내는 단먼도,
제9(a)-9(d)도는 본 발명의 실시예4에 의한 pin PD의 제조방법을 나타내는 단면공정도,
제10도는 본 발명의 실시예5에 의한 APD의 구조를 나타내는 단면도.
제11도는 본 발명의 실시예6에 의한 APD의 구조를 나타내는 단면도,
제12도는 본 발명의 실시예7에 의한 APD의 구조를 나타내는 단면도,
제13도는 본 발명의 실시예8에 의한 APD의 구조를 나타내는 단면도,
제14(a)-14(d)도는 본 발명의 실시예5에 의한 APD의 제조방법을 나타내는 단면공정도,
제15(a)-15(d)도는 본 발명의 실시예9에 의한 APD의 제조방법을 나타내는 단면공정도,
제16도는 본 발명의 실시예10에 의한 APD의 구조를 나타내는 단면도,
제17도는 본 발명의 실시예11에 의한 LD의 구조를 나타내는 단면도,
제18(a)-18(d)도는 본 발명의 실시예10에 의한 APD의 제조방법을 나타내는 단면공정도, 제19(a)-19(d)도는 본 발명의 실시예11에 의한 LD의 제조방법을 나타내는 단면공정도,
제20도는 종래의 Pin PD의 구조를 나타내는 단면도,
제21도는 종래의 APD의 구조를 나타내는 단면도, 제22도는 종래의 LD의 구조를 나타내는 단면도.
*도면의 주요부분에 대한 부호의 설명*
1,51:n+-In P기판 2:n-In P 버퍼층
3,n--InCaAs광흡수층 4:n--InP윈도우층
5,65:p형영역 6:p-InGaAs콘택층
6a:n-- InGaAs층 6b:p-InGaAs영역
6c:n-InGaAs영역 7:반사방지막
8, 58:p측전극 9:절연막
10,10a,50:n측전극 11:n-InP증배층
14:n-- InP 윈도우층 16:n-InGaAs 콘택층
17:Fe도우프InP윈도우층 18:다층반사막
19:Fe도우프 InP기판 20:n형영역
20a:이온주입 21:확산마스크
21a:레지스트 22:고상확산원
24:가드링영역 24a:Be이온주입
25:홀파일업저지층 27:p-InGaAs층
28:레지스트 29:고상확산원
31,63:에칭마스크 47:언도우프 AlInA층
48:p-InP층 52:n-Inp하부클래드층
53:p-InP블럭층 54:n-InP블럭층
55:p-InP상부클래드층
55a:제1의 p-InP상부클래드층
55b:제2의 p-InP상부클래드층
56:언도우프 InGaAsP 활성층 57:절연막
66:n-In GaAs콘택층
[발명이 속하는 기술분야]
발명은 반도체소자, 및 반도체소자의 제조방법에 관한 것으로, 특히 10Gbps 고속광통신에 사용되는 InP계재료로 이루어지는 반도체소자, 및 반도체소자의 제조방법에 관하는 것이다.
(종래의 기술)
제20도는 종래의 InGaAs광흡수층을 구비한 pin 포토다이오드(이하, pin PD로 칭하는)의 구조를 나타내는 단면도이다. 제20도에 있어서, 참조부호(1)는 유황(5), 실리콘(Si)등의 n형불순물을 Ix1018cm-13포함하는 두께 약200㎛의 고농도 n형(이하, n+-로 칭하는)InP기판을 나타낸다. 참조부호(2)는 n형불순물의 농도가 Ix1017cm-3인 두께 약1㎛의 n형(이하, n-라 칭하다)InP버퍼층을 나타낸다. 참조부호(3)은 n형불순물농도가 Ix1015cm-3인 두께 약3㎛의 저농도 n형(이하 n--라 칭하는)InGaAs 광흡수층을 나타낸다. 참조부호(4)는 n형불순물농도가 Ix1014∼1x1015cm-3인 두께 약2㎛인 n--lnP 윈도우층을 나타낸다. 참조부호(5)는 Zn 확산에 의해 형성된 평면형상이 원형으로, 그 직경이 약 60㎛인 p형영역에서, 불순물농도는 1x1017cm-3∼Ix1020cm-3으로 되어있다. 참조부호(6)는 P형 불순물농도가 약 1x1019cm-3에서 두께가 약 0.2㎛인 p형(이하, p-라 칭하는)InGaAs 콘택층이다. 그 콘택층은 내주의 직경이 약 50㎛에서, 폭이 약5㎛의 링형상으로 되어 있고, 그 링의 중심이 상기 원형의 P형영역(5)의 중심상에 위치하고 있다. 참조부호(7)는 상기 콘택층(6)이 형성되어 있는 영역이외의 n-InP 윈도우층(4)상에 배치되어 있는 SiN등으로 이루어지는 두께 약 1500인 반사방지막(패시베이션막)이다. 참조부호(8)는 상기 콘택층(6)상에 배치된 P측전극으로, 그 일부가 상기 콘택층(6)상의 영역이외의 영역상에 인출되고, 와이어본딩을 할 때에 사용되는 본딩패드형역(B)이 설치되어 있다. 참조부호(9)는 두께 약 4000인 SiO2등의 절연막으로, p측전극(8)의 본딩패드영역(B)과 반사방지막(7)과의 사이에 설치되어 있다. 참조부호(10)는 기판(1)의 이면측에 설치된 n측전극이다. 또한, L은 윈도우층(4)의 표면에서의 InGaAs콘택층(6)의 외주와 Zn확산영역(5)의 외주와의 사이의 거리이다. 또한, 5a는 수광영역을 나타내고 있다. 다음에, 종래의 pin PD의 동작에 관해서 설명한다. 우선, p측전극(8)이 마이너스, n측전극(10)이 프러스로 되도록 역바이어스 전류를 흘리면, p형영역(5)과 n--InGaAs광흡수층(3)과의 pn접합면에서 n+-lnP기판(1)방향으로 공핍층이 형성된다. 이 때,이 공핍층내의 n--InGaAs광흡수층(3)에 n--lnP 윈도우층(4)의 정면측의 수광영역에서 빛이 입사되면, 이 공핍층내의 n--InGaAs 광흡수층(3)으로 캐리어가 여기되고, 빛의 입사 량에 대응한 광전류가 흐른다. 그러나, 종래의 InGaAs-pin PD는 원도우층(4)이 n--InP 이기 때문에, 이하에 2개의 문제가 있었다. 우선, 전극(8)의 본딩패드영역(B)과 역바이어스를 건 상태에 있어서 윈도우층(4)의 상부에 발생하는 공핍층의 하면과의 사이에 본딩패드용량이 발생하지만, 이 용량은 원도우층(4)의 표면에 형성되는 SiN반사방지막(7)등의 절연막의 용량과 상기 공핍층의 용량과의 합에 의해 결정된다. 통상, 포토다이오드에 있어서는 소자의 용량을 감하는 것은 소자의 고속응답성등의 성질을 향상시키는 것이고, 윈도우층(4)과 전극(8)의 본딩패드영역(B)와의 사이에 될 수 있는 한 두께가 두꺼운SiO2막등의 절연막(9)을 설치하여, 본딩패드용량을 작게 한다. 그렇지만, 이러한 절연막(9)을 설치하는 것에도 두께 한계가 있어, 용이하게 본딩패드용량을 감할 수 없다고하는 문제가 있었다. 또한. pin포토다이오드의 용량을 작게 하기 위해서, n형의 반도체층과의 사이에서 pn접합용량을 형성하는 P형영역(5)의 확산반경을 수광영역(5)a의 수광반경에 가까이하여, Pn 접합면적을 작게 한다. 그러나, 거리(L)가 짧게 되면. p측전극(8)으로부터 콘택층(6)을 지나서 반사방지막(7)과 윈도우층(4)의 계면을 흐르는 리이크전류가 증가함으로써, 암전류가 증가한다. 이것 때문에 P형영역(5)의 확산반경를 작게할 수가 없고, pn접합용량도 작게 할 수가 없다. 이러한 상기의 2개의 문제 때문에, 종래의 pin PD에서는, 소자용량을 저감하는 것에는 한계가 있어, 소자의 고속화를 꾀하는 것이 어려웠다. 제21도는 종래의 InGaAs 광흡수층을 구비한 애벌란쉬포토다이오드(이하, APD라고 칭한다)의 구조를 나타내는 단면도이다. 제21도에 있어서, 제20도와 동일부호는 동일 또는 해당하는 부분을 나타낸다. 참조부호(55)는 광흡수층(3)으로 발생한 홀이 P형영역(5)으로 이동하기 쉽게 하기 위해서 설치되었고, 두께가 약 0.2㎛에서, n형불순물농도가 1x1015Cm-3인 n-In GaAsP로 이루어지는 홀 파일업 저지층을 나타낸다. 참조부호(11)는 n형불순물농도가 2×10167m-3으로 두께가 약1㎛인 n--InP증배층. 14는 n형 불순물농도가 1×1015cm-3으로 두께가 약 1㎛인 n--lnP 윈도우층, 24는 Be의 이은주입에 의해 형성된 가드 링 영역이다. 다음에, 종래의 APD의 동작에 관해서 설명한다. 우선 p측전극(8)이 마이너스로, n측전극(10)이 플러스로 되도록 역바이어스 전류홀 흘리면, P형영역(5)과 n-lnp 증배층(11)과의 Pn접합면에서 n+-ln P기판(1)방향으로 n--InGaAs 광흡수층(3)에 달하는 깊이의 공핍층이 형성된다. 이 때 이 공핍층내의 n--InGaAs 광흡수층(3)에 n--lnP 윈도우층(4)의 표면측에서 빛이 입사되면, 이 공핍층내의 n--InGaAs 광흡수층(3)에 의해 캐리어가 여기됨과 응시에, 캐리어가 애벌란쉬현상에 의해서 증배되고, 그에 의해 빛의 입사량에 대응한 광전류가 흐른다. Zn을 확산시켜서 형성한 P형영역(5)은 통상, 계단인 Pn 접합을 형성하기 때문에, 상기 층배층(11), 및 n-lnp 윈도우층(14)과 P형영역(5)과의 계면에는 pn접합이 형성되어 있다. 그리고, p형영역(5)의 엣지부, 즉 측벽부에서는 pn접합계면이 곡면으로 되어있기 때문에 전계가 집중하기 쉽고, 엣지 브레이크다운이 발생하기 쉽다. 이것 때문에, 통상의 APD에서는, 엣지 브레이크다운을 방지할 목적으로, 이 엣지부근방에 Be이온주입과 어닐링을 조합하여 형성한 경사형 Pn접합을 갖는 가드링 영역(24)을 설치하고 있다. 이것에 의해 엣지부에 브레이크다운이 일어나기 쉬운 계단형상 pn접합 대신해서 브레이크다운이 일어나기 어려운 건사형 Pn접합을 설치함으로써 엣지 브레이크다운을 막을 수 있다. 그렇지만, 이 가드링영역(24)을 형성할 때의 어닐링 온도가 777∼700℃로 최대가 되기 때문에, 소자의 결정이 분해되거나, 결정에 결합이 생김으로써 암전류가 증가하여, 반도체소자의 특성이 열화하여 버린다고 하는 문제가 있었다. 이것 때문에, 결정분해를 방지하기 위한 연구든지, 암전류증가방지의 연구가 필요하였다. 또한, 종래의 APD에서는 상기 pin PD에서와 같이, 본딩패드용량을 저감하지 않고는 소자의 고속화를 꾀할 수 없다고 하는 문제가 있었다. 제22도는 종래의 레이저다이오드(이하, LD라고 칭한다)의 구조를 나타내는 단면도이다. 제22도에 있어서, 참조부호(51)는 n형불순물로서 5, Si 등을 5×1018cm-3포함하는 n+-lnP기판 52는 n형불순물을 1×1018cm-3포함하는 n--lnP하부클래드층, 53은 p형불순물농도를 1×1018cm-3으로 한 n-lnP블럭층, 54는 n형 불순물을 1×10-18cm-3로 한 n-lnP 블럭층, 55a는 p형불순물을 1×1018cm-3포함하는 제1의 P-lnP 상부클래드층, 55b는 P형 불순물을 1×1018cm-3포함하는 제2의 p-lnP 상부클래드층, 57은 SiN등의 절연막, 58은 p측전극, 50은 n측 전극이다. 계속해서, 종래의 LD의 제조방법에 관해서 설명한다. 우선, MOCVD법등을 사용하여, 기판(51)상에 순차, 하부클래드층(55), 언도우프된 InGaAs활성층(56), 제1의 상부클래드층(55b)를 제1의 에피택셜성장으로 에피택셜성장시킨다. 다음에, 제1의 상부클래드층(5,5b)상에 스트라이프형상의 절연막(도시하지 않고)을 마스크로서, 상기 제1의 상부클래드층(55b)의 표면에서 하부클래드층(52)에 달하는 깊이까지 선택적으로 에칭을 하여, 스트라이프형상의 메사구조를 형성한다. 더욱이, 상기 스트라이프형상의 절연막을 마스크로서, 상기 메사구조를 매립하도록 MOCVD법등을 사용하여, 순타, p-lnP전류블럭층(53), n-lnP 블럭전류층(54)을 제2의 에피택셜성장으로 에피택셜성장시킨다. 그후, 상기 절연막을 제거한 후, 제3의 에피택셜성장에 의해 제2의 상부 클래드층(55b)을 상기 메사구조, 및 n-lnP 블럭층(54)상에 형성한다. 더욱이, 상기 메사구조의 윗쪽에 개구부를 갖는 절연막(57)을 제2의 상부클래딩층(55b)상에 형성하고, 해당 개구부내의 제2의 상부클래드층(S5b)상, 및 그 근방의 상기 절연막(57)상에 P측전극(55)을 형성하고, 기판의 배면 상에 n측전극(50)을 형성함으로써, 제22도에 나타내는 것 같은 레이저 다이오드를 얻는다. 다음에, 종래의 LD의 동작에 관해서 설명한다. p측전극(58)이 플러스, n측전극(50)이 마이너스가 되도록 전류를 흘리면, 각각의 전극으로부터 주입된 캐리어가 메사구조내의 활성층(56)에 도달하고, 여기서, 캐리어의 발광 재결합이 일어나서, 빛이 활성층(56)을 따라 도파되고. 이 빛이 레이저광으로서 방사된다. 여기서, n측전극(57), p측전극(50)으로부터 주입된 캐리어에 관해서는 n-lnP형 하부클래드층(52), p-lnP형 전류블럭층(53), n-lnP형 전류블럭층(54), 제2의 p-lnP형 상부클래드층(75b) 순차 적층되어, 사이리스터구조 (pnpn 구조)를 형성하기 때문에, 캐리어는 흐르지 않는다. 이상과 같이, 종래의 LD에서는, 전류를 협착하기 위한 구조로서, 메사구조를 형성함과 동시에, 반대측의 메사구조를 p-lnP 전류블럭층(73), n-lnP 전류블럭층(54)에 의해 매립하고, 더욱이 메사구조및 n-lnP전류블럭킹층(54)상에 제2의 p-lnP상부클래드층(55b)를 배치한다. 그렇지만, 이러한 구조를 구비한 LD를 제조하기 위해서는, 메사구조를 형성하는 공정, 메사구조를 매립하는 공정, 및 제2의 p-lnP 상부클래드층(55b)을 형성하는 공정의 3공정에 있어서. 에피택셜성장공정이 필요하다. 그 결과, 제조공정이 대단히 복잡화하게 되고, 생산성이 대단히 나쁘다고 하는 문제점이 있었다. 이상과 같이, 종래의 pin포토다이오드등의 반도체소자에 있어서는. 윈도우층(4)이 n--InP에 의해 구성되어 있기 때문에, 용이하게 본딩패드용량을 감할 수 없고. 또한 Pn접합용량을 형성하는 P형영역(5)의 수광영역(5a)의 확산반경을 수광영역의 반경에 가까이 하는 것에는 한계가 있어. Pn접합용량을 작게할 수 없다. 그 결과, 소자용량의 고속화를 피하는 것이 어렵다. 또한, 종래의 애벌란쉬 포토다이오드등의 반도체소자에 있어서는, 가드링영역(24)을 형성할 때의 어닐링 온도가 607∼800℃로 최대가 되기 때문에, 소자의 결정이 분해되거나, 결정에 결함이 생김으로써, 암전류가 증가하여, 반도체소자의 특성이 열화하여 버린다고 하는 문제가 있었다. 그 결과, 본딩패드용량을 저감할 수가 없고, 소자의 고속화를 꾀할 수 없다고 하는 문제가 있었다. 또한, 종래의 레이저 다이오드등의 반도체소자에 있어서는, 메사구조를 형성하는 공정, 메사구조를 매립하는 공정, 및 제2의 p-lnP 상부클래드층을 헝성하는 공징의 3공정에서, 에피택셜성장공정을 행하고 있었기 때문,제조공정이 대단히 복잡하게 되고, 생산성이 매우 나쁘게 된다고 하는 문제가 있었다.
[발명의 요약]
본 발명의 목적은 소자용량을 저감시킨 반도체소자를 제공하는 것이다. 또한, 본 발명의 목적은 소자용량을 저감시킨 반도체소자의 제조방법을 제공하는 것이다. 또한, 본 발명의 목적은 암전류를 증가시키지 않고 엣지 브레이크다운을 막을 수 있는 반도체소자를 제공하는 것이다. 또한, 본 발명의 목적은 암전류를 증가시키지 않고 엣지 브레이크다운을 막을 수 있는 반도체소자의 제조 방법을 제공하는 것이다. 또한, 본 발명의 목적은 용이한 제조공정에 의해 얻을 수 있는 반도체소자를 제공하는 것이다. 또한, 본 발명의 목적은 반도체소자를 용이하게 얻을 수 있는 반도체소자의 제조방법을 제공하는 것이다. 본 발명의 다른 목적 및 이점은 이하에 주어진 상세한 설명으로부터 더 분명해진다. 상세한 설명 및 실시예는 모든 관점에 예시적인 것이지 한정적인 것은 아니다. 다양한 변경 및 변화는 본 발명의 범위를 벗어나지 않고 고안될 수 있다. 본 발명의 제1의 관점에 관련되는 반도체소자는 제1도전형반도체기판의 정면에 배치된 1층이상의 반도체층으로 이루어지는 반도체적층구조와, 해당 반도체적층구조상에 배치된 반절연성반도체층과, 해당 반절연성 반도체층의 정면의 소정의 영역에 설치된 소정의 깊이를 갖는 제2도전형반도체영역과, 상기 기판의 이면에 해당 기판과 오믹성의 콘택을 갖도록 설치분 제1전극과, 상기 반절연성반도체층상에 상기 제2도전형 반도체 영역과 오믹성의 콘택을 갖도록 설치된 제2전극을 구비하도록 한 것이다. 그러므로, 반절연성반도체층의 표면근방에 있어서는, 반절연성반도체층과 제2도전형반도체영역과의 접합면이 pn접합을 형성하지 않고, 제7도전형 반도체영역이 반절연성의 재료에 의해 둘러싸여져 있고, 제2전극으로부터 반절연성반도체층의 표면근방을 통해 흐르는 리이크전류를 누를 수 있기 때문에, 암전류를 증가시키지 않고, 제2도전형반도체영역의 크기를 수광영역의 크기에 가까이 할 수 있고, 제2도전형반도체영역의 Pn접합면적을 감하여 Pn 접합용량을 감할 수 있어, 소자용량을 저감시킨 고속인 반도체소자를 얻을 수 있다. 본 발명의 제2의 관점에 따른 상기 반도체소자에 있어서, 상기 반도체적층 구조는 상기 기판에 대하여 밴드갭에너지가 작은 제1도전형의 광흡수층으로 이루어지고, 상기 반절연성반도체층은 상기 광흡수층에 대하여 밴드갭에너지가 큰 반도체 재료로 이루어지고, 상기 제2도전형반도체영역은 상기 광흡수층에 달하는 깊이를 갖도록 한 것이다. 그러므로, 암전류를 증가시키는 것 없이 제7도전형반도체영역의 크기를 수광영역의 크기에 가까이 할 수 있고. 제2도전형반도체영역과 광흡수영역과의 pn접합면적을 감해서, Pn접합용량을 감할 수 있어. 소자용량을 저감시킨 고속인 반도체소자를 얼을 수 있다. 본 발명의 제3의 관점에 따른 상기 반도체소자에 있어서, 상기 반도체적층구조는 상기 기판에 내하여 밴드 갭 에너지가 작은 제1도전형의 광흡수층과, 해당 광흡수층상에 배치된 해당 광흡수층에 대하여 밴드갭에너지가 큰 제1도전형의 증배층으로 이루어지고, 상기 반절연성반도체층은 상기 광흡수층에 대하의 밴드갭에너지가 큰 반도체재료로 이루어지고, 상기 제2도전형반도체영역은 상기 광흡수층에 도달하지 않는 깊이를 갖고, 제1도전형반도체층과의 계면에서 계단형 Pn접합을 형성하도록 한 것이다. 그러므로, 제2도전형반도체영역으로부터 반절연상반도체층으로 리이크전류가 흐르지 않도록, 암전류를 증가시키지 않고 엣지 브레이크다운의 발생을 누른 고성능인 반도체소자를 얻을 수 있다. 본 발명의 제4의 관점에 따른 상기 반도체소자에 있어서, 상기 제2전극은 상기 제2도전형반도체영역의 외주에 따라 배치 되어 있음과 동시에, 그 일부가 제2도전형반도체영역의 상기 외주상에 위치하도록 배치되어 있다. 그러므로, 제2전극을 제2도전형반도체영역이 설치되어 있는 영역이외의 반절연성반도체층상에 쇼트시키는 것 없게 배치할 수가 있고, 암전류를 증가시키는 것 없게 제2도전형반도체영역의 크기를 수광영역의 크기에 가까이 할 수 있다. 또한, 제2도전형반도체영역과 광흡수층과의 Pn접합면적을 감하여 pn접합 용량을 감할 수 있기 때문에, 소자용량을 저감시킨 고속인 반도체소자를 얻을 수 있다. 본 발명의 제5의 관점에 따른 상기 반도체소자에 있어서 상기 제2전극은 상기 반절연성반도체층의 상기 제2도전형반도체영역이외의 영역상에 본딩패드영역을 갖는다. 그러므로, 본딩패드용량을, 종래의 본딩패드용량에 반절연성반도체층의 용량을 합친 용량으로 하도록, 본딩패드용량을 저감시킬 수 있어, 소자용량을 저감시킨 고속인 반도체소자를 얻을 수 있다. 본 발명의 제6의 관점에 따른 상기 반도체소자에 있어서, 상기 제2도전형반도체영역은 상기 증배층에 도달하지 않는 깊이를 갖도록 한 것이다. 그러므로, 상기 제2도전형 반도체영역의 엣지부 및 저면을 모두 반절연성반도체층내에 형성하고, 제2도전형반도체영역의 상기 저면과의 경계부를 포함하는 엣지부전체로부터, 인접하는 반절연성반도체층(17)으로 전류가 흐르지 않도록 암전류를 증가시키지 않고 엣지 브레이크다운의 발생을 누른 고성능인 반도체소자가 얻을 수 있다. 본 발명의 제7의 관점에 따른 상기 반도체소자에 있어서, 상기 제2도전형반도체영역은 상기 증배층에 도달 하는 깊이를 갖고 있고, 상기 반절연성반도체층의 표면의 상기 제2도전형반도체영역의 외주상에 따른 영역에는, 상기 제2도전형반도체영역의 엣지부를 하도록 설치되어 있고, 제1도전형의 반도체층과의 계면에서는 경사형 Pn접합을 형성하는 제2도전형가드링영역을 구비하고 있다. 그러므로, 제2도전형반도체영역으로부터 반절연성반도체층으로 가드링영역 형성시의 일처리에 의해서, 소자의 결정이 일부 분해되더라도 리이크전류가 흐르지 않도록 할 수가 있고, 동시에 제2도전형반도체영역이 증배층과 접하는 영역에서, 가드링영역에 의해 엣지 브레이크다운의 발생을 누를 수 있기 때문에, 제2도전형반도체영역이 증배층에 달하는 깊이가 되도록 형성된 반도체소자에 있어서 암전류를 증가시키지 않고 엣지 브레이크다운의 발생을 누른 고성능인 반도체소자를 얻을 수 있다. 본 발명의 제8의 관점에 따른 상기 반도체소자에 있어서, 상기 제1도전형증배층은 그 평면의 크기가 상기 제2도전형반도체영역의 평면의 크기보다도 작고, 상기 반절연성반도체층은 상기 증배층과 상기 광흡수층을 덮도록 해당 증배층과 광흡수층과의 상부에 배치되어 있고, 상기 제2도전형반도체영역은 상기 증배층이 배치되어 있는 영역상에, 그 저면이 상기 증배층과 접하고 있고, 동시에 그 엣지부가 상기 증배층과 접하지 않도록 배치되어 있다. 그러므로, 제2도전형반도체영역의 엣지부및 저면이 상기 반절연성반도체층내에 배치되어 있고, 제2도전형반도체영역의 저면과의 경계부도 포함시켜서 완전히 엣지부 전체로부터, 인접한 반절연성반도체층으로 전류가 흐르지 않도록, 암전류를 증가시키지 않고 엣지 브레이크다운의 발생을 누른 고성능인 반도체소자를 얻을 수 있다. 본 발명의 제9의 관점에 따른 반도체소자는 반절연성반도체기판위의 소정의 영역상에 형성된 해당 기판에 대하여 밴드갭에너지가 작은 제1도전형재료로 이루어지는 광흡수층과, 해당 광흡수층및 상기 반도체기판상에 배치된, 상기 광흡수층보다도 밴드갭에너지가 큰 반절연성반도체층과, 상기 광흡수층이 배치되어 있는 영역상의 상기 반절연성반도체층위의 소정의 영역에 설치된, 상기 광흡수층에 달하는 깊이를 가진 제2도전형반도체영역과, 상기 광흡수층이 배치되어 있는 영역상의 상기 반절연성반도체층에 놓을 수 있는 상기 제2도전형반도체영역이 형성된 영역이외의 소정의 영역에 설치된, 상기 광흡수층(3)에 달하는 깊이를 가진 제1도전형반도체영역과, 상기 반절연성반도체층의 표면에 상기 제1도전형반도체영역과 오믹성의 콘택을 갖도록 설치된 제1전극과, 상기 반절연성반도체층의 표면에 상기 제2전형반도체영역과 오믹성의 콘택을 갖도록 설치된, 상기 광흡수층이 배치되어 있지 않은 영역상에 본딩패드영역을 갖는 제2전극을 구비한다. 그러므로, 본딩패드영역(B)의 하부에 제1도전형을 갖는 반도체영역이 배치되지 않고, 본딩패드용량을 O로 할 수 있어, 이것에 의해, 소자용량을 저감시킨 고속인 반도체소자를 얻을 수 있다. 본 발명의 제10의 관점에 따른 반도체소자는 제1도전형빈도체기판상에 배치된, 입사광의 파장의 1/4의 두께를 갖는 굴절율이 다른 2종류의 제1도전형반도체층을 교대로 복수층이 되도록 적층시켜서 형성된 브래그(Bragg)반사막과, 해당 반사막상에 배치된, 해당 반사막및 상기 기판에 대하여 밴드갭에너지가 작은 제1도전형의 반도체재료로 이루어지는 광흡수층과, 해당 광흡수층상에 배치된, 상기 광흡수층에 대하여 밴드갭에너지가 큰 제1도전형 또는 반절연성의 반도체층과, 해당 제1도전형 또는 반절연성의 반도체층의 표면의 소정의 영역에 설치된, 소정의 깊이를 갖는 제2도전형반도체영역과, 상기 기판의 이면에 해당 기판과 오믹성의 콘택을 갖도록 설치된 제1전극과, 상기 제1도전형 또는 반절연성의 빈도체층상에 제2도전형반도체영역과 오믹성의 콘택을 갖도록 설치된 제2전극을 구비한다. 그러므로, 광흡수층에 입사된 빛중, 해당 광흡수층(3)으로 흡수되지 않은 빛을 상기 브래그 반사막으로 반사시켜서, 다시 광흡수층에 입사됨으로써, 포토다이오드 감도를 향상시킬 수 있고, 광흡수층을 박막화하더라도 감도를 저하시키지 않기 때문에, 광흡수층이 얇은 고속동작이 가능한 반도체소자를 얻을 수 있다. 본 반명의 제11의 관점에 따른 반도체소자는 제1도전형반도체기판상에 순차 배치된, 제1도전형의 반도체재료로 이루어지는 하부클래드층과, 활성층과, 제2도전형의 반도체재료로 이루어지는 상부클래드층으로 구성되고, 상클래드층의 표면에서 소정의 깊이위치까지의 폭이 상기 기판의 폭보다도 좁게되어 있는 메사구조를 갖고있는 더블헤테로구조와, 상기 더블헤테로구조상에, 상기 메사구조를 매립하도록 배치된 반절연성반도체층과, 해당 반절연성반도체층의 상기 메사구조의 상부의 영역에 상기 상부클래드층에 달하는 깊이가되도록 설치된 제2도전형반도체영역과, 상기 기판의 이면에 해당 기판파 오믹성의 콘택을 갖도록 설치된 제1전극과, 상기 반절연성반도체층상에 상기 제2도전형반도체영역과 오믹성의 콘택을 갖도록 설치된 제2전극을 구비한다. 그러므로, 소자를 형성할 때의 에피택셜성장의 회수를 메사구조를 형성할때, 즉 더블헤테로구조를 형성할때와, 반절연성반도체층을 형성할 때의 2회로 한다. 이와같이, 종래의 반도체소자를 형성할 때에 대하여 에피택셜성장의 회수를 감할 수 있어, 용이하게 형성할 수가 있는 반도체소자가 얻어진다. 본 발명의 제12의 관점에 따른 반도체소자의 제조방법은 제1도전형반도체기판상에, 1층 이상의 반도체층으로 이루어지는 반도체적층구조와, 반절연성반도체층을 연속하여 에피택셜결정성장시키는 공정과, 해당 반절연성반도체층의 표면의 소정영역에서 제2도전형불순물을 도입시킴으로써 제2도전형반도체영역을 형성하는 공정과, 상기 기판의 이면에 해당 기판과 오믹성의 콘택을 하도록 제1전극을 형성하는 공정과, 상기 반절연성반도체층의 표면에, 상기 제2도전형반도체영역과 오믹성의 콘택을 하도록 제2전극을 형성하는 공정을 구비한다. 그러므로, 반절연성반도체층의 표면근방에 있어서는, 반절연성반도체층과 제2도전형반도체영역과의 접합면이 Pn접합을 형성하지 않고,제2도전형반도체영역이 반절연성의 재료에 의해 둘러싸여져 있고, 제2전극으로부터 반절연성반도체층의 표면근방을 통하여 흐르는 리이크전류를 누를 수 있다. 그에의해 암전류를 증가시키지 않고, 제2도전형반도체영역의 크기를 수광영역의 크기에 가깝게 하고, 제2도전형반도체영역의 Pn접합면적을 감하여 Pn접합용량을 감할 수 있고, 소자용량을 저감시킨 고속인 반도체소자를 얻을 수 있다. 또한 이 반절연성 반도체층의 표면의 근방에 있어서는, 반절연성반도체층과 제2도전형반도체영역과의 접합면이 pn접합을 형성하지 않고,제2도전형반도체영역이 반절연성의 재료에 의해 둘러싸여져 있고, 제2도전형반도체영역으로부터 반절연성반도체층의 표면근방을 통하여 리이크전류가 흐르는 것을 억제할 수 있다. 본 발명의 제13의 관점에 따른 상기 제조방법은 상기 제2전극을 상기 제2도전형반도체영역이외의 영역에 본딩패드영역을 갖도록 상기 제2의 전극을 형성하는 공정을 더 포함한다. 그러므로, 본딩패드용량을, 종래의 본딩패드용량에 반절연성반도체층의 용량을 합친 용량으로 하고, 본딩패드용량을 저감시킬 수 있어, 소자용량을 저감시킨 고속인 반도체소자를 얻을 수 있다. 본 발명의 제14의 관점에 따른 반도체소자의 제조방법은 제1도전형반도체기판상에, 해당 기판에 대하여 밴드갭에너지가 작은 제1도전형의 반도체재료로 이루어지는 광흡수층과, 해당 광흡수층에 대하여 밴드갭에너지가 큰 제1도전형의 반도체재과로 이루어지는 증배층을 연속하여 에피택셜장시키는 공정과, 소정폭의 영역이 남아 있는 증배층을 에칭에 의해 제거하는 공정과, 상기 광흡수층과 증배층상에 반절연성반도체층을 에피택셜성장시키는 공정과, 해당 반절연성반도체층의 표면의, 상기 소정폭의 증배층(11)의 상부의 영역을 포함하고, 그 평면에 있어서의 크기가 해당 증배층의 평면에 있어서의 크기보다도 큰 영역에, 제2도전형불순물을 상기 증배층에 달하는 깊이까지 도입하고, 그에의해 엣지부가 상기 증배층에 접하지 않은 제2도전형반도체영역을 형성하는 공정과, 상기 반도체기판의 이면에 제1도전형반도체영역과 오믹성의 콘택을 하도록 제1전극을 형성하는 공정과, 상기 반절연성반도체층의 표면에, 상기 제2도전형반 도체영역과 오믹성의 콘택을 하도록 제2전극을 형성하는 공정을 구비한다. 그리므로, 제2도전형반도체영역의 엣지부가 그 저면과의 경계도 포함시켜서 완전히 상기 반절연성반도체층내에 배치되고, 인접하는 반절연성반도체층으로 전류가 흐르지 않도록 하여, 암전류를 증가시키지 않고 엣지브레이크다운의 발생을 누른 고성능인 반도체소자가 얻어진다. 본 발명의 제15의 관점에 따른 반도체소자의 제조방법은 반절성반도체기판상에, 해당 기판보다도 밴드갭 에너지가 작은 제1도전형의 반도체재료로 이루어지는 광흡수층을 에피택셜성장시키는 공정과, 소정폭의 영역이 남아있는 상기 광흡수층을 에칭에 의해 제거하는 공정과, 해당 광흡수층 및 상기 기판상에 반절연성반도체층을 에퍼택셜성장시키는 공정과, 해당 반절연성반도체층의 표면의 상기 광흡수층의 소정의 영역에, 제2도전형 불순물을 도입하여, 상기 광흡수층에 달하는 깊이의 제2도전형반도체영역을 형성하는 공정과, 상기 반절연성반도체층의 표면의 상기 광흡수층상의 상기 제2도전형영역이외의 영역에, 제1도전형불순물을 도입하여 상기 광흡수층에 달하는 깊이의 제1도전형반도체영역을 형성하는 공정과, 상기 반절연성반도체층의 표면에, 상기 제1도전형반도체영역과 오믹성의 콘택을 하도록 제1전극을 형성하는 공정과, 상기 반절연성반도체층의 표면에 상기 제2도전형반도체영역과 오믹성의 콘택을 하도록 상기 광흡수층이 형성되어 있는 영역상에 본딩 패드영역(B)을 구비한 제2전극을 형성하는 공정을 구비한다. 그러므로, 본딩패드영역(B)의 하부에 제1도전형을 갖는 반도체영역이 배치되지 않고, 본딩패드용량을 0로 할 수 있어, 이것에 의해, 소자용량을 저감시킨 고속인 반도체소자를 얻을수 있다. 발명의 제16의 관점에 따른 반도체소자의 제조방법은 제1도전형반도체기판상에, 해당 기판에 대하여 밴드갭 에너지가 작은 제1도전형의 반도체재료로 이루어지는 광흡수층과, 해당 광흡수층에 대하여 밴드갭에너지가 큰 제1도전형의 반도체재료로 이루어지는 증배층과, 상기 광홉수층에 대하여 밴드갭에너지가 큰 제2도전형의 반도체층을 순차 에피택셜성장시키는 공정과, 상기 제2도전형반도체층위의 소정의 영역을 제외한 영역상에 상기 제2도전형반도체층을 반절연성으로 하는 불순물을 포함하는 화합물로 이루어지는 확산원을 설치하고, 이 확산원을 열처리하여 상기 불순물을 상기 제2도전형반도체층의 제2도전형 불순물과 서로 확산시켜서, 상기 제2도전형반도체층의 상기 소정의 영역을 제외한 영역을 반절연화하는 공정과, 상기 확산원을 제거하는 공정과, 상기 반도체기판의 이면에, 해당 기판과 오믹성의 콘택을 하도록 제1전극을 형성하는 공정과, 상기 제2도전형반도체층의 표면에, 해당 제2도전형반도체층의 상기 반절연화된 영역이외의 영역과 오믹성의 콘택을 하도록 제2전극을 형성하는 공정을 구비한다. 그러므로, 반절연성반도체층과 제2도전형반도체영역과의 접합면이 Pn접합을 형성하지 않고, 제2도전형반도체영역이 반절연성의 재료에 의해 둘러싸여져 있고. 제2도전형반도체영역에서 반절연반도체층으로 라이크전류가 흐르지 않도록 암전류를 증가시키지 않고 엣지 브레이크다운의 발생을 누른 고성능인 반도체소자를 얻을 수 있다. 본 발명의 제17관점에 따른 상기 제조방법은 상기 증배층과 제2도전형반도체층과의 사이에, 해당 제2도전형반도체층에 포함되어 있는 제2도전형불순물이 상호확산하기 어려운 반절연성반도체층을 에피택셜성장시키는 공정을 더 포함한다. 그러므로, 제2도전형반도체층에 절연화된 영역을 형성하는 공정에서, 제2도전형반도체층의 절연화되지 않은 영역에서 불순물이 기판방향으로 확산하는것을 막을 수 있고, 상기 제2도전형반도체층의 절연화되지 않은 영역과 광흡수층과의 사이의 거리를 정밀하게 제어할 수 있는 고성능인 반도체소자를 얻을 수 있다. 본 발명의 제18의 관점에 따른 반도체장치의 제조방법은 제1도전형 반도체기판상에 제1도전형하부클래드층과, 활성층과 제2도전형 상부클래드층을 순차에 에피택셜성장시켜서 더블헤테로 구조를 형성하는 공정과, 상기 상부클래드층의 표면에서 소정의 깊이위치가지의 소정폭을 갖는 절연막마스크를 설치하여, 이것을 마스크로서 사용하여 상기 더블헤테로구조를 에칭하여 메사구조를 형성하는 공정과, 상기 절연막마스크를 제거한 후, 상기 메사구조를 덮도록 반절연성반도체층을 상기 더블헤테로 구조상에 형성하는 공정과, 상기 반절연성반도체 층의 상기 메사구조상의 영역에, 상기 메사구조의 상기 상부클래드층에 달하는 깊이까지 불순물을 도입하여, 제2도전형반도체영역을 형성하는 공정과, 상기 기판의 이면에 해당 기판과 오믹성의 콘택을 갖도록 제1전극을 형성하는 공정과, 상기 반절연성반도체층상에 상기 제2도전형반도체영역과 오믹성의 콘택을 갖도록 제2전극을 형성하는 공정을 구비한다. 그러므로, 소자를 형성할 때의 에피택셜성장의 회수를 메사구조를 형성할때. 즉 더블헤테로구조를 형성할 때와, 반절연성반도체층을 형성할 때의 2회로 하고, 종래의 반도체소자를 형성하는 때에 대하여 에피택셜성장의 회수를 감할 수 있어, 반도체소자를 용이하게 형성할 수가 있다. 실시예 1. 제1도는 본 발명의 실시예1에 의한 pin 포토다이오드(이하. pin PD와 칭하는)의 구조를 나타내는 단면도이다. 제1도에 있어서, 참조부호(1)는 n형불순물을 예컨데 1×1018cm-3포함하는 두께 약 200㎛의 고농도 n형(이하, n+-라 칭한다. )InP기판이다. 참조부호(2)는 n형불순물의 농도가 1×1017cm-3인 두께 약1㎛의 n형(이하 n-라 칭하는)In P버퍼층이다. 참조부호(3)는 n형불순물농도가 1×1015cm-3인 두께 약 3㎛ 저농도 n형(이하 n--라 칭하는)InGaAs 광흡수층이다. 참조부호(17)온 철(Fe)을 농도가 1×1015∼1×1018cm-3이 되도록 도우프하여 이루어지는 Fe도우프 InP윈도우층 (이하, Fe-lnP윈도우층이라 칭하는)이다. Fe는 InP중에 있어서는 깊은 억셉터준위를 형성하고 얕은 준위의 도너를 보상하기 때문에 페르미레벨을 밴드갭에너지의 중간부근에 위치하도록 하여, InP을 반절연화할 수가 있다. 참조부호(5)는 아연(Zn)확산에 의해 형성된 평면형상이 원형으로, 그 직경이 약 60㎛인 상기 광흡수층(3)에 달하는 깊이의 불순물농도가 1×1017∼1×1020cm-3인 p형영역은 나타내고, 그 깊이는 광흡수층에 도달하지 않는 깊이, 또는 상기 광흡수층(7)과 Fe-lnP 원도우층(17)과의 계면에 달하는 깊이가 되도록 조정된다. 또, 이 Zn의 대신, 예컨데 Cd, Mg, 또는 Be 등의 P형불순물을 사용하더라. Fe와 서로 확산하기 쉬운 p형불순물을 사용하는 것이 바람직하다. 참조부호(6)은 P형불순물인 Zn의 농도가 1×1019cm-3으로 두께가 약 0.2㎛인 p형(이하, p-라 칭하는)IhGaAs 콘택층을 나타낸다. 콘택층(6)은 내주의 직경이 약 50㎛, 폭이 약 5㎛의 링형상으로 되어 있고, 그 링의 중심이 상기 원형의 p형영역(5)의 중심상에 위치하도록 P형영역 (7)상에 배치되어 있다. 참조부호(7)는 상기 콘택층(6)이 형성되어 있는 영역이외의 Fe-lnP윈도우층(17)상에 배치되어 있는 SiN 등의 절연막으로 이루어지는 두께 약 1500Å인 반사방지막(패시베이선막)이다. 이밖의 재료로서는 SiO2, Al2O3등을 들 수 있다. 참조부호(5)는 상기 콘택층(6)상에 배치된 p측전극으로, 그 일부가 상기 콘택층(6)상의 영역이외의 영역상에 인출되어 있고. 그 인출된 부분에 와이어본딩을 할 때에 사용되는 본딩패드영역(B)이 설치되어 있다. 참조부호(9)는 두께 약 4800Å인 SiO2등의 절연막으로, p측전극(8)의 본딩패드영역(B)과 반사방지막(7)과의 사이에 설치되어 있다. 참조부호(10)는 기판(1)의 이면측에 설치된 n측전극이다. 또한, 참조부호(5a)는 수광영역을 나타낸다. 제3(a)-3(d)도는 본 발명의 실시예1에 의한 pin 포토다이오드의 제조방법을 나타내는 딘면공정도이다. 제3(a)-3(d)도에 있어서, 제1도와 동일부호는 동일 또는 해당하는 부분을 나타낸다. 참조부호(6a)는 n형불순물을 1×1015cm-3포함하는 두께 약 0.2㎛ n-- GaAs층을 나타낸다. 참조부호(6b)는 p형 불순물을 1×1019cm-3정도 포함하는 두께 약0.2㎛의 P-InGaAs영역, 21은 SiN 등의 절연막으로 이루어지는 획산마스크, 22는 Zn을 포함하는 화합물에 의해 구성되는 고상(solid Phase) 확산원을 나타낸다. 이 실시예1에 있어서는, ZnO와 SiO2와의 혼합물로 이루어지는 ZnO/ SiO2막을 사용하고 있다. 또, 상기 n형의 불순물로서는, 예컨데 S, Sn, 또는 Si 등이 일반적인 n형 불순물이 사용된다. 다음에, 제조방법에 관해서 설명한다. 우선, 제3(a)도에 나타낸 것 같이, n+-lnP 기판(1)상에 n-lnP 버퍼층(2), n-InGaAs 광흡수층(7), Fe-lnP 윈도우층(17), n--InGaA층(6a)을 연속하여 유기금속기상성장법(MOCVD법)으로 형성한다. 다음에, 제3(b)도에 나타낸 것같이, SiO2막 또는 SiN막등의 확산마스크(21)를 스퍼터링법등에 의해 형성하고, Zn을 확산시키기 위한 개구부를 사진제판 기술을 사용하여 설치한다. 게다가, 제3(c)도에 나타낸 것같이, 확산 마스크(21)및 상기 개구부내의 n--InGaA7층(6)a상에 Zn0/SiO2막으로 이루어지는 고상확산원(22)을 스퍼터링법등을 사용하여 형성하고, 500℃정도의 어널링을하여, 고상착간원(22)으로부터 p형불순불인 Zn온 n-InGaAs 광흡수층(3)에 도달할 때까지 확산시킨다. 이것에 의해, p형영역(5)이 형성된다. 이때, 확산마스크(21)의 개구부내에 위치하는 영역근방에서 n--InGaAs 층(6a)은 Zn이 도우프되어 불순물농도가 1×1019cm-3인 p InGaAs영역(6b)으로 되어있다. 또, 이 P형영역(5)의 P형불순물의 농도는 상기 Fe-lnP 원도우층(17)의 Fe농도보다 1자리수 이상 크게하는 것이 소자특성상 바람직하다. 계속해서, 고상확산원(22)과 절연막마스크(21)를 플루오르화수소산계의 에팅액을 사용하여 제거하고. 더우기, n--InGaAs층영역(6a)을 에칭에 의해 제거함과 동시에, p-InGaAs영역(6b)를 패터닝하여, 상기 P형영역(5)의 표면에 평면형상이 링모양의 p-InGaAs 콘택층(6)을 형성한다. 더욱이, 제3(d)도에 나타낸 것같이, SiN으로 이루어지는 반사방지막(7)을 스퍼터링법이든지 CVD법에 의해 Fe-lnP 윈도우층(17)의 상부 전체면에 형성한다. 그후, 레지스트패턴(도시하지 않고)등을 사용한 에칭에 의해, 콘택층(6)상의 반사방지막(7)을 제거하고, 더우기 레지스트패턴(도시하지 않고) 등을 사용하여 본딩패드음량을 감하기위한 SiO2등의 절연막(7)을 반사방지막(7)상의 본딩패드영역(B)를 형성하는 영역상에 스퍼터링법등에 의해 설치하고, 그후, 콘택층(7)및 절연막(7)상에 본딩패드영익(B)를 구비한 p측전극(8)을 형성하고, 기관(1)의 이면측에 n측전극(17)을 형성한다. 다음에 동작에 관해서 설명한다. 우선, p측전극(8)이 마이너스로 되고, n측전극(10)이 플러스로 되도록 역바이어스전류를 흘리면, p형영역(5)의 하면으로부터 n+-lnP 기판(1)방향으로 공핍층이 형성된다. 이 때, 이 공핍층내의 n--InGaAs 광흡수층(7)에 n--lnP 윈도우층(4)의 표면측에서 빛이 입사되면, n--InGaA광흡수층(3)으로 캐리어가 여기되어, 빛의 입사량에 대응한 광전류가 흐른다. 여기서 이 실시예1에 있어서는 상술한 종래의 pin PD의 n-- InP 윈도우층(4)을 대신해서 Fe-lnP 윈도우층(17)을 사용함으로써, p측전극(7)의 본딩패드영역(B)의 용량은 절연막(9), SiN으로 이루어지는 반사방지막(7), Fe-lnP윈도우층(17), 및 n--광흡수층(3)의 상부에 형성되는 공핍층의 용량을 합친것으로. 이 용량을 본딩패드영역의 면적과 동일의 면적인 종래의 본딩패드영역의 용량에 대하여, 거의 반정도 감소시킬 수 있다. 예컨데, 직경 48㎛의 본딩패드영역에서 SiO2로 이루어지는 절연막(7)의 두께를 7000Å, SiN으로 이루어지는 반사방지막(7)의 두께를 1500Å으로 한 경우, 종래의 pin PD에서는, n--InP 윈도우층(4)이 설치되기때문에, 본딩패드영역의 용량(Cbp)는 주로 SiO2로 이루어지는 절연막(9)과 SiN으로 이루어지는 반사방지막(7)과의 절연막 용량, 즉 Cbp = 50fF 정도로 결정된다. 이 실시예1에 있어서는 두께 3㎛의 Fe-lnP윈도우층(17)를 갖고 있기 때문에, 본딩패드영역의 용량(Cbp)은 SiO2로 이루어지는 절연막(7)과 SiN으로 이루어지는 반사방지막(7)과 Fe-lnP 윈도우층(17)과의 용량, 즉 Cbp=25fF 정도로 결정되어, 종래의 거의 반정도의 용량으로 된다. 이와 같이, 실시예1에 의하면. n+-lnP기판(1)상에 n--Inp 버퍼층(7), n--InGaAs 광흡수층(3), Fe-lnP 윈도우층(17)을 순차 설치하고, 해당 윈도우층(17)내에 Zn을 확산시켜서 P형영역(5)을 형성하고, 더우기 해당 P형영역(5) 과 오믹성의 콘택을 하도록 콘택층(5)을 개재하여 본딩패드영역(B)를 구비한 P측전극(8)을 설치한다. 그러므로, 본딩패드영역(B)의 하부에서 생기는 본딩패드용량은 절연막(9), 반사방지막(7), Fe-lnP 윈도우층(17), 및 광흡수층(3)의 상부에 형성되는 공핍층의 용량을 합친 것이기 때문에 본딩패드용량을 저감시키는 수 있어, 고속인 pin 포토다이오드를 제공할 수 있다. 또, 실시예1에 있어서는 SiO2등외 절연막(9)을 설치하도록 하였지만. 본 발명은 이 SiO2등의 절연막(9)을 설치하지 않은 경우에 있어서도 적용할 수 있는 것이다. 이러한 경우에 있어서는, 종래와 같이 절연막(9)을 설치하지 않고 Fe- lnP층에 의해 소자용량을 저감할 수 있기 때문에, SiO2막을 형성하는 공정을 생략할 수 있어, 용이하게 소자용량을 저감한 pin PD를 얻을 수 있다. 실시예 2. 제22도는 본 발명의 실시예2에 의한 pin PD의 구조를 나타내는 도면이다. 제2도에 있어서, 제1도와 동일부호는 동일 또는 해당하는 부분을 나타내고 있다. 참조부호(18)는 광흡수층(3)보다도 밴드갭에너지가 작은 n형의 브래그(Bragg)반사막을 구성하는 헤테로 다층반사막이다. 이 다층반사막(18)은 예컨데, 표면발광레이저의 공진기를 형성하는 거울로서 사용되고 있고, 입사광의 파장의 1/4의 두께를 갖는 헤테로 에피택셜층을 수층으로부터 수십층 적층시켜서, MOCVD등에 의해 제작된다. 실시예2에 있어서, n-lnP 층과 InGaAsP층으로 이루어지는 l5내지 25층정도의 다층반사막을 사용하고 있다. 현재 pin 포토다이오드에 있어서는 소자의 고속성을 높이기 위해서, 포토다이오드의 용량성분을 저감시킴과 동시에, n--InGaAs 광흡수층(3)중의 캐리어의 주행시간을 저감시키기 위해서 광흡수층(3)을 박막화하는 것, 예컨데1.5㎛ 정도까지 박막화하는 것이다. 그렇지만, 광흡수층(3)을 얇게 하는 것에 의해 빛을 흡수하는 영역이 좁게되어, 양자효율(n)로 나타낼 수 있는 포토다이오드감도가 저하하여 버린다고 하는 문제가 생긴다. 이 실시예2는 이러한 광흡수층(3)을 박막화할 때에 발생하는 문제점을 해소하기 위해서 주어진 것으로, 상기 실시예1에 있어서 나타낸 pin PD에서 n형버퍼층(2)과 광흡수층(3)과의 사이에 n형의 다층반사막(18)을 설치하도록한 것으로, 상기 실시예1의 pin PD와 같은 제조방법에 의해 형성된다. 실시예1에서와 같은 에피택셜성장에 있어서, 다중반사막(18)은 n형버퍼층(2)을 형성한 후, 광흡수층(3)을 형성하기 전에, 형성되고, 이들 층(2)의 에피택셜성장이 연속하여 행해진다. 여기서, 본 발명의 실시예2에 있어서, pin PD에는 다층반사막(18)이 설치되어 있기 때문에, 반사방지막(7)의 표면에서 입사되고, 광흡수층(3)에 달한 입사광중 광흡수층(3)에 의왜 흡수되지 않고, 광흡수층(3)을 투과하는 입사광이 다층반사 막(18)에 의해 반사된 후, 광흡수층(3)에 다시 입사된다. 그러므로, 한번 흡수할 수 없던 것을 두번째 광흡수층(3)으로 되돌린 후, 흡수함으로써, 감도를 향상시키는 것이 가능해진다. 실제, 60%의 양자효율(n)을 n = 90%정까지 높일 수 있다고 하는결과가, 계산치, 실측치와 함께 얻어진다. 이와 같이, 실시예2에 의하면, 윈도우층으로서 Fe-lnP 윈도우층(17)을사용함으로써, 상기 실시예1와 같은 효과를 나타냄과 동시에, 광흡수층(3)의 빛이 입사되는 방향에 대하여 반대측에, 광흡수층(3)에 대하여 평행히 다층반사막(18)을 설치함으로써, 광흡수층(3)에 의해 흡수할 수 없던 입사광을 다층반사막(18)에 의해 반사시켜서 다시 광흡수층(3)에 입사되어 흡수시킴으로써 Pin 포토다이오드의 감도를 향상시킬 수 있다. 그러므로, 감도를 저하시키지 않고 광흡수층(3)을 박막화할 수 있고, 고속인 pin 포토다이오드를 얻을 수 있다. 실시예 3. 제4도는 본 발명의 실시예3에 의한 Pin 포토다이오드의 구조를 나타내는 단면도이다. 제4도에 있어서, 제1도와 동일부호는 동일 또는 해당하는 부분을 나타내고 있고, L은 링형상의 p-IneaAs 콘택층(6)의 외주와 P형영역(5)의 Fe-lnP 윈도우층(17)표면에서의 외주와의 거리이고, w는 콘택층(7)의 폭을 나타내고 있다. 또한, 제5도및 제6도는 본 발명의 실시예3에 의한 pin 포토다이오드의 구조를 설명하기위해서 것이고, 기판 (1)과 수직한 방향으로의 단면도이다. 제5,6도에 있어서, 제4도와 동일부호는 동일 및 해당하는 부분을 나타내고 있다. 점 a, b는 p형영역(5)의 윈도우층(17)의 표면의 외주상의 점을 나타내고 있다. 실시예3의 pinPD는 상기 실시예1에 있어서 제1도에 나타낸 pin PD의 콘택층(6)이 P형영역(5)의 외주상에 배치되어 있거나, 그 외주가 P형영역(5)의 외주와 접하도록 배치되어 있고, 콘택층(6)이 p형영역(5)과 전기적으로 접속되도록 배치되어 있고, p측전극(8)이 P측영역과 충분히 오믹성의 콘택을 하도록 배치되어 있어, 상기실시예1와 같은 제조방법에 의해 형성된다. 제20도에 나타내는 것 같은 종래의 Pin 포토다이오드에 있어서는, 상술했던것 같이, 암전류를 감한다고 하는 관점에서 L〉0㎛(1∼수㎛)가 되도록 소자가 설계된다. 이것은 통상 Zn등의 P형불순물을 확산함으로써 형성한 p형영역(5)의 주변이 n-lnP 윈도우층(4)이기 때문에. L=0㎛ 또는 1〈0㎛, 즉, 콘택층(6)과 P형영역(5)이의의 윈도우층(17)이 접속된 경우에, p-InGaAs 콘택층(6) 또는 P측전극(8)이 Pn접합을 단락시킨 채로, 암전류를 증가시키기 때문이다. 한편, 실시예3에서는 p형영역(5)주변이 Fe-lnP 윈도우층(17), 즉 반절연성반도체층이기 때문에, L〉0㎛의 경우에 있어서는 P형영역(5)로부터 Fe-lnP 윈도우층(17)의 표면으로 암전류가 되는 리이크전류가 흐리지 않는다. 또한, L ≤0㎛라도, 콘택층(6) 또는 p측전극(8)이 Pn접합을 쇼트시키지 않는다. 따라서, 제5도에 나타낸 것같이, W의 폭을 가진 p-InGaAS 콘택층(6)의 하부영역에 P형영역(5)의 Fe-lnP 윈도우층(17)의 표면에서의 외주점(a)이 있어도 좋다. 또한, 제6도에 나타낸 것같이, 콘택층(6)의 하부영역이외의 영역에 P형영역(5)의 Fe-lnP 윈도우층(17)의 표면에서의 외주점(b)가 위치되더라도, 암전류가 증가하지 않는다. 여기서, 제7도는 L=0㎛의 경우의 n-lnP층(4)을 구비한 pin PD와 Fe-lnP층(17)을 각각 사용한 pin PD에서의 암전류(Id)와 수광반경과의 관계를 나타낸다. 제7도에 있어서, 횡축은 수광반경, 즉 수광영역의 반경을 나타내고, 세로축은 암전류를 나타낸다. 또한. 백구는 n-lnP 윈도우층(4)을 구비한 pin PD의 값을 나타내고 있고, 흑공은 Fe-lnP층(17)을 구비한 pin PD의 값을 나타내고 있다. 제7도에 나타낸 것같이, Fe-lnP층(17)을 구비한 pin PD에서, 암전류는 수광반경이 증가됨에 따라 증가되지 만, n-lnP윈도우층(4)을 구비한 ply PD 경우의 암전류는 항상 감소한다. 따라서, 종래의 pin PD 에서 암전류등을 막기 위해서 필요하던 L의 길이를 7로 하면, 종래의 Pin 포토다이오드에 있어서는 pn접합용량을 결정하는 확산반경, 즉 P형영역(5)의 평면에 있어서의 직경을 2 ×w + 2 ×a (㎛)로할 필요가 있있지만, 실시예3에 있어서는 적어도 2 ×a(㎛)만큼, 종래의 것 보다 확산반경를 작게 할 수가 있다. 더우기, 제조공정에서 사진제판기술의 정밀도등에 의해 콘택층(6)에 위치상의 에러가 발생하기 때문에, 종래의 구조에 있어서는, a의 값에 위치상의 에러를 고려한 값을 더해 두고, 위치상의 에러가 발생해도 암전류가 증가하지 않도록 설계할 필요가 있었다. 실시예3에 있어서는, 콘택층(6)의 위치상의 에러가 P형영역(5)에 대하여 발행하더라도, 리이크전류가 거의 증가하지 않는다. 그러므로, 이러한 위치상의 에러를 고려할 필요가 없고, 더우기 P형영역(5)의 크기를 작게하여 Pn접합면적을 작게 할 수가 있다. 예컨데, 종래의 ply PD에서 사진제판등의 정밀도든지 설계마진을 넣은 a의 값이 5㎛ 이었다고 하면, 본 발명에 있어서의 확산반경은 종래의 pin PD보다 2 ×α=10㎛만큼 작게 된다. 이 길과, 포토다이오드의 Pn접합용량을 저감시킬 수 있다. 예컨데, 고속성을 요구되는 PD에서는, 통상, 수광반경의 최저치수는 20㎛정도이기 때문에, 수광반경이 20㎛의 경우에 있어서는, 2 ×α=10㎛의 저감효과가 Pn접합용량을 거의 반정도 저감시킨다. 그러나, 실시예3에 있어서는, p-InGaAs 콘택층(6)과 P확산영역(5)이 층분히 전기적 접촉을 하고, 낮은 접촉사항를 얻기 위해서, 콘택층(6)과 P형영역(5)은 반드시 최소한의 면적으로 접촉하고 있을 필요가 있다. 이와 같이. 실시예3에 의하면, 윈도우층으로서 Fe-lnP 윈도우층(17)을 사용하며 Zn의 확산에 의해 형성된 P형영역(5)의 윈도우층(17)의 표면의 외주를 따라, 그 일부가 상기 외주상에 위치되거나, 외주와 접하도록 평면형상이 링형상의 콘택층(6)을 형성하고,이 콘택층상에 p측전극(8)을 형성함으로써, 암전류를 증가시키지 않고 불필요한 pn접합면적을 저감시켜서, 소자의 Pn접합용량을 저감시킬 수 있어, 고속동작이 가능한 pin포포다이오드를 제공할 수 있다. 실시예4. 제8도는 본 발명의 실시예4에 의한 pin포토다이오드의 구조를 나타내는 단면도이다. 제8도에 있어서, 제1도와 동일부호는 동일 또는 해당하는 부분을 나타내고 있다. 참조부호(19)는 Fe를 농도가 1 ×1015∼1 ×1018cm-3가 되도록 도우프하여 이루어지는 반절연성의 Fe-lnP기판이다. 참조부호(20)은 Sn, Si, 또는 S 등의 n형 도우펀트를 약 1 ×1018cm-3포함하고 있는 n형영역이고. 17은 n형 토우펀트의 농도가 약 1 ×1016cm-3인 n형 InGaAs 콘택층이고, 10a는 n측 전극이다. 또한, 제9(a)-9(f)도는 실시예4의 Pin 포토다이오드의 제조방법을 설명하기위한 단면공정도이다. 제9(a)-9(f)도에 있어서, 제8도및 제3(a)-3(d)도와 동일부호는 동일 또는 해당하는 부분을 나타내고 있다. 참조부호(20c)는 이온주입, 21a는 레지스트, 6c는 n형 InGaAs 영역이다. 실시예4의 pin PD는 상기 실시예1의 pin PD에서, 기판을 반절연성의 Fe-lnP 기판(19)으로 하여 Fe-lnP 윈도우층(17)의 표면의 P형영역(5)이 형성되어 있는 영역이외의 영역에, n형광흡수층(3)에 달하는 길이의 n형영역(27)을 형성하고, 이 n형 확산영역(27)과 오믹성의 콘택을 하도록 n측전극 (10a)을 형성한다. 더우기, P측전극(8)의 본딩패드영역(B)의 하부의 영역에 n-InGaAs형광흡수층(3)이 형성되는 영역이외의 Fe-lnp 기판(19)상에 Fe-lnP 윈도우층(17)을 설치하도록 한 것이다. 다음에, 제조방법에 괸해서 설명한다. 우선 Fe-lnP 기판(19)을 준비하여, 이 Fe-lnP 기판(19)상에 n-InGaAs광흡수층(3)을 MOCVD법에 의해 성장시킨다. (제 9(a)도). 다음에, p형영역과 n형확산영역이 형성되는 영역이외의 n-InGaAs 광흡수층(3)의 영역에서 레지스트등을 사용하여, 선택적으로 Br-CH30H등의 Br계의 에칭액로 에칭한다. 이 때, 에칭 깊이는 시간에 의해 콘트롤된다(제9(b)도). 계속해서, Fe-lnP 윈도우층(17)및 n-InGaAs 콘택층(6a)를 MOCVD 법에 의해 에피택셜성장시킨다(제9(c)도). n-IneaAs 광흡수층(3)이 존재하는 소정의 영역에, 상기 실시예2와 같이, 확산마스크(21)와 Zn을 포함하는 고상확산원(22)을 사용하여, Zn확산을 함으로써, p형영역(5)과 P-InGaAs 영역(6b)이 형성된다(제9(d)도). 더우기, n-InGaAs 광흡수층(3)이 존재하는 영역상의 P형영역(5)이 형성되어 있는 영역이외의 영역에, 개구부를 갖는 레지스트(21a)를 형성한 후, n형의 불순물로서, 예컨데 S, Si, 또는 Sn등을 이온주입하여, n-InGaAs광흡수층(3)에 달하는 깊이의 n형영역(20)과 n-InGaAs 영역(6c)을 형성한다(제9(e)도). 상기 레지스트(21a)를 제거한후, n형 InGaAs영역(7c)과 p InGaAs 영역(6b)를 패터닝하여 n형콘택층(16), p형 콘택 층(6)을 형성한다. 더우기, 상기 실시예1와 같은 공정에 의해, 반사방지막(7), 절연막(9), n측전극(10a), 및 p측전극(8)을 형성하여, 제9(f)도에 나타내는 것 같은 pin 포토다이오드를 얻는다. 또, 상기 n형영역(20)을 형성할 때에 이온주입(27c)을 하였지만, 이 n형영역(20)은 p형영역(5)과 같이, 고상 확산법에 의해 형성되어도 좋다. 이 실시예4의 pin 포토다이오드에 있어서는, p형영역(7)의 광흡수층(3)과 접하고 있는 부분이외의 P형영역(5)이 Fe-lnP 윈도우층(17)에 의해 덮여있기 때문에, p형콘택층(6)을 p형영역(5)의 외주상에 배치하거나, 또는 그 외주가 P경영역(5)의 외주에 접하도록 P형 콘택층(6)을 배치한 경우에 있어서는, 상기 실시예3와 같이, 암전류를 증가시키지 않고 pn접합용량을 작게 할 수 있다. 더우기, 본딩패드영역(B)의 하부에, n형의 반도체층. 또는 n측의 전극이 존재하지 않기 때문에, 본딩패드용 량(Cbp)이 0로 되고, 소자의 용량이 작게 된다. 이와 같이, 실시예4에 있어서는, 반절연성의 Fe-lnP 기판(19)상의 소정의 영역에 n형광흡수층(3)을 형성함과 동시에, Fe-lnP 기판(19)및 n형광흡수층(3)상에 Fe-lnP 원도우층(17)을 형성한다. 이 Fe-lnP 윈도우층(17)의 소정의 영역에, n-InGaAs형광흡수층(3)에 달하는 깊이까지 P형영역(5), n형영역(20)을 각각 형성하고, p형영역(5)및 n형영역(20)상에 P측전극(5)과 n측전극(10a)을 설치한다. 또한, p측전극(5)의 본딩패드영역(B)를 상기 광흡수층(3)이 설치되어 있지 않은 영역상에 배치한다. 그러므로, p측전극(5)의 본딩패드영역(B)의 하부에는 반절연성의 반도체층과 절연층이 배치되어 있고, 본딩패드용량가 0가 되기 때문에, 고속인 pin 포토다이오드가 얻어진다. 또, 상기 실시예1내지 5에 있어서는, p형영역(5)과 P측전극(8)과의 사이에 콘택층(6)을 설치하였지만, 본 발명에 있어서는, p형영역(5)과 P측전극(8)이 층분히 오믹성의 콘택을 하면, 콘택층을 설치하지 않은 구조로 있어도 좋다. 이러한 경우에 있어서도 상기 실시예1 내지 5와 같은 효과를 나타탠다. 실시예5. 제10도는 본 발명의 실시예5에 의한 애벌란쉬포토다이오드(이하, APD라 칭하는)의 구조를 나타내는 단면도이다. 제10도에 있어서, 제1도와 동일부호는 동일 또는 해당하는 부분을 나타내고 있다. 참조부호(25)는 광흡수층(3)으로 발생한 홀이 P형영역(5)으로 이동하기 쉽게 하기위해서 설치된, 두께가 약 0.2㎛, n형불순물농도가 1 ×1015cm-3인 n-InGaAsP로 이루어지는 흘파일업저지층을 나타낸다. 참조부호(11)는 n형불순물농도가 2 ×1016cm-3으로 두께가 약1㎛인 n-lnP증배층, 24은 Be의 이온주입에 의해 형성된 Be의 농도가 약1 ×1017cm-3인 가드링 영역이다. 또한, 제14(a)-14(d)도는 실시예5의 애벌란쉬포토다이오드의 제조방법을 나타내는 단면공정도이다. 제14(a)-14(d)도에 있어서. 제10도와 동일부호는 동일 또는 해당하는 부분을 나타낸다. 참조부호(6a)는 n-InGaAs층, 7b는 p-InGaAs영역, 25온 가드링형성용의 레지스트, 21는 확산마스크, 22는 ZnO/ SiO2막이다. 또, 상기 n형의 불순물로서는, 예컨데 5, Sn, 또는 Si 등이 일반적인 n형 불순물이 사용된다. 다음에 제조방법에 관해서 설명한다. 우선, n-lnP기판(1)상에 n-lnP 버퍼층(2), n-ln Ga As 광흡수층(3), 흘파일업저지층(25), n-lnP 증배층(11), Fe-lnp 윈도우층(7), n--InGaAs 층(6a)를 연속하여 MOCVD 법등에 의해 에피택셜성장시킨다(제14(a)도). 계속해서. 평면형상이 링형상의 개구부를 갖는 가드링형성용레지스트(28)를 상기 n--InGaAs 층상에 형성하여, 해당 레지스트(25)를 마스크로서 Be를 이온주입한다. 그 후, 레지스트(28)를 제거한후, 약 700℃의 온도로 어닐링을 한다(제14(b)도). 통상, 이 공정과 같이 이온주입과 어닐링을 조합하여 불순물을 도입함으로써 이 P형 확산영역과 n형의 반도체층이 접하는 부분에 있어서는, 계단형의 Pn접합에 대하여 브레이크다운이 발생하지 않게 경사 Pn접합이 형성된다. 이것 때문에, Be 이온주입과 동시에 어닐링함으로써, Pn접합이 형성되는 부분에 있어서 브레이크다운이 발행하지 않게 경사 pn접합을 갖는 가드링 영역(24)이 형성된다. 또, 가드링영역(24)의 깊이는 상기 흘파일업저지층(25)에 도달하지 않은 깊이, 또는 흘파일업저지층을 설치하지 않은 구조에 있어서는 광흡수층(3)에 도달하지 않은 깊이가 되도록 한다. 다음에, 상기 레지스트(28)를 제거한 후, 상기 가드링영역(24)상에 그 외주가 위치하는 것 같은 원형의 개구부를 설치한 SiO2등의 절연막으로 이루어지는 확산마스크(21)를 형성하고, 확산원으로서 Bno/sio2막을 Fe-lnP윈도우층(17)상의 전체면에 형성한 후, 약 500℃의 온도로 어닐링하여, Fe-lnP 윈도우층(17)과 n-lnP증배층(17)의 계면에 달하는 깊이의 P형영역(5)을 형성한다(제14(c)도). 이 P형영역(5)은 그 기판에 대하여 수직한 단면에 있어서의 엣지부, 즉 측벽부가 완전히 상기 가드링영역(24)내에 위치하도록 형성된다. 또한, 이 확산시에, n-InGaAs층(6)의 상기확산마스크(21)의 개구부내의 영역에는 p- InGaAs영역(66)이 형성된다. 고상확산원(22), 및 확산마스크(21)를 플루오르화수소산계의 에칭액을 사용한 에칭에 의해 제거하고, 상기 실시예1의 pin PD와 같은 공정에 의해 p-InGaAs영역(6b)를 패터닝하여 평면형상이 링상인 p형콘택층(6)을 형성한 후, 반사방지막(7), 절연막(9), 본딩패드영역(B)를 구비한 n형전극(8), p형 전극(17)을 순차 형성한다(제14(d)도). 다음에, 실시예5의 APD의 동작에 관해서 설명한다. 우선, p측전극(8)이 마이너스, n측전극(10)이 플러스로 되도록 역바이어스 전류를 흘리면, p형영역(5)으로부터 n+-ln P기판(1)방향으로 n--InGaAg 광흡수층(3)에 달하는 깊이의 공핍층이 형성된다. 이 때, 이 공핍층내의 n--InGaAs광흡수층(3)에 n--lnP윈도우층(4)의 표면측에서 빛이 입사되면 이 공핍층내의 n·-ln GaAs 광흡수층(3)에 의해 캐리어가 여기됨과 동시에, 캐리어가 애벌란쉬호과에 의해서 증배되어 빛의 입사량에 대응한 광전류가 흐른다. 이 실시예5에 있어서는, 윈도우층으로서 Fe-lnP 윈도우층(17)을 사용함으로써, p측전극(8)의 본딩패드영역 (B)의 용량은 SiO2로 이루어지는 절연막(9)과, SiN으로 이루어지는 반사방지막(7)과, Fe-lnP 윈도우층(17)과, 광흡수층(7)의 상부에 형성되는 공핍층을 합친 p측전극(8)과 광흡수층(3)과의 용량이 되기 때문에, 이 본딩패드용량을 본딩패드영역의 면적과 동일의 면적인 종래의 애벌란쉬포토다이오드의 본딩패드영역의 용량보다 감소시킬 수 있다. 또한. 실시예5에 있어서는, 윈도우층으로서 반절연성의 Fe-ln 윈도우층(17)을 사용함으로써, 브레이크다운을 일으키기 쉬운 P형영역(5)의 엣지부, 즉,측벽부의 대부분의 영역이 Fe-lnP 윈도우층(17)과 접하여, Pn접합을 형성하지 않기 때문에, p헝영역(5)으로부터 윈도우층(17)으로의 엣지브레이크다운을 일으키기 어렵다. 이것에 의해, 종래의 애벌란쉬포토다이오드에 있어서는 p형영역(5)의 엣지부분에 경사 Pn접합을 갖는 가드링영역을 설치하여, p형영역(5)의 측벽방향의 가드링효과, 즉 엣지브레이크다운 방지효과를 높이고 있었지만, 실시예5에 있어서는 이 가드링효과를 더 높일 수 있다. 이와 같이, 실시예5에 의하면, n+-ln P 기판(1)상에 n-lnP 버퍼층(2), n-InGAs 광흡수층(3), n-InGaAsP로 이루어지는 흘파일업저지층(25), n-lnP 증배층(11), Fe-lnP 윈도우층(17)을 순차 배치함과 동시에, 이 Fe-lnP 윈도우층(17)의 소정의 영역에, 윈도우층(17)과 증배층(11)과의 계면에 달하는 깊이에 P형불순물로서 Zn을 확산시킴으로써, 윈도우층(17)의 소정의 영역에서는 계단형 Pn접합을 형성하는 p형영역(5)을 설치함과 동시에, 이 P형영역(5)의 엣지부를 덮도록 경사형 Pn접합을 형성하는 가드링영역을 설치한다. 그러므로, p형영역(5)의 엣지부의 윈도우층(17)과 접하는 영역에서는 pn접합을 형성하지 않음과 동시에, 증배층(11)과 접한 위치, 또는 증배층(11)내에서는 P형영역(5)의 엣지부를 경사 Pn접합을 갖는 가드링영역으로 덮기 때문에, 엣지브레이크다운을 확실히 저지할 수가 있다. 또한, 윈도우층으로서 반절연성의 Fe-lnP 윈도우층(17)을 사용하도록 하였기 때문에, 상기 실시예1의 Pin 포토다이오드와 같이 p형전극(8)의 본딩패드영역에서의 본딩패드용량을 저감시킬 수 있다. 실시예 6. 제11도는 본 발명의 실시예6에 의한 애벌란쉬포토다이오드의 구조를 나타내는 단면도이다. 제10도에 있어서, 제17도와 동일부호는 동일 또는 해당하는 부분을 나타내고 있다. 실시예의 애벌란쉬포토다이오드는 상기 실시예5의 애벌란쉬포토다이오드에 있어서, 가드링영역(24)을 설치하지 않은 구조로 한 것이고, 이 구조는 상기 실시예5의 애벌란쉬포토다이오드의 제조방법에 있어서 가드링영역(24)을 형성하는 공정을 생략함으로써 형성된다. 종래의 기술에 있어서 설명했던 것처럼, 종래의 애벌란쉬포토다이오드에 있어서는, 엣지브레이크다운을 방지하기 위해서, 경사 pn접합을 이용한 가드링영역(24)을 Be등의 이온주입과 어닐링에 의해 형성할 필요가 있었다. 그러나, 이 가드링 영역(24)을 형성하는 공정의, 특히 어닐링온도는 InP계화합물반도체에 대하여 분해를 발생시키는 600∼800℃로 행해지는 등의 조건으로 행해지는 공정이기 때문에, 결정분해를 일으키지 않기 위한 연구든지, 결정분해의 발생에 따르는 암전류증가를 누르기 위한 연구가 필요하였다. 그렇지만, 이 실시예6에 있어서는 p헝영역(5)의 엣지부분의 대부분의 영역이 반절연성의 Fe-lnP 윈도우층(17)층에 형성되어 있기 때문에, 가드링영역(24)을 형성하지 않더라도 엣지브레이크다운 방지효과가 있고, 또한 가드링 영역(24)을 형성하는 공정을 생략할 수가 있다. 그러므로, 결정분해등이 발생하지 않고, 이 결정분해등에 동반하는 암전류가 증가하지 않고, 또한, 제조방법이 용이하게 된다. 더우기, 종래의 APD에서, 가드링영역은 p형영역의 엣지확를 덮도록 형성되어 있기 때문에, 이 가드링영역과 광증배층이 접하는 pn접합면적은 p형영역이 광증배층과 접하는 pn접합면적보다도 크다. 이 가드링영역을 제거함으로써, 가드링영역과 광증배층이 접하는 위치에 형성되는 pn접합용량을 제거할 수 있고, pn접합용량을 작게 할 수가 있다. 이와 같이, 실시예6에 의하면, n+-lnP 기판(1)상에 n-lnP 버퍼층(2), n--InGaAs 광흡수층(3), 3--InGaAsP로 이루어지는 홀파일업저지층(25), n-lnP 증배층(11), Fe-lnP윈도우층(17)을 순차 배치한다. 이 Fe-lnP 윈도우층(17)의 소정의 영역에. 윈도우층(17)과 증배층(11)과의 계면에 달하는 깊이에 p형불순물로서 Zn을 확산시킴으로써, n형의 반도체층과 접하는 영역에서는 계단형 pn접합을 형성하는 p형영역(5)을 설치한다. 그러므로, p형영역(5)의 엣지부와 윈도우층(17)이 접하는 영역에서 Pn접함을 형성하지않고, 암전류의 증가에 대한 결정분해를 발생시키는 고온에 의한 열처리공정이 필요한 가드링영역을 형성하지 않고, 용이하게 엣지브레이크다운을 확실히 저지할 수가 있어, 암전류를 증가시키지 않고, 엣지브레이크다운을 방지할 수 있는 고품질인 애벌란쉬포토다이오드를 제공할 수 있다. 실시예7. 제12도는 본 발명의 실시예7에 의한 애벌란쉬포토다이오드의 구조를 나타내는 단면도이다. 제12도에 있어서, 제10도와 동일부호는 동일 또는 해당하는 부분을 나타내고 있다. 참조부호(18)는 InP층과 InGaAsP 층으로 이루어지는 다층반사막으로, 상기 실시예2에 있어서 설명한 다층반사막과 같은 구조를 구비한 것이다. 이 애벌란쉬포토다이오드는 n-버퍼층(2)과 n--광흡수층(7)과의 사이에 다층반사막(17)을 설치하도록 한 것으로, 상기 실시예6의 애벌란쉬포토다이오드와 같은 제조방법에 의해 형성된다. 실시예6에서와 같은 에피택셜성장에 있어서, n-lnP버퍼층(2)을 형성후, n--광흡수층(3)을 형성하기 전에, 다층반사막(18)은 MOCVD에 의해 형성되고, 이것들의 층의 에피택셜성장은 연속해서 형성된다. 이 실시예7의 애벌란쉬포토다이오드에 있어서는, 윈도우층으르서 Fe-lnP 윈도우층(17)을 사용함으로써, 상기 실시예6와 같은 효과를 나타냄과 동시에, 해당 소자의 빛이 입사되는 측과 반대측의 위치에, 상기 광흡수층(3)과 평행히 다층반사막(18)을 설치함으로써, 광흡수층(3)에 의해 흡수되지 않고, 광흡수층을 투과하는 입사광을 해당 다층반사막(18)에 의해 반사시킨 후, 광흡수층(3)에 다시 입사시키고, 이것에 의해, APD의 감도를 향상시킬 수 있다. 이 결과, 광흡수층(3)층의 캐리어의 주행시간을 저감시키기 위해서 광흡수층(3)을 박막화시키더라도, 애벌란쉬포토다이오드의 감도를 저하시키지 않고 유지할 수가 있어, 고속인 감도에 우수한 애벌란쉬포토다이오드를 얻을 수 있다. 실시예 8. 제13도는 본 발명의 실시예8에 의한 애벌란쉬포토다이오드의 구조를 나타내는 단면도이다. 제13도에 있어서, 제10도와 동일부호는 동일 또7는 해당하는 부분을 나타내고 있다. 실시예8의 애벌란쉬포토다이오드는 p형영역(5)은 증배층(11)에 도달하지 않는 깊이를 갖고, 이 P형영역(5)과 증배층(11)과의 사이에 Fe-lnP층(17)을 배치한다는 점을 제외하고는 상기 실시예6에 있어서 나타낸 애벌란쉬포토다이오드와 기본적으로 동일하다. 실시예8의 APD는, 상기 실시예6와 같이, p형 도우펀트인 Zn의 확산시간을 조정함으로써 형성된다. 이 실시예8의 에벌란쉬포토다이오드에 있어서는, 실시예6에서와 같은 효과가 달성되고 P형영역(5)이 증배층(11)에 달하지 않는 길이로 있기 때문에, p형영역(5)의 엣지부가 저면과의 경계부분도 포함시켜서 반절연성의 Fe-lnP층(17)에 의해 도포되어, 상기 실시예6의 애벌란쉬포토다이오드보다도 p형영역(5)의 엣지부에서의 엣지브레이크다운방지효과를 높일 수 있다. 실시예 9. 제15(a)-15(c)도는 본 발명의 실시예9에 의한 애벌란쉬포토다이오드의 제조방법을 나타내는 단면공정도이다 제15(a)-15(c)도에 있어서, 제13도와 동일부호는 동일 또는 해당하는 부분을 나타내고 있다. 참조부호(47)은 반절연성인 언도우프 AllnAs층, 48은 p형불순물을 갖는 p-lnP 층으로, 실시예9에 있어서는 Zn을 불순물로서 사용하고, 불순물농도는 1 ×1017cm-3∼ 1 ×1020cm-3로 되어있다. 또한, 참조부호(48a)는 이 p-lnP층(48)에 헝성된 반절연성의 InP영역, 27은 불순물농도가 1 ×1019cm-3인 p-lnGaAs층, 29은 p형불순물에 대하여 상호 확산하기 쉬운 재료로 이루어지는 고상확산원이고, 실시예9에 있어서는 Zn에 대하여 상호 확산하기 쉬운 Fe를 포함하는 FeO등이 사용된다. 다음에 제조방법에 관해서 설명한다. 우선, n--In-P-기판(1)상에 n-InP버퍼층(2), n-InGaAs 광흡수층(3), n-InGaAsP로 이루어지는 홀파일업처리층(25), n-lnP 증배층(11), 반절연성인 언도우프 AllnAs층(47), Zn도우프에 의한 p-lnP 층(48). p-InGaAs층(27)을 MOCVD 법에 의해 연속적으로 에피택셜성장시킨다(제15(a)도). 다음에, p-InGaAs층(27)상의 소정의 영역상에 SiO2등의 확산마스크(21)를 형성하고, p-InGaAs층(27), 및 확산 마스크(21)상의 전체면에, Zn도우프에 의한 p-ln P층(48)의 Zn과 상호 확산하기 쉽고, InP에 대하여 확산된 경우에 반절연성을 형성한, 예컨데 Fe등의 불순물을 포함하는 FeO 등의 고상확산원(22)을 형성한 후, 어닐링을 한다(제15(b)도). 이 어닐링에 의해, 고상확산원(29)의 Fe와 p-ln P층(48)의 Zn가 상호 확산된다. 이 상호확산에 의해, p-lnP 층(48)의 상기 확산마스크(21)의 하부의 영역을 제외한 영역에 Fe가 도입되고, Zn를 도우프하여 이루어지는 반절연성 InP영역(48a)이 P-lnP층(26)중에 형성된다. 또, 언도우프 AllnAs 층(47)은 불순물을 포함하고 있지 않기 때문에, Zn확산은 일어나지 않는다. 계속해서, 확산마스크(27)및 고상확산원(29)을 플루오르화수소산계의 에칭액을 사용관 에칭에 의해 제거한 후, p-InGaAs층(27)을 링형상으로 되도록 패터닝하여 p-InGaAs 콘택층(6)을 설치하고, 상기 실시예6와 같이, SiN반사방지막(7), 절연막(9), n측전극(8), p측전극(10)을 형성하여, 제15(c)도에 나타내는 것 같은 애벌란쉬포토다이오드를 얻는다. 다음에 동작에 관해서 설명한다. 실시예9의 애벌란쉬포토다이오드에, n측전극(8), p측전극(10)으로 역바이어스 전류를 울리면, p-ln P층(26)의 반절연성 InP영역(48a)이외의 영역에서, 광흡수층(3)쪽으로 공핍층이 형성된다. 이 공핍층내의 광흡수층(3)에 빛이 입사되면, 광흡수층(3)으로 캐리어가 여과됨과 동시에, 캐리어가 애벌란쉬효과에 의해서 증배되어, 빛의 입사량에 대응한 광전류가 호른다. 실시예9의 애벌란쉬포토다이오드에 있어서는, 수광영역이 되는 P형영역, 즉 p-l7P 층(48)의 반절연성 InP영역(48a)이외의 영역이 반절연성의 InP영역(48a)과 언도우프 AllnAs 층(47)에 의해 둘러싸인 구조로 되어있기 때문에, 상기 실시예8의 애벌란쉬포토다이오드와 같은 효과가 얻어진다. 또한, 실시예9에 있어서는, 막두께제어성이 좋은 MOCVD 법등의 에피택셜성장에 의해 언도우프 AllnIAs층 (47)의 두께를 제어함으로써, 제13도에 나타내는 APD의 P형영역(5)과 광증배층(11)과의 거리5에 대응하는 p-lnp 층(48)과 광증배층(11)과의 거리를 제어할 수 있고, 실질적으로 증배층으로서 기능하는 폭W2, 즉 p형영역인 p-lrP층(48)과 광흡수층(3)과의 거리 또는p-lnP층(48)과 홀파일업저지용 n-InGaAs층(25)과 거리를 제어할 수 있다. 이와 같이 실시예9에 의하면, n+-lnP 기판(1)상에 n-lnP 버퍼층(2), n-InGaAs광흡수층(3), 홀파일업저지층 (25), n-lnP 증배층(11), 반절연성인 언도우프 AlInAs층(47), Zn 도우프에의한 p-lnP층(48), p-InGaAs층(27)을 연속적으로 에피택셜성장시키고, p-InGaAs층(27)상의 소정의 영역을 제외한 영역에 Fe를 확산시켜서 반절연성 InP영역(48a)을 형성하였기 때문에, p형영역으로 되는 p-lnP층(48)의 반절연성 InP 영역(48a)이외의 영역을 반절연성 InP영역(48a)과 반절연성인 언도우프 AllnAs층(47)으로 덮은 애벌란쉬포토다이오드를 얻을 수 있어, 상기 실시예8와 같은 효과를 나타낸다. 또한, 언도우프 AlnhAs층(47)을 막두께제어성이 좋은 MOCVD 법등의 에피택셜성장에 의해 형성할 수 있고,실질적으로 증배층으로서 기능하는 폭을 제어할 수 있는 고품질인 애벌란쉬 포토다이오드가 얻어진다 또한, 상기 실시예9에 있어서는, p-lnP 층(48)의 아래에 배치되는 층으로서, 언도우프 AllnAs층(47)을 사용함으로써, 고정확산원(28)의 Fe와 p-lnP층(48)의 Zn을 상호 확산시킬때에, 확산마스크(21)의 하부영역의 P-lnP층(40)으로부터 p-lnP층(48)의 아래에 배치된 층을 향해서 Zn이 확산하지 않도록 한 경우에 관해서 설명하였지만, 본 발명에 있어서는, 언도우프 AllnAs층(47)의 대신에, p-lnP층(48)의 불순물과 상호 확산하기 어려운 불순물을 포함하는 반절연성의 InP층, 또는 p-lnP 층(48)의 불순물과 상호 확산하기 어려운 불순물을 포함하는 InP과 격자정합하는 층을 사용해도 좋다. 이러한 경우에 있어서도, 상기 실시예9와 같은 효과를 나타낸다. 또한, 상기 실시예9에 있어서는, 고상확산원(28)의 Fe와 p-lnP층(48)의 Zn을 상호 확산시킴으로써 반절연성 InP 영역을 형성하도록 하였지만, 본 발명에 있어서는 고상확산원(22)의 Fe를 광증배층(11)에 달하는 깊이까지 확산시켜도 좋다. 이러한 경우에 있어서도 상기 실시예9와 같은 효과를 나타낸다. 또한, 증배층(11)의 Fe가 도우프된 영역이 반절연성이 되기 때문에, 엣지브레이크다운 방지효과를 더 높이고, 또한 본딩패드용량을 더 저감할 수 있다. 또한, 상기 실시예9에 있어서는, 광증배층(11)과 p-lnP 층(48)과의 사이에 언도우프 AllnAs(47)을 설치하도록 하였지만, 본 발명은 이 언도우프 AllnAs층(47)을 설치하지 않은 경우에 있어서도 적용할 수 있다. 이러한 경우에 있어서는, 확산마스크(21)의 하부영역의 P-lnP 층(48)으로부터 Zn이 광증배층(11)으로 상호 확산하기 때문에, 상기 실시예6와 같은 구조의 애벌란쉬포토다이오드를 형성할 수가 있다. 실시예 10. 제16도는 본 발명의 제16의 실시예에 의한 애벌란쉬 포토다이오드의 구조를 나타내는 단면도이다. 제16도에 있어서, 제10도와 동일부호는 동일 또는 해당하는 부분을 나타내고 있다. 또한, 제18(a)-18(b)도는 븐 발명의 실시예9에 의한 애벌란쉬 포토다이오드의 제조방법을 나타내는 단면공정도이고, 도면에 있어서, 제10도와 동일부호는 동일 또는 해당하는 부분을 나타내고 있고, 21는 SiN 막등의 절연막으로 이루어지는 확산마스크, 31는 SiN 막등의 절연막으로 이루어지는 에칭마스크. 32는 고상확산원. 6a는 n--InGaAs층, 6b는 p-InGaAs 영역이다. 실시예16의 애벌란쉬 포토다이오드는 상기 실시예6에 나타낸 애벌란쉬 포토다이오드에 있어서, 증배층(11)을 메사구조로 성형하고, p형영역(5)의 직하에만 형성함과 동시에, p형영역(5)의 엣지부분을 완전히 반절연성인 Fe-ln P영역(17)층에 위치하도록 한 것이다. 다음에 제조방법에 관해서 설명한다. 우선, n-lnP 기판(1)상에 n-lnP버퍼층(2), n-InGaAs광흡수층(3), 홀파일업저지층(25), n-lnP 증배층(11)을 순차 형성한다(제18도(a)). 계속해서, 에칭마스크(31)를 수광영역이 형성되는 영역상에 형성하여, 이것을 마스크로서 증배층(11)만을 선택적으로 메사구조로 되도록 Br계의 에칭액을 사용하여 에칭한다(제18(b)도) 이 때, 에칭깊이는 시간에 의해 제어한다 다음에 에칭마스크(31)를 제거한후, 반절연성인 Fe-lnP 원도우층(17)을 흘파일업저지용 n-InGaAsP 층(25)상, 및 증배층(11)상에, MOCVD법등을 사용하여 상기 메사형상의 증배층(11)의 전체를 완전히 매립하도록 성장시키고, n-InGaAs 층(7)을 해당 n-InGaAs층(6)상에 성장시킨다. n-InGaAs 층(6)의 상기 메사형상의 증배층(11)의 상부의 영역에, 해당 메사형상의 평면형상보다도 크기가 큰 개구부를 구비한 확산마스크(21)를 형성 한다. 해당 에칭마스크(31)상, 및 상기 개구구상에 Zn0/Sio2막등의 확산원(22)을 형성한 후에 어닐을 하고. Zn 확산을 하여 P형영역(5)을 형성한다. 이 p형영역(5)은 증배층(11)의 상부에 달하는 깊이가 되도록 한다. 여기서, 상기 확산마스크(21)의 개구부의 개구경은 Zn확산에 의해 형성되는 P형영역(5)의 엣지부가 Fe-lnP층(17)에만 접하고, 증배층(11)과 접하는 것이 없도록 조정된다. 그 후, 상기 실시예6와 같이, p형콘택층(6), 반사방지막(7), 절연막(9), n측전극, 및 P측전극을 형성한다(제18(d)도). 통상, APD에 있어서, p형영역의 깊이는 그 소자에 요구되는 소자의 특성에 응해서 변경되지만. 상기 실시예6-9에 있어서는 증배층(11)이 균일한 두께이기 때문에, p형영역(5)이 광증배층(11)에 달하는 구조를 얻고자 하는 경우, p형영역(5)의 엣지부분의 일부가 항상 광증배층(11)내에 배치된다. 그러므로, 광증배층(11)내의 엣지부에서 엣지브레이크다운이 발행하기 쉽다. 그렇지만, 실시예10의 애벌란쉬 포토다이오드에 있어서는, 증배층(11)을 P형영역(5)이 형성되는 영역의 직하에만 형성하고, p형영역(5)은 p형영역(5)의 저부가 증배층(11)의 상부에 달하도록 형성되며, P형영역(5)의 엣지부분는 반절연 InP영역(17)층에 배치된다. 그러므로, p형영역(7)의 저부가 증배층(11)의 상부에 달하는 구조에 있어서도, 엣지브레이크다운을 방지할 수가 있다 이와 같이, 실시예10에 있어서는, 상기 실시예6에 나타댄 애벌란쉬 포토다이오드에 있어서, 증배층(11)을 메사구조로 성형하여 p형영역(5)이 형성되는 영역의 직하에 배치함과 동시에, p형영역(5)의 엣지부를 완전히 반절연성인 Fe-lnP영역(17)층에 위치하도록 하였기 때문에, 상기 실시예6와 같은 효과를 나타낸다. P형영역(5)의 엣지부가 찬전히 Fe-lnP영역(17)충에 배치되고, 엣지부에서의 Pn접합이 설치되지 않기 때문에, 엣지브레이크다운을 확실히 방지할 수가 있다. 또, 상기 실시예 6내지 10에 있어서는. p형영역(5)과 p측전극(7)과의 사이에 콘택층(6)을 설치하도록 하였지만, 본 발명에 있어서는, p형영역(5)과 P측전극(5)이 충분히 오믹 콘택을 하면, 콘택층을 설치하지 않아도 좋다. 이러한 경우에 상기 실시예1내지 5와 같은 효과를 나타낸다 또한, 상기 실시예1내지8, 및 10에 있어서는, 윈도우층으로서 Fe-lnP 윈도우층을 사용하도록 하였지만, 본 발명에 있어서는 Fe-lnP윈도우층의 대신해서, InP계재료와 격자정합을 할 수 있는 그 밖의 반절연성의 반도체층으로 이루어져 있는 윈도우층을 사용해도 종다. 이러한 경우에 있어서도 상기 각 실시예와 같은 효과를 나타낸다. 실시예 11. 제17도는 본 발명의 실시예11에 의한 반도체레이저의 구조를 나타내는 단면도이다. 제17도에 있어서, 51는 n형불순물로서 S, Si 등을 5 ×1018cm-3포함하는 n--lnP기판, 52은 n형불순물을 1 ×1018cm-3포함하는 n-lnP 하부클래드층, 56은 언도우프 InGaAlsp 활성층, 55은 p형불순물을 1 ×1018cm-3포함하는 제1의 p-lnP 상부클래드층, 67은 Fe를 1 ×1015∼1 ×1018cm-3포함하는 반절연성의 Fe-lnP층. 65은 Zn 확산에 의해 형성된 P형 불순물농도가 1 ×1017∼1 ×1020cm-3인 P형영역, 57은 SiN 등의 절연막, 55은 p측전극, 50은 n측전극이다. 또한, 66은 P형영역(65)내에서는 Zn 확산에 의해 P형으로 되어있는 n-InGaAs 콘택층이다. 또한, 제19(a)-19(b)도는 실시예11의 반도체레이저의 제조방법을 나타내는 도면이다. 제19(a)-19(d)도에 있어서, 제17도와 동일 부호는 동일 또는 해당하는 부분을 나타내고 있다. 참조부호(61)는 SiO2등의 절연만으로 이루어지는 확산마스크, 62는 Zn등의 p형불순물을 포함하는 고상확산 원, 63은 스트라이프형상의 에칭마스크이다. 다음에 제조방법에 관해서 설명한다. 우선, n-lnP 기판(5l)상에 n-lnP 하부클래드층(52), InGaAlP 활성층(56), p-lnP 상부클래드층(55)을 순차 MOCVD 법등을 사용한 에피택셜결정성장에 의해 성장시킨다(제19(a)도) 계속해서, 스트라이프형상의 SiO2등의 절연막으로 이루어지는 에칭마스크(63)를 형성하고, 이것을 마스크로서 하부클래드층(52)에 달하는 깊이까지 상기 에피택셜결정성장에 의해 얻어진 반도체층을 에칭하여 메사스트라이프 형상부를 형성한다(제19(b)도). 이 에칭의 에칭액으로서는 Br계의 에칭액등을 사용한다. 다음에, 상기 에칭마스크(63)를 제거한후, 상기 메사구조 전체를 완전히 매립하도록, Fe-lnP층(67)을 M0CVD 법등을 사용하여 성장시키고, Fe-lnP층(67)상에 연속하여 콘택층(66)을 형성한다. 그 후, 콘택층(66)상에 메사구조의 상부에 개구부를 갖는 SiO2막등의 확산마스크(61)와, Zno/SiO2막등의 고상확산원(52)을 형성하고, 어닐을 하여, Za을 상기 메사구조 상부의 상부클래드층(55)에 달하는 깊이가시 확산 시켜서 P형영역(55)을 형성한다(제19(c)도). 상기 고상확산원(72)과 확산마스크(61)를 플루오르화수소산계의 에칭액등을 사용한 에칭에 의해 제거한후,메사구조 상부에 개구부를 갖는 SiN 등의 절연막(57)을 콘택층(66)상에 형성하고, 더우기 절연막(57)의 개구부내, 및 그 근방에 p측전극(58)을 형성하며, 기판(51)의 이면측에 n측전극(10)을 형성한다(제19(d)도). 다음에 동작에 관해서 설명한다. p측전극(58)이 플러스, n측전극(50)이 마이너스가 되도록 전류를 흘리면, 각각의 전극으로부터 주입된 캐리어가 메사구조내의 활성층(55)에 도달하고, 여기서, 캐리어의 발광재결합이 발생하고, 빛이 활성층(56)을 따라 도파되며, 이 부이 레이저광으로서 출사된다. 여기서, n측전극(58), p측전극(50)으로부터 주입된 캐리어는 메사구조이외의 영역에서, 반절연성의 Fe-lnP층(67)이 형성되어 있기 때문에 흐르지 않는다. 종래의 반도체레이저에 있어서는, 전류를 협착하기위한 구조로서, 메사구조를 형성함과 동시에, 이 메사구조를 p-lnP 전류블럭층(53), n-ln P 전류블럭층(54)에 의해 매립하고, 더우기 메사구조및 n-lnP 전류블럭층(54)상에 제2의 p-lnP상부클래드층(55b)을 배치하기 때문에, 메사구조를 형성하는 공정, 메사구조를 매립하는 공정, 및 제2의 p-lnP클래드층(55b)을 형성하는 공정의 3공정에서 에피택셜성장공정이 필요하고, 제조공성이 대단히 복잡화하다고 하는 문제가 있었다. 그러나, 실시예11의 반도체레이저에 있어서는, 에피택셜결정성장공정을, 메사구조를 형성하는 공정과 메사구조를 매립하는 공정과의 2공정만으로 할수 있기 때문에, 반도체레이저의 제조공정을 용이하게 할 수가 있다. 이와 같이 실시예11에 있어서는. 메사구조를 형성함과 동시에, 이 메사구조를 완전히 덮도록 반절연성의 Fe-lnP층(67)을 형성하고, 상기 메사구조의 상부에만 Zn확산에 의해 메사구조의 상부클래드층(75)에 달하는 깊이의 P형영역(65)을 설치하며, 해당 P형영역의 상부에 p측전극(58)을 설치하고, 메사스트라이프구조에는 이 p형영역(65)을 개재하여 전류를 흘린다. 그러므로, 에피택셜성장공정을 메사구조를 형성하는 공정과 메사구조를 매립하는 공정과의 2공정만으로 할수 있기 때문에, 반도체레이저의 제조공정을 용이하게 할 수가 있다. 또, 실시예11에 있어서는, 메사구조를 구비한 반도체레이저에 관해서 적용한 경우에 관해서 설명하였지만, 본 발명은, 예컨데, 매립된 리지구조의 반도체레이저와 같은 소정의 깊이의 메사구조를 갖은 더블헤테로구조 를 전류블럭층에 의해 매립되는 전류협착구조를 구비한 반도체레이저에 관해서도 적용할 수 있다. 이러한 경우에 있어서도 상기 실시예11와 같은 효과를 나타낸다. 또한, 실시예11에 있어서는, 메사구조를 매립하는 층으로서 Fe-lnP 층을 사용하도록 하였지만, 본 발명에 있어서는 Fe의 대신해서, 그 밖의 불순물을 도우프하여 이루어지는 반절연성의 InP층을 사용해도 좋다. 이러한 경우에 있어서도 상기 실시예11와 같은 효과를 나타낸다. 또한, 실시예11에 있어서는. 메사구조를 매립하는 층으로서 Fe-lnP 층을 사용하도록 하였지만, 본 발명에 있어서는 Fe-lnP 층의 대신해서, InP계재료와 격자정합하는 그 밖의 반절연성반도체로 이루어지는 층을 사용해도 좋다. 이러한 경우에 있어서도 상기 실시예11와 같은 효과를 나타낸다. 또한, 실시예1∼11에 있어서는, 기판으로서, n형의 InP기판을 사용한 pin PD, APD, LD 등의 반도체소자에 관해서 설명하였지만, 본 발명은 기판으로서 P형의 InP기판을 사용한 경우에 있어서도 이용할 수 있다. 이러한 경우에 있어서도, 상기 각 실시예와 같은 효과를 나타낸다. 또한, 실시예1∼11에 있어서는, InP계의 재료를 사용한 pin PD, APD, LD등의 반도체소자에 관해서 설명하였지만, 본 발명은 InP 계이외의 재료를 사용한 경우에 있어서도 적용할 수 있다. 이러한 경우에 있어서도 상기 각 실시예와 같은 효과를 나타낸다. 또한, 실시예1∼11에 있어서는, 반도체소자로서 pin PD, APD, 및 LD를 사용하였지만, 본 발명은, 그 밖의 전계효과형트랜지스터등의 반도체소자에 있어서도 적용할 수 있다. 이러한, 경우에 있어서도 상기 실시예와 같은 효과를 나타낸다.

Claims (20)

  1. 정면 및 이면을 갖고, 또한 에너지밴드갭을 갖는 제1도전형반도체기판의 반도체기판과, 기판의 정면상에 배치된 1층이상의 반도체 층으로 이루어지는 반도체적층구조와, 해당 반도체적층구조상에 배치된 반절연성반도체층과, 해당 반절연성반도체층의 표면의 소정의 영역에 배치된, 소정의 깊이를 갖는 제2도전형 반도체영역과,상기 기판의 이면에 해당 기판과 오믹성의 콘택을 갖도록 설치된 제1전극과, 상기 반절연성반도체층상에 상기 제7도전형반도체영역과 오믹성의 콘택을 갖도록 설치된 제2전극을 구비한 것을 특징으로 하는 반도체소자.
  2. 제 1 항에 있어서, 상기 반도체적층구조는 상기 기판에 대하여 밴드갭에너지가 작은 제1도전형의 광흡수층으로 이루어지고, 상기 반절연성반도체층은 상기 광흡수층에 대하여 밴드갭에너지가 반도체재료로 이루어지는 상기 제2도전형반도체영역은 상기 광흡수층에 달하는 깊이를 갖고 있는 것을 특징으로 하는 반도체소자.
  3. 제 1 항에 있어서, 상기 반도체적층구조는 상기 기판에 대하여 밴드갭에너지가 작은 제1도전형의 광흡수층과, 해당 광흡수층상에 배치된 해당 광흡수층에 대하여 밴드갭에너지가 큰 제1도전형의 증배층으로 이루어지고, 상기 반절연성반도체층은 상기광흡수층에 대하여 밴드갭에너지가 큰반도체재료로 이루어지며, 상기 제 2도전형반도체영역은 상기 광흡수층에 달하지 않는 깊이를 갖고, 제2도전형반도체영역과 제1도전형반도체영역과의 계면에서 계판형 pn접합을 형성하는 것을 특징으로 하는 반도체소자.
  4. 제 2 항에 있어서, 상기 광흡수층과 기판과의 사이에, 해당 반도체소자에 입사되는 빛의 파장의 1/4의 두께의 굴절율이 다른 2종류의 제1도전형반도체층을 교대로 복수층이 되도록 적층시켜서 형성된, 상기 광흡수층 보다도 밴드갭에너지가 큰 브래그반사막을 구비하고 있는 것을 특징으로 하는 반도체소자.
  5. 제 3 항에 있어서, 상기 제2도전형반도체영역은 상기 증배층에 달하지 않는 깊이를 갖고 있는 것을 특징으로 하는 반도체소자이다.
  6. 제 3 항에 있어서, 상기 제2도전형반도체영역은 상기 증배층에 달하는 깊이를 갖고 있고, 상기 반절연성반도체층의 표면의 상기 제2도전형반도체영역의 외주을 따른 영역에는 상기 제2도전형반도체영역의 엣지부를 덮도록 설치되고, 제1도전형의 반도체층과의 계면에서는 경사형 pn접합을 형성하고는 제2도전형가드링영역을 구비한 것을 특징으로 하는 반도체소자.
  7. 제3항에 있어서, 상기 제1도전형증배층은 그 평면의 크기가 상기 제2도전형반도체영역의 광면의 크기보다도 작고, 상기 반절연성반도체층은 상기 증배층과 상기 광흡수층을 덮도록 해당 증배층과 광흡수층과의 상부에 배치되어 있고, 상기 제2도전형반도체영역은 상기 증배층이 배치되어 있는 영역상에, 그 저면이 상기 증배층과 접하고있음과 동시에, 그 엣지부가 상기 증배층과 접하지 않도록 배치되어 있는 것을 특징으로 하는 반도체 소자.
  8. 제 2 항에 있어서, 상기 반도체기판은 n형의 InP으로 이루어지고, 상기 광흡수층은 n형의 InGaAs로 이루어지고, 상기 반절연성반도체층은 Fe 도우프 InP로 이루어지고, 상기 제2도전형반도체영역은 상기 반절연성반도체층의 표면에서 P형 붙순물을 도입함으로써 형성된 P형영역인 것을 특징으로 하는 반도체소자
  9. 제 3 항에 있어서, 상기 계단형 Pn 접합을 형성하는 p형영역은 Zn을 상기 반절연성반도체층의 표면에서 고상확산에 의해 도입함으로써 형성되는 것을 특징으로 하는 반도체소자.
  10. 반절연성반도체기판상의 소정의 영역상에 형성되였고, 해당 기판에 대하여 밴드갭에너지가 작은 제1도전형재료로 이루어지는 광흡수층과, 해당 광흡수층상및 해당 반도체기판상에 배치되었고, 상기 광흡수층보다도 밴드갭에너지가 큰 반절연성반도체층과, 상기 광흡수층이 배치되어 있는 영역상의 상기 반절연성반도체층의 소정의 영역에 설치되고, 상기 광흡수층에 달하는 깊이의 제2도전형반도체영역과, 상기 광흡수층이 배치되어 있는 영역상의 상기 반절연성반도체층상에 놓을 수 있는 상기 제2도전형반도체영역이 형성된 영역이외의 소정의 영역에 설치되었고, 상기 광흡수층에 달하는 깊이의 제1도전형반도체영역과, 상기 반절연성반도체층의 표면에 상기 제1도전형반도체영역과 오믹성의 콘택을 갖도록 설치된 제1전극과, 상기 반절연성반도체층의 표면에 상기 제7도전형반도체영역과 오믹성의 콘택을 갖도록 설치되었고, 상기 광흡수층이 배치되어 있지 않은 영역상에 본딩패드영역을 갖는 제2전극을 구비한 것을 특징으로 하는 반도체소자.
  11. 정면 및 이면을 가진 제1도전형반도체기판과. 상기 기판의 정면상에 순차 배치되는 제1도전형의 반도체 재료로 이루어지는 하부클래드층과, 활성층과, 제2도전형의 반도체재료로 상부클래드층으로 구성되고, 상기 상부클래드층의 표면에서 소정의 깊이위치까지의 폭이, 상기 기판의 폭보다도 좁게 되어 있는 더블 헤테로구조와, 상기 더블헤테로구조상에, 상기 메사구조를 매립하도록 배치된 반절연성반도체층과, 해당 반절연성반도체층의 상기 메사구조부의 상부의 영역에, 상기 상부클래드층에 달하는 깊이가 되도록 설치된 제 2도전형반도체영역과 상기 기판의 이면에 해당 기판과 오믹성의 콘택을 갖도록 설치된 제1전극와, 상기 반절연성반도체층상에 상기 제2도전형반도체영역과 오믹성의 콘택을 갖도록 설치된 제2전극을 구비한 것을 특징으로 하는 반도체소자.
  12. 정면 및 이면을 가진 제1도전형반도체기판을 준비하는 공정과, 기판의 정면상에, 1층이상의 반도체층으로 이루어지는 반도체적층구조와, 반절연반도체층을 에피택셜 성장시키는공정과, 해당 반절연성반도체층의 표면의 소정영역에서 제2도전형불순물을 도입시킴으로써 제2도전형반도체영역을 형성하는 공정과, 상기 기판의 이면에 해당 기판과 오믹성의 콘택을 하도록 제1전극을 형성하는 공정과, 상기 반절연성반도체층의 정면에, 상기 제2도전형반도체영역과 오믹성의 콘택을 하도록 제2전극을 형성하는 공정을 구비한 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제 12 항에 있어서, 상기 반절연성반도체층의 불순물과 상기 제2도전형불순물이 상호 확산하기 쉬운 조합인 것을 특징으로 하는 반도체소자의 제조방법.
  14. 정면 및 이면을 가진 제1도전형반도체기판을 준비하는 공정과, 상기 기판의 정면상에, 해당 기판에 대하여 밴드갭에너지가 작은 제1도전형의 반도체재료로 이루어지는 광흡수층과, 해당 광흡수층에 대하여 밴드갭에너지가 큰 제1도전형의 반도체재료로 이루어지는 증배층을 에피택셜성장시키는 공정과, 소정폭의 영역이 남아있는 증배층을 에칭에 의해 제거하는 공정과, 상기 광흡수층과 증배층상에 정면을 반절연성반도체층을 에피택셜결정성장시키는 공정과, 해당 반절연성반도체층의 표면의 상기 소정폭의 증배층의 상부의 영역을 포함하고, 그 평면에 있어서의 크기가 해당 증배층의 평면에 있어서의 크기보다도 큰 영역에, 제2도전형 불순물을 상기 증배층에 달하는 깊이까지 도입하여 엣지부가 상기 증배층에 접하지 않은 제2도전형반도체영역을 형성하는 공정과, 상기 반도체기판의 이면에 해당 기판과 오믹성의 콘택을 하도록 제1전극을 형성하는 공정과, 상기 반절연성반도체층의 표면에, 상기 제2도전형반도체영역과 오믹성의 콘택을 하도록 제2전극을 형성하는 공정을 구비한 것을 특징으로하는 반도체소자의 제조방법.
  15. 정면을 가진 반절연성반도체기판을 준비하는 공정과, 해당 기판보다도 밴드갭에너지가 작은 제1도전형의 반도체재료로 이루어지는 광흡수층을 에피택셜성장시키는 공정과, 소정폭의 영역이 남아 있는 광흡수층을 에칭에 의해 제거하는 공정과, 해당 광흡수층및 상기 기판상에 반절연성반도체층의 징면을 에피택셜성장시키 는 공정과, 해당 반절연성반도체층의 정면의 상기 광흡수층상의 소정의 영역에, 제2도전형불순물을 도입하여, 상기 광흡수층에 달하는 깊이의 제2도전형반도체영역을 형성하는 공정과, 상기 반절연성반도체층의 표면의 상기 광흡수층상의 상기 제2도전형 영역이의의 영역에, 제1도전형불순물을 도입하여, 상기 황흡수층에 달하는 깊이의 제1도전형반도체영역을 형성하는 공정과, 상기 반절연성반도체층의 표면에, 상기 제1도전형반도체영역과 오믹성의 콘택을 하도록 제1전극을 형성하는 공정과, 상기 반절연성반도체층의 표면에, 상기 제2도전형반도체영역과 오믹성의 콘택을 하도록 상기 광흡수층이 형성되어 있지 않은 영역상에 본딩패드영역을 구비한 제2전극을 형성하는 공정을 구비한 것을 특징으로 하는 반도체소자의 제조방법.
  16. 상기 반절연성반도체기판은 Fe 도우프 InP으로 이루어지고, 상기 광흡수층은 n형 InGaAs로 이루어지고, 상기 반절연성반도체층은 Fe도우프 InP으로 이루어지고, 상기 제2도전형 불순물을 도입하는 공정은 상기 반절연성반도체층의 표면에, Zn을 포함하는 화합물로 이루어지는 고상확산원을 접촉시켜. 얼처리를 하는 것에 의해, Zn을 고상확산시켜서 행해지는 것이고, 상기 제1도전형불순물을 도입하는 공정은 상기 반절연성반도체층의 표면에서 n형 불순물을 도입함으로써 행해지는 것을 특징으로 하는 반도체소자의 제조방법.
  17. 정면 및 이면을 가진 제1도전형반도체기판을 준비하는 공정과, 해당 기판에 대하여 밴드갭에너지가 작은 제1도전형의 반도체재료로 이루어지는 광흡수층과, 해당 광흡수층에 대하여 밴드갭에너지가 큰 제1도전형의 반도체재료로 이루어지는 증배층과, 상기 광흡수층에 대하여 밴드갭에너지가 큰 제2도전형의 반도체층을 순차 에피택셜성장시키는 공정과. 상기 제2도전형반도체층상의 소정의 영역을 제외한 영역상에, 상기 제2도전형반도체층을 반절연성으로 하는 불순물을 포함하는 화합물로 이루어지는 확산원을 설치하고, 이것을 열처리하여, 상기 불순물을 상기 제2도전형반도체층의 제2도전형불순물과 서로 확산시킴으로써, 상기 제2도전형반도체층의 상기 소정의 영역을 제외한 영역을 반절연화하는 공정과, 상기 확산원을 제거하는 공정과, 상기 반도체기판의 이면에, 해당 기판과 오믹성의 콘택을 하도록 제1전극을 형성하는 공정과, 상기 제2도전형반도체층의 표면에, 해당 제2도전형반도체층의 상기 반절연화된 영역이외의 영역과 오믹성의 콘택을 하도록 제2전극을 형성하는 공정을 구비한 것을 특징으로 하는 반도체소자의 제조방법.
  18. 제 17 항에 있어서, 상기 증배층과 제2도전형반도체층과의 사이에, 해당 제2도전형반도체층에 포함되어 있는 제2도전형불순물이 상호 확산하기 어려운 반절연성반도체층을 에피택셜성장시키는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  19. 제 18 항에 있어서, 상기 기판은 n형 InP로 이루어지고, 상기 광흡수층은 n형 InGaAs로 이루어지고, 상기 반절연성반도체층은 언도우프 AllnAs로 이루어지고. 상기 제2도전형반도체층은 Zn을 불순물로서 포함하는 InP으로 이루어지고, 상기 확산원은 불순물로서 Fe를 포함하고, 상기 제2도전형반도체층을 반절연화하는 공정 은 일처리에 의해 상기 확산원의 Fe와 제2도전형반도체층의 Zn을 상호 확산시킴으로써 행해지는 것을 특징으로 하는 반도체소자의 제조방법
  20. 제1도전형반도체기판을 준비하는 공정과, 기판의 정면상에 제1도전형하부클래드층과, 활성층과, 제2도전형상부클래드층을 순차 에피택셜성장시켜서 더블혜테로구조를 형성하는 공정과, 상기 상부클래드층의 표면에서 상부클래드층의 소정의 깊이위치까지의 소정폭을 갖는 절연막을 형성하고, 이 절연막을 마스크로서 사용하 여 상기 더블헤테로구조를 에칭하여 메사구조부를 형성하는 공정과, 상기 절연막마스크를 제거한후, 상기 메사구조부를 덮도록 반절연성반도체층을 상기 더블헤데로구조상에 형성하는 공정과, 상기 반절연성반도체층의 상기 메사구조부상의 영역에, 상기 매사구조부의 상기 상부클래드층에 달하는 깊이까지 불순물을 도입하여, 제2도전형반도체영역을 형성하는 공정과, 상기 기판의 이면에 해당 기판과 오믹성의 콘택을 갖도록 제1전극을 형성하는 공정과, 상기 반절연성반도체층상에 상기 제2도전형반도체영역과 오믹성의 콘택을 갖도록 제2전극을 형성하는 공정을 구비한 것을 특징으로 하는 반도체소자의 제조방법.
    ※참고산항 . 최초출원 내용에 의하여 공개하는 것임
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