JP2008010776A - 半導体受光素子、それを備えた光電変換回路およびそれらの製造方法 - Google Patents
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Abstract
【解決手段】 半導体受光素子(100)は、半導体基板(1)と、半導体基板上に設けられ半導体基板と格子整合し第1導電性の不純物を含有し第1のバンドギャップエネルギを有する第1半導体層(2)と、第1半導体層上に設けられ第1のバンドギャップエネルギを有し第1半導体層よりも低濃度の第1導電性の不純物を含有しまたは実質的にアンドープの第2半導体層(3)と、第2半導体層上に設けられ第1導電性と異なる第2導電性の不純物を含有し第1のバンドギャップエネルギを有する第3半導体層(10)と、第3半導体層上に設けられ第1のバンドギャップよりも大きい第2のバンドギャップを有し層厚が5nm以上50nm以下であり光入射側となる第4半導体層(8)とを備える。
【選択図】 図1
Description
続いて、半導体受光素子100の製造方法について説明する。図5は、半導体受光素子100の第1の製造方法について説明するためのフロー図である。まず、図5(a)に示すように、半導体基板1上に、n型半導体層2、第1i型半導体層3、p型半導体層10および第2i型半導体層8をエピタキシャル成長させる。次に、図5(b)に示すように、第2i型半導体層8の周縁部に対して選択エッチング処理を施す。それにより、円柱台状の第2i型半導体層8が形成される。
図6は、半導体受光素子100の第2の製造方法について説明するためのフロー図である。まず、図6(a)に示すように、半導体基板1上に、n型半導体層2、第1i型半導体層3およびp型半導体層10をエピタキシャル成長させる。次に、図6(b)に示すように、p型半導体層10および第1i型半導体層3の周縁部に対して選択エッチング処理を施す。それにより、第1メサが形成される。
図7は、半導体受光素子100の第3の製造方法について説明するためのフロー図である。まず、図7(a)に示すように、半導体基板1上に、n型半導体層2、第1i型半導体層3およびp型半導体層10をエピタキシャル成長させる。次に、図7(b)に示すように、p型半導体層10および第1i型半導体層3の周縁部に対して選択エッチング処理を施す。それにより、第1メサが形成される。
続いて、半導体受光素子100aの製造方法について説明する。図9は、半導体受光素子100aの製造方法について説明するためのフロー図である。まず、図9(a)に示すように、半導体基板1上に、n型半導体層2、第1i型半導体層3、p型半導体層10、第2p型半導体層8aおよびInGaAsカバー層9をエピタキシャル成長させる。次に、図9(b)に示すように、第2p型半導体層8aおよびInGaAsカバー層9の周縁部に対して選択エッチング処理を施す。
続いて、光電変換回路200の製造方法について説明する。図13は、光電変換回路200の製造方法について説明するためのフロー図である。まず、図13(a)に示すように、半導体基板1上に、n型半導体層2、第1i型半導体層3、p型半導体層10、第2i型半導体層8および第2n型半導体層31をエピタキシャル成長させる。
2 n型半導体層
3 第1i型半導体層
4 パッシベーション半導体層
6 p型電極
7 n型電極
8 第2i型半導体層
8a 第2p型半導体層
10 p型半導体層
100,201 半導体受光素子
200 光電変換回路
202 HBT
Claims (22)
- 半導体基板と、
前記半導体基板上に設けられ、前記半導体基板と格子整合し、第1導電性の不純物を含有し、第1のバンドギャップエネルギを有する第1半導体層と、
前記第1半導体層上に設けられ、前記第1のバンドギャップエネルギを有し、前記第1半導体層よりも低濃度の前記第1導電性の不純物を含有しまたは実質的にアンドープの第2半導体層と、
前記第2半導体層上に設けられ、前記第1導電性と異なる第2導電性の不純物を含有し、前記第1のバンドギャップエネルギを有する第3半導体層と、
前記第3半導体層上に設けられ、前記第1のバンドギャップよりも大きい第2のバンドギャップを有し、層厚が5nm以上50nm以下であり、光入射側となる第4半導体層とを備えることを特徴とする半導体受光素子。 - 前記第1〜第3半導体層の側壁に設けられ、前記第2のバンドギャップエネルギを有し、層厚が100nm以上である第5半導体層をさらに備えることを特徴とする請求項1記載の半導体受光素子。
- 前記第3半導体層上または前記第4半導体層上に設けられた電極をさらに備えることを特徴とする請求項1記載の半導体受光素子。
- 前記第5半導体層と前記第4半導体層との層厚差は、50nm以上であることを特徴とする請求項2記載の半導体受光素子。
- 半導体基板と、
前記半導体基板上に設けられ、前記半導体基板と格子整合し、第1導電性の不純物を含有し、第1のバンドギャップエネルギを有する第1半導体層と、
前記第1半導体層上に設けられ、前記第1のバンドギャップエネルギを有し、前記第1半導体層よりも低濃度の前記第1導電性の不純物を含有しまたは実質的にアンドープの第2半導体層と、
前記第2半導体層上に設けられ、前記第1導電性と異なる第2導電性の不純物を含有し、前記第1のバンドギャップエネルギよりも大きい第2のバンドギャップエネルギを有し、層厚が5nm以上50nm以下であり、光入射側となる第3半導体層とを備えることを特徴とする半導体受光素子。 - 前記第3半導体層上に設けられた電極をさらに備えることを特徴とする請求項5記載の半導体受光素子。
- 前記第1〜第3半導体層の側壁に設けられ、前記第2のバンドギャップエネルギを有し、層厚が100nm以上である第4半導体層をさらに備えることを特徴とする請求項5記載の半導体受光素子。
- 前記第4半導体層と前記第3半導体層との層厚差は、50nm以上であることを特徴とする請求項7記載の半導体受光素子。
- 前記第2のバンドギャップエネルギを有する半導体層は、InPからなることを特徴とする請求項1〜8のいずれかに記載の半導体受光素子。
- 前記第1のバンドギャップエネルギを有する半導体層は、InGaAsからなることを特徴とする請求項1〜9のいずれかに記載の半導体受光素子。
- 前記第1半導体層の上面側または前記半導体基板の下面側のいずれか一方に電極をさらに備えることを特徴とする請求項3または6記載の半導体受光素子。
- 前記請求項1〜11のいずれかに記載の半導体受光素子と、
前記半導体基板上において前記半導体受光素子とモノシリックに集積化され、前記半導体受光素子と電気的に接続された電子素子とを備えることを特徴とする光電変換回路。 - 前記電子素子は、ヘテロ接合バイポーラトランジスタであることを特徴とする請求項12記載の光電変換回路。
- 前記半導体基板上に前記半導体受光素子とモノシリックに集積化され、前記半導体受光素子と電気的に接続されたキャパシタおよび抵抗器をさらに備えることを特徴とする請求項12または13記載の光電変換回路。
- 半導体基板上に、前記半導体基板と格子整合し第1導電性の不純物を含有し第1のバンドギャップエネルギを有する第1半導体層と、前記第1のバンドギャップエネルギを有し前記第1半導体層よりも低濃度の前記第1導電性の不純物を含有しまたは実質的にアンドープの第2半導体層と、前記第1導電性と異なる第2導電性の不純物を含有し前記第1のバンドギャップエネルギを有する第3半導体層と、前記第1のバンドギャップエネルギよりも大きい第2のバンドギャップエネルギを有する第4半導体層とを順に積層する工程と、
前記第1〜第3半導体層の側壁を露出させるエッチング処理を施す工程と、
前記第4半導体層上面および前記第3半導体層上面の露出部にマスキングする工程と、
前記第1、第2および第3半導体層の側壁に、前記第2のバンドギャップエネルギを有する第5半導体層を形成する工程とを含み、
前記第4半導体層の層厚が5nm以上50nm以下であることを特徴とする半導体受光素子の製造方法。 - 前記第5半導体層の層厚は、100nm以上であることを特徴とする請求項15記載の半導体受光素子の製造方法。
- 半導体基板上に、前記半導体基板と格子整合し第1導電性の不純物を含有し第1のバンドギャップエネルギを有する第1半導体層と、前記第1のバンドギャップエネルギを有し前記第1半導体層よりも低濃度の前記第1導電性の不純物を含有しまたは実質的にアンドープの第2半導体層と、前記第1導電性と異なる第2導電性の不純物を含有し前記第1のバンドギャップエネルギを有する第3半導体層とを順に積層する工程と、
前記第1〜第3半導体層の側壁を露出させるエッチング処理を施す工程と、
前記第1〜第3の側壁と前記第3半導体層の上面とを覆うように前記第2のバンドギャップエネルギを有する第4半導体層を形成する工程と、
前記第3半導体層上の前記第4半導体層に対して選択エッチング処理を施す工程とを含み、
前記第3半導体層上の前記第4半導体層の層厚は、5nm以上50nm以下であることを特徴とする半導体受光素子の製造方法。 - 前記第1〜第3の側壁を覆う前記第4半導体層の層厚は、100nm以上であることを特徴とする請求項17記載の半導体受光素子の製造方法。
- 半導体基板上に、前記半導体基板と格子整合し第1導電性の不純物を含有し第1のバンドギャップエネルギを有する第1半導体層と、前記第1のバンドギャップエネルギを有し前記第1半導体層よりも低濃度の前記第1導電性の不純物を含有しまたは実質的にアンドープの第2半導体層と、前記第1導電性と異なる第2導電性の不純物を含有し前記第1のバンドギャップエネルギを有する第3半導体層とを順に積層する工程と、
前記第1〜第3半導体層の側壁を露出させるエッチング処理を施す工程と、
前記第3半導体層上面および前記第1半導体層上面の露出部の一部にマスキングする工程と、
前記第1〜第3半導体層の側壁に、前記第1のバンドギャップよりも大きい第2のバンドギャップエネルギを有する第4半導体層を形成する工程と、
前記第3半導体層上に前記第2のバンドギャップエネルギを有する第5半導体層を形成する工程とを含み、
前記第5半導体層の層厚は5nm以上50nm以下であることを特徴とする半導体受光素子の製造方法。 - 前記第4半導体層の層厚は、100nm以上であることを特徴とする請求項19記載の半導体受光素子の製造方法。
- 半導体基板上に、前記半導体基板と格子整合し第1導電性の不純物を含有し第1のバンドギャップエネルギを有する第1半導体層と、前記第1のバンドギャップエネルギを有し前記第1半導体層よりも低濃度の前記第1導電性の不純物を含有しまたは実質的にアンドープの第2半導体層と、前記第1導電性と異なる第2導電性の不純物を含有し前記第1のバンドギャップエネルギを有する第3半導体層と、前記第1のバンドギャップエネルギよりも大きい第2のバンドギャップエネルギを有する第4半導体層と、前記第1導電性の不純物を含有し前記第1のバンドギャップエネルギを有する第5半導体層を順に積層する工程と、
前記第1〜第4半導体層からなる第1メサを受光領域とし、前記第1〜第4および第5半導体層からなる第2メサをトランジスタ領域として形成する工程と、
前記第1メサにおける前記第1〜第3半導体層の側壁に前記第2のバンドギャップエネルギを有する第6半導体層を形成する工程とを含み、
前記第4半導体層の層厚は5nm以上50nm以下であることを特徴とする光電変換回路の製造方法。 - 前記第6半導体層の層厚は、100nm以上であることを特徴とする請求項21記載の半導体受光素子の製造方法。
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