WO2006123410A1 - アバランシェフォトダイオード - Google Patents

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WO2006123410A1
WO2006123410A1 PCT/JP2005/009087 JP2005009087W WO2006123410A1 WO 2006123410 A1 WO2006123410 A1 WO 2006123410A1 JP 2005009087 W JP2005009087 W JP 2005009087W WO 2006123410 A1 WO2006123410 A1 WO 2006123410A1
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layer
light absorption
semiconductor layer
electrode
substrate
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PCT/JP2005/009087
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Eiji Yagyu
Eitaro Ishimura
Masaharu Nakaji
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Mitsubishi Denki Kabushiki Kaisha
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Publication date
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Priority to JP2007516165A priority patent/JP5045436B2/ja
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Priority to TW094119458A priority patent/TWI260100B/zh
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    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Definitions

  • the present invention relates to a light receiving element using a semiconductor, and more particularly to an avalanche photodiode that has low dark current and high reliability in the long term.
  • An avalanche photodiode used in optical communications has improved light receiving sensitivity by providing an avalanche (avalanche) multiplication layer for photoelectrically converted carriers in addition to a light absorbing layer that performs photoelectric conversion. It is a semiconductor light-receiving element and is required to have low dark current and high reliability.
  • the mesa structure is a structure in which a mesa (plateau) is formed on a substrate and a pn junction is included in the mesa, and breakdown is likely to occur on the surface around the mesa.
  • a structure with a slope is generally adopted, and a structure such as a buried layer serving as a high resistance portion is provided in the outer peripheral region of the mesa to devise a technique for reducing dark current (for example, patents). Reference 1).
  • the planar structure forms a pn junction by providing a selective diffusion region.
  • Edge breakdown at the edge of the pn junction becomes a problem.
  • the reverse voltage at the pn junction in the light receiving part located in the center does not increase even if the voltage is increased. Therefore, V cannot function as an avalanche photodiode. Therefore, for example, a countermeasure such as providing a high-resistance guard ring at the edge portion by impurity implantation or the like is taken (for example, Patent Document 2).
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2002-324911 (FIG. 1)
  • Patent Document 2 JP-A-7-312442 (Pages 4-6, Figures 2 and 6)
  • the conventional avalanche photodiodes have the following problems.
  • MO—CVD metal organic vapor phase epitaxy
  • planar structure (described as a pseudo planar structure in Patent Document 2), for example, in a method of forming a guard ring by compensating the p conductivity type of the electric field relaxation layer in the periphery of the light receiving region, a treetching stopper layer is provided. There is a need. Furthermore, since the impurity diffusion layer is provided on the outer periphery, the process becomes complicated, the manufacturing cost increases, and the yield is poor. In addition, since the electric field strength of the guard ring in the light absorption layer increases, the tunnel dark current increases.
  • the present invention has been made to solve these problems, and provides an avalanche photodiode that can be manufactured through a simple process, suppresses dark current, and ensures long-term reliability. It is the purpose.
  • An avalanche photodiode includes a first electrode and a substrate including a first semiconductor layer of a first conductivity type electrically connected to the first electrode, and the substrate includes: At least an amplifying layer, a light absorbing layer, and a second semiconductor layer having a band gap larger than that of the light absorbing layer are stacked, and formed on the second semiconductor layer.
  • the groove is separated into an inner region and an outer region, and the inner region is disposed so as to be electrically connected to the second electrode.
  • FIG. 1 is a sectional view showing a schematic structure of an avalanche photodiode according to a first embodiment of the present invention.
  • FIG. 2 is a characteristic diagram showing the electric field strength distribution in the depth direction in the AA ′ cross section of FIG. 1 according to the first embodiment of the present invention.
  • FIG. 3 is a characteristic diagram showing the electric field strength distribution in the plane direction in the BB ′ section and the CC ′ section in FIG. 1 according to the first embodiment of the present invention.
  • FIG. 4 is a sectional view showing a schematic structure of an avalanche photodiode according to a second embodiment of the present invention.
  • FIG. 5 is a sectional view showing a schematic structure of an avalanche photodiode according to the third embodiment of the present invention.
  • FIG. 6 is a sectional view showing a schematic structure of an avalanche photodiode according to a fourth embodiment of the present invention.
  • FIG. 7 is a top view showing a schematic structure of an avalanche photodiode according to a fourth embodiment of the present invention.
  • FIG. 8 is a characteristic diagram showing the relationship between current and multiplication factor M and reverse noise voltage for the avalanche photodiode according to the fourth embodiment of the present invention.
  • FIG. 9 is a sectional view showing a schematic configuration of an avalanche photodiode according to a fifth embodiment of the present invention.
  • FIG. 10 is a sectional view showing a schematic configuration of an avalanche photodiode according to a sixth embodiment of the present invention.
  • FIG. 11 is a perspective view showing a schematic structure of an avalanche photodiode according to a seventh embodiment of the present invention.
  • FIG. 1 shows a schematic structure of an avalanche photodiode according to Embodiment 1 of the present invention. It is sectional drawing.
  • n-type is used as the first conductivity type
  • p-type is used as the second conductivity type
  • n-electrode is used as the first electrode
  • p-electrode is used as the second electrode.
  • the production of each semiconductor layer can be realized on a wafer-like substrate 1 such as n-type InP by using MO-CVD or molecular beam epitaxy (MBE). In this embodiment mode, it was manufactured in the following process order. On the substrate 1, for example, carrier concentration 0.
  • MBE molecular beam epitaxy
  • 2 ⁇ 2 X 10 19 cm_ 3 of n-type InP first semiconductor layer such as 2 (hereinafter also referred to as a server Ffa layer) in a thickness 0. 1 to 1 mu m, i Type AlInAs avalanche multiplication layer 4 to a thickness of 0.15 to 0.4 m, carrier concentration 0.5 to: LX 10 18 cm_ 3 p-type InP electric field relaxation layer 5 to a thickness of 0.03 to 0.0. to 06 / zm, the light absorption layer 6 of p- type GalnAs carrier concentration l ⁇ 5 X 10 15 cm_ 3 thickness 1 to 1.
  • the thickness of the p-type InP 1 was sequentially grown to a thickness of 0.1 to 0.5 m to ⁇ 2 ⁇ m.
  • the band gap of the second semiconductor layer 8 is made larger than the energy of the detected light.
  • the second semiconductor layer 8 transmits the light to be detected, the second semiconductor layer 8 is also referred to as a window layer hereinafter.
  • a SiOx film is formed as a mask, and the contact layer 9 is centered so that the contact layer 9 remains in a ring shape having an inner diameter of 20 / ⁇ ⁇ and a width of 5 to 10 m with the light receiving portion receiving the light 28 as the center. Etching is removed from the outside. Subsequently, after removing the SiNx film, an SiOx film is formed as a mask, and the periphery of the contact layer 9 is formed in a ring shape having a width of 5 m, and at least the second semiconductor layer 8 is removed to form a groove 10. The area 110 and the outer area 111 are separated.
  • a SiNx surface protection film / antireflection film 120 is formed by vapor deposition, the SiNx surface protection film / antireflection film 120 above the outer contour layer 9 is removed, and a p-electrode 14 is formed on the contact layer 9 by AuZnZAu.
  • the n-electrode 13 is formed of AuGe / Au, and an ohmic junction is formed by heat treatment to form the p-electrode 14 and the contact layer 9, and The n electrode 13 and the buffer layer 2 are electrically connected.
  • the wafer-like substrate 1 is cleaved and separated to obtain an element of about 300 m square having a cleavage plane 27.
  • the operation of the avalanche photodiode manufactured by the above process will be described below.
  • the light 28 is also incident on the p-electrode 14 side force with the reverse bias voltage adjusted so that the n-electrode 13 side is positive and the p-electrode 14 side is negative.
  • the optical communication wavelength band of 1.3 ⁇
  • the window layer 8 When light in the near-infrared region in the m band or 1.5 m band is incident on the inside of the ring of the contact layer 9, the light passes through the window layer 8 with a large band gap and is absorbed in the light absorption layer 6 to be electron holes. A pair is generated, and the electrons move to the n-electrode 13 side and the holes move to the p-electrode 14 side.
  • FIG. 2 is a characteristic diagram showing the electric field strength distribution in the depth direction in the AA 'cross section in Fig. 1.
  • Fig. 3 shows the electric field strength distribution in the plane direction in the BB' cross section and CC 'cross section in Fig. 1.
  • FIG. The symbols on the horizontal axis in FIGS. 2 and 3 indicate the semiconductor layers formed above.
  • the cross section is represented as C—C ′.
  • the portion having the highest electric field is the avalanche multiplication layer 4.
  • the central portion of the light receiving region immediately below the inner region 110 is the highest region, and the electric field strength decreases toward the peripheral portion.
  • the electric field intensity in the peripheral portion of the inner region 110 is higher than that in the central portion.
  • the electric field intensity distribution in the BB ′ cross section of FIG. By comparison, the electric field strength applied to the avalanche multiplication layer 4 is lower, so that current amplification known as edge breakdown and current generation known as tunnel breakdown can be suppressed. be able to.
  • the avalanche photodiode according to the present embodiment realizes an avalanche photodiode with high reliability and low dark current without the need to provide a structure called a guard ring that suppresses edge breakdown. be able to.
  • the force AlInAs shown in the example in which the electric field relaxation layer 5 is p-type InP may be used.
  • the avalanche multiplication layer 4 can be appropriately p-type and the electric field relaxation layer 5 can be omitted.
  • the force shown in the example in which the contact layer 9 is provided to electrically connect the inner region 110 and the p-electrode 14 may be in direct contact with the inner region 110 and the p-electrode 14.
  • a transition layer 7 such as i-type GalnAsP or AlGal nAs having a thickness of about 0.02 to 0.2 ⁇ m is provided between the window layer 8 and the light absorption layer 6.
  • the amount of discontinuity in the valence band is reduced, and holes flow more easily than the light absorption layer 6 (here, it functions as a hole transition layer). Therefore, hole pileup at the heterointerface can be prevented, and a faster optical response can be realized.
  • the groove 10 in the present embodiment in order to remove the InP-based semiconductor layer, for example, reactive ion etching or wet etching with a hydrochloric acid-based solution such as a hydrochloric acid-Z phosphoric acid mixed solution is performed. Can be used.
  • a hydrochloric acid-based solution such as a hydrochloric acid-Z phosphoric acid mixed solution
  • an organic acid solution obtained by mixing an organic acid such as citrate or tartaric acid with hydrogen peroxide solution, sulfuric acid and hydrogen peroxide solution is used. It is possible to use a mixed sulfuric acid solution.
  • FIG. 4 is a cross-sectional view showing a schematic structure of an avalanche photodiode according to the second embodiment of the present invention.
  • the band gap between the light absorption layer 6 and the second semiconductor layer 8 is larger than the light absorption layer 6 by about 0.03 m.
  • a third semiconductor layer 15 made of i-type InP was provided, and a groove 10 was formed leaving the third semiconductor layer 15.
  • the bottom of the groove 10 exposed to the outside can be a layer having a bandgap larger than that of the light absorption layer 6, so that surface degradation at the bottom of the groove 10, suppression of dark current characteristics deterioration, suppression of lifetime Improvements can be made.
  • the region where the electric field strength is locally high in the periphery of the light receiving region can be a layer having a larger band gap than the light absorption layer 6, current amplification and tunnel breaker in the peripheral region, which is known as edge breakdown, can be obtained. It is possible to suppress the generation of current known as “un”.
  • i-type InP is used as the third semiconductor layer 15
  • i-type AlInAs, i-type AlGalnAs, or the like may be used.
  • the etching can be selectively performed by utilizing the difference in the etching rate, so that the groove 10 can be accurately formed at a desired depth. In this case, it can also serve as a hole transition layer.
  • the i-type is used as the third semiconductor layer 15.
  • the band gap is larger than that of the light absorption layer 6 and the second conductivity type is not necessary, it is semi-insulating. Good for sex.
  • the third semiconductor layer 15 is a single layer, but a plurality of layers may be used.
  • FIG. 5 is a cross-sectional view showing a schematic structure of an avalanche photodiode according to the third embodiment of the present invention.
  • the outer moat 26 is further provided on the outer periphery of the inner region 110 separated by the groove 10, and the light absorption layer 6 is removed.
  • Side surface 25 was formed, leaving a circular area of about m.
  • the depletion region 11 is formed immediately below the internal region 110. Since the dark current is mainly generated by the light absorption layer 6 and flows through the depletion region 11 and the element side surface, the outer moat 26 is provided on the outer periphery of the light absorption layer 6 surrounding the depletion region 11, so that the dark current is reduced. Since the path can be blocked, dark current can be reduced. If the expansion of the depletion region 11 is taken into consideration, the distance from the outside of the inner region 110 to the side surface 25 (W1 in FIG. 4) may be on the order of nm, but the larger the value, the longer the characteristics can be maintained. For example, the thickness is preferably 10 m or more, more preferably 30 ⁇ m or more.
  • the width (W2 in FIG. 4) or the diameter of the light absorption layer 6 inside the outer moat 26 is reduced, the electric field strength on the side surface 25 increases and the long-term reliability also decreases.
  • the width or diameter of the light absorption layer 6 left by the formation is preferably about 50 m or more and 200 m or less.
  • the shape of the light absorption layer 6 is not particularly limited, and may be a polygonal shape such as a circular shape, an elliptical shape, a quadrangular shape, or a pentagonal shape. In the case of the polygonal shape, it is preferable to round the corners to prevent electric field concentration at the corners.
  • a plurality of outer moats 26 are provided, dark current generation can be suppressed in the inner outer moat 26, and scratches and chips from the element end can be stopped in the outer outer moat (not shown). Damage can be prevented.
  • the method for forming the outer moat 26 may be the same as the method for forming the groove 10 described above.
  • a hydrochloric acid-based solution such as hydrochloric acid-Z phosphoric acid mixed solution can be used, and when selectively etching AlGalnAs-based materials and GalnAsP-based materials, organic acid Acid, tartaric acid, etc.
  • An organic acid solution such as a Z peracid-hydrogen water mixed solution, or a sulfuric acid solution can be used. Desirable removal can be achieved by appropriately combining these with a Br-based solution such as HBrZ hydrogen peroxide solution or BrZ methanol having a low selective etching property.
  • a protective film 12 may be provided on the side surface 25 with a dielectric such as SiNx or SiOx or an organic material such as polyimide.
  • a dielectric such as SiNx or SiOx or an organic material such as polyimide.
  • the semiconductor crystal may be regrown on at least one of the side wall of the trench 10 and the side wall of the outer moat 26 to form the protective film 12 by MO-CVD or the like.
  • the semiconductor crystal used as the protective film 12 is preferably a low-conductivity i-type semiconductor that is semi-insulating and has a large band gap, such as InP or AlInAs.
  • an example in which the window layer 8 and the light absorption layer 6 are joined is shown, but there is a transition layer 7 (not shown) between the window layer 8 and the light absorption layer 6!
  • An etching stopper layer 3 (not shown) may be provided.
  • the electric field relaxation layer 5 may be omitted, and a step may be provided between the avalanche multiplication layer 4 and the light absorption layer 6 therebelow.
  • FIG. 6 shows a schematic structure of an avalanche photodiode according to the fourth embodiment of the present invention.
  • a sectional view and FIG. 7 are top views.
  • a plurality of semiconductor layers are formed in a manner similar to that in Embodiment Mode 1, but the first semiconductor layer 2 formed over the substrate 1 has a carrier concentration of 0.1 to 2 ⁇ 10 19 cm_.
  • phase adjustment layer 24 adjusts the phase of light between the light absorption layer 6 and the multilayer reflection layer 23 and increases the reflectance of the light transmitted through the light absorption layer 6 in the multilayer reflection layer 23.
  • the first p-type AlInAs having a thickness of about 0.1 to 0.3 ⁇ m and a carrier concentration of about 0.1 to 2 ⁇ 10 19 cm_ 3 is used.
  • the window layer 81 and p-type InP having a thickness of about 0.4 to 1.0 m were composed of two layers, the second window layer 82.
  • the first window layer 81 and the second window layer 82 have a width difference of about 2 / zm so that the first window layer 81 is wide.
  • i-type GalnAsP or AlGalnAs is sequentially increased in band gap energy to about 0.03 m each. 3 to 9 layers were laminated.
  • an i-type InP layer was provided in an amount of 0.01 to 0.05 m.
  • a groove 10 for separating the inner region 110 and the outer region 111 is provided, and the groove 10 causes a difference in width of about 2 m on one side between the first window layer 81 and the second window layer 82. Formed as follows. Further, a part of the outer region 111 was removed up to the multilayer reflective layer 23 to provide an outer moat 26 for forming the side surface 25 so that the electric field relaxation layer 5 protruded from the side surface 25 by about 5 m.
  • a protective film 12 is provided on the element surface.
  • Wl in FIG. 6 and FIG. 7, that is, the distance from the outside of the inner region 110 to the side surface 25 is about 80 ⁇ m
  • W2 that is, the width of the light absorption layer 6 inside the outer moat 26 is It was about 200 ⁇ m.
  • the first semiconductor layer 2 a layer in which the 1Z4 wavelength distribution Bragg multilayer reflective layer 23 and the phase adjustment layer 24 are stacked is used, and thus the light absorption layer 6 is not absorbed. It is possible to reflect the light transmitted to the light absorption layer 6 again. Therefore, The amount of light absorption in the light absorption layer 6 can be further increased, and the photosensitivity of the avalanche photodiode can be increased.
  • the transition layer 7 is provided between the light absorption layer 6 and the first window layer 81, the valence band between the light absorption layer 6 and the first window layer 81 is not lost.
  • the continuous amount is reduced, hole pileup at the heterointerface can be prevented, and a high-speed optical response can be realized from a low multiplication factor.
  • etching stopper layer 3 is provided between the light absorption layer 6 and the first window layer 81,
  • the first window layer 81 can be reliably etched by the groove 10.
  • the window layer 8 is formed of the first window layer 81 (lower part) having a low mobility and the second window layer 82 (upper part) having a high mobility, the second window layer 82 is provided. Therefore, the resistance can be lowered as compared with the case where only the window layer having low mobility is provided.
  • the resistance of the outer peripheral portion of the second window layer 82 can be made larger than the central portion in the internal region 110, so that The tunnel soot current can be prevented from flowing. Breakdown can also be prevented.
  • the light absorption layer 6 is removed by the outer moat 26, in the external region 111 surrounded by the outer moat 26, the current generated from the light absorption layer 6 increases by avalanche along the side 25. Since it is possible to suppress the flow through the double layer 4 to the multilayer reflective layer 23 and the phase adjustment layer 24, the dark current can be reduced.
  • the step is provided in the groove 10, it is possible to prevent the protection film 12 and the p electrode 14 provided on the upper surface of the element from being interrupted at the groove side wall, thereby improving the reliability.
  • the dark current path can be interrupted, and breakage of the protective film 12 on the side wall of the outer moat can be prevented, thereby improving reliability.
  • the outer moat 26 is provided in a part of the outer region 111 to form the side surface 25 and leave the outermost region, dark current can be suppressed and the strength of the element can be secured.
  • FIG. 8 is a characteristic diagram showing the relationship between the current and multiplication factor M and the reverse noise voltage for the avalanche photodiode according to the present embodiment.
  • the broken line in the figure represents the dark current characteristics of the avalanche photodiode that is provided with the groove 10 and is simply cleaved without the outer moat 26 and separated.
  • the dark current that does not depend on the reverse noise voltage (Idark in the figure) is the dark current generated from the light absorption layer 6. In the configuration in which the dark current is simply cleaved, the generated dark current passes through the cleavage plane. Therefore , the dark current becomes 10 _7 A level (Idark broken line in the figure).
  • the avalanche photodiode of the present embodiment can cut off the dark current path generated from the light absorption layer 6, so that the dark current can be reduced to the 10_8 A level (Idark solid line in the figure). A high multiplication factor of 50 times or more was obtained.
  • a transition layer between the light absorption layer 6 and the first window layer 81 in the present embodiment, a transition layer between the light absorption layer 6 and the first window layer 81.
  • the etching stopper layer 3 is provided between the light absorption layer 6 and the first window layer 81, both of these have the effect of improving the characteristics of the avalanche photodiode. Therefore, only one of these or a combination of the configurations may be used.
  • the transition layer 7 a force semi-insulating-type shows an example in which a hole transition layer and the etching stopper layer 3 of the i-type, or the carrier concentration 5 X 10 15 cm_ 3 or lower V, conductivity type (preferably n-type).
  • the etching stopper layer 3 is InP and the first window layer 81 in contact therewith is AlInAs, other materials may be used as long as they can be selectively etched.
  • the etching stopper layer 3 may be AlInAs
  • the first window layer 81 may be InP.
  • a quaternary semiconductor may be used.
  • a third semiconductor layer 15 having a band gap larger than that of the light absorption layer 6 may be provided between the first window layer 81 and the light absorption layer 6.
  • the first window layer 81 may have the same width as the force that is configured to be wider than the second window layer 82.
  • the second semiconductor layer 8 in the outer region 111 may be entirely removed by the groove 10.
  • the outer moat 26 may be a straight shape.
  • a second outer moat may be provided in the outer region 111 on the outer periphery. Physical damage from the cleavage plane, which is likely to occur due to element handling, can be stopped by the second outer moat.
  • the outer moat 26 may be extended to the cleavage plane 27.
  • the outer moat 26 is preferably formed to reach the multilayer reflective layer 23 or the phase adjusting layer 24 (first semiconductor layer 2).
  • the n electrode 13 can be provided on this portion, and the p electrode 14 and the n electrode 13 can be formed on the same surface side, which is preferable because the process can be simplified. If it is on the n-type GalnAs layer, the contact resistance is reduced, which is more preferable.
  • FIG. 9 is a sectional view showing a schematic structure of an avalanche photodiode according to the fifth embodiment of the present invention.
  • an n-type or Fe-doped semi-insulating substrate excellent in light transmittance is used for the substrate 1, and light 28 is incident from the substrate 1 side.
  • n-type InP or AlInAs having a carrier concentration of 0.1 to 2 X 10 19 cm _3 is formed to a thickness of 0.1 to 1 as the first semiconductor layer 2. . 5 m, the i-type AlInAs as the avalanche multiplication layer 4 0. 15 ⁇ 0. 4 m, 0.
  • a protective film 12 is formed of SiNx
  • an n-electrode 13 is formed on the bottom of the outer moat 26 except for the protective film 12 on the first semiconductor layer 2
  • a circular shape is formed on the portion of the outer contour layer 9 excluding the protective film 12.
  • a p-electrode 14 was formed. Furthermore, the surface of the substrate 1 opposite to the surface on which the semiconductor layers were laminated was polished and etched to form an antireflection film 21 with SiNx, and a sintering process was performed. Furthermore, the wafer-like substrate 1 is cleaved and separated to obtain an element of about 300 m square having a cleavage plane 27. It was.
  • the avalanche photodiode according to the present embodiment is configured as described above, light 28 is incident from the substrate 1 side, and the light transmitted through the light absorption layer 6 is reflected by the p-electrode 14 to re-light. It can be absorbed by the absorbent layer 6.
  • the n electrode 13 and the p electrode 14 are provided on the same surface side with respect to the substrate 1, flip-chip mounting is possible.
  • the area of the internal region 110 can be reduced as compared with the front-illuminated types of the first to third embodiments, so that the element capacity can be reduced and high-speed operation is possible.
  • the reflection of the electrode 14 can be used, good sensitivity can be obtained without providing the multilayer reflective layer 23.
  • a back-illuminated type can be produced in the same manner as a configuration having only the groove 10 or a configuration in which the groove 10 and the outer moat 26 are not continuous.
  • FIG. 10 is a cross-sectional view showing a schematic configuration of the avalanche photodiode according to the sixth embodiment of the present invention.
  • a plurality of semiconductor layers are formed in the same manner as in the fifth embodiment.
  • the outer moat 26 is formed continuously with the groove 10, and the outer region 111 on the outer periphery thereof is formed on the etching stopper layer 3.
  • the n-electrode 13 was provided inside the outer moat 26 and on the protective film 12 on the eztin dust brim layer 3.
  • the n electrode 13 is provided on the protective film 12, the adhesion of the n electrode 13 is improved and peeling can be suppressed. Further, since the inner region 110 does not have a protruding shape, damage due to physical contact with the inner region 110 can be prevented. In addition, when the substrate 1 is ground, the pressure applied to the opposite surface of the substrate 1 can be dispersed when the substrate 1 is attached to the opposite surface of the substrate 1, so that the strength is improved and damage can be prevented.
  • FIG. 11 is a perspective view showing a schematic configuration of the avalanche photodiode according to the seventh embodiment of the present invention.
  • the light 28 is incident from the side surface.
  • the method of laminating each semiconductor layer is the same as in the fourth embodiment, but the trench 10 is used to leave the inner region 110 in a rectangular shape and remove the etching stover layer 3. Further outside area by Sotobori 26 1 11 was removed to the upper part of the first semiconductor layer 2 in a rectangular shape so as to surround the inner region 110 left in the rectangular shape, thereby forming a clad.
  • a contact layer 9 is provided on the window layer 8 in the internal region 110, and a p electrode 14 is formed on the protective film 12 on the etching stopper layer 3 via the contact layer 9 via the wall of the groove 10 as well.
  • the light incident surface is the side wall of the inner region 110, the groove 10 and the outer moat 26 are continuous, the depth direction is to the second semiconductor layer (preferably until n-type I nP appears), and the width direction is cleaved. Surface 27 has been removed.
  • an n-electrode 13 was provided on the protective film 12 above the first semiconductor layer 2, and an element was mounted with a metal member (not shown).
  • a waveguide structure having the light absorption layer 6 as a core can be formed.
  • the side wall force of the internal region 110 is also made incident with light 28, the light absorption layer 6 can be thinned because the light is absorbed while propagating through the waveguide, and the pn junction area can be reduced. Therefore, the travel time of electrons and halls can be shortened and the capacity can be reduced, so that high-speed and high-speed operation can be performed for optical signals.
  • a strip-loaded waveguide is shown, but a slab waveguide or a buried waveguide structure may be used. Further, as a crystal structure, a clad layer may be provided between the first semiconductor layer 2 and the multiplication layer 4 or on the light absorption layer 6 either on the upper or lower side or to enhance the optical confinement. Good.
  • the first conductivity type is n-type
  • the second conductivity type is p-type
  • the first electrode is n-electrode
  • the second electrode is p-electrode.
  • the p-type may be used as the first conductivity type
  • the n-type may be used as the second conductivity type
  • the p-electrode may be used as the first electrode
  • the n-electrode may be used as the second electrode.

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Abstract

　アバランシェフォトダイオードにおいて、第１電極と、これに電気的に接続された第１導電型からなる第１の半導体層を具備する基板とを備え、前記基板には、少なくともアバランシェ増倍層と、光吸収層と、前記光吸収層よりバンドギャップの大きい第２導電型からなる第２の半導体層とが積層され、前記第２の半導体層に形成された溝によって内部領域と外部領域とに分離され、前記内部領域は、第２電極に電気的に接続させる構成とした。この構成により、簡易な工程で、低暗電流、かつ長期信頼性の高いアバランシェフォトダイオードを提供できる。 　また、前記内部領域および溝を囲むように、前記外部領域に外堀を設け、前記外堀により少なくとも光吸収層が除去され、前記光吸収層の側面を形成する構成とした。この構成により、さらに暗電流を低減できる。

Description

明 細 書
アバランシェフオトダイオード
技術分野
[0001] 本発明は、半導体を用いた受光素子に係り、特に暗電流が低ぐ長期的に信頼性 の高いアバランシェフオトダイオードに関する。
背景技術
[0002] 光通信等で使用されるァバランシ フォトダイオードは、光電変換を行なう光吸収層 に加え、光電変換されたキャリアをアバランシェ (雪崩）増倍させる層を設けることによ つて受光感度を高めた半導体受光素子であり、暗電流が低くかつ高い信頼性を有す ることが要求される。
[0003] 上記アバランシェフオトダイオードの多くは化合物半導体によって形成され、その構 造からメサ構造とプレーナ構造に大別することができる。メサ構造は、基板上にメサ（ 台地）を形成し、同メサ中に pn接合を含んだ構造をとるものであり、メサ周辺の表面 でブレークダウンが生じやすい。これを抑制するため、一般に傾斜を設けた構造が採 られ、さらにメサ外周領域に高抵抗部となる埋め込み層を設けるなどの構造をとり、暗 電流を低く抑える工夫がなされて 、る（例えば特許文献 1)。
プレーナ構造は、選択拡散領域を設けることにより pn接合を形成するものであるが
、前記 pn接合のエッジ部におけるエッジブレークダウンが問題となる。エッジ部で電 流が流れると、電圧を増大させても中央に位置する受光部の pn接合の逆方向電圧 はほとんど増加しな 、ため、アバランシェフオトダイオードとしての機能を発揮できな V、。そのため例えば前記エッジ部に不純物注入などにより高抵抗のガードリングを設 けるなどの対策がとられている（例えば特許文献 2)。
[0004] 特許文献 1 :特開 2002— 324911号公報 (第 1図）
特許文献 2 :特開平 7— 312442号公報 (第 4— 6頁、第 2、 6図）
発明の開示
発明が解決しょうとする課題
[0005] しかしながら、従来のアバランシェフオトダイオードでは次のような問題があった。 傾斜型メサ構造において、メサ外周領域に埋め込み層を設けるためには、例えば 有機金属気相成長法 (MO— CVD)法などで、部分的に、かつ結晶面によらず均一 に結晶再成長させるというプロセスが必要であるため、製造コストが上昇する、歩留ま りが悪い。
プレーナ構造にぉ 、て (特許文献 2では擬似プレーナ構造と記載)、例えば受光領 域周辺部の電界緩和層の p導電型を補償してガードリングを形成する方法では、トレ エッチングストッパ層を設ける必要がある。さらにその外周に不純物拡散層を設ける ので、プロセスが複雑となり製造コストが上昇するとともに、歩留まりが悪い。また光吸 収層中のガードリングの電界強度が高くなるのでトンネル暗電流が大きくなる。
[0006] 本発明はこれらの問題を解決するためになされたものであり、簡易な工程で作製で き、かつ暗電流が抑制され、長期信頼性が確保されたアバランシェフオトダイオード を提供することを目的とするものである。
課題を解決するための手段
[0007] 本発明に係るアバランシェフオトダイオードは、第 1電極と、これに電気的に接続さ れた第 1導電型からなる第 1の半導体層を具備する基板とを備え、前記基板には、少 なくともァバランシ 増倍層と、光吸収層と、前記光吸収層よりバンドギャップの大き い第 2導電型カゝらなる第 2の半導体層とが積層され、前記第 2の半導体層に形成され た溝によって内部領域と外部領域に分離され、前記内部領域は、第 2電極に電気的 に接続されるように配置したものである。
発明の効果
[0008] 本発明によれば、簡易な工程で、低暗電流、かつ長期信頼性の高!、ァバランシ フォトダイオードを提供できる。
図面の簡単な説明
[0009] [図 1]本発明の実施の形態 1によるアバランシェフオトダイオードの概略構造を示す断 面図である。
[図 2]本発明の実施の形態 1による図 1の A— A'断面における深さ方向の電界強度 分布を表した特性図である。 [図 3]本発明の実施の形態 1による図 1の B— B'断面及び C C'断面における面方 向の電界強度分布を表した特性図である。
[図 4]本発明の実施の形態 2によるアバランシェフオトダイオードの概略構造を示す断 面図である。
[図 5]本発明の実施の形態 3によるアバランシェフオトダイオードの概略構造を示す断 面図である。
[図 6]本発明の実施の形態 4によるアバランシェフオトダイオードの概略構造を示す断 面図である。
[図 7]本発明の実施の形態 4によるアバランシェフオトダイオードの概略構造を示す上 面図である。
[図 8]本発明の実施の形態 4によるアバランシェフオトダイオードについて電流および 増倍率 Mと逆ノィァス電圧の関係を示した特性図である。
[図 9]本発明の実施の形態 5によるアバランシェフオトダイオードの概略構成を示す断 面図である。
[図 10]本発明の実施の形態 6によるアバランシェフオトダイオードの概略構成を示す 断面図である。
[図 11]本発明の実施の形態 7によるアバランシェフオトダイオードの概略構造を示す 斜視図である。
符号の説明
[0010] 1 基板、 2 第 1の半導体層、 3 エッチングストッパ層、 4 アバランシェ増倍層、 5 電界緩和層、 6 光吸収層、 7 遷移層、 8 第 2の半導体層、 9 コンタクト層、 10 溝 、 11 空乏化領域、 12 保護膜、 13 第 1電極、 14 第 2電極、 21 反射防止膜、 1 5 第 3の半導体層、 23 多層反射層、 24 反射調整層、 25 側面、 26 外堀、 27 劈開面、 28 光、 81 第 1の窓層、 82 第 2の窓層、 83 第 1のキャップ層、 84 第 2 のキャップ層、 110 内部領域、 111 外部領域
発明を実施するための最良の形態
[0011] 実施の形態 1.
図 1は本発明の実施の形態 1によるアバランシェフオトダイオードの概略構造を示す 断面図である。ここでは第 1導電型として n型を、第 2導電型として p型を、第 1電極と して n電極を、第 2電極として p電極を用いている。各半導体層の作製は、例えば n型 I nPなどのウェハ状の基板 1上に、 MO- CVDや分子線ェピタキシャル成長法（MBE )などを用いて実現できる。本実施の形態では次の工程順で作製した。基板 1上に、 例えばキャリア濃度 0. 2〜2 X 1019cm_3の n型 InPなどの第 1の半導体層 2 (以下バ ッファ層ともいう）を厚み 0. 1〜1 μ mに、 i型 AlInAsのアバランシェ増倍層 4を厚み 0 . 15〜0. 4 mに、キャリア濃度 0. 5〜： L X 1018cm_3の p型 InPの電界緩和層 5を厚 み 0. 03〜0. 06 /z mに、キャリア濃度 l〜5 X 1015cm_3の p—型 GalnAsの光吸収層 6を厚み 1〜1. 5 μ mに、第 2の半導体層 8として、 p型 InPを厚み 1〜2 μ mに、 p型 G alnAsコンタクト層 9を厚み 0. 1〜0. 5 mに順次成長させた。ここでは被検出光を 基板 1と反対側から入射する構成 (以下表面入射という）をとるため、前記第 2の半導 体層 8のバンドギャップは被検出光のエネルギーより大きくしている。また第 2の半導 体層 8は、被検出光を透過させるので以下第 2の半導体層 8を窓層ともいう。
[0012] 次に、 SiOx膜をマスクとして形成し、光 28を受ける受光部を中心として、コンタクト 層 9が、内径 20 /ζ πι、幅 5〜10 mのリング状に残るように中央部と外部をエツチン グ除去する。続いて SiNx膜を除去した後、 SiOx膜をマスクとして形成し、コンタクト 層 9の周囲を幅 5 mのリング状に、少なくとも第 2の半導体層 8を除去して溝 10を形 成し、内部領域 110と外部領域 111に分離する。さらに蒸着により SiNx表面保護膜 兼反射防止膜 120を形成し、コンタ外層 9の上部にある前記 SiNx表面保護膜兼反 射防止膜 120を取り除き、コンタクト層 9の上に p電極 14を AuZnZAuによって形成 する。さらに基板 1において、ノ ッファ層 2が積層されている面と逆の面を研摩し、 n電 極 13を AuGe/Auによって形成し、熱処理によってォーミック接合として、 p電極 14 とコンタクト層 9、および n電極 13とバッファ層 2が電気的に接続されるようにする。さら にウェハ状の基板 1を劈開分離して、劈開面 27を有する 300 m角程度の素子とす る。
[0013] 上記の工程で作製されたアバランシェフオトダイオードの動作を以下に説明する。 n 電極 13側がプラス、 p電極 14側がマイナスとなるように外部力も逆バイアス電圧をカロ えた状態で、 p電極 14側力も光 28を入射させる。例えば光通信波長帯である 1. 3 μ m帯あるいは 1. 5 m帯の近赤外領域の光を前記コンタクト層 9のリング内部に入射 させると、光はバンドギャップの大きい窓層 8を透過し光吸収層 6において吸収されて 電子 ホール対を発生し、前記電子は n電極 13側、前記ホールは p電極 14側に移 動する。逆バイアス電圧が充分に高い時、前記アバランシェ増倍層 4において電子 はイオンィ匕して新たな電子 ホール対を生成し、新たに生成された電子、ホールと共 にさらなるイオンィ匕を引き起こす事によって、電子、ホールが雪崩的に増倍するアバ ランシェ増倍が弓 Iき起こされる。
[0014] 次に、図 1に示す本実施の形態のアバランシェフオトダイオードにおける電界強度 について説明する。図 2は図 1の A—A'断面における深さ方向の電界強度分布を表 した特性図であり、図 3は図 1の B— B'断面及び C C'断面における面方向の電界 強度分布を表した特性図である。図 2及び図 3の横軸の符号は上記形成した各半導 体層を示し、図中 A— A，断面を A— A'、 B— B'断面を B— B'、 C— C'断面を C— C' と表す。図 2で示されるように、最も高電界となる部分はアバランシェ増倍層 4となる。 さらに図 3の B— B'断面における電界強度分布で示されるように、その中でも前記内 部領域 110直下の受光領域中央部が最も高い領域となり、周辺部にいく程電界強度 は小さくなる。また図 3の C C'断面における電界強度分布で示されるように、前記 内部領域 110の周辺部の電界強度は中央部よりも高くなる力 図 2の B— B'断面に おける電界強度分布と比較するとァバランシ 増倍層 4にかかる電界強度よりは低い ため、エッジブレークダウンとして知られる周辺部での電流増幅およびトンネルブレー クダウンとして知られる電流発生を抑えることができ、アバランシェフオトダイオードとし て機會させることができる。
[0015] したがって、本実施の形態によるアバランシェフオトダイオードは、エッジブレークダ ゥンを抑制するガードリングと呼ばれる構造を設ける必要がなぐ簡易に低暗電流で 高信頼性を有するアバランシェフオトダイオードを実現することができる。
[0016] なお本実施の形態では、電界緩和層 5を p型 InPとした例を示した力 AlInAsとし てもよい。状況により例えばアバランシヱ増倍層 4を適度に p型化し、電界緩和層 5を 省略することもできる。また内部領域 110と p電極 14とを電気的に接続させるためコン タクト層 9を設けた例を示した力 内部領域 110と p電極 14とを直接接触させてもよい [0017] また、窓層 8と光吸収層 6との間に、 0. 02〜0. 2 μ m程度の i型 GalnAsPや AlGal nAsなどの遷移層 7 (図示せず)を設ければ、価電子帯の不連続量が小さくなり、光 吸収層 6よりホールが流れやすくなる（ここではホール遷移層として働く）。したがって ヘテロ界面でのホールのパイルアップを防ぐことができ、より高速な光応答を実現で きる。
[0018] また、本実施の形態における溝 10の形成方法としては、 InP系半導体層を除去す るために、例えば反応性イオンエッチング、塩酸 Zリン酸混合溶液などの塩酸系溶液 による湿式エッチングを用いることができる。また、 GalnAs系半導体層や AlInAs系 半導体層を除去するために、例えばクェン酸や酒石酸などの有機酸と過酸ィ匕水素 水とを混合させた有機酸溶液、硫酸と過酸化水素水とを混合させた硫酸溶液を用い ることがでさる。
[0019] 実施の形態 2.
図 4は、本発明の実施の形態 2によるアバランシェフオトダイオードを示す概略構造 を示す断面図である。本実施の形態では、上記実施の形態 1で示したアバランシェフ オトダイオードにおいて、光吸収層 6と第 2の半導体層 8との間に、光吸収層 6よりバン ドギャップの大きい 0. 03 m程度の i型 InPからなる第 3の半導体層 15を設け、前記 第 3の半導体層 15を残して溝 10を形成した。
本実施の形態によれば、外部に露出する溝 10の底部を光吸収層 6よりバンドギヤッ プが大きい層とできるので、溝 10の底部での表面劣化の抑制、暗電流特性低下の 抑制、寿命向上を図ることができる。また、受光領域周辺部において局所的に電界 強度の高い領域を、光吸収層 6ではなぐバンドギャップの大きい層とできるので、よ りエッジブレークダウンとして知られる周辺部での電流増幅およびトンネルブレークダ ゥンとして知られる電流発生を抑えることができる。
[0020] なお、本実施の形態では、第 3の半導体層 15として i型 InPを用いた例を示したが、 i型 AlInAs、 i型 AlGalnAsなどを用いてもよい。窓層 8と組成の異なる材料とすれば 、エッチング速度が異なることを利用して選択的にエッチングができるため、所望の深 さに溝 10を精度よく形成することができる。この場合ホール遷移層を兼ねることもでき る。
また、本実施の形態では、第 3の半導体層 15として i型を用いた例を示したが、光吸 収層 6よりバンドギャップが大きぐかつ第 2導電型でなければよいので、半絶縁性と してちよい。
また、本実施の形態では、第 3の半導体層 15を一層とした例を示したが、複数層と してちよい。
[0021] 実施の形態 3.
図 5は、本発明の実施の形態 3によるアバランシェフオトダイオードを示す概略構造 を示す断面図である。本実施の形態では、上記実施の形態 1で示したアバランシェフ オトダイオードにおいて、溝 10で分離された内部領域 110の外周にさらに外堀 26を 設け、光吸収層 6まで除去して、例えば径 100 m程度の円形領域を残し、側面 25 を形成した。
[0022] 本実施の形態におけるアバランシェフオトダイオードは、溝 10が形成されているの で、内部領域 110の直下に空乏化領域 11が形成される。暗電流は主に光吸収層 6 力 発生し、空乏化領域 11および素子側面を経路として流れるため、空乏化領域 11 を囲む光吸収層 6の外周に外堀 26が設けられることにより、暗電流の経路を塞ぐこと ができるため、暗電流を低減することができる。なお空乏化領域 11の拡がりを考慮す れば、内部領域 110の外側から側面 25までの距離（図 4中 W1)は、 nmオーダでもよ いが、大きい程長期的に特性を維持できるため、例えば 以上、好ましくは 10 m以上、より好ましくは 30 μ m以上がよい。
[0023] 一方、外堀 26の内部の光吸収層 6の幅（図 4中 W2)、あるいは径を小さくすると、前 記側面 25の電界強度が高くなり長期信頼性も低下するため、外堀 26の形成により 残す光吸収層 6の幅、あるいは径は、 50 m以上 200 m以下程度とするのが好ま しい。また、前記光吸収層 6の形状は特に限定するものではなぐ円形状、楕円形状 に残してもよぐ四角形状、五角形などの多角形状にしてもよい。前記多角形状とす る場合には、角部に丸みを設けると前記角部での電界集中を防ぐことができ好ましい 。また、複数の外堀 26を設ければ、内側の外堀 26において暗電流発生を抑制し、外 側の外堀（図示せず）において素子端からのキズ、欠けを止めることができ、物理的 な損傷を防ぐことができる。
[0024] 外堀 26の形成方法は、上述の溝 10の形成方法と同様にすればよい。 InP系材料 を選択的にエッチングする場合は、塩酸 Zリン酸混合溶液などの塩酸系溶液を用い ることができ、 AlGalnAs系材料や GalnAsP系材料を選択的にエッチングする場合 は、有機酸 (タエン酸、酒石酸など) Z過酸ィ匕水素水混合溶液などの有機酸系溶液、 硫酸系溶液を用いることができる。これらに選択エッチング性の小さい HBrZ過酸ィ匕 水素水や BrZメタノールなどの Br系溶液などを適宜組み合わせれば所望の除去が 達成できる。
[0025] また、 SiNx、 SiOxなどの誘電体やポリイミドなどの有機材料により、側面 25に保護 膜 12 (図示せず)を設けてもよい。前記保護膜 12を設けることにより、酸化や水分吸 収を防止できる、さらに暗電流発生抑制の効果、長期信頼性を得ることができる。 また、溝 10の側壁、外堀 26の側壁の少なくともいずれかに MO— CVDなどにより、 半導体結晶を再成長させ保護膜 12としてもよい。この場合保護膜 12とする半導体結 晶としては、導電性の低 ヽ i型ある ヽは半絶縁性でバンドギャップの大き 、ものがよく 、例えば InP、 AlInAsなどがよい。保護膜 12を半導体結晶とすることにより、誘電体 に比し、界面での劣化を抑えることができる。
[0026] 本実施の形態では電界緩和層 5に達するまで外堀 26を形成する例を示したが、ァ ノランシヱ増倍層 4より深 、層まで除去してもよ!/ヽ。
本実施の形態では窓層 8と光吸収層 6とを接合させた例を示したが、窓層 8と光吸 収層 6との間に遷移層 7 (図示せず)ある!/ヽはエッチングストッパ層 3 (図示せず)を設 けてもよい。
[0027] なお、側面 25を基板 1に対し垂直に設ける例を示したが、台形など他の形としても よい。光吸収層 6と電界緩和層 5に段差を設けることにより、暗電流は流れにくくなる ため、部分的に除去してもよい。
[0028] また、特に電界緩和層 5を設ける必要がな 、場合は、前記電界緩和層 5を省略し、 その下のアバランシヱ倍増層 4と光吸収層 6とに段差を設ければよい。
[0029] 実施の形態 4.
図 6は本発明の実施の形態 4によるアバランシェフオトダイオードの概略構造を示す 断面図、図 7は上面図である。本実施の形態では、上記実施の形態 1と同様にして複 数の半導体層を形成するが、基板 1上に形成する第 1の半導体層 2として、キャリア 濃度 0. l〜2 X 1019cm_3程度の InPや AlInAsなどの n型低屈折率層と、 GaInAs、 GaInAsP、 AlGalnAsなどの高屈折率層とをペアとし、 8〜20ペア積層して、 1Z4 波長分布ブラッグ多層反射層 23、および n型 InPあるいは AlInAsよりなる位相調整 層 24を積層した層を用いた。ここで、位相調整層 24は、光吸収層 6と多層反射層 23 との間の光の位相を調整し、光吸収層 6を透過した光の多層反射層 23における反射 率を高める。
[0030] また、第 2の半導体層（窓層） 8として、厚さ 0. 1〜0. 3 μ m程度、キャリア濃度 0. 1 〜2 X 1019cm_3程度の p型 AlInAsの第 1の窓層 81、および厚さ 0. 4〜1. 0 m程 度の p型 InPを第 2の窓層 82の 2層で構成した。
上記第 1の窓層 81と第 2の窓層 82とには 2 /z m程度の幅の違いを設け、第 1の窓 層 81を幅広にしている。
[0031] また、光吸収層 6と第 1の窓層 81との間に、ホール遷移層 7として、 i型 GalnAsPあ るいは AlGalnAsを順次バンドギャップエネルギーを大きくして、 0. 03 m程度ずつ 3〜9層積層した。
エッチングストッパ層 3として、 i型 InP層を 0. 01〜0. 05 m設けた。
[0032] さらに、内部領域 110と外部領域 111を分離する溝 10を設け、前記溝 10により、第 1の窓層 81と第 2の窓層 82とで片側 2 m程度の幅の差がつくように形成した。さら に外部領域 111の一部を多層反射層 23まで除去して、側面 25を形成するための外 堀 26を設け、側面 25から電界緩和層 5が 5 m程度張り出すようにした。
[0033] さらに、素子表面には、保護膜 12が設けられている。
[0034] ここで、図 6および図 7中の Wl、すなわち内部領域 110の外側から側面 25までの 距離は、 80 μ m程度、 W2、すなわち外堀 26の内部の光吸収層 6の幅は、 200 μ m 程度とした。
[0035] 本実施の形態では、第 1の半導体層 2として、 1Z4波長分布ブラッグ多層反射層 2 3、および位相調整層 24を積層した層を用いているので、光吸収層 6において吸収 されずに透過した光を再度光吸収層 6へ向けて反射させることができる。したがって、 光吸収層 6での光吸収量をより高めることができ、アバランシェフオトダイオードの光 感度を高めることが可能となる。
[0036] また、光吸収層 6と第 1の窓層 81との間に、遷移層 7を設けているので、光吸収層 6 と第 1の窓層 81との間の価電子帯の不連続量は小さくなり、ヘテロ界面でのホール のパイルアップを防ぐことができ、低増倍率から高速な光応答を実現できる。
また、光吸収層 6と第 1の窓層 81との間に、エッチングストッパ層 3を設けているので
、溝 10によって第 1の窓層 81を確実にエッチングできる。
[0037] 窓層 8を、移動度の小さい第 1の窓層 81 (下部）と、移動度の高い第 2の窓層 82 (上 部）で形成しているので、第 2の窓層 82を薄くできるため、移動度の小さい窓層のみ 設けた場合より、抵抗を低くすることができる。
さらに第 1の窓層 81を第 2の窓層 82より幅広にすることにより、内部領域 110にお いて、第 2の窓層 82の外周部の抵抗を中央部より大きくできるため、外周部にトンネ ル喑電流が流れることを抑制できる。ブレークダウンも防止できる。
[0038] また、外堀 26によって光吸収層 6を除去しているので、外堀 26に囲まれた外部領 域 111にお 、て、光吸収層 6より生じる発生電流が側面 25を経路としてアバランシェ 増倍層 4を経由して多層反射層 23や位相調整層 24に流れることを抑制できるので 暗電流を低減できる。
[0039] また、溝 10に段を設けたので、素子上面に設けた保護膜 12や p電極 14の溝側壁 における途切れを防止でき、信頼性を向上できる。
同様に、外堀 26に段を設けたので、暗電流経路を遮断できるとともに、保護膜 12 の外堀の側壁における途切れを防止でき、信頼性を向上できる。
[0040] さらに、外堀 26を外部領域 111の一部に設けて側面 25を形成し、かつ最外領域を 残すようにしたので、暗電流を抑制できるとともに、素子の強度も確保できる。
[0041] 図 8は、本実施の形態によるアバランシェフオトダイオードについて、電流および増 倍率 Mと逆ノィァス電圧の関係を示した特性図である。図中破線は、溝 10を設け、 外堀 26を設けず単に劈開して素子分離したアバランシェフオトダイオードの暗電流 特性である。逆ノィァス電圧に依存しない暗電流（図中 Idark)は、光吸収層 6からの 発生暗電流であり、単に劈開させたのみの構成では前記発生暗電流が劈開面を経 由して流れるため、暗電流は 10_7Aレベル（図中 Idark破線）となる。これに比較し、 本実施の形態のアバランシェフオトダイオードでは光吸収層 6からの発生暗電流経路 を遮断できるため、暗電流を 10_8Aレベル（図中 Idark実線)まで低減できることがわ かる。また、 50倍以上の高い増倍率が得られた。
[0042] なお、本実施の形態において、溝 10に段を設け、第 1の窓層 81を第 2の窓層 82よ り幅広にした例、および外堀 26に段を設けた例を示した力 これらのいずれも暗電流 を低減できる効果があるため、これらの 、ずれかのみを用いてもよ!、。
[0043] また、本実施の形態において、第 1の半導体層 2として多層反射層 23および位相 調整層 24を積層した例、光吸収層 6と第 1の窓層 81との間に、遷移層 7を設けた例、 光吸収層 6と第 1の窓層 81との間に、エッチングストッパ層 3を設けた例を示したが、 これらのいずれもアバランシェフオトダイオードの特性を向上できる効果を有するため 、これらのいずれかのみ、あるいは組合せの構成を用いればよい。
[0044] 第 1の半導体層 2として多層反射層 23および位相調整層 24を積層した例を示した 1S 基板 1の一部を第 1の半導体層 2としてもよぐ他の層を追加してもよい。
[0045] なお、本実施の形態では、遷移層 7をホール遷移層およびエッチングストッパ層 3を i型とした例を示した力 半絶縁型、あるいはキャリア濃度が 5 X 1015cm_3以下の低 V、導電型 (好ましくは n型）としてもよ 、。
[0046] また、エッチングストッパ層 3を InP、これと接する第 1の窓層 81を AlInAsとしたが、 選択的にエッチングを実施できる組合せであれば他の材料を用いてもょ ヽ。例えば、 エッチングストッパ層 3を AlInAsとし、第 1の窓層 81を InPとしてもよい。四元系半導 体を用いてもよい。
また、第 1の窓層 81と光吸収層 6との間に、光吸収層 6よりバンドギャップの大きい 第 3の半導体層 15を設けてもよい。
[0047] また、第 1の窓層 81を第 2の窓層 82より幅広に構成した力 同じ幅としてもよい。
また、溝 10により、外部領域 111の第 2の半導体層 8を全て除去してもよい。
また、外堀 26に段を設けた例を示したが、ストレートな形状としてもよい。さらに外周 の外部領域 111に第 2の外堀を設けてもょ 、。素子取扱いによって生じやす 、劈開 面側からの物理的損傷を上記第 2の外堀によって止めることができる。 [0048] また、外堀 26を劈開面 27まで延長させてもよい。
[0049] また、外堀 26は、多層反射層 23あるいは位相調整層 24 (第 1の半導体層 2)に至る まで形成するのがよい。外堀 26の底部を n型 InP層上にすると、この部分に n電極 13 を設けることができ、 p電極 14と n電極 13とを同一面側とできるため、プロセスが簡略 化できて好ましい。 n型 GalnAs層上にあればコンタクト抵抗が小さくなるため、さらに 好ましい。
[0050] 実施の形態 5.
図 9は本発明の実施の形態 5によるアバランシェフオトダイオードの概略構造を示す 断面図である。本実施の形態では，基板 1に n型、あるいは Feドープした光透過性に 優れた半絶縁性基板を用い、光 28を基板 1側より入射させる。半導体層の積層方法 としては、例えば半絶縁性 InP基板 1上に、第 1の半導体層 2としてキャリア濃度 0. 1 〜2 X 1019cm_3の n型 InPあるいは AlInAsを厚み 0. 1〜1. 5 m、アバランシェ増 倍層 4として i型 AlInAsを 0. 15〜0. 4 m、電界緩和層 5としてキャリア濃度 0. 3〜 1 X 1018cm_3の p型 InPあるいは AlInAsを 0. 03〜0. 1 μ mに、光吸収層 6としてキ ャリア濃度 5 X 1015cm_3以下の GalnAsを 1〜2. 5 m積層する。さらに、遷移層 7と して順次バンドギャップエネルギーを大きくした i型 GalnAsPあるいは AlGalnAsを 0 . 01〜0. 03 111/層で3〜9層積層し、エッチングストッパ層 3として i型 InPを 0. 01 〜0. 05 ^ m,第 2の半導体層 8 (キャップ層として作用する）として 0. l〜2 X 1019c m_3の p型 AlInAs (第 1のキャップ層 83)、および InP (第 2のキャップ層 84)を 0. 3〜 1. 0 m、コンタクト層 9として p型 GalnAsを 0. 1〜0. 5 mに順次成長させた。 次に溝 10を形成し、内部領域 110のコンタクト層 9を円形に残して除去し、外堀 26 を、深さ方向において第 1の半導体層 2にいたるまで (n型 InPがあらわれるまで除去 するのが好ましい）、幅方向において劈開面 27まで達するように形成した。
さらに SiNxにより保護膜 12を形成し、外堀 26の底部の第 1の半導体層 2上の保護 膜 12を除いた部分に n電極 13を、コンタ外層 9上の保護膜 12を除いた部分に円形 p電極 14を形成した。さらに基板 1において、半導体層を積層した面と逆の面を研摩 、エッチングして、 SiNxにより反射防止膜 21を形成し、シンター処理を行った。さら にウェハ状の基板 1を劈開分離して、劈開面 27を有する 300 m角程度の素子とし た。
[0051] 本実施の形態のアバランシェフオトダイオードは、上述のように構成したので、基板 1側より光 28を入射させ、光吸収層 6を透過した光を p電極 14によって反射させ，再 度光吸収層 6によって吸収することができる。また n電極 13と p電極 14を基板 1に対し 同一面側に設けたので、フリップチップ実装が可能である。本実施の形態による裏面 入射型では、上記実施の形態 1〜3の表面入射型に比し、内部領域 110の面積が小 さくできるため素子容量を低減でき高速動作が可能となる。さらに、電極 14の反射を 利用できるため、多層反射層 23を設けなくても良好な感度が得られる。
[0052] なお、本実施の形態では、途切れを防止して保護膜 12の形成ができるように、溝 1 0と外堀 26を連続して形成する例を示したが、上記実施の形態 1〜4に示す、溝 10 のみの構成、あるいは溝 10と外堀 26とを連続させずに設ける構成として、同様に裏 面入射型を作製することもできる。
[0053] 実施の形態 6.
図 10は、本発明の実施の形態 6によるアバランシェフオトダイオードの概略構成を 示す断面図である。本実施の形態では、上記実施の形態 5と同様にして複数の半導 体層を形成するが、溝 10に連続させて外堀 26を形成し、さらにその外周の外部領域 111をエッチングストッパ層 3まで除去し、 n電極 13を外堀 26の内部、およびエツチン ダストツバ層 3上の保護膜 12上に設けた。
この構成によれば n電極 13を保護膜 12上に設けられるので、 n電極 13の密着性が 向上し、剥がれを抑制できる。また，内部領域 110が突出した形にならないので、内 部領域 110への物理的な接触による損傷を防止できる。また、基板 1を研削する場合 、基板 1の反対面に他の基板に貼り付ける場合などにおいて、基板 1の反対面にか 力る圧力を分散できるため、強度が向上し、損傷を防止できる。
[0054] 実施の形態 7.
図 11は、本発明の実施の形態 7によるアバランシェフオトダイオードの概略構成を 示す斜視図である。本実施の形態では，光 28を側面より入射させる。各半導体層の 積層方法としては、上記実施の形態 4と同様であるが、溝 10により、内部領域 110を 矩形状に残し、エッチングストツバ層 3まで除去する。さらに外堀 26により外部領域 1 11のうち、上記矩形状に残した内部領域 110を取り囲むように矩形状に、第 1の半導 体層 2の上部まで除去し、クラッドを形成した。次に内部領域 110の窓層 8上にコンタ タト層 9を設け、該コンタクト層 9上力も溝 10の壁部を経由してエッチングストッパ層 3 上部の保護膜 12上に p電極 14を形成する。光入射面は、内部領域 110の側壁であ り、溝 10および外堀 26が連続して、深さ方向は第 2の半導体層まで (好ましくは n型 I nPが現れるまで）、幅方向は劈開面 27まで除去されている。次に、上記第 1の半導 体層 2の上部の保護膜 12上に n電極 13を設け、さらに金属部材により素子をマウント した（図示せず)。
[0055] 本実施の形態のアバランシェフオトダイオードは、上述のように構成したので、光吸 収層 6をコアとする導波路構造とすることができる。内部領域 110の側壁力も光 28を 入射させると、導波伝播していく間に光を吸収するので光吸収層 6を薄くでき、また p n接合面積を小さくできる。したがって、電子やホールの走行時間を短くでき、容量を 低減できるので光信号に対し高速高速動作が可能となる。
[0056] なお、本実施の形態ではストリップ装荷型導波路とした例を示したが、スラブ型導波 路としてもよく、埋め込み導波路型構造としてもよい。さらに、結晶構成として第 1の半 導体層 2と増倍層 4との間あるいは光吸収層 6上に、上下あるいはいずれか一方にだ けでもクラッド層を設け、光閉じ込めを強めるようにしてもよい。
[0057] なお、上記実施の形態 1〜7において、第 1導電型として n型を、第 2導電型として p 型を、第 1電極として n電極を、第 2電極として p電極を用いた例を示したが、第 1導電 型として p型を、第 2導電型として n型を、第 1電極として p電極を、第 2電極として n電 極を用いてもよい。

Claims

請求の範囲
[1] 第 1電極と、これに電気的に接続された第 1導電型からなる第 1の半導体層を具備 する基板とを備え、前記基板には、少なくともァバランシ 増倍層と、光吸収層と、前 記光吸収層よりバンドギャップの大きい第 2導電型力 なる第 2の半導体層とが積層 され、前記第 2の半導体層に形成された溝によって内部領域と外部領域とに分離さ れ、前記内部領域は、第 2電極に電気的に接続されていることを特徴とするアバラン シェフオトダイオード。
[2] 光吸収層と、第 2の半導体層との間には、前記光吸収層よりバンドギャップの大きい 第 3の半導体層を備え、前記第 3の半導体層を残して溝を形成することを特徴とする 請求項 1に記載のアバランシェフオトダイオード。
[3] 外部領域には、内部領域および溝を囲むように外堀が設けられ、前記外堀により少 なくとも光吸収層が除去され、側面を形成していることを特徴とする請求項 1に記載の アバランシェフオトダイオード。
[4] 外堀は基板の劈開面まで達して 、ることを特徴とする請求項 3に記載のアバランシ エフオトダイオード。
[5] 外堀と溝は連続して形成されて 、ることを特徴とする請求項 3に記載のアバランシェ フォトダイオード。
[6] 内部領域における第 2の半導体層は、複数の層からなり、前記複数の層の幅は基 板側が大き ヽことを特徴とする請求項 1に記載のアバランシェフオトダイオード。
[7] 内部領域における第 2の半導体層は、複数の層からなり、前記複数の層の移動度 は、基板側が低 ヽことを特徴とする請求項 1に記載のアバランシェフオトダイオード。
[8] 光入射部が、基板の表面である表面入射型、基板の裏面である裏面入射型、溝あ るいは外堀により形成された側壁である側面入射型の ヽずれかであることを特徴とす る請求項 1に記載のアバランシェフオトダイオード。
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