JP2002324911A - アバランシェホトダイオード及びその製造方法 - Google Patents
アバランシェホトダイオード及びその製造方法Info
- Publication number
- JP2002324911A JP2002324911A JP2001176738A JP2001176738A JP2002324911A JP 2002324911 A JP2002324911 A JP 2002324911A JP 2001176738 A JP2001176738 A JP 2001176738A JP 2001176738 A JP2001176738 A JP 2001176738A JP 2002324911 A JP2002324911 A JP 2002324911A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- mesa
- electric field
- avalanche photodiode
- shaped portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 230000005684 electric field Effects 0.000 claims abstract description 127
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 239000004065 semiconductor Substances 0.000 claims abstract description 41
- 230000031700 light absorption Effects 0.000 claims abstract description 13
- 239000000969 carrier Substances 0.000 claims abstract description 10
- 230000002093 peripheral effect Effects 0.000 claims description 63
- 239000010408 film Substances 0.000 claims description 51
- 239000013078 crystal Substances 0.000 claims description 38
- 238000000034 method Methods 0.000 claims description 31
- 230000001681 protective effect Effects 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 17
- 239000012212 insulator Substances 0.000 claims description 6
- 239000010409 thin film Substances 0.000 claims description 6
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 27
- 230000003287 optical effect Effects 0.000 description 18
- 229910004298 SiO 2 Inorganic materials 0.000 description 15
- 230000015556 catabolic process Effects 0.000 description 14
- 238000012360 testing method Methods 0.000 description 11
- 238000009826 distribution Methods 0.000 description 10
- 238000010521 absorption reaction Methods 0.000 description 9
- 238000012937 correction Methods 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 238000001451 molecular beam epitaxy Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000011160 research Methods 0.000 description 4
- 238000000927 vapour-phase epitaxy Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 230000035945 sensitivity Effects 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- VEXZGXHMUGYJMC-UHFFFAOYSA-M Chloride anion Chemical compound [Cl-] VEXZGXHMUGYJMC-UHFFFAOYSA-M 0.000 description 1
- 240000002329 Inga feuillei Species 0.000 description 1
- 241001538234 Nala Species 0.000 description 1
- 240000004050 Pentaglottis sempervirens Species 0.000 description 1
- 235000004522 Pentaglottis sempervirens Nutrition 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
- H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
- H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
- H01L31/107—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier working in avalanche mode, e.g. avalanche photodiodes
- H01L31/1075—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier working in avalanche mode, e.g. avalanche photodiodes in which the active layers, e.g. absorption or multiplication layers, form an heterostructure, e.g. SAM structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/02—Details
- H01L31/0216—Coatings
- H01L31/02161—Coatings for devices characterised by at least one potential jump barrier or surface barrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
- H01L31/0352—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their shape or by the shapes, relative sizes or disposition of the semiconductor regions
- H01L31/035272—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their shape or by the shapes, relative sizes or disposition of the semiconductor regions characterised by at least one potential jump barrier or surface barrier
- H01L31/035281—Shape of the body
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Light Receiving Elements (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】
【目的】暗電流を低く抑えることができる新規の構造を
採用した信頼性の高いメサ型のアバランシェホトダイオ
ード及びその製造方法を提供すること。 【解決手段】光を吸収してキャリアを発生する光吸収層
と、発生したキャリアを増倍する増倍層と、光吸収層と
増倍層の間に挿入された電界調整層とを有し、増倍層の
少なくとも一部と電界調整層の一部を含む第一のメサ
（台地）が基板上に形成され、更に電界調整層の他の一
部と光吸収層を含む第二のメサが第一のメサ上に形成さ
れる。第一のメサの頂部の面積は、第二のメサの底部の
面積よりも大きく、第一のメサの頂部の第二のメサに覆
われない面と第二のメサの側面に半導体層が形成され
る。
採用した信頼性の高いメサ型のアバランシェホトダイオ
ード及びその製造方法を提供すること。 【解決手段】光を吸収してキャリアを発生する光吸収層
と、発生したキャリアを増倍する増倍層と、光吸収層と
増倍層の間に挿入された電界調整層とを有し、増倍層の
少なくとも一部と電界調整層の一部を含む第一のメサ
（台地）が基板上に形成され、更に電界調整層の他の一
部と光吸収層を含む第二のメサが第一のメサ上に形成さ
れる。第一のメサの頂部の面積は、第二のメサの底部の
面積よりも大きく、第一のメサの頂部の第二のメサに覆
われない面と第二のメサの側面に半導体層が形成され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体を用いた受
光素子に係り、特に暗電流が低く、信頼性の高いメサ型
のアバランシェホトダイオードに関する。
光素子に係り、特に暗電流が低く、信頼性の高いメサ型
のアバランシェホトダイオードに関する。
【０００２】
【従来の技術】光通信等で使用するアバランシェホトダ
イオードは、光電変換を行なう光吸収領域に加え、光電
変換されたキャリアをアバランシェ（雪崩）増倍させる
層を設けることによって受光感度を高めた半導体受光素
子であり、暗電流が低くかつ高い信頼性を有することが
不可欠である。
イオードは、光電変換を行なう光吸収領域に加え、光電
変換されたキャリアをアバランシェ（雪崩）増倍させる
層を設けることによって受光感度を高めた半導体受光素
子であり、暗電流が低くかつ高い信頼性を有することが
不可欠である。
【０００３】半導体受光素子は、多くは化合物半導体に
よって形成され、その構造からプレーナ型とメサ型に大
別することができる。メサ型は、基板上にメサ（台地）
が形成され、同メサ中にｐｎ接合を含んだ構造のダイオ
ードである。メサ型は、製造工程が簡単であるが信頼性
が低く、暗電流が高い欠点があった。その理由は、メサ
側面に現れるｐｎ接合が電界強度の高い状態である上
に、元来、接合の周辺部(エッジ)には電界が集中しやす
いこと、露出面に形成された準位や欠陥によってミクロ
な漏れ電流経路ができやすいことによる。
よって形成され、その構造からプレーナ型とメサ型に大
別することができる。メサ型は、基板上にメサ（台地）
が形成され、同メサ中にｐｎ接合を含んだ構造のダイオ
ードである。メサ型は、製造工程が簡単であるが信頼性
が低く、暗電流が高い欠点があった。その理由は、メサ
側面に現れるｐｎ接合が電界強度の高い状態である上
に、元来、接合の周辺部(エッジ)には電界が集中しやす
いこと、露出面に形成された準位や欠陥によってミクロ
な漏れ電流経路ができやすいことによる。
【０００４】他方、プレーナ型は、電界強度の高いｐｎ
接合の領域が結晶内部に形成され、表面に現れる部分は
電界強度が低くなる様に工夫されているため、信頼性、
暗電流の点で優れている。しかし、製造工程が複雑であ
り、素子構造によっては製造困難となる欠点があって実
用性に乏しい。
接合の領域が結晶内部に形成され、表面に現れる部分は
電界強度が低くなる様に工夫されているため、信頼性、
暗電流の点で優れている。しかし、製造工程が複雑であ
り、素子構造によっては製造困難となる欠点があって実
用性に乏しい。
【０００５】メサ型半導体受光素子における上記欠点を
軽減する方法として、例えば、メサ側面を埋め込み層で
覆う構造が特開平６−２３２４４２号公報によって開示
されている。その技術を図１０を用いて説明する。基板
８１上に結晶成長した層８２〜８８にメサを形成した
後、メサの側面９０及び外周面９1に高抵抗半導体の埋
め込み層８９を成長する工程が採用される。層８３と層
８４の間の境界にｐｎ接合面が形成される。その他、電
極９２，９３及び反射防止膜９４が形成される。
軽減する方法として、例えば、メサ側面を埋め込み層で
覆う構造が特開平６−２３２４４２号公報によって開示
されている。その技術を図１０を用いて説明する。基板
８１上に結晶成長した層８２〜８８にメサを形成した
後、メサの側面９０及び外周面９1に高抵抗半導体の埋
め込み層８９を成長する工程が採用される。層８３と層
８４の間の境界にｐｎ接合面が形成される。その他、電
極９２，９３及び反射防止膜９４が形成される。
【０００６】この構造では、メサ側面９０が埋め込み層
８９で覆われるため、埋め込み層８９が無い場合に比べ
て表面準位や表面欠陥に起因する漏れ電流が減少する。
８９で覆われるため、埋め込み層８９が無い場合に比べ
て表面準位や表面欠陥に起因する漏れ電流が減少する。
【０００７】
【発明が解決しようとする課題】しかし、上記構造で
は、メサ側面９０に現れるｐｎ接合周辺の電界強度が高
いままのため、実用に供するに十分な低暗電流、高信頼
性を得ることができなかった。特にアバランシェホトダ
イオードのように、電界強度が高いｐｎ接合を有する素
子では、接合周辺で降伏(エッジ降伏)が起き、増倍率が
低く、均一性が悪くなる等の傾向を避けることができな
い。
は、メサ側面９０に現れるｐｎ接合周辺の電界強度が高
いままのため、実用に供するに十分な低暗電流、高信頼
性を得ることができなかった。特にアバランシェホトダ
イオードのように、電界強度が高いｐｎ接合を有する素
子では、接合周辺で降伏(エッジ降伏)が起き、増倍率が
低く、均一性が悪くなる等の傾向を避けることができな
い。
【０００８】本発明の目的は、暗電流を低く抑えること
ができる新規の構造を採用した信頼性の高いメサ型のア
バランシェホトダイオード及びその製造方法を提供する
ことにある。
ができる新規の構造を採用した信頼性の高いメサ型のア
バランシェホトダイオード及びその製造方法を提供する
ことにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
の本発明のアバランシェホトダイオードは、光を吸収し
てキャリアを発生する光吸収層と、発生したキャリアを
増倍する増倍層と、該光吸収層と該増倍層の間に挿入さ
れた電界調整層とを有し、増倍層の少なくとも一部と電
界調整層の一部を含む第一のメサ（台地）が基板上に形
成され、更に電界調整層の他の一部と光吸収層を含む第
二のメサが第一のメサ上に形成されており、第一のメサ
の頂部の面積は、第二のメサの底部の面積よりも大きい
ことを特徴とする。第一のメサの頂部の第二のメサに覆
われない面と該第二のメサの側面に半導体層が形成され
ていることを特徴とする。なお、以下では半導体層を埋
め込み層と称することとする。
の本発明のアバランシェホトダイオードは、光を吸収し
てキャリアを発生する光吸収層と、発生したキャリアを
増倍する増倍層と、該光吸収層と該増倍層の間に挿入さ
れた電界調整層とを有し、増倍層の少なくとも一部と電
界調整層の一部を含む第一のメサ（台地）が基板上に形
成され、更に電界調整層の他の一部と光吸収層を含む第
二のメサが第一のメサ上に形成されており、第一のメサ
の頂部の面積は、第二のメサの底部の面積よりも大きい
ことを特徴とする。第一のメサの頂部の第二のメサに覆
われない面と該第二のメサの側面に半導体層が形成され
ていることを特徴とする。なお、以下では半導体層を埋
め込み層と称することとする。
【００１０】更に、上記アバランシェホトダイオード
は、第一のメサに含まれる電界調整層の一部の厚さが第
一のメサと第二のメサに跨る電界調整層の厚さよりも小
さいことを付加的な特徴とする。
は、第一のメサに含まれる電界調整層の一部の厚さが第
一のメサと第二のメサに跨る電界調整層の厚さよりも小
さいことを付加的な特徴とする。
【００１１】また、上記アバランシェホトダイオード
は、第一のメサの頂部の第二のメサに覆われない面と該
第二のメサの側面に半導体層が形成されていることを付
加的な特徴とする。なお、以下では該半導体層の膜厚が
第二メサの高さ程度になるよう厚く形成される場合には
埋め込み層と称し、メサ表面を保護する目的で薄く形成
される場合には半導体保護膜と称することとする。この
保護膜は薄膜であることが好ましい。またそれは絶縁体
または半導体であることが望ましい。
は、第一のメサの頂部の第二のメサに覆われない面と該
第二のメサの側面に半導体層が形成されていることを付
加的な特徴とする。なお、以下では該半導体層の膜厚が
第二メサの高さ程度になるよう厚く形成される場合には
埋め込み層と称し、メサ表面を保護する目的で薄く形成
される場合には半導体保護膜と称することとする。この
保護膜は薄膜であることが好ましい。またそれは絶縁体
または半導体であることが望ましい。
【００１２】以上のような特徴を有する本発明のメサ型
アバランシェホトダイオードの一構造を図１に示す。後
で詳述するが、図１において、１はｎ型のＩｎＰ基板、
２はｎ型ＩｎＡｌＡｓのバッファ層、３はｎ型ＩｎＡｌ
Ａｓ／ＩｎＧａＡｓの増倍層、４はｐ型ＩｎＡｌＡｓの
電界調整層、５はｐ型ＩｎＧａＡｓの光吸収層、６はｐ
型ＩｎＡｌＡｓのキャップ層、７はｐ型ＩｎＧａＡｓの
コンタクト層である。
アバランシェホトダイオードの一構造を図１に示す。後
で詳述するが、図１において、１はｎ型のＩｎＰ基板、
２はｎ型ＩｎＡｌＡｓのバッファ層、３はｎ型ＩｎＡｌ
Ａｓ／ＩｎＧａＡｓの増倍層、４はｐ型ＩｎＡｌＡｓの
電界調整層、５はｐ型ＩｎＧａＡｓの光吸収層、６はｐ
型ＩｎＡｌＡｓのキャップ層、７はｐ型ＩｎＧａＡｓの
コンタクト層である。
【００１３】ｎ型の増倍層３とｐ型の電界調整層４の間
の境界にｐｎ接合面が形成される。そして、電界調整層
４の厚さの中間を境にして、その下方の各層により、ｐ
ｎ接合面を含む第一のメサ１８が形成され、上方の各層
によって第二のメサ１３が形成される。
の境界にｐｎ接合面が形成される。そして、電界調整層
４の厚さの中間を境にして、その下方の各層により、ｐ
ｎ接合面を含む第一のメサ１８が形成され、上方の各層
によって第二のメサ１３が形成される。
【００１４】メサ１８の頂部の面積は、メサ１３の底部
の面積よりも大きい。従って、メサ１８の頂部の面には
メサ１３の底部に覆われない面が形成される。以下、こ
の面を第二のメサの外周面（図１においては、記号１
５）ということとする。
の面積よりも大きい。従って、メサ１８の頂部の面には
メサ１３の底部に覆われない面が形成される。以下、こ
の面を第二のメサの外周面（図１においては、記号１
５）ということとする。
【００１５】メサ１３の側面１４と外周面１５に埋め込
み層８が形成される。埋め込み層８は、そのキャリア濃
度が光吸収層５と同程度かそれ以下に設定され、高抵抗
である。
み層８が形成される。埋め込み層８は、そのキャリア濃
度が光吸収層５と同程度かそれ以下に設定され、高抵抗
である。
【００１６】上記構造により、ｐｎ接合周辺の電界強度
を下げることができる。その原理を図２を用いて説明す
る。 アバランシェホトダイオードでは電界の設計が重
要である。図１の破線で示したメサ中央領域における増
倍層３、電界調整層４、吸収層５の電界強度分布は図２
の一点鎖線のようになる。即ち、増倍層３はアバランシ
ェ増倍を引き起こすために電界強度が高く、逆に吸収層
５はアバランシェ増倍を避けるために電界強度が低く設
定される。このような電界強度分布は、電界調整層４の
キャリア濃度を適当に調整することにより形成可能であ
る。なお、キャップ層６のキャリア濃度が吸収層５より
も大幅に高く設定されるので、電界は、吸収層５を越え
ては形成されない。
を下げることができる。その原理を図２を用いて説明す
る。 アバランシェホトダイオードでは電界の設計が重
要である。図１の破線で示したメサ中央領域における増
倍層３、電界調整層４、吸収層５の電界強度分布は図２
の一点鎖線のようになる。即ち、増倍層３はアバランシ
ェ増倍を引き起こすために電界強度が高く、逆に吸収層
５はアバランシェ増倍を避けるために電界強度が低く設
定される。このような電界強度分布は、電界調整層４の
キャリア濃度を適当に調整することにより形成可能であ
る。なお、キャップ層６のキャリア濃度が吸収層５より
も大幅に高く設定されるので、電界は、吸収層５を越え
ては形成されない。
【００１７】この状態では増倍層３の電界強度が非常に
高いため、そのまま素子表面に露出させると信頼性が劣
化する。本発明は、信頼性を確保するため、表面に露出
する増倍層３の電界強度を下げることに着目している。
高いため、そのまま素子表面に露出させると信頼性が劣
化する。本発明は、信頼性を確保するため、表面に露出
する増倍層３の電界強度を下げることに着目している。
【００１８】増倍層３の電界強度を変化させるには、電
界調整層４の濃度又は厚さを調整すればよい。具体的に
は、例えば電界調整層４の濃度を１／２にするか、濃度
はそのままで厚さを１／２にすれば、電界調整層４での
電界強度上昇はそれまでの１／２となり、結果的に増倍
層３の電界強度を低減することができる。
界調整層４の濃度又は厚さを調整すればよい。具体的に
は、例えば電界調整層４の濃度を１／２にするか、濃度
はそのままで厚さを１／２にすれば、電界調整層４での
電界強度上昇はそれまでの１／２となり、結果的に増倍
層３の電界強度を低減することができる。
【００１９】従って、図１の破線で示したメサ外周領
域、即ち、メサ１３の外周面１５となる部分の電界調整
層４の厚さを減少させ、かつその上にキャリア濃度の比
較的低い埋込層８を形成すれば、表面付近の電界強度分
布は、図２の実線で示すようになり、増倍層３の電界強
度を低減することが可能になる。
域、即ち、メサ１３の外周面１５となる部分の電界調整
層４の厚さを減少させ、かつその上にキャリア濃度の比
較的低い埋込層８を形成すれば、表面付近の電界強度分
布は、図２の実線で示すようになり、増倍層３の電界強
度を低減することが可能になる。
【００２０】なお、メサ外周部１５の部分の電界調整層
４の厚さをどの程度にするかは、素子の電界設計に応じ
て定めれば良く、上記に記述した１／２に限らないこと
は言うまでもない。また、メサ外周部１５の部分の電界
調整層４の厚さは、基板１の方向に増大する場合があ
る。このような場合も、その厚さを、メサ１３とメサ１
８に跨る電界調整層４の厚さ、即ちメサ中央領域におけ
る電界調整層４の厚さよりも小さくすることにより、同
様の効果を得ることができる。
４の厚さをどの程度にするかは、素子の電界設計に応じ
て定めれば良く、上記に記述した１／２に限らないこと
は言うまでもない。また、メサ外周部１５の部分の電界
調整層４の厚さは、基板１の方向に増大する場合があ
る。このような場合も、その厚さを、メサ１３とメサ１
８に跨る電界調整層４の厚さ、即ちメサ中央領域におけ
る電界調整層４の厚さよりも小さくすることにより、同
様の効果を得ることができる。
【００２１】また、メサ中央部の電界調整層の厚さがメ
サ外周部より厚くすれば、上記の効果は埋め込み層８が
ない場合にも有効であることを次に示す。図３は、本発
明の素子における電界分布の計算結果の一例である。こ
こでは、電界調整層２０４(ｐ型、不純物濃度７×１０
17ｃｍ-3)の厚さは、メサ部で０．０５μｍ、メサ外周
部で０．０３μｍである。図３上図に示した素子の中心
部であるメサ部における増倍層２０３、電界調整層２０
４、吸収層２０５の電界分布は下図の実線のようにな
る。すなわち、増倍層ではアバランシェ増倍が起きるた
めに電界を高く、逆に吸収層ではアバランシェ増倍やト
ンネル暗電流を避けるために電界を低くする必要があ
る。このような電界分布の最適化は、電界調整層のキャ
リア濃度を適切に設計することで可能である。また、図
３のメサ外周部における電界分布は下図の破線のように
なる。メサ部の電界分布（実線）に比べ低電界であるた
め、エッジ降伏が抑制でき暗電流が低減できる。これ
は、メサ外周部で吸収層がなく、メサ外周部での半導体
全体の膜厚がメサ部の半導体全体の膜厚よりも薄くなっ
ている２次元的な構造の効果に起因している。したがっ
て、メサ外周部の増倍層に加わる電圧が低減され、電界
が下がることになる。
サ外周部より厚くすれば、上記の効果は埋め込み層８が
ない場合にも有効であることを次に示す。図３は、本発
明の素子における電界分布の計算結果の一例である。こ
こでは、電界調整層２０４(ｐ型、不純物濃度７×１０
17ｃｍ-3)の厚さは、メサ部で０．０５μｍ、メサ外周
部で０．０３μｍである。図３上図に示した素子の中心
部であるメサ部における増倍層２０３、電界調整層２０
４、吸収層２０５の電界分布は下図の実線のようにな
る。すなわち、増倍層ではアバランシェ増倍が起きるた
めに電界を高く、逆に吸収層ではアバランシェ増倍やト
ンネル暗電流を避けるために電界を低くする必要があ
る。このような電界分布の最適化は、電界調整層のキャ
リア濃度を適切に設計することで可能である。また、図
３のメサ外周部における電界分布は下図の破線のように
なる。メサ部の電界分布（実線）に比べ低電界であるた
め、エッジ降伏が抑制でき暗電流が低減できる。これ
は、メサ外周部で吸収層がなく、メサ外周部での半導体
全体の膜厚がメサ部の半導体全体の膜厚よりも薄くなっ
ている２次元的な構造の効果に起因している。したがっ
て、メサ外周部の増倍層に加わる電圧が低減され、電界
が下がることになる。
【００２２】以上の方法で、表面付近の電界強度を下げ
ることにより、表面準位や表面欠陥に起因する漏れ電流
が減少し、暗電流を減少させると共に信頼性を高めるこ
とができる。
ることにより、表面準位や表面欠陥に起因する漏れ電流
が減少し、暗電流を減少させると共に信頼性を高めるこ
とができる。
【００２３】
【発明の実施の形態】以下、本発明に係るアバランシェ
ホトダイオード及びその製造方法を図面に示した実施例
による発明の実施の形態を参照して更に詳細に説明す
る。
ホトダイオード及びその製造方法を図面に示した実施例
による発明の実施の形態を参照して更に詳細に説明す
る。
【００２４】
【実施例】＜実施例１＞図１に本実施例のアバランシェ
ホトダイオードの断面構造を示す。各層の導電型、キャ
リア濃度及び厚さを括弧の中に記すと、図１において、
１はＩｎＰ基板（ｎ型、１×１０19ｃｍ-3）、２はＩｎ
ＡｌＡｓのバッファ層（ｎ型、２×１０ 18ｃｍ-3、０．
７μｍ）、３はＩｎＡｌＡｓ／ＩｎＧａＡｓの増倍層
（ｎ型、５×１０14ｃｍ-3、０．２μｍ）、４はＩｎＡ
ｌＡｓの電界調整層（ｐ型、７×１０17ｃｍ-3、０．０
２μｍ）、５はＩｎＧａＡｓの光吸収層（ｐ型、２×１
０15ｃｍ-3、１．２μｍ）、６はＩｎＡｌＡｓのキャッ
プ層（ｐ型、２×１０18ｃｍ -3、１μｍ）、７はＩｎＧ
ａＡｓのコンタクト層（ｐ型、５×１０19ｃｍ-3、０．
１μｍ）である。
ホトダイオードの断面構造を示す。各層の導電型、キャ
リア濃度及び厚さを括弧の中に記すと、図１において、
１はＩｎＰ基板（ｎ型、１×１０19ｃｍ-3）、２はＩｎ
ＡｌＡｓのバッファ層（ｎ型、２×１０ 18ｃｍ-3、０．
７μｍ）、３はＩｎＡｌＡｓ／ＩｎＧａＡｓの増倍層
（ｎ型、５×１０14ｃｍ-3、０．２μｍ）、４はＩｎＡ
ｌＡｓの電界調整層（ｐ型、７×１０17ｃｍ-3、０．０
２μｍ）、５はＩｎＧａＡｓの光吸収層（ｐ型、２×１
０15ｃｍ-3、１．２μｍ）、６はＩｎＡｌＡｓのキャッ
プ層（ｐ型、２×１０18ｃｍ -3、１μｍ）、７はＩｎＧ
ａＡｓのコンタクト層（ｐ型、５×１０19ｃｍ-3、０．
１μｍ）である。
【００２５】後で述べるように、上記各層になる各結晶
層を基板１の上面に形成してから、その結晶表面より電
界調整層４の途中までエッチングすることにより、第二
メサ１３が形成される。メサ１３の形状は、目的によっ
て円、楕円、矩形、ストライプ、分岐状など自由である
が、本実施例では円形である。図１において、１４及び
１５はメサ１３のそれぞれ側面及び外周面であり、外周
面１５は電界調整層４に形成されている。
層を基板１の上面に形成してから、その結晶表面より電
界調整層４の途中までエッチングすることにより、第二
メサ１３が形成される。メサ１３の形状は、目的によっ
て円、楕円、矩形、ストライプ、分岐状など自由である
が、本実施例では円形である。図１において、１４及び
１５はメサ１３のそれぞれ側面及び外周面であり、外周
面１５は電界調整層４に形成されている。
【００２６】８は埋め込み層であり、メサ１３の側面１
４及び外周面１５に形成される。埋め込み層８のキャリ
ア濃度は、光吸収層５と同程度以下が望ましく、本実施
例ではｐ型の１×１０14ｃｍ-3とした。埋め込み層８
は、メサ１３の外周面１５において光吸収層５より高い
位置に達する厚さを持つことが望ましく、本実施例では
厚さはキャップ層７に達する２．３１μｍの値を持つ。
４及び外周面１５に形成される。埋め込み層８のキャリ
ア濃度は、光吸収層５と同程度以下が望ましく、本実施
例ではｐ型の１×１０14ｃｍ-3とした。埋め込み層８
は、メサ１３の外周面１５において光吸収層５より高い
位置に達する厚さを持つことが望ましく、本実施例では
厚さはキャップ層７に達する２．３１μｍの値を持つ。
【００２７】第二メサ１８は、メサ１３の外側に適当な
幅の埋め込み層８を残し、ｐｎ接合面（増倍層３と電界
調整層４の境界）を越える深さにエッチングすることに
よって形成される。図１において、１６及び１７は、メ
サ１８のそれぞれ側面と外周面である。メサ１８の形状
は目的によって、円、楕円、矩形、ストライプ、分岐状
等、自由であるが、メサ１３を包含する大きさを持つ。
図１の実施例では、メサ１８は円形であり、メサ１３と
同心円である。
幅の埋め込み層８を残し、ｐｎ接合面（増倍層３と電界
調整層４の境界）を越える深さにエッチングすることに
よって形成される。図１において、１６及び１７は、メ
サ１８のそれぞれ側面と外周面である。メサ１８の形状
は目的によって、円、楕円、矩形、ストライプ、分岐状
等、自由であるが、メサ１３を包含する大きさを持つ。
図１の実施例では、メサ１８は円形であり、メサ１３と
同心円である。
【００２８】ｐｎ接合面は、メサ１８の側面１６に現れ
る。メサ１８の外周面１７は、ｐｎ接合面より深い位置
にあれば良く、本実施例では基板1に達する。また、メ
サ１８の側面１６及び埋め込み層８の表面に保護膜１１
が被着される。更に、コンタクト層７の表面に電極１
０、メサ１８の底面１７に電極９、基板１の裏側に反射
防止膜１２が設けられる。保護膜と反射防止膜の有無と
種類等、及び電極の種類と位置等は必要によって自由で
ある。
る。メサ１８の外周面１７は、ｐｎ接合面より深い位置
にあれば良く、本実施例では基板1に達する。また、メ
サ１８の側面１６及び埋め込み層８の表面に保護膜１１
が被着される。更に、コンタクト層７の表面に電極１
０、メサ１８の底面１７に電極９、基板１の裏側に反射
防止膜１２が設けられる。保護膜と反射防止膜の有無と
種類等、及び電極の種類と位置等は必要によって自由で
ある。
【００２９】上記のメサ型のアバランシェホトダイオー
ドの製造方法を図４，５を用いて説明する。まず、図４
ａに示すように、ＩｎＰ基板１の上に、上記の層２〜７
となる各結晶層（記号は層２〜７と同じ）をＭＢＥ（分
子線エピタキシ）法で成長させて多層結晶層とし、続い
て、結晶層７の表面に直径３５μｍのＳｉＯ2マスク１
００を形成した。各結晶層の組成、導電型、キャリア濃
度および厚さは上記の通りである。
ドの製造方法を図４，５を用いて説明する。まず、図４
ａに示すように、ＩｎＰ基板１の上に、上記の層２〜７
となる各結晶層（記号は層２〜７と同じ）をＭＢＥ（分
子線エピタキシ）法で成長させて多層結晶層とし、続い
て、結晶層７の表面に直径３５μｍのＳｉＯ2マスク１
００を形成した。各結晶層の組成、導電型、キャリア濃
度および厚さは上記の通りである。
【００３０】続いて、ウエットエッチング法により結晶
層４の途中までエッチング除去し、図４ｂの状態とし
た。ここ迄で、側面１４及び外周面１５のメサ１３が形
成される。外周面１５に結晶層４が現れている。
層４の途中までエッチング除去し、図４ｂの状態とし
た。ここ迄で、側面１４及び外周面１５のメサ１３が形
成される。外周面１５に結晶層４が現れている。
【００３１】以上の工程により、メサ外周領域の電界調
整層４の厚さが、メサ中央領域の電界調整層４の厚さよ
りも薄くなった。
整層４の厚さが、メサ中央領域の電界調整層４の厚さよ
りも薄くなった。
【００３２】次に、埋め込み層８となるＩｎＡｌＡｓ
（ｐ型、１×１０14ｃｍ-3）の結晶層８をＭＢＥ法で成
長させ、図４ｃのようにした。ここで、結晶層８は、メ
サ１３の外周面１５及び側面１４を覆い、メサ１３の外
周面１５で２．３１μｍの厚さに成長した。
（ｐ型、１×１０14ｃｍ-3）の結晶層８をＭＢＥ法で成
長させ、図４ｃのようにした。ここで、結晶層８は、メ
サ１３の外周面１５及び側面１４を覆い、メサ１３の外
周面１５で２．３１μｍの厚さに成長した。
【００３３】続いて、ＳｉＯ2マスク１００を除去し、
新たにマスク１００よりも径が大きいホトレジストマス
ク１０１を形成し、図５ａのようにする。ホトレジスト
マスク１０１は、直径４５μｍ、位置は図４ａのマスク
１００と同心である。
新たにマスク１００よりも径が大きいホトレジストマス
ク１０１を形成し、図５ａのようにする。ホトレジスト
マスク１０１は、直径４５μｍ、位置は図４ａのマスク
１００と同心である。
【００３４】次に、ウエットエッチング法にて基板1に
至るまでエッチングし、図５ｂのようにした。側面１６
及び外周面１７を持つメサ１８が形成される。
至るまでエッチングし、図５ｂのようにした。側面１６
及び外周面１７を持つメサ１８が形成される。
【００３５】最後に、図１に示すように、コンタクト層
７からメサ１８の外周面１７にかけて保護膜（ＳｉＮ／
ＳｉＯ2、厚さ０．１μｍ／０．３μｍ）１１を被着し
た。また、コンタクト層７及びメサ１８の外周面(基板
の露出面)１７に被着した保護膜１１を部分的に除去
し、電極（ＴｉＰｔＡｕ、厚さ１．５μｍ）９，１０を
形成し、基板１裏面(メサ１３，１８を形成した反対側
の面)には反射防止膜(ＳｉＮ、厚さ０．１２μｍ)１２
を被着してチップとした。
７からメサ１８の外周面１７にかけて保護膜（ＳｉＮ／
ＳｉＯ2、厚さ０．１μｍ／０．３μｍ）１１を被着し
た。また、コンタクト層７及びメサ１８の外周面(基板
の露出面)１７に被着した保護膜１１を部分的に除去
し、電極（ＴｉＰｔＡｕ、厚さ１．５μｍ）９，１０を
形成し、基板１裏面(メサ１３，１８を形成した反対側
の面)には反射防止膜(ＳｉＮ、厚さ０．１２μｍ)１２
を被着してチップとした。
【００３６】製造したチップに逆バイアスを印加したと
ころ、降伏電圧（Ｖｂ）は２４Ｖ、０．９Ｖｂにおける
暗電流は５０ｎＡと十分に低い値であった。高温逆バイ
アス通電試験（２００℃，１００μＡで一定）では、１
０００時間後の電圧変動は１Ｖ以下であり、室温におけ
る降伏電圧、暗電流も試験前と変化がなく、高い信頼性
を示し、良好であった。また、光信号の増倍率は最大５
０であり、メサ中央領域で均一であった。
ころ、降伏電圧（Ｖｂ）は２４Ｖ、０．９Ｖｂにおける
暗電流は５０ｎＡと十分に低い値であった。高温逆バイ
アス通電試験（２００℃，１００μＡで一定）では、１
０００時間後の電圧変動は１Ｖ以下であり、室温におけ
る降伏電圧、暗電流も試験前と変化がなく、高い信頼性
を示し、良好であった。また、光信号の増倍率は最大５
０であり、メサ中央領域で均一であった。
【００３７】また、図６に示すように、埋め込み層８の
上面が非平坦なチップについても同様な素子特性が得ら
れ、本素子の特性は埋め込み層の形状には依存しないこ
とが確認できた。 ＜実施例２＞アバランシェホトダイオードの電界調整層
は０．０５μｍ程度と薄いため、電界調整層の途中でエ
ッチングを止めるのが若干困難となる場合がある。その
ような場合に採用されるアバランシェホトダイオードの
断面構造を図７に示す。
上面が非平坦なチップについても同様な素子特性が得ら
れ、本素子の特性は埋め込み層の形状には依存しないこ
とが確認できた。 ＜実施例２＞アバランシェホトダイオードの電界調整層
は０．０５μｍ程度と薄いため、電界調整層の途中でエ
ッチングを止めるのが若干困難となる場合がある。その
ような場合に採用されるアバランシェホトダイオードの
断面構造を図７に示す。
【００３８】図７において、２１はＩｎＰ基板（ｎ型、
１×１０19ｃｍ-3）、２２はＩｎＡｌＡｓのバッファ層
（ｎ型、２×１０18ｃｍ-3、０．７μｍ）、２３はＩｎ
ＡｌＡｓ／ＩｎＧａＡｓの増倍層（ｎ型、５×１０14ｃ
ｍ-3、０．２μｍ）、２４はＩｎＡｌＡｓの電界調整層
（ｐ型、７×１０17ｃｍ-3、０．０２μｍ）、２５はＩ
ｎＧａＡｓの電界調整層（ｐ型、７×１０17ｃｍ-3、
０．０１μｍ）、２６はＩｎＡｌＡｓの電界調整層（ｐ
型、７×１０17ｃｍ-3、０．０２μｍ）、２７はＩｎＧ
ａＡｓの光吸収層（ｐ型、２×１０15ｃｍ-3、１．２μ
ｍ）、２８はＩｎＧａＡｌＡｓのキャップ層（ｐ型、２
×１０18ｃｍ-3、１μｍ）、２９はＩｎＧａＡｓのコン
タクト層（ｐ型、５×１０19ｃｍ-3、０．１μｍ）であ
る。
１×１０19ｃｍ-3）、２２はＩｎＡｌＡｓのバッファ層
（ｎ型、２×１０18ｃｍ-3、０．７μｍ）、２３はＩｎ
ＡｌＡｓ／ＩｎＧａＡｓの増倍層（ｎ型、５×１０14ｃ
ｍ-3、０．２μｍ）、２４はＩｎＡｌＡｓの電界調整層
（ｐ型、７×１０17ｃｍ-3、０．０２μｍ）、２５はＩ
ｎＧａＡｓの電界調整層（ｐ型、７×１０17ｃｍ-3、
０．０１μｍ）、２６はＩｎＡｌＡｓの電界調整層（ｐ
型、７×１０17ｃｍ-3、０．０２μｍ）、２７はＩｎＧ
ａＡｓの光吸収層（ｐ型、２×１０15ｃｍ-3、１．２μ
ｍ）、２８はＩｎＧａＡｌＡｓのキャップ層（ｐ型、２
×１０18ｃｍ-3、１μｍ）、２９はＩｎＧａＡｓのコン
タクト層（ｐ型、５×１０19ｃｍ-3、０．１μｍ）であ
る。
【００３９】後述するが、上記各層になる各結晶層を基
板２１の上面に形成してから、その結晶表面より電界調
整層２６までエッチングすることにより、円形の第二メ
サ３５が形成される。図７において、３６及び３７はメ
サ３５のそれぞれ側面及び外周面であり、外周面３７は
電界調整層２５に形成されている。
板２１の上面に形成してから、その結晶表面より電界調
整層２６までエッチングすることにより、円形の第二メ
サ３５が形成される。図７において、３６及び３７はメ
サ３５のそれぞれ側面及び外周面であり、外周面３７は
電界調整層２５に形成されている。
【００４０】３０は、埋め込み層であり、メサ３５の側
面３６及び外周面３７に形成される。
面３６及び外周面３７に形成される。
【００４１】第一メサ４０は、メサ３５の外側に適当な
幅の埋め込み層３０を残し、ｐｎ接合面（増倍層２３と
電界調整層２４の境界）を越える深さにエッチングする
ことにより形成される。図７において、３８及び３９
は、メサ４０のそれぞれ側面と外周面である。メサ４０
は、メサ３５を包含する大きさを持つ。図７の実施例で
は、メサ４０は円形であり、メサ３５と同心円である。
幅の埋め込み層３０を残し、ｐｎ接合面（増倍層２３と
電界調整層２４の境界）を越える深さにエッチングする
ことにより形成される。図７において、３８及び３９
は、メサ４０のそれぞれ側面と外周面である。メサ４０
は、メサ３５を包含する大きさを持つ。図７の実施例で
は、メサ４０は円形であり、メサ３５と同心円である。
【００４２】ｐｎ接合面はメサ４０の側面３８に現れ
る。メサ４０の外周面３９は、ｐｎ接合面より深い位置
にあれば良く、本実施例では基板２１に達する。また、
メサ４０の側面３８及び埋め込み層３０の表面に保護膜
３３が被着される。更に、コンタクト層２９の表面に電
極３２、メサ４０の底面３９に電極３１、基板２１の裏
側に反射防止膜３４が設けられる。
る。メサ４０の外周面３９は、ｐｎ接合面より深い位置
にあれば良く、本実施例では基板２１に達する。また、
メサ４０の側面３８及び埋め込み層３０の表面に保護膜
３３が被着される。更に、コンタクト層２９の表面に電
極３２、メサ４０の底面３９に電極３１、基板２１の裏
側に反射防止膜３４が設けられる。
【００４３】上記のメサ型のアバランシェホトダイオー
ドの製造方法を図８，９を用いて説明する。まず、図８
ａに示すように、ＩｎＰ基板２１の上に、上記の層２２
〜２９となる各結晶層（記号は層２２〜２９と同じ）を
ＭＢＥ法で成長させて多層結晶層とし、続いて、結晶層
２９の表面に直径３５μｍのＳｉＯ2マスク１０２を形
成した。各結晶層の組成は上記の層２２〜２９のそれぞ
れに記した通りであり、その導電型、キャリア濃度及び
厚さは括弧の中に記した通りである。
ドの製造方法を図８，９を用いて説明する。まず、図８
ａに示すように、ＩｎＰ基板２１の上に、上記の層２２
〜２９となる各結晶層（記号は層２２〜２９と同じ）を
ＭＢＥ法で成長させて多層結晶層とし、続いて、結晶層
２９の表面に直径３５μｍのＳｉＯ2マスク１０２を形
成した。各結晶層の組成は上記の層２２〜２９のそれぞ
れに記した通りであり、その導電型、キャリア濃度及び
厚さは括弧の中に記した通りである。
【００４４】次に、上記をＩｎＡｌＡｓとＩｎＧａＡｓ
で選択性のあるエッチング液を交互に使用することによ
りＩｎＡｌＡｓの結晶層２６までエッチング除去し、図
８ｂの状態とした。ここ迄で、側面３６及び外周面３７
を持つメサ３５が形成される。外周面３７に結晶層２５
の表面が現れている。
で選択性のあるエッチング液を交互に使用することによ
りＩｎＡｌＡｓの結晶層２６までエッチング除去し、図
８ｂの状態とした。ここ迄で、側面３６及び外周面３７
を持つメサ３５が形成される。外周面３７に結晶層２５
の表面が現れている。
【００４５】以上の工程で、メサ外周領域の電界調整層
の厚さが、メサ中央領域の電界調整層の厚さよりも薄く
なった。
の厚さが、メサ中央領域の電界調整層の厚さよりも薄く
なった。
【００４６】次に、埋め込み層３０となるＩｎＡｌＡｓ
（ｐ型、１×１０14ｃｍ-3）の結晶層３０をＭＢＥ法で
成長させ、図８ｃのようにした。ここで、結晶層３０
は、メサ３５の外周面３７及び側面３６を覆い、メサ３
５の外周面３７で２．３２μｍの厚さに成長した。
（ｐ型、１×１０14ｃｍ-3）の結晶層３０をＭＢＥ法で
成長させ、図８ｃのようにした。ここで、結晶層３０
は、メサ３５の外周面３７及び側面３６を覆い、メサ３
５の外周面３７で２．３２μｍの厚さに成長した。
【００４７】続いて、ＳｉＯ2マスク１０２を除去し、
新たにマスク１０２よりも径が大きいホトレジストマス
ク１０３を形成し、図９ａのようにする。ホトレジスト
マスク１０３は、直径４５μｍ、位置は図８ａのマスク
１０２と同心である。
新たにマスク１０２よりも径が大きいホトレジストマス
ク１０３を形成し、図９ａのようにする。ホトレジスト
マスク１０３は、直径４５μｍ、位置は図８ａのマスク
１０２と同心である。
【００４８】次に、ウエットエッチング法にて基板２1
に至るまでエッチングし、図９ｂのようにした。側面３
８及び外周面３９を持つメサ４０が形成される。
に至るまでエッチングし、図９ｂのようにした。側面３
８及び外周面３９を持つメサ４０が形成される。
【００４９】最後に、図７に示すように、コンタクト層
２９からメサ４０の外周面３９に掛けて保護膜（ＳｉＮ
／ＳｉＯ2、厚さ０．１μｍ／０．３μｍ）３３を被着
した。また、コンタクト層２９及びメサ４０の外周面
(基板の露出面)３９に被着した保護膜３３を部分的に除
去し、電極（ＴｉＰｔＡｕ、厚さ１．５μｍ）３１，３
２を形成し、基板２１裏面(メサ３５，４０を形成した
反対側の面)には反射防止膜(ＳｉＮ、厚さ０．１２μ
ｍ)３４を被着してチップとした。
２９からメサ４０の外周面３９に掛けて保護膜（ＳｉＮ
／ＳｉＯ2、厚さ０．１μｍ／０．３μｍ）３３を被着
した。また、コンタクト層２９及びメサ４０の外周面
(基板の露出面)３９に被着した保護膜３３を部分的に除
去し、電極（ＴｉＰｔＡｕ、厚さ１．５μｍ）３１，３
２を形成し、基板２１裏面(メサ３５，４０を形成した
反対側の面)には反射防止膜(ＳｉＮ、厚さ０．１２μ
ｍ)３４を被着してチップとした。
【００５０】製造したチップに逆バイアスを印加したと
ころ、降伏電圧（Ｖｂ）は２４Ｖ、０．９Ｖｂにおける
暗電流は５０ｎＡと十分に低い値であった。高温逆バイ
アス通電試験（２００℃，１００μＡで一定）では、１
０００時間後の電圧変動は１Ｖ以下であり、室温におけ
る降伏電圧、暗電流も試験前と変化がなく、高い信頼性
を示し、良好であった。また、光信号の増倍率は最大５
０であり、メサ中央領域で均一であった。
ころ、降伏電圧（Ｖｂ）は２４Ｖ、０．９Ｖｂにおける
暗電流は５０ｎＡと十分に低い値であった。高温逆バイ
アス通電試験（２００℃，１００μＡで一定）では、１
０００時間後の電圧変動は１Ｖ以下であり、室温におけ
る降伏電圧、暗電流も試験前と変化がなく、高い信頼性
を示し、良好であった。また、光信号の増倍率は最大５
０であり、メサ中央領域で均一であった。
【００５１】従来の１０ギガビット光受信器のＰＩＮ型
ホトダイオードを本アバランシェホトダイオードで置き
換えたところ、最小受信感度が−１９ｄＢｍから−２８
ｄＢｍに大幅に改善された。この光受信器及びその他の
必要部品を搭載して光モジュールが構成される。 ＜実施例３＞結晶成長にＶＰＥ（気相エピタキシ）法を
用いて作成したアバランシェホトダイオードの断面構造
を図１１に示す。
ホトダイオードを本アバランシェホトダイオードで置き
換えたところ、最小受信感度が−１９ｄＢｍから−２８
ｄＢｍに大幅に改善された。この光受信器及びその他の
必要部品を搭載して光モジュールが構成される。 ＜実施例３＞結晶成長にＶＰＥ（気相エピタキシ）法を
用いて作成したアバランシェホトダイオードの断面構造
を図１１に示す。
【００５２】図１１において、４１はＩｎＰ基板（ｎ
型、５×１０18ｃｍ-3）、４２はＩｎＡｌＡｓのバッフ
ァ層（ｎ型、２×１０18ｃｍ-3、０．７μｍ）、４３は
ＩｎＡｌＡｓの増倍層（ｎ型、５×１０14ｃｍ-3、０．
２μｍ）、４４はＩｎＰの電界調整層（ｐ型、７×１０
17ｃｍ-3、０．０４μｍ）、４５はＩｎＧａＡｓの電界
調整層（ｐ型、７×１０17ｃｍ-3、０．０２μｍ）、４
６はＩｎＧａＡｓの光吸収層（ｐ型、１×１０15ｃ
ｍ-3、１．２μｍ）、４７はＩｎＧａＡｓＰのキャップ
層（ｐ型、５×１０17ｃｍ-3、１μｍ）、４８はＩｎＧ
ａＡｓのコンタクト層（ｐ型、５×１０18ｃｍ-3、０．
１μｍ）である。
型、５×１０18ｃｍ-3）、４２はＩｎＡｌＡｓのバッフ
ァ層（ｎ型、２×１０18ｃｍ-3、０．７μｍ）、４３は
ＩｎＡｌＡｓの増倍層（ｎ型、５×１０14ｃｍ-3、０．
２μｍ）、４４はＩｎＰの電界調整層（ｐ型、７×１０
17ｃｍ-3、０．０４μｍ）、４５はＩｎＧａＡｓの電界
調整層（ｐ型、７×１０17ｃｍ-3、０．０２μｍ）、４
６はＩｎＧａＡｓの光吸収層（ｐ型、１×１０15ｃ
ｍ-3、１．２μｍ）、４７はＩｎＧａＡｓＰのキャップ
層（ｐ型、５×１０17ｃｍ-3、１μｍ）、４８はＩｎＧ
ａＡｓのコンタクト層（ｐ型、５×１０18ｃｍ-3、０．
１μｍ）である。
【００５３】後で詳述するが、上記各層になる各結晶層
を基板４１の上面に形成してから、その結晶表面より電
界調整層４５までエッチングすることにより、円形の第
二メサ４９が形成される。図１１における５０及び５１
は、メサ４９のそれぞれ側面及び外周面であり、外周面
５１は電界調整層４４に形成されている。
を基板４１の上面に形成してから、その結晶表面より電
界調整層４５までエッチングすることにより、円形の第
二メサ４９が形成される。図１１における５０及び５１
は、メサ４９のそれぞれ側面及び外周面であり、外周面
５１は電界調整層４４に形成されている。
【００５４】５２は埋め込み層であり、メサ４９の側面
５０及び外周面５１に形成される。
５０及び外周面５１に形成される。
【００５５】第二メサ５３は、メサ４９の外側に適当な
幅の埋め込み層５２を残し、ｐｎ接合を越える深さにエ
ッチングすることにより形成される。図１１における５
４及び５５は、メサ５３のそれぞれ側面及び外周面であ
る。メサ５３はメサ４９を包含する大きさを持つ。本実
施例では、メサ５３は円形であり、メサ４９と同心円で
ある。
幅の埋め込み層５２を残し、ｐｎ接合を越える深さにエ
ッチングすることにより形成される。図１１における５
４及び５５は、メサ５３のそれぞれ側面及び外周面であ
る。メサ５３はメサ４９を包含する大きさを持つ。本実
施例では、メサ５３は円形であり、メサ４９と同心円で
ある。
【００５６】上記のメサ型のアバランシェホトダイオー
ドの製造方法を図１２及び図１３を用いて説明する。ま
ず、図１２ａに示すように、ＩｎＰ基板４１の上面に、
上記の層４２〜４８となる各結晶層（記号は層４２〜４
８と同じ）をＭＯＶＰＥ（有機金属気相エピタキシ）法
で成長させて多層結晶層とし、続いて、結晶層４８の表
面に直径３５μｍのＳｉＯ2マスク１０２を形成した。
各結晶層の組成は上記の層４２〜４８のそれぞれに記し
た通りであり、その導電型、キャリア濃度及び厚さは括
弧の中に記した通りである。
ドの製造方法を図１２及び図１３を用いて説明する。ま
ず、図１２ａに示すように、ＩｎＰ基板４１の上面に、
上記の層４２〜４８となる各結晶層（記号は層４２〜４
８と同じ）をＭＯＶＰＥ（有機金属気相エピタキシ）法
で成長させて多層結晶層とし、続いて、結晶層４８の表
面に直径３５μｍのＳｉＯ2マスク１０２を形成した。
各結晶層の組成は上記の層４２〜４８のそれぞれに記し
た通りであり、その導電型、キャリア濃度及び厚さは括
弧の中に記した通りである。
【００５７】次に、上記をＰ系とＡｓ系で選択性のある
エッチング液を使用することにより、ＩｎＧａＡｓの結
晶層４５までエッチングで除去し、図１２ｂの状態とし
た。ここ迄で、側面５０及び外周面５１を持つメサ４９
が形成される。外周面５１に結晶層４４の表面が現れて
いる。
エッチング液を使用することにより、ＩｎＧａＡｓの結
晶層４５までエッチングで除去し、図１２ｂの状態とし
た。ここ迄で、側面５０及び外周面５１を持つメサ４９
が形成される。外周面５１に結晶層４４の表面が現れて
いる。
【００５８】以上の工程で、メサ外周領域の電界調整層
の厚さが、メサ中央領域の電界調整層の厚さよりも薄く
なった。
の厚さが、メサ中央領域の電界調整層の厚さよりも薄く
なった。
【００５９】次に、図１２ｃに示すように、埋め込み層
５２となるＩｎＰ（ｐ型、１×１０ 15ｃｍ-3）の結晶層
５２を塩化物系ＶＰＥ法で成長させた。ここで、結晶層
５２は、メサ４９の側面５０及び外周面５１を覆い、メ
サ４９の外周面で２．３２μｍの厚さに成長した。な
お、結晶層５２は、Feをドーピングした半絶縁性のInP
をＭＯＶＰＥ法で成長させてもよい。
５２となるＩｎＰ（ｐ型、１×１０ 15ｃｍ-3）の結晶層
５２を塩化物系ＶＰＥ法で成長させた。ここで、結晶層
５２は、メサ４９の側面５０及び外周面５１を覆い、メ
サ４９の外周面で２．３２μｍの厚さに成長した。な
お、結晶層５２は、Feをドーピングした半絶縁性のInP
をＭＯＶＰＥ法で成長させてもよい。
【００６０】続いて、ＳｉＯ2マスク１０２を除去し、
図１３ａに示すように、新たにマスク１０２よりも径が
大きいホトレジストマスク１０３を形成した。ホトレジ
ストマスク１０３は直径が４５μｍ、位置は図１２ａの
マスク１０２とほぼ同心円である。
図１３ａに示すように、新たにマスク１０２よりも径が
大きいホトレジストマスク１０３を形成した。ホトレジ
ストマスク１０３は直径が４５μｍ、位置は図１２ａの
マスク１０２とほぼ同心円である。
【００６１】次に、ウエットエッチング法により、図１
３ｂに示すように、基板４１に至るまでエッチングし
た。これにより、側面５４及び外周面５５を持つメサ５
３が形成される。
３ｂに示すように、基板４１に至るまでエッチングし
た。これにより、側面５４及び外周面５５を持つメサ５
３が形成される。
【００６２】最後に、図１１に示すように、コンタクト
層４８からメサ５３の外周面５５にかけて保護膜３３
（ＳｉＮ／ＳｉＯ2、厚さ０．１μｍ／０．３μｍ）を
被着した。また、コンタクト層４８及びメサ５３の外周
面５５（基板４１の露出面）に被着した保護膜３３を部
分的に除去し、電極３１，３２（ＴｉＰｔＡｕ、厚さ
１．５μｍ）を形成し、基板４１の裏面（メサ４９，５
３を形成した反対側の面）に反射防止膜３４（ＳｉＮ、
厚さ０．１２μｍ）を被着してチップとした。
層４８からメサ５３の外周面５５にかけて保護膜３３
（ＳｉＮ／ＳｉＯ2、厚さ０．１μｍ／０．３μｍ）を
被着した。また、コンタクト層４８及びメサ５３の外周
面５５（基板４１の露出面）に被着した保護膜３３を部
分的に除去し、電極３１，３２（ＴｉＰｔＡｕ、厚さ
１．５μｍ）を形成し、基板４１の裏面（メサ４９，５
３を形成した反対側の面）に反射防止膜３４（ＳｉＮ、
厚さ０．１２μｍ）を被着してチップとした。
【００６３】製造したチップに逆バイアスを印加したと
ころ、降伏電圧（Ｖｂ）は３０Ｖ、０．９Ｖｂにおける
暗電流は１００ｎＡと充分に低い値であった。また、高
温逆バイアス試験によって信頼性を予測したところ、８
５℃では１０万時間に相当する高い信頼性を有すること
が判明した。 ＜実施例４＞図１４は、本発明により作製される裏面入
射型アバランシェホトダイオードの断面図である。作製
方法を図１５を用いて説明する。
ころ、降伏電圧（Ｖｂ）は３０Ｖ、０．９Ｖｂにおける
暗電流は１００ｎＡと充分に低い値であった。また、高
温逆バイアス試験によって信頼性を予測したところ、８
５℃では１０万時間に相当する高い信頼性を有すること
が判明した。 ＜実施例４＞図１４は、本発明により作製される裏面入
射型アバランシェホトダイオードの断面図である。作製
方法を図１５を用いて説明する。
【００６４】図１５（ａ）は使用した半導体層の断面図
であり、２０１はIｎＰ基板（ｎ型、２×１０18ｃ
ｍ-3）、２０２はＩｎＡｌＡｓのバッファ層（ｎ型、２
ラ１０18ｃｍ-3、０.７μｍ）、２０３はIｎＡｌＡｓの
増倍層（ｎ型、５ラ１０14ｃｍ-3、０.２μｍ）、２３２
はIｎＡｌＡｓの電界調整層（ｐ型、７ラ１０17ｃｍ-3、
０.０２μｍ）、２３３はIｎＧａＡｓの電界調整層（ｐ
型、７ラ１０17ｃｍ-3、０.０１μｍ）、２３４はIｎＡ
ｌＡｓの電界調整層（ｐ型、７ラ１０17ｃｍ-3、０.０２
μｍ）、２０５はIｎＧａＡｓの光吸収層（ｐ型、２ラ１
０15ｃｍ-3、１.２μｍ）、２０６はIｎＡｌＡｓのキャ
ップ層（ｐ型、２ラ１０18ｃｍ-3、１μｍ）、２０７はI
ｎＧａＡｓのコンタクト層（ｐ型、５ラ１０19ｃｍ-3、
０.１μｍ）である。これらの半導体多層膜はＭＢＥ法
で成長した。層２０７の表面に直径３５μｍのＳｉＯ2
マスク２４１を形成した。
であり、２０１はIｎＰ基板（ｎ型、２×１０18ｃ
ｍ-3）、２０２はＩｎＡｌＡｓのバッファ層（ｎ型、２
ラ１０18ｃｍ-3、０.７μｍ）、２０３はIｎＡｌＡｓの
増倍層（ｎ型、５ラ１０14ｃｍ-3、０.２μｍ）、２３２
はIｎＡｌＡｓの電界調整層（ｐ型、７ラ１０17ｃｍ-3、
０.０２μｍ）、２３３はIｎＧａＡｓの電界調整層（ｐ
型、７ラ１０17ｃｍ-3、０.０１μｍ）、２３４はIｎＡ
ｌＡｓの電界調整層（ｐ型、７ラ１０17ｃｍ-3、０.０２
μｍ）、２０５はIｎＧａＡｓの光吸収層（ｐ型、２ラ１
０15ｃｍ-3、１.２μｍ）、２０６はIｎＡｌＡｓのキャ
ップ層（ｐ型、２ラ１０18ｃｍ-3、１μｍ）、２０７はI
ｎＧａＡｓのコンタクト層（ｐ型、５ラ１０19ｃｍ-3、
０.１μｍ）である。これらの半導体多層膜はＭＢＥ法
で成長した。層２０７の表面に直径３５μｍのＳｉＯ2
マスク２４１を形成した。
【００６５】上記をIｎＡｌＡｓとIｎＧａＡｓで選択性
のあるエッチング液を交互に使用することによりIｎＡ
ｌＡｓの電界調整層２３４までエッチング除去する。こ
こで、露出した第二メサの側面２１３及び第二メサの外
周面２１４を保護するため、ＭＯＶＰＥ法によりＩｎＰ
半導体保護膜２０８（アンドープ、０．１μｍ）を設け
図（ｂ）の状態とした。ここまでの工程で、メサ外周部
の電界調整層の厚さが、メサ中央部の電界調整層の厚さ
よりも薄くなる。
のあるエッチング液を交互に使用することによりIｎＡ
ｌＡｓの電界調整層２３４までエッチング除去する。こ
こで、露出した第二メサの側面２１３及び第二メサの外
周面２１４を保護するため、ＭＯＶＰＥ法によりＩｎＰ
半導体保護膜２０８（アンドープ、０．１μｍ）を設け
図（ｂ）の状態とした。ここまでの工程で、メサ外周部
の電界調整層の厚さが、メサ中央部の電界調整層の厚さ
よりも薄くなる。
【００６６】次に、ＳｉＯ2マスク ２４１を除去し、新
たにホトレジストマスク２４２を図（ｃ）の様に形成す
る。ホトレジストマスク２４２は、直径４５μｍ、位置
は図（ａ）のマスク２４１と同心である。
たにホトレジストマスク２４２を図（ｃ）の様に形成す
る。ホトレジストマスク２４２は、直径４５μｍ、位置
は図（ａ）のマスク２４１と同心である。
【００６７】次に、上記をウエットエッチング法にて基
板１に至るまでエッチングし、図（ｄ）の様にした。図
中、２１５は形成された第一メサの側面であり、２１６
は第一メサの外周面である。
板１に至るまでエッチングし、図（ｄ）の様にした。図
中、２１５は形成された第一メサの側面であり、２１６
は第一メサの外周面である。
【００６８】次に、ホトレジストマスク２４２を除去
し、コンタクト層２０７から第一メサの外周面２１６に
掛けて保護膜（ＳｉＮ/ＳｉＯ2、厚さ０.１μｍ/０.３
μｍ）２０９を被着した。
し、コンタクト層２０７から第一メサの外周面２１６に
掛けて保護膜（ＳｉＮ/ＳｉＯ2、厚さ０.１μｍ/０.３
μｍ）２０９を被着した。
【００６９】最後に、図１４に示すように、コンタクト
層２０７および第一メサの外周面（基板の露出面）２１
６に被着した保護膜２０９を部分的に除去し、電極（Ｔ
ｉＰｔＡｕ、厚さ１.５μｍ）２１０と２１１を形成
し、さらに基板裏面（メサを形成した反対側の面）には
反射防止膜（ＳｉＮ、厚さ０.１２μｍ）２１２を被着
してチップとした。
層２０７および第一メサの外周面（基板の露出面）２１
６に被着した保護膜２０９を部分的に除去し、電極（Ｔ
ｉＰｔＡｕ、厚さ１.５μｍ）２１０と２１１を形成
し、さらに基板裏面（メサを形成した反対側の面）には
反射防止膜（ＳｉＮ、厚さ０.１２μｍ）２１２を被着
してチップとした。
【００７０】チップに逆バイアスを印加したところ、降
伏電圧（Ｖｂ）は２４Ｖ、０.９Ｖｂにおける暗電流は
５０ｎＡであった。高温逆バイアス通電試験（２００
℃、１００μＡ一定）では、１０００時間後の電圧変動
は１Ｖ以下、室温における降伏電圧、暗電流も試験前と
変化が無く、良好であった。また、光信号の増倍率は最
大５０であり、メサ中央領域で均一であった。 ＜実施例５＞図１６は、本発明により作製される裏面入
射型アバランシェホトダイオードの断面図である。
伏電圧（Ｖｂ）は２４Ｖ、０.９Ｖｂにおける暗電流は
５０ｎＡであった。高温逆バイアス通電試験（２００
℃、１００μＡ一定）では、１０００時間後の電圧変動
は１Ｖ以下、室温における降伏電圧、暗電流も試験前と
変化が無く、良好であった。また、光信号の増倍率は最
大５０であり、メサ中央領域で均一であった。 ＜実施例５＞図１６は、本発明により作製される裏面入
射型アバランシェホトダイオードの断面図である。
【００７１】２５１はIｎＰ基板（導電型：ｐ型、キャ
リア濃度：１×１０19ｃｍ-3）、２５２はIｎＰのバッ
ファ層（ｐ型、２ラ１０18ｃｍ-3、０.７μｍ）、２５３
は IｎＰの増倍層（ｐ型、５ラ１０14ｃｍ-3、０.２μ
ｍ）、２５４はIｎＰの電界調整層（ｎ型、７ラ１０17ｃ
ｍ-3、０.０３μｍ）、２５５はIｎＧａＡｓの電界調整
層（ｎ型、７ラ１０17ｃｍ-3、０.０１μｍ）、２５６は
IｎＰの電界調整層（ｎ型、７ラ１０17ｃｍ-3、０.０１
μｍ）、２５７はIｎＧａＡｓの光吸収層（ｎ型、２ラ１
０15ｃｍ-3、１.２μｍ）、２５８はIｎＰのキャップ層
（ｎ型、２ラ１０18ｃｍ-3、１μｍ）、２５９はIｎＧａ
Ａｓのコンタクト層（ｎ型、２ラ１０18ｃｍ-3、０.１μ
ｍ）である。これらの半導体多層膜はＭＯＶＰＥ法で成
長した。作製工程は図１５と同様である。ただし、第二
メサの側面２１３と第二メサの外周面２１４上のみIｎ
Ｐ（アンドープ、０.１μｍ）の半導体保護膜２０８を
付加し、その上に絶縁膜２０９（ＳｉＮ/ＳｉＯ2、厚さ
０.１μｍ/０.３μｍ）をコンタクト層２５９から第一
メサの外周面２１６に掛けて図１６のように被着した。
リア濃度：１×１０19ｃｍ-3）、２５２はIｎＰのバッ
ファ層（ｐ型、２ラ１０18ｃｍ-3、０.７μｍ）、２５３
は IｎＰの増倍層（ｐ型、５ラ１０14ｃｍ-3、０.２μ
ｍ）、２５４はIｎＰの電界調整層（ｎ型、７ラ１０17ｃ
ｍ-3、０.０３μｍ）、２５５はIｎＧａＡｓの電界調整
層（ｎ型、７ラ１０17ｃｍ-3、０.０１μｍ）、２５６は
IｎＰの電界調整層（ｎ型、７ラ１０17ｃｍ-3、０.０１
μｍ）、２５７はIｎＧａＡｓの光吸収層（ｎ型、２ラ１
０15ｃｍ-3、１.２μｍ）、２５８はIｎＰのキャップ層
（ｎ型、２ラ１０18ｃｍ-3、１μｍ）、２５９はIｎＧａ
Ａｓのコンタクト層（ｎ型、２ラ１０18ｃｍ-3、０.１μ
ｍ）である。これらの半導体多層膜はＭＯＶＰＥ法で成
長した。作製工程は図１５と同様である。ただし、第二
メサの側面２１３と第二メサの外周面２１４上のみIｎ
Ｐ（アンドープ、０.１μｍ）の半導体保護膜２０８を
付加し、その上に絶縁膜２０９（ＳｉＮ/ＳｉＯ2、厚さ
０.１μｍ/０.３μｍ）をコンタクト層２５９から第一
メサの外周面２１６に掛けて図１６のように被着した。
【００７２】最後に、図１６に示すように、コンタクト
層２５９および第一メサの外周面（基板の露出面）２１
６に被着した保護膜２０９を部分的に除去し、電極（Ｔ
ｉＰｔＡｕ、厚さ１.５μｍ）２６０と２６１を形成
し、さらに基板裏面（メサを形成した反対側の面）には
反射防止膜（ＳｉＮ、厚さ０.１２μｍ）２６２を被着
してチップとした。
層２５９および第一メサの外周面（基板の露出面）２１
６に被着した保護膜２０９を部分的に除去し、電極（Ｔ
ｉＰｔＡｕ、厚さ１.５μｍ）２６０と２６１を形成
し、さらに基板裏面（メサを形成した反対側の面）には
反射防止膜（ＳｉＮ、厚さ０.１２μｍ）２６２を被着
してチップとした。
【００７３】チップに逆バイアスを印加したところ、降
伏電圧（Ｖｂ）は２４Ｖ、０.９Ｖｂにおける暗電流は
５０ｎＡであった。高温逆バイアス通電試験（２００
℃、１００μＡ一定）では、１０００時間後の電圧変動
は１Ｖ以下、室温における降伏電圧、暗電流も試験前と
変化が無く、良好であった。また、光信号の増倍率は最
大５０であり、メサ中央領域で均一であった。
伏電圧（Ｖｂ）は２４Ｖ、０.９Ｖｂにおける暗電流は
５０ｎＡであった。高温逆バイアス通電試験（２００
℃、１００μＡ一定）では、１０００時間後の電圧変動
は１Ｖ以下、室温における降伏電圧、暗電流も試験前と
変化が無く、良好であった。また、光信号の増倍率は最
大５０であり、メサ中央領域で均一であった。
【００７４】実施例１〜５は面入射型であり、これらの
素子の光受信モジュールへの実装形態の例を図１７に示
した。チップ３０１の上面側がサブマウント３０２へボ
ンディングされる。３０３はプリアンプ、３０４は光モ
ジュール基板、３０５は光ファイバである。
素子の光受信モジュールへの実装形態の例を図１７に示
した。チップ３０１の上面側がサブマウント３０２へボ
ンディングされる。３０３はプリアンプ、３０４は光モ
ジュール基板、３０５は光ファイバである。
【００７５】また、図１８は光モジュールの等価回路の
概略図である。素子抵抗３１０と素子容量３１１を含む
破線部分４１４が素子の等価回路であり、３１２は接触
抵抗、３１３は寄生容量を示す。 ＜実施例６＞図１９（ａ）は、本発明により作製される
導波路型アバランシェホトダイオードの鳥瞰図であり、
図１９（b）は図（ａ）の破線部の断面構造図である。
概略図である。素子抵抗３１０と素子容量３１１を含む
破線部分４１４が素子の等価回路であり、３１２は接触
抵抗、３１３は寄生容量を示す。 ＜実施例６＞図１９（ａ）は、本発明により作製される
導波路型アバランシェホトダイオードの鳥瞰図であり、
図１９（b）は図（ａ）の破線部の断面構造図である。
【００７６】２７１はIｎＰ基板（ｎ型、２×１０18ｃ
ｍ-3）、２７２はIｎＡｌＡｓのバッファ層（ｎ型、２ラ
１０18ｃｍ-3、０.７μｍ）、２７３はIｎＡｌＡｓの増
倍層（ｎ型、５ラ１０14ｃｍ-3、０.２μｍ）、２７４は
IｎＰの電界調整層（ｐ型、７ラ１０17ｃｍ-3、０.０３
μｍ）、２７５はIｎＧａＡｓの電界調整層（ｐ型、７ラ
１０17ｃｍ-3、０.０１μｍ）、２７６はIｎＰの電界調
整層（ｐ型、７ラ１０ 17ｃｍ-3、０.０１μｍ）、２７７
はIｎＧａＡｓの光吸収層（ｐ型、２ラ１０15ｃｍ-3、
１.２μｍ）、２７８はIｎＰのキャップ層（ｐ型、２ラ
１０18ｃｍ-3、１μｍ）、２７９はIｎＧａＡｓのコン
タクト層（ｐ型、５ラ１０19ｃｍ-3、０.１μｍ）であ
る。これらの半導体多層膜はＭＯＶＰＥ法で成長した。
メサを形成した後、IｎＰ（アンドープ、０.１μｍ）の
半導体保護膜２８０、および絶縁膜２８１（ＳｉＮ/Ｓ
ｉＯ2、厚さ０.１μｍ/０.３μｍ）を被着し、さらに素
子上面を平坦化するためポリイミド２８２を保護膜上に
形成した。また、吸収層２７７下端でのメサ幅は４０μ
ｍ、ｐ電極２８５の長さは１００μｍとし、光入射側の
端面には図１９（a）のように反射防止膜（ＳｉＮ、厚
さ０.１２μｍ）２８６を被着した。
ｍ-3）、２７２はIｎＡｌＡｓのバッファ層（ｎ型、２ラ
１０18ｃｍ-3、０.７μｍ）、２７３はIｎＡｌＡｓの増
倍層（ｎ型、５ラ１０14ｃｍ-3、０.２μｍ）、２７４は
IｎＰの電界調整層（ｐ型、７ラ１０17ｃｍ-3、０.０３
μｍ）、２７５はIｎＧａＡｓの電界調整層（ｐ型、７ラ
１０17ｃｍ-3、０.０１μｍ）、２７６はIｎＰの電界調
整層（ｐ型、７ラ１０ 17ｃｍ-3、０.０１μｍ）、２７７
はIｎＧａＡｓの光吸収層（ｐ型、２ラ１０15ｃｍ-3、
１.２μｍ）、２７８はIｎＰのキャップ層（ｐ型、２ラ
１０18ｃｍ-3、１μｍ）、２７９はIｎＧａＡｓのコン
タクト層（ｐ型、５ラ１０19ｃｍ-3、０.１μｍ）であ
る。これらの半導体多層膜はＭＯＶＰＥ法で成長した。
メサを形成した後、IｎＰ（アンドープ、０.１μｍ）の
半導体保護膜２８０、および絶縁膜２８１（ＳｉＮ/Ｓ
ｉＯ2、厚さ０.１μｍ/０.３μｍ）を被着し、さらに素
子上面を平坦化するためポリイミド２８２を保護膜上に
形成した。また、吸収層２７７下端でのメサ幅は４０μ
ｍ、ｐ電極２８５の長さは１００μｍとし、光入射側の
端面には図１９（a）のように反射防止膜（ＳｉＮ、厚
さ０.１２μｍ）２８６を被着した。
【００７７】チップに逆バイアスを印加したところ、降
伏電圧（Ｖｂ）は２４Ｖ、０.９Ｖｂにおける暗電流は
５０ｎＡであった。高温逆バイアス通電試験（２００
℃、１００μＡ一定）では、１０００時間後の電圧変動
は１Ｖ以下、室温における降伏電圧、暗電流も試験前と
変化が無く、良好であった。また、光信号の増倍率は最
大５０であり、メサ中央領域で均一であった。
伏電圧（Ｖｂ）は２４Ｖ、０.９Ｖｂにおける暗電流は
５０ｎＡであった。高温逆バイアス通電試験（２００
℃、１００μＡ一定）では、１０００時間後の電圧変動
は１Ｖ以下、室温における降伏電圧、暗電流も試験前と
変化が無く、良好であった。また、光信号の増倍率は最
大５０であり、メサ中央領域で均一であった。
【００７８】本発明の実施例によれば、メサ側面に位置
するｐｎ接合の電界強度を低くすることが可能になるた
め、従来のメサ型半導体装置では実現されなかった暗電
流が低く、かつ信頼性の高いアバランシェホトダイオー
ドを製造することができる。メサ型半導体装置は製造工
程が簡単であり、また、本発明の実施例の素子では従来
のプレーナ型素子で用いられている不純物拡散等を利用
せずエピタキシャル成長とエッチングによって電界の制
御が可能であるため極めて制御性が高く、歩留まり良
い。従って、本発明の実施例によって高性能のギガビッ
ト級の高速素子を安価に提供できる効果があり、工業上
重要である。
するｐｎ接合の電界強度を低くすることが可能になるた
め、従来のメサ型半導体装置では実現されなかった暗電
流が低く、かつ信頼性の高いアバランシェホトダイオー
ドを製造することができる。メサ型半導体装置は製造工
程が簡単であり、また、本発明の実施例の素子では従来
のプレーナ型素子で用いられている不純物拡散等を利用
せずエピタキシャル成長とエッチングによって電界の制
御が可能であるため極めて制御性が高く、歩留まり良
い。従って、本発明の実施例によって高性能のギガビッ
ト級の高速素子を安価に提供できる効果があり、工業上
重要である。
【００７９】また、本発明の実施例の素子はキャリアの
増倍機能即ち電流増幅機能を持つため、これを利用する
ことにより、従来の光受信器では別途必要であった増幅
回路を簡素化することができる。従って、素子が安価に
なるだけでなく、これを用いた光受信器及び該光受信器
を搭載した光モジュールも安価になる。
増倍機能即ち電流増幅機能を持つため、これを利用する
ことにより、従来の光受信器では別途必要であった増幅
回路を簡素化することができる。従って、素子が安価に
なるだけでなく、これを用いた光受信器及び該光受信器
を搭載した光モジュールも安価になる。
【００８０】更に、本発明の実施例の素子では、従来に
比べて表面電界が大幅に低減されるため、表面漏れ電流
即ち暗電流が減少する。従って、従来に比べ感度が高く
なり、受信器自体の性能も向上する。
比べて表面電界が大幅に低減されるため、表面漏れ電流
即ち暗電流が減少する。従って、従来に比べ感度が高く
なり、受信器自体の性能も向上する。
【００８１】
【発明の効果】本発明によれば従来よりも素子特性が向
上する。
上する。
【図１】本発明に係るアバランシェホトダイオードの第
１の実施例を説明するための断面図。
１の実施例を説明するための断面図。
【図２】本発明の第１の実施例における電界強度分布を
説明するための図。
説明するための図。
【図３】本発明の第４の実施例における電界強度分布を
説明するための図。
説明するための図。
【図４】第１の実施例の製造方法を説明するための工程
図。
図。
【図５】第１の実施例の製造方法を説明するための図４
に続く工程図。
に続く工程図。
【図６】本発明の第１の実施例を補足説明するための断
面図。
面図。
【図７】本発明の第２の実施例を説明するための断面
図。
図。
【図８】第２の実施例の製造方法を説明するための工程
図。
図。
【図９】第２の実施例の製造方法を説明するための図８
に続く工程図。
に続く工程図。
【図１０】従来のアバランシェホトダイオードを説明す
るための断面図。
るための断面図。
【図１１】本発明の第３の実施例を説明するための断面
図。
図。
【図１２】第３の実施例の製造方法を説明するための工
程図。
程図。
【図１３】第３の実施例の製造方法を説明するための図
１２に続く工程図。
１２に続く工程図。
【図１４】本発明の第４の実施例を説明するための断面
図。
図。
【図１５】第４の実施例の製造方法を説明するための工
程図。
程図。
【図１６】本発明の第５の実施例を説明するための断面
図。
図。
【図１７】本発明の光モジュールの実装形態の説明図。
【図１８】本発明の光モジュールの等価回路の概略図。
【図１９】本発明の第６の実施例を説明するための断面
図。
図。
１，２１，４１，２０１…基板、２，２２，４２，２０
２…バッファ層、３，２３，４３，２０３…増倍層、
４，２４〜２６，４４，４５，２３２〜２３４…電界調
整層、５，２７，４６，２０５…光吸収層、６，２８，
４７，２０６…キャップ層、８，３０，５２…埋め込み
層、２０８…半導体保護膜、１３，３５，４９…第二メ
サ、１４，３６，５０，２１３…第二メサ側面、１５，
３７，５１，２１４…第二メサ外周面、１６，３８，５
４，２１５…第一メサ側面、１７，３９，５５，２１６
…第一メサ外周面、１８，４０，５３…第一メサ、１
１，３３，２０９…保護膜、１２，３４，２１２…反射
防止膜、１００〜１０３…マスク、３１，３２，２１
１，２１２…電極。
２…バッファ層、３，２３，４３，２０３…増倍層、
４，２４〜２６，４４，４５，２３２〜２３４…電界調
整層、５，２７，４６，２０５…光吸収層、６，２８，
４７，２０６…キャップ層、８，３０，５２…埋め込み
層、２０８…半導体保護膜、１３，３５，４９…第二メ
サ、１４，３６，５０，２１３…第二メサ側面、１５，
３７，５１，２１４…第二メサ外周面、１６，３８，５
４，２１５…第一メサ側面、１７，３９，５５，２１６
…第一メサ外周面、１８，４０，５３…第一メサ、１
１，３３，２０９…保護膜、１２，３４，２１２…反射
防止膜、１００〜１０３…マスク、３１，３２，２１
１，２１２…電極。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年１２月１７日（２００１．１２．
１７）
１７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正内容】
【００６４】図１５（ａ）は使用した半導体層の断面図
であり、２０１はIｎＰ基板（ｎ型、２×１０18ｃ
ｍ-3）、２０２はＩｎＡｌＡｓのバッファ層（ｎ型、２
×１０18ｃｍ-3、０.７μｍ）、２０３はIｎＡｌＡｓの
増倍層（ｎ型、５×１０14ｃｍ-3、０.２μｍ）、２３
２はIｎＡｌＡｓの電界調整層（ｐ型、７×１０17ｃｍ
-3、０.０２μｍ）、２３３はIｎＧａＡｓの電界調整層
（ｐ型、７×１０17ｃｍ-3、０.０１μｍ）、２３４はI
ｎＡｌＡｓの電界調整層（ｐ型、７×１０17ｃｍ-3、
０.０２μｍ）、２０５はIｎＧａＡｓの光吸収層（ｐ
型、２×１０15ｃｍ-3、１.２μｍ）、２０６はIｎＡｌ
Ａｓのキャップ層（ｐ型、２×１０18ｃｍ-3、１μ
ｍ）、２０７はIｎＧａＡｓのコンタクト層（ｐ型、５
×１０19ｃｍ-3、０.１μｍ）である。これらの半導体
多層膜はＭＢＥ法で成長した。層２０７の表面に直径３
５μｍのＳｉＯ2マスク２４１を形成した。
であり、２０１はIｎＰ基板（ｎ型、２×１０18ｃ
ｍ-3）、２０２はＩｎＡｌＡｓのバッファ層（ｎ型、２
×１０18ｃｍ-3、０.７μｍ）、２０３はIｎＡｌＡｓの
増倍層（ｎ型、５×１０14ｃｍ-3、０.２μｍ）、２３
２はIｎＡｌＡｓの電界調整層（ｐ型、７×１０17ｃｍ
-3、０.０２μｍ）、２３３はIｎＧａＡｓの電界調整層
（ｐ型、７×１０17ｃｍ-3、０.０１μｍ）、２３４はI
ｎＡｌＡｓの電界調整層（ｐ型、７×１０17ｃｍ-3、
０.０２μｍ）、２０５はIｎＧａＡｓの光吸収層（ｐ
型、２×１０15ｃｍ-3、１.２μｍ）、２０６はIｎＡｌ
Ａｓのキャップ層（ｐ型、２×１０18ｃｍ-3、１μ
ｍ）、２０７はIｎＧａＡｓのコンタクト層（ｐ型、５
×１０19ｃｍ-3、０.１μｍ）である。これらの半導体
多層膜はＭＢＥ法で成長した。層２０７の表面に直径３
５μｍのＳｉＯ2マスク２４１を形成した。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正内容】
【００７１】２５１はIｎＰ基板（導電型：ｐ型、キャ
リア濃度：１×１０19ｃｍ-3）、２５２はIｎＰのバッ
ファ層（ｐ型、２×１０18ｃｍ-3、０.７μｍ）、２５
３は IｎＰの増倍層（ｐ型、５×１０14ｃｍ-3、０.２
μｍ）、２５４はIｎＰの電界調整層（ｎ型、７×１０
17ｃｍ-3、０.０３μｍ）、２５５はIｎＧａＡｓの電界
調整層（ｎ型、７×１０17ｃｍ-3、０.０１μｍ）、２
５６はIｎＰの電界調整層（ｎ型、７×１０17ｃｍ-3、
０.０１μｍ）、２５７はIｎＧａＡｓの光吸収層（ｎ
型、２×１０15ｃｍ-3、１.２μｍ）、２５８はIｎＰの
キャップ層（ｎ型、２×１０18ｃｍ-3、１μｍ）、２５
９はIｎＧａＡｓのコンタクト層（ｎ型、２×１０18ｃ
ｍ-3、０.１μｍ）である。これらの半導体多層膜はＭ
ＯＶＰＥ法で成長した。作製工程は図１５と同様であ
る。ただし、第二メサの側面２１３と第二メサの外周面
２１４上のみIｎＰ（アンドープ、０.１μｍ）の半導体
保護膜２０８を付加し、その上に絶縁膜２０９（ＳｉＮ
/ＳｉＯ2、厚さ０.１μｍ/０.３μｍ）をコンタクト層
２５９から第一メサの外周面２１６に掛けて図１６のよ
うに被着した。
リア濃度：１×１０19ｃｍ-3）、２５２はIｎＰのバッ
ファ層（ｐ型、２×１０18ｃｍ-3、０.７μｍ）、２５
３は IｎＰの増倍層（ｐ型、５×１０14ｃｍ-3、０.２
μｍ）、２５４はIｎＰの電界調整層（ｎ型、７×１０
17ｃｍ-3、０.０３μｍ）、２５５はIｎＧａＡｓの電界
調整層（ｎ型、７×１０17ｃｍ-3、０.０１μｍ）、２
５６はIｎＰの電界調整層（ｎ型、７×１０17ｃｍ-3、
０.０１μｍ）、２５７はIｎＧａＡｓの光吸収層（ｎ
型、２×１０15ｃｍ-3、１.２μｍ）、２５８はIｎＰの
キャップ層（ｎ型、２×１０18ｃｍ-3、１μｍ）、２５
９はIｎＧａＡｓのコンタクト層（ｎ型、２×１０18ｃ
ｍ-3、０.１μｍ）である。これらの半導体多層膜はＭ
ＯＶＰＥ法で成長した。作製工程は図１５と同様であ
る。ただし、第二メサの側面２１３と第二メサの外周面
２１４上のみIｎＰ（アンドープ、０.１μｍ）の半導体
保護膜２０８を付加し、その上に絶縁膜２０９（ＳｉＮ
/ＳｉＯ2、厚さ０.１μｍ/０.３μｍ）をコンタクト層
２５９から第一メサの外周面２１６に掛けて図１６のよ
うに被着した。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正内容】
【００７６】２７１はIｎＰ基板（ｎ型、２×１０18ｃ
ｍ-3）、２７２はIｎＡｌＡｓのバッファ層（ｎ型、２
×１０18ｃｍ-3、０.７μｍ）、２７３はIｎＡｌＡｓの
増倍層（ｎ型、５×１０14ｃｍ-3、０.２μｍ）、２７
４はIｎＰの電界調整層（ｐ型、７×１０17ｃｍ-3、０.
０３μｍ）、２７５はIｎＧａＡｓの電界調整層（ｐ
型、７×１０17ｃｍ-3、０.０１μｍ）、２７６はIｎＰ
の電界調整層（ｐ型、７×１０17ｃｍ-3、０.０１μ
ｍ）、２７７はIｎＧａＡｓの光吸収層（ｐ型、２×１
０ 15ｃｍ-3、１.２μｍ）、２７８はIｎＰのキャップ層
（ｐ型、２×１０18ｃｍ-3、１μｍ）、２７９はIｎＧ
ａＡｓのコンタクト層（ｐ型、５×１０19ｃｍ-3、０.
１μｍ）である。これらの半導体多層膜はＭＯＶＰＥ法
で成長した。メサを形成した後、IｎＰ（アンドープ、
０.１μｍ）の半導体保護膜２８０、および絶縁膜２８
１（ＳｉＮ/ＳｉＯ2、厚さ０.１μｍ/０.３μｍ）を被
着し、さらに素子上面を平坦化するためポリイミド２８
２を保護膜上に形成した。また、吸収層２７７下端での
メサ幅は４０μｍ、ｐ電極２８５の長さは１００μｍと
し、光入射側の端面には図１９（a）のように反射防止
膜（ＳｉＮ、厚さ０.１２μｍ）２８６を被着した。
ｍ-3）、２７２はIｎＡｌＡｓのバッファ層（ｎ型、２
×１０18ｃｍ-3、０.７μｍ）、２７３はIｎＡｌＡｓの
増倍層（ｎ型、５×１０14ｃｍ-3、０.２μｍ）、２７
４はIｎＰの電界調整層（ｐ型、７×１０17ｃｍ-3、０.
０３μｍ）、２７５はIｎＧａＡｓの電界調整層（ｐ
型、７×１０17ｃｍ-3、０.０１μｍ）、２７６はIｎＰ
の電界調整層（ｐ型、７×１０17ｃｍ-3、０.０１μ
ｍ）、２７７はIｎＧａＡｓの光吸収層（ｐ型、２×１
０ 15ｃｍ-3、１.２μｍ）、２７８はIｎＰのキャップ層
（ｐ型、２×１０18ｃｍ-3、１μｍ）、２７９はIｎＧ
ａＡｓのコンタクト層（ｐ型、５×１０19ｃｍ-3、０.
１μｍ）である。これらの半導体多層膜はＭＯＶＰＥ法
で成長した。メサを形成した後、IｎＰ（アンドープ、
０.１μｍ）の半導体保護膜２８０、および絶縁膜２８
１（ＳｉＮ/ＳｉＯ2、厚さ０.１μｍ/０.３μｍ）を被
着し、さらに素子上面を平坦化するためポリイミド２８
２を保護膜上に形成した。また、吸収層２７７下端での
メサ幅は４０μｍ、ｐ電極２８５の長さは１００μｍと
し、光入射側の端面には図１９（a）のように反射防止
膜（ＳｉＮ、厚さ０.１２μｍ）２８６を被着した。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大▲歳▼ 創 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 松岡 康信 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大野 智弘 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 藤崎 寿美子 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大家 彰 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 辻 伸二 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 4M118 AA05 AB05 BA01 CA03 CB01 5F049 MA08 MB07 NA05 NB01 PA14 QA02 QA15 SS04 SZ12 SZ13
Claims (21)
- 【請求項１】光を吸収してキャリアを発生する光吸収層
と、発生したキャリアを増倍する増倍層と、前記光吸収
層および前記増倍層との間に設けられた電界調整層とが
基板上に設けられ、 前記電界調整層のキャリア濃度または膜厚はその電界調
整層の内部または中心部の部位に比べてその電界調整層
の周縁部または周辺部の部位の方が相対的に小であるこ
とを特徴とするアバランシェホトダイオード。 - 【請求項２】前記電界調整層は第１および第２の電界調
整層を有し、そのデバイスの一断面でみて前記増倍と前
記第１の電界調整層とを有する第１の略台形形状または
第１の略メサ形状の部分と、前記第２の電界調整層と前
記光吸収層とを有する第２の略台形形状または第２の略
メサ形状の部分とを有し、前記第１の略台形形状または
第１の略メサ形状の部分の底面部分に対する頂面部分の
面積は前記第２の略台形形状または第２の略メサ形状の
部分の頂面部分に対する底面部分の面積よりも大である
ことを特徴とする請求項１記載のアバランシェホトダイ
オード。 - 【請求項３】前記第１の略台形形状または第１の略メサ
形状の部分および前記第２の略台形形状または第２の略
メサ形状の部分の側面のそれぞれ少なくとも一部には保
護膜、半導体の薄膜または絶縁体が設けられていること
を特徴とする請求項２記載のアバランシェホトダイオー
ド。 - 【請求項４】前記第２の略台形形状または第２の略メサ
形状の部分の側面には埋め込み層が設けられていること
を特徴とする請求項２記載のアバランシェホトダイオー
ド。 - 【請求項５】前記埋め込み層におけるキャリア濃度が前
記光吸収層におけるキャリア濃度よりも小さいことを特
徴とする請求項４記載のアバランシェホトダイオード。 - 【請求項６】前記第１の略台形形状または第１の略メサ
形状の部分および前記埋め込み層の側面のそれぞれ少な
くとも一部には保護膜、半導体の薄膜または絶縁体が設
けられていることを特徴とする請求項４記載のアバラン
シェホトダイオード。 - 【請求項７】前記埋め込み層におけるキャリア濃度が前
記光吸収層におけるキャリア濃度よりも小さいことを特
徴とする請求項６記載のアバランシェホトダイオード。 - 【請求項８】前記基板と前記増倍層との間にはバッファ
層が設けられ、前記光吸収層の前記電界調整層の側とは
反対側にはキャップ層、コンタクト層および電極が設け
られ、前記基板上にも電極が設けられ、両電極間に電圧
が印加されることにより素子動作するように構成されて
いることを特徴とする請求項１記載のアバランシェホト
ダイオード。 - 【請求項９】光を吸収してキャリアを発生する光吸収層
と、発生したキャリアを増倍する増倍層と、前記光吸収
層および前記増倍層との間に設けられた電界調整層とが
基板上に設けられ、 前記電界調整層は第１および第２の電界調整層を有し、
そのデバイスの一断面でみて前記増倍層と前記第１の電
界調整層とを有する第１の略台形形状または第１の略メ
サ形状の部分と、前記第２の電界調整層と前記光吸収層
とを有する第２の略台形形状または第２の略メサ形状の
部分とを有し、前記第１の略台形形状または第１の略メ
サ形状の部分の底面部分に対する頂面部分の面積は前記
第２の略台形形状または第２の略メサ形状の部分の頂面
部分に対する底面部分の面積よりも大であることを特徴
とするアバランシェホトダイオード。 - 【請求項１０】前記電界調整層のキャリア濃度または膜
厚はその電界調整層の内部または中心部の部位に比べて
その電界調整層の周縁部または周辺部の部位の方が相対
的に小であることを特徴とする請求項９記載のアバラン
シェホトダイオード。 - 【請求項１１】前記第１の略台形形状または第１の略メ
サ形状の部分および前記第２の略台形形状または第２の
略メサ形状の部分の側面のそれぞれ少なくとも一部には
保護膜、半導体の薄膜または絶縁体が設けられているこ
とを特徴とする請求項９記載のアバランシェホトダイオ
ード。 - 【請求項１２】前記第２の略台形形状または第２の略メ
サ形状の部分の側面には埋め込み層が設けられているこ
とを特徴とする請求項９記載のアバランシェホトダイオ
ード。 - 【請求項１３】前記埋め込み層におけるキャリア濃度が
前記光吸収層におけるキャリア濃度よりも小さいことを
特徴とする請求項１２記載のアバランシェホトダイオー
ド。 - 【請求項１４】前記第１の略台形形状または第１の略メ
サ形状の部分および前記埋め込み層の側面のそれぞれ少
なくとも一部には保護膜、半導体の薄膜または絶縁体が
設けられていることを特徴とする請求項１１記載のアバ
ランシェホトダイオード。 - 【請求項１５】前記埋め込み層におけるキャリア濃度が
前記光吸収層におけるキャリア濃度よりも小さいことを
特徴とする請求項１４記載のアバランシェホトダイオー
ド。 - 【請求項１６】前記基板と前記増倍層との間にはバッフ
ァ層が設けられ、前記光吸収層の前記電界調整層の側と
は反対側にはキャップ層、コンタクト層および電極が設
けられ、前記基板上にも電極が設けられ、両電極間に電
圧が印加されることにより素子動作するように構成され
ていることを特徴とする請求項９記載のアバランシェホ
トダイオード。 - 【請求項１７】光を吸収してキャリアを発生する光吸収
層と、発生したキャリアを増倍する増倍層と、該光吸収
層と該増倍層の間に挿入されて電界調整層となるそれぞ
れの結晶層含む多層結晶層を基板面上に形成する工程
と、 該多層結晶層の上面から該電界調整層の途中までエッチ
ングすることによって第二のメサ（台地）を形成する工
程と、 形成した該半導体層の上面から該増倍層と該電界調整層
の間に形成されるｐｎ接合面を越える深さまで、該第二
のメサが残るようにエッチングすることにより、頂部の
面積が該第二のメサの底部の面積よりも大きい第一のメ
サを形成する工程とを有していることを特徴とするアバ
ランシェホトダイオードの製造方法。 - 【請求項１８】前記メサ側壁に半導体膜を形成する工程
を有することを特徴とする請求項１７記載のアバランシ
ェホトダイオードの製造方法。 - 【請求項１９】該第二のメサの側面とエッチング後の該
多層結晶層の上面とに半導体層を形成する工程を有する
ことを特徴とする請求項１７記載のアバランシェホトダ
イオードの製造方法。 - 【請求項２０】前記第２のメサ側面に埋め込み層を形成
する工程を有することを特徴とする請求項１７記載のア
バランシェホトダイオードの製造方法。 - 【請求項２１】前記第１メサ側壁および前記埋め込み層
の側面のそれぞれ少なくとも一部に保護膜、半導体の薄
膜または絶縁体を形成する工程を有することを特徴とす
る請求項１６記載のアバランシェホトダイオードの製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001176738A JP4220688B2 (ja) | 2001-02-26 | 2001-06-12 | アバランシェホトダイオード |
| US09/942,737 US6635908B2 (en) | 2001-02-26 | 2001-08-31 | Burying type avalanche photodiode and fabrication method thereof |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-50054 | 2001-02-26 | ||
| JP2001050054 | 2001-02-26 | ||
| JP2001176738A JP4220688B2 (ja) | 2001-02-26 | 2001-06-12 | アバランシェホトダイオード |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008241283A Division JP4861388B2 (ja) | 2001-02-26 | 2008-09-19 | アバランシェホトダイオード |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002324911A true JP2002324911A (ja) | 2002-11-08 |
| JP2002324911A5 JP2002324911A5 (ja) | 2005-09-02 |
| JP4220688B2 JP4220688B2 (ja) | 2009-02-04 |
Family
ID=26610080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001176738A Expired - Lifetime JP4220688B2 (ja) | 2001-02-26 | 2001-06-12 | アバランシェホトダイオード |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6635908B2 (ja) |
| JP (1) | JP4220688B2 (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005093937A (ja) * | 2003-09-19 | 2005-04-07 | Chunghwa Telecom Co Ltd | 高速のエージ・カップル式フォトデテクタの改善方法 |
| WO2005078809A1 (ja) * | 2004-02-13 | 2005-08-25 | Nec Corporation | 半導体受光素子 |
| WO2006123410A1 (ja) * | 2005-05-18 | 2006-11-23 | Mitsubishi Denki Kabushiki Kaisha | アバランシェフォトダイオード |
| JP2006339413A (ja) * | 2005-06-02 | 2006-12-14 | Fujitsu Ltd | 半導体受光装置及びその製造方法 |
| US7422919B2 (en) | 2003-07-09 | 2008-09-09 | Hitachi, Ltd. | Avalanche photodiode |
| JP2009164456A (ja) * | 2008-01-09 | 2009-07-23 | Nec Corp | 半導体受光素子 |
| JP2010278406A (ja) * | 2009-06-01 | 2010-12-09 | Opnext Japan Inc | アバランシェホトダイオード及びこれを用いた光受信モジュール |
| US7855400B2 (en) | 2008-12-17 | 2010-12-21 | Mitsubishi Electric Corporation | Semiconductor light detecting element and method for manufacturing the semiconductor light detecting element |
| US7875905B2 (en) | 2007-04-20 | 2011-01-25 | Opnext Japan, Inc. | Semiconductor optical receiver device, optical receiver module, and method for manufacturing semiconductor optical receiver device |
| TWI458111B (zh) * | 2011-07-26 | 2014-10-21 | Univ Nat Central | 水平式累崩型光檢測器結構 |
| US9640703B2 (en) | 2004-10-25 | 2017-05-02 | Mitsubishi Electric Corporation | Avalanche photodiode |
| KR20190104717A (ko) * | 2018-03-02 | 2019-09-11 | 주식회사 시지트로닉스 | 2차원 도핑 기술을 이용한 수광소자 및 그 제조방법 |
| JP2020053444A (ja) * | 2018-09-25 | 2020-04-02 | 沖電気工業株式会社 | 半導体受光素子、及び光電融合モジュール |
| JP2021141112A (ja) * | 2020-03-02 | 2021-09-16 | 住友電工デバイス・イノベーション株式会社 | 半導体受光素子 |
| JP2021141111A (ja) * | 2020-03-02 | 2021-09-16 | 住友電工デバイス・イノベーション株式会社 | 光導波路型受光素子 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4703031B2 (ja) * | 2001-05-18 | 2011-06-15 | Ｏｋｉセミコンダクタ株式会社 | 化合物半導体装置 |
| JP2003168818A (ja) * | 2001-09-18 | 2003-06-13 | Anritsu Corp | 順メサ型アバランシェフォトダイオード及びその製造方法 |
| EP1470575B1 (en) * | 2002-02-01 | 2018-07-25 | MACOM Technology Solutions Holdings, Inc. | Mesa structure avalanche photodiode |
| JP5022032B2 (ja) * | 2003-05-02 | 2012-09-12 | ピコメトリクス、エルエルシー | Ｐｉｎ光検出器 |
| US7115910B2 (en) * | 2003-05-05 | 2006-10-03 | Banpil Photonics, Inc. | Multicolor photodiode array and method of manufacturing thereof |
| KR100509355B1 (ko) * | 2003-09-16 | 2005-08-18 | (주)엑스엘 광통신 | 포토 다이오드의 구조 및 제조 방법 |
| JP4894752B2 (ja) * | 2005-01-28 | 2012-03-14 | 日本電気株式会社 | 半導体受光素子及びその製造方法 |
| US7233051B2 (en) * | 2005-06-28 | 2007-06-19 | Intel Corporation | Germanium/silicon avalanche photodetector with separate absorption and multiplication regions |
| JP2007288089A (ja) * | 2006-04-20 | 2007-11-01 | Opnext Japan Inc | 光素子および光モジュール |
| US7741657B2 (en) * | 2006-07-17 | 2010-06-22 | Intel Corporation | Inverted planar avalanche photodiode |
| US7683397B2 (en) * | 2006-07-20 | 2010-03-23 | Intel Corporation | Semi-planar avalanche photodiode |
| US8030684B2 (en) * | 2007-07-18 | 2011-10-04 | Jds Uniphase Corporation | Mesa-type photodetectors with lateral diffusion junctions |
| JP4924617B2 (ja) * | 2009-01-05 | 2012-04-25 | ソニー株式会社 | 固体撮像素子、カメラ |
| US8242432B2 (en) * | 2009-10-23 | 2012-08-14 | Kotura, Inc. | System having light sensor with enhanced sensitivity including a multiplication layer for generating additional electrons |
| US8639065B2 (en) * | 2010-06-18 | 2014-01-28 | Kotura, Inc. | System having avalanche effect light sensor with enhanced sensitivity |
| JP5636604B2 (ja) * | 2012-06-29 | 2014-12-10 | 住友電工デバイス・イノベーション株式会社 | 半導体受光素子 |
| US9377581B2 (en) | 2013-05-08 | 2016-06-28 | Mellanox Technologies Silicon Photonics Inc. | Enhancing the performance of light sensors that receive light signals from an integrated waveguide |
| US10381502B2 (en) * | 2015-09-09 | 2019-08-13 | Teledyne Scientific & Imaging, Llc | Multicolor imaging device using avalanche photodiode |
| TWI595678B (zh) * | 2016-02-18 | 2017-08-11 | Univ Nat Central | 光偵測元件 |
| US9466751B1 (en) * | 2016-03-04 | 2016-10-11 | National Central University | Avalanche photodiode having electric-field confinement by mesas |
| TWI664718B (zh) * | 2018-05-04 | 2019-07-01 | National Central University | 凸台狀累增光偵測器元件 |
| JP7361490B2 (ja) * | 2019-05-07 | 2023-10-16 | 日本ルメンタム株式会社 | 半導体受光素子及び半導体受光素子の製造方法 |
| US11056604B1 (en) * | 2020-02-18 | 2021-07-06 | National Central University | Photodiode of avalanche breakdown having mixed composite charge layer |
| CN112531068A (zh) * | 2020-12-03 | 2021-03-19 | 北京邮电大学 | 一种集成微透镜结构的雪崩光电二极管 |
| CN113540273B (zh) * | 2021-07-16 | 2022-05-03 | 中国科学院半导体研究所 | 一种高速高增益的雪崩光电探测器及制备方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0824199B2 (ja) * | 1984-05-31 | 1996-03-06 | 富士通株式会社 | 半導体受光素子の製造方法 |
| JP2941349B2 (ja) * | 1990-04-06 | 1999-08-25 | 株式会社日立製作所 | 超格子ａｐｄ |
| JP2934294B2 (ja) * | 1990-04-09 | 1999-08-16 | 日本電信電話株式会社 | アバランシェフォトダイオード |
| JPH06232442A (ja) | 1993-02-04 | 1994-08-19 | Nec Corp | 半導体受光素子 |
| JP2845081B2 (ja) * | 1993-04-07 | 1999-01-13 | 日本電気株式会社 | 半導体受光素子 |
| JP2762939B2 (ja) * | 1994-03-22 | 1998-06-11 | 日本電気株式会社 | 超格子アバランシェフォトダイオード |
| JP2601231B2 (ja) * | 1994-12-22 | 1997-04-16 | 日本電気株式会社 | 超格子アバランシェフォトダイオード |
| JPH08274366A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | 半導体受光素子 |
| JP3141847B2 (ja) * | 1998-07-03 | 2001-03-07 | 日本電気株式会社 | アバランシェフォトダイオード |
-
2001
- 2001-06-12 JP JP2001176738A patent/JP4220688B2/ja not_active Expired - Lifetime
- 2001-08-31 US US09/942,737 patent/US6635908B2/en not_active Expired - Lifetime
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7422919B2 (en) | 2003-07-09 | 2008-09-09 | Hitachi, Ltd. | Avalanche photodiode |
| JP2005093937A (ja) * | 2003-09-19 | 2005-04-07 | Chunghwa Telecom Co Ltd | 高速のエージ・カップル式フォトデテクタの改善方法 |
| US7560751B2 (en) | 2004-02-13 | 2009-07-14 | Nec Corporation | Semiconductor photo-detecting element |
| WO2005078809A1 (ja) * | 2004-02-13 | 2005-08-25 | Nec Corporation | 半導体受光素子 |
| US9640703B2 (en) | 2004-10-25 | 2017-05-02 | Mitsubishi Electric Corporation | Avalanche photodiode |
| US8698268B2 (en) | 2005-05-18 | 2014-04-15 | Mitsubishi Electric Corporation | Avalanche photodiode and method for manufacturing the avalanche photodiode |
| WO2006123410A1 (ja) * | 2005-05-18 | 2006-11-23 | Mitsubishi Denki Kabushiki Kaisha | アバランシェフォトダイオード |
| JP2006339413A (ja) * | 2005-06-02 | 2006-12-14 | Fujitsu Ltd | 半導体受光装置及びその製造方法 |
| US7875905B2 (en) | 2007-04-20 | 2011-01-25 | Opnext Japan, Inc. | Semiconductor optical receiver device, optical receiver module, and method for manufacturing semiconductor optical receiver device |
| JP2009164456A (ja) * | 2008-01-09 | 2009-07-23 | Nec Corp | 半導体受光素子 |
| US7855400B2 (en) | 2008-12-17 | 2010-12-21 | Mitsubishi Electric Corporation | Semiconductor light detecting element and method for manufacturing the semiconductor light detecting element |
| JP2010278406A (ja) * | 2009-06-01 | 2010-12-09 | Opnext Japan Inc | アバランシェホトダイオード及びこれを用いた光受信モジュール |
| TWI458111B (zh) * | 2011-07-26 | 2014-10-21 | Univ Nat Central | 水平式累崩型光檢測器結構 |
| KR20190104717A (ko) * | 2018-03-02 | 2019-09-11 | 주식회사 시지트로닉스 | 2차원 도핑 기술을 이용한 수광소자 및 그 제조방법 |
| KR102078316B1 (ko) | 2018-03-02 | 2020-02-19 | 주식회사 시지트로닉스 | 2차원 도핑 기술을 이용한 수광소자 및 그 제조방법 |
| JP2020053444A (ja) * | 2018-09-25 | 2020-04-02 | 沖電気工業株式会社 | 半導体受光素子、及び光電融合モジュール |
| JP2021141112A (ja) * | 2020-03-02 | 2021-09-16 | 住友電工デバイス・イノベーション株式会社 | 半導体受光素子 |
| JP2021141111A (ja) * | 2020-03-02 | 2021-09-16 | 住友電工デバイス・イノベーション株式会社 | 光導波路型受光素子 |
| JP7294572B2 (ja) | 2020-03-02 | 2023-06-20 | 住友電工デバイス・イノベーション株式会社 | 光導波路型受光素子 |
| JP7302775B2 (ja) | 2020-03-02 | 2023-07-04 | 住友電工デバイス・イノベーション株式会社 | 半導体受光素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4220688B2 (ja) | 2009-02-04 |
| US6635908B2 (en) | 2003-10-21 |
| US20020117697A1 (en) | 2002-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002324911A (ja) | アバランシェホトダイオード及びその製造方法 | |
| US20140197373A1 (en) | Light-receiving device and method for producing the same | |
| JP5025330B2 (ja) | 半導体受光素子およびその製造方法 | |
| JP2003168818A (ja) | 順メサ型アバランシェフォトダイオード及びその製造方法 | |
| US7855400B2 (en) | Semiconductor light detecting element and method for manufacturing the semiconductor light detecting element | |
| JP2010278406A (ja) | アバランシェホトダイオード及びこれを用いた光受信モジュール | |
| JP4084958B2 (ja) | 半導体受光装置の製造方法 | |
| GB2107118A (en) | Avalanche photo-diode and manufacturing method therefor | |
| US7696593B2 (en) | PIN-type photo detecting element with three semiconductor layers, and window semiconductor layer having controlled thickness | |
| JP4861388B2 (ja) | アバランシェホトダイオード | |
| JPS6244709B2 (ja) | ||
| JP4166560B2 (ja) | アバランシェフォトダイオード及びその製造方法 | |
| WO2022099747A1 (zh) | 一种850nm波段高响应度探测器 | |
| JP2011060853A (ja) | Ｉｉｉ−ｖ族化合物半導体受光素子、及びｉｉｉ−ｖ族化合物半導体受光素子を作製する方法 | |
| JPH10209486A (ja) | 半導体受光装置及びその製造方法 | |
| JP4719763B2 (ja) | 受信器の製造方法 | |
| US7687874B2 (en) | Surface illuminated photodiode and optical receiver module | |
| US11749773B2 (en) | Avalanche photodiode and method for manufacturing same | |
| US10230008B2 (en) | Semiconductor light receiving device, optical receiver module and manufacturing method thereof | |
| JP2995359B2 (ja) | 半導体光検出器およびその製造方法 | |
| JP2004179404A (ja) | 半導体受光装置およびその製造方法 | |
| JP2785265B2 (ja) | 半導体受光素子 | |
| JP2991555B2 (ja) | 半導体受光素子 | |
| CN116130541A (zh) | 一种多色探测器及制备方法 | |
| JPH0637292A (ja) | 受光素子及び光電子集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041104 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050309 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050309 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071225 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071227 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080219 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20080219 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080722 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080919 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081021 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081114 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4220688 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131121 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |