WO2005078809A1 - 半導体受光素子 - Google Patents

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Inventor
Takeshi Nakata
Kikuo Makita
Atsushi Shono
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Nec Corporation
Nec Electronics Corporation
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    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
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    • H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
    • H01L31/107—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier working in avalanche mode, e.g. avalanche photodiodes
    • H01L31/1075—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier working in avalanche mode, e.g. avalanche photodiodes in which the active layers, e.g. absorption or multiplication layers, form an heterostructure, e.g. SAM structure
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Definitions

  • the present invention relates to a semiconductor light receiving element, and more particularly to an avalanche photodiode (Avalanche).
  • APD planar superlattice avalanche photodiode
  • Such a conventional device has a high gain bandwidth product (Gain Band width product), low noise, and stable operation due to the effect of increasing the ionization rate ratio of the InAlAsZlnAlGaAs superlattice multiplication layer. It is characterized by a highly reliable element by adopting a structure in which only the InP planar pn junction is exposed on the surface.
  • the layer structure includes a first conductivity type buffer layer, a first conductivity type light absorption layer, a first conductivity type electric field relaxation layer, a multiplication layer on a semiconductor substrate.
  • An etching stop layer, a second conductivity type buffer layer, and a second conductivity type contact layer force are also formed.
  • an impurity of the first conductivity type is diffused from the substrate surface to the peripheral portion of the isolation groove formed around the element, and the upper surface of the first conductive layer is diffused.
  • the second conductivity type electrode is formed on the element central surface.
  • the width of the isolation groove is not short-circuited by the impurity diffusion that is larger than the distance at which the impurity is diffused.
  • the electrodes of the first and second conductivity types are separated from each other by an isolation groove formed by etching from the surface to the etching stop layer (after formation, a dielectric film is formed) and function as both electrodes of the diode To do.
  • Patent Document 1 Japanese Patent Laid-Open No. 7-312442
  • Non-Patent Document 1 Watanabe, et al. ITripley, Photo-Tas Technology Letters, Vol. 8, pp. 827-829, IEEE, Photonics Technol. Lett., Pp. 827-829, vol. 8, 199 6
  • the planar type APD shown in the conventional example uses a structure characterized by using a superlattice structure as a multiplication layer and performing multiplication from a low electric field.
  • a superlattice structure since the electric field applied to the multiplication layer is low, the electric field strength of the etching stopper layer cannot be exceeded! /, So the problem of dark current is a big problem! / Nah ...
  • InP is often used as a material for the etching stopper layer.
  • the reason is that the etching selectivity is high for materials such as InAlAs, InGaAs, and InAlGaAs.
  • InP is lower than field strength strength nAlAs and InAlGaAs.
  • an etching stopper is used to improve the GB characteristics by reducing the thickness of the force electron multiplier layer, which is a preferred material for the etching stopper (by increasing the electric field strength applied to the electron multiplier layer).
  • a high electric field strength exceeding the electric field strength of the etching stopper layer is applied to the layer, and a very large dark current is generated in the etching stopper layer, degrading the multiplication characteristics of the device and increasing noise. Will do.
  • the etching stopper layer may be InGa under lattice matching conditions with InP.
  • AlAsSb As P (0 ⁇ x ⁇ l. 0, 0 ⁇ y ⁇ l. 0) and AlAsSb can also be used.
  • the present invention includes at least a first conductivity type buffer layer, a light absorption layer, a first conductivity type electric field relaxation layer, a multiplication layer, an etching stopper layer, and a second conductivity type on a semiconductor substrate.
  • a semiconductor light-receiving element comprising a buffer layer and a contact layer of a second conductivity type and having an electric field strength applied to an etching stopper layer lower than an electric field strength applied to a multiplication layer.
  • the impurity of the light absorption layer may be the first conductivity type or the second conductivity type.
  • the electric field strength of the etching stopper layer is lower than the electric field strength of the multiplication layer, and the electric field strength exerted on the etching stopper layer is lower than the electric field strength of the etching stopper layer or stronger than the multiplication layer.
  • the electric field strength is preferably higher than the electric field strength of the etching stopper layer.
  • the impurity of the first conductivity type or the second conductivity type is the second conductivity type
  • the impurity concentration is more preferably IX 10 16 (cm ⁇ 3 ) or more.
  • the single layer has a constant ratio of elements forming the multiplication layer.
  • Multiplication layer strength nAlAs is more preferable.
  • the thickness of the multiplication layer is more preferable. Is more preferably 0.3 m or less! /.
  • the etching stopper layer is InP or In Ga As ⁇ (0 ⁇ 1.0,
  • the layer thickness (dm (cm)) of the multiplication layer, the impurity concentration of the second conductivity type (Ndm (cm- 3 )), and the multiplication layer It is preferable to satisfy the relationship between the electric field magnitude A Em (kVZcm) and the force Ndm ⁇ k X eO XA EmZ (q X dm) that relaxes the electric field strength applied to.
  • the layer thickness (dk (cm)) of the second conductivity type electric field relaxation layer, the second conductivity type impurity concentration (Ndk (cm- 3 )), and the multiplication layer It is preferable that the relationship between the electric field magnitude A Ek (kVZcm) and the force Ndk ⁇ k XeO XA EkZ (q X dk) for relaxing the electric field strength applied to the is satisfied.
  • a multiplication layer having higher performance multiplication characteristics (a multiplication layer that is multiplied by a high electric field) can be used.
  • the electric field applied to the adjacent etching stopper layer can be made smaller than the maximum electric field strength in the multiplication layer, and kept lower than the electric field strength of the etching stopper layer. It becomes possible.
  • the maximum value of the multiplication electric field of the multiplication layer is 700 (kV / cm) and the electric field strength of the etching stopper layer is 600 (kV / cm), about 100 within the multiplication layer. If the electric field is reduced by (kV / cm 2) or more, it is possible to reduce the dark current in the etching stopper layer.
  • an electric field having a magnitude relaxed by the electric field relaxation layer from the electric field strength applied to the multiplication layer is applied to the etching stopper layer, and the etching It becomes possible to use a material having a multiplication electric field strength larger than the electric field strength that the stopper layer can withstand.
  • the maximum value of the multiplication electric field of the multiplication layer is 650 (kV / cm) and the electric field strength of the etching stopper layer is 550 (kV / cm)
  • the second conductivity type relaxation layer has an electric field relaxation function of 100 (kVZcm) or more, the dark current generated in the etching stopper layer can be suppressed.
  • An etching stopper layer structure with electric field strength of VZcm can be used.
  • a 'high sensitivity and low noise avalanche' photodiode can be constructed.
  • the present invention can also be applied to an APD having a conventional structure.
  • the electric field strength applied to one layer of the etching stagger is alleviated, the dark current can be further reduced and the characteristics are improved. This has the effect of reducing noise.
  • Second conductivity type buffer layer -8 Contact layer of second conductivity type
  • the electric field strength applied to the multiplication layer is relaxed and the electric field applied to the etching stopper layer. This is solved by making the intensity lower than the electric field intensity applied to the multiplication layer. The present inventors have found that this can be realized by the following method.
  • the first method is a method in which the multiplication layer adjacent to the etching stopper layer is doped with an impurity of the second conductivity type to have a function of relaxing the electric field.
  • the multiplication layer has a structure doped with low-concentration impurities regardless of the conductivity type, and the second layer has a function of electric field relaxation between the multiplication layer and the etching stopper layer.
  • an electric field relaxation layer doped with a conductive impurity is provided.
  • the first method is a method of reducing the electric field strength inside the multiplication layer by increasing the multiplication strength and doping the multiplication layer with the second conductivity type impurity.
  • the electric field strength exerted on the etching stopper layer can be reduced in a necessary amount or more than the multiplication electric field strength.
  • ⁇ Em Reduced, electric field magnitude (kVZcm), q: elementary charge, dm: multiplication layer thickness (cm), Ndm: impurity concentration of multiplication layer (cm- 3 ), k: increase Dielectric constant of double layer and eO: dielectric constant of vacuum.
  • the electric field reduction amount ⁇ Em from the maximum electric field is about 58 (kV / cm).
  • the reduction amount of the electric field can be determined by setting the impurity concentration and thickness of the multiplication layer.
  • an electric field relaxation layer is inserted between the multiplication layer having a high multiplication electric field strength and the etching stopper layer.
  • the multiplication layer may be the first conductivity type impurity or the second conductivity type impurity as long as it has a very low impurity concentration.
  • the electric field relaxation amount ⁇ Ek of the electric field relaxation layer can be expressed by the following equation (2).
  • dk is the thickness of the electric field relaxation layer
  • Ndk is the impurity concentration of the electric field relaxation layer (the conductivity type is the same conductivity type as the multiplication layer of the second conductivity type)
  • q is the elementary charge
  • k is The dielectric constant of the electric field relaxation layer.
  • the thickness and concentration of the second conductivity type electric field relaxation layer are 0.1 m and 5 X 10 16 (cm ").
  • the electric field relaxation amount ⁇ Ek is about 72 (kV / cm).
  • FIG. 1 shows a schematic structural cross section of the present embodiment.
  • Electric field relaxation layer 14 of the second conductivity type, multiplication layer 15 of the second conductivity type 15, etching stopper layer 16, buffer layer 1-7 of the second conductivity type and contact layer 1 of the second conductivity type 1 A layered structure consisting of 8 is formed.
  • the separation groove between the electrodes is formed to the depth of the etching stopper layer with the surface force.
  • a dielectric film 19 such as a silicon oxide film or a silicon nitride film serving as an insulating film is formed on the entire surface.
  • the dielectric film may be other than a silicon oxide film or a silicon nitride film.
  • Electrodes 111 and 112 are formed in electrode formation regions of the light absorption layer and the contact layer.
  • the etching stopper layer 1-6 is replaced with the multiplication layer 1-5 and the second layer. It is necessary to provide a buffer layer between 1 and 6 of the conductive type.
  • the etching stopper layer is
  • an element constituting the multiplication layer 1-5 constituting the lower layer and a group V element are different. This is because the same element configuration has the same function as the multiplication layer 15 that constitutes the lower layer, and therefore has the same function as when the lower multiplication layer becomes thicker.
  • the light absorption layer may be of the second conductivity type.
  • FIG. 2 shows a schematic diagram of the electric field distribution applied to each layer.
  • the impurity concentration of the multiplication layer is increased.
  • the multiplication layer of the second conductivity type has a function of relaxing the electric field, the maximum electric field strength applied to the multiplication layer is relaxed, and applied to the etching stopper layer.
  • the applied electric field strength is lower than the maximum electric field strength applied to the multiplication layer of the second conductivity type. For this reason, even if the maximum electric field strength of the multiplication layer is made larger than before, it is possible to obtain a multiplication characteristic with a high SZN ratio of the multiplication current without increasing the dark current.
  • the maximum electric field of the multiplication layer is approximately 600-650 (kVZcm).
  • the electric field strength is 600 (kVZcm).
  • the electric field applied to the etching stopper layer becomes less than the withstand electric field strength.
  • q l.6X10- 19 (C)
  • e0 8.85 X 10- 14 (the dielectric constant of vacuum, cm display)
  • dm the multiplication layer having a layer thickness (cm)
  • Ndm multiplication impurities Concentration (cm- 3 )
  • k 12.5 (dielectric constant of multiplication layer).
  • the reduction amount of the electric field can be determined by setting the impurity concentration and thickness of the multiplication layer.
  • the purpose of using a single thin film multiplication layer is to increase the GB product. If the film thickness does not exceed 0.3 m, the impurity concentration of the multiplication layer is 1. OX10 16 (cm- 3 ) It is more preferable that the above is 1.5 XIO 16 (cm- 3 ).
  • the impurity concentration of lX10 16 (cm– 3 ) or more is sufficiently higher than the impurity concentration of 1 ⁇ 5 15 (cm– 3 ) in the case of undoped.
  • the impurity concentration of the multiplication layer is 1.5. X10 16 (cm- 3 ) deeper, if the condition.
  • the present invention makes it possible to use a thin film having a high GB product as a multiplication layer ( ⁇ 0. Multiplication layer having a high multiplication electric field strength such as a multiplication layer) in a planar structure. Since this is the main purpose, the thickness of the multiplication layer is often determined first.
  • the layer thickness of the multiplication layer is first determined, and then the concentration corresponding to the required electric field reduction amount is calculated and used.
  • the impurity concentration can be calculated from the following equation (4) with the addition of the above condition.
  • a multiplication layer with a higher electric field than the conventional example is applied to the planar APD, and if the multiplication current is the same as the conventional one, a device operation with a higher GB product can be achieved. With a GB product equivalent to, it is possible to obtain a device with a lower multiplication current.
  • FIG. 4 shows a schematic cross section of the present embodiment.
  • a semiconductor substrate (regardless of conductivity type) 2-1 is in contact with the semiconductor substrate 2-1, in order, a first conductivity type buffer layer 2-2, a first conductivity type light absorption layer 2— 3, first conductivity type field relaxation layer 2-4, multiplication layer 2-5-1, first conductivity type field relaxation layer 2-5-2, etching stopper one layer 2-6, second layer A layer structure composed of the conductive type buffer layer 2-7 and the second conductive type contact layer 2-8 is formed.
  • a separation groove between the electrodes is formed up to the depth of the etching stopper layer.
  • a dielectric film 2-9 such as a silicon oxide film or a silicon nitride film to be an insulating film is formed on the entire surface.
  • the dielectric film may be other than a silicon oxide film or a silicon nitride film.
  • Electrodes 111 and 112 are formed in electrode formation regions of the light absorption layer and the contact layer.
  • FIG. 5 shows a schematic diagram of the electric field distribution applied to each layer.
  • an electric field relaxation layer of the second conductivity type is provided in order to moderate the electric field.
  • the electric field applied to the multiplication layer of the second conductivity type has a function of relaxing by the electric field relaxation layer of the second conductivity type, and is applied to the multiplication layer.
  • the electric field strength is relaxed, and the electric field strength applied to the etching stopper layer is lower than the electric field strength applied to the multiplication layer of the second conductivity type. Therefore, even if the maximum electric field strength of the multiplication layer is made larger than before, it is possible to obtain a multiplication characteristic with a high SZN ratio of the multiplication current without increasing the dark current.
  • the maximum electric field of the multiplication layer is approximately 650-700 kVZcm.
  • InP When InP is used as the etching stopper layer, its electric field strength is 600 (kVZcm). In this case, it is larger than 100 (kVZcm) in the electric field relaxation layer of the second conductivity type. If the electric field is relaxed, the electric field applied to the etching stopper layer becomes less than the electric field strength.
  • the amount of electric field AEk that can be reduced by the multiplication layer is given by the following equation (6).
  • the present invention can be applied to a semiconductor light receiving element having a conventional structure.
  • the electric field strength applied to the etching stopper layer is reduced.
  • Etching stopper Since the electric field strength applied to one layer is relaxed, the dark current is reduced compared to the conventional case, and the characteristics are improved (lower noise).
  • isolation etching and dielectric passivation SiN dielectric layer 1-3-9
  • n-type multiplication layer 1-3-5 InAlAs having a layer thickness of 0.3 m and an impurity concentration of 3 X 10 16 (cm " 3 ) was used.
  • the etching stopper layer 1-3-6 is 0.1 m ⁇
  • the ⁇ -type buffer layer 1-3-7 is 0.5 m thick
  • the impurity concentration is 1 X 10 18 (cm- 3 )
  • As the n-type contact layer 1-3-8 InGaAs with a layer thickness of 0.2 m and an impurity concentration of 5 ⁇ 10 18 (cm- 3 ) is used.
  • an n-type light absorption layer may be used.
  • This n-type multiplication layer 1-3-5 has a function of dropping a 130 (kVZcm) electric field, and even under operating conditions where the maximum value of the multiplication electric field is 650 (kV / cm).
  • the electric field applied to the etching stopper layer 1-3-6 is 520 (kVZcm).
  • the multiplication layer has a multiplication electric field higher than the electric field strength of the etching stopper layer 13-6 and a low dark current structure.
  • Vb is a breakdown voltage
  • the element reliability is estimated to have a lifetime of 1 million hours or more.
  • a planar type APD is constructed by applying isolation etching and SiN dielectric passivation to the structure where n-type buffer layer 2-3-7 and n-type contact layer 2-3-8 are stacked.
  • the layer thickness is 0.1 m. 1 x 10 17 (cm- 3 ) InAlAs, etching stopper layer 2-3-3, 0.1 m InP, n-type buffer layer 2-3-3-7, layer thickness 0 InAlAs of 5 m, concentration 1 X 10 18 (cm—), InGaAs with a layer thickness of 0.2 ⁇ m, concentration 5 X 10 18 (cm— 3 ) is used as the n-type contact layer 2-3-7.
  • This n-type field relaxation layer has a function of dropping a 145 (kV / cm) electric field, and even in an operating condition where the maximum value of the multiplication electric field is 700 (kV / cm), The powerful electric field is 555 (kV / cm).
  • the value at 0.9 Vb was less than 500 (nA) under the condition of temperature 0-85 (° C).
  • Vb is a breakdown voltage
  • the device reliability is estimated to be over 1 million hours.

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Abstract

　半導体受光素子（アバランシェ・フォトダイオード）において、高性能な増倍特性を持つ増倍層を組み込んで、高感度な素子を得る。エッチングストッパー層にかかる電界を低減する構造を用いることで、より高性能な増倍特性を持つ増倍層（高い電界で増倍する増倍層）を利用できる。これを実現する第一の方法は、導電型の増倍層を用いることである。第２の方法は、第２の導電型の電界緩和層を組み込んだ構造とすることである。これらにより、増倍電界より低い電界をエッチングストッパー層に印加するような構造とする。

Description

明 細 書
半導体受光素子
技術分野
[0001] 本発明は、半導体受光素子に関し、特にアバランシェ 'フォトダイオード (Avalanche
Photodiodes :APD)に関する。
背景技術
[0002] 次世代光通信システム用の高速，高感度受光素子として、図 7に示すプレーナ型 超格子アバランシェ ·フォトダイオード (以下、 APDと略す)が報告されて 、る（特許文 献 1、非特許文献 1)。
[0003] このような従来型素子は、 InAlAsZlnAlGaAs超格子増倍層のイオン化率比増大 効果で高利得帯域幅積 (GB積 (Gain Band width product) )化、低雑音化が なされ、且つ安定な InPプレーナ pn接合のみを表面に露出する構造とすることにより 、高信頼な素子であることが特徴である。
[0004] より具体的には、層構造は、半導体基板上に第一の導電型のバッファ一層、第一 の導電型の光吸収層、第一の導電型の電界緩和層、増倍層、エッチングストップ層、 第二の導電型のバッファ一層及び第二の導電型のコンタクト層力も成っている。
[0005] このような層構造に対して、素子周辺に形成したアイソレーション溝の周辺部分に 対して、第一の導電型の不純物を基板表面から拡散させて、その上部表面を第一の 導電型の電極とし、第二の導電型の電極は、素子中央表面に形成する。
[0006] アイソレーション溝の幅は、不純物を拡散する距離と比較して大きぐ不純物拡散に よりショートすることはない。
[0007] 第一と第二の導電型の電極は互いに、表面よりエッチングストップ層までエッチング により形成された (形成後、誘電体膜を形成する)アイソレーション溝により分離され ダイオードの両電極として機能する。
[0008] また、このアイソレーション溝の底部に不純物を注入することにより、電界分布を調 整し、良好なブレークダウン特性が得られるようになって 、る。
[0009] このようにして作製された素子は、高速 ·高感度の光'電気変換が可能となるため、 光通信用の受信機や、光計測用の装置にお 、て特に効果的に利用されて 、る。 特許文献 1：特開平 7-312442号公報
非特許文献 1 :渡辺、他。アイトリプルィー、フォト-タステクノロジーレターズ、第 8卷、 827— 829頁、 IEEE, Photonics Technol. Lett. , pp. 827—829, vol. 8, 199 6
発明の開示
発明が解決しょうとする課題
[0010] 従来技術の構造では、図 8に示す様に、増倍層とエッチングストッパー層とに印加 される電界強度はほぼ同じになる
[0011] 従来例で示したプレーナ型構造の APDでは、超格子構造を増倍層として用い、低 電界から増倍することを特徴とする構造を使用している。超格子構造の場合、増倍層 に印加される電界は低いために、エッチングストッパー層の耐電界強度を超えること はな!/、ので、暗電流の問題は大きな問題とはなって!/、な 、。
[0012] 一方で、より高い GB積の増倍層を得ようとする場合、超格子構造を用いずに、例え ば、 InAlAsの膜厚の薄い単層の膜を増倍層として用いることで GB積の値を向上さ せる方法が知られている。
[0013] エッチングストッパー層に用いる材料として InPがよく用いられている。理由は、 InA lAs、 InGaAs、 InAlGaAsのような材料に対してエッチング選択比が高くとれることに 起因している。一方、 InPは、耐電界強度力 nAlAs、 InAlGaAsに比較して低い。こ のために、エッチングストッパーとしては好ましい材料である力 電子増倍層の膜厚を 薄くして (電子増倍層に印加する電界強度を高くすることで) GB特性を向上させる場 合エッチングストッパー層に、エッチングストッパー層の耐電界強度を越える高い電 界強度が印加され、エッチングストッパー層で非常に大きな暗電流が発生し、デバイ スの増倍特性を劣化させたり、雑音を増カロさせたりすることになる。
[0014] 尚、エッチングストッパー層としては、 InP以外に、 InPと格子整合条件で In Ga
As P (0≤x≤l. 0、 0≤y≤l. 0)や AlAsSbを使うこともできる。
[0015] 従って、増倍層の膜厚を薄くすることで、 GB積を向上させた増倍層を用いて高感 度な半導体受光素子を作製するという手法が適用できないという課題があった。 課題を解決するための手段
[0016] 本発明は、半導体基板上に、少なくとも第一の導電型のバッファ一層、光吸収層、 第一の導電型の電界緩和層、増倍層、エッチングストッパー層、第二の導電型のバ ッファー層および第二の導電型のコンタクト層で構成され、増倍層に印加される電界 強度よりもエッチングストッパー層に力かる電界強度が低いことを特徴とする半導体 受光素子である。光吸収層の不純物は、第一の導電型であっても第二の導電型であ つてもよい。
[0017] 本発明では、エッチングストッパー層の耐電界強度は増倍層の耐電界強度より低く 、エッチングストッパー層に力かる電界強度がエッチングストッパー層の耐電界強度 よりも低いあるいは増倍層に力かる電界強度がエッチングストッパー層の耐電界強度 よりも高いことが好ましい。
[0018] このために、本発明では、増倍層とエッチング層との間に増倍層の電界を緩和する 第二の導電型の電界緩和層を有する、あるいは、増倍層の不純物が第一の導電型 あるいは第二の導電型であってよぐ不純物が第二の導電型の場合は不純物濃度 が I X 1016 (cm— 3)以上であることがより好ましい。
[0019] 本発明では、増倍層を形成する元素の比が一定な単層であることが好ましぐ増倍 層力 nAlAsからなる層であることがより好ましぐ増倍層の厚さが 0. 3 m以下であ ることがより好まし!/、。
[0020] この場合、エッチングストッパー層が InPまたは In Ga As Ρ (0≤χ≤1. 0,
x (li) y (l-y)
0≤y≤l . 0)からなる層であることが好ましい。
[0021] 増倍層に、不純物を添加する場合、増倍層の層厚 (dm (cm) )と第 2の導電型の不 純物濃度 (Ndm (cm—3) )と、増倍層に印加される電界強度を緩和する電界の大きさ A Em (kVZcm)と力 Ndm≥k X eO X A EmZ (q X dm)の関係を満たすことが好 ましい。
[0022] 電界緩和層を設ける場合、第二の導電型の電界緩和層の層厚 (dk (cm) )と第 2の 導電型の不純物濃度 (Ndk (cm— 3) )と、増倍層に印加される電界強度を緩和する電 界の大きさ A Ek (kVZcm)と力 Ndk≥k X eO X A EkZ (q X dk)の関係を満たす ことが好ましい。 発明の効果
[0023] エッチングストッパー層に力かる電界を低減する構造を用いることで、より高性能な 増倍特性を持つ増倍層（高!ゝ電界で増倍する増倍層）を利用できる。
[0024] 第一の方法を採用することにより、隣接するエッチングストッパー層に印加される電 界は、増倍層での最大電界強度より小さくでき、エッチングストッパー層の耐電界強 度より低く保持することが可能となる。
[0025] 例えば、増倍層の増倍電界の最大値が 700 (kV/cm)でエッチングストッパー層 の耐電界強度が 600 (kV/cm)の場合、増倍層内部にお 、ておよそ 100 (kV/cm )以上の電界の低減があれば、エッチングストッパー層での暗電流低減を図ることが 可能である。
[0026] したがって、増倍層厚みを 0. 2 m、第 2導電型の不純物濃度を 5 X 1016 (cm"3)と することで、エッチングストッパー層での電界強度は 145 (kVZcm)低減でき、 700- 145 = 555 (kV/cm)となって電界強度として十分耐えられる大きさになって!/、る。
[0027] これにより、 700 (kVZcm)という高い電界強度をもつ増倍層を用いながら、 600 (k VZcm)の耐電界強度をもつエッチングストッパー層の構造を使用することができる。
[0028] この高い増倍電界強度の増倍層により、 GB積を向上させ、かつ暗電流が従来と同 等力 それ以下のレベルの特性をもたせることが可能である。
[0029] 従って、従来よりも高速 '高感度なアバランシェ 'フォトダイオードを構成することが 可能である。
[0030] 又、第二の方法を採用することにより、増倍層に印加されている電界強度から電界 緩和層で緩和された大きさの電界がエッチングストッパー層に力かるようになり、エツ チンダストッパー層の耐える電界強度より大きな増倍電界強度の材料を使えるように なる。
[0031] 例えば、増倍層の増倍電界の最大値が 650 (kV/cm)でエッチングストッパー層 の耐電界強度が 550 (kV/cm)の場合、増倍層とエッチングストッパー層の間の第 二導電型緩和層において、 100 (kVZcm)以上の電界緩和機能があれば、エッチ ングストッパー層で発生する暗電流を抑えることが可能である。
[0032] 第二の導電型の緩和層の厚みを 0. l ^ m,不純物濃度を 1 X 1017 (cm"3)とするこ とで、 145 (kVZcm)の電界緩和量を得ることが可能である。従って、エッチングスト ッパ一層における電界は、 650— 145=455 (kVZcm)となり、十分低い電界である
[0033] これにより、 650 (kVZcm)という高い電界強度をもつ増倍層を用いながら、 550 (k
VZcm)の耐電界強度をもつエッチングストッパー層の構造を使用することができる。
[0034] この高い増倍電界強度の増倍層により、 GB積を向上させ、かつ暗電流が従来と同 等力 それ以下のレベルの特性をもたせることが可能である。従って、従来よりも高速
'高感度且つ低雑音のアバランシェ 'フォトダイオードを構成することが可能である。
[0035] 本発明を従来の構造の APDに採用することもでき、この場合は、エッチングストツバ 一層に印加される電界強度が緩和されるので、暗電流を更に減らすことができ、特性 の改善 (低雑音化）がはかれるという効果がある。
図面の簡単な説明
[0036] [図 1]第一の実施の形態の説明図（1)
[図 2]第一の実施の形態の説明図（2)
[図 3]実施例 1の説明図
[図 4]第二の実施の形態の説明図（1)
[図 5]第二の実施の形態の説明図（2)
[図 6]実施例 2の説明図
[図 7]背景技術の説明図（1)
[図 8]背景技術の説明図（2)
符号の説明
[0037] 1-1 半導体基板
1-2 第一の導電型のバッファ一層
1-3 第一の導電型の光吸収層
1-4 第一の導電型の電界緩和層
1-5 第二の導電型の増倍層
1-6 エッチングストッパー層
1-7 第二の導電型のバッファ一層 -8 第二の導電型のコンタクト層
-9 誘電体膜
-10 電極
-11 電極
-12 不純物拡散領域
-1-1 エッチングストッパー層の耐電界強度-1-2 Δ Ε
-1-3 電界分布の線
-3-1 InP半導体基板
-3-2 p型バッファ一層
-3-3 p型光吸収層
-3-4 p型電界緩和層
-3-5 n型増倍層
-3-6 エッチングストッパー層
-3-7 n型バッファ一層
-3-8 n型 3ンタク卜層
-3-9 SiNx誘電体膜
-3-10 p電極
-3-11 n電極
- 3-12 Zn拡散領域
- 1 半導体基板
-2 第一の導電型のバッファ一層
-3 第一の導電型の光吸収層
-4 第一の導電型の電界緩和層
-5-1 増倍層
-5-2 第 2の導電型の電界緩和層
-6 エッチングストッパー層
-7 第二の導電型のバッファ一層 - -8 第二の導電型のコンタクト層
- -9 誘電体膜
- 10 電極
- -11 電極
- -12 不純物拡散領域
- -2- ェ、' 一層の耐電界強度- -2- Δ Ε
- -2- 電界分布の線
- -3- 半導体基板
- -3- p型バッファ一層
- -3- P型光吸収層
- -3- P型電界緩和層
- -3-- -3- 2 n型電界緩和層
- -3- エッチングストッパー層
- -3- n型バッファ一層
- -3- n型コンタクト層
- -3- SiNx誘電体膜
- -3- 10 p電極
- -3- 11 n電極
- -3- 12 Zn拡散領域
- 半導体基板
- -2 第一の導電型のバッファ一層
- 3 第一の導電型の光吸収層
- -4 第一の導電型の電界緩和層
- -5
- -6 エッチングストッパー層
- -7 第二の導電型のバッファ一層 3-8 第二の導電型のコンタクト層
3-9 誘電体膜
3-10 電極
3-11 電極
3-12 不純物拡散領域
3-2-1 エッチングストッパー層の耐電界強度
3-2-2 電界分布の線
発明を実施するための最良の形態
[0038] エッチングストッパー層の耐える電界強度より高 、電界を増倍層に印加できるように するためには、増倍層に印加される電界強度を緩和し、エッチングストッパー層に印 加される電界強度を、増倍層に印加される電界強度より低くすることで解決される。こ れは、下記の方法によって実現できることを本発明者等は見出した。
[0039] 第一の方法は、エッチングストッパー層に隣接する増倍層に第 2の導電型の不純物 ドーピングを行 ヽ、電界を緩和する機能を持たせる方法である。
[0040] 第二の方法は、増倍層は導電型を問わず低濃度の不純物をドーピングした構造で 構成し、増倍層とエッチングストッパー層の間に電界緩和の機能を持った第 2の導電 型の不純物をドーピングした電界緩和層を設ける方法である。
[0041] 第一の方法では、増倍強度の高!、増倍層に第 2の導電型の不純物ドーピングを行 うことで、増倍層内部での電界強度を下げる方法である。
[0042] この方法を用いることにより、エッチングストッパー層に力かる電界強度を増倍電界 強度に比較して必要な量、あるいはそれ以上の範囲で削減できる。
[0043] この際に、低減したい電界緩和量と増倍層の層厚および不純物濃度との関係は下 記の式（1)で表現できる。
[0044] A Em = q X dm X Ndm/ (kX eO) · · · (1)
ここで、 Δ Em：低減した 、電界の大きさ（kVZcm)、 q：電荷素量、 dm：増倍層厚（ cm)、 Ndm:増倍層の不純物濃度（cm— 3)、 k:増倍層の比誘電率および eO :真空の 誘電率である。
[0045] 仮に厚みが 0. 2 mで不純物濃度が 2 X 1016 (cm—3)の増倍層を使用すると、式（ 1)から最大電界からみた電界の低減量 Δ Emは、約 58 (kV/cm)が得られる。
[0046] このように、電界の低減量は、増倍層の不純物濃度及び厚みを設定して決めること が可能である。
[0047] 第二の方法では、増倍電界強度の高い増倍層とエッチングストッパー層との間に電 界緩和層を挿入することである。この方法を用いることにより、エッチングストッパー層 にかかる電界強度を増倍層に力かる電界強度に比較して必要な量、あるいはそれ以 上の範囲で削減できる。
[0048] 増倍層は、非常に低不純物濃度であれば第一の導電型の不純物であっても第二 の導電型の不純物であっても良 、。
[0049] 電界緩和層の電界緩和量 Δ Ekは、下記の式（2)で表現できる。
[0050] A Ek = q X dk X Ndk/ (kX eO) · · · (2)
dkは、電界緩和層の層厚、 Ndkは、電界緩和層の不純物濃度 (導電型は、第二の 導電型の増倍層と同一導電型である）、 qは、電荷素量および kは、電界緩和層の比 誘電率である。
[0051] 例えば、第二の導電型の電界緩和層の厚みと濃度を、 0. 1 m及び 5 X 1016 (cm"
3)とした場合、電界緩和量 Δ Ekは、約 72 (kV/cm)となる。
(第一の実施の形態）
第一の実施の形態について、図 1および図 2を用いて詳細に説明する。
[0052] 図 1は、本実施の形態の概略構造断面を示す。
[0053] 半導体基板 1 1 (導電型を問わない)上に半導体基板 1 1に接して順に、第一の 導電型のバッファ一層 1 2、第一の導電型の光吸収層 1 3、第一の導電型の電界 緩和層 1 4、第二の導電型の増倍層 1 5、エッチングストッパー層 1 6、第二の導 電型のバッファ一層 1—7および第二の導電型のコンタクト層 1 8で構成された層構 造を形成する。
[0054] 次に、表面に、光吸収層とコンタクト層との電極を設けるために、電極間の分離溝を 、表面力もエッチングストッパー層の深さまで形成する。その後、絶縁膜となるシリコン 酸ィ匕膜やシリコン窒化膜のような誘電体膜 1 9を全面に形成する。尚、誘電体膜は、 シリコン酸ィ匕膜やシリコン窒化膜以外であっても良い。その後、分離溝の外周囲の光 吸収層の電極形成領域の誘電体膜を除去し、第一の導電型の不純物をバッファー 層に達するまで拡散し、不純物拡散領域 1 12を形成し、次に、分離溝の内部のコン タクト層の電極形成領域の誘電体膜を除去する。
[0055] 光吸収層とコンタクト層との電極形成領域に電極 1 11および 1 12を形成する。
[0056] 増倍層 1 5が、分離溝の表面に出てしまうと表面リークが発生し、特性を劣化させ てしまうので、エッチングストッパー層 1—6を、増倍層 1—5と第二の導電型のバッファ 一層 1—6との間に設ける必要がある。
[0057] ΠΙ— V族化合物半導体では、選択エッチングをする場合、エッチングストッパー層は
、エッチングストッパー層の上層に形成された層と異なる V族元素を使用することで、 どちらかの層の不純物濃度が高くなつた場合でも、高い選択比を得ることができる。
[0058] エッチングストッパー層 1-6は、下層を構成する増倍層 1-5を構成する元素と V族 の元素が異なっていることが好ましい。同じ元素構成であると、下層を構成する増倍 層 1 5と同じ機能を持ってしまうため、下層の増倍層が厚くなつた場合と同様な機能 を持つことになるからである。
[0059] 尚、第 2の実施の形態でも同じであるが、光吸収層は第二の導電型であってもかま わない。
[0060] 各層に印加される電界分布の概略図を図 2に示す。本実施の形態では、増倍層の 不純物濃度を高くしている。この結果、図 2に示されるように、第二の導電型の増倍 層が電界を緩和する機能を持ち、増倍層に印加される最大電界強度が緩和され、ェ ツチングストッパー層に印加される電界強度は、第二の導電型の増倍層に印加され た最大電界強度よりも低い電界が印加される。この為、増倍層の電界の最大強度を 従来よりも大きくしても、暗電流が大きくなることはなぐ増倍電流の SZN比の高い増 倍特性を得ることが可能である。
[0061] より具体的には、例えば、材料として InAlAsを用い、層厚が 0. 3 μ mの増倍層の 場合、増倍層の最大電界はおよそ 600-650 (kVZcm)となる。
[0062] エッチングストッパー層として InPを用いる場合、その耐電界強度は 600 (kVZcm) となる。この場合には、増倍層にで、約 50 (kVZcm)の電界の低減をしておけば、ェ ツチングストッパー層に印加される電界は耐電界強度以下になる。増倍層で削減で きる電界の量 Δ Emは下記の式 (3)で与えられる。
[0063] AEm = qXdmXNdm/(kXeO) ··· (3)
ここで、 q=l.6X10— 19(C)、 e0 = 8.85 X 10— 14 (真空の誘電率、 cm表示）、 dm =増倍層の層厚 (cm)、 Ndm=増倍層の不純物濃度 (cm—3)および k= 12.5(増倍 層の比誘電率)である。
[0064] 増倍層の厚みが 0.3 μ mで第 2導電型の不純物濃度が 1.5X 1016(cm— 3)の増倍 層を使用する場合、式（3)から、電界の低減量 AEm=65(kVZcm)が得られる。
[0065] このように、電界の低減量は、増倍層の不純物濃度及び厚みを設定で決めることが 可能である。 GB積を大きくすることが、単層の薄膜増倍層を用いる目的であり、膜厚 が 0.3 mを越える事がないとすると、増倍層の不純物濃度は 1. OX1016(cm— 3)以 上が好ましぐ 1.5 XIO16 (cm— 3)であることがより好ましい。 lX1016(cm— 3)以上の 不純物濃度は、アンドープの場合の不純物濃度である 1一 5 X 1015 (cm— 3)に比べて 十分に高不純物濃度である。
[0066] また、増倍層内部で削減する電界の大きさは、上記の例で記述した場合よりも大き くてもデバイス動作は可能であるので、上記の増倍層の不純物濃度は、 1.5X1016( cm— 3)より濃 、条件であればょ 、。
[0067] 本発明は、増倍層として高い GB積を示す薄膜（≤0. 増倍層のような、高い 増倍電界強度の増倍層をプレーナ型構造で用いることを可能にすることが主な目的 であるので、増倍層の厚みに関してまず決定することが多い。
[0068] 従って、多くの場合、まず増倍層の層厚を決定し、その後、必要な電界削減量に見 合った濃度を式力 算出して用いることになる。
[0069] 従って、膜厚 dmを決定したならば、上記の濃度が濃 ヽ条件でも許容されると!ヽぅ条 件を加えて、下記、式 (4)から不純物濃度を算出できる。
[0070] Ndm≥k X eO X Δ Em/ (q X dm) · · · (4)
このような条件を満たす構造において、従来例よりも高い電界の増倍層をプレーナ 型 APDに適用し、従来と同等の増倍喑電流であれば、より高い GB積のデバイス動 作を、従来と同等の GB積であれば、より低い増倍喑電流のデバイスを得ることが可 能となる。 (第二の実施の形態）
第二の実施の形態について、図 4を用いて詳細に説明する。
[0071] 図 4は、本実施の形態の概略構造断面を示す。
[0072] 半導体基板 (導電型を問わない) 2— 1上に半導体基板 2— 1に接して順に、第一の 導電型のバッファ層 2— 2、第一の導電型の光吸収層 2— 3、第一の導電型の電界緩 和層 2— 4、増倍層 2— 5— 1、第二の導電型の電界緩和層 2— 5— 2、エッチングストッパ 一層 2— 6、第二の導電型のバッファ層 2— 7および第二の導電型のコンタクト層 2-8 で構成された層構造を形成する。
[0073] 次に、表面に、光吸収層とコンタクト層との電極を設けるために、電極間の分離溝を 、表面力もエッチングストッパー層の深さまで形成する。その後、絶縁膜となるシリコン 酸ィ匕膜やシリコン窒化膜のような誘電体膜 2— 9を全面に形成する。尚、誘電体膜は、 シリコン酸ィ匕膜やシリコン窒化膜以外であっても良い。その後、分離溝の外周囲の光 吸収層の電極形成領域の誘電体膜を除去し、第一の導電型の不純物をバッファー 層に達するまで拡散し、不純物拡散領域 2— 12を形成し、次に、分離溝の内部のコン タクト層の電極形成領域の誘電体膜を除去する。
[0074] 光吸収層とコンタクト層との電極形成領域に電極 1 11および 1 12を形成する。
[0075] 各層に印加される電界分布の概略図を図 5に示す。本実施の形態では、電界を緩 和するために、第二の導電型の電界緩和層を設けている。この結果、図 5に示される ように、第二の導電型の増倍層に印加された電界が、第二の導電型の電界緩和層 によりを緩和する機能を持ち、増倍層に印加された電界強度が緩和され、エッチング ストッパー層に印加される電界強度は、第二の導電型の増倍層に印加された電界強 度よりも低い電界が印加される。この為、増倍層の電界の最大強度を従来よりも大き くしても、暗電流が大きくなることはなぐ増倍電流の SZN比の高い増倍特性を得る ことが可能である。
[0076] より具体的には、例えば、材料として InAlAsを用い、層厚が 0. 2 μ mの増倍層の 場合、増倍層の最大電界はおよそ 650-700kVZcmとなる。
[0077] エッチングストッパー層として InPを用いる場合、その耐電界強度は 600 (kVZcm) となる。この場合には、第 2導電型の電界緩和層において 100 (kVZcm)より大きな 電界の緩和をすれば、エッチングストッパー層に印加される電界は耐電界強度以下 になる。増倍層で削減できる電界の量 AEkは、次の式 (6)で与えられる。
[0078] AEk=qXdkXNdk/(kXeO) ··· (5)
ここで、 q=l.6X10— 19(C)、 e0 = 8.85 X 10— 14 (真空の誘電率、 cm表示）、 dk = 第二導電型の緩和層の層厚 (cm)、 Ndk=第二導電型の緩和層の不純物濃度 (cm
"3)、 k= 12.5 (第 2導電型の緩和層の比誘電率)である。
[0079] 例えば、第二導電型の緩和層を、層厚 0.1 μ m、不純物濃度 1 X 1017(cm— 3)で形 成すると、 AEk=145(kVZcm)になり、上記の条件を満たすことが出来る。
[0080] 電界緩和の量は、これ以上の大きさであってもデバイスは機能することから、濃度と 層厚の条件は、下記の式（7)で表せる。
[0081] AEk≤qXdkXNdk/(kXeO) ··· (6)
式 (6)の条件を満たす様に作製すれば、エッチングストッパー層での暗電流を低減 する効果を得ることが可能である。
[0082] 尚、第 1の実施の形態および第 2の実施の形態では、従来技術よりも GB積を大きく するために増倍層として膜厚の薄い、 InAlAsを用いた場合で説明したが、従来の構 造の半導体受光素子に本発明を適用することができる。本発明を従来技術に適用す ると、エッチングストッパー層に印加される電界強度が減少する。エッチングストッパ 一層に印加される電界強度が緩和されるので、従来よりも暗電流が減少し、特性の 改善 (低雑音化）がはかれるという効果がある。
実施例
[0083] (実施例 1)
図 3に示す様に、 n型、 p型 (もしくは SI (Semi- Insulating:半絶縁性)型） InP半導体 基板 1—3— 1上に、 InP、 InAlAs、又は InAlGaAsの p型バッファ一層 1—3—2、 InGa Asp型光吸収層 1 3— 3、 p型電界緩和層 1 3— 4、 n型の増倍層 1 3— 5、エッチング ストッパー層 1—3—6、 n型バッファ一層 1—3— 7および n型コンタクト層 1—3— 8を積層 した構造に対して、アイソレーションエッチングおよび誘電体パッシベーシヨン（SiN 誘電体層 1-3-9)等を施してプレーナ型 APDが得られる。
[0084] n型増倍層 1—3—5として、層厚 0.3 m、不純物濃度 3 X 1016 (cm"3)の InAlAsを 用い、エッチングストッパー層 1—3— 6としては、 0. 1 mの ΙηΡを、 η型バッファ一層 1 —3— 7として、層厚 0. 5 m、不純物濃度 1 X 1018 (cm— 3)の InAlAsを、 n型コンタク ト層 1—3— 8として、層厚 0. 2 m、不純物濃度 5 X 1018 (cm—3)の InGaAsを用いる。
[0085] 尚、 p型光吸収層は、 n型の光吸収層を用いることもできる。
[0086] この n型増倍層 1-3-5は、 130 (kVZcm)電界を降下させる機能を持ち、増倍電 界の最大値が 650 (kV/cm)となる動作条件においても、 InPエッチングストッパー 層 1—3—6にかかる電界は 520 (kVZcm)となる。
[0087] これにより、増倍層が、エッチングストッパー層 1 3— 6の耐電界強度より高い増倍 電界を持つ構造であることと、暗電流の低 、構造とを両立させることが可能である。
[0088] このようにして試作した素子は、ウェハー面内全面に渡って、暗電流が低減された 。受光直径 30 mの素子の暗電流を測定したところ、温度 0— 85 (°C)の条件下に おいて、暗電流は、 0. 9Vbで、 500 (nA)以下とすることができた。
[0089] ここで、 Vbは、ブレークダウン電圧である。
[0090] GB積は、 80 (GHz) (50 ( Ω )負荷時)の利得帯域積を得ることができた。
[0091] 素子信頼性は、 100万時間以上の寿命が得られると推定される。
[0092] これらの特性は、特に光通信用の受信機に用いるのに有効である。
[0093] また、これらの特性を同時に満たすことは、本明細書で提案の構造を用いることで 初めて可能となるものである。
[0094] (実施例 2)
図 6に示す様に、 n型 (もしくは SI型） InP基板 2—3—1上に InP又は、 InAlAs又は I nAlGaAsから成る p型バッファ一層 2—3—2、 InGaAsから成る p型光吸収層 2—3—3 、 P型電界緩和層 2— 3— 4、増倍層 2— 3— 5— 1、 n型電界緩和層 2— 3— 5— 1、エツチン グストッパー層 2—3—6、 n型バッファ一層 2—3—7、 n型コンタクト層 2— 3— 8を積層した 構造に対して、アイソレーションエッチングおよび SiN誘電体パッシベーシヨン等を 施してプレーナ型 APDを構成する。
[0095] 増倍層 2—3—5—1として、層厚 0. 2 μ mでアンドープの InAlAsを、 n型電界緩和層 2— 3— 5— 2として、層厚 0. 1 m、濃度 1 X 1017 (cm— 3)の InAlAsを、エッチングスト ッパ一層 2— 3— 6として、 0. 1 mの InPを、 n型バッファ一層 2— 3— 7としては、層厚 0 . 5 m、濃度 1 X 1018 (cm— の InAlAs、 n型コンタクト層 2— 3— 7として、層厚 0. 2 μ m、濃度 5 X 1018 (cm— 3)の InGaAsを用いる。
[0096] この n型電界緩和層は、 145 (kV/cm)電界を降下させる機能を持ち、増倍電界 の最大値が 700 (kV/cm)となる動作条件においても、 InPエッチングストッパー層 に力力る電界は 555 (kV/cm)となる。
[0097] これにより、エッチングストッパー層の耐電界強度より高い増倍電界を持つ構造であ ることと、暗電流の低 、構造とを両立させることが可能である。
[0098] このようにして試作した素子は、ウェハー面内全面に渡って、暗電流が低減された
。受光直径 30 mの素子の暗電流を測定したところ、温度 0— 85 (°C)の条件下に おいて、 0. 9Vbでの値が 500 (nA)以下を得ることができた。
Vbはブレークダウン電圧である。
[0099] GB積は、 85 (GHz) (50 ( Ω )負荷時)の利得帯域積を得ることができた。
[0100] 素子信頼性は、 100万時間以上が推定される。
[0101] これらの特性は、特に光通信の光受信機に用いるのに有効である。
[0102] また、これらの特性を同時に満たすことは、本明細書で提案の構造を用いることで 初めて可能となるものである。

Claims

請求の範囲
[I] 半導体基板上に、少なくとも第一の導電型のバッファ一層、光吸収層、第一の導電 型の電界緩和層、増倍層、エッチングストッパー層、第二の導電型のバッファ一層お よび第二の導電型のコンタクト層で構成され、
前記増倍層に印加される電界強度よりも前記エッチングストッパー層に力かる電界 強度が低いことを特徴とする半導体受光素子。
[2] 前記光吸収層の不純物が第一の導電型である請求項 1に記載の半導体受光素子。
[3] 前記光吸収層の不純物が第二の導電型である請求項 1に記載の半導体受光素子。
[4] 前記エッチングストッパー層の耐電界強度は前記増倍層の耐電界強度より低ぐ前 記エッチングストッパー層に力かる電界強度が前記エッチングストッパー層の耐電界 強度よりも低いことを特徴とする請求項 1に記載の半導体受光素子。
[5] 前記エッチングストッパー層の耐電界強度は前記増倍層の耐電界強度より低ぐ前 記増倍層に力かる電界強度が前記エッチングストッパー層の耐電界強度よりも高いこ とを特徴とする請求項 1に記載の半導体受光素子。
[6] 前記増倍層と前記エッチング層との間に前記増倍層の電界を緩和する第二の導電 型の電界緩和層を有することを特徴とする請求項 1に記載の半導体受光素子。
[7] 前記増倍層の不純物が第一の導電型である請求項 6に記載の半導体受光素子。
[8] 前記増倍層の不純物が第二の導電型である請求項 6に記載の半導体受光素子。
[9] 前記増倍層の不純物が第二の導電型で不純物濃度が 1 X 1016 (cm—3)以上であるこ とを特徴とする請求項 1に記載の半導体受光素子。
[10] 前記増倍層を形成する元素の比が一定な単層であることを特徴とする請求項 1に記 載の半導体受光素子。
[II] 前記増倍層力 nAlAsからなる層であることを特徴とする請求項 10に記載の半導体 受光素子。
[12] 前記増倍層の厚さが 0. 3 μ m以下であることを特徴とする請求項 10に記載の半導 体受光素子。
[13] 前記エッチングストッパー層が InPまたは In Ga As Ρ (0≤χ≤1. 0, 0≤y≤
x (l-x) y (l-y)
1. 0)からなる層であることを特徴とする請求項 11に記載の半導体受光素子。
[14] 前記増倍層の層厚 (dm (cm) )と第二の導電型の不純物濃度 (Ndm (cm l )と、前 記増倍層に印加される電界強度を緩和する電界の大きさ Δ Em (kVZcm)とが、 Nd m≥kXeOX Δ Em/ (q X dm)の関係を満たすことを特徴とする請求項 1に記載の 半導体受光素子。
(ここで、 kは、増倍層の比誘電率、 eOは、真空の誘電率および qは、電荷素量である )
[15] 前記第二の導電型の電界緩和層の層厚 (dk (cm) )と第 2の導電型の不純物濃度 (N dk (cm—3) )と、前記増倍層に印加される電界強度を緩和する電界の大きさ Δ Ek (kV Zcm)と力 Ndk≥kXeOX AEkZ(qXdk)の関係を満たすことを特徴とする請求 項 6に記載の半導体受光素子。
(ここで、 kは、電界緩和層の比誘電率、 eOは、真空の誘電率および qは、電荷素量 である）
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