JP4703031B2 - 化合物半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、化合物半導体装置に関するものであり、特にＩｎＰ基板（または膜）上に絶縁膜を具えた化合物半導体装置に関する。
【０００２】
【従来の技術】
従来より、例えば太陽電池や光通信用のO/E（光／電気）変換素子の受光デバイスであるＨＰＴ（hetero-bipolor-phototransistor)およびＰＤ（photodiode)や、電子デバイスであるＨＥＭＴ（high-electron-mobility-transistor)には、ＩｎＰ化合物半導体が用いられている。
【０００３】
そして、このＩｎＰ化合物半導体膜（または基板）上に設けられる層間絶縁膜や表面保護膜としては、絶縁性および信頼性に優れているという特性から、プラズマＣＶＤ法によって形成された窒化膜（ＳｉＮx膜）（但し、ｘ＞０とする。）がよく用いられている。
【０００４】
また、このＳｉＮx膜をプラズマＣＶＤ法により成膜するときには、ＳｉＨ4ガス、ＮＨ3ガスおよびＮ2ガスの混合ガスが使用される。
【０００５】
【発明が解決しようとする課題】
しかしながら、ＩｎＰ膜（基板）上にＳｉＮx膜が形成された構造体においては、ＩｎＰ膜とＳｉＮx膜との界面で表面リークが起こることがこの発明者による実験および研究の結果明らかになった。そして、ＩｎＰ基板として特に鉄ドープの半絶縁性ＩｎＰ：Ｆｅ基板上に、複数の電極が同一平面に互いに絶縁状態となるように形成される装置においては、この表面リークによって、所望の電流−電圧特性が得られなくなるといった特性の劣化が大きな問題となることが分かった。
【０００６】
この表面リークによる特性劣化は、同一平面上に複数の電極が形成されていない構造の装置では見られない。例えば、２つの電極がデバイスの上側と下側にそれぞれ形成されているような装置においては、電極間の表面リークが発見されにくく、特性劣化にはつながりにくい。しかしながら、基板の上面側に複数の電極が互いに絶縁状態となるように設置されている装置では、この表面リークによって電極間の絶縁状態が破られるので直接特性劣化につながる。しかしながら、これまで、この表面リークが起こることは知られていなかった。
【０００７】
表面リークによる特性劣化のより具体的な例として、例えば、ＩｎＰ：Ｆｅ基板上に形成された導波路型ＰＩＮフォトダイオードでは、導波路型ＰＩＮフォトダイオードの構造を製造した後に、基板の上面全体にＳｉＮx保護膜を形成している。この保護膜形成後の電流−電圧特性を調べると、リーク電流の発生によって、ダイオードとしての整流特性が見られなくなるほどの特性劣化が生じていた。
【０００８】
したがって、ＩｎＰ膜（基板）上に絶縁膜が形成された構造を有する化合物半導体装置において、表面リークの発生を抑制できる装置の出現が望まれていた。
【０００９】
【課題を解決するための手段】
シリコン窒化膜は、プラズマＣＶＤ法により形成されている。この方法で成膜すると、ＩｎＰ膜（基板）とシリコン窒化膜との界面でリークが発生することが分かった。このリークは以下に述べることが原因となって発生したと考えられる。すなわち、シリコン窒化膜の成膜に用いられる成膜ガス中のＮＨ3とＰとが結合しやすいために、成膜中に、ＩｎＰ化合物半導体膜（基板）から、ＮＨ3と反応したＰ（リン）が脱離する。これにより、ＩｎＰ化合物半導体膜の表面は、Ｉｎリッチとなって導電性化してしまう。
【００１０】
したがって、この発明にかかる発明者は、この点に鑑み、プラズマＣＶＤ法でＩｎＰ膜（基板）の上側に形成する絶縁膜を、ＮＨ3ガスを使用しないで成膜できるシリコン酸化膜（ＳｉＯy膜）（但し、ｙ＞０とする。）とすることに着目した。
【００１１】
よって、この発明によれば、ＩｎＰ化合物半導体膜（基板）の上側に互いに絶縁すべき電極が複数離間して設けられた構造を有し、この複数の電極を覆うようにＩｎＰ化合物半導体膜（基板）の上面側に絶縁膜が形成されている化合物半導体装置において、この絶縁膜をシリコン酸化膜およびシリコン窒化膜を含む積層構造膜とし、積層構造膜のうち、半導体膜に接する膜を、シリコン酸化膜とする。
【００１２】
この結果、後述する実施の形態からも明らかなように、ＩｎＰ基板の同一平面上に複数の電極が互いに絶縁状態となるように形成された化合物半導体装置であって、この装置の例えば表面保護膜としてＳｉＯy膜が用いられていれば、表面リーク電流は発生しない。したがって、表面リークによる特性劣化を防ぐことができる。
【００１３】
また、半導体装置において、使用頻度の高いシリコン酸化膜を絶縁膜として用いるので、絶縁膜を形成するための新規な成膜装置を導入する必要はない。そして、シリコン窒化膜と同様にプラズマＣＶＤ法によって成膜を行う場合には、成膜用のガスを変えるだけでよいので、従来と同じ成膜装置を使用することができる。
【００１４】
【発明の実施の形態】
以下、図を参照してこの発明の実施の形態につき説明する。なお、各図は発明を理解できる程度に各構成成分の形状、大きさおよび配置関係を概略的に示してあるに過ぎず、したがってこの発明を図示例に限定するものではない。また、図において、図を分かり易くするために断面を示すハッチング（斜線）は一部分を除き省略してある。
【００１５】
この発明の実施の形態につき、図１を参照して説明する。図１は、表面リーク電流を測定するための実験用の構造体の構成を示す断面図である。
【００１６】
この実施の形態では、プラズマＣＶＤ法により成膜したＳｉＯy膜を絶縁膜とする、この発明の構造体（これを構造体Ａとする。）と、構造体Ａと同様にプラズマＣＶＤ法により成膜したＳｉＮx膜を絶縁膜とする比較例の構造体（構造体Ｂおよび構造体Ｃとする。）とを用意する。構造体Ａ〜Ｃは、いずれも図１で示される構造とする。
【００１７】
したがって、構造体Ａ〜Ｃは、半絶縁性のＩｎＰ：Ｆｅ基板１０と、この基板１０上に互いに離間して設けられた２つの電極１２，１４と、基板１０上に、それぞれの電極１２，１４の上面１２ａ，１４ａの一部が露出する窓１８を具えて設けられた絶縁膜１６とで構成されている（図１）。
【００１８】
これらの構造体の製造は、まず、上記基板上に、電子ビーム（ＥＢ）蒸着によって、Ｔｉ／Ｐｔ／Ａｕからなる積層金属膜を形成する。この積層金属膜を電極として用いる。この実施の形態では、１つの構造体に形成される２つの電極間の間隔が、上から見た平面図で、長さ１４μｍで幅が１０μｍという間隔になるように、上記２つの電極を形成する。
【００１９】
電極を蒸着した後、少なくとも電極に対して４００℃の温度で熱処理（シンタと呼ばれることもある。）を行う。
【００２０】
ここで、構造体Ａ〜Ｃにおいて、熱処理後の電極間に３Ｖの電圧を印加して、このときの電流値を測定しておく。測定された電流値を１回目の測定結果として、下記表１に示す。
【００２１】
次に、構造体Ａでは、ＳｉＨ4／Ｎ2Ｏ／Ｎ2からなる混合ガスを生成ガスとして用いて、プラズマＣＶＤ法により、絶縁膜であるＳｉＯy膜を形成する。成膜条件は、混合ガスの流量比をＳｉＨ4／Ｎ2Ｏ／Ｎ2＝４０／９００／４００ｓｃｃｍとし、基板温度Ｔsを３００℃とし、混合ガスの圧力を１．２×１０2Ｐａとし、ＲＦパワーを２０Ｗとした。ただし、この実施の形態で使用する４０ｓｃｃｍのＳｉＨ4ガスは、主成分として窒素およびＳｉＨ4ガスを含み、具体的には２０体積％のＳｉＨ4ガスが含有されているガスとする。この条件で、１００ｎｍの厚さのＳｉＯy膜を堆積した。
【００２２】
また、構造体Ｂでは、成膜ガスをＳｉＨ4／ＮＨ3／Ｎ2からなる混合ガスとして、プラズマＣＶＤ法によりＳｉＮx膜を絶縁膜として形成する。成膜条件は、混合ガスの流量比を、ＳｉＨ4／ＮＨ3／Ｎ2＝７０／１０／２５ｓｃｃｍとし、基板温度Ｔsを３００℃とし、混合ガスの圧力を１．３３×１０2Ｐａとし、ＲＦパワーを７０Ｗとした。ただし、この混合ガス中の７０ｓｃｃｍのＳｉＨ4ガスは、具体的には窒素とＳｉＨ4ガスとを含むガスであり、２０体積％のＳｉＨ4ガスを含有している。この条件で、１００ｎｍの厚さのＳｉＮx膜を堆積した。
【００２３】
構造体Ａおよび構造体Ｂにおいて、それぞれ絶縁膜を形成した後、この絶縁膜に対してエッチングを行って、２つの電極の上面の一部を露出させて窓を形成する。
【００２４】
これにより、図１で示される、実験用の構造体Ａおよび構造体Ｂが得られる。
【００２５】
また、構造体Ｃは、基板温度（Ｔs）を２００℃とし、その他の成膜条件は構造体Ｂの成膜条件と同様にして、ＳｉＮx膜を絶縁膜として成膜する。
【００２６】
次に、構造体Ａ、構造体Ｂおよび構造体Ｃにおいて、それぞれ２つの電極間に３Ｖの電圧を印加して、そのときの電流値を測定する。この電流値を、２回目の測定結果として、下記表１に示す。
【００２７】
【表１】
Figure 0004703031
【００２８】
この結果、構造体Ａにおいては、１回目の測定では電流値が１．２０ｎＡで、２回目の測定では２．９９ｎＡであった。したがって、電極形成後の構造体と保護膜としてＳｉＯ2膜を形成した後の構造体とでは、ほとんどリーク電流が発生していないことが分かった。
【００２９】
また、構造体Ｂにおいては、１回目の測定では電流値が１．３３ｎＡであったのに対して、２回目の測定では、２８４．８ｎＡに増大していた。よって、保護膜としてＳｉＮx膜が形成されたことにより、多くの表面リーク電流が発生していることが分かった。
【００３０】
また、構造体Ｃにおいては、１回目の測定では電流値が２．１０ｎＡであったのに対して、２回目の測定では、８．９９μＡと、約４２８０倍にまで増大していた。したがって、構造体Ｂと同様に保護膜としてＳｉＮx膜が形成され、さらに、低い基板温度で成膜処理を行うと、表面リーク電流はさらに増大してしまうことが分かった。
【００３１】
また、構造体Ａおよび構造体Ｂは、絶縁膜１６以外の構造は同じであり、絶縁膜１６の生成ガスのみが異なっている。したがって、構造体Ｂの絶縁膜であるＳｉＮx膜を形成するための生成ガス中に含まれるＮＨ3ガスが表面リークの原因であると推測される。
【００３２】
成膜中に、基板中に含まれるＰがＮＨ3と反応して脱離し、これにより、基板の表面はＩｎリッチとなるので導電性化する。そして、２つの電極は、導電性化している基板の表面に形成されているために、これら電極間に基板の表面を通ってリーク電流が流れてしまう。
【００３３】
したがって、基板上に形成される絶縁膜をＳｉＯ2膜とすることによって、ＮＨ3ガスを用いずに絶縁膜を形成することができる。よって、基板中のＰが脱離することはなく表面リーク電流の発生を防ぐことができる。
【００３４】
また、絶縁膜として、ＳｉＯy膜を含む積層構造膜を用いてもよい。ただし、基板に接する側の膜は、ＳｉＯy膜とする。よって、基板上に設ける表面保護膜や、層間絶縁膜を、例えば、ＳｉＯy膜とＳｉＮx膜との積層構造膜とすることも可能である。
【００３５】
【実施例】
次に、この発明を、化合物半導体装置としてより具体的な装置としての導波路型ＰＩＮフォトダイオードに適用する例につき説明する。
【００３６】
この実施例の装置の構成を図２に示す。図２は、導波路型ＰＩＮフォトダイオードの表面保護膜を形成する前の構造体の概略的な構成図であり、斜視図で示してある。
【００３７】
このＰＩＮフォトダイオードは、基板３０の（１００）面上に第１クラッド層３２ｘであるｎ+−ＩｎＰ層および第１コア層であるｎ+−ＩｎＧａＡｓＰ層３４ｘを含むメサ構造部５０が設けられており、このメサ構造部５０の上面に受光層３６ｘとしてのφ−ＩｎＧａＡｓ層、第２コア層３８ｘとしてのｐ+−ＩｎＧａＡｓＰ層、第２クラッド層４０ｘとしてのｐ+−ＩｎＰ層およびコンタクト層４２ｘとしてのｐ++−ＩｎＧａＡｓ層がこの順に積層されてなるリッジ構造部４６が設けられている。このリッジ構造部４６の側面にはシリコン窒化膜４８を介してポリイミド膜５８がサイドウォール形状に設けられている。また、メサ構造部５０の上面にはシリコン窒化膜４８を介して２層構造のｎ型電極が設けられている。ｎ型電極は、ｎ−配線電極５６と、ｎ−配線電極５６の下側に形成されたｎ−コンタクト電極５４とで構成されている。そして、ｎ−コンタクト電極５４はメサ構造部５０のｎ+−ＩｎＧａＡｓＰ層３４ｘの表面と接触させた状態で設けられている。また、ｎ型電極のうちのｎ−コンタクト電極５４はＡｕＧｅ／Ｎｉ／Ａｕで構成されている。また、ｎ−配線電極５６はＴｉ／Ｐｔ／Ａｕで構成されている。また、リッジ構造部４６の上面の一部から基板の表面にかけて２層構造のｐ型電極（図２には、ｐ型電極のうちのｐ−配線電極６４が示されている。なお、このｐ−配線電極６４の下側に、ｐ−コンタクト電極がリッジ構造部４６のｐ++−ＩｎＧａＡｓ層４２ｘの表面と接触させた状態で設けられている。）が設けられている。なお、ｐ型電極のうちのｐ−コンタクト電極はＴｉ／Ｐｔ／Ａｕ（これを第１Ｔｉ／Ｐｔ／Ａｕと称する。）で構成されており、ｐ−配線電極６４もＴｉ／Ｐｔ／Ａｕ（これを第２Ｔｉ／Ｐｔ／Ａｕと称する。）で構成されている。
【００３８】
このような構造のＰＩＮフォトダイオードは、周知のエピタキシャル成長法、ホトリソグラフィ技術、エッチング方法および蒸着方法等を用いて任意好適に形成される。
【００３９】
ここで、得られたＰＩＮフォトダイオードの電流−電圧測定を行う。ｐ型電極とｎ型電極との間に−８Ｖから＋２Ｖまでの電圧を印加して、流れる電流の変化を測定する。
【００４０】
測定結果を図３に示す。図３の実線で示されている曲線がこのフォトダイオードの電流−電圧特性である。図３によれば、フォトダイオードとしての整流特性が得られていることが分かる。
【００４１】
次に、図４および図５を参照して、この実施例の装置のフォトダイオードを製造した後の主要製造工程につき説明する。図４は、図２の装置を上から見た平面図に相当する。また、図５は、図４のｘ−ｘ先に沿って切った断面の切り口を示す図である。また、図４（Ａ）および図５（Ａ）は、いずれも、図２と同様に、ＰＩＮフォトダイオードの構造が得られた時点での平面図（図４（Ａ））であり、断面図（図５（Ａ））である。また、図４（Ｂ）〜図４（Ｄ）および図５（Ｂ）〜図５（Ｄ）の各図は、各主要工程時における製造途中の構造体の構成を示している。
【００４２】
まず、図２に示された構造体（ＰＩＮフォトダイオード）のＩｎＰ：Ｆｅ基板３０の（１００）面の上側全面にわたって、この実施例では、表面保護膜７０として、ＳｉＯ2膜を形成する。
【００４３】
よって、生成ガスとして、ＳｉＨ4／Ｎ2Ｏ／Ｎ2からなる混合ガスを用いてプラズマＣＶＤ法により、ＳｉＯ2膜７０を形成する。成膜条件は、生成ガスの流量比をＳｉＨ4／Ｎ2Ｏ／Ｎ2＝４０／９００／４００ｓｃｃｎとし、基板温度Ｔsを３００℃とし、混合ガスの圧力を１．２×１０2Ｐａとし、ＲＦパワーを２０Ｗとする。この条件により、１００ｎｍの厚さのＳｉＯ2膜７０を堆積した（図４（Ｂ）および図５（Ｂ）））。
【００４４】
次に、このＳｉＯ2膜７０に対してＲＩＥにより部分的にエッチングを行って、配線電極用の穴あけ処理と、基板を劈開するためのＶ溝形成用の穴あけ処理とを同時に行う。これにより、ＳｉＯ2膜７０に、配線電極用の窓７２と、Ｖ溝形成用の窓７４が形成される（図４（Ｃ）および図５（Ｃ））。
【００４５】
ここで、ＳｉＯ2膜の窓７２から露出するｐ−配線電極６４とｎ−配線電極５６との間に電圧を印加して電流値を測定し、ＳｉＯ2膜７０を形成した後の装置の電流−電圧特性を調べる。
【００４６】
この結果、図３の実線で示したと同様の特性が得られた。よって、表面保護膜７０として、基板３０の上側にＳｉＯ2膜を設けても、表面リークは生じないことが分かった。
【００４７】
なお、図３の破線で示している曲線は、図４（Ｃ）および図５（Ｃ）に示したと同様の構造のＰＩＮフォトダイオードの表面保護膜としてＳｉＮx膜を形成した場合の、ＳｉＮx膜形成後の電流−電圧特性曲線である。
【００４８】
図３の破線で示した曲線によれば、特に逆方向の電圧（０〜−８Ｖ）を印加したときに、電流値が大幅に増大しており、ダイオードとしての整流特性が得られていない。この電流値の増大は、ｎ，ｐ配線電極間のリーク電流の発生に伴うものである。
【００４９】
よって、この破線で示された曲線と、実線で示された曲線とを比較しても明らかなように、半絶縁性ＩｎＰ：Ｆｅ基板３０上に形成されたＰＩＮフォトダイオードにおいて、その表面保護膜７０をＳｉＯ2膜にすることによって、表面リーク電流の発生を防ぐことができる。したがって、このフォトダイオードにおいては逆方向電流の増加を抑制することができるので、ダイオード特性の安定化、４０ＧＨｚ以上の高速動作、最少受光感度の増加、およびＳ／Ｎ比の向上といった効果が期待できる。
【００５０】
次に、この実施例では、ＳｉＯ2膜７０に形成されたＶ溝形成用の窓７４から露出する基板３０に対して、ウエットエッチングを行って、劈開用のＶ溝７６を形成する。エッチャントとしてはＨＣｌ／Ｈ3ＰＯ4混合液を用いる。この結果、基板３０の表面から数十μｍの深さのＶ溝７６が形成された（図４（Ｄ）および図５（Ｄ））。
【００５１】
その後、基板３０の（０１１）面側のリッジ構造部４６の端面を受光面とするために、構造体を平坦な台の上に固定した後、Ｖ溝７６に対して垂直に楔を押し当てる。そして、楔を用いてＶ溝７６を押し広げるようにして基板３０を劈開する。これにより、受光面が形成される（図示せず。）。
【００５２】
その後、受光面に反射防止膜を形成することにより、導波路型ＰＩＮフォトダイオードが得られる。
【００５３】
なお、この実施例のＰＩＮフォトダイオードの構造において、リッジ構造部４６の側面にはＩｎＰを含む層が存在している。しかしながら、その側面にシリコン窒化膜４８を形成しても、特性が劣化するほどの影響は受けないことが、この発明に係る発明者によって確認されている。
【００５４】
【発明の効果】
上述した説明から明らかなように、この発明の化合物半導体装置によれば、ＩｎＰ化合物半導体膜（または基板）の上側に、互いに絶縁すべき電極が複数離間して設けられた構造であって、この複数の電極を覆うようにＩｎＰ化合物半導体膜（基板）の上面側に、シリコン酸化膜を含んで構成された絶縁膜が形成されている。
【００５５】
この絶縁膜は、シリコン酸化膜のみで構成されていてもよいし、ＩｎＰ化合物半導体膜（基板）に接する側にシリコン酸化膜が形成されていれば、シリコン酸化膜とその他の絶縁膜との積層構造膜で構成されていてもよい。その他の絶縁膜とは例えばシリコン窒化膜である。
【００５６】
この結果、ＩｎＰ化合物半導体膜（基板）の上面側に互いに絶縁すべき複数の電極が設けられていても、半導体膜（または基板）の表面に表面リークは生じない。よって、電極間の絶縁状態を維持することができ、表面リークに起因する装置の特性劣化を防ぐことができる。
【図面の簡単な説明】
【図１】実施の形態の説明に供する、実験用の構造体の構成図であり、断面の切り口で示してある。
【図２】実施例のＰＩＮフォトダイオードの構成図である。
【図３】実施例のＰＩＮフォトダイオードの電流−電圧特性図である。
【図４】（Ａ）〜（Ｄ）は、実施例の装置の製造工程の説明に供する工程図であり、上から見た平面図で示してある。
【図５】（Ａ）〜（Ｄ）は、実施例の装置の製造工程の説明に供する工程図であり、図４のｘ−ｘ線に沿って切った断面の切り口に相当する部分での工程断面図である。
【符号の説明】
１０，３０：ＩｎＰ：Ｆｅ基板（基板）
１２，１４：電極
１２ａ，１４ａ：上面
１６：絶縁膜
１８：窓
３２ｘ：ｎ+−ＩｎＰ層（の残存部分）（第１クラッド層）
３４ｘ：ｎ+−ＩｎＧａＡｓＰ層（の残存部分）（第１コア層）
３６ｘ：φ−ＩｎＧａＡｓ層（の残存部分）（受光層）
３８ｘ：ｐ+−ＩｎＧａＡｓＰ層（の残存部分）（第２コア層）
４０ｘ：ｐ+−ＩｎＰ層（の残存部分）（第２クラッド層）
４２ｘ：ｐ++−ＩｎＧａＡｓ層（の残存部分）（コンタクト層）
４６：リッジ構造部
４８：シリコン窒化膜のパターン
５０：メサ構造部
５４：ｎ−コンタクト電極（ＡｕＧｅ／Ｎｉ／Ａｕ）
５６：ｎ−配線電極（Ｔｉ／Ｐｔ／Ａｕ）
５８：ポリイミド膜
６４：ｐ−配線電極（第２Ｔｉ／Ｐｔ／Ａｕ）
７０：表面保護膜（ＳｉＯ2膜）
７２：配線電極用の窓
７４：Ｖ溝形成用の窓
７６：Ｖ溝

Claims (4)

  1. ＩｎＰ化合物半導体膜の上側に互いに絶縁すべき電極が複数離間して設けられた構造を有し、該複数の電極を覆うように前記ＩｎＰ化合物半導体膜の上面側に絶縁膜が形成されている化合物半導体装置において、
    前記絶縁膜をシリコン酸化膜およびシリコン窒化膜を含む積層構造膜とし、
    該積層構造膜のうち、前記半導体膜に接する膜を、シリコン酸化膜とする
    ことを特徴とする化合物半導体装置。
  2. 請求項１に記載の化合物半導体装置において、
    前記ＩｎＰ化合物半導体膜を、半絶縁性ＩｎＰ基板とする
    ことを特徴とする化合物半導体装置。
  3. 請求項１または２に記載の化合物半導体装置において、
    前記絶縁膜は、前記化合物半導体装置の表面保護膜である
    ことを特徴とする化合物半導体装置。
  4. 請求項１〜３のうちのいずれか一項に記載の化合物半導体装置において、
    当該化合物半導体装置を、ＰＩＮフォトダイオードとした
    ことを特徴とする化合物半導体装置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8072041B2 (en) * 2009-04-08 2011-12-06 Finisar Corporation Passivated optical detectors with full protection layer
US10483299B2 (en) 2015-12-11 2019-11-19 Sony Semiconductor Solutions Corporation Light-receiving element, method of manufacturing light-receiving element, imaging device, and electronic apparatus

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01109764A (ja) * 1987-10-22 1989-04-26 Nec Corp 光電子集積回路
JPH02228077A (ja) * 1989-02-28 1990-09-11 Nec Corp 半導体受光素子
JPH04184939A (ja) * 1990-11-20 1992-07-01 Nikko Kyodo Co Ltd 半導体装置の製造方法
JPH0513448A (ja) * 1990-11-30 1993-01-22 Nikko Kyodo Co Ltd 半導体装置
JPH0730082A (ja) * 1993-07-14 1995-01-31 Nec Corp 半導体基板へのモノリシックレンズ形成方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4252580A (en) * 1977-10-27 1981-02-24 Messick Louis J Method of producing a microwave InP/SiO2 insulated gate field effect transistor
US4161739A (en) * 1977-10-27 1979-07-17 The United States Of America As Represented By The Secretary Of The Navy Microwave InP/SiO2 insulated gate field effect transistor
US4194021A (en) * 1977-10-27 1980-03-18 The United States Of America As Represented By The Secretary Of The Navy Microwave InP/SiO2 insulated gate field effect transistor
US4372032A (en) * 1979-09-04 1983-02-08 The United States Of America As Represented By The Secretary Of The Navy Normally off InP field effect transistor making process
US4396437A (en) * 1981-05-04 1983-08-02 Hughes Aircraft Company Selective encapsulation, controlled atmosphere annealing for III-V semiconductor device fabrication
DE3135462A1 (de) * 1981-09-08 1983-09-01 AEG-Telefunken Nachrichtentechnik GmbH, 7150 Backnang Monolithische eingangsstufe eines optischen empfaengers
US4505023A (en) * 1982-09-29 1985-03-19 The United States Of America As Represented By The Secretary Of The Navy Method of making a planar INP insulated gate field transistor by a virtual self-aligned process
US4794439A (en) * 1987-03-19 1988-12-27 General Electric Company Rear entry photodiode with three contacts
US4956682A (en) * 1987-04-28 1990-09-11 Matsushita Electric Industrial Co., Ltd. Optoelectronic integrated circuit
JPH02164111A (ja) * 1988-12-17 1990-06-25 Sumitomo Electric Ind Ltd 半導体装置
KR920009898B1 (ko) * 1989-12-30 1992-11-05 재단법인 한국전자통신연구소 수신용 광전집적회로 및 그 제조방법
US5986291A (en) * 1993-10-12 1999-11-16 La Corporation De L'ecole Polytechnique Field effect devices
DE69637318T2 (de) * 1995-02-02 2008-09-04 Sumitomo Electric Industries, Ltd. PIN lichtempfindliche Vorrichtung und ihr Herstellungsverfahren
US5665614A (en) * 1995-06-06 1997-09-09 Hughes Electronics Method for making fully self-aligned submicron heterojunction bipolar transistor
US5777390A (en) * 1995-10-10 1998-07-07 The University Of Delaware Transparent and opaque metal-semiconductor-metal photodetectors
JP4288852B2 (ja) * 2000-12-27 2009-07-01 住友電気工業株式会社 バイポーラトランジスタの製造方法
JP4220688B2 (ja) * 2001-02-26 2009-02-04 日本オプネクスト株式会社 アバランシェホトダイオード
US6541346B2 (en) * 2001-03-20 2003-04-01 Roger J. Malik Method and apparatus for a self-aligned heterojunction bipolar transistor using dielectric assisted metal liftoff process

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01109764A (ja) * 1987-10-22 1989-04-26 Nec Corp 光電子集積回路
JPH02228077A (ja) * 1989-02-28 1990-09-11 Nec Corp 半導体受光素子
JPH04184939A (ja) * 1990-11-20 1992-07-01 Nikko Kyodo Co Ltd 半導体装置の製造方法
JPH0513448A (ja) * 1990-11-30 1993-01-22 Nikko Kyodo Co Ltd 半導体装置
JPH0730082A (ja) * 1993-07-14 1995-01-31 Nec Corp 半導体基板へのモノリシックレンズ形成方法

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