JP3135003B2 - ヘテロ接合バイポーラトランジスタの製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はヘテロ接合バイポーラト
ランジスタの製造方法に関するものである。

【０００２】

【従来の技術】ヘテロ接合バイポーラトランジスタ（以
下ＨＢＴと略す）は、エミッタにベースよりもバンドギ
ャップの大きい半導体材料を使うことにより、ベースを
高濃度としてもエミッタ注入効率を大きく保てるなどの
利点を有し、ホモ接合バイポーラトランジスタよりも高
速動作が可能である。

【０００３】図１５は従来のヘテロ接合バイポーラトラ
ンジスタの構造の一例を示す。ヘテロ接合バイポーラト
ランジスタとして、従来から図１５に示す構造がよく知
られている。即ち、半絶縁性ＧａＡｓ基板１上にｎ型不
純物を高濃度に含むＧａＡｓサブコレクタ層２、ｎ型Ｇ
ａＡｓコレクタ層３、ｐ⁺ ＧａＡｓベース層４、ｎ型Ａ
ｌＧａＡｓエミッタ層５、ｎ⁺ ＧａＡｓエミッタキャッ
プ層６が積層され、ＧａＡｓサブコレクタ層２、ｐ⁺ Ｇ
ａＡｓベース層４、ｎ⁺ ＧａＡｓエミッタキャップ層６
の上には、それぞれ、例えばＡｕＧｅ／Ｎｉ、ＡｕＺ
ｎ、ＡｕＧｅ／Ｎｉコレクタ電極１１´、ベース電極１
２´、エミッタ電極１３´を有して構成されている。

【０００４】ところで、ヘテロ接合バイポーラトランジ
スタの動作速度を高速化し、あるいは集積回路の構成要
素として用いて集積回路の性能を向上させるためには、
素子を微細化することが不可欠であるが、前述の構造の
トランジスタでは、次のような問題点があり微細化が困
難であったり、信頼性に欠けたりする。

【０００５】1)エミッタ電極１３´が、エミッタメサの
上にエミッタメサよりも小さい面積でもって存在するた
めに、パタンの合わせ余裕度がない。更に、エミッタ電
極１３´の上で配線とエミッタ電極１３´のコンタクト
のためのスルーホールを開孔しなければならないという
事情が合わせ余裕度のない状況を一層厳しくする。従っ
て、エミッタ電極１３´の微細化が困難である。

【０００６】2)たとえエミッタの微細化が図られたとし
ても、ベースを微細化することが難しい。これはエミッ
タメサとベース電極（１２´）端の距離にやはりマージ
ンが必要なためである。エミッタメサ・ベース電極（１
２´）端の距離を短縮できないことは、ベース抵抗を低
減できないことに、またベース電極１２´を微細化でき
ないことはベース・コレクタ間の容量を低減できないこ
とに結びつき、共にトランジスタの高性能化を妨げる原
因となる。

【０００７】3)メサの側壁でエミッタベース接合が露出
している部位が存在しているため、そこでの再結合に起
因するベース電流を低減することができない。この影響
は、エミッタの大きさを小さくするほど相対的に大きく
なり、エミッタ及びベースの微細化が物理的に図られた
としても電流増幅率が減少してしまう。

【０００８】4)三つの端子すべてに合金型のオーミック
電極を使用しているため電極微細化が難しい。また、半
導体と金属の間で構成原子の相互拡散があるためオーミ
ック抵抗が増大したり半導体のｐｎ接合の特性に影響が
現れることもあり、信頼性にも欠ける。

【０００９】5)ベース電極１２´をつける前に、薄いベ
ース層４を露出させなければならないが、この工程の余
裕度がない。即ち、ベース層４を露出させ、更にオーバ
ーにエッチングしてしまうと、ベース抵抗が増大した
り、ベース・コレクタ接合特性が劣化したりしてしま
う。

【００１０】

【発明が解決しようとする課題】本発明は、上記の欠点
を同時に解決した、高速性、信頼性、均一性に優れ、微
細化に適したヘテロ接合バイポーラトランジスタの製造
方法を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明のヘテロ接合バイ
ポーラトランジスタの製造方法によって形成されたヘテ
ロ接合バイポーラトランジスタは、基本的には図１５に
示す従来構造のヘテロ接合バイポーラトランジスタと同
様な構造を有するが、エミッタメサの周辺すべてを囲む
ように、エミッタメサにセルフアライン的にワイドギャ
ップ半導体のガードリングと、そのガードリングに対し
てセルフアライン的に形成されかつエミッタメサの上及
びその側壁には伸張しないベース電極と、平坦性を確保
されベース電極の上まで伸張するエミッタ電極を有する
ことを特徴とする。

【００１２】ガードリングは、トランジスタの動作状態
において完全に空乏化するかまたは第１の導電型を有す
るワイドギャップ半導体よりなり、ベース層の厚さより
も長い幅を有するものとする。更に本発明によるヘテロ
接合バイポーラトランジスタは、ベース電極と接触する
半導体層は、エミッタ層が完全に除去されており、その
表面には、拡散またはイオン注入法によって形成された
第２の導電型の不純物を高濃度に含み、また、エミッタ
電極とベース電極の一方または両方が、耐熱性金属層ま
たは、半導体と密着性を確保するための半導体と反応す
る薄い金属層と耐熱性金属層の組み合わせよりなること
を特徴とする。

【００１３】本発明のヘテロ接合バイポーラトランジス
タの製造方法では、セルフアライン的にベース電極を形
成する際に、エミッタメサを、そのエミッタメサの上及
びエミッタメサの側壁に残す絶縁膜で覆う形にする工程
とその絶縁膜を含むエミッタメサ全体と、露出されたベ
ース層または拡散などによって形成された第２の導電型
の半導体層の表面をすべて覆うように、第２の導電型の
半導体層とオーミック接合を形成できかつプラズマエッ
チングによってエッチングされ得る性質をもつベース電
極を形成する工程と、更に、エミッタメサ形状を覆う該
ベース電極全体を、ＥＣＲを用いたプラズマＣＶＤ法を
用いてシリコン酸化膜で覆う工程と該シリコン酸化膜の
うちエミッタメサ側壁についたもののみをその脆弱性を
利用してウェットエッチングによって除去する工程と、
側壁のシリコン酸化膜の除去によって露出された側壁の
ベース電極をＥＣＲを用いたプラズマエッチングによっ
て除去する工程とを含むことを特徴とする。

【００１４】本発明の構成は下記に示す通りである。即
ち、本発明は、半導体基板（１）上に、第１の導電型の
エミッタ領域（５）と、第２の導電型のベース領域
（４）と、第１の導電型のコレクタ領域（２，３）とが
形成されてなるメサ型のヘテロ接合バイポーラトランジ
スタの製造方法であって、

【００１５】前記ヘテロ接合バイポーラトランジスタの
動作状態において完全に空乏化するかまたは第２の導電
型を有するワイドギャップ半導体（８，９）よりなり、
前記ベース領域（４）の厚さよりも長い幅を有し、エミ
ッタメサの周辺すべてを囲むように前記エミッタメサに
対してセルフアライン形成されたガードリング（９）
と、

【００１６】前記エミッタメサの上及び前記エミッタメ
サの側壁とは隔離し、前記ガードリング（９）に対して
セルフアライン形成されたベース電極（１２）と、

【００１７】平坦性を確保され前記ベース電極（１２）
の上まで伸張するエミッタ電極（１３）とを有すること
を特徴とするヘテロ接合バイポーラトランジスタの製造
方法において、

【００１８】前記エミッタメサまたは前記ガードリング
（９）に対してベース電極（１２）をセルフアライン形
成する際に、

【００１９】前記エミッタメサを、前記エミッタメサの
上及び前記エミッタメサの側壁に残す絶縁膜（２２，２
３）で覆う形にする第１の工程と、

【００２０】前記絶縁膜（２２，２３）を含む前記エミ
ッタメサ全体と、露出された前記ベース領域（４）また
は拡散などによって形成された第２の導電型の半導体層
（８）の表面をすべて覆うように、前記第２の導電型の
半導体層（８）とオーミック接合を形成できかつプラズ
マエッチングによってエッチングされ得る性質をもつ前
記ベース電極（１２）を形成する第２の工程と、

【００２１】更に、前記エミッタメサ形状を覆う前記ベ
ース電極（１２）全体を、ＥＣＲを用いたプラズマＣＶ
Ｄ法を用いてシリコン酸化膜（２５）で覆う第３の工程
と、

【００２２】前記シリコン酸化膜（２５）のうち前記エ
ミッタメサの側壁についた前記シリコン酸化膜（２５）
のみをウェットエッチングによって除去する第４の工程
と、

【００２３】前記エミッタメサの側壁の前記シリコン酸
化膜（２５）の除去によって露出された前記エミッタメ
サの側壁の前記ベース電極（１２）をＥＣＲを用いてプ
ラズマエッチングによって除去する第５の工程とを含む
ことを特徴とするヘテロ接合バイポーラトランジスタの
製造方法としての構成を有するものである。

【００２４】

【作用】本発明のヘテロ接合バイポーラトランジスタの
製造方法により形成されたヘテロ接合バイポーラトラン
ジスタは、上述した新規な特徴以外は図１５に示した従
来構造のヘテロ接合バイポーラトランジスタと同様の構
成を有する。従って、従来構造と同様なヘテロ接合バイ
ポーラトランジスタとしての基本的な機能を有する。

【００２５】更に本発明のヘテロ接合バイポーラトラン
ジスタの製造方法により形成されたヘテロ接合バイポー
ラトランジスタでは、以下に掲げる特徴を同時に実現す
ることができる。

【００２６】エミッタ電極（１３）の平坦性が確保さ
れ、ベース電極（１２）の上に伸張しているため、エミ
ッタメサに対するエミッタ電極（１３）のパタン合わせ
余裕度及びエミッタ電極（１３）に対するコンタクトス
ルーホールのパタン合わせ余裕度が増加し、エミッタの
微細化を容易に図ることができる。

【００２７】また、ベース電極（１２）は、エミッタメ
サに対してセルフアライン的に形成されるため外部ベー
スの縮小化が容易となり、ベース抵抗が低減化されると
ともにベースコレクタ容量も低減化される。エミッタメ
サの周辺にはエミッタベース接合が露出しないようにセ
ルフアライン的に形成されるワイドギャップの半導体層
（８，９）が存在するため、メサの際における再結合が
減少して素子の微細化に伴う電流増幅率の減少を抑制す
ることができる。また、エミッタ（５）及びベース層
（４）に対してのオーミック電極（１３，１２）には、
耐熱性金属あるいは、密着性を増加するための薄い半導
体層と反応する金属と耐熱性金属を用いているために信
頼性が増大し、またベース層（４）を薄くすることも可
能である。ベースのオーミックコンタクト領域（８）に
は、高濃度の不純物を含むようにする工程を加えるた
め、ベース抵抗が低減化でき、ベース層（４）を露出さ
せるためのエッチング工程における余裕度を増大するこ
とができる。本発明によるヘテロ接合バイポーラトラン
ジスタの製造方法ではＥＣＲを用いたプラズマＣＶＤと
ＥＣＲを用いたエッチングの特徴等を活かして前述の特
長を有するヘテロ接合バイポーラトランジスタを半導体
層にダメージを与えることなく、制御性よく製作するこ
とができる。

【００２８】

【実施例】図１は本発明の製造方法により形成されたヘ
テロ接合バイポーラトランジスタ（ＨＢＴ）の模式的断
面構造の一例を示す。ここでは、一例として、ＡｌＧａ
Ａｓ／ＧａＡｓ系のＨＢＴの例を示すが、本発明は、他
の材料系のＨＢＴにも容易に適用できることは、言うま
でもない。図２乃至図１３は本発明のヘテロ接合バイポ
ーラトランジスタの製造方法の実施例であって、図１の
ＨＢＴ構造を実現するための工程図を示したものであ
る。

【００２９】半絶縁性ＧａＡｓ基板１の主表面上に、Ｍ
ＢＥ或いは、ＭＯＣＶＤなどの方法によって、ｎ型Ｇａ
Ａｓコレクタ層３にオーミック性接触を形成するための
ｎ⁺ ＧａＡｓサブコレクタ層２、ｎ型または不純物をド
ープしないＧａＡｓコレクタ層３、ｐ⁺ ＧａＡｓまたは
ｐ⁺ ＡｌＧａＡｓベース層４、ｎ型ＡｌＧａＡｓエミッ
タ層５、ｎ⁺ ＧａＡｓエミッタキャップ層６、エミッタ
にオーミック性接触をとるためのｎ⁺ ＩｎＧａＡｓコン
タクト層７をエピタキシャル成長させる。ここで、ｐ ⁺
ＧａＡｓまたはｐ ⁺ ＡｌＧａＡｓベース層４がＡｌＧａ
Ａｓである場合のＡｌの組成比はｎ型または不純物をド
ープしないＧａＡｓコレクタ層３側端からｎ型ＡｌＧａ
Ａｓエミッタ層５側端へ移行するにつれて連続的に、例
えば０から０．１に増加するものとする。また、コレク
タにおける電子の弾道的な走行を利用するためにコレク
タ（３，２）は例えばｎ⁺ −ｎ^- −ｐ⁺ −ｎ⁺ というよ
うな多層構造としてもよい。

【００３０】図２はエピタキシャル成長の工程後、Ｓｉ
Ｎ膜２２、ＳｉＯ ₂ 膜２３からなるダミーエミッタを形
成する工程図を示す。即ち、エピタキシャル成長の工程
に続いて、主表面前面に例えばプラズマＣＶＤ法などに
よってＳｉＮ膜２２とＳｉＯ₂ 膜２３を堆積させ、通常
のリソグラフィ工程とＣ₂ Ｆ₆ プラズマなどを用いたド
ライエッチング法によって図２のようにＳｉＮ膜２２と
ＳｉＯ₂膜２３からなるダミーエミッタを形成する。続
いてＡｒとＣｌ₂ を用いたＥＣＲのプラズマエッチング
によってＩｎＧａＡｓコンタクト層７とｎ⁺ ＧａＡｓエ
ミッタキャップ層６をエッチングする。

【００３１】図３はＥＣＲプラズマエッチングによっ
て、ＩｎＧａＡｓコンタクト層７、ｎ ⁺ ＧａＡｓエミッ
タキャップ層６をエッチングする工程図を示す。このエ
ッチングは、ＩｎＧａＡｓコンタクト層７を完全に除去
し、ｎ⁺ ＧａＡｓエミッタキャップ層６の途中まで行う
（図３）。

【００３２】続いて、ｎ⁺ ＧａＡｓエミッタキャップ層
６の残りをＡｒ＋Ｃｌ₂ ＋ＮＦ₃ のＥＣＲプラズマを用
いてエッチングする。この系のエッチングでは、ＧａＡ
ｓとＡｌＧａＡｓのエッチング速度比を１５以上にとる
ことができ、ｎ⁺ ＧａＡｓエミッタキャップ層６をｎ型
ＡｌＧａＡｓエミッタ層５に対して選択的にエッチング
することができる。また、ここでＥＣＲを用いているこ
との利点は、プラズマのエネルギーを適切に設定できる
ことである。即ち、エネルギーは、エッチング中にｎ⁺
ＧａＡｓエミッタキャップ層６またはｎ型ＡｌＧａＡｓ
エミッタ層５の上に残留物を残さない程度に充分な大き
さとし、かつｎ型ＡｌＧａＡｓエミッタ層５に結晶欠陥
を残さないように低く設定する。この選択エッチングの
後に残るｎ型ＡｌＧａＡｓエミッタ層５の厚さを約５０
０Åになるようにして、ＨＢＴの動作状態においてｎ型
ＡｌＧａＡｓエミッタ層５のうちエミッタメサの外側に
ある領域は完全に空乏化させるものとする。

【００３３】次に、公知の方法によって図４のようにＳ
ｉＮとＳｉＯ₂ の層からなるサイドウォール２４を形成
する。

【００３４】図４はＳｉＮとＳｉＯ ₂ の層からなるサイドウォール２４を形成する工程図を示
す。 ここでＳｉＮ層を形成する理由は、次に述べるＺｎ
拡散のときにＺｎが半導体と膜の界面において横方向に
大きく拡散してしまうのを防止するためである。その
後、プラズマエッチングによって、ｎ型ＡｌＧａＡｓエ
ミッタ層５を取り除く。この時サイドウォール２４の下
にあるｎ型ＡｌＧａＡｓエミッタ層５はエッチングされ
ずに残り、キャリアの再結合を防止するためのガードリ
ング９を形成する。従って、サイドウォール２４の厚さ
は、ガードリング９となるＡｌＧａＡｓ層５の幅を規定
する。またこの時のエッチングにおいて、表面３０にダ
メージが残らないようにエッチング条件（パワーと圧
力）を制御する。

【００３５】この状態で、５００℃〜６００℃でＺｎ拡
散を行い、ベースコンタクト抵抗を下げるためにｐ型不
純物のＺｎを高濃度に含むコンタクト層８を形成する。

【００３６】図５はプラズマエッチングにより、エミッ
タ層５をエッチング除去し、サイドウォール２４の下の
ＡｌＧａＡｓ層５を残すことによってガードリング９を
形成する工程及びＺｎ拡散によりコンタクト層８を形成
する工程図を示す。ここでＺｎ拡散の深さは、１０００
Å以内とし、横方向拡散によってガードリング９の一部
または全部をｐ型化し、かつ拡散領域がｎ⁺ ＧａＡｓエ
ミッタキャップ層６に到達しないものとする。Ｚｎ拡散
を行うことにより、ｎ型ＡｌＧａＡｓエミッタ層５のエ
ッチングの際にオーバーエッチングによってサイドウォ
ール２４より外側のｐ⁺ ＧａＡｓまたはｐ⁺ ＡｌＧａＡ
ｓベース層４が完全にエッチオフされていても拡散によ
って形成される外部ベース領域となるコンタクト層８と
エミッタメサの下の真性ベース領域は電気的に接続され
る。

【００３７】続いて図６のように、エミッタメサとサイ
ドウォール２４を覆うようにＴｉ／Ｗ／ＷＳｉ層１２を
公知の方法によって形成する。

【００３８】図６はエミッタメサとサイドウォール２４
を覆うようにＴｉ／Ｗ／ＷＳｉ層１２を堆積形成する工
程図を示す。これらの金属層はＳＦ₆ やＮＦ₃ のように
フッ素ラジカルを含むプラズマによって容易にエッチン
グされる。このとき、フッ素ラジカルはＡｌＧａＡｓや
ＧａＡｓの半導体層を化学的にはエッチングしないので
選択エッチングが可能となる。Ｔｉ／Ｗ／ＷＳｉ層１２
を堆積させた後、ＥＣＲを励起法として、Ｏ₂ とＳｉＨ
₄ をプロセスガスとして用いたＣＶＤにより全面に例え
ば２５００Åの厚さのＳｉＯ₂ 膜２５を堆積させ（図
７）、室温の緩衝フッ酸（ＨＦ：ＮＨ₄ Ｆ＝１：１０
０）に１分間浸すことにより、メサの側壁についたＳｉ
Ｏ₂ 膜２５のみを選択的に除去して図８のような形状を
形成する。

【００３９】図７はＯ ₂ とＳｉＨ ₄ をプロセスガスとし
て用いたＥＣＲ励起ＣＶＤにより全面にＳｉＯ ₂ 膜２５
を堆積する工程図、図８は室温の緩衝フッ酸（ＨＦ：Ｎ
Ｈ ₄ Ｆ＝１：１００）に１分間浸すことにより、メサの
側壁についてＳｉＯ ₂ 膜２５のみを除去する工程図を示
す。ＥＣＲを用いたＣＶＤで形成したＳｉＯ₂膜２５
は、平らな部分に形成された膜に比べてメサの側壁に形
成された膜が脆弱となる性質を有しており、例えば膜形
成時の反応炉の圧力を０．５ｍＴｏｒｒとし、Ｏ₂ 、Ｓ
ｉＨ₄ の流量をそれぞれ２０ｓｃｃｍ、１８ｓｃｃｍと
することにより、緩衝フッ酸による平坦部と側壁部の膜
のエッチング速度の比を非常に大きくすることが可能で
ある。

【００４０】その後、ＥＣＲを用いたフッ素ラジカルに
さらすことによりエミッタメサの側壁についたＴｉ／Ｗ
／ＷＳｉ層１２をエッチングする。ここでＥＣＲを用い
ることが重要である。その理由は、反応時の圧力を低く
でき、かつ励起するイオンまたはラジカルのエネルギー
を低くできるためである。

【００４１】図９はＥＣＲを用いたフッ素ラジカルにさ
らすことによりエミッタメサの側壁についたＴｉ／Ｗ／
ＷＳｉ層１２をエッチングする工程図を示す。圧力が低
いことにより、図９のようにエミッタメサの上及びエミ
ッタメサの際のＴｉ／Ｗ／ＷＳｉ層１２にアンダーカッ
トはほとんどはいらない。エッチングの条件としては、
例えば、反応ガスとしてＮＦ₃ を用いて圧力を１ｍＴｏ
ｒｒとすることにより、ＷとＳｉＯ₂ のエッチング速度
の比を５以上にできる。この工程によって、図９の３１
で示した外部ベースのエミッタメサの際の表面は一時的
に露出されることになるが、再度全面をＳｉＯ₂ （図１
０の２６）で被覆することにより電気的絶縁性は確保さ
れる。続いて、全面をホトレジスト２７で覆い（図１
０）、Ｏ₂ ，Ｃ₂ Ｆ₆ ，ＳＦ₆ を用いたＲＩＥによりエ
ミッタメサのＩｎＧａＡｓコンタクト層７の表面までエ
ッチバックして、全体を平坦化する（図１１）。

【００４２】図１０は再度全面をＳｉＯ ₂ 膜２６で被覆
し、全面をホトレジスト２７で覆う工程図を示す。

【００４３】図１１はＯ ₂ 、Ｃ ₂ Ｆ ₆ ＳＦ ₆ を用いたＲ
ＩＥによりエミッタメサのＩｎＧａＡｓコンタクト層７
の表面までエッチバックして全体を平坦化する工程図を
示す。

【００４４】図１２は平坦化された表面全体にＴｉ／Ｗ
／ＷＳｉエミッタ電極１３をスパッタ法によって堆積さ
せる工程図を示す。次の工程は、図１２に示すようにエ
ミッタ電極１３の形成であり、平坦化された表面全体
に、Ｔｉ／Ｗ／ＷＳｉエミッタ電極層１３をスパッタ法
によって堆積させる。ここで全体が平坦化されているた
めにエミッタメタルの堆積法としては、さまざまな手法
をとることができる。本実施例にあっては、薄いＴｉ層
は、半導体表面とＷの間にあって密着性を増す効果とＩ
ｎＧａＡｓコンタクト層７またはその表面に意図的にで
はなく形成された酸化膜と反応してコンタクト抵抗を低
減させる効果を持つ。Ｗは、耐熱性金属でＩｎＧａＡｓ
コンタクト層７とは反応しない。

【００４５】図１３は通常のホトリソグラフィを用い
て、エミッタ電極１３を残す領域をカバーするようにレ
ジストのパタンニングを行ない２８、そのレジスト２８
をマスクにエミッタ電極層１３、ＳｉＯ ₂ 膜２６，２
５、ベース電極層１２、Ｚｎ拡散層８、コレクタ層３を
エッチングする工程図を示す。続いて、通常のホトリソ
グラフィを用いて、エミッタ電極１３を残す領域をカバ
ーするようにレジストのパタンニングを行い（図１３の
２８）、そのレジスト２８をマスクにＴｉ／Ｗ／ＷＳｉ
エミッタ電極層１３、ＳｉＯ₂膜２６及び２５、Ｔｉ／
Ｗ／ＷＳｉベース電極層１２、Ｚｎ拡散層（コンタクト
層）８、ｎ型ＧａＡｓコレクタ層３をエッチングする。
この時のエッチングの手法は、１３と１２に対してはＳ
Ｆ₆ のＲＩＥ、２６と２５に対してはＣ₂ Ｆ₆ のＲＩ
Ｅ、８と３に対してはＡｒ＋Ｃｌ₂ のＥＣＲ ＲＩＥで
ある。この結果、素子能動領域を除いてＧａＡｓサブコ
レクタ層２が露出される。

【００４６】図１３で重要な点は、Ｔｉ／Ｗ／ＷＳｉエ
ミッタ電極１３が、平坦性を保たれてＴｉ／Ｗ／ＴｉＷ
ベース電極１２の上に伸張していることである。このた
めエミッタ幅が１μｍ以下の微細な場合においても、通
常のホトリソグラフィを用いて、エミッタメサの上でＴ
ｉ／Ｗ／ＷＳｉエミッタ電極１３と配線をつなぐための
スルーホールコンタクトを形成することが可能である。
図１の構造を実現するための続く工程は、公知の手法を
とるので説明を省略する。

【００４７】

【発明の効果】以上説明したように本発明のヘテロ接合
バイポーラトランジスタの製造方法では、エミッタ領域
（５）の周辺すべてを取り囲む薄いＡｌＧａＡｓ層から
なるガードリング９が具備されておりエミッタ周辺での
再結合が小さく抑えられる。しかも、ガードリング９は
エミッタに対してセルフアライン的にかつ制御性よく形
成され、かつそのガードリング９に対してＴｉ／Ｗ／Ｔ
ｉＷベース電極１２がセルフアライン的に形成されるた
めベース・コレクタ面積の低減とベース抵抗の低減も図
られる。Ｔｉ／Ｗ／ＷＳｉベース電極１２の形成には、
ＥＣＲによるＳｉＯ₂ 堆積とＥＣＲエッチングを用いて
いるためにメサ型ＨＢＴにおけるエミッタ・ベース間の
短絡の問題は、完全に回避される。更にＴｉ／Ｗ／ＷＳ
ｉエミッタ電極（１３）は、平坦性を保たれてＴｉ／Ｗ
／ＷＳｉベース電極１２の上に伸張しており、エミッタ
幅１μｍ以下にした場合でもエミッタの上でエミッタ電
極１３と配線をつなぐためのスルーホールコンタクトを
形成することが可能である。

【００４８】以上のように本発明のヘテロ接合バイポー
ラトランジスタの製造方法によれば、再現性、均一性、
制御性に優れ電流増幅率の低下のない微細なＨＢＴを製
作することが可能である。

【００４９】図１４は、本発明の効果を示す一例であ
り、本発明のヘテロ接合バイポーラトランジスタの製造
方法によって製作したＨＢＴのエミッタの大きさと電流
増幅率の関係を示した図である。０．５×２μｍ² の微
細なエミッタを有するヘテロ接合バイポーラトランジス
タ（ＨＢＴ）でも８０以上の電流増幅率が確保されてい
る。

【図面の簡単な説明】

【図１】本発明の製造方法により形成されたヘテロ接合
バイポーラトランジスタ（ＨＢＴ）の模式断面構造図で
ある。

【図２】エピタキシャル成長の工程後、ＳｉＮ膜（２
２）、ＳｉＯ₂ 膜（２３）からなるダミーエミッタを形
成する工程図である。

【図３】ＥＣＲプラズマエッチングによってＩｎＧａＡ
ｓコンタクト層（７）、ｎ⁺ ＧａＡｓエミッタキャップ
層（６）をエッチングする工程図である。

【図４】ＳｉＮとＳｉＯ₂ の層からなるサイドウォール
（２４）を形成する工程図である。

【図５】プラズマエッチングにより、ｎ型ＡｌＧａＡｓ
エミッタ層（５）をエンチング除去し、サイドウォール
（２４）の下のｎ型ＡｌＧａＡｓエミッタ層（５）を残
すことによってガードリング（９）を形成する工程及び
Ｚｎ拡散によりコンタクト層（８）を形成する工程図で
ある。

【図６】エミッタメサとサイドウォール（２４）を覆う
ようにＴｉ／Ｗ／ＷＳｉ層（１２）を堆積形成する工程
図である。

【図７】Ｏ₂ とＳｉＨ₄ をプロセスガスとして用いたＥ
ＣＲ励起ＣＶＤにより全面にＳｉＯ₂ 膜（２５）を堆積
する工程図である。

【図８】室温の緩衝フッ酸（ＨＦ：ＮＨ₄ Ｆ＝１：１０
０）に１分間浸すことにより、メサの側壁についたＳｉ
Ｏ₂ 膜（２５）のみを除去する工程図である。

【図９】ＥＣＲを用いたフッ素ラジカルにさらすことに
よりエミッタメサの側壁についたＴｉ／Ｗ／ＷＳｉ層
（１２）をエッチングする工程図である。

【図１０】再度全面をＳｉＯ₂ 膜（２６）で被覆し、全
面をホトレジスト（２７）で覆う工程図である。

【図１１】Ｏ₂ 、Ｃ₂ Ｆ₆ 、ＳＦ₆を用いたＲＩＥによ
りエミッタメサのＩｎＧａＡｓコンタクト層（７）の表
面までエッチバックして全体を平坦化する工程図であ
る。

【図１２】平坦化された表面全体に、Ｔｉ／Ｗ／ＷＳｉ
エミッタ電極層（１３）をスパッタ法によって堆積させ
る工程図である。

【図１３】通常のホトリソグラフィを用いて、Ｔｉ／Ｗ
／ＷＳｉエミッタ電極層（１３）を残す領域をカバーす
るようにレジストのパタンニングを行い（２８）、その
レジストをマスクにＴｉ／Ｗ／ＷＳｉエミッタ電極層
（１３）、ＳｉＯ₂ 膜（２６，２５）、Ｔｉ／Ｗ／ＷＳ
ｉベース電極層（１２）、Ｚｎ拡散層（コンタクト層）
（８）、ｎ型ＧａＡｓコレクタ層（３）をエッチングす
る工程図である。

【図１４】本発明の効果を示す一例であり、本発明のヘ
テロ接合バイポーラトランジスタの製造方法によって製
作した素子の電流増幅率とエミッタサイズ依存性の関係
を示したものである。

【図１５】従来のヘテロ接合バイポーラトランジスタの
構造の一例である。

【符号の説明】

１ 半絶縁性ＧａＡｓ基板 ２ ＧａＡｓサブコレクタ層 ３ ｎ型ＧａＡｓコレクタ層 ４ ｐ⁺ ＧａＡｓまたはｐ⁺ ＡｌＧａＡｓベース層 ５ ｎ型ＡｌＧａＡｓエミッタ層 ６ ｎ⁺ ＧａＡｓエミッタキャップ層 ７ ＩｎＧａＡｓコンタクト層 ８ コンタクト層（Ｚｎ拡散層） ９ ガードリング １１ Ｔｉ／Ｗ／ＷＳｉコレクタ電極（層） １１´ ＡｕＧｅ／Ｎｉコレクタ電極 １２ Ｔｉ／Ｗ／ＷＳｉベース電極（層） １２´ ＡｕＺｎベース電極 １３ Ｔｉ／Ｗ／ＷＳｉエミッタ電極（層） １３´ ＡｕＧｅ／Ｎｉエミッタ電極 ２１ 層間絶縁膜 ２２ ＳｉＮ膜 ２３，２５，２６ ＳｉＯ₂ 膜（シリコン酸化膜） ２４ （ＳｉＮとＳｉＯ₂ 膜からなる）サイドウォール ２７ ホトレジスト ２８ ホトレジストのパタンニングされた領域 ３０ 表面 ３１ 外部ベースのエミッタメサの際の表面

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石橋 忠夫 東京都千代田区内幸町一丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 昭63−78575（ＪＰ，Ａ) 特開 昭62−172756（ＪＰ，Ａ) 特開 平１−248559（ＪＰ，Ａ) 特開 平２−90626（ＪＰ，Ａ) 特開 昭60−226177（ＪＰ，Ａ) 特開 昭63−138773（ＪＰ，Ａ) 電子情報通信学会技術研究報告，ＥＤ 89−147，ｐ．67−74（1989) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/331 H01L 29/205 H01L 29/73 - 29/737

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に、第１の導電型のエミッ
   タ領域と、第２の導電型のベース領域と、第１の導電型
   のコレクタ領域とが形成されてなるメサ型のヘテロ接合
   バイポーラトランジスタの製造方法であって、 前記ヘテロ接合バイポーラトランジスタの動作状態にお
   いて完全に空乏化するかまたは第２の導電型を有するワ
   イドギャップ半導体よりなり、前記ベース領域の厚さよ
   りも長い幅を有し、エミッタメサの周辺すべてを囲むよ
   うに前記エミッタメサに対してセルフアライン形成され
   たガードリングと、 前記エミッタメサの上及び前記エミッタメサの側壁とは
   隔離し、前記ガードリングに対してセルフアライン形成
   されたベース電極と、 平坦性を確保され前記ベース電極の上まで伸張するエミ
   ッタ電極とを有することを特徴とするヘテロ接合バイポ
   ーラトランジスタの製造方法において、 前記 エミッタメサまたは前記ガードリングに対してベー
   ス電極をセルフアライン形成する際に、前記 エミッタメサを、前記エミッタメサの上及び前記エ
   ミッタメサの側壁に残す絶縁膜で覆う形にする第１の工
   程と、前記 絶縁膜を含む前記エミッタメサ全体と、露出された
   前記ベース領域または拡散などによって形成された第２
   の導電型の半導体層の表面をすべて覆うように、前記第
   ２の導電型の半導体層とオーミック接合を形成できかつ
   プラズマエッチングによってエッチングされ得る性質を
   もつ前記ベース電極を形成する第２の工程と、 更に、前記エミッタメサ形状を覆う前記ベース電極全体
   を、ＥＣＲを用いたプラズマＣＶＤ法を用いてシリコン
   酸化膜で覆う第３の工程と、前記 シリコン酸化膜のうち前記エミッタメサの側壁につ
   いた前記シリコン酸化膜のみをウェットエッチングによ
   って除去する第４の工程と、前記エミッタメサの 側壁の前記シリコン酸化膜の除去に
   よって露出された前記エミッタメサの側壁の前記ベース
   電極をＥＣＲを用いたプラズマエッチングによって除去
   する第５の工程とを含むことを特徴とするヘテロ接合バ
   イポーラトランジスタの製造方法。