JPH0529336A - ヘテロ接合バイポーラトランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、高速性、信頼性、均一性に優れ、
微細化に適したヘテロ接合バイポーラトランジスタ及び
その製造方法を提供することを目的とする。 【構成】 半導体基板（１）上に第１の導電型のエミッ
タ領域（５）と、第２の導電型のベース領域（４）と、
第１の導電型のコレクタ領域（２，３）とが形成されて
なるメサ型のヘテロ接合バイポーラトランジスタにおい
て、前記ヘテロ接合バイポーラトランジスタの動作状態
において完全に空乏化するかまたは第２の導電型を有す
るワイドギャップ半導体（８，９）よりなり、前記ベー
ス領域（４）の厚さよりも長い幅を有し、エミンタメサ
の周辺すべてを囲むようにエミッタメサに対して、セル
フアライン形成されたガードリング（９）と、エミッタ
メサの上及びエミッタメサの側壁とは隔離し、前記ガー
ドリング（９）に対してセルフアライン形成されたベー
ス電極（１２）と、平坦性を確保され前記ベース電極
（１２）の上まで伸張するエミッタ電極（１３）とを有
することを特徴とするヘテロ接合バイポーラトランジス
タ及びその製造方法としての構成を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はヘテロ接合バイポーラト
ランジスタとその製造方法に関するものである。

【０００２】

【従来の技術】ヘテロ接合バイポーラトランジスタ（以
下ＨＢＴと略す）は、エミッタにベースよりもバンドギ
ャップの大きい半導体材料を使うことにより、ベースを
高濃度としてもエミッタ注入効率を大きく保てるなどの
利点を有し、ホモ接合バイポーラトランジスタよりも高
速動作が可能である。

【０００３】ヘテロ接合バイポーラトランジスタとし
て、従来から図１５に示す構造がよく知られている。即
ち、半絶縁性ＧａＡｓ基板１上にｎ型不純物を高濃度に
含むＧａＡｓからなるサブコレクタ層２、ｎ型のＧａＡ
ｓからなるコレクタ層３、ｐ⁺ ＧａＡｓからなるベース
層４、ｎ型ＡｌＧａＡｓのエミッタ層５、ｎ⁺ ＧａＡｓ
のエミッタキャップ層６が積層され、ＧａＡｓサブコレ
クタ層２、ｐ⁺ ＧａＡｓベース層４、ｎ⁺ ＧａＡｓエミ
ッタキャップ層６の上には、それぞれ、例えばＡｕＧｅ
／Ｎｉ、ＡｕＺｎ、ＡｕＧｅ／Ｎｉからなるコレクタ電
極１１′、ベース電極１２′、エミッタ電極１３′を有
して構成されている。

【０００４】ところで、ヘテロ接合バイポーラトランジ
スタの動作速度を高速化し、あるいは集積回路の構成要
素として用いて集積回路の性能を向上させるためには、
素子を微細化することが不可欠であるが、前述の構造の
トランジスタでは、次のような問題点があり微細化が困
難であったり、信頼性に欠けたりする。

【０００５】 エミッタ電極１３′が、エミッタメサ
の上にエミッタメサよりも小さい面積でもって存在する
ために、パタンの合わせ余裕度がない。更に、エミッタ
電極１３′の上で配線とエミッタ電極１３′のコンタク
トのためのスルーホールを開孔しなければならないとい
う事情が合わせ余裕度のない状況を一層厳しくする。従
って、エミッタ電極１３′の微細化が困難である。

【０００６】 たとえエミッタの微細化が図られたと
しても、ベースを微細化することが難しい。これはエミ
ッタメサとベース電極（１２′）端の距離にやはりマー
ジンが必要なためである。エミッタメサ・ベース電極
（１２′）端の距離を短縮できないことは、ベース抵抗
を低減できないことに、またベース電極１２′を微細化
できないことはベース・コレクタ間の容量を低減できな
いことに結びつき、共にトランジスタの高性能化を妨げ
る原因となる。

【０００７】 メサの側壁でエミッタベース接合が露
出している部位が存在しているため、そこでの再結合に
起因するベース電流を低減することができない。この影
響は、エミッタの大きさを小さくするほど相対的に大き
くなり、エミッタ及びベースの微細化が物理的に図られ
たとしても電流増幅率が減少してしまう。

【０００８】 三つの端子すべてに合金型のオーミッ
ク電極を使用しているため電極微細化が難しい。また、
半導体と金属の間で構成原子の相互拡散があるためオー
ミック抵抗が増大したり半導体のｐｎ接合の特性に影響
が現れることもあり、信頼性にも欠ける。

【０００９】 ベース電極１２′をつける前に、薄い
ベース層４を露出させなければならないが、この工程の
余裕度がない。即ち、ベース層４を露出させ、更にオー
バーにエッチングしてしまうと、ベース抵抗が増大した
り、ベース・コレクタ接合特性が劣化したりしてしま
う。

【００１０】

【発明が解決しようとする課題】本発明は、上記の欠点
を同時に解決した、高速性、信頼性、均一性に優れ、微
細化に適したヘテロ接合バイポーラトランジスタ及びそ
の製造方法を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明によるヘテロ接合
バイポーラトランジスタは、基本的には図１５に示す従
来構造のヘテロ接合バイポーラトランジスタと同様な構
造を有するが、エミッタメサの周辺すべてを囲むよう
に、エミッタメサにセルフアライン的にワイドギャップ
半導体のガードリングと、そのガードリングに対してセ
ルフアライン的に形成されかつエミッタメサの上及びそ
の側壁には伸張しないベース電極と、平坦性を確保され
ベース電極の上まで伸張するエミッタ電極を有すること
を特徴とする。

【００１２】ガードリングは、トランジスタの動作状態
において完全に空乏化するかまたは第１の導電型を有す
るワイドギャップ半導体よりなり、ベース層の厚さより
も長い幅を有するものとする。更に本発明によるヘテロ
接合バイポーラトランジスタは、ベース電極と接触する
半導体層は、エミッタ層が完全に除去されており、その
表面には、拡散またはイオン注入法によって形成された
第２の導電型の不純物を高濃度に含み、また、エミッタ
電極とベース電極の一方または両方が、耐熱性金属層ま
たは、半導体と密着性を確保するための半導体と反応す
る薄い金属層と耐熱性金属層の組み合わせよりなること
を特徴とする。

【００１３】本構造を実現するため、本発明による製造
方法では、セルフアライン的にベース電極を形成する際
に、エミッタメサを、そのメサの上及びメサの側壁に残
す絶縁膜で覆う形にする工程とその絶縁膜を含むメサ全
体と、露出されたベース層または拡散などによって形成
された第２の導電型の半導体層の表面をすべて覆うよう
に、第２の導電型の半導体層とオーミック接合を形成で
きかつプラズマエッチングによってエッチングされ得る
性質をもつベース電極を形成する工程と、更に、メサ形
状を覆う該ベース電極全体を、ＥＣＲを用いたプラズマ
ＣＶＤ法を用いてシリコン酸化膜で覆う工程と該シリコ
ン酸化膜のうちメサ側壁についたもののみをその脆弱性
を利用してウェットエッチングによって除去する工程
と、側壁のシリコン酸化膜の除去によって露出された側
壁のベース電極をＥＣＲを用いたプラズマエッチングに
よって除去する工程とを含むことを特徴とする。

【００１４】本発明の構成は下記に示す通りである。即
ち、本発明は、半導体基板（１）上に、第１の導電型の
エミッタ領域（５）と、第２の導電型のベース領域
（４）と、第１の導電型のコレクタ領域（２，３）とが
形成されてなるメサ型のヘテロ接合バイポーラトランジ
スタにおいて、

【００１５】前記ヘテロ接合バイポーラトランジスタの
動作状態において完全に空乏化するかまたは第２の導電
型を有するワイドギャップ半導体（８，９）よりなり、
前記ベース領域（４）の厚さよりも長い幅を有し、エミ
ッタメサの周辺すべてを囲むようにエミッタメサに対し
てセルフアライン形成されたガードリング（９）と、

【００１６】エミッタメサの上及びエミッタメサの側壁
とは隔離し、前記ガードリング（９）に対してセルフア
ライン形成されたベース電極（１２）と、

【００１７】平坦性を確保され前記ベース電極（１２）
の上まで伸張するエミッタ電極（１３）とを有すること
を特徴とするヘテロ接合バイポーラトランジスタとして
の構成を有するものであり、或いはまた、

【００１８】前記ベース電極（１２）と接触する半導体
層（８）は、前記エミッタ領域（５）が完全に除去され
ており、その表面には、拡散またはイオン注入法によっ
て形成された第２の導電型の不純物を高濃度に含むこと
を特徴とするヘテロ接合バイポーラトランジスタとして
の構成を有するものであり、或いはまた、

【００１９】前記エミッタ電極（１３）と前記ベース電
極（１２）の一方または両方が、耐熱性金属層または、
半導体と密着性を確保するための半導体と反応する薄い
金属層と耐熱性金属層の組み合わせよりなることを特徴
とするヘテロ接合バイポーラトランジスタとしての構成
を有するものである。

【００２０】更にまた、本発明はエミッタメサまたはガ
ードリング（９）に対してベース電極（１２）をセルフ
アライン形成する際に、

【００２１】エミッタメサを、そのメサの上及びメサの
側壁に残す絶縁膜（２２，２３）で覆う形にする第１の
工程と、

【００２２】その絶縁膜（２２，２３）を含むメサ全体
と、露出されたベース領域（４）または拡散などによっ
て形成された第２の導電型の半導体層（８）の表面をす
べて覆うように、第２の導電型の半導体層（８）とオー
ミック接合を形成できかつプラズマエッチングによって
エッチングされ得る性質をもつベース電極（１２）を形
成する第２の工程と、

【００２３】更に、メサ形状を覆う該ベース電極（１
２）全体を、ＥＣＲを用いたプラズマＣＶＤ法を用いて
シリコン酸化膜（２５）で覆う第３の工程と、

【００２４】該シリコン酸化膜（２５）のうちメサ側壁
についたもののみをその脆弱性を利用してウェットエッ
チングによって除去する第４の工程と、

【００２５】側壁のシリコン酸化膜（２５）の除去によ
って露出された側壁のベース電極（１２）をＥＣＲを用
いてプラズマエッチングによって除去する第５の工程と
を含むことを特徴とするヘテロ接合バイポーラトランジ
スタとしての構成を有するものである。

【００２６】

【作用】本発明によるヘテロ接合バイポーラトランジス
タは、上述した新規な特徴以外は図１５に示した従来構
造のヘテロ接合バイポーラトランジスタと同様の構成を
有する。従って、従来構造と同様なヘテロ接合バイポー
ラトランジスタとしての基本的な機能を有する。

【００２７】更に本発明によるヘテロ接合バイポーラト
ランジスタでは、以下に掲げる特長を同時に実現するこ
とができる。

【００２８】エミッタ電極（１３）の平坦性が確保さ
れ、ベース電極（１２）の上に伸張しているため、エミ
ッタメサに対するエミッタ電極（１３）のパタン合わせ
余裕度及びエミッタ電極（１３）に対するコンタクトス
ルーホールのパタン合わせ余裕度が増加し、エミッタの
微細化を容易に図ることができる。

【００２９】また、ベース電極（１２）は、エミッタメ
サに対してセルフアライン的に形成されるため外部ベー
スの縮小化が容易となり、ベース抵抗が低減化されると
ともにベースコレクタ容量も低減化される。エミッタメ
サの周辺にはエミッタベース接合が露出しないようにセ
ルフアライン的に形成されるワイドギャップの半導体層
（８，９）が存在するため、メサの際における再結合が
減少して素子の微細化に伴う電流増幅率の減少を抑制す
ることができる。また、エミッタ（５）及びベース層
（４）に対してのオーミック電極（１３，１２）には、
耐熱性金属あるいは、密着性を増加するための薄い半導
体層と反応する金属と耐熱性金属を用いているために信
頼性が増大し、またベース層（４）を薄くすることも可
能である。ベースのオーミックコンタクト領域（８）に
は、高濃度の不純物を含むようにする工程を加えるた
め、ベース抵抗が低減化でき、ベース層（４）を露出さ
せるためのエッチング工程における余裕度を増大するこ
とができる。本発明によるヘテロ接合バイポーラトラン
ジスタの製造方法ではＥＣＲを用いたプラズマＣＶＤと
ＥＣＲを用いたエッチングの特徴等を活かして前述の特
長を有するヘテロ接合バイポーラトランジスタを半導体
層にダメージを与えることなく、制御性よく製作するこ
とができる。

【００３０】

【実施例】本発明によるＨＢＴの構造の一例を図１に示
す。ここでは、一例として、ＡｌＧａＡｓ／ＧａＡｓ系
のＨＢＴの例を示すが、本発明は、他の材料系のＨＢＴ
にも容易に適用できることは、言うまでもない。図２乃
至図１３は、図１の構造を実現するための工程図を示し
たものである。

【００３１】半絶縁性のＧａＡｓ基板１の主表面上に、
ＭＢＥあるいは、ＭＯＣＶＤなどの方法によって、ｎ型
ＧａＡｓコレクタ層３にオーミック性接触を形成するた
めのｎ⁺ ＧａＡｓのサブコレクタ層２、ｎ型または不純
物をドープしないＧａＡｓのコレクタ層３、ｐ⁺ ＧａＡ
ｓまたはｐ⁺ ＡｌＧａＡｓのベース層４、ｎ型ＡｌＧａ
Ａｓのエミッタ層５、ｎ⁺ ＧａＡｓのエミッタキャップ
層６、エミッタにオーミック性接触をとるためのｎ⁺ Ｉ
ｎＧａＡｓのコンタクト層７をエピタキシャル成長させ
る。ここで、ベース層４がＡｌＧａＡｓである場合のＡ
ｌの組成比はコレクタ（３）側端からエミッタ（５）側
端へ移行するにつれて連続的に、例えば０から０．１に
増加するものとする。また、コレクタにおける電子の弾
道的な走行を利用するためにコレクタ（３，２）は例え
ばｎ⁺ −ｎ^- −ｐ⁺ −ｎ⁺ というような多層構造として
もよい。

【００３２】エピタキシャル成長の工程に続いて、主表
面前面に例えばプラズマＣＶＤ法などによってＳｉＮ膜
２２とＳｉＯ₂ 膜２３を堆積させ、通常のリソグラフィ
工程とＣ₂ Ｆ₆ プラズマなどを用いたドライエッチング
法によって図２のようにＳｉＮ膜２２とＳｉＯ₂ 膜２３
からなるダミーエミッタを形成する。続いてＡｒとＣｌ
₂ を用いたＥＣＲのプラズマエッチングによってＩｎＧ
ａＡｓコンタクト層７とｎ⁺ ＧａＡｓエミッタキャップ
層６をエッチングする。このエッチングは、ＩｎＧａＡ
ｓコンタクト層７を完全に除去し、ｎ⁺ ＧａＡｓエミッ
タキャップ層６の途中まで行う（図３）。

【００３３】続いて、ｎ⁺ ＧａＡｓエミッタキャップ層
６の残りをＡｒ＋Ｃｌ₂ ＋ＮＦ₃ のＥＣＲプラズマを用
いてエッチングする。この系のエッチングでは、ＧａＡ
ｓとＡｌＧａＡｓのエッチング速度比を１５以上にとる
ことができ、ｎ⁺ ＧａＡｓエミッタキャップ層６をｎ型
ＡｌＧａＡｓエミッタ層５に対して選択的にエッチング
することができる。また、ここでＥＣＲを用いているこ
との利点は、プラズマのエネルギーを適切に設定できる
ことである。即ち、エネルギーは、エッチング中にｎ⁺
ＧａＡｓエミッタキャップ層６またはｎ型ＡｌＧａＡｓ
エミッタ層５の上に残留物を残さない程度に充分な大き
さとし、かつｎ型ＡｌＧａＡｓエミッタ層５に結晶欠陥
を残さないように低く設定する。この選択エッチングの
後に残るｎ型ＡｌＧａＡｓエミッタ層５の厚さを約５０
０Åになるようにして、ＨＢＴの動作状態においてｎ型
ＡｌＧａＡｓエミッタ層５のうちエミッタメサの外側に
ある領域は完全に空乏化させるものとする。

【００３４】次に、公知の方法によって図４のようにＳ
ｉＮとＳｉＯ₂ の層からなるサイドウォール２４を形成
する。ここでＳｉＮ層を形成する理由は、次に述べるＺ
ｎ拡散のときにＺｎが半導体と膜の界面において横方向
に大きく拡散してしまうのを防止するためである。その
後、プラズマエッチングによって、ｎ型ＡｌＧａＡｓエ
ミッタ層５を取り除く。この時サイドウォール２４の下
にあるｎ型ＡｌＧａＡｓエミッタ層５はエッチングされ
ずに残り、キャリアの再結合を防止するためのガードリ
ング９を形成する。従って、サイドウォール２４の厚さ
は、ガードリング９となるＡｌＧａＡｓ層５の幅を規定
する。またこの時のエッチングにおいて、表面３０にダ
メージが残らないようにエッチング条件（パワーと圧
力）を制御する。

【００３５】この状態で、５００℃〜６００℃でＺｎ拡
散を行い、ベースコンタクト抵抗を下げるためにｐ型不
純物のＺｎを高濃度に含むコンタクト層８を形成する
（図５）。ここでＺｎ拡散の深さは、１０００Å以内と
し、横方向拡散によってガードリング９の一部または全
部をｐ型化し、かつ拡散領域がｎ⁺ ＧａＡｓエミッタキ
ャップ層６に到達しないものとする。Ｚｎ拡散を行うこ
とにより、ｎ型ＡｌＧａＡｓエミッタ層５のエッチング
の際にオーバーエッチングによってサイドウォール２４
より外側のｐ⁺ ＧａＡｓまたはｐ⁺ ＡｌＧａＡｓベース
層４が完全にエッチオフされていても拡散によって形成
される外部ベース領域となるコンタクト層８とエミッタ
メサの下の真性ベース領域は電気的に接続される。

【００３６】続いて図６のように、エミッタメサとサイ
ドウォール２４を覆うようにＴｉ／Ｗ／ＷＳｉ層１２を
公知の方法によって形成する。これらの金属層はＳＦ₆
やＮＦ₃ のようにフッ素ラジカルを含むプラズマによっ
て容易にエッチングされる。このとき、フッ素ラジカル
はＡｌＧａＡｓやＧａＡｓの半導体層を化学的にはエッ
チングしないので選択エッチングが可能となる。Ｔｉ／
Ｗ／ＷＳｉ層１２を堆積させた後、ＥＣＲを励起法とし
て、Ｏ₂とＳｉＨ₄ をプロセスガスとして用いたＣＶＤ
により全面に例えば２５００Åの厚さのＳｉＯ₂ 膜２５
を堆積させ（図７）、室温の緩衝フッ酸（ＨＦ：ＮＨ₄
Ｆ＝１：１００）に１分間浸すことにより、メサの側壁
についたＳｉＯ₂ 膜２５のみを選択的に除去して図８の
ような形状を形成する。ＥＣＲを用いたＣＶＤで形成し
たＳｉＯ₂ 膜２５は、平らな部分に形成された膜に比べ
てメサの側壁に形成された膜が脆弱となる性質を有して
おり、例えば膜形成時の反応炉の圧力を０．５ｍＴｏｒ
ｒとし、Ｏ₂ 、ＳｉＨ₄ の流量をそれぞれ２０ｓｃｃ
ｍ、１８ｓｃｃｍとすることにより、緩衝フッ酸による
平坦部と側壁部の膜のエッチング速度の比を非常に大き
くすることが可能である。

【００３７】その後、ＥＣＲを用いたフッ素ラジカルに
さらすことによりエミッタメサの側壁についたＴｉ／Ｗ
／ＷＳｉ層１２をエッチングする。ここでＥＣＲを用い
ることが重要である。その理由は、反応時の圧力を低く
でき、かつ励起するイオンまたはラジカルのエネルギー
を低くできるためである。圧力が低いことにより、図９
のようにエミッタメサの上及びエミッタメサの際のＴｉ
／Ｗ／ＷＳｉ層１２にアンダーカットはほとんどはいら
ない。エッチングの条件としては、例えば、反応ガスと
してＮＦ₃ を用いて圧力を１ｍＴｏｒｒとすることによ
り、ＷとＳｉＯ₂ のエッチング速度の比を５以上にでき
る。この工程によって、図９の３１で示した外部ベース
のエミッタメサの際の表面は一時的に露出されることに
なるが、再度全面をＳｉＯ₂ （図１０の２６）で被覆す
ることにより電気的絶縁性は確保される。続いて、全面
をホトレジスト２７で覆い（図１０）、Ｏ₂ ，Ｃ
₂ Ｆ₆ ，ＳＦ₆ を用いたＲＩＥによりエミッタメサのＩ
ｎＧａＡｓコンタクト層７の表面までエッチバックし
て、全体を平坦化する（図１１）。

【００３８】次の工程は、図１２に示すようにエミッタ
電極１３の形成であり、平坦化された表面全体に、Ｔｉ
／Ｗ／ＷＳｉエミッタ電極層１３をスパッタ法によって
堆積させる。ここで全体が平坦化されているためにエミ
ッタメタルの堆積法としては、さまざまな手法をとるこ
とができる。本実施例にあっては、薄いＴｉ層は、半導
体表面とＷの間にあって密着性を増す効果とＩｎＧａＡ
ｓコンタクト層７またはその表面に意図的にではなく形
成された酸化膜と反応してコンタクト抵抗を低減させる
効果を持つ。Ｗは、耐熱性金属でＩｎＧａＡｓコンタク
ト層７とは反応しない。

【００３９】続いて、通常のホトリソグラフィを用い
て、エミッタ電極１３を残す領域をカバーするようにレ
ジストのパタンニングを行い（図１３の２８）、そのレ
ジスト２８をマスクにＴｉ／Ｗ／ＷＳｉエミッタ電極層
１３、ＳｉＯ₂膜２６及び２５、Ｔｉ／Ｗ／ＷＳｉベー
ス電極層１２、Ｚｎ拡散層（コンタクト層）８、ｎ型Ｇ
ａＡｓコレクタ層３をエッチングする。この時のエッチ
ングの手法は、１３と１２に対してはＳＦ₆ のＲＩＥ、
２６と２５に対してはＣ₂ Ｆ₆ のＲＩＥ、８と３に対し
てはＡｒ＋Ｃｌ₂ のＥＣＲ ＲＩＥである。この結果、
素子能動領域を除いてＧａＡｓサブコレクタ層２が露出
される。

【００４０】図１３で重要な点は、Ｔｉ／Ｗ／ＷＳｉエ
ミッタ電極１３が、平坦性を保たれてＴｉ／Ｗ／ＴｉＷ
ベース電極１２の上に伸張していることである。このた
めエミッタ幅が１μｍ以下の微細な場合においても、通
常のホトリソグラフィを用いて、エミッタメサの上でＴ
ｉ／Ｗ／ＷＳｉエミッタ電極１３と配線をつなぐための
スルーホールコンタクトを形成することが可能である。
図１の構造を実現するための続く工程は、公知の手法を
とるので説明を省略する。

【００４１】

【発明の効果】以上説明したように本発明では、エミッ
タ領域（５）の周辺すべてを取り囲む薄いＡｌＧａＡｓ
層からなるガードリング９が具備されておりエミッタ周
辺での再結合が小さく抑えられる。しかも、ガードリン
グ９はエミッタに対してセルフアライン的にかつ制御性
よく形成され、かつそのガードリング９に対してＴｉ／
Ｗ／ＴｉＷベース電極１２がセルフアライン的に形成さ
れるためベース・コレクタ面積の低減とベース抵抗の低
減も図られる。Ｔｉ／Ｗ／ＷＳｉベース電極１２の形成
には、ＥＣＲによるＳｉＯ₂ 堆積とＥＣＲエッチングを
用いているためにメサ型ＨＢＴにおけるエミッタ・ベー
ス間の短絡の問題は、完全に回避される。更にＴｉ／Ｗ
／ＷＳｉエミッタ電極（１３）は、平坦性を保たれてＴ
ｉ／Ｗ／ＷＳｉベース電極１２の上に伸張しており、エ
ミッタ幅１μｍ以下にした場合でもエミッタの上でエミ
ッタ電極１３と配線をつなぐためのスルーホールコンタ
クトを形成することが可能である。

【００４２】以上のように本発明によれば、再現性、均
一性、制御性に優れ電流増幅率の低下のない微細なＨＢ
Ｔを製作することが可能である。

【００４３】図１４は、本発明の効果を示す一例であ
り、本発明によって製作したＨＢＴのエミッタの大きさ
と電流増幅率の関係を示すものであり、０．５×２μｍ
² の微細なエミッタを有するＨＢＴでも８０以上の電流
増幅率が確保されている。

【図面の簡単な説明】

【図１】本発明の実施例としてのヘテロ接合バイポーラ
トランジスタの模式断面構造図である。

【図２】エピタキシャル成長の工程後、ＳｉＮ膜（２
２）、ＳｉＯ₂ 膜（２３）からなるダミーエミッタを形
成する工程図である。

【図３】ＥＣＲプラズマエッチングによってＩｎＧａＡ
ｓコンタクト層（７）、ｎ⁺ ＧａＡｓエミッタキャップ
層（６）をエッチングする工程図である。

【図４】ＳｉＮとＳｉＯ₂ の層からなるサイドウォール
（２４）を形成する工程図である。

【図５】プラズマエッチングにより、ｎ型ＡｌＧａＡｓ
エミッタ層（５）をエンチング除去し、サイドウォール
（２４）の下のｎ型ＡｌＧａＡｓエミッタ層（５）を残
すことによってガードリング（９）を形成する工程及び
Ｚｎ拡散によりコンタクト層（８）を形成する工程図で
ある。

【図６】エミッタメサとサイドウォール（２４）を覆う
ようにＴｉ／Ｗ／ＷＳｉ層（１２）を堆積形成する工程
図である。

【図７】Ｏ₂ とＳｉＨ₄ をプロセスガスとして用いたＥ
ＣＲ励起ＣＶＤにより全面にＳｉＯ₂ 膜（２５）を堆積
する工程図である。

【図８】室温の緩衝フッ酸（ＨＦ：ＮＨ₄ Ｆ＝１：１０
０）に１分間浸すことにより、メサの側壁についたＳｉ
Ｏ₂ 膜（２５）のみを除去する工程図である。

【図９】ＥＣＲを用いたフッ素ラジカルにさらすことに
よりエミッタメサの側壁についたＴｉ／Ｗ／ＷＳｉ層
（１２）をエッチングする工程図である。

【図１０】再度全面をＳｉＯ₂ 膜（２６）で被覆し、全
面をホトレジスト（２７）で覆う工程図である。

【図１１】Ｏ₂ 、Ｃ₂ Ｆ₆ 、ＳＦ₆ を用いたＲＩＥによ
りエミッタメサのＩｎＧａＡｓコンタクト層（７）の表
面までエッチバックして全体を平坦化する工程図であ
る。

【図１２】平坦化された表面全体に、Ｔｉ／Ｗ／ＷＳｉ
エミッタ電極層（１３）をスパッタ法によって堆積させ
る工程図である。

【図１３】通常のホトリソグラフィを用いて、Ｔｉ／Ｗ
／ＷＳｉエミッタ電極層（１３）を残す領域をカバーす
るようにレジストのパタンニングを行い（２８）、その
レジストをマスクにＴｉ／Ｗ／ＷＳｉエミッタ電極層
（１３）、ＳｉＯ₂ 膜（２６，２５）、Ｔｉ／Ｗ／ＷＳ
ｉベース電極層（１２）、Ｚｎ拡散層（コンタクト層）
（８）、ｎ型ＧａＡｓコレクタ層（３）をエッチングす
る工程図である。

【図１４】本発明の効果を示す一例であり、本発明によ
って製作した素子の電流増幅率とエミッタサイズ依存性
の関係を示したものである。

【図１５】従来のヘテロ接合バイポーラトランジスタの
構造の一例である。

【符号の説明】

１ 半絶縁性ＧａＡｓ基板 ２ ＧａＡｓサブコレクタ層 ３ ｎ型ＧａＡｓコレクタ層 ４ ｐ⁺ ＧａＡｓまたはｐ⁺ ＡｌＧａＡｓベース層 ５ ｎ型ＡｌＧａＡｓエミッタ層 ６ ｎ⁺ ＧａＡｓエミッタキャップ層 ７ ＩｎＧａＡｓコンタクト層 ８ コンタクト層（Ｚｎ拡散層） ９ ガードリング １１ Ｔｉ／Ｗ／ＷＳｉコレクタ電極（層） １１′ ＡｕＧｅ／Ｎｉコレクタ電極 １２ Ｔｉ／Ｗ／ＷＳｉベース電極（層） １２′ ＡｕＺｎベース電極 １３ Ｔｉ／Ｗ／ＷＳｉエミッタ電極（層） １３′ ＡｕＧｅ／Ｎｉエミッタ電極 ２１ 層間絶縁膜 ２２ ＳｉＮ膜 ２３，２５，２６ ＳｉＯ₂ 膜（シリコン酸化膜） ２４ （ＳｉＮとＳｉＯ₂ 膜からなる）サイドウォール ２７ ホトレジスト ２８ ホトレジストのパタンニングされた領域 ３０ 表面 ３１ 外部ベースのエミッタメサの際の表面

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石橋 忠夫 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に、第１の導電型のエミッ
   タ領域と、第２の導電型のベース領域と、第１の導電型
   のコレクタ領域とが形成されてなるメサ型のヘテロ接合
   バイポーラトランジスタにおいて、 前記ヘテロ接合バイポーラトランジスタの動作状態にお
   いて完全に空乏化するかまたは第２の導電型を有するワ
   イドギャップ半導体よりなり、前記ベース領域の厚さよ
   りも長い幅を有し、エミッタメサの周辺すべてを囲むよ
   うにエミッタメサに対してセルフアライン形成されたガ
   ードリングと、 エミッタメサの上及びエミッタメサの側壁とは隔離し、
   前記ガードリングに対してセルフアライン形成されたベ
   ース電極と、 平坦性を確保され前記ベース電極の上まで伸張するエミ
   ッタ電極とを有することを特徴とするヘテロ接合バイポ
   ーラトランジスタ。
2. 【請求項２】 前記ベース電極と接触する半導体層は、
   前記エミッタ領域が完全に除去されており、その表面に
   は、拡散またはイオン注入法によって形成された第２の
   導電型の不純物を高濃度に含むことを特徴とする請求項
   １記載のヘテロ接合バイポーラトランジスタ。
3. 【請求項３】 前記エミッタ電極と前記ベース電極の一
   方または両方が、耐熱性金属層または、半導体と密着性
   を確保するための半導体と反応する薄い金属層と耐熱性
   金属層の組み合わせよりなることを特徴とする請求項１
   記載のヘテロバイポーラトランジスタ。
4. 【請求項４】 エミッタメサまたはガードリングに対し
   てベース電極をセルフアライン形成する際に、 エミッタメサを、そのメサの上及びメサの側壁に残す絶
   縁膜で覆う形にする第１の工程と、 その絶縁膜を含むメサ全体と、露出されたベース領域ま
   たは拡散などによって形成された第２の導電型の半導体
   層の表面をすべて覆うように、第２の導電型の半導体層
   とオーミク接合を形成できかつプラズマエッチングによ
   ってエッチングされ得る性質をもつベース電極を形成す
   る第２の工程と、 更に、メサ形状を覆う該ベース電極全体を、ＥＣＲを用
   いたプラズマＣＶＤ法を用いてシリコン酸化膜で覆う第
   ３の工程と、 該シリコン酸化膜のうちメサ側壁についたもののみをそ
   の脆弱性を利用してウェットエッチングによって除去す
   る第４の工程と、 側壁のシリコン酸化膜の除去によって露出された側壁の
   ベース電極をＥＣＲを用いたプラズマエッチングによっ
   て除去する第５の工程とを含むことを特徴とするヘテロ
   接合バイポーラトランジスタの製造方法。