JP3104282B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3104282B2 JP3104282B2 JP03107387A JP10738791A JP3104282B2 JP 3104282 B2 JP3104282 B2 JP 3104282B2 JP 03107387 A JP03107387 A JP 03107387A JP 10738791 A JP10738791 A JP 10738791A JP 3104282 B2 JP3104282 B2 JP 3104282B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特にベー
スの形成に分子線エピタキシ（ＭＢＥ）選択成長法を用
いた超高速バイポーラトランジスタとその製造方法に関
する。
スの形成に分子線エピタキシ（ＭＢＥ）選択成長法を用
いた超高速バイポーラトランジスタとその製造方法に関
する。
【０００２】
【従来の技術】近時、バイポーラトランジスタは、スー
パーコンピュータや光通信装置など高速化が求められる
機器の中心部で使用されており、上記機器の高速化のた
めにもバイポーラトランジスタの高速化が求められてい
る。高速化を図るためには、極薄の高濃度ベース層を形
成すること、寄生容量（エミッタ・ベース間容量、ベー
ス・コレクタ間容量、コレクタ・基板間容量）及び寄生
抵抗（ベース抵抗、エミッタ抵抗、コレクタ飽和抵抗）
を小さくすることが必要になる。
パーコンピュータや光通信装置など高速化が求められる
機器の中心部で使用されており、上記機器の高速化のた
めにもバイポーラトランジスタの高速化が求められてい
る。高速化を図るためには、極薄の高濃度ベース層を形
成すること、寄生容量（エミッタ・ベース間容量、ベー
ス・コレクタ間容量、コレクタ・基板間容量）及び寄生
抵抗（ベース抵抗、エミッタ抵抗、コレクタ飽和抵抗）
を小さくすることが必要になる。
【０００３】そこで、従来では、バイポーラトランジス
タのベース形成にイオン注入法や拡散法に代わって分子
線エピタキシ選択成長法（以下、単にＭＢＥと記す）を
用い、更に、高集積化のために、エピタキシャル基板上
に高濃度のベース層と多結晶シリコン層による外部ベー
ス電極とエミッタ領域を自己整合的に形成する所謂ＳＳ
ＳＢ（ｓｕｐｅｒ ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｅｌ
ｅｃｔｉｖｅｌｙ ｇｒｏｗｎ ｂａｓｅ）構造を採用
した例が提案されている（月刊SemiconductorWorld 199
1.2 p66参照）。
タのベース形成にイオン注入法や拡散法に代わって分子
線エピタキシ選択成長法（以下、単にＭＢＥと記す）を
用い、更に、高集積化のために、エピタキシャル基板上
に高濃度のベース層と多結晶シリコン層による外部ベー
ス電極とエミッタ領域を自己整合的に形成する所謂ＳＳ
ＳＢ（ｓｕｐｅｒ ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｅｌ
ｅｃｔｉｖｅｌｙ ｇｒｏｗｎ ｂａｓｅ）構造を採用
した例が提案されている（月刊SemiconductorWorld 199
1.2 p66参照）。
【０００４】図８にその代表例を示す。この図におい
て、３１はＰ型のシリコン基板、３２はＮ型（高濃度）
のコレクタ領域、３３はＮ型（低濃度）のエピタキシャ
ル層、３５はトレンチ溝による素子分離領域、３６はＭ
ＢＥによるベース層、３７，３８及び３９は夫々多結晶
シリコン層によるエミッタ層，外部ベース層及びコレク
タ層である。また、４０，４１及び４２は夫々ＰｔＳｉ
層とタングステン層からなるエミッタ電極，ベース電極
及びコレクタ電極である。
て、３１はＰ型のシリコン基板、３２はＮ型（高濃度）
のコレクタ領域、３３はＮ型（低濃度）のエピタキシャ
ル層、３５はトレンチ溝による素子分離領域、３６はＭ
ＢＥによるベース層、３７，３８及び３９は夫々多結晶
シリコン層によるエミッタ層，外部ベース層及びコレク
タ層である。また、４０，４１及び４２は夫々ＰｔＳｉ
層とタングステン層からなるエミッタ電極，ベース電極
及びコレクタ電極である。
【０００５】その他、ＭＢＥを用いてベース層を形成す
る例としては、特開平１−１７３６４２号公報に開示さ
れた半導体装置の製造方法がある。この方法は、まず、
図９Ａに示すように、例えばＰ型のシリコン基板５１上
に、Ｎ型の埋め込み層５２を形成した後、その上にＮ型
のエピタキシャル層５３を積層する。
る例としては、特開平１−１７３６４２号公報に開示さ
れた半導体装置の製造方法がある。この方法は、まず、
図９Ａに示すように、例えばＰ型のシリコン基板５１上
に、Ｎ型の埋め込み層５２を形成した後、その上にＮ型
のエピタキシャル層５３を積層する。
【０００６】次に、図９Ｂに示すように、全面にフィー
ルド絶縁層５４、Ｐ型のベース引出し用多結晶シリコン
層５５及びＳｉＯ2 膜５６を順次積層し、エミッタ領域
となる部分をエッチングしてＮ型のエピタキシャル層５
３を露出させる。
ルド絶縁層５４、Ｐ型のベース引出し用多結晶シリコン
層５５及びＳｉＯ2 膜５６を順次積層し、エミッタ領域
となる部分をエッチングしてＮ型のエピタキシャル層５
３を露出させる。
【０００７】次に、図９Ｃに示すように、全面にシリコ
ン（Ｓｉ）を被着し、次いで、ＲＩＥ（反応性イオンエ
ッチング）によりＳｉを一部除去してポリシリコン段差
部５７を形成する。その後、エミッタ領域となる部分に
ＳｉをＮ型のエピタキシャル層５３の上に選択エピタキ
シャル成長させ、Ｐ型のエピタキシャルベース層５８を
形成する。
ン（Ｓｉ）を被着し、次いで、ＲＩＥ（反応性イオンエ
ッチング）によりＳｉを一部除去してポリシリコン段差
部５７を形成する。その後、エミッタ領域となる部分に
ＳｉをＮ型のエピタキシャル層５３の上に選択エピタキ
シャル成長させ、Ｐ型のエピタキシャルベース層５８を
形成する。
【０００８】次に、図１０Ａに示すように、全面にＳｉ
Ｏ2 を被着し、次いでＲＩＥによりＳｉＯ2 を一部除去
してＳｉＯ2 の絶縁段差部５９を形成する。その後、エ
ミッタ用多結晶シリコン層６０をエミッタ部に着け、次
いでエミッタ用多結晶シリコン層６０からＮ型の不純物
を拡散させてベース層内にエミッタ拡散領域６１を形成
する。
Ｏ2 を被着し、次いでＲＩＥによりＳｉＯ2 を一部除去
してＳｉＯ2 の絶縁段差部５９を形成する。その後、エ
ミッタ用多結晶シリコン層６０をエミッタ部に着け、次
いでエミッタ用多結晶シリコン層６０からＮ型の不純物
を拡散させてベース層内にエミッタ拡散領域６１を形成
する。
【０００９】次に、図１０Ｂに示すように、ベース用の
コンタクトホール６２を開けた後、Ａｌ蒸着によりエミ
ッタ電極６３、ベース電極６４を形成して超高速バイポ
ーラトランジスタを得る。
コンタクトホール６２を開けた後、Ａｌ蒸着によりエミ
ッタ電極６３、ベース電極６４を形成して超高速バイポ
ーラトランジスタを得る。
【００１０】
【発明が解決しようとする課題】しかしながら、図８で
示すトランジスタは、図１１の拡大図で示すように、ベ
ースのコンタクト幅ｄｃ（図１２参照）が最下層の誘電
体膜７１をエッチングする際のアンダーカット量ｄｕで
決まる。従って、コレクタ−ベース間容量の低減のため
に誘電体膜７１の膜厚ｔを増大させると、上記コンタク
ト幅ｄｃが増大するという不都合がある。
示すトランジスタは、図１１の拡大図で示すように、ベ
ースのコンタクト幅ｄｃ（図１２参照）が最下層の誘電
体膜７１をエッチングする際のアンダーカット量ｄｕで
決まる。従って、コレクタ−ベース間容量の低減のため
に誘電体膜７１の膜厚ｔを増大させると、上記コンタク
ト幅ｄｃが増大するという不都合がある。
【００１１】また、図１２に示すように、ＭＢＥ時に成
長するベース層３６及び多結晶シリコン層（外部ベース
層）３８で上記アンダーカット部７２を埋め込む必要
上、最下層の誘電体膜７１の膜厚ｔをほぼベース幅ｔｂ
の２倍に設定する必要がある。従って、ベース層３６の
薄膜化に伴い、誘電体膜７１が薄くなり、コレクタ−ベ
ース間容量の増大を招くという不都合がある
長するベース層３６及び多結晶シリコン層（外部ベース
層）３８で上記アンダーカット部７２を埋め込む必要
上、最下層の誘電体膜７１の膜厚ｔをほぼベース幅ｔｂ
の２倍に設定する必要がある。従って、ベース層３６の
薄膜化に伴い、誘電体膜７１が薄くなり、コレクタ−ベ
ース間容量の増大を招くという不都合がある
【００１２】また、図９及び図１０で示す製造方法の場
合、ポリシリコン段差部５７を形成する際、ＲＩＥによ
りエッチング除去して形成するため、下層のシリコン基
板（Ｎ型のエピタキシャル層５３）にダメージを与え、
バイポーラトランジスタの特性を著しく劣化させるとい
う不都合がある。
合、ポリシリコン段差部５７を形成する際、ＲＩＥによ
りエッチング除去して形成するため、下層のシリコン基
板（Ｎ型のエピタキシャル層５３）にダメージを与え、
バイポーラトランジスタの特性を著しく劣化させるとい
う不都合がある。
【００１３】本発明は、このような課題に鑑み成された
もので、その目的とするところは、コレクタ−ベース間
の寄生容量の増大化を防止しつつ、ベース層の薄膜化及
びベースのコンタクト幅の縮小化を実現させることがで
きる半導体装置を製造することを目的とする。
もので、その目的とするところは、コレクタ−ベース間
の寄生容量の増大化を防止しつつ、ベース層の薄膜化及
びベースのコンタクト幅の縮小化を実現させることがで
きる半導体装置を製造することを目的とする。
【００１４】本発明は、コレクタ−ベース間の寄生容量
の増大化を防止しつつ、ベース層の薄膜化及びベースの
コンタクト幅の縮小化を実現させることができると共
に、その形成段階において、シリコン基板等へのダメー
ジを与えることのない半導体装置の製造方法を提供す
る。
の増大化を防止しつつ、ベース層の薄膜化及びベースの
コンタクト幅の縮小化を実現させることができると共
に、その形成段階において、シリコン基板等へのダメー
ジを与えることのない半導体装置の製造方法を提供す
る。
【００１５】
【課題を解決するための手段】本発明は、第１導電型の
基体１表面の第１絶縁膜２上に形成された取出し電極３
を、基体１表面に形成された開口４の部分を介して基体
１と接続すると共に、その開口４内において、取出し電
極３の側壁の一部に第２絶縁膜（サイドウォール）５を
形成し、上記取出し電極３中、第２絶縁膜５で覆われて
いない部分の側壁と基体１とに夫々接続される第２導電
型の第１半導体層（ベース層）６を形成し、更に、この
第１半導体層６と接続される第１導電型の第２半導体層
（エミッタ層）７を形成し、この第２半導体層７を第２
絶縁膜５によって上記取出し電極３と分離させて構成し
た半導体装置を製造するものである。
基体１表面の第１絶縁膜２上に形成された取出し電極３
を、基体１表面に形成された開口４の部分を介して基体
１と接続すると共に、その開口４内において、取出し電
極３の側壁の一部に第２絶縁膜（サイドウォール）５を
形成し、上記取出し電極３中、第２絶縁膜５で覆われて
いない部分の側壁と基体１とに夫々接続される第２導電
型の第１半導体層（ベース層）６を形成し、更に、この
第１半導体層６と接続される第１導電型の第２半導体層
（エミッタ層）７を形成し、この第２半導体層７を第２
絶縁膜５によって上記取出し電極３と分離させて構成し
た半導体装置を製造するものである。
【００１６】本発明の半導体装置の製造方法は、第１導
電型の基体１上に、第１絶縁膜２、第２導電型の第１半
導体層９及び第２絶縁膜８を順次積層した後、基体１の
表面まで達する第１開口部４を形成する。その後、この
第１開口部４を含む全面に第２導電型の第２半導体層１
０及び第３絶縁膜５を順次積層した後、第３絶縁膜５を
異方性エッチングによるエッチバックを行うことによ
り、上記半導体層の側壁にのみ上記第３絶縁膜５を残す
（サイドウォール５を形成する）。その後、第３絶縁膜
５をマスクとして表面の第２半導体層１０を等方性エッ
チングにより除去することにより、基体１の一部を露出
させて第２開口部１１を形成する。その後、選択エピタ
キシ成長法を用いて第２開口部１１に第２導電型の第１
単結晶半導体層（ベース層）６を形成した後、第１単結
晶半導体層６上に第１導電型の第３半導体層（エミッタ
層）７を形成する。この場合、上記第３半導体層７及び
第１単結晶半導体層６を分子線エピタキシ選択成長法を
用いて形成してもよい。
電型の基体１上に、第１絶縁膜２、第２導電型の第１半
導体層９及び第２絶縁膜８を順次積層した後、基体１の
表面まで達する第１開口部４を形成する。その後、この
第１開口部４を含む全面に第２導電型の第２半導体層１
０及び第３絶縁膜５を順次積層した後、第３絶縁膜５を
異方性エッチングによるエッチバックを行うことによ
り、上記半導体層の側壁にのみ上記第３絶縁膜５を残す
（サイドウォール５を形成する）。その後、第３絶縁膜
５をマスクとして表面の第２半導体層１０を等方性エッ
チングにより除去することにより、基体１の一部を露出
させて第２開口部１１を形成する。その後、選択エピタ
キシ成長法を用いて第２開口部１１に第２導電型の第１
単結晶半導体層（ベース層）６を形成した後、第１単結
晶半導体層６上に第１導電型の第３半導体層（エミッタ
層）７を形成する。この場合、上記第３半導体層７及び
第１単結晶半導体層６を分子線エピタキシ選択成長法を
用いて形成してもよい。
【００１７】また、本発明の半導体装置の製造方法は、
第１導電型の基体１上に第１絶縁膜２１を形成した後、
第１絶縁膜２１上に、この第１絶縁膜２１とエッチング
特性を異にする第２絶縁膜２２と、第２導電型の第１半
導体層９と、第３絶縁膜８を順次積層する。その後、第
１絶縁膜２１の表面まで達する第１開口部４を形成した
後、等方性エッチングにより選択的に上記第２絶縁膜２
２のみをサイドエッチングすることにより第１アンダー
カット部２３を形成する。その後、第１開口部４を含む
全面に第２導電型の第２半導体層１０を堆積した後、第
１アンダーカット部２３にのみ第２半導体層１０を残
す。その後、第１絶縁膜２１とエッチング特性を異にす
る第４絶縁膜２４を堆積した後、第４絶縁膜２４を異方
性エッチングによるエッチバックを行うことにより、第
１開口部４の側壁にのみ第４絶縁膜２４を残す（サイド
ウォール２４を形成する）。その後、第３及び第４絶縁
膜８及び２４をマスクとして基体１上の第１絶縁膜２１
を等方性エッチングにより除去することにより、基体１
の一部を露出させて第２開口部１１を形成すると共に、
第１絶縁膜２１に第２アンダーカット部２５を形成す
る。その後、選択エピタキシ成長法を用いて第２開口部
２５に第２導電型の第１単結晶半導体層（ベース層）６
を形成した後、第１単結晶半導体層６上に第１導電型の
第３半導体層（エミッタ層）７を形成する。この場合、
上記第３半導体層７及び第１単結晶半導体層６を分子線
エピタキシ選択成長法を用いて形成してもよい。
第１導電型の基体１上に第１絶縁膜２１を形成した後、
第１絶縁膜２１上に、この第１絶縁膜２１とエッチング
特性を異にする第２絶縁膜２２と、第２導電型の第１半
導体層９と、第３絶縁膜８を順次積層する。その後、第
１絶縁膜２１の表面まで達する第１開口部４を形成した
後、等方性エッチングにより選択的に上記第２絶縁膜２
２のみをサイドエッチングすることにより第１アンダー
カット部２３を形成する。その後、第１開口部４を含む
全面に第２導電型の第２半導体層１０を堆積した後、第
１アンダーカット部２３にのみ第２半導体層１０を残
す。その後、第１絶縁膜２１とエッチング特性を異にす
る第４絶縁膜２４を堆積した後、第４絶縁膜２４を異方
性エッチングによるエッチバックを行うことにより、第
１開口部４の側壁にのみ第４絶縁膜２４を残す（サイド
ウォール２４を形成する）。その後、第３及び第４絶縁
膜８及び２４をマスクとして基体１上の第１絶縁膜２１
を等方性エッチングにより除去することにより、基体１
の一部を露出させて第２開口部１１を形成すると共に、
第１絶縁膜２１に第２アンダーカット部２５を形成す
る。その後、選択エピタキシ成長法を用いて第２開口部
２５に第２導電型の第１単結晶半導体層（ベース層）６
を形成した後、第１単結晶半導体層６上に第１導電型の
第３半導体層（エミッタ層）７を形成する。この場合、
上記第３半導体層７及び第１単結晶半導体層６を分子線
エピタキシ選択成長法を用いて形成してもよい。
【００１８】
【作用】上述の本発明方法により製造した半導体装置の
構成によれば、第２絶縁膜（サイドウォール）５下の微
細な領域にて外部ベース電極３と基体１とを接続させる
ことができ、しかも、最下層の第１の絶縁層２に対し、
エッチングによるアンダーカットを設けないため、外部
ベース電極３と基体１とのコンタクト幅ｄｃが第１の絶
縁膜２の膜厚に左右されるということがない。従って、
最下層の第１の絶縁膜２を薄くすることなく、上記コン
タクト幅ｄｃの縮小化を実現させることができ、バイポ
ーラトランジスタ自体の素子面積の縮小化を図ることが
できる。このことは、コレクタ−ベース間の寄生容量の
増大化を防止しつつ、ベース層６の薄膜化及びベースの
コンタクト幅ｄｃの縮小化を実現できることにつなが
る。また、薄いベース層６の形成に引き続いてエミッタ
層７を連続形成することができるため、製造工程の簡略
化を効率よく図ることができる。
構成によれば、第２絶縁膜（サイドウォール）５下の微
細な領域にて外部ベース電極３と基体１とを接続させる
ことができ、しかも、最下層の第１の絶縁層２に対し、
エッチングによるアンダーカットを設けないため、外部
ベース電極３と基体１とのコンタクト幅ｄｃが第１の絶
縁膜２の膜厚に左右されるということがない。従って、
最下層の第１の絶縁膜２を薄くすることなく、上記コン
タクト幅ｄｃの縮小化を実現させることができ、バイポ
ーラトランジスタ自体の素子面積の縮小化を図ることが
できる。このことは、コレクタ−ベース間の寄生容量の
増大化を防止しつつ、ベース層６の薄膜化及びベースの
コンタクト幅ｄｃの縮小化を実現できることにつなが
る。また、薄いベース層６の形成に引き続いてエミッタ
層７を連続形成することができるため、製造工程の簡略
化を効率よく図ることができる。
【００１９】また、本発明の第１の半導体装置の製造方
法によれば、第１開口部４を含む全面に、第２半導体層
１０を形成し、その後に形成したサイドウォール５によ
り自己整合的に上記第１開口部４の側壁に多結晶シリコ
ン層１０を残し、この残った多結晶シリコン層１０を外
部ベース電極３として使用すると共に、該多結晶シリコ
ン層１０とＭＢＥにより形成したベース層６とを接続す
るようにしたので、ベース幅ｔｂの縮小化及びベースの
コンタクト幅ｄｃの縮小化を同時に実現させることがで
きる。また、最下層の第１絶縁膜２は、ベース層６の厚
みに関係なく厚くすることができるため、コレクタ−ベ
ース間の寄生容量の低減化を図ることができる。また、
多結晶シリコン層１０の除去方法としてエピタキシャル
層に対し、選択性のある等方性エッチングを用いたの
で、エピタキシャル層１にダメージを与えることがな
い。
法によれば、第１開口部４を含む全面に、第２半導体層
１０を形成し、その後に形成したサイドウォール５によ
り自己整合的に上記第１開口部４の側壁に多結晶シリコ
ン層１０を残し、この残った多結晶シリコン層１０を外
部ベース電極３として使用すると共に、該多結晶シリコ
ン層１０とＭＢＥにより形成したベース層６とを接続す
るようにしたので、ベース幅ｔｂの縮小化及びベースの
コンタクト幅ｄｃの縮小化を同時に実現させることがで
きる。また、最下層の第１絶縁膜２は、ベース層６の厚
みに関係なく厚くすることができるため、コレクタ−ベ
ース間の寄生容量の低減化を図ることができる。また、
多結晶シリコン層１０の除去方法としてエピタキシャル
層に対し、選択性のある等方性エッチングを用いたの
で、エピタキシャル層１にダメージを与えることがな
い。
【００２０】また、本発明の第２の半導体装置の製造方
法によれば、第１半導体層９の下層に形成された絶縁膜
を第１絶縁膜２１と第２絶縁膜２２の２層構造とし、第
２絶縁膜２２のアンダーカット部２３に予め第２半導体
層１０を埋め込み、更に、第１絶縁膜２１のアンダーカ
ット部２５をＭＢＥ時に埋め込むようにしたので、コレ
クタ−ベース間の寄生容量の増大を防止しつつ、ベース
幅ｔｂの縮小化とベースのコンタクト幅ｄｃの縮小化を
同時に図ることができる。また、第１絶縁膜２１の除去
方法としてエピタキシャル層１に対し、選択性のある等
方性エッチング（ウェットエッチング）を用いたので、
エピタキシャル層１にダメージを与えることがない。
法によれば、第１半導体層９の下層に形成された絶縁膜
を第１絶縁膜２１と第２絶縁膜２２の２層構造とし、第
２絶縁膜２２のアンダーカット部２３に予め第２半導体
層１０を埋め込み、更に、第１絶縁膜２１のアンダーカ
ット部２５をＭＢＥ時に埋め込むようにしたので、コレ
クタ−ベース間の寄生容量の増大を防止しつつ、ベース
幅ｔｂの縮小化とベースのコンタクト幅ｄｃの縮小化を
同時に図ることができる。また、第１絶縁膜２１の除去
方法としてエピタキシャル層１に対し、選択性のある等
方性エッチング（ウェットエッチング）を用いたので、
エピタキシャル層１にダメージを与えることがない。
【００２１】
【実施例】以下、図１〜図７を参照しながら本発明の実
施例を説明する。図１は、本実施例に係る超高速バイポ
ーラトランジスタを示す要部の構成図である。
施例を説明する。図１は、本実施例に係る超高速バイポ
ーラトランジスタを示す要部の構成図である。
【００２２】このトランジスタは、例えばＮ型のエピタ
キシャル層１上に形成されたＳｉＯ 2 膜２上に多結晶シ
リコン層による外部ベース電極３が形成され、この外部
ベース電極３がエピタキシャル層１表面に形成された開
口４の周辺部分にてエピタキシャル層１と接続されると
共に、この開口４内において、外部ベース電極３の側壁
の一部にＳｉＯ2 によるサイドウォール５が形成され、
上記外部ベース電極３中、サイドウォール５で覆われて
いない部分の側壁と下層のエピタキシャル層１とに夫々
接続されるＰ型のベース層６が形成され、このベース層
６と開口４内において接続されるＮ型のエミッタ層７が
形成され、更に、このエミッタ層７が上記サイドウォー
ル５により、上記外部ベース電極３と分離されて構成さ
れている。尚、８はＳｉＯ2 膜を示す。
キシャル層１上に形成されたＳｉＯ 2 膜２上に多結晶シ
リコン層による外部ベース電極３が形成され、この外部
ベース電極３がエピタキシャル層１表面に形成された開
口４の周辺部分にてエピタキシャル層１と接続されると
共に、この開口４内において、外部ベース電極３の側壁
の一部にＳｉＯ2 によるサイドウォール５が形成され、
上記外部ベース電極３中、サイドウォール５で覆われて
いない部分の側壁と下層のエピタキシャル層１とに夫々
接続されるＰ型のベース層６が形成され、このベース層
６と開口４内において接続されるＮ型のエミッタ層７が
形成され、更に、このエミッタ層７が上記サイドウォー
ル５により、上記外部ベース電極３と分離されて構成さ
れている。尚、８はＳｉＯ2 膜を示す。
【００２３】次に、上記本例に係るバイポーラトランジ
スタの製造方法を図２及び図３に基いて説明する。尚、
図１と対応するものについては同符号を記す。
スタの製造方法を図２及び図３に基いて説明する。尚、
図１と対応するものについては同符号を記す。
【００２４】まず、図２Ａに示すように、Ｎ型のエピタ
キシャル層１上にＳｉＯ2 膜２、Ｐ型の多結晶シリコン
層９及びＳｉＯ2 膜８を順次積層する。その後、エミッ
タ領域（又はベース領域）が形成される部分に上記Ｓｉ
Ｏ2 膜２、多結晶シリコン層９及びＳｉＯ2 膜８を貫通
する開口４を形成する。上記エピタキシャル層１の形成
において、本例では、エピタキシャル層１表面の面方位
が＜１１１＞となるように形成する。
キシャル層１上にＳｉＯ2 膜２、Ｐ型の多結晶シリコン
層９及びＳｉＯ2 膜８を順次積層する。その後、エミッ
タ領域（又はベース領域）が形成される部分に上記Ｓｉ
Ｏ2 膜２、多結晶シリコン層９及びＳｉＯ2 膜８を貫通
する開口４を形成する。上記エピタキシャル層１の形成
において、本例では、エピタキシャル層１表面の面方位
が＜１１１＞となるように形成する。
【００２５】次に、図２Ｂに示すように、開口４を含む
全面に厚み約２００ÅのＰ型の薄膜多結晶シリコン層１
０を例えばＣＶＤ法により形成する。その後、全面にＳ
ｉＯ 2 膜５を例えばＣＶＤ法により形成した後、ＲＩＥ
によるエッチバックを行って、ＳｉＯ2 膜５を多結晶シ
リコン層１０の側壁に一部残す。即ち、ＳｉＯ2 膜によ
るサイドウォール５を形成する。このとき、サイドウォ
ール５で構成される開口１１の径ｄは約０．２μｍ程度
である。
全面に厚み約２００ÅのＰ型の薄膜多結晶シリコン層１
０を例えばＣＶＤ法により形成する。その後、全面にＳ
ｉＯ 2 膜５を例えばＣＶＤ法により形成した後、ＲＩＥ
によるエッチバックを行って、ＳｉＯ2 膜５を多結晶シ
リコン層１０の側壁に一部残す。即ち、ＳｉＯ2 膜によ
るサイドウォール５を形成する。このとき、サイドウォ
ール５で構成される開口１１の径ｄは約０．２μｍ程度
である。
【００２６】次に、図２Ｃに示すように、上記開口１１
内にレジスト膜１２を埋め込んだ後、表面の多結晶シリ
コン層１０をアンモニア過水、ＫＯＨ水溶液等によるウ
ェットエッチングにて除去する。このとき、サイドウォ
ール５とＳｉＯ2 膜８間に上記多結晶シリコン層１０の
エッチング除去に伴う溝１３が形成される。
内にレジスト膜１２を埋め込んだ後、表面の多結晶シリ
コン層１０をアンモニア過水、ＫＯＨ水溶液等によるウ
ェットエッチングにて除去する。このとき、サイドウォ
ール５とＳｉＯ2 膜８間に上記多結晶シリコン層１０の
エッチング除去に伴う溝１３が形成される。
【００２７】次に、図３Ａに示すように、上記レジスト
膜１２を剥離した後、全面にＳｉＯ2 膜１４を形成す
る。その後、例えばＲＩＥによるエッチバックを行っ
て、上記溝１３内にＳｉＯ2 膜１４を残す。これによっ
て、サイドウォール５とＳｉＯ2膜８とが上記埋め込ま
れたＳｉＯ2 膜１４により一体化する。その後、露出す
る多結晶シリコン層１０をアンモニア過水、ＫＯＨ水溶
液等によるウェットエッチングにて除去する。
膜１２を剥離した後、全面にＳｉＯ2 膜１４を形成す
る。その後、例えばＲＩＥによるエッチバックを行っ
て、上記溝１３内にＳｉＯ2 膜１４を残す。これによっ
て、サイドウォール５とＳｉＯ2膜８とが上記埋め込ま
れたＳｉＯ2 膜１４により一体化する。その後、露出す
る多結晶シリコン層１０をアンモニア過水、ＫＯＨ水溶
液等によるウェットエッチングにて除去する。
【００２８】ここで、残った多結晶シリコン層１０とＳ
ｉＯ2 膜２上の多結晶シリコン層９とで外部ベース電極
３が構成される。この場合、エピタキシャル層１表面の
面方位が＜１１１＞であるため、ＫＯＨ水溶液により多
結晶シリコン層１０を除去した場合は、エピタキシャル
層１にダメージを与えず、しかも、サイドウォール５下
の多結晶シリコン層１０がサイドエッチングされるた
め、外部ベース電極３とエピタキシャル層１とのコンタ
クト幅ｄｃが非常に微細なものとなる。
ｉＯ2 膜２上の多結晶シリコン層９とで外部ベース電極
３が構成される。この場合、エピタキシャル層１表面の
面方位が＜１１１＞であるため、ＫＯＨ水溶液により多
結晶シリコン層１０を除去した場合は、エピタキシャル
層１にダメージを与えず、しかも、サイドウォール５下
の多結晶シリコン層１０がサイドエッチングされるた
め、外部ベース電極３とエピタキシャル層１とのコンタ
クト幅ｄｃが非常に微細なものとなる。
【００２９】次に、図３Ｂに示すように、分子線エピタ
キシ選択成長法（以下、単にＭＢＥと記す）を用いて開
口１１内に厚み約５００ÅのＳｉＧｅによるＰ型のベー
ス層６を形成する。この場合、ベース層６の厚みｔｂ
は、多結晶シリコン層１０の厚みｔｐよりも大であるこ
とが望ましい。その後、このベース層６上に同じくＭＢ
Ｅを用いて厚み約５００ÅのＳｉＣによるＮ型のエミッ
タ層７を形成する。
キシ選択成長法（以下、単にＭＢＥと記す）を用いて開
口１１内に厚み約５００ÅのＳｉＧｅによるＰ型のベー
ス層６を形成する。この場合、ベース層６の厚みｔｂ
は、多結晶シリコン層１０の厚みｔｐよりも大であるこ
とが望ましい。その後、このベース層６上に同じくＭＢ
Ｅを用いて厚み約５００ÅのＳｉＣによるＮ型のエミッ
タ層７を形成する。
【００３０】このとき、ベース層６あるいはエミッタ層
７の濃度勾配を制御してベースのバンドギャップを狭め
るかあるいはエミッタのバンドギャップを広げるように
してベースとエミッタの接合方式をヘテロ接合にするよ
うにしてもよい。この場合、高い電流増幅率と優れた高
周波特性を得ることができる。その後、ＭＢＥの温度を
下げて上記エミッタ層上にＮ型の多結晶シリコン層１５
を形成する。そして、１０５０℃のＲＴＡ（短時間アニ
ール）を施すことにより結晶性を回復させて本例に係る
超高速バイポーラトランジスタを得る。
７の濃度勾配を制御してベースのバンドギャップを狭め
るかあるいはエミッタのバンドギャップを広げるように
してベースとエミッタの接合方式をヘテロ接合にするよ
うにしてもよい。この場合、高い電流増幅率と優れた高
周波特性を得ることができる。その後、ＭＢＥの温度を
下げて上記エミッタ層上にＮ型の多結晶シリコン層１５
を形成する。そして、１０５０℃のＲＴＡ（短時間アニ
ール）を施すことにより結晶性を回復させて本例に係る
超高速バイポーラトランジスタを得る。
【００３１】上述のように、本例によれば、サイドウォ
ール５下の微細な領域にて外部ベース電極３とエピタキ
シャル層１とを接続させることができる。また、最下層
のＳｉＯ2 膜２に対し、エッチングによるアンダーカッ
トを設けないため、外部ベース電極３とエピタキシャル
層１とのコンタクト幅ｄｃがＳｉＯ2 膜２の膜厚に左右
されるということがない。従って、最下層のＳｉＯ2 膜
２を薄くすることなく、上記コンタクト幅ｄｃの縮小化
を実現させることができ、バイポーラトランジスタ自体
の素子面積の縮小化を図ることができる。このことは、
コレクタ−ベース間の寄生容量の増大化を防止しつつ、
ベース層６の薄膜化及びベースのコンタクト幅ｄｃの縮
小化を実現できることにつながる。
ール５下の微細な領域にて外部ベース電極３とエピタキ
シャル層１とを接続させることができる。また、最下層
のＳｉＯ2 膜２に対し、エッチングによるアンダーカッ
トを設けないため、外部ベース電極３とエピタキシャル
層１とのコンタクト幅ｄｃがＳｉＯ2 膜２の膜厚に左右
されるということがない。従って、最下層のＳｉＯ2 膜
２を薄くすることなく、上記コンタクト幅ｄｃの縮小化
を実現させることができ、バイポーラトランジスタ自体
の素子面積の縮小化を図ることができる。このことは、
コレクタ−ベース間の寄生容量の増大化を防止しつつ、
ベース層６の薄膜化及びベースのコンタクト幅ｄｃの縮
小化を実現できることにつながる。
【００３２】また、薄いベース層６の形成に引き続いて
エミッタ層７を連続形成することができるため、製造工
程の簡略化を効率よく図ることができる。また、ベース
層６として５００ÅのＳｉＧｅ、エミッタ層７として５
００ÅのＳｉＣ等を採用することが可能で、Ｓｕｂ１０
ｐｓｅｃのスイッチング・スピードを得ることが可能と
なる。
エミッタ層７を連続形成することができるため、製造工
程の簡略化を効率よく図ることができる。また、ベース
層６として５００ÅのＳｉＧｅ、エミッタ層７として５
００ÅのＳｉＣ等を採用することが可能で、Ｓｕｂ１０
ｐｓｅｃのスイッチング・スピードを得ることが可能と
なる。
【００３３】次に、エピタキシャル層１へのダメージを
なくすようにした超高速バイポーラトランジスタの製造
方法の二つの例を図４〜図７に基いて説明する。
なくすようにした超高速バイポーラトランジスタの製造
方法の二つの例を図４〜図７に基いて説明する。
【００３４】図４及び図５は、その第１実施例を示す工
程図である。以下、順次その工程を説明する。
程図である。以下、順次その工程を説明する。
【００３５】まず、図４Ａに示すように、Ｎ型のエピタ
キシャル層１上にＳｉＯ2 膜２、Ｐ型の多結晶シリコン
層９及びＳｉＯ2 膜８を順次積層する。その後、エミッ
タ領域（又はベース領域）が形成される部分に上記Ｓｉ
Ｏ2 膜２、多結晶シリコン層９及びＳｉＯ2 膜８を貫通
する開口４を形成する。上記エピタキシャル層１の形成
において、本例では、エピタキシャル層１表面の面方位
が＜１１１＞となるように形成する。
キシャル層１上にＳｉＯ2 膜２、Ｐ型の多結晶シリコン
層９及びＳｉＯ2 膜８を順次積層する。その後、エミッ
タ領域（又はベース領域）が形成される部分に上記Ｓｉ
Ｏ2 膜２、多結晶シリコン層９及びＳｉＯ2 膜８を貫通
する開口４を形成する。上記エピタキシャル層１の形成
において、本例では、エピタキシャル層１表面の面方位
が＜１１１＞となるように形成する。
【００３６】次に、図４Ｂに示すように、上記開口４を
含む全面に厚み約２００ÅのＰ型の薄膜多結晶シリコン
層１０を例えばＣＶＤ法により形成する。その後、全面
にＳｉＯ2 膜５を例えばＣＶＤ法により形成した後、Ｒ
ＩＥによるエッチバックを行って、ＳｉＯ2 膜５を多結
晶シリコン層１０の側壁に一部残す。即ち、ＳｉＯ2膜
によるサイドウォール５を形成する。このとき、サイド
ウォール５で構成される開口１１の径ｄは約０．２μｍ
程度である。
含む全面に厚み約２００ÅのＰ型の薄膜多結晶シリコン
層１０を例えばＣＶＤ法により形成する。その後、全面
にＳｉＯ2 膜５を例えばＣＶＤ法により形成した後、Ｒ
ＩＥによるエッチバックを行って、ＳｉＯ2 膜５を多結
晶シリコン層１０の側壁に一部残す。即ち、ＳｉＯ2膜
によるサイドウォール５を形成する。このとき、サイド
ウォール５で構成される開口１１の径ｄは約０．２μｍ
程度である。
【００３７】次に、図４Ｃに示すように、サイドウォー
ル５をマスクに表面の多結晶シリコン層１０をアンモニ
ア過水、ＫＯＨ水溶液等によるウェットエッチングにて
除去する。このとき、サイドウォール５とＳｉＯ2 膜８
間に上記多結晶シリコン層１０のエッチング除去に伴う
溝１３が形成されると共に、サイドウォール５下の多結
晶シリコン層１０がサイドエッチングされる。ここで、
残った多結晶シリコン層１０とＳｉＯ2 膜２上の多結晶
シリコン層９とで外部ベース電極３が構成され、上記多
結晶シリコン層１０のサイドエッチングに伴い、外部ベ
ース電極３とエピタキシャル層１とのコンタクト幅ｄｃ
が非常に微細なものとなる。
ル５をマスクに表面の多結晶シリコン層１０をアンモニ
ア過水、ＫＯＨ水溶液等によるウェットエッチングにて
除去する。このとき、サイドウォール５とＳｉＯ2 膜８
間に上記多結晶シリコン層１０のエッチング除去に伴う
溝１３が形成されると共に、サイドウォール５下の多結
晶シリコン層１０がサイドエッチングされる。ここで、
残った多結晶シリコン層１０とＳｉＯ2 膜２上の多結晶
シリコン層９とで外部ベース電極３が構成され、上記多
結晶シリコン層１０のサイドエッチングに伴い、外部ベ
ース電極３とエピタキシャル層１とのコンタクト幅ｄｃ
が非常に微細なものとなる。
【００３８】この多結晶シリコン層１０のエッチング除
去は、下層のエピタキシャル層１に対し、選択性のある
等方性エッチング（ウェットエッチング）を用いている
ため、エピタキシャル層１にダメージを与えることがな
い。また、エピタキシャル層１表面の面方位が＜１１１
＞であるため、上記エッチングを行っても、その結晶性
は良好である。
去は、下層のエピタキシャル層１に対し、選択性のある
等方性エッチング（ウェットエッチング）を用いている
ため、エピタキシャル層１にダメージを与えることがな
い。また、エピタキシャル層１表面の面方位が＜１１１
＞であるため、上記エッチングを行っても、その結晶性
は良好である。
【００３９】次に、図５Ａに示すように、ＭＢＥを用い
て開口１１内に多結晶シリコン層１０よりも膜厚の薄い
Ｓｉ単結晶によるＰ型のベース層６を形成する。このと
き、開口１１内に臨んで露出する多結晶シリコン層１０
が上記ＭＢＥによって横方向に成長すると共に、溝１３
から露出する多結晶シリコン層１０が溝１３の上方に向
かって成長する。
て開口１１内に多結晶シリコン層１０よりも膜厚の薄い
Ｓｉ単結晶によるＰ型のベース層６を形成する。このと
き、開口１１内に臨んで露出する多結晶シリコン層１０
が上記ＭＢＥによって横方向に成長すると共に、溝１３
から露出する多結晶シリコン層１０が溝１３の上方に向
かって成長する。
【００４０】次に、図５Ｂに示すように、全面にＳｉＯ
2 膜１６を例えばＣＶＤ法により形成した後、ＲＩＥに
よるエッチバックを行って、上記溝１３内にＳｉＯ2 膜
１６を埋め込むと共に、開口１１内にＳｉＯ2 膜１６に
よるサイドウォール１７を形成する。その後、開口１１
内にエミッタ層７を構成するＮ型の多結晶シリコン層を
例えばＣＶＤ法により形成した後、１０５０℃のＲＴＡ
（短時間アニール）を施すことにより結晶性を回復させ
て第１実施例に係る超高速バイポーラトランジスタを得
る。
2 膜１６を例えばＣＶＤ法により形成した後、ＲＩＥに
よるエッチバックを行って、上記溝１３内にＳｉＯ2 膜
１６を埋め込むと共に、開口１１内にＳｉＯ2 膜１６に
よるサイドウォール１７を形成する。その後、開口１１
内にエミッタ層７を構成するＮ型の多結晶シリコン層を
例えばＣＶＤ法により形成した後、１０５０℃のＲＴＡ
（短時間アニール）を施すことにより結晶性を回復させ
て第１実施例に係る超高速バイポーラトランジスタを得
る。
【００４１】この第１実施例に係る製造方法によれば、
開口４を含む全面に、多結晶シリコン層１０を形成し、
その後に形成したサイドウォール５により自己整合的に
上記開口４の側壁に多結晶シリコン層１０を残し、この
残った多結晶シリコン層１０を外部ベース電極３として
使用すると共に、該多結晶シリコン層１０とＭＢＥによ
り形成したベース層６とを接続するようにしたので、ベ
ース幅の縮小化及びベースのコンタクト幅ｄｃの縮小化
を同時に実現させることができる。また、最下層のＳｉ
Ｏ2 膜２は、ベース層６の厚みに関係なく厚くすること
ができるため、コレクタ−ベース間の寄生容量の低減化
を図ることができる。また、多結晶シリコン層１０の除
去方法としてエピタキシャル層に対し、選択性のある等
方性エッチング（ウェットエッチング）を用いたので、
エピタキシャル層１にダメージを与えることがない。
開口４を含む全面に、多結晶シリコン層１０を形成し、
その後に形成したサイドウォール５により自己整合的に
上記開口４の側壁に多結晶シリコン層１０を残し、この
残った多結晶シリコン層１０を外部ベース電極３として
使用すると共に、該多結晶シリコン層１０とＭＢＥによ
り形成したベース層６とを接続するようにしたので、ベ
ース幅の縮小化及びベースのコンタクト幅ｄｃの縮小化
を同時に実現させることができる。また、最下層のＳｉ
Ｏ2 膜２は、ベース層６の厚みに関係なく厚くすること
ができるため、コレクタ−ベース間の寄生容量の低減化
を図ることができる。また、多結晶シリコン層１０の除
去方法としてエピタキシャル層に対し、選択性のある等
方性エッチング（ウェットエッチング）を用いたので、
エピタキシャル層１にダメージを与えることがない。
【００４２】次に、図６及び図７は、上記超高速バイポ
ーラトランジスタの第２実施例を示す工程図である。以
下、順次その工程を説明する。
ーラトランジスタの第２実施例を示す工程図である。以
下、順次その工程を説明する。
【００４３】まず、図６Ａに示すように、Ｎ型のエピタ
キシャル層１上に厚み約１０００ÅのＳｉＯ2 膜２１を
形成した後、該ＳｉＯ2 膜上に、該ＳｉＯ2 膜とエッチ
ング特性を異にする例えばＳｉＮ膜２２を形成し、更に
該ＳｉＮ膜２２上に、Ｐ型の多結晶シリコン層９及びＳ
ｉＯ2 膜８を順次積層する。その後、エミッタ領域（又
はベース領域）が形成される部分に上記ＳｉＯ2 膜８、
多結晶シリコン層９及びＳｉＮ膜２２を貫通する開口４
を形成する。この開口４の形成においては、Ｓｉに対
し、１０以上の選択比のあるＲＩＥ条件にて開口を形成
する。上記エピタキシャル層１の形成において、本例で
は、エピタキシャル層１表面の面方位が＜１１１＞とな
るように形成する。
キシャル層１上に厚み約１０００ÅのＳｉＯ2 膜２１を
形成した後、該ＳｉＯ2 膜上に、該ＳｉＯ2 膜とエッチ
ング特性を異にする例えばＳｉＮ膜２２を形成し、更に
該ＳｉＮ膜２２上に、Ｐ型の多結晶シリコン層９及びＳ
ｉＯ2 膜８を順次積層する。その後、エミッタ領域（又
はベース領域）が形成される部分に上記ＳｉＯ2 膜８、
多結晶シリコン層９及びＳｉＮ膜２２を貫通する開口４
を形成する。この開口４の形成においては、Ｓｉに対
し、１０以上の選択比のあるＲＩＥ条件にて開口を形成
する。上記エピタキシャル層１の形成において、本例で
は、エピタキシャル層１表面の面方位が＜１１１＞とな
るように形成する。
【００４４】次に、図６Ｂに示すように、ｈｏｔりん酸
によるウェットエッチングにてＳｉＮ膜２２をサイドエ
ッチングする。その後、全面に多結晶シリコン層１０を
例えばＣＶＤ法により形成する。このとき、ＳｉＮ膜２
２のサイドエッチングにより形成されたアンダーカット
部２３内にも上記多結晶シリコン層１０が充填される。
によるウェットエッチングにてＳｉＮ膜２２をサイドエ
ッチングする。その後、全面に多結晶シリコン層１０を
例えばＣＶＤ法により形成する。このとき、ＳｉＮ膜２
２のサイドエッチングにより形成されたアンダーカット
部２３内にも上記多結晶シリコン層１０が充填される。
【００４５】次に、図６Ｃに示すように、多結晶シリコ
ン層１０に対し、ＲＩＥによるエッチバックを行って、
上記アンダーカット部２３内にのみ多結晶シリコン層１
０を残す。その後、全面にＳｉＯ2 膜２１とエッチング
特性を異にする例えばＳｉＮ膜２４を形成した後、ＲＩ
Ｅによるエッチバックを行って開口４の側壁にＳｉＮ膜
２４を残す。即ち、ＳｉＮ膜によるサイドウォール２４
を形成する。
ン層１０に対し、ＲＩＥによるエッチバックを行って、
上記アンダーカット部２３内にのみ多結晶シリコン層１
０を残す。その後、全面にＳｉＯ2 膜２１とエッチング
特性を異にする例えばＳｉＮ膜２４を形成した後、ＲＩ
Ｅによるエッチバックを行って開口４の側壁にＳｉＮ膜
２４を残す。即ち、ＳｉＮ膜によるサイドウォール２４
を形成する。
【００４６】次に、図７Ａに示すように、露出するＳｉ
Ｏ2 膜２１をウェットエッチングにて除去する。このウ
ェットエッチングは等方性であるため、ＳｉＯ2 膜２１
は、多結晶シリコン層１０下まで横方向にサイドエッチ
ングされる。
Ｏ2 膜２１をウェットエッチングにて除去する。このウ
ェットエッチングは等方性であるため、ＳｉＯ2 膜２１
は、多結晶シリコン層１０下まで横方向にサイドエッチ
ングされる。
【００４７】次に、図７Ｂに示すように、ＭＢＥを用い
て開口４内にＳｉＯ2 膜２１よりも膜厚の薄いＳｉ単結
晶によるＰ型のベース層６を形成する。このとき、Ｓｉ
Ｏ2膜２１のアンダーカット部２５において、下層にＳ
ｉＯ2 膜２１がない部分の多結晶シリコン層１０が下方
に成長し、上方に向かって成長するベース層６と接続さ
れる。このときのベース幅ｔｂは約５００Å程度であ
る。また、多結晶シリコン層１０とＳｉＯ2 膜２１上の
多結晶シリコン層９にて外部ベース電極３が構成され
る。
て開口４内にＳｉＯ2 膜２１よりも膜厚の薄いＳｉ単結
晶によるＰ型のベース層６を形成する。このとき、Ｓｉ
Ｏ2膜２１のアンダーカット部２５において、下層にＳ
ｉＯ2 膜２１がない部分の多結晶シリコン層１０が下方
に成長し、上方に向かって成長するベース層６と接続さ
れる。このときのベース幅ｔｂは約５００Å程度であ
る。また、多結晶シリコン層１０とＳｉＯ2 膜２１上の
多結晶シリコン層９にて外部ベース電極３が構成され
る。
【００４８】次に、図７Ｃに示すように、全面にＳｉＯ
2 膜２６を例えば減圧ＣＶＤ法により形成した後、ＲＩ
Ｅによるエッチバックを行って、サイドウォール２４に
よる開口内１１にＳｉＯ2 膜によるサイドウォール２６
を形成する。その後、開口１１内にエミッタ層７を構成
するＮ型の多結晶シリコン層を例えばＣＶＤ法により形
成した後、１０５０℃のＲＴＡ（短時間アニール）を施
すことにより結晶性を回復させて第２実施例に係る超高
速バイポーラトランジスタを得る。
2 膜２６を例えば減圧ＣＶＤ法により形成した後、ＲＩ
Ｅによるエッチバックを行って、サイドウォール２４に
よる開口内１１にＳｉＯ2 膜によるサイドウォール２６
を形成する。その後、開口１１内にエミッタ層７を構成
するＮ型の多結晶シリコン層を例えばＣＶＤ法により形
成した後、１０５０℃のＲＴＡ（短時間アニール）を施
すことにより結晶性を回復させて第２実施例に係る超高
速バイポーラトランジスタを得る。
【００４９】この第２実施例に係る製造方法によれば、
多結晶シリコン層９の下層に形成された絶縁膜をＳｉＯ
2 膜２１とＳｉＮ膜２２の２層構造とし、ＳｉＮ膜２２
のアンダーカット部２３に予め多結晶シリコン層１０を
埋め込み、更に、ＳｉＯ2 膜２１のアンダーカット部２
５をＭＢＥ時に埋め込むようにしたので、コレクタ−ベ
ース間の寄生容量の増大を防止しつつ、ベース幅の縮小
化とベースのコンタクト幅の縮小化を同時に図ることが
できる。また、ＳｉＯ2 膜２１の除去方法としてエピタ
キシャル層１に対し、選択性のある等方性エッチング
（ウェットエッチング）を用いたので、エピタキシャル
層１にダメージを与えることがない。
多結晶シリコン層９の下層に形成された絶縁膜をＳｉＯ
2 膜２１とＳｉＮ膜２２の２層構造とし、ＳｉＮ膜２２
のアンダーカット部２３に予め多結晶シリコン層１０を
埋め込み、更に、ＳｉＯ2 膜２１のアンダーカット部２
５をＭＢＥ時に埋め込むようにしたので、コレクタ−ベ
ース間の寄生容量の増大を防止しつつ、ベース幅の縮小
化とベースのコンタクト幅の縮小化を同時に図ることが
できる。また、ＳｉＯ2 膜２１の除去方法としてエピタ
キシャル層１に対し、選択性のある等方性エッチング
（ウェットエッチング）を用いたので、エピタキシャル
層１にダメージを与えることがない。
【００５０】上記第１及び第２実施例では、エミッタ層
７としてＮ型の多結晶シリコン層を用いるようにした
が、図１で示すように、エミッタ層７をＭＢＥを用いて
形成するようにしてもよい。この場合、ベース層６ある
いはエミッタ層７の濃度勾配を制御してベースのバンド
ギャップを狭めるかあるいはエミッタのバンドギャップ
を広げるようにしてベースとエミッタの接合方式をヘテ
ロ接合にすれば、上記効果のほか、高い電流増幅率と優
れた高周波特性を得ることができる。
７としてＮ型の多結晶シリコン層を用いるようにした
が、図１で示すように、エミッタ層７をＭＢＥを用いて
形成するようにしてもよい。この場合、ベース層６ある
いはエミッタ層７の濃度勾配を制御してベースのバンド
ギャップを狭めるかあるいはエミッタのバンドギャップ
を広げるようにしてベースとエミッタの接合方式をヘテ
ロ接合にすれば、上記効果のほか、高い電流増幅率と優
れた高周波特性を得ることができる。
【００５１】
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、コレクタ−ベース間の寄生容量の増大化を防止し
つつ、ベース層の薄膜化及びベースのコンタクト幅の縮
小化を実現させることができると共に、その形成段階に
おいて、シリコン基板等へのダメージを与えることがな
いため、超高速バイポーラトランジスタの特性を向上さ
せることができる。
れば、コレクタ−ベース間の寄生容量の増大化を防止し
つつ、ベース層の薄膜化及びベースのコンタクト幅の縮
小化を実現させることができると共に、その形成段階に
おいて、シリコン基板等へのダメージを与えることがな
いため、超高速バイポーラトランジスタの特性を向上さ
せることができる。
【図１】本発明方法により製造する超高速バイポーラト
ランジスタの要部を示す構成図。
ランジスタの要部を示す構成図。
【図２】本実施例に係る超高速バイポーラトランジスタ
の製造方法を示す工程図（その１）。
の製造方法を示す工程図（その１）。
【図３】本実施例に係る超高速バイポーラトランジスタ
の製造方法を示す工程図（その２）。
の製造方法を示す工程図（その２）。
【図４】第１実施例に係る超高速バイポーラトランジス
タの製造方法を示す工程図（その１）。
タの製造方法を示す工程図（その１）。
【図５】第１実施例に係る超高速バイポーラトランジス
タの製造方法を示す工程図（その２）。
タの製造方法を示す工程図（その２）。
【図６】第２実施例に係る超高速バイポーラトランジス
タの製造方法を示す工程図（その１）。
タの製造方法を示す工程図（その１）。
【図７】第２実施例に係る超高速バイポーラトランジス
タの製造方法を示す工程図（その１）。
タの製造方法を示す工程図（その１）。
【図８】従来例に係る超高速バイポーラトランジスタの
要部を示す構成図。
要部を示す構成図。
【図９】従来例に係る超高速バイポーラトランジスタの
製造方法を示す工程図（その１）。
製造方法を示す工程図（その１）。
【図１０】従来例に係る超高速バイポーラトランジスタ
の製造方法を示す工程図（その２）。
の製造方法を示す工程図（その２）。
【図１１】従来例に係る超高速バイポーラトランジスタ
の作用を示す説明図。
の作用を示す説明図。
【図１２】従来例に係る超高速バイポーラトランジスタ
の作用を示す説明図。
の作用を示す説明図。
【符号の説明】 １ Ｎ型のエピタキシャル層、２，８，２１ ＳｉＯ2
膜、３ 外部ヘース電極、４，１１ 開口、５，２４
サイドウォール、６ ベース層、７ エミッタ層、９，
１０ 多結晶シリコン層、２２ ＳｉＮ膜
膜、３ 外部ヘース電極、４，１１ 開口、５，２４
サイドウォール、６ ベース層、７ エミッタ層、９，
１０ 多結晶シリコン層、２２ ＳｉＮ膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−276667（ＪＰ，Ａ) 特開 平２−113536（ＪＰ，Ａ) 特開 昭63−133571（ＪＰ，Ａ) 特開 平２−239654（ＪＰ，Ａ) 特開 平１−218064（ＪＰ，Ａ) 特開 平３−131037（ＪＰ，Ａ) 特開 平５−47773（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 29/73
Claims (4)
- 【請求項１】 第１導電型の基体上に第１絶縁膜、第２
導電型の第１半導体層及び第２絶縁膜を順次積層した
後、上記基体の表面まで達する第１開口部を形成する工
程と、 該第１開口部を含む全面に第２導電型の第２半導体層及
び第３絶縁膜を順次積層した後、上記第３絶縁膜を異方
性エッチングによるエッチバックを行うことにより、上
記半導体層の側壁にのみ上記第３絶縁膜を残し、その
後、上記第３絶縁膜をマスクとして上記基体上の上記第
２半導体層を等方性エッチングにより除去することによ
り、上記基体の一部を露出させて第２開口部を形成する
工程と、選択エピタキシ 成長法を用いて上記第２開口部に第２導
電型の第１単結晶半導体層を形成する工程と、 該第１単結晶半導体層上に第１導電型の第３半導体層を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。 - 【請求項２】 上記第３半導体層及び上記第１単結晶半
導体層が分子線エピタキシ成長法を用いて形成されるこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項３】 第１導電型の基体上に第１絶縁膜を形成
した後、該第１絶縁膜上に、該第１絶縁膜とエッチング
特性を異にする第２絶縁膜と、第２導電型の第１半導体
層と、第３絶縁膜を順次積層する工程と、 上記第１絶縁膜の表面まで達する第１開口部を形成した
後、等方性エッチングにより選択的に上記第２絶縁膜の
みをサイドエッチングすることにより第１アンダーカッ
ト部を形成する工程と、 上記第１開口部を含む全面に第２導電型の第２半導体層
を堆積した後、上記第１アンダーカット部にのみ第２半
導体層を残す工程と、 上記第１絶縁膜とエッチング特性を異にする第４絶縁膜
を堆積した後、該第４絶縁膜を異方性エッチングによる
エッチバックを行うことにより、上記第１開口部の側壁
にのみ上記第４絶縁膜を残す工程と、 上記第３絶縁膜及び第４絶縁膜をマスクとして上記基体
上の第１絶縁膜を等方性エッチングにより除去すること
により、上記基体の一部を露出させて第２開口部を形成
すると共に、上記第１絶縁膜に第２アンダーカット部を
形成する工程と、選択エピタキシ成長法 を用いて上記第２開口部に第２導
電型の第１単結晶半導体層を形成する工程と、 該第１単結晶半導体層上に第１導電型の第３半導体層を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。 - 【請求項４】 上記第３半導体層及び上記第１単結晶半
導体層が、分子線エピタキシ選択成長法を用いて形成さ
れることを特徴とする請求項３に記載の半導体装置の製
造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03107387A JP3104282B2 (ja) | 1991-05-13 | 1991-05-13 | 半導体装置の製造方法 |
| KR1019920008045A KR100271897B1 (ko) | 1991-05-13 | 1992-05-13 | 반도체장치 및 그 제조방법 |
| US07/944,261 US5391503A (en) | 1991-05-13 | 1992-09-04 | Method of forming a stacked semiconductor device wherein semiconductor layers and insulating films are sequentially stacked and forming openings through such films and etchings using one of the insulating films as a mask |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03107387A JP3104282B2 (ja) | 1991-05-13 | 1991-05-13 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000203611A Division JP2001053082A (ja) | 2000-01-01 | 2000-07-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621066A JPH0621066A (ja) | 1994-01-28 |
| JP3104282B2 true JP3104282B2 (ja) | 2000-10-30 |
Family
ID=14457843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03107387A Expired - Fee Related JP3104282B2 (ja) | 1991-05-13 | 1991-05-13 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3104282B2 (ja) |
| KR (1) | KR100271897B1 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256671A (ja) * | 1985-05-09 | 1986-11-14 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| US4994400A (en) * | 1989-01-27 | 1991-02-19 | Tektronix, Inc. | Method of fabricating a semiconductor device using a tri-layer structure and conductive sidewalls |
| JPH02303049A (ja) * | 1989-05-17 | 1990-12-17 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1991
- 1991-05-13 JP JP03107387A patent/JP3104282B2/ja not_active Expired - Fee Related
-
1992
- 1992-05-13 KR KR1019920008045A patent/KR100271897B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0621066A (ja) | 1994-01-28 |
| KR100271897B1 (ko) | 2000-11-15 |
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|---|---|---|---|
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