JP2001298211A - 半導体受光素子及びその製造方法 - Google Patents
半導体受光素子及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 239000002184 metal Substances 0.000 claims abstract description 33
- 229910052751 metal Inorganic materials 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000010953 base metal Substances 0.000 claims description 28
- 238000007747 plating Methods 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 20
- 238000000992 sputter etching Methods 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000010030 laminating Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 230000007547 defect Effects 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- OKKJLVBELUTLKV-UHFFFAOYSA-N Methanol Chemical compound OC OKKJLVBELUTLKV-UHFFFAOYSA-N 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005453 pelletization Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-M Chloride anion Chemical compound [Cl-] VEXZGXHMUGYJMC-UHFFFAOYSA-M 0.000 description 1
- 101100333170 Oryza sativa subsp. japonica EHD1 gene Proteins 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 101000983338 Solanum commersonii Osmotin-like protein OSML15 Proteins 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 150000004678 hydrides Chemical class 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 229920003986 novolac Polymers 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
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- H01L31/035281—Shape of the body
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- H—ELECTRICITY
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- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/02—Details
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- H01L31/022408—Electrodes for devices characterised by at least one potential jump barrier or surface barrier
- H01L31/022416—Electrodes for devices characterised by at least one potential jump barrier or surface barrier comprising ring electrodes
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- H—ELECTRICITY
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- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
- H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
- H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
- H01L31/103—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier being of the PN homojunction type
- H01L31/1035—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier being of the PN homojunction type the devices comprising active layers formed only by AIIIBV compounds
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- H—ELECTRICITY
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- H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
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Abstract
(57)【要約】
【課題】 信頼性に優れ、歩留まりの良い配線を形成す
ることが可能な半導体受光素子とその製造方法を提供す
る。 【解決手段】 基板１０１上に積層された半導体層１０
２〜１０４によりメサ状の受光部１０６とパッド電極形
成部１０７がそれぞれ形成され、受光部１０６の表面上
に受光領域１０５とｎ側電極１１６が形成され、パッド
電極形成部１０７の表面上にｐ側電極１１７が形成さ
れ、前記受光領域１０５は配線１１８を介してｐ側電極
１１７に接続される。各電極１１６，１１７及び配線１
１８は、下地金属膜１１３と、その表面上に形成された
金属メッキ膜１１５との積層構造とする。配線１１８の
厚さを所望の厚さに形成することができ、配線抵抗を低
減して高速動作が実現できるとともに、配線強度を高め
てストレス等による段切れの発生を未然に防止し、信頼
性の高い配線が形成できる。
ることが可能な半導体受光素子とその製造方法を提供す
る。 【解決手段】 基板１０１上に積層された半導体層１０
２〜１０４によりメサ状の受光部１０６とパッド電極形
成部１０７がそれぞれ形成され、受光部１０６の表面上
に受光領域１０５とｎ側電極１１６が形成され、パッド
電極形成部１０７の表面上にｐ側電極１１７が形成さ
れ、前記受光領域１０５は配線１１８を介してｐ側電極
１１７に接続される。各電極１１６，１１７及び配線１
１８は、下地金属膜１１３と、その表面上に形成された
金属メッキ膜１１５との積層構造とする。配線１１８の
厚さを所望の厚さに形成することができ、配線抵抗を低
減して高速動作が実現できるとともに、配線強度を高め
てストレス等による段切れの発生を未然に防止し、信頼
性の高い配線が形成できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体受光素子に関
し、特に高速動作型の半導体受光素子及びその製造方法
に関するものである。
し、特に高速動作型の半導体受光素子及びその製造方法
に関するものである。
【０００２】
【従来の技術】半導体受光素子、特に高速動作型の受光
素子では、素子容量を低減することが重要な要素の一つ
となっている。この目的のために、通常、高抵抗基板上
に受光素子の動作層を形成した後、当該動作層と電気的
に接続されるパッド電極部をメサエッチングにより分離
するという構造が採用されている。例えば、図９は特開
平０５−０８２８２９号公報に記載の半導体受光素子の
（ａ）平面図とＣＣ’線（ｂ）断面図である。半絶縁性
ＩｎＰ基板２０１上に、ｎ+ −ＩｎＰ層２０２、ｎ- −
ＩｎＧａＡｓ層２０３、ｎ−ＩｎＰ層２０４を積層し、
前記ｎ−ＩｎＰ層２０４の一部にｐ+ 領域２０５を形成
して受光部２０６を形成する。そして、前記受光部２０
６に対してパッド電極部２０７を電気的に分離するため
に、前記各層をメサエッチングする。その上で、全面に
ＳｉＮ膜２０８を形成し、かつコンタクトホールを開口
した上で、金属膜を所要のパターンに形成して前記前記
受光部２０６の前記ｎ−ＩｎＰ層２０４につながるｎ側
電極２１０と、前記ｐ+ 領域２０５につながり、かつ前
記パッド電極部２０７にまで延長されるｐ側電極２０９
とを形成した構成とされている。この半導体受光素子で
は、パッド電極部２０７が受光部２０６のメサ構造と分
離されているため、寄生容量を増大することなく、素子
実装に必要な広い面積をもつｐ側電極を形成することが
可能になる。
素子では、素子容量を低減することが重要な要素の一つ
となっている。この目的のために、通常、高抵抗基板上
に受光素子の動作層を形成した後、当該動作層と電気的
に接続されるパッド電極部をメサエッチングにより分離
するという構造が採用されている。例えば、図９は特開
平０５−０８２８２９号公報に記載の半導体受光素子の
（ａ）平面図とＣＣ’線（ｂ）断面図である。半絶縁性
ＩｎＰ基板２０１上に、ｎ+ −ＩｎＰ層２０２、ｎ- −
ＩｎＧａＡｓ層２０３、ｎ−ＩｎＰ層２０４を積層し、
前記ｎ−ＩｎＰ層２０４の一部にｐ+ 領域２０５を形成
して受光部２０６を形成する。そして、前記受光部２０
６に対してパッド電極部２０７を電気的に分離するため
に、前記各層をメサエッチングする。その上で、全面に
ＳｉＮ膜２０８を形成し、かつコンタクトホールを開口
した上で、金属膜を所要のパターンに形成して前記前記
受光部２０６の前記ｎ−ＩｎＰ層２０４につながるｎ側
電極２１０と、前記ｐ+ 領域２０５につながり、かつ前
記パッド電極部２０７にまで延長されるｐ側電極２０９
とを形成した構成とされている。この半導体受光素子で
は、パッド電極部２０７が受光部２０６のメサ構造と分
離されているため、寄生容量を増大することなく、素子
実装に必要な広い面積をもつｐ側電極を形成することが
可能になる。
【０００３】しかしながら、この構造では、受光部とパ
ッド電極部の各メサ間に生じる段差配線を形成する必要
がある。配線形成工程は同時にｐ側電極のパッド電極形
成も行うため、材質は通常、信頼性のあるＴｉＰｔＡｕ
が用いられるが、Ｐｔはウェットエッチングするには適
当なエッチャントが無く、また、イオンミリング等のド
ライエッチングでは、前記したメサ間の段差のような表
面に凹凸があるウエハに対しては、エッチングレートが
面内均一にならない問題があり、エッチングによるパタ
ーニングが困難である。
ッド電極部の各メサ間に生じる段差配線を形成する必要
がある。配線形成工程は同時にｐ側電極のパッド電極形
成も行うため、材質は通常、信頼性のあるＴｉＰｔＡｕ
が用いられるが、Ｐｔはウェットエッチングするには適
当なエッチャントが無く、また、イオンミリング等のド
ライエッチングでは、前記したメサ間の段差のような表
面に凹凸があるウエハに対しては、エッチングレートが
面内均一にならない問題があり、エッチングによるパタ
ーニングが困難である。
【０００４】そこで、前記公報に記載の技術では、フォ
トレジストを用いたリフトオフによりパターンを形成し
ている。このリフトオフ方法は、図１０（ａ）に示すよ
うに、ＳｉＮ膜２０８上にレジスト２１１で配線パター
ンを形成した後、ＴｉＰｔＡｕ２１２を蒸着する。次
に、図１０（ｂ）に示すように、前記レジスト２１１を
除去すると、レジスト２１１間に前記ＴｉＰｔＡｕ膜２
１２が残され、この残されたＴｉＰｔＡｕ膜２１２によ
って前記各電極２０９，２１０のパターンを形成すると
いうものである。この技術は、パターン形成にエッチン
グを用いないため、ウェットエッチングの困難な配線材
質を段差面上へのパターン形成が比較的簡単に行える。
トレジストを用いたリフトオフによりパターンを形成し
ている。このリフトオフ方法は、図１０（ａ）に示すよ
うに、ＳｉＮ膜２０８上にレジスト２１１で配線パター
ンを形成した後、ＴｉＰｔＡｕ２１２を蒸着する。次
に、図１０（ｂ）に示すように、前記レジスト２１１を
除去すると、レジスト２１１間に前記ＴｉＰｔＡｕ膜２
１２が残され、この残されたＴｉＰｔＡｕ膜２１２によ
って前記各電極２０９，２１０のパターンを形成すると
いうものである。この技術は、パターン形成にエッチン
グを用いないため、ウェットエッチングの困難な配線材
質を段差面上へのパターン形成が比較的簡単に行える。
【０００５】
【発明が解決しようとする課題】しかしながら、リフト
オフ方法による配線及び電極の形成方法では、指向性の
ある蒸着により配線金属を堆積させるため、段差部では
金属厚が薄くなることに加え、ストレスが入るため段切
れを起こしやすく、信頼性に欠けるという問題をもたら
している。また、Ａｕは展性が高くリフトオフ時の切れ
が悪いためにバリが出やすくパターン不良を起す問題も
持っており、５０％程度の外観不良が発生するという問
題がある。
オフ方法による配線及び電極の形成方法では、指向性の
ある蒸着により配線金属を堆積させるため、段差部では
金属厚が薄くなることに加え、ストレスが入るため段切
れを起こしやすく、信頼性に欠けるという問題をもたら
している。また、Ａｕは展性が高くリフトオフ時の切れ
が悪いためにバリが出やすくパターン不良を起す問題も
持っており、５０％程度の外観不良が発生するという問
題がある。
【０００６】本発明の主な目的は信頼性に優れ、歩留ま
りの良い配線を形成することが可能な半導体受光素子
と、その製造方法を提供することにある。
りの良い配線を形成することが可能な半導体受光素子
と、その製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、基板上に積層
された半導体層によりメサ状の受光部とパッド電極形成
部がそれぞれ形成され、前記受光部の表面上に受光領域
と一方の電極が形成され、前記パッド電極形成部の表面
上に他方の電極が形成され、前記受光領域は配線を介し
て前記他方の電極に接続され、前記受光領域が形成され
た半導体層が前記一方の電極に電気接続されている半導
体受光素子において、前記各電極及び前記配線は、下地
金属膜と、前記下地金属膜の表面上に形成された金属メ
ッキ膜との積層構造であることを特徴とする。前記配線
は、前記受光部とパッド電極形成部との間にわたって各
メサ状の斜面に沿って延長形成される。あるいは、前記
配線は、前記受光部とパッド電極形成部との間にわたっ
て平坦に延長形成されており、その下層には空隙が存在
する構成とされる。
された半導体層によりメサ状の受光部とパッド電極形成
部がそれぞれ形成され、前記受光部の表面上に受光領域
と一方の電極が形成され、前記パッド電極形成部の表面
上に他方の電極が形成され、前記受光領域は配線を介し
て前記他方の電極に接続され、前記受光領域が形成され
た半導体層が前記一方の電極に電気接続されている半導
体受光素子において、前記各電極及び前記配線は、下地
金属膜と、前記下地金属膜の表面上に形成された金属メ
ッキ膜との積層構造であることを特徴とする。前記配線
は、前記受光部とパッド電極形成部との間にわたって各
メサ状の斜面に沿って延長形成される。あるいは、前記
配線は、前記受光部とパッド電極形成部との間にわたっ
て平坦に延長形成されており、その下層には空隙が存在
する構成とされる。
【０００８】本発明の半導体受光素子では、下地金属膜
の上に金属メッキ膜が形成され、これら下地金属膜と金
属メッキ膜とで一方及び他方の各電極及び配線が構成さ
れるため、受光部及びパッド電極形成部のメサの斜面が
５０°以上の急角度に形成された場合でも、配線の厚さ
を所望の厚さに形成することができ、配線抵抗を低減し
て高速動作が実現できるとともに、配線強度を高めてス
トレス等による段切れの発生を未然に防止し、信頼性の
高い配線が形成できる。また、配線の下層を空隙とする
ことで、配線容量を低減し、高速動作の面でさらに有効
なものとなる。
の上に金属メッキ膜が形成され、これら下地金属膜と金
属メッキ膜とで一方及び他方の各電極及び配線が構成さ
れるため、受光部及びパッド電極形成部のメサの斜面が
５０°以上の急角度に形成された場合でも、配線の厚さ
を所望の厚さに形成することができ、配線抵抗を低減し
て高速動作が実現できるとともに、配線強度を高めてス
トレス等による段切れの発生を未然に防止し、信頼性の
高い配線が形成できる。また、配線の下層を空隙とする
ことで、配線容量を低減し、高速動作の面でさらに有効
なものとなる。
【０００９】また、本発明の製造方法は、基板上に半導
体層を積層し、かつ前記半導体層をパターン形成してメ
サ状の受光部とパッド電極形成部を分離状態に形成する
工程と、前記受光部の前記半導体層に受光領域を形成す
る工程と、前記半導体層の表面を覆う絶縁膜を形成する
とともに、前記半導体層及び前記受光領域を露出するコ
ンタクトホールを開口する工程と、前記受光部、前記パ
ッド電極形成部、及び前記受光部とパッド電極形成部を
結ぶ線状領域のそれぞれを除く領域に下層レジストを形
成する工程と、全面に下地金属膜を被着する工程と、前
記受光部に形成する一方の電極、前記パッド電極形成部
に形成する他方の電極、及び前記他方の電極と前記受光
領域とを接続する線状領域のそれぞれを除く領域に上層
レジストを形成する工程と、前記上層レジストをマスク
にして露出されている前記下地金属膜の表面上に金属メ
ッキ膜を選択形成する工程と、前記上層レジストを除去
した後、前記金属メッキ膜をマスクにして前記下地金属
膜をパターニングする工程と、前記下層レジストを除去
する工程とを含むことを特徴とする。
体層を積層し、かつ前記半導体層をパターン形成してメ
サ状の受光部とパッド電極形成部を分離状態に形成する
工程と、前記受光部の前記半導体層に受光領域を形成す
る工程と、前記半導体層の表面を覆う絶縁膜を形成する
とともに、前記半導体層及び前記受光領域を露出するコ
ンタクトホールを開口する工程と、前記受光部、前記パ
ッド電極形成部、及び前記受光部とパッド電極形成部を
結ぶ線状領域のそれぞれを除く領域に下層レジストを形
成する工程と、全面に下地金属膜を被着する工程と、前
記受光部に形成する一方の電極、前記パッド電極形成部
に形成する他方の電極、及び前記他方の電極と前記受光
領域とを接続する線状領域のそれぞれを除く領域に上層
レジストを形成する工程と、前記上層レジストをマスク
にして露出されている前記下地金属膜の表面上に金属メ
ッキ膜を選択形成する工程と、前記上層レジストを除去
した後、前記金属メッキ膜をマスクにして前記下地金属
膜をパターニングする工程と、前記下層レジストを除去
する工程とを含むことを特徴とする。
【００１０】ここで、前記下層レジストは、前記受光
部、前記パッド電極形成部のそれぞれを除く領域に下層
レジストを形成してもよく、後工程において、当該下層
レジストを除去することにより、配線の下層に空隙が形
成されることになる。また、本発明においては、前記下
層レジストをハードベークして表面を平坦化し、その後
に前記下地金属膜を被着することが好ましい。さらに、
前記下地金属膜をイオンミリングによりパターニングす
ることが好ましい。
部、前記パッド電極形成部のそれぞれを除く領域に下層
レジストを形成してもよく、後工程において、当該下層
レジストを除去することにより、配線の下層に空隙が形
成されることになる。また、本発明においては、前記下
層レジストをハードベークして表面を平坦化し、その後
に前記下地金属膜を被着することが好ましい。さらに、
前記下地金属膜をイオンミリングによりパターニングす
ることが好ましい。
【００１１】本発明の製造方法では、金属メッキ膜は、
上層レジストをマスクにして形成されるため、正確なパ
ターンに形成でき、リフトオフ法が要因となるパターン
不良が生じることもない。さらに、下地金属膜の下層に
設けられている下層レジストは、ハードベークを行うこ
とにより表面が平坦化されるため、指向性のあるイオン
エッチングにより確実に下地金属膜の除去が可能であ
り、各電極及び配線が正確なパターンに形成でき、信頼
性の高い半導体受光素子が歩留まり良く形成することが
可能になる。
上層レジストをマスクにして形成されるため、正確なパ
ターンに形成でき、リフトオフ法が要因となるパターン
不良が生じることもない。さらに、下地金属膜の下層に
設けられている下層レジストは、ハードベークを行うこ
とにより表面が平坦化されるため、指向性のあるイオン
エッチングにより確実に下地金属膜の除去が可能であ
り、各電極及び配線が正確なパターンに形成でき、信頼
性の高い半導体受光素子が歩留まり良く形成することが
可能になる。
【００１２】
【発明の実施の形態】以下図面を用いて、本発明を詳細
に説明する。図１ないし図５は本発明の第１の実施形態
を工程順に示す図である。なお、各図において（ａ）は
平面図、（ｂ）はＡＡ’線断面図である。また、図３〜
図５において（ｃ）はＢＢ’線断面図である。まず、図
１に示すように、厚さが３００〜５００μｍ程度のＦｅ
がドープされた高抵抗ＩｎＰからなる半絶縁性基板１０
１上に、ハイドライド気相成長法、クロライド成長法、
有機金属気相成長法等により、キャリア濃度１×１０18
ｃｍ-3、層厚１μｍのｎ型ＩｎＰ基板よりなるバッファ
層１０２、キャリア濃度１×１０15ｃｍ-3、層厚２μｍ
のノンドープＩｎＧａＡｓからなる光吸収層１０３、キ
ャリア濃度１×１０16ｃｍ-3、層厚１μｍのｎ型ＩｎＰ
基板よりなるキャップ層１０４を順次成長する。次い
で、前記キャップ層１０４の一部内に、ＳｉＯ2 或いは
ＳｉＮｘ等を選択的に形成したマスク（図中省略）を用
いてＺｎを選択に熱拡散し前記キャップ層１０４の一部
をｐ型に反転させ、受光領域１０５を形成する。
に説明する。図１ないし図５は本発明の第１の実施形態
を工程順に示す図である。なお、各図において（ａ）は
平面図、（ｂ）はＡＡ’線断面図である。また、図３〜
図５において（ｃ）はＢＢ’線断面図である。まず、図
１に示すように、厚さが３００〜５００μｍ程度のＦｅ
がドープされた高抵抗ＩｎＰからなる半絶縁性基板１０
１上に、ハイドライド気相成長法、クロライド成長法、
有機金属気相成長法等により、キャリア濃度１×１０18
ｃｍ-3、層厚１μｍのｎ型ＩｎＰ基板よりなるバッファ
層１０２、キャリア濃度１×１０15ｃｍ-3、層厚２μｍ
のノンドープＩｎＧａＡｓからなる光吸収層１０３、キ
ャリア濃度１×１０16ｃｍ-3、層厚１μｍのｎ型ＩｎＰ
基板よりなるキャップ層１０４を順次成長する。次い
で、前記キャップ層１０４の一部内に、ＳｉＯ2 或いは
ＳｉＮｘ等を選択的に形成したマスク（図中省略）を用
いてＺｎを選択に熱拡散し前記キャップ層１０４の一部
をｐ型に反転させ、受光領域１０５を形成する。
【００１３】次に、図２に示すように、図外のフォトレ
ジストをマスクとしてＢｒとメタノールの混合液により
前記半絶縁性基板１０１の表面が露出するまで選択的に
エッチングしてそれぞれメサ状の受光部１０６とパッド
電極形成部１０７を形成し、前記パッド電極形成部１０
７を前記受光領域１０５から電気的に分離する。その
後、ＳｉＮｘ等からなる保護膜１１０をプラズマＣＶＤ
法等により全面に形成する。この保護膜１１０は、前記
受光領域１０５上では、反射防止膜として用いるため、
その屈折率をｎ、受光波長をλとしたとき、λ／４ｎと
なる厚さに設定する。そして、前記受光領域１０５の直
上箇所と、前記受光部１０６の前記キャップ層１０４の
直上箇所のそれぞれの前記保護膜１１０に開口を設け、
これらの開口内にリフトオフ法により、前記受光領域１
０５上では厚さ１００ｎｍのＡｕＺｎからなるｐ側コン
タクト電極１０８を、前記受光領域１０５の周辺の前記
キャップ層１０４上では厚さ１００ｎｍのＡｕＧｅＮｉ
からなるｎ側コンタクト電極１０９を形成し、Ｈ2 雰囲
気にてシンターを行なう。
ジストをマスクとしてＢｒとメタノールの混合液により
前記半絶縁性基板１０１の表面が露出するまで選択的に
エッチングしてそれぞれメサ状の受光部１０６とパッド
電極形成部１０７を形成し、前記パッド電極形成部１０
７を前記受光領域１０５から電気的に分離する。その
後、ＳｉＮｘ等からなる保護膜１１０をプラズマＣＶＤ
法等により全面に形成する。この保護膜１１０は、前記
受光領域１０５上では、反射防止膜として用いるため、
その屈折率をｎ、受光波長をλとしたとき、λ／４ｎと
なる厚さに設定する。そして、前記受光領域１０５の直
上箇所と、前記受光部１０６の前記キャップ層１０４の
直上箇所のそれぞれの前記保護膜１１０に開口を設け、
これらの開口内にリフトオフ法により、前記受光領域１
０５上では厚さ１００ｎｍのＡｕＺｎからなるｐ側コン
タクト電極１０８を、前記受光領域１０５の周辺の前記
キャップ層１０４上では厚さ１００ｎｍのＡｕＧｅＮｉ
からなるｎ側コンタクト電極１０９を形成し、Ｈ2 雰囲
気にてシンターを行なう。
【００１４】次いで、図３に示すように、ノボラック系
フォトレジストを塗布して通常の露光によりパターニン
グを行い、下層レジスト１１１を形成する。このとき前
記受光部１０６とパッド電極形成部１０７以外の領域を
前記下層レジスト１１１で覆うようにする。このとき、
前記受光部１０６及びパッド電極形成部１０７の各メサ
の縁部１１２は前記下層レジスト１１１で覆うが、両者
間の段差における配線を形成する線状の領域はパターニ
ングして前記下層レジスト１１１では覆わないようにす
る。次に、前記下層レジスト１１１を１６０℃でハード
ベークして表面を平坦化した後、Ｔｉ，Ｐｔ，Ａｕをそ
れぞれ５０ｎｍずつ連続して蒸着して下地金属膜１１３
を形成する。、続いて、再度フォトレジストを塗布して
通常の露光により、パッド電極形成部１０７及び配線を
形成する領域が開口された上層レジスト１１４を形成
し、この上層レジスト１１４をマスクとして、前記下地
金属膜１１３の表面上に選択的に厚さ１μｍのＡｕメッ
キ膜１１５を形成する。
フォトレジストを塗布して通常の露光によりパターニン
グを行い、下層レジスト１１１を形成する。このとき前
記受光部１０６とパッド電極形成部１０７以外の領域を
前記下層レジスト１１１で覆うようにする。このとき、
前記受光部１０６及びパッド電極形成部１０７の各メサ
の縁部１１２は前記下層レジスト１１１で覆うが、両者
間の段差における配線を形成する線状の領域はパターニ
ングして前記下層レジスト１１１では覆わないようにす
る。次に、前記下層レジスト１１１を１６０℃でハード
ベークして表面を平坦化した後、Ｔｉ，Ｐｔ，Ａｕをそ
れぞれ５０ｎｍずつ連続して蒸着して下地金属膜１１３
を形成する。、続いて、再度フォトレジストを塗布して
通常の露光により、パッド電極形成部１０７及び配線を
形成する領域が開口された上層レジスト１１４を形成
し、この上層レジスト１１４をマスクとして、前記下地
金属膜１１３の表面上に選択的に厚さ１μｍのＡｕメッ
キ膜１１５を形成する。
【００１５】次に、図４に示すように、前記上層レジス
ト１１４を除去し、Ａｒを使ったイオンエッチングによ
りＡｕメッキ膜１１５をマスクとして下地金属膜１１３
を除去する。これにより、前記受光部１０６のｎ側コン
タクト電極１０９上にはｎ側電極１１６が形成され、前
記パッド電極形成部１０７上にはｐ側電極１１７が形成
され、前記ｐ側電極１１７から前記受光部１０６のｐ側
コンタクト電極１１６にわたる領域に配線１１８が形成
されることになる。続いて、図５に示すように、前記下
層レジスト１１１を除去し、ペレッタイズし易いように
前記半絶縁性基板１０１を裏面側から、例えば１５０μ
ｍに研磨する。そして、当該研磨した裏面に、ＡｕＧｅ
Ｎｉ／Ｔｉ／Ａｕを１０００／５００／２０００Åの厚
さに蒸着により成膜し、裏面電極１２０を形成する。こ
れにより、本発明の第１の実施形態の半導体受光素子が
形成されることになる。
ト１１４を除去し、Ａｒを使ったイオンエッチングによ
りＡｕメッキ膜１１５をマスクとして下地金属膜１１３
を除去する。これにより、前記受光部１０６のｎ側コン
タクト電極１０９上にはｎ側電極１１６が形成され、前
記パッド電極形成部１０７上にはｐ側電極１１７が形成
され、前記ｐ側電極１１７から前記受光部１０６のｐ側
コンタクト電極１１６にわたる領域に配線１１８が形成
されることになる。続いて、図５に示すように、前記下
層レジスト１１１を除去し、ペレッタイズし易いように
前記半絶縁性基板１０１を裏面側から、例えば１５０μ
ｍに研磨する。そして、当該研磨した裏面に、ＡｕＧｅ
Ｎｉ／Ｔｉ／Ａｕを１０００／５００／２０００Åの厚
さに蒸着により成膜し、裏面電極１２０を形成する。こ
れにより、本発明の第１の実施形態の半導体受光素子が
形成されることになる。
【００１６】このように製造された半導体受光素子で
は、下地金属膜１１３の上にＡｕメッキ膜１１５が形成
され、これら下地金属膜１１３とＡｕメッキ膜１１５と
でｎ側及びｐ側の各電極１１６，１１７及び配線１１８
が構成されるため、受光部１０６及びパッド電極形成部
１０７の各メサの斜面が５０°以上の急角度に形成され
た場合でも、特に斜面に沿って延長される配線１１８の
厚さを所望の厚さに形成することができ、配線抵抗を低
減し、半導体受光素子の高速動作を実現する上で有利に
なる。また、同時に配線強度を高め、ストレス等による
段切れの発生を未然に防止し、信頼性の高い配線が形成
できる。さらに、Ａｕメッキ膜１１５は、上層レジスト
１１４をマスクとして形成されるため、正確なパターン
に形成でき、リフトオフ法で生じるパターン不良が防止
できる。さらに、下地金属膜１１３の下層に設けられて
いる下層レジスト１１１は、受光部１０６及びパッド電
極形成部１０７の各メサの縁部１１２を覆うようにカバ
ーして平坦化されており、また、ハードベークを行うこ
とにより下層レジスト１１１の表面も平坦化されている
ため、指向性のあるイオンエッチングにより確実に下地
金属膜１１３の除去が可能であり、各電極及び配線が正
確なパターンに形成できる。因みに、本実施形態の半導
体受光素子では、９０％以上の高い歩留まりで形成する
ことができ、しかも、遮断周波数を測定したところ、バ
イアス電圧が−５Ｖで１５ＧＨｚと良好な結果が得られ
た。
は、下地金属膜１１３の上にＡｕメッキ膜１１５が形成
され、これら下地金属膜１１３とＡｕメッキ膜１１５と
でｎ側及びｐ側の各電極１１６，１１７及び配線１１８
が構成されるため、受光部１０６及びパッド電極形成部
１０７の各メサの斜面が５０°以上の急角度に形成され
た場合でも、特に斜面に沿って延長される配線１１８の
厚さを所望の厚さに形成することができ、配線抵抗を低
減し、半導体受光素子の高速動作を実現する上で有利に
なる。また、同時に配線強度を高め、ストレス等による
段切れの発生を未然に防止し、信頼性の高い配線が形成
できる。さらに、Ａｕメッキ膜１１５は、上層レジスト
１１４をマスクとして形成されるため、正確なパターン
に形成でき、リフトオフ法で生じるパターン不良が防止
できる。さらに、下地金属膜１１３の下層に設けられて
いる下層レジスト１１１は、受光部１０６及びパッド電
極形成部１０７の各メサの縁部１１２を覆うようにカバ
ーして平坦化されており、また、ハードベークを行うこ
とにより下層レジスト１１１の表面も平坦化されている
ため、指向性のあるイオンエッチングにより確実に下地
金属膜１１３の除去が可能であり、各電極及び配線が正
確なパターンに形成できる。因みに、本実施形態の半導
体受光素子では、９０％以上の高い歩留まりで形成する
ことができ、しかも、遮断周波数を測定したところ、バ
イアス電圧が−５Ｖで１５ＧＨｚと良好な結果が得られ
た。
【００１７】図６〜図８は本発明の第２の実施形態を工
程順に示す図であり、前記第１の実施形態と等価な部分
には同一符号を付してある。この第２の実施形態では、
配線をエアーブリッジ構造としたことを特徴としてい
る。配線形成工程までは第１の実施形態の図１及び図２
と同様の工程を経た後、図６に示すように、下層レジス
ト１１１を形成する。この下層レジスト１１１は、第１
の実施形態と同様に形成するが、メサ状の受光部１０６
とパッド電極形成部１０７の間の斜面に沿った配線を形
成する領域に下層レジスト１１１を残しておく点が第１
の実施形態と異なっている。その上で、第１の実施形態
と同様に、前記下層レジスト１１１の上にＴｉ，Ｐｔ，
Ａｕをそれぞれ５０ｎｍずつ連続して蒸着して下地金属
膜１１３を形成した後、上層レジスト１１４を形成し、
これをマスクとして選択的に厚さ１μｍのＡｕメッキ膜
１１５を形成する。このとき、前記下地金属膜１１３及
びＡｕメッキ膜１１５は、前記受光部１０６とパッド電
極形成部１０７の間においてはほぼ水平状態に延長した
状態で形成されることになる。
程順に示す図であり、前記第１の実施形態と等価な部分
には同一符号を付してある。この第２の実施形態では、
配線をエアーブリッジ構造としたことを特徴としてい
る。配線形成工程までは第１の実施形態の図１及び図２
と同様の工程を経た後、図６に示すように、下層レジス
ト１１１を形成する。この下層レジスト１１１は、第１
の実施形態と同様に形成するが、メサ状の受光部１０６
とパッド電極形成部１０７の間の斜面に沿った配線を形
成する領域に下層レジスト１１１を残しておく点が第１
の実施形態と異なっている。その上で、第１の実施形態
と同様に、前記下層レジスト１１１の上にＴｉ，Ｐｔ，
Ａｕをそれぞれ５０ｎｍずつ連続して蒸着して下地金属
膜１１３を形成した後、上層レジスト１１４を形成し、
これをマスクとして選択的に厚さ１μｍのＡｕメッキ膜
１１５を形成する。このとき、前記下地金属膜１１３及
びＡｕメッキ膜１１５は、前記受光部１０６とパッド電
極形成部１０７の間においてはほぼ水平状態に延長した
状態で形成されることになる。
【００１８】次に、図７に示すように、前記上層レジス
ト１１４を除去した後、Ａｒを使ったイオンエッチング
により前記Ａｕメッキ膜１１５をマスクとして前記下地
金属膜１１３を除去する。次に、図８に示すように、前
記下層レジスト１１１を除去する。このとき、受光部１
０６とパッド電極形成部１０７の間の斜面に沿った配線
１１８を形成する領域では、前記下地金属膜１１３及び
Ａｕメッキ膜１１５の下層に存在していた下層レジスト
１１１が除去されるため、これら下地金属膜１１３及び
Ａｕメッキ膜１１５からなる配線１１８の下層は空隙１
１９となり、エアーブリッジ構造の配線１１８として形
成される。その後、ペレッタイズし易いように前記半絶
縁膜性基板１０１の裏面を例えば１５０μｍに研磨し、
当該裏面に裏面電極１２０を形成してプロセスが完了す
る。
ト１１４を除去した後、Ａｒを使ったイオンエッチング
により前記Ａｕメッキ膜１１５をマスクとして前記下地
金属膜１１３を除去する。次に、図８に示すように、前
記下層レジスト１１１を除去する。このとき、受光部１
０６とパッド電極形成部１０７の間の斜面に沿った配線
１１８を形成する領域では、前記下地金属膜１１３及び
Ａｕメッキ膜１１５の下層に存在していた下層レジスト
１１１が除去されるため、これら下地金属膜１１３及び
Ａｕメッキ膜１１５からなる配線１１８の下層は空隙１
１９となり、エアーブリッジ構造の配線１１８として形
成される。その後、ペレッタイズし易いように前記半絶
縁膜性基板１０１の裏面を例えば１５０μｍに研磨し、
当該裏面に裏面電極１２０を形成してプロセスが完了す
る。
【００１９】このように製造された第２の実施形態の半
導体受光素子においても、ｎ側及びｐ側の各電極１１
６，１１７及び配線１１８は、下地金属膜１１３の上に
Ａｕメッキ膜１１５が形成された構造であり、しかも配
線１１８はエアーブリッジ構造により平坦に延長された
状態で形成されているため、受光部１０６及びパッド電
極形成部１０７の各メサの斜面の角度に関係なく、所望
の厚さでかつ配線長が短く形成されるため、低抵抗でし
かも高い強度に形成することができ、高速動作の点で有
利であるとともに、ストレス等による段線が防止でき、
信頼性の高い配線が形成できる。特に、本実施形態で
は、配線１１８の下層は空隙であるため、配線容量をさ
らに低減し、高速動作の点でさらに有効なものとなる。
また、Ａｕメッキ膜１１５は、上層レジスト１１４をマ
スクとして形成されるため、各電極及び配線を正確なパ
ターンに形成でき、リフトオフ法が要因となるパターン
不良が生じることもない。さらに、下地金属膜１１３の
下層に設けられている下層レジスト１１１は、受光部１
０６とパッド電極形成部１０７の各縁部１１２を覆うよ
うにカバーして平坦化されており、また、ハードベーク
を行うことにより下層レジスト１１１の表面も平坦化さ
れているため、指向性のあるイオンエッチングにより確
実に下地金属膜１１３の除去が可能であり、各電極及び
配線を正確なパターンに形成できる。
導体受光素子においても、ｎ側及びｐ側の各電極１１
６，１１７及び配線１１８は、下地金属膜１１３の上に
Ａｕメッキ膜１１５が形成された構造であり、しかも配
線１１８はエアーブリッジ構造により平坦に延長された
状態で形成されているため、受光部１０６及びパッド電
極形成部１０７の各メサの斜面の角度に関係なく、所望
の厚さでかつ配線長が短く形成されるため、低抵抗でし
かも高い強度に形成することができ、高速動作の点で有
利であるとともに、ストレス等による段線が防止でき、
信頼性の高い配線が形成できる。特に、本実施形態で
は、配線１１８の下層は空隙であるため、配線容量をさ
らに低減し、高速動作の点でさらに有効なものとなる。
また、Ａｕメッキ膜１１５は、上層レジスト１１４をマ
スクとして形成されるため、各電極及び配線を正確なパ
ターンに形成でき、リフトオフ法が要因となるパターン
不良が生じることもない。さらに、下地金属膜１１３の
下層に設けられている下層レジスト１１１は、受光部１
０６とパッド電極形成部１０７の各縁部１１２を覆うよ
うにカバーして平坦化されており、また、ハードベーク
を行うことにより下層レジスト１１１の表面も平坦化さ
れているため、指向性のあるイオンエッチングにより確
実に下地金属膜１１３の除去が可能であり、各電極及び
配線を正確なパターンに形成できる。
【００２０】
【発明の効果】以上説明したように本発明は、メサ状の
受光部に一方の電極を形成し、パッド電極形成部に他方
の電極を形成し、当該他方の電極を受光部に設けた受光
領域に対して配線を介して接続する半導体受光素子にお
いて、前記各電極及び前記配線は、下地金属膜と、前記
下地金属膜の表面上に形成された金属メッキ膜との積層
構造とすることで、配線の厚さを所望の厚さに形成する
ことができ、配線抵抗を低減して高速動作が実現できる
とともに、配線強度を高めてストレス等による段切れの
発生を未然に防止し、信頼性の高い配線が形成できる。
また、配線の下層を空隙とすることで、配線容量を低減
し、高速動作の面でもさらに有効なものとなる。
受光部に一方の電極を形成し、パッド電極形成部に他方
の電極を形成し、当該他方の電極を受光部に設けた受光
領域に対して配線を介して接続する半導体受光素子にお
いて、前記各電極及び前記配線は、下地金属膜と、前記
下地金属膜の表面上に形成された金属メッキ膜との積層
構造とすることで、配線の厚さを所望の厚さに形成する
ことができ、配線抵抗を低減して高速動作が実現できる
とともに、配線強度を高めてストレス等による段切れの
発生を未然に防止し、信頼性の高い配線が形成できる。
また、配線の下層を空隙とすることで、配線容量を低減
し、高速動作の面でもさらに有効なものとなる。
【００２１】また、本発明の製造方法では、金属メッキ
膜は、上層レジストをマスクにして形成されるため、正
確なパターンに形成でき、リフトオフ法が要因となるパ
ターン不良が生じることもない。さらに、下地金属膜の
下層に設けられている下層レジストは、ハードベークを
行うことにより表面が平坦化されるため、指向性のある
イオンエッチングにより確実に下地金属膜の除去が可能
であり、各電極及び配線が正確なパターンに形成でき、
信頼性の高い半導体受光素子が歩留まり良く形成するこ
とが可能になる。
膜は、上層レジストをマスクにして形成されるため、正
確なパターンに形成でき、リフトオフ法が要因となるパ
ターン不良が生じることもない。さらに、下地金属膜の
下層に設けられている下層レジストは、ハードベークを
行うことにより表面が平坦化されるため、指向性のある
イオンエッチングにより確実に下地金属膜の除去が可能
であり、各電極及び配線が正確なパターンに形成でき、
信頼性の高い半導体受光素子が歩留まり良く形成するこ
とが可能になる。
【図１】本発明の第１の実施形態の製造工程のその１で
あり、（ａ）は平面図、（ｂ）はＡＡ’線断面図であ
る。
あり、（ａ）は平面図、（ｂ）はＡＡ’線断面図であ
る。
【図２】本発明の第１の実施形態の製造工程のその２で
あり、（ａ）は平面図、（ｂ）はＡＡ’線断面図であ
る。
あり、（ａ）は平面図、（ｂ）はＡＡ’線断面図であ
る。
【図３】本発明の第１の実施形態の製造工程のその３で
あり、（ａ）は平面図、（ｂ）はＡＡ’線断面図、
（ｃ）はＢＢ’線断面図である。
あり、（ａ）は平面図、（ｂ）はＡＡ’線断面図、
（ｃ）はＢＢ’線断面図である。
【図４】本発明の第１の実施形態の製造工程のその４で
あり、（ａ）は平面図、（ｂ）はＡＡ’線断面図、
（ｃ）はＢＢ’線断面図である。
あり、（ａ）は平面図、（ｂ）はＡＡ’線断面図、
（ｃ）はＢＢ’線断面図である。
【図５】本発明の第１の実施形態の製造工程のその５で
あり、（ａ）は平面図、（ｂ）はＡＡ’線断面図、
（ｃ）はＢＢ’線断面図である。
あり、（ａ）は平面図、（ｂ）はＡＡ’線断面図、
（ｃ）はＢＢ’線断面図である。
【図６】本発明の第２の実施形態の製造工程のその１で
あり、（ａ）は平面図、（ｂ）はＡＡ’線断面図、
（ｃ）はＢＢ’線断面図である。
あり、（ａ）は平面図、（ｂ）はＡＡ’線断面図、
（ｃ）はＢＢ’線断面図である。
【図７】本発明の第２の実施形態の製造工程のその２で
あり、（ａ）は平面図、（ｂ）はＡＡ’線断面図、
（ｃ）はＢＢ’線断面図である。
あり、（ａ）は平面図、（ｂ）はＡＡ’線断面図、
（ｃ）はＢＢ’線断面図である。
【図８】本発明の第２の実施形態の製造工程のその３で
あり、（ａ）は平面図、（ｂ）はＡＡ’線断面図、
（ｃ）はＢＢ’線断面図である。
あり、（ａ）は平面図、（ｂ）はＡＡ’線断面図、
（ｃ）はＢＢ’線断面図である。
【図９】従来の半導体受光素子の一例の（ａ）平面図と
（ｂ）ＣＣ’線断面図である。
（ｂ）ＣＣ’線断面図である。
【図１０】図９の半導体受光素子の製造工程を説明する
ための断面図である。
ための断面図である。
１０１ 半絶縁性基板 １０２ バッファ層 １０３ 光吸収層 １０４ キャップ層 １０５ 受光領域 １０６ 受光部（メサ） １０７ パッド電極形成部（メサ） １０８ ｐ側コンタクト電極 １０９ ｎ側コンタクト電極 １１０ 保護膜 １１１ 下層レジスト １１２ メサの縁部 １１３ 下地金属膜 １１４ 上層レジスト １１５ Ａｕメッキ膜 １１６ ｎ側電極 １１７ ｐ側電極 １１８ 配線 １１９ 空隙 １２０ 裏面電極
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/46 Ｈ Ｆターム(参考） 4M104 AA04 BB11 BB15 DD17 DD34 DD52 DD65 DD68 DD71 GG05 HH13 5F033 GG02 HH07 HH13 HH18 JJ13 KK01 MM08 PP19 PP27 QQ08 QQ09 QQ12 QQ14 QQ19 QQ27 QQ30 QQ37 QQ41 RR06 RR30 SS15 VV00 XX02 XX10 5F049 MA02 MB07 MB12 NA03 NA15 NA20 PA03 PA04 PA14 PA15 QA02 SE05 SE12 SS04 SZ03
Claims (7)
- 【請求項１】 基板上に積層された半導体層によりメサ
状の受光部とパッド電極形成部がそれぞれ形成され、前
記受光部の表面上に受光領域と一方の電極が形成され、
前記パッド電極形成部の表面上に他方の電極が形成さ
れ、前記受光領域は配線を介して前記他方の電極に接続
され、前記受光領域が形成された半導体層が前記一方の
電極に電気接続されている半導体受光素子において、前
記各電極及び前記配線は、下地金属膜と、前記下地金属
膜の表面上に形成された金属メッキ膜との積層構造であ
ることを特徴とする半導体受光素子。 - 【請求項２】 前記配線は、前記受光部とパッド電極形
成部との間にわたって各メサ状の斜面に沿って延長形成
されていることを特徴とする請求項１に記載の半導体受
光素子。 - 【請求項３】 前記配線は、前記受光部とパッド電極形
成部との間にわたって平坦に延長形成されており、その
下層には空隙が存在することを特徴とする請求項１に記
載の半導体受光素子。 - 【請求項４】 基板上に半導体層を積層し、かつ前記半
導体層をパターン形成してメサ状の受光部とパッド電極
形成部を分離状態に形成する工程と、前記受光部の前記
半導体層に受光領域を形成する工程と、前記半導体層の
表面を覆う絶縁膜を形成するとともに、前記半導体層及
び前記受光領域を露出するコンタクトホールを開口する
工程と、前記受光部、前記パッド電極形成部、及び前記
受光部とパッド電極形成部を結ぶ線状領域のそれぞれを
除く領域に下層レジストを形成する工程と、全面に下地
金属膜を被着する工程と、前記受光部に形成する一方の
電極、前記パッド電極形成部に形成する他方の電極、及
び前記他方の電極と前記受光領域とを接続する線状領域
のそれぞれを除く領域に上層レジストを形成する工程
と、前記上層レジストをマスクにして露出されている前
記下地金属膜の表面上に金属メッキ膜を選択形成する工
程と、前記上層レジストを除去した後、前記金属メッキ
膜をマスクにして前記下地金属膜をパターニングする工
程と、前記下層レジストを除去する工程とを含むことを
特徴とする半導体受光素子の製造方法。 - 【請求項５】 基板上に半導体層を積層し、かつ前記半
導体層をパターン形成してメサ状の受光部とパッド電極
形成部を分離状態に形成する工程と、前記受光部の前記
半導体層に受光領域を形成する工程と、前記半導体層の
表面を覆う絶縁膜を形成するとともに、前記半導体層及
び前記受光領域を露出するコンタクトホールを開口する
工程と、前記受光部、前記パッド電極形成部のそれぞれ
を除く領域に下層レジストを形成する工程と、全面に下
地金属膜を被着する工程と、前記受光部に形成する一方
の電極、前記パッド電極形成部に形成する他方の電極、
及び前記他方の電極と前記受光領域とを接続する線状領
域のそれぞれを除く領域に上層レジストを形成する工程
と、前記上層レジストをマスクにして露出されている前
記下地金属膜の表面上に金属メッキ膜を選択形成する工
程と、前記上層レジストを除去した後、前記金属メッキ
膜をマスクにして前記下地金属膜をパターニングする工
程と、前記下層レジストを除去する工程とを含むことを
特徴とする半導体受光素子の製造方法。 - 【請求項６】 前記下層レジストをハードベークして表
面を平坦化し、その後に前記下地金属膜を被着すること
を特徴とする請求項４又は５に記載の半導体受光素子の
製造方法。 - 【請求項７】 前記下地金属膜をイオンミリングにより
パターニングすることを特徴とする請求項６に記載の半
導体受光素子の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000121052A JP2001298211A (ja) | 2000-04-17 | 2000-04-17 | 半導体受光素子及びその製造方法 |
| EP01250133A EP1148559A3 (en) | 2000-04-17 | 2001-04-14 | High speed semiconductor photodetector and method of fabricating the same |
| US09/834,648 US6501104B2 (en) | 2000-04-17 | 2001-04-16 | High speed semiconductor photodetector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000121052A JP2001298211A (ja) | 2000-04-17 | 2000-04-17 | 半導体受光素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001298211A true JP2001298211A (ja) | 2001-10-26 |
Family
ID=18631766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000121052A Pending JP2001298211A (ja) | 2000-04-17 | 2000-04-17 | 半導体受光素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6501104B2 (ja) |
| EP (1) | EP1148559A3 (ja) |
| JP (1) | JP2001298211A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007077740A1 (ja) | 2005-12-26 | 2007-07-12 | Nec Corporation | 半導体光素子 |
| JP2009071249A (ja) * | 2007-09-18 | 2009-04-02 | Mitsubishi Electric Corp | 半導体受光素子及びその製造方法 |
| WO2010035508A1 (ja) * | 2008-09-29 | 2010-04-01 | 日本電気株式会社 | 半導体受光素子およびその製造方法 |
| US8697464B2 (en) | 2011-11-16 | 2014-04-15 | Mitsubishi Electric Corporation | Method of manufacturing optical semiconductor device |
| US11515442B2 (en) | 2018-04-06 | 2022-11-29 | Murata Manufacturing Co., Ltd. | Optical semiconductor element |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4075442B2 (ja) * | 2002-04-18 | 2008-04-16 | 沖電気工業株式会社 | 光半導体装置とその製造方法 |
| US8541876B2 (en) * | 2005-09-30 | 2013-09-24 | Intel Corporation | Microelectronic package having direct contact heat spreader and method of manufacturing same |
| CN100541829C (zh) * | 2007-10-31 | 2009-09-16 | 中国科学院上海技术物理研究所 | InGaAs低台面线列或面阵红外探测器芯片 |
| US9386954B2 (en) | 2013-03-15 | 2016-07-12 | Zyvex Labs, Llc | Method of fabricating a multi-electrode array |
| CN103236475B (zh) * | 2013-04-16 | 2016-01-06 | 华南理工大学 | 深沟槽隔离的led发光单元的电极桥接方法 |
| TWI697078B (zh) * | 2018-08-03 | 2020-06-21 | 欣興電子股份有限公司 | 封裝基板結構與其接合方法 |
| CN110854141A (zh) * | 2019-11-21 | 2020-02-28 | 中国电子科技集团公司第四十四研究所 | 一种单片集成型平衡光电探测器芯片及制作方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69019498T2 (de) * | 1989-12-27 | 1996-02-29 | Nippon Electric Co | Optische Halbleitervorrichtung. |
| JPH0582829A (ja) * | 1991-09-19 | 1993-04-02 | Nec Corp | 半導体受光素子 |
| US6008506A (en) * | 1996-04-25 | 1999-12-28 | Nec Corporation | SOI optical semiconductor device |
| JPH1140823A (ja) * | 1997-05-22 | 1999-02-12 | Fujitsu Ltd | 光検出器モジュール |
-
2000
- 2000-04-17 JP JP2000121052A patent/JP2001298211A/ja active Pending
-
2001
- 2001-04-14 EP EP01250133A patent/EP1148559A3/en not_active Withdrawn
- 2001-04-16 US US09/834,648 patent/US6501104B2/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007077740A1 (ja) | 2005-12-26 | 2007-07-12 | Nec Corporation | 半導体光素子 |
| US7952172B2 (en) | 2005-12-26 | 2011-05-31 | Nec Corporation | Semiconductor optical element |
| JP2009071249A (ja) * | 2007-09-18 | 2009-04-02 | Mitsubishi Electric Corp | 半導体受光素子及びその製造方法 |
| US8482096B2 (en) | 2007-09-18 | 2013-07-09 | Mitsubishi Electric Corporation | Semiconductor photodetector and manufacturing method therefor |
| WO2010035508A1 (ja) * | 2008-09-29 | 2010-04-01 | 日本電気株式会社 | 半導体受光素子およびその製造方法 |
| JP5429175B2 (ja) * | 2008-09-29 | 2014-02-26 | 日本電気株式会社 | 半導体受光素子およびその製造方法 |
| US8697464B2 (en) | 2011-11-16 | 2014-04-15 | Mitsubishi Electric Corporation | Method of manufacturing optical semiconductor device |
| US11515442B2 (en) | 2018-04-06 | 2022-11-29 | Murata Manufacturing Co., Ltd. | Optical semiconductor element |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010030330A1 (en) | 2001-10-18 |
| EP1148559A3 (en) | 2003-08-06 |
| EP1148559A2 (en) | 2001-10-24 |
| US6501104B2 (en) | 2002-12-31 |
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