KR20010072333A - 금속 접촉층 하부에 산화 폴리이미드/실리콘 이중 층을가지는 전기-광학 반도체 디바이스 - Google Patents

금속 접촉층 하부에 산화 폴리이미드/실리콘 이중 층을가지는 전기-광학 반도체 디바이스 Download PDF

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Abstract

본 발명은 전기-광학, 리지-도파관 디바이스(10) 및 우수한 리지 보호/평탄화를 제공하며 기생 캐패시턴스를 최소화하는 폴리이미드 리지-보호층(116)을 이용하는 그 제조 방법에 관한 것이다. 산화 실리콘 중간층(118)은 금속 접촉층(112)과 폴리이미드 사이에 사용된다. 이 중간층은 금속 접촉층(112)과 그 하부에 위치한 디바이스(108) 사이에서 부착을 용이하게 하는데, 이는 산화 실리콘층과 폴리이미드층 및 금속층과 산화 실리콘층 사이에서 우수한 접착력이 얻어질 수 있기 때문이다. 바람직하게는, 폴리이미드는 거칠게 되어 폴리이미드층(116)과 산화 실리콘층(118) 사이의 접촉 표면적을 증가시켜 접착력을 향상시키며, 따라서 디바이스로부터 금속 접촉층(122)을 분리시키는데 인장력이 요구된다. 바람직한 실시예에서, 상기 플라즈마 에칭 공정에 의해 거칠게 하는 공정이 달성될 수 있지만, 폴리이미드층(116)은 패턴화된 에칭 공정에 의해 거칠게 된다. 특히, 패턴화된 포토레지스트(154)는 에칭-보호층으로서 사용되어 1 내지 20 미크론 사이의 피치를 가지는 폴리이미드층에 일련의 웰을 형성한다.

Description

금속 접촉층 하부에 산화 폴리이미드/실리콘 이중 층을 가지는 전기-광학 반도체 디바이스 {ELECTRO-OPTICAL SEMICONDUCTOR DEVICE WITH A POLYIMIDE/SILICON OXIDE BI-LAYER BENEATH A METAL CONTACT LAYER}
디바이스 속도가 증가함에 따라, 기생(parasitic) 캐패시턴스가 설계 요소로서 부각되었다. 이것은 특히 최근의 반도체 전기-광학 디바이스에서 확인되고 있다. 광학 품질이 점차 개선됨에 따라, 이러한 기존의 소형 디바이스의 기생 캐패시턴스는 동작 속도가 중요해지고 있다.
전기-광학 디바이스에서, 금속 접촉층 및 배선 결합 패드는 전체 디바이스 캐패시턴스 중 상당 부분을 차지한다. 가령, 리지(ridge)-도파관 구조의 예에 있어서, 리지 구조는 광학적으로 활성화된 에피텍셜 층(에피칭)에서 도파관 역할을 하여 레이저 및 변조기, 또는 심지어는 비활성화 도파관을 형성한다. 대부분의 구성에서, 리지는 에피층에서 에칭되고, 배선 결합 패드는 리지에 인접하게 구성된다. 패드 하부의 p-금속 접촉층은 패드 및 리지 구조의 상부 사이에 전류를 도통시켜, 상기 전류가 리지 및 하부 활성층을 통해 기판에 공급된다. 전류는 리지 상부를 제외한 모든 부분에서 반도체와 금속 접촉층 사이에 위치하는 패시베이션층/절연층에 의해 리지를 통해서만 공급되도록 제어된다. 상기 전류가 공급되어 레이저의 경우에 활성층에서 광을 발생시킨다. 변조기의 경우에 상기 전류는 역 바이어스 전압을 인가하여 흡수 특성을 제어할 수 있다. 다른 경우는 광학 스위치, 광학 검출기, 광학 증폭기, 또는 집적화된 도파관 디바이스를 포함하며, 이 중 적어도 2개가 집적화된다. 이 디바이스에서, 가장 큰 구조는 리지에 인접한 결합 패드이며, 상기 리지는 일반적으로 접지된 디바이스 기판에 용량적으로 결합된다.
이전에는, 산화 실리콘, 즉, 이산화 실리콘은 금속 접촉층 및 결합 패드 하부에서 패시베이션층으로 사용되었으며, 필요에 따라서는, 평탄화를 용이하게 하기 위해 사용되었다. 이런 재료 시스템과 관련된 몇 가지 이점이 있다. 산화 실리콘 증착 공정이 공지되어 있어 현재의 제조 라인에서 통합되며, 갈륨 비소와 실리콘을 기초로 한 기판에 더욱 잘 접착된다. 또한, 금속 접촉층 및 산화 실리콘 사이에서 잘 접착되어, 배선 결합 패드에 배선 결합 공정이 수행된 후에 배선이 벗겨질 위험성이 감소된다.
그러나, 산화 실리콘은 디바이스의 전기 특성과 관련한 결점을 가지고 있다. 산화 실리콘의 유전 특성은 본질적으로 제한 요소를 가진다. 또한, 캐패시턴스는 도체 크기에 비례하고 도체 사이의 거리에 반비례한다. 패드에 대한 배선의 기계적 결합으로 인해 결합 패드의 크기가 소형화될 수 없으면, 접촉층과 기판 사이의 거리를 증가시키는 것이 캐피시턴스를 감소시킬 수 있는 유일한 방법이지만, 미크론 또는 그보다 두껍운, 응력없는 산화 실리콘층을 형성하기는 어렵다. 따라서, 캐패시턴스를 추가로 감소시키기 위해서는 다른 재료 시스템이 필요하다.
따라서, 일부는 산화 실리콘을 폴리이미드 패시베이션층으로 대체하였다. 폴리이미드는 훨씬 더 바람직한 유전 특성을 가지고, 현재의 디바이스 제조 라인에서 유사하게 통합될 수 있으며, 전자회로기판에서 널리 사용되어 전자 디바이스의 성능을 잘 나타낸다. 이것은 폴리이미드의 바람직한 열적, 기계적, 그리고 전기적 특성의 평형 때문에 발생한다.
본 발명은 전기-광학 반도체 디바이스 및 그 제조 방법에 관한 것이다.
도 1은 본 발명에 따른 전기-광학 리지-도파관 변조기의 단면도이다.
도 2는 본 발명에 따르면, 칩 분리 이전의 금속 접촉층 및 배선 결합 패드의 크기를 도시하는 전기-광학 리지-도파관 변조기의 평면도이다.
도 3은 리지 에칭 전에, 제조 공정 중인 본 발명의 변조기의 단면도이다.
도 4는 리지 에칭 후에, 제조 공정 중인 본 발명의 변조기의 단면도이다.
도 5는 산화 실리콘 패시베이션층 상에 폴리이미드층을 증착한 이후의 변조기의 단면도이다.
도 6은 폴리이미드층 크기의 에칭 공정을 도시한다.
도 7은 폴리이미드층을 패턴화하는 현상된 포토레지스트층을 도시한다.
도 8은 폴리이미드층의 패턴화된 에칭 공정을 도시한다.
도 9는 산화 실리콘 중간층을 증착하며 포토레지스트층을 백에칭하여, 리지 구조를 노출시키는 과정을 도시한다.
도 10은 p-금속 접촉층 및 결합 패드의 형성을 도시한다.
도 11은 캐패시턴스를 더욱 감소시키기 위해 금속 접촉층의 크기가 감소되는 본 발명의 변조기의 다른 실시예의 평면도이다.
도 12는 본 발명에 따른 역-리지 레이저 다이오드 구조에 대한 본 발명의 응용을 도시한 단면도이다.
도 13은 본 발명에 따르면, 2개의 상이한 반도체에서 전기-광학 디바이스가 함께 집적되는 다른 실시예를 도시한다.
도 14는 초음파로 결합된 배선을 분리하는데 필요한 그램을 단위로 하는 인장력 역할으로서 본 발명의 디바이스의 분포를 나타내는 그래프이다.
실험을 통해 절연층으로서 폴리이미드의 사용과 관련된 문제점이 노출되었다. 반도체 시스템에서 폴리이미드층의 약한 접착력은 상업적용 디바이스에서 성능 문제를 불러일으킨다.
반도체층, 예를 들어 산화 실리콘 커버층에 대한 폴리이미드의 접착은 제어될 수 있다. 최근에 개발된 접착 프로모터는 산화 실리콘 패시베이션층의 화학적 준비, 가령, 폴리이미드를 받아들이기 용이하게 한다.
대신에, 폴리이미드 상에 금속 접촉층이 증착될 때에 문제점들이 발생한다. 즉, 우수한 접착력이 요구되는데, 이는 초음파 배선 결합과 같은 배선 결합 공정이 폴리이미드/접촉층 접합시 상당한 기계적 응력을 발생시키기 때문이다. 이것은 배선 결합시 또는 추후 접합 동안 실질적인 결함을 유발할 수 있다. 대부분의 경우에, 이러한 불확실성은 상업용 디바이스에서 수용되지 않는다.
본 발명은 전기-광학 디바이스 및 그 제조 방법에 관한 것이다. 본 발명은 중합(polymeric) 유전층, 바람직하게는 폴리이미드를 이용한다. 따라서, 캐패시턴스는 최소화 되는데, 이는 고속의 디바이스 동작이 가능하도록 증착될 수 있는 바람직한 유전 특성과 두께를 가지는 폴리이미드 때문이다. 그러나, 본 발명에 따르면, 산화 실리콘 중간층은 금속 접촉층 및 폴리이미드 사이에 사용된다. 산화 실리콘층과 폴리이미드로 이루어진 이중 층은 금속 접촉층과 그 하부에 위치한 디바이스 사이에 최상의 접착이 이루어지도록 하는데, 이는 우수한 접착력이 본 발명의 산화 실리콘층과 폴리이미드층, 및 금속층과 산화 실리콘층 사이에서 얻어질 수 있기 때문이다.
바람직하게는, 폴리이미드층과 산화 실리콘층 사이의 접촉 표면적이 증가하도록 폴리이미드가 거칠게 되어, 접착력도 증가되고, 따라서, 금속 접촉층을 디바이스로부터 분리하는데는 인장력이 필요하다. 상기 거칠게 하는 공정은 플라즈마 에칭 공정을 통해서 달성될 수 있지만, 바람직한 실시예에서, 폴리이미드층은 패턴화된 에칭 공정에 의해 거칠게 된다. 특히, 패턴화된 포토레지스트는 폴리이미드층에서 일련의 웰을 형성하도록 에칭-보호층으로 사용된다. 바람직하게는, 일련의 웰 사이의 피치는 1 내지 20 미크론이다.
이 방법은 통상적인 공정에 있어서, 리지 오버행 하부에 우수한 산화 실리콘 커버를 얻고 평탄화하기 어려운, 역-리지 구성에서 사용될 수 있다.
다양하고 새로운 상세한 구성 및 결합과, 다른 이점을 포함하는 본 발명의 상기 및 다른 구성은 첨부된 도면을 참고로 더욱 상세히 기술될 것이며 청구범위에서 지적될 것이다. 본 발명의 특정 방법과 장치는 본 발명에서 제한되지 않고 도면을 통해서 보여질 것이다. 본 발명의 원리와 특징은 본 발명의 범위를 벗어나지 않고 다양한 실시예로 설명될 것이다.
도면에서, 동일한 도면부호는 다른 도면에서 동일한 부분을 나타낸다. 도면은 판단하는데 필수적이지는 않지만, 본 발명의 원리를 설명할 때 강조된다.
도 1은 본 발명의 원리에 따라 구성된 리지-도파관 변조기(10)의 단면도이다.
기판 재료(100)는 바람직하게는 인화 인듐(InP)이다. 프로세싱 동안 에칭 정지층으로서 사용된 에피텍셜 InGaAsP 층(104)은 기판을 커버하다. 바람직하게는 리지(112) 내에 형성된 인듐 알루미늄 갈륨 비소 InAlGaAs 또는 인듐 갈륨 비소 인 InGaAsP 에피텍셜 활성층(110)은 디바이스의 전기-광학적 특성을 제공한다. 활성층(110)은 바람직하게는 InP인 클래딩층(106, 108)으로 상부 및 하부 경계가 나누어진다.
산화 실리콘 패시베이션층(114)은 에칭 정지층(104) 및 리지(112)의 측벽 상에 증착된다. 바람직한 실시예에서, 산화 실리콘 패시베이션층은 비교적 얇은, 2000-5000 옹스트롬(Å)의 두께를 가질 수 있으며, 이는 폴리이미드 층(116A, 116B)은 일반적으로 접지된 기판(100)에서 p-금속층(122)을 분리하여 캐패시턴스를 감소시키는데 사용되기 때문이다. 산화 실리콘 중간층(118)은 폴리이미드인 중합 유전층(116) 상에 증착된다.
폴리이미드층(116A,B)은 산화 실리콘 중간층(118)의 적용 이전에 거칠게 된다. 이것은 중간층(118)과 폴리이미드층(116) 사이의 인터페이스의 표면 영역을 증가시키게 된다. 바람직한 실시예에서, 가령, 일부 실시예에서, 플라즈마 에칭 공정을 통해 거칠게 되는 동안, 폴리이미드의 표면 영역은 폴리이미드층(116)의 상부면에서 일련의 에칭된 웰(120)을 형성함으로써 증가된다. 이러한 웰들의 피치, 즉 일련의 웰 중심 사이의 거리는 바람직하게는 1 내지 20 미크론이다. 8 미크론의 피치는 바람직한 실시예에서 사용된다. 웰의 깊이는 대략 0.3-2.0 미크론, 바람직하게는 0.7 미크론이다.
p-금속 접촉층(122)은 리지(112) 상부에 오옴 접촉되는 산화 실리콘 중간층(118) 상에 증착된다. 바람직한 실시예에서, 접촉층은 티타늄, 플라티넘, 및 금의 3가지 금속이다. 금으로 구성된 대형 결합 패드(124, 128)는 리지에 인접한 접촉층(122) 상에 형성되어, 배선(126)이 연결되며, 배선 볼(126A)은 바람직하게는 초음파 배선 결합에 의해 패드(124) 상에 형성된다. 배선(126)으로부터의 리지는 p-금속 접촉층(122)에 의해 리지(112)를 통해 활성층(110)으로 주입된다.
도 2는 스크라이빙/클리빙에 의해 각 디바이스로 분리하기 이전에 웨이퍼의 3개의 A, B, C 리지-도파관 변조기를 도시하는 평면도이다. 상기 각 변조기는 리지(112)와 리지의 길이 방향으로 연장되는 금속 접촉층(122)를 가진다. 금속 접촉층(122)은 결합 패드(124)의 하부에 위치한다. 정사각형 웰(120)은 리지(122) 상부를 제외한 반도체 상의 모든 영역을 커버하는 산화 실리콘 중간층(118)의 부착을 용이하게 하도록 하부 폴리이미드층(116)에 형성되어, 금속 결합 패드(124)가 디바이스에 부착되기 쉽게 한다.
도 3 내지 10은 본 발명의 리지-도파관 변조기(10)의 제조 공정을 도시하고 있다.
도 3에서 도시된 바와 같이, 산화 실리콘층(122)은 기판(100) 및 에피텍셜층(104, 106, 108, 110) 상에 증착된다. 산화층(122)의 바람직한 두께는 2200Å 이다. 제 1 포토레지스트층(130)은 산화 실리콘층(122) 상에 증착된다. 리소그라피 공정을 이용하여, 제 1 포토레지스트(130)는 영역(112) 상의 포토레지스트를 제외하고는 모두 제거된다. 다음으로 산화층(122)이 건식, 플라즈마 에칭 공정에서, 잔류 포토레지스트 하부의 산화층(122)의 일부를 제외하고 제거된다. 그 다음으로 습식 에칭 공정이 InGaAsP 에칭 정지층(104) 아래로 수행된다. 이 공정은 도 4에서 도시된 리지 구조(112)를 생성한다.
선택적 실시예에서, 다이오드 레이저가 제조될 때, 일반적으로 에칭 공정은 활성층(110)의 깊이 아래로 수행되지 않는다.
도 5는 폴리이미드층(116)의 증착 공정을 도시하고 있다. 특히, 산화층(122)의 잔류물은 리지(112) 상부로부터 제거된다. 다음으로, 산화 실리콘 패시베이션층(114)은 바람직하게는 화학기상증착을 이용하여 디바이스 표면상에 코팅된다. 패시베이션층(114)의 두께는 대략 B=5000Å 이다. 이 때, 2 내지 5 미크론 사이의 두꺼운 폴리이미드층은 산화 실리콘 패시베이션층(114) 상에서 회전한다. 바람직한 실시예에서, 상기 두께 C=2.5 미크론이다. 다른 중합 유전 재료가 사용되며; 중요한 특성은 반도체 제조 공정과 양립할 수 있다는 것이다.
패시베이션층(114) 표면은 부착 프로모터를 이용하여 폴리이미드 증착 이전에 제공된다. 현재, 듀퐁사의 필렌린 브랜드 유기 실란이 사용되고 있다.
다음으로 제 2 포토레지스트층(152)이 폴리이미드층(116) 상에 코팅되어 패턴화를 용이하게 한다. 리지(112)를 둘러싸는 영역(154)에서 제 2 포토레지스트층(152)은 포토리소그라피 공정을 통해 우선 제거된다. 그 다음에 폴리이미드가 바람직한 실시예에서 산소 플라즈마 에칭 공정을 이용하여 에칭된다.
도 6에서 도시된 바와 같이, 포토레지스트층(152)이 완전히 제거된 후에, 폴리이미드층(116A, 116B)의 일부는 리지(112)의 어느 한 쪽에 남는다. 폴리이미드층(116A)의 일부는 결합 패드가 형성될 전체 영역으로 연장된다.
도 7은 폴리이미드층(116)을 패턴화하는 단계를 도시하고 있다. 특히, 제 3 포토레지스트층이 증착된 후에 폴리이미드층(116)에 대해 바람직한 패턴으로 에칭된다. 바람직한 실시예에서, 일련의 웰(120)은 제 3 포토레지스트층(154)에서 균일한 간격으로 형성된다. 바람직한 실시예에서, 제 3 포토레지스트층(154)의 두께는 대략 1.5 미크론이다. 따라서, 본 발명의 실시예에서, 포토레지스트층은 그리드로 패턴화된다.
도 8에서 도시된 바와 같이, 포토레지스트층(154) 및 폴리이미드층(116)은 산소 플라즈마 에칭 공정으로 노출된다. 이 에칭 공정은 제 3 포토레지스트(154)의 잔류 부분 및 폴리이미드층(116)의 노출된 부분 모두에 영향을 준다. 폴리이미드에 관한 포토레지스트의 에칭 공정 효율은 대략 1:1 비율이다. 따라서, 웰(120)은 폴리이미드층(116A)으로 에칭되지만, 에칭 시간은 제 3 포토레지스트(154)가 폴리이미드층(116A) 상부에서 완전히 제거되지 않도록 제어된다. 그러나, 산소 플라즈마 에칭 공정은 리지(120)를 보호하는 산화층(112)에 영향을 주지는 않는다. 이 때 제 3 포토레지스트층(154)의 잔류 부분이 제거되고 산화 실리콘 중간층(118)이 도 9에서 도시된 바와 같이 증착된다. 산화 실리콘층은 폴리이미드층(116A)의 웰에 충전되어 산화 실리콘 중간층(118)과 폴리이미드층(116A) 사이의 접착 영역을 증가시킨다. 폴리이미드층(116)에 형성된 웰(120)은 폴리이미드와 산화 실리콘층 사이의 접촉 영역을 증가시켜 폴리이미드 상의 산화 실리콘의 접착력이 일반적으로 약하지만, 2중층으로 이루어진 산화 실리콘과 폴리이미드 사이에 우수한 그물 접착력을 제공한다.
도 9에서 도시된 바와 같이, 그 다음에 제 4의 하드-베이킹된 포토레지스트층(156)과 제 6의 소프트-베이킹된 포토레지스트층(157)이 증착된 후에, 리소그라피 공정을 이용하여 리지(112)를 둘러싸는 영역에서 제거된다. 이것은 산소 플라즈마 에칭 공정이 우선 사용된 후에, 산화 패시베이션층(114)의 일부와 리지(112)의 상부에 위치한 중간층(118)을 CHF3에칭 공정이 사용되는 포토레지스트 풀백(pullback) 기술을 이용하여 성립된다.
도 10에서 도시된 바와 같이, 마지막으로, 포토레지스트층(156, 157)이 제거된다. 이것은 p-접촉층(122)이 리지와 오옴 접촉을 형성할 수 있도록 리지 피크를 노출시킨다. 다음으로 금으로 이루어진 결합 패드(124, 128)가 리지(112) 양측의 폴리이미드 패드(116A, 116B) 상에 형성된다.
도 11은 본 발명의 다른 실시예를 도시하고 있다. 이것은 도 2에서 도시된것과 유사한 디바이스의 평면도이다. 패드(124)와 리지(112) 사이의 접촉층(122) 중 영역(140)가 감소된다. 이것은 기생 캐패시턴스도 감소시킨다.
또 다른 방법은 단순히 결합 패드(124) 크기를 감소시키는 것이다. 그러나, 현재의 배선 결합 기술에서 사용되는 배선 볼의 정렬 정확도 및 크기(126A)로 인해 이러한 결합 패드의 최소 크기는 제한된다.
도 12는 유사한 구조는 동일한 도면 부호가 부여되는 본 발명의 또 다른 실시예의 단면도이다. 이 구조는 역 리지 구조(112)를 사용하며, 리지 에칭 공정은 활성층(110)의 깊이까지 수행되지 않는다. 이러한 구성에서 폴리이미드층(116)을 이용하는 것에 대한 이점은 평탄화를 제공하기 위해 리지 오버행(142)의 하부 영역에 웰을 제공한다는 것이다.
도 13은 본 발명의 또 다른 실시예를 도시하고 있다. 도 13에서는 2개의 상이한 반도체 전기-광학 디바이스가 집적화 되어 있으며, 이들 2개의 디바이스는 기생 캐패시턴스를 감소시키기 위하여, 본 발명을 이용하여 배선 결합 패드(124)(중신선(phantom)에서 도시된다)를 형성한다. 하나의 디바이스는 바람직하게는 레이저이며, 리지 에칭 공정은 활성층(110) 상에서 정지된다. 다른 디바이스는 바람직하게는 광학 변조기, 증폭기, 또는 검출기이며, 활성층(110)을 통해 에칭된 리지(112)를 가지거나, 레이저(161)와 동일한 레벨에서 머문다. 두 경우에 모두, p-금속 접촉층(122)은 패드(124)를 디바이스 리지(112)에 접속시킨다.
도 14는 그램을 단위로 하는 인장력, 즉, 디바이스(10)와 배선(126)을 분리하는데 필요한 힘의 양의 함수로서 본 발명을 이용하는 디바이스 분포를 나타낸 그래프이다. 상술한 바와 같이, 디바이스는 11 그램 이상의 인장력을 지탱하는 많은 디바이스로 7 그램 이상의 인장력을 지탱한다. 이것은 3 그램 이상의 인장력만을 필요로 하는 현재의 상업 및 군사적 규격과 바람직하게 비교된다.
본 발명은 그 정신 또는 주요한 특징으로부터 일탈하는 일없이, 다른 여러 가지 형태로 실시할 수 있다. 그 때문에, 전술한 실시예는 모든 점에서 단순한 예시에 지나지 않으며, 한정적으로 해석해서는 안된다. 본 발명의 범위는 특허 청구범위에 의해서 나타내는 것으로써, 명세서 본문에 의해서는 아루런 구속도 되지 않는다. 또한, 특허청구범위의 균등 범위에 속하는 변형이나 변경은, 모두 본 발명의 청구범위 내에 포함된다.

Claims (32)

  1. 반도체 전기-광학 디바이스에 있어서,
    산화 실리콘 중간층이 접촉 금속 및 결합 패드의 접착을 용이하게 하기 위해 상기 폴리이미드층 상에 배치된 폴리이미드층을 가지는 것을 특징으로 하는 반도체 전기-광학 디바이스.
  2. 제 1 항에 있어서,
    상기 폴리이미드층을 하부의 반도체 재료에 부착시키기 위한 산화 실리콘 패시베이션층을 더 포함하는 것을 특징으로 하는 반도체 전기-광학 디바이스.
  3. 제 2 항에 있어서,
    상기 산화 실리콘 패시베이션층은 접착 프로모터-향상 표면을 포함하는 것을 특징으로 하는 반도체 전기-광학 디바이스.
  4. 제 1 항에 있어서,
    폴리이미드 표면은 상기 폴리이미드층 및 상기 산화 실리콘 중간층 사이의 접촉면을 증가시키기 위해 거칠게 되어 있는 것을 특징으로 하는 반도체 전기-광학 디바이스.
  5. 제 4 항에 있어서,
    상기 폴리이미드층은 플라즈마 에칭 공정에 의해 거칠게 되는 것을 특징으로 하는 반도체 전기-광학 디바이스.
  6. 제 4 항에 있어서,
    상기 폴리이미드층은 패턴 에칭 공정에 의해 거칠게 되는 것을 특징으로 하는 반도체 전기-광학 디바이스.
  7. 제 6 항에 있어서,
    웰은 상기 폴리이미드에서 에칭되는 것을 특징으로 하는 반도체 전기-광학 디바이스.
  8. 제 7 항에 있어서,
    상기 에칭된 웰 사이의 피치는 2 내지 20 미크론인 것을 특징으로 하는 반도체 전기-광학 디바이스.
  9. 제 1 항에 있어서,
    상기 전기-광학 도파관 디바이스는 변조기인 것을 특징으로 하는 반도체 전기-광학 디바이스.
  10. 제 1 항에 있어서,
    상기 전기-광학 도파관 디바이스는 레이저인 것을 특징으로 하는 반도체 전기-광학 디바이스.
  11. 제 1 항에 있어서,
    리지는 역-리지 구성을 가지는 것을 특징으로 하는 반도체 전기-광학 디바이스.
  12. 전기-광학 디바이스에 있어서,
    리지-도파관;
    상기 리지-도파관을 둘러싸는 폴리이미드층;
    상기 폴리이미드층 상에 배치된 산화 실리콘 중간층; 및
    리지 공급 전류를 도통시키는 상기 산화 실리콘 중간층 상의 금속 접촉층을 포함하는 것을 특징으로 하는 전기-광학 디바이스.
  13. 제 12 항에 있어서,
    상기 금속 접촉층과 전기 접촉되며, 상기 금속 접촉층에 외부 전기 액세스를 용이하게 하는 금속 패드를 더 포함하는 것을 특징으로 하는 전기-광학 디바이스.
  14. 제 12 항에 있어서,
    반도체 재료 및 폴리이미드 사이의 접착층을 더 포함하는 것을 특징으로 하는 전기-광학 디바이스.
  15. 제 14 항에 있어서,
    상기 접착층은 접착 프로모터-향상 산화 실리콘을 포함하는 것을 특징으로 하는 전기-광학 디바이스.
  16. 제 12 항에 있어서,
    폴리이미드 표면은 상기 폴리이미드층과 상기 산화 실리콘 중간층 사이의 접촉면을 증가시키기 위해 거칠게 되어 있는 것을 특징으로 하는 전기-광학 디바이스.
  17. 제 16 항에 있어서,
    상기 폴리이미드층은 플라즈마 에칭 공정에 의해 거칠게 되는 것을 특징으로 하는 전기-광학 디바이스.
  18. 제 16 항에 있어서,
    상기 폴리이미드층은 패턴 에칭 공정에 의해 거칠게 되는 것을 특징으로 하는 전기-광학 디바이스.
  19. 제 18 항에 있어서,
    웰은 상기 폴리이미드에서 에칭되는 것을 특징으로 하는 전기-광학 디바이스.
  20. 제 19 항에 있어서,
    상기 에칭된 웰의 피치는 1 내지 20 미크론인 것을 특징으로 하는 전기-광학 디바이스.
  21. 제 12 항에 있어서,
    상기 전기-광학 디바이스는 변조기인 것을 특징으로 하는 전기-광학 디바이스.
  22. 제 12 항에 있어서,
    상기 전기-광학 디바이스는 레이저인 것을 특징으로 하는 전기-광학 디바이스.
  23. 제 12 항에 있어서,
    상기 리지는 역-리지 구성을 가지는 것을 특징으로 하는 전기-광학 디바이스.
  24. 전기-광학 디바이스를 제조하는 방법에 있어서,
    반도체 기판에 리지-도파관을 형성하는 단계;
    상기 리지 도파관을 둘러싸는 폴리이미드층을 증착하는 단계;
    상기 폴리이미드층 상에 산화 실리콘 중간층을 증착하는 단계; 및
    리지 공급 전류를 도통시키기 위해 상기 산화 실리콘 중간층 상에 그리고 상기 리지를 가진 전기 접촉부에 금속 접촉층을 형성하는 단계를 포함하는 것을 특징으로 하는 전기-광학 디바이스 제조 방법.
  25. 제 24 항에 있어서,
    상기 금속 접촉층과 전기 접촉하는 금속 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 전기-광학 디바이스 제조 방법.
  26. 제 25 항에 있어서,
    상기 패드에 와이어 리드선을 초음파 결합하는 단계를 더 포함하는 것을 특징으로 하는 전기-광학 디바이스 제조 방법.
  27. 제 24 항에 있어서,
    싱기 폴리이미드 표면을 기계적으로 거칠게 하는 단계를 더 포함하는 것을 특징으로 하는 전기-광학 디바이스 제조 방법.
  28. 제 24 항에 있어서,
    상기 산화 실리콘층의 증착 이전에 상기 폴리이미드 표면을 플라즈마 에칭하는 단계를 더 포함하는 것을 특징으로 하는 전기-광학 디바이스 제조 방법.
  29. 제 24 항에 있어서,
    상기 산화 실리콘층의 증착 이전에 상기 폴리이미드 표면에서 패턴 에칭하는 단계를 더 포함하는 것을 특징으로 하는 전기-광학 디바이스 제조 방법.
  30. 제 29 항에 있어서,
    상기 폴리이미드 표면에서의 패턴 에칭 단계는:
    포토레지스트를 노출시키며 현상하는 단계; 및
    상기 폴리이미드층을 에천트에 노출시키는 동안 잔류 포토레지스트를 에칭 보호층으로 이용하는 단계를 포함하는 것을 특징으로 하는 전기-광학 디바이스 제조 방법.
  31. 제 30 항에 있어서,
    패턴은 상기 폴리이미드층의 일련의 웰을 포함하는 것을 특징으로 하는 전기-광학 디바이스 제조 방법.
  32. 제 30 항에 있어서,
    상기 에칭된 패턴의 피치는 1 내지 20 미크론인 것을 특징으로 하는 전기-광학 디바이스 제조 방법.
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