KR100724523B1 - 도전성 반도체 기판 상의 전극 패드 - Google Patents

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니폰덴신뎅와 가부시키가이샤
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Abstract

전극 패드 부분의 용량을 작게 함과 아울러 실용적인 전극 패드의 크기에 대해서 특성 임피던스의 제어를 가능하게 한 반도체 기판 상의 전극 패드를 제공한다. n-InP 기판(1) 상에, n-InP 클래드층(2)과, i층(3)과, p-InP 클래드층 및 p형 콘택트층(4)을 적층하여 이루어지는 메사-스트라이프형의 광도파로를 형성하고, 광도파로의 근방에 메사 형상 퇴적부(8c)를 가지는 절연성 재료막(8)을 n-InP 기판(1) 상에 형성하고, 광도파로에 전기 신호를 공급하는 전극 메탈(11a) 및 배선 메탈(11b, 11c)을 각각 광도파로 및 절연성 재료막(8) 상에 배치함과 아울러 전극 패드(10)를 메사 형상 퇴적부(8c)의 상면에 배치하여 n-InP 기판(1)과 전극 패드(10)가 소정의 간격 t1(약 17∼29㎛)을 가지도록 한다.
전극 패드, 용량, 특성 임피던스, 기판, 클래드층, 콘택트층, 메사-스트라이프형, 광도파로, 퇴적부, 절연성 재료막

Description

도전성 반도체 기판 상의 전극 패드{ELECTRODE PAD ON CONDUCTIVE SEMICONDUCTOR SUBSTRATE}
본 발명은 도전성 반도체 기판 상에 제작된 전자 디바이스(device) 및 광디바이스(optical device)의 전극 패드(pad)에 관한 것이다.
도 13은 종래의 전극(electrode) 패드(pad)의 일례의 개략 구조도이다. 반도체 기판 상에 제작되는 전자 디바이스 혹은 광디바이스에는 통상적으로 이 도 13(A)에 나타내는 것 같은 전극 패드(123, 124)가 구비된다.
전극 패드(123, 124)는 각각 기판(121, 122) 상에 형성되고, 금속선 등의 접속 배선(125)으로 전극 패드 사이를 전기적으로 접속함으로써, 전자 디바이스 혹은 광디바이스를 구동하기 위한 전기 신호를 외부로부터 공급하거나, 전자 디바이스 혹은 광디바이스로 증폭, 검출되는 등을 한 전기 신호를 외부로 취출하거나 하는 중요한 역할을 담당하고 있다.
상술하듯이 외부로부터 전기 신호를 공급하거나 외부로 전기 신호를 취출하거나 하는 경우에는, 외부의 전기 디바이스, 배선 선로, 연결기 등과 전자 디바이스 혹은 광디바이스를 접속 배선(125)으로 전기적으로 접속할 필요가 있다. 이 전기적인 접속시의 작업성을 좋게 하기 위해, 또는 배선 작업에 있어서 전자 디바이 스나 광디바이스에 충격을 주지 않기 위해서라도 전극 패드는 필수의 것으로 되어 있다.
따라서, 전자 디바이스나 광디바이스를 설계할 때, 전극 패드에는, (1) 외부의 부품과의 배선 작업에 있어서 확실히 배선 가능한 것, (2) 반도체 기판(121)과 밀착성이 좋은 것, (3) 도전성의 반도체 기판에 전극 패드를 형성할 때(도 13(C))에는 전극 패드 사이의 통전을 방지하기 위해, 반도체 기판(121) 상에 SiO2막이나 저유전율의 절연성 재료막(126)이 형성되지만, 이러한 막과 밀착성이 좋은 것, (4) 배선 작업으로 받는 충격에 의해 전자 디바이스나 광디바이스의 기능이 손상되지 않는 배치로 하는 것, (5) 전극 패드의 저항이나 기생 용량(capacity) 등에 의해 전자 디바이스나 광디바이스의 기능을 저해하지 않는 것 등이 요구된다. 일반적으로는, 전극 패드는 이들을 고려하여 설계되어 있다(하기의 비특허문헌 1을 참조).
<비특허문헌 1> M.N.Khan, et al., “Theoretical prediction and experimental verification of quantum well electroabsorption modulators with bandwidths exceeding 40㎓”, OFC99, paper ThT4-1/293
일반적으로, 전자 디바이스나 광디바이스의 제작에 이용되는 반도체 기판을 도전성의 반도체 기판으로 하는 경우, 해당 반도체 기판에 대향하는 전극(배선)과의 사이에 용량이 생기기 쉽고, 전극부(배선부)에 있어서의 특성 임피던스(impedance) 제어가 곤란하게 된다.
특히, 전극 패드 부분에 있어서는 전극 패드의 면적을 크게 할 필요가 있기 때문에, 전극 배선이 복잡한 전자 디바이스는 특성 임피던스를 제어하여 효율적인 전기 신호의 전송을 실현하기 쉬운 반절연성 기판 상에 제작되는 것이 일반적이었다.
한편, 광디바이스에서는 반도체 기판측의 전극(기판에 전기적으로 접속되는 전극)이 용이하게 구성될 수 있는 것, 전극(배선)을 복잡하게 끌고 다닐 필요가 거의 없기 때문에 전극(배선) 용량의 영향이 적은 것 등의 이유 때문에 도전성의 반도체 기판 상에 제작되는 것이 많았다.
그렇지만, 근년의 전자 디바이스나 광디바이스의 고속 동작화에 의해, 전자 디바이스와 광디바이스를 동일한 기판 상에 집적하는 것이나, 전자 디바이스 칩과 광디바이스 칩(chip) 사이의 배선에 의해 각각의 디바이스 특성에 영향을 주지 않는 칩 상의 전극 배선 및 전극 패드의 구성, 더 나아가 전극 배선과 전극 패드의 각각의 특성 임피던스 제어에 대한 요구가 높아져 왔다.
도 14는 종래의 반도체 광디바이스 상의 전극 패드의 개략 구조도이다. 이 도에는 도전성의 반도체 기판 상에 제작된 종래의 반도체 광디바이스 및 이에 구비된 전극 패드를 나타내고 있다.
이 도에 나타내듯이, 제1 도전성을 가지는 반도체 기판(101) 상에는 제1 도전성을 가지는 반도체 클래드층(102)과, 광디바이스의 활성층(active layer), 광흡수층(optical absorption layer) 또는 광도파로 코어층(core layer)(103)과, 제2 도전성을 가지는 반도체 클래드층(clad layer) 및 반도체 콘택트층(contact layer)(104)이 적층되는 메사-스트라이프형(mesa-stripe type)의 광도파로가 형성되어 있다.
반도체 기판(101)의 하면에는 전극 패드(112)가 형성되고, 반도체 클래드층(102)측으로부터의 광도파로와의 전기적 접속이 이루어져 있다. 한편, 제2 도전성을 가지는 반도체 클래드층 및 반도체 콘택트층(104)측으로부터의 광도파로와의 전기적 접속은 반도체 기판(101)에 대향하여 설치되는 전극 패드(110)와, 전극 패드(110)와 제2 도전성을 가지는 반도체 콘택트층((104) 상의 전극 메탈(111a)과의 사이의 배선 메탈(111b)에 의해 행하여진다.
전극 패드(110)(및 배선 메탈(111b))는 도전성의 반도체 기판(101)과의 합선을 방지하기 위해, 두께 t0의 저유전율의 절연성 재료막(108)을 통해 반도체 기판(101) 상에 배치된다. 여기서, 반도체 기판(101)에 대향하는 전극 패드(110)의 특성 임피던스 제어를 하는 경우, 저유전율의 절연성 재료막(108)의 두께 t0가 중요한 파라미터로 된다.
그렇지만, 전자 디바이스나 광디바이스에 있어서는 기판의 요철을 억제하는 설계가 일반적으로 행해져 왔다. 이는 요철이 큰 기판에 대해서는 높은 정밀도로 포토리소그래피(photolithography)를 할 수가 없기도 하고, 드라이 에칭에 있어서 높은 메사를 만드는 것이 곤란하기도 하고, 단차가 높은 메사에의 전극 프로세스가 곤란하기도 하기 때문에, 제작 프로세스의 용이성을 확보한다고 하는 이유에 근거한다. 이 때문에 비교적 요철이 큰 광디바이스이어도 도전성의 반도체 기판과 전극 패드와의 갭(gap) t0는 커도 광도파로의 메사(mesa)의 높이 정도밖에 없었다(예를 들면, t0=5㎛ 미만).
이와 같이 도전성의 반도체 기판과 전극 패드와의 갭이 작기 때문에 반도체 기판에 대향하는 전극 패드 부분에 생기는 용량이 커져 전극 패드 부분의 특성 임피던스 제어가 곤란하게 된다고 하는 문제가 있었다. 또, 일반적으로 적합하게 되는 특성 임피던스 50Ω의 전극 패드를 설계하는 경우, 전극 패드의 폭은 커도 10㎛ 정도로 되어 금속선 등에 의한 외부의 배선 기판 등과의 본딩(bonding)이 실용상 이루어질 수 없다고 하는 문제가 있었다.
본 발명은 상기 상황을 감안하여 이루어진 것으로, 전극 패드 부분의 용량을 작게 함과 아울러 실용적인 전극 패드의 크기에 대해서 특성 임피던스의 제어를 가능하게 한 반도체 기판 상의 전극 패드를 제공하는 것을 목적으로 한다.
본 발명은, 이러한 목적을 달성하기 위해서, 본 발명과 관련되는 도전성 반도체 기판 상의 전극 패드는, 도전성 기판과, 이 도전성 기판 상에 형성된 절연성 재료막과, 이 절연성 재료막 상에 형성된 전극 패드와, 상기 절연성 재료막 상에 형성되고 상기 전극 패드에 접속되고 상기 전극 패드와는 다른 폭을 가지는 배선을 구비하고, 상기 전극 패드의 크기는, 외부 기기와의 전기적인 접속 부위와 대략 동일한 크기 이상이고, 상기 절연성 재료막의 적어도 상기 전극 패드가 형성된 제1 영역의 제1 두께는, 상기 전극 패드의 특성 임피던스와 상기 전극 패드에 접속하는 외부 기기와의 특성 임피던스가 거의 정합하도록, 상기 절연성 재료막의 상기 배선의 적어도 일부가 형성된 제2 영역으로서, 상기 제1 영역 이외의 제2 영역의 제2 두께와는 다른 두께인 것을 특징으로 한다.
덧붙여 전극 패드의 「크기(size)」란, 예를 들면 평면 사각의 전극 패드이면 한 변의 크기를 의미하고, 예를 들면 평면 원형의 전극 패드이면 직경의 크기를 의미한다. 이외 다양한 형상의 전극 패드가 있지만, 「크기」란 일반적으로 전극 패드의 외형 치수를 의미한다. 또, 외부와의 전기적인 접속 부위라는 것은 본딩(bonding)을 위한 금속선이나 금속 리본(ribbon)이고, 또 플립칩(flip chip) 본딩 때의 땜납 범프(solder bump) 등이다.
또, 상기 도전성 반도체 기판 상의 전극 패드에 있어서, 상기 배선의 폭은 상기 전극 패드의 크기보다 가는 폭이고, 상기 절연성 재료막의 상기 제1 영역의 두께는 상기 절연성 재료막의 상기 제2 영역의 두께보다 두꺼운 것을 특징으로 한다.
전극 패드와 도전성 반도체 기판과의 사이에 저유전율의 절연성 재료막을 통해 전극 패드와 반도체 기판을 크게 이간시킴으로써, 종래보다 전극 패드의 용량을 저감할 수가 있어 이 전극 패드에 접속하는 외부 기기의 특성 임피던스와 정합하는 것이 가능하게 된다.
또, 상기 도전성 반도체 기판 상의 전극 패드에 있어서, 상기 절연성 재료막은, 상기 제1 영역이 상면에 돌출되어 있는 돌출부를 가지고 있는 것을 특징으로 한다.
또, 상기 도전성 반도체 기판 상의 전극 패드에 있어서, 상기 돌출부의 측벽면은 경사져 있는 것을 특징으로 한다.
또, 상기 도전성 반도체 기판 상의 전극 패드에 있어서, 상기 전극 패드는, 상기 돌출부의 상면에 위치하고, 상기 전극 패드에는 상기 절연성 재료막의 표면을 따라 배치되는 상기 배선이 접속되어 있고, 이 배치된 배선에 있어서의 상기 경사진 측벽면에 배치되는 부분은, 이 배선의 하방의 상기 반도체 기판까지의 두께가 큰 만큼 폭이 커지는 평면 테이퍼(taper) 형상인 것을 특징으로 한다.
또, 상기 도전성 반도체 기판 상의 전극 패드에 있어서, 상기 도전성 기판 상에는 도랑부(trench portion)가 형성되어 있고, 상기 절연성 재료막의 제1 영역의 일부분은, 상기 도랑부의 저면으로부터 상기 전극 패드까지의 간격이 상기 제1 두께가 되도록, 상기 도랑부 내에 형성되어 있는 것을 특징으로 한다.
또, 상기 도전성 반도체 기판 상의 전극 패드에 있어서, 상기 절연성 재료막의 표면은, 대략 평탄한 것을 특징으로 한다.
도전성 반도체 기판에 도랑을 형성하고, 그 도랑에 절연성 재료를 매립함으로써, 전극 패드의 직하의 절연성 재료를 두껍게 하여도, 전극 패드가 배치되는 표면을 평탄화 할 수가 있다.
또, 상기 도전성 반도체 기판 상의 전극 패드에 있어서, 상기 도랑부의 측벽면은, 이 도랑부의 저면각이 직각보다 커지도록 경사져 있는 것을 특징으로 한다.
또, 상기 도전성 반도체 기판 상의 전극 패드에 있어서, 상기 전극 패드는, 상기 도랑부의 저면의 상방에 위치하고, 상기 전극 패드에는 상기 절연성 재료막의 표면을 따라 배치되는 상기 배선이 접속되고, 이 배선에 있어서의 상기 경사진 측벽면의 상방에 위치하는 부분은, 상기 배선의 하방의 상기 반도체 기판까지의 깊이가 큰 만큼 폭이 커지는 평면 테이퍼 형상인 것을 특징으로 한다.
또, 상기 도전성 반도체 기판 상의 전극 패드에 있어서, 상기 전극 패드 및 상기 배선의 특성 임피던스가, 대략 50Ω이 되도록, 상기 배선에 있어서의 테이퍼 형상의 부분의 테이퍼 폭의 변화율 및/또는 상기 경사진 측벽면의 경사각이 조정되어 있는 것을 특징으로 한다.
또, 상기 도전성 반도체 기판 상의 전극 패드에 있어서, 상기 제2 영역에 형성된 배선의 특성 임피던스가, 상기 전극 패드의 특성 임피던스와 거의 정합하도록, 상기 제2 영역에 형성된 배선의 폭 및 상기 제2 두께가 조정되어 있는 것을 특징으로 한다.
또, 상기 도전성 반도체 기판 상의 전극 패드에 있어서, 상기 제1 두께는, 상기 전극 패드의 크기, 및 상기 외부 기기의 특성 임피던스에 따라 설정되는 것을 특징으로 한다.
또, 상기 도전성 반도체 기판 상의 전극 패드에 있어서, 상기 전극 패드의 크기는 30㎛ 이상인 것을 특징으로 한다.
또, 상기 도전성 반도체 기판 상의 전극 패드에 있어서, 상기 전극 패드의 특성 임피던스는, 대략 40Ω인 것을 특징으로 한다.
또, 상기 도전성 반도체 기판 상의 전극 패드에 있어서, 상기 전극 패드의 특성 임피던스는, 대략 50Ω이어도 좋다.
또, 상기 도전성 반도체 기판 상의 전극 패드에 있어서, 상기 배선은, 광디바이스 소자에 접속되어도 좋고, 전자 디바이스 소자에 접속되어도 좋다.
또, 상기 도전성 반도체 기판 상의 전극 패드에 있어서, 상기 전극 패드는, 도전성 기판의 단(端) 상에 형성되어 있는 것을 특징으로 한다.
본 발명의 일실시 형태에 의하면, 도전성의 반도체 기판 상에 제작된 전극 패드 부분의 용량을 작게 할 수가 있어 실용적인 전극 패드 크기에 대해서 특성 임피던스의 제어가 가능하게 된다.
예를 들면 일반적인 전자 디바이스의 특성 임피던스인 50Ω을 가진 전극 패드를 구성하는 경우, 종래의 구조에서는 전극 패드와 도전성의 반도체 기판과의 간격이 커도 5㎛ 정도이기 때문에 전극 패드의 폭을 약 10㎛로 하지 않으면 안 되는데 대해, 본 발명과 같이, 전극 패드와 반도체 기판과의 간격을 크게 함(예를 들면, 약 20㎛)으로써, 전극 패드의 폭을 크게 할(예를 들면, 약 50㎛) 수가 있다. 덧붙여 이 예에서는 저유전율의 절연성 재료막의 유전율을 일반적인 폴리이미드의 값(value)(3.5)으로서 추산하였다.
유전율이 약 2까지 낮은 절연성 재료막을 이용하였다고 하여도, 종래의 구조에서는 크다고 하여도 15㎛ 정도의 전극 패드 폭 밖에 되지 않는다.
이 결과, 고주파 전기 실장에 널리 이용되고 있는 50㎛ 폭의 금속(metal) 리본 배선이나, 25㎛ 직경의 금속선(metal wire) 배선이 가능하게 된다. 또한, 광디바이스 본래의 특성을 취출할 수가 있어 특히 고속 전기 신호에 대한 응답 동작의 비약적인 향상을 기대할 수 있다.
도 1은 제1 실시 형태와 관련되는 반도체 광디바이스 상의 전극 패드의 개략 구조도(부분 투시도)이다.
도 2는 제2 실시 형태와 관련되는 반도체 광디바이스 상의 전극 패드의 개략 구조도(부분 투시도)이다.
도 3은 실시 형태와 관련되는 전극 패드에 있어서의 투과 전기 신호 강도 및 특성 임피던스와 절연성 재료막의 두께의 관계도이다.
도 4는 실시 형태와 관련되는 해석에 이용한 반도체 전계 흡수형 광변조기의 모식도이다.
도 5(A)는 실시 형태와 관련되는 전기 반사 특성의 주파수 의존성에 대해서 계산한 결과를 나타내는 도이다.
도 5(B)는 실시 형태와 관련되는 전기 투과 특성의 주파수 의존성에 대해서 계산한 결과를 나타내는 도이다.
도 6은 실시 형태와 관련되는 전극 패드에 있어서의 전기 투과손실이 -2dB로 되는 주파수를 도시한 도이다.
도 7은 제1 실시 형태와 관련되는 반도체 광디바이스 상의 전극 패드의 제작 방법을 나타내는 공정도이다.
도 8은 제1 실시 형태와 관련되는 반도체 광디바이스 상의 전극 패드의 제작 방법을 나타내는 공정도이다.
도 9는 제1 실시 형태와 관련되는 반도체 광디바이스 상의 전극 패드의 제작 방법을 나타내는 공정도이다.
도 10은 제2 실시 형태와 관련되는 반도체 광디바이스 상의 전극 패드의 제작 방법을 나타내는 공정도이다.
도 11은 제2 실시 형태와 관련되는 반도체 광디바이스 상의 전극 패드의 제작 방법을 나타내는 공정도이다.
도 12는 제2 실시 형태와 관련되는 반도체 광디바이스 상의 전극 패드의 제작 방법을 나타내는 공정도이다.
도 13(A)는 종래의 전극 패드의 일례의 개략 구조도이다.
도 13(B)는 종래의 전극 패드의 일례의 개략 구조도이다.
도 13(C)는 종래의 전극 패드의 일례의 개략 구조도이다.
도 14는 종래의 반도체 광디바이스 상의 전극 패드의 개략 구조도(부분 투시도)이다.
　＜제1, 제2 실시 형태와 관련되는 전극 패드＞
도 1은 제1 실시 형태와 관련되는 반도체 광디바이스 상의 전극 패드의 개략 구조도이다.
도 2는 제2 실시 형태와 관련되는 반도체 광디바이스 상의 전극 패드의 개략 구조도이다. 덧붙여 이러한 도에는 도전성의 반도체 기판 상에 제작한 광디바이스에 전극 패드를 구성한 예를 나타내고 있지만, 광디바이스 대신에 전자 디바이스, 또, 전자 디바이스와 광디바이스와의 집적 디바이스를 적용하여도 좋다.
도 1에 나타내듯이, 제1 실시 형태와 관련되는 반도체 광디바이스 상의 전극 패드는, 제1 도전성을 가지는 반도체 기판인 n-InP 기판(1) 상에, 제1 도전성을 가지는 반도체 클래드층인 n-InP 클래드층(2)과, 광디바이스의 활성층, 광흡수층 또는 광도파로 코어층에 상당하는 i층(i layer)(3)과, 제2 도전성을 가지는 반도체 클래드층 및 반도체 콘택트층인 p-InP 클래드층 및 p형 콘택트층(4)이 적층되는 메사-스트라이프형의 광도파로(pin 구조 : 높이 t0)가 형성되어 있다.
n-InP 기판(1)의 하면에는 전극 패드(12)가 형성되고, n-InP 클래드층(2)측으로부터의 광도파로와의 전기적 접속이 이루어져 있다. 한편, p-InP 클래드층 및 p형 콘택트층(4)측으로부터의 광도파로와의 전기적 접속은, n-InP 기판(1)에 대향하여 설치되는 전극 패드(10)와, 전극 패드(10)와 제2 도전성을 가지는 반도체층(4) 상의 전극 메탈(11a)과의 사이의 배선 메탈(11b, 11c)에 의해 행하여진다.
전극 패드(10)(및 배선 메탈(11b, 11c))는, n-InP 기판(1)과의 합선을 방지하기 위해, 층간 절연막으로서의 저유전율의 절연성 재료막(8)을 통해 n-InP 기판(1) 상에 배치된다.
저유전율의 절연성 재료막(8)은, 예를 들면 폴리이미드(polyimide) 재료, BCB 재료 등에 의해 형성되고, n-InP 기판(1)에 대향하는 전극 패드(10) 부분에 생기는 용량을 저감함과 아울러 전극 패드(10) 부분의 특성 임피던스 제어를 가능하게 하고 있다.
즉, 저유전율의 절연성 재료막(8)을, 적어도 전극 패드(10)를 포함하는 영역의 하방 부분에 있어서 메사 형상으로 형성(돌출부인 메사 형상 퇴적부(8c)：두께 t1)하고, 전극 패드(10)가 n-InP 기판(1)과 소정의 간격 t1을 가지고 배치되도록 되어 있다.
이와 같이, 절연성 재료막(8)의 적어도 전극 패드(10)를 포함하는 영역을 두께 t1(t1＞t0)의 메사 형상 퇴적부(8c)로 하였으므로, 전극 패드(10)와 제1 도전성을 가지는 n-InP 기판(1)과의 사이의 거리를 크게 잡을 수가 있다. 따라서, 전극 패드(10)와 n-InP 기판(1)과의 사이의 용량을 작게 할 수가 있어 특성 임피던스 제어를 용이하게 할 수가 있다. 또한, 상기 용량을 작게 할 수가 있기 때문에 전극 패드(10)의 크기를 크게 할 수가 있다. 즉, 전극 패드(10)의 크기의 자유도를 증가시킬 수가 있다.
전극 패드(10)는 다른 소자나 배선과 전기 접속되고, 전극 메탈(11a) 및 배선 메탈(11b, 11c)을 통해 광도파로에 전기 신호가 공급된다. 덧붙여 전극 메탈(11a)은, 제2 도전성을 가지는 반도체층(4)의 바로 상방에 설치된 전극이고, 배선 메탈(11b, 11c)은, 전극 메탈(11a)과 전극 패드(10)를 접속하는 배선이고, 배선 메탈(11c)은, 메사 형상 퇴적부(8c)의 경사면에 설치된 배선이다.
도 2에 나타내듯이, 제2 실시 형태와 관련되는 반도체 광디바이스 상의 전극 패드는, 제1 도전성을 가지는 반도체 기판인 n-InP 기판(21) 상에, 제1 도전성을 가지는 반도체 클래드층인 n-InP 클래드층(22)과, 광디바이스의 활성층, 광흡수층 또는 광도파로 코어층에 상당하는 i층(23)과, 제2 도전성을 가지는 반도체 클래드층 및 반도체 콘택트층인 p-InP 클래드층 및 p형 콘택트층(24)이 적층되는 메사-스 트라이프형의 광도파로(pin 구조 : 높이 t0)가 형성되어 있다.
n-InP 기판(21)의 하면에는 전극 패드(32)가 형성되고, n-InP 클래드층(22)측으로부터의 광도파로와의 전기적 접속이 이루어져 있다. 한편, p-InP 클래드층 및 p형 콘택트층(24)측으로부터의 광도파로와의 전기적 접속은, n-InP 기판(21)에 대향하여 설치되는 전극 패드(30)와, 전극 패드(30)와 p형 반도체층(24) 상의 전극 메탈(31a)과의 사이의 배선 메탈(31b, 31c)에 의해 행하여진다.
전극 패드(30)(및 배선 메탈(31b, 31c))는, n-InP 기판(21)과의 합선을 방지하기 위해, 층간 절연막으로서의 저유전율의 절연성 재료막(28)을 통해 n-InP 기판(21) 상에 배치된다.
저유전율의 절연성 재료막(28)은, 예를 들면 폴리이미드 재료, BCB 재료 등에 의해 형성되고, n-InP 기판(21)에 대향하는 전극 패드(30) 부분에 생기는 용량을 저감함과 아울러 전극 패드(30) 부분의 특성 임피던스 제어를 가능하게 하고 있다.
즉, 절연성 재료막(28)의 적어도 전극 패드(30)를 포함하는 영역의 하방에 있어서, n-InP 기판(21)에 도랑부(28c)를 형성함과 아울러 이 도랑부(28c)를 매립하도록 저유전율의 절연성 재료막(28)을 퇴적(두께 t2)하고 있고, 전극 패드(30)는 n-InP 기판(21)과 소정의 간격 t2를 가지고 배치되어 있다. 도랑부(28c)는, 저면과 경사진 측벽면으로 구성되고, 도랑부(28c)의 저면의 상방에 전극 패드(30)가 위치하고 있다.
이와 같이 절연성 재료막(28)의 적어도 전극 패드(30)를 포함하는 영역의 하방에 있어서, n-InP 기판(21)에 도랑부(28c)를 설치하고, 이 도랑부(28c)에도 절연성 재료막(28)을 두께 t2(t2＞t0)로 퇴적하고 있으므로, 전극 패드(30)와 제1 도전성을 가지는 n-InP 기판(21)과의 사이의 거리를 크게 잡을 수가 있다. 따라서, 전극 패드(30)와 n-InP 기판(21)과의 사이의 용량을 작게 할 수가 있어 특성 임피던스 제어를 용이하게 할 수가 있다. 또한, 상기 용량을 작게 할 수가 있기 때문에 전극 패드(30)의 크기를 크게 할 수가 있다. 즉, 전극 패드(30)의 크기의 자유도를 증가시킬 수가 있다.
또, 전극 패드(30)가 형성되어 있는 절연성 재료막(28)의 표면을 평탄화 하는 것이 가능하게 되어, 이후의 전극 프로세스(process)를 용이하게 하는 것이 가능하게 된다.
전극 패드(30)는 다른 소자나 배선과 전기 접속되고, 전극 메탈(metal)(31a) 및 배선 메탈(31b, 31c)을 통해 광도파로에 전기 신호가 공급된다. 덧붙여 전극 메탈(31a)은 p형 반도체층(24)의 바로 상방에 설치된 전극이고, 배선 메탈(31b, 31c)은 전극 메탈(31a)과 전극 패드(30)를 접속하는 배선이다.
배선 메탈(31c)은 도랑부(28c)를 구성하는 경사 측벽면의 바로 상방에 배치되고, 당해 경사 측벽면에 대응하여, n-InP 기판(21)과의 거리가 작아지게 됨에 따라(즉, 배선 메탈(31c)과 n-InP 기판(21)과의 사이에 개재하는 절연성 재료막(28)의 두께가 작아지게 됨에 따라) 폭이 작아지는 테이퍼 형상이다. 이 결과, 전극 패 드(30)로부터 배선 메탈(31b)까지의 특성 임피던스가 평탄하게 연결되어 거의 일정한 특성 임피던스로 되어 있다.
상술하는 제1, 제2 실시 형태에 있어서의 전극 패드(10, 30)는 특성 임피던스가 50Ω이 되도록 구성하고 있다. 이러한 실시 형태에서는, 다른 전자 디바이스가 일반적으로 가지는 특성 임피던스인 50Ω으로 하였지만 다른 값이어도 좋다. 이러한 실시 형태에서는 기생 용량을 작게 억제하고 있기 때문에 40Ω 이상의 높은 임피던스로 용이하게 조정할 수가 있다.
즉, 전극 패드와 제1 도전성을 가지는 반도체 기판과의 사이의 용량은 상기 두께 t1 및 t2에 의해 작게 할 수가 있으므로 소망한 전극 패드 크기 및 소망한 전극 패드의 특성 임피던스를 실현할 수 있다. 따라서, 외부 기기로부터의 와이어링(wiring)의 제한이 해소된다. 또, 외부 기기에 대해서 특성 임피던스를 거의 정합시키는 것이 가능하게 된다.
상술하는 제1, 제2 실시 형태에서는, 도전성을 가지는 반도체 기판에 대향하여 설치되는 전극 패드(10, 30)로서 광디바이스(광도파로)의 편측에만 배치한 구성을 나타내었지만, 광디바이스의 양측에 배치한 구성이어도 좋다. 또, 도전성을 가지는 반도체 기판에 접속하여 설치되는 전극 패드(32)로서 반도체 기판의 하면에만 배치한 구성을 나타내었지만, 반도체 기판의 상면에 배치하거나 하면과 상면에 배치한 구성이어도 좋다.
상술하는 제1, 제2 실시 형태에서는, 도전성의 반도체 기판(1, 21)으로서 n 형의 반도체 기판을 이용한 예를 나타내었지만, p형의 반도체 기판을 이용하여도 좋다. 또, 저유전율의 절연성 재료막(8, 28)으로서 한 종류의 재료에 의해 구성한 예를 나타내었지만, 복수 종류의 저유전율 절연성 재료를 조합하여도 좋다.
상술하는 제1, 제2 실시 형태에서는, 전극 패드(10, 30)를 반도체 광디바이스의 단(端)으로부터 소정의 거리의 영역에 형성하고 있지만, 전극 패드(10, 30)를 반도체 광디바이스의 단(端)에 형성하도록 하여도 좋다. 이 경우는, 반도체 광디바이스의 전극 패드와 외부 기기와의 와이어링(wiring)에 이용되는 금속선 등의 도선의 길이를 짧게 하는 것이 가능하게 되어 외부 기기와의 신호 전송 등의 불안정성을 보다 경감할 수가 있다.
상술하는 제1, 제2 실시 형태는, 집중 정수형의 광디바이스이지만, 이에 한정하지 않고 진행파형의 광디바이스이어도 좋다.
덧붙여 제1, 제2 실시 형태에서 중요한 것은, 전극 패드와 제1 도전성을 가지는 반도체 기판과의 사이의 거리를 크게 잡는 것이다. 즉, 외부 기기로부터의 전송 경로와 양호하게 접속하도록 전극 패드의 크기를 설정하고, 한편, 그 크기의 전극 패드 부분의 용량을 저감함에 따라 특성 임피던스의 제어를 가능하게 하고, 그 결과, 전극 패드와 전송 경로의 특성 임피던스를 정합시키는 것이 중요하다. 이 때문에 층간 절연층인 저유전율의 절연성 재료막은, 하이메사-스트라이프형(high mesa-stripe type)의 광도파로의 두께(높이)와 대략 같은 두께(t0)를 가지는 제1 영역과 두께 t0보다 두꺼운 두께(t1, t2)를 가지는 적어도 전극 패드가 형성되어 있는 제2 영역을 구비하고 있다. 즉, 제2 영역의 두께가 제1 영역의 두께보다 상대적으로 두꺼워지도록, 제1 실시 형태에서는 메사 형상 퇴적부(8c)를 설치하고 있고, 또, 제2 실시 형태에서는 n-InP 기판(21)에 도랑부(28c)를 설치하고, 이 도랑부(28c) 내에도 절연성 재료막을 형성하고 있는 것이다.
또, 절연성 재료막의 두께가 다른 제1 영역, 제2 영역 각각의 배선 메탈 및 전극 패드의 전극 폭은 배선 메탈 및 전극 패드 부분 각각이 소망한 특성 임피던스가 되도록 각 절연성 재료막의 두께에 따라, 배선 메탈부에서는 가늘고 전극 패드부에서는 커지도록 하고 있다. 따라서, 전극 패드부와 배선 메탈부의 사이에도 양호한 특성 임피던스의 정합이 가능하게 된다. 또, 배선 메탈 직하의 절연성 재료막의 두께가 얇게 하여 메사-스트라이프형의 광도파로와의 단차를 저감하고, 광도파로 상의 세밀한 전극 형성 프로세스에 영향을 주는 것을 회피할 수 있고, 한편, 전극 패드부에 있어서는 외부 기기와의 양호한 와이어링에 적절한 크기를 확보하는 것이 가능하게 된다.
이때 배선 메탈의 폭은 배선 메탈의 직하의 절연성 재료막의 두께가 메사-스트라이프형의 광도파로의 두께와 거의 같은 두께인 경우에 있어서, 배선 메탈이 소망한 특성 임피던스를 가지도록 설정하는 것이 바람직하다.
이와 같이, 제1, 제2 실시 형태에서는, 다만, 전극 패드의 직하의 절연성 재료막의 두께를 두껍게 할 뿐만 아니라, 전극 구조의 폭에 따라 그 전극 구조(전극 패드 및 배선 메탈)의 직하의 절연성 재료막의 두께를 설정하고 있으므로, 외부 기기에 대한 특성 임피던스 제어는 양호한 것으로 된다.
덧붙여 제1, 제2 실시 형태에서는, 전극 패드 구조의 접속 소자로서 광도파로를 이용하고 있지만, 이에 한정되지 않고, 예를 들면, 수광 소자, 면발광 레이저 등 광디바이스에 이용되는 소자이면 어느 소자이어도 좋다.
　＜실시 형태와 관련되는 전극 패드의 전기 특성＞
전극 패드에는 외부 측정 장치나 외부 회로 등과의 전기적인 접속을 하는 역할이 있다. 전기적인 접속에는 금속선 등이 이용되고 금속선 등이 전극 패드에 접속된다. 여기서, 고주파 전기 신호를 공급, 전반시키는 경우에는, 일반적으로, 저손실, 저저항, 저유도계수의 금속선 등을 이용하는 것이 요구되기 때문에, 금속선 등의 폭이 넓은 쪽이 바람직하고, 예를 들면 50㎛ 정도의 금속 리본이 이용되는 것이 많다. 따라서, 금속선의 폭에 대응하여 전극 패드에도 동일한 정도의 폭이 요구된다.
또, 전극 패드의 특성 임피던스를 제어하고 외부 측정 장치 혹은 외부 회로의 특성 임피던스와 정합시키는 것은, 외부로부터 고주파 전기 신호를 효율적으로 공급, 전반하기 위해서 중요하다. 외부 측정 장치 등의 특성 임피던스는 40Ω 이상, 특히 50Ω의 것이 일반적이고, 이 경우에는, 전극 패드를 포함한 전자 디바이스 혹은 광디바이스 전체의 특성 임피던스를 50Ω으로 하는 것이 바람직하다. 즉, 상기 금속 리본이 접속되는 정도의 폭을 가진 전극 패드의 특성 임피던스를 50Ω으로 하는 것이 중요하게 된다.
도 3은 실시 형태와 관련되는 전극 패드에 있어서의 투과 전기 신호 강도 및 특성 임피던스와 절연성 재료막의 두께의 관계도이다. 이 도에는 주파수 50㎓에 있 어서 특성 임피던스 50Ω의 선로로부터 전기 신호를 공급하고, 50㎛의 폭을 가진 전극 패드를 경유하여, 전기 디바이스 혹은 광디바이스측으로 투과해 오는 전기 신호 강도 S21을 전극 패드 직하의 절연성 재료막의 두께(제1 실시 형태에서는 t1, 제2 실시 형태에서는 t2)에 대해서 시뮬레이션(simulation) 한 결과이다. 또, 전극 패드 직하의 절연성 재료막의 두께에 대한 전극 패드 부분의 특성 임피던스 Z0도 아울러 나타내고 있다.
이 도로부터 전극 패드 직하의 절연성 재료막의 두께가 얇을 때에는 전기 신호의 투과 특성이 나쁘고, 이때의 특성 임피던스는 50Ω보다 낮은 것을 알 수 있다. 또, 절연성 재료막의 두께가 두꺼워짐에 따라 전기 신호의 투과 특성이 개선되고, 20㎛로부터 26㎛의 범위에서 투과 특성이 최대로 되는 것을 알 수 있다. 이 투과 특성이 최대가 되는 범위에서의 특성 임피던스는 거의 50Ω(47∼56Ω)이고, 공급측의 특성 임피던스와 동일한 정도로 되어 있는 것을 알 수 있다. 또한, 절연성 재료막의 두께를 26㎛보다 두껍게 하여가면, 투과 특성은 열화하고, 이 때의 특성 임피던스가 높은 임피던스측으로 어긋나가는 것을 알 수 있다.
이 도에 나타내는 시뮬레이션 결과는, 전극 패드 폭을 50㎛로 가정한 경우의 결과이지만, 현실적인 전극 패드 폭(금속선폭 15㎛ 이상의 것과의 접속을 상정하고 있다.)에 대해서도 마찬가지로 절연성 재료막에 어떤 정도의 두께가 요구되는 것을 나타내는 것이다.
즉, 이 도에 나타내는 시뮬레이션 결과는, 소망한 전극 패드 폭과 소망한 특 성 임피던스(impedance)에 대해서, 절연성 재료막의 최적인 두께가 있다고 하는 것을 의미한다. 이 최적인 두께는, 종래의 두께(상술하는, 광도파로의 높이 t0와 거의 같다.)보다 일반적으로 두껍다. 이 도의 결과로부터 전극 패드 직하의 절연성 재료막의 두께 t1, t2로서 10㎛ 이상이면 좋고, 바람직하게는 17∼29㎛이고, 보다 바람직하게는 20∼26㎛이다.
전극 패드의 폭은, 실제상에서, 외부와의 접속 부위의 폭보다 큰 것이 바람직하고, 바람직하게는 30㎛ 이상, 보다 바람직하게는 50㎛ 이상이다. 덧붙여 전극 패드의 폭이 너무 크면 인접하는 전극 패드와의 간섭이나 디바이스의 스케일(scale) 증가를 일으키기 때문에, 전극 패드의 폭의 상한치는 이러한 조건에 의해 제한된다. 외부와의 접속 부위라는 것은 본딩(bonding)을 위한 금속선이나 금속 리본이고, 또, 플립칩 본딩 때의 땜납 범프(bump) 등이다.
도 4는 실시 형태와 관련되는 해석에 이용한 반도체 전계 흡수형 광변조기의 모식도이다.　
도 4에 나타내는, 반도체 전계 흡수형(EA type) 변조기(48)는 도전성 기판(n-InP 기판)(40) 상에 제작되어 있고, 전극 구조에 입출력 전극 구조를 채용하고, 그 전극 패드부에 본 발명의 일실시 형태와 관련되는 구조를 이용하고 있다. 즉, 입력 전극은 전극 패드(43)와 배선 메탈(44)로 이루어지고, 출력 전극은 전극 패드(47)와 배선 메탈(46)로 이루어진다. 광도파로 부분(45)은 중앙에 소자 길이 75㎛의 반도체 전계 흡수형 광변조기(48)를 배치하고, 그 양단에 수동(passive) 광 도파로(optical waveguide)를 접속한 구조이다.
광도파로 부분(45)의 측면 부분 및 전극 배선/전극 패드 직하는, 저유전율(εr=2.9)의 폴리이미드(절연성 재료막)(41)로 매립되어 있다. 전극 패드(43, 47)의 폭은 외부 기기와의 와이어 본딩을 고려하여 30㎛로 하고 있다. 또, 도전성 기판(40)의 적어도 전극 패드(43)를 포함하는 영역에는 도랑부(42)가 형성되어 있고, 이 도랑부(42)에도 당연히 폴리이미드(41)는 매립되어 파묻히고 있다. 마찬가지로 도전성 기판(40)의 적어도 전극 패드(47)를 포함하는 영역에도 도랑부(42)가 형성되어 있고, 이 도랑부(42)에도 폴리이미드(41)가 매립되어 있다.
상술의 구성에 있어서, 반도체 전계 흡수형 광변조기의 전극 패드부의 깊이(도랑부에 퇴적한 폴리이미드의 두께)를 파라미터(parameter)로 하여 전기 반사 특성 및 전기 투과 특성의 주파수 의존성에 대해서 계산한 결과를 각각 도 5(A) 및 5(B)에 나타낸다.
전극 패드 부분 직하(전극 패드(43)(47)를 적어도 포함하는 영역)에 파들어감(도랑부(42))을 형성하지 않는 경우, 즉 반도체 전계 흡수형 광변조기의 메사 높이와 동일한 정도의 두께를 가진 폴리이미드가 전극 패드(43, 47) 아래에 있는 종래의 경우, 약 18㎓에 있어서, 도 5(A)로부터 알 수 있듯이 전기 반사 특성이 -10dB 이상으로 된다. 또, 도 5(B)로부터 알 수 있듯이 전기 투과 특성에 있어서도 비교적 급격한 열화가 보여지고 있다.
이에 대해, 전극 패드 부분 직하(전극 패드(43)(47)를 적어도 포함하는 영역)에 파들어감(도랑부(42))을 형성하고, 이 파들어감부에 퇴적한 폴리이미드의 두 께를, 5, 10, 15, 20㎛로 한 경우, 도 5(A)로부터 알 수 있듯이, 전기 반사 특성이 -10dB 이상으로 되는 주파수는 각각 27㎓, 45㎓, 47㎓, 47㎓로 고주파까지 신장한다. 또, 도 5(B)로부터 알 수 있듯이 전기 투과 특성에 있어서도 종래 구조에 비해 손실 저감이 확인된다. 또, 50㎓에 있어서의 전기 투과 특성을 비교할 경우 약 1dB의 개선이 확인되었다.
도 6은 전극 패드 부분(전극 폭=30㎛) 직하의 파들어감(도랑부)의 깊이를 파라미터로 하였을 때의 전기 투과 손실이 -2dB로 되는 주파수를 도시한 도이다. 특히, 특성 임피던스가 약 50Ω으로 되는 깊이 10㎛의 파들어감 깊이에 있어서 그 효과가 크고, 50㎓를 넘는 양호한 특성이 얻어졌다.
이와 같이, 외부 기기로부터의 전송 경로와 양호하게 접속하고, 한편 특성 임피던스를 양호하게 정합시키는데 적합한 두께로 저유전율을 가지는 절연성 재료막의 적어도 전극 패드를 포함하는 영역의 두께를 설정하면 좋다.
　＜제1 실시 형태와 관련되는 전극 패드의 제작 방법＞
다음에 제1 실시 형태와 관련되는 전극 패드의 제작 방법에 대해서 설명한다. 도 7, 8, 9는 제1 실시 형태와 관련되는 반도체 광디바이스 상의 전극 패드의 제작 방법을 나타내는 공정도이다.
우선, 제1 도전성을 가지는 반도체 기판인 n-InP 기판(1) 상에, 제1 도전성을 가지는 반도체 클래드층인 n-InP 클래드층(2)과, 광디바이스의 활성층, 광흡수층 또는 광도파로 코어층인 i층(3)과, 제2 도전성을 가지는 반도체 클래드층 및 반도체 콘택트층인 p-InP 클래드층 및 p형 콘택트층(4)을 순차 성장시킨다(도 7, 공 정 1).
공정 1에 있어서 광디바이스의 각 반도체층이 적층된 웨이퍼 표면에, 예를 들면 스퍼터링(sputtering) 장치에 의해 SiO2막(5)을 성막한 후, 레지스트(resist)(6)를 포토리소그래피를 이용하여 형성하였다(도 7, 공정 2). 다음에 드라이 에칭법을 이용하여 SiO2 마스크(5＇)를 형성하였다(도 7, 공정 3).
공정 3으로 형성한 SiO2 마스크(5＇)를 이용하여 드라이 에칭법에 의해 메사-스트라이프형의 광도파로를 형성하였다(도 7, 공정 4). 일반적으로, 싱글 모드(single mode) 반도체 레이저의 메사-스트라이프의 폭은 커도 2㎛이고, 메사-스트라이프의 높이는 5㎛ 이하인 것이 많다.
메사-스트라이프형의 광도파로를 형성한 후, HF 등에 의한 웨트(wet) 에칭(etching)에 의해 SiO2 마스크(5＇)를 제거하고, 웨이퍼 전면에 SiO2막을 성막하고, 반도체 기판 표면의 보호막(7)으로 하였다(도 8, 공정 5).
다음에 메사-스트라이프형의 광도파로의 근방에, 저유전율의 절연성 재료에 의해, 메사 형상(단면 형상이 사다리꼴)의 제1 퇴적부(8a)를 형성하였다(도 8, 공정 6). 제1 퇴적부(8a)를 형성하는 곳은 후술하는 전극 패드(10)의 형성 위치의 하방이다. 후의 공정(도 9, 공정 10)에 있어서, 메사-스트라이프형의 광도파로에 있어서의 메사 상부의 콘택트(contact) 프로세스(process)를 실시하기 쉽게, 제1 퇴적부(8a)와 광도파로와의 간격을 충분히 취하였다.
제1 퇴적부(8a)의 형성 방법으로서는, 예를 들면, 폴리이미드 재료나 BCB 등 의 저유전율의 절연성 재료를 보호막(7) 상에 도포한 후, 레지스트 마스크 등을 포토리소그래피로 제작하고, 후술하는 전극 패드(10) 직하에 상당하는 부분 이외를 에칭 제거하여 형성할 수가 있다. 다른 방법으로서는, 감광성의 폴리이미드 재료 등을 이용하여 포토리소그래피에 의해 형성하여도 좋다.
다음에 보호막(7) 및 제1 퇴적부(8a) 상에 저유전율의 절연성 재료에 의해 제2 퇴적부(8b)를 형성하였다(도 8, 공정 7). 이 결과 형성된 저유전율의 절연성 재료막(8)은 메사-스트라이프형의 광도파로의 근방에 두께 t1의 메사 형상 퇴적부(8c)를 가지는 막으로 된다. 전극 패드 부분과 메사-스트라이프형의 광도파로 사이의 배선 부분인 배선 메탈(11b)의 직하의 절연성 재료막에 대해서는, 제작의 용이성 때문에 두꺼운 막으로 하지 않고 광도파로와 동일한 정도의 두께 t0로 하였다.
다음에 메사-스트라이프형의 광도파로에 있어서의 메사 바로 상방의 보호막(7)을 에칭 제거하였다(도 8, 공정 8). 또한, 제거한 보호막(7)의 부분에 있어서 제2 도전성을 가지는 반도체층(4)과 접속하는 오믹(ohmic) 전극(9)을 형성하였다(도 9, 공정 9).
다음에 저유전율의 절연성 재료막(8)에 있어서의 메사 형상 퇴적부(8c) 상에 전극 패드(10)를, 광도파로의 오믹 전극(9) 상에 전극 메탈(11a)을, 전극 패드(10)와 전극 메탈(11a)의 사이를 접속하는 배선 메탈(11b, 11c)을 형성하였다. 또한, n-InP 기판(1)을 100㎛ 정도로 연마한 후, 연마면에 이면 오믹(ohmic) 전극 및 전극 패드(12)를 형성하였다(도 9, 공정 10).
제1 실시 형태에서는, 전극 패드(10)에 와이어 본딩할 수 있도록 전극 패드의 폭을 50㎛로 하고, 전극 패드(10) 부분에 있어서의 특성 임피던스가 50Ω 정도가 되도록 전극 패드(10) 직하의 저유전율의 절연성 재료막의 두께 t1을 약 20㎛로 하였다. 또, 배선 메탈(11b)의 특성 임피던스에 대해서도 50Ω 정도가 되도록 배선 선로 폭을 조정하였다
마지막으로 웨이퍼에 형성한 복수의 광디바이스 소자를 벽개(cleavage)에 의해 자르고, 벽개면(cleaved surface)을 무반사 코팅(coating)하여 광디바이스 소자를 완성시켰다. 덧붙여 도 9에 광디바이스 소자의 평면도를 나타낸다.
　＜제2 실시 형태와 관련되는 전극 패드의 제작 방법＞
다음에 제2 실시 형태와 관련되는 전극 패드의 제작 방법에 대해서 설명한다. 도 10, 11, 12는 제2 실시 형태와 관련되는 반도체 광디바이스 상의 전극 패드의 제작 방법을 나타내는 공정도이다.
우선, 제1 도전성을 가지는 반도체 기판인 n-InP 기판(21) 상에 제1 도전성을 가지는 반도체 클래드층인 n-InP 클래드층(22)과, 광디바이스의 활성층, 광흡수층 또는 광도파로 코어층인 i층(23)과, 제2 도전성을 가지는 반도체 클래드층 및 반도체 콘택트층인 p-InP 클래드층 및 p형 콘택트층(24)을 순차 성장시켰다(도 10, 공정 1).
공정 1에 있어서 광디바이스의 각 반도체층이 적층된 웨이퍼 표면에, 예를 들면 스퍼터링 장치에 의해 SiO2막(25)을 성막한 후, 레지스트(26)를 포토리소그래 피를 이용하여 형성하였다(도 10, 공정 2). 다음에 드라이 에칭법을 이용해 SiO2 마스크(25＇)를 형성하였다(도 10, 공정 3).
공정 3으로 형성한 SiO2 마스크(25＇)를 이용하여 드라이 에칭법에 의해 메사-스트라이프형의 광도파로를 형성하였다(도 10, 공정 4). 일반적으로, 싱글 모드 반도체 레이저의 메사-스트라이프의 폭은 커도 2㎛이고, 메사-스트라이프의 높이는 5㎛ 이하인 것이 많다.
메사-스트라이프형의 광도파로를 형성한 후, HF 등에 의한 웨트(wet) 에칭(etching)에 의해 SiO2 마스크(25＇)를 제거하고, 웨이퍼 전면에 SiO2막을 성막하고, 반도체 기판 표면의 보호막(27)으로 하였다(도 11, 공정 5).
다음에 메사-스트라이프형의 광도파로의 근방에 있어서의 보호막(27)의 일부를 제거함과 아울러 제거하지 않는 보호막(27)을 마스크로 하여 HCl계의 웨트 에칭을 하고, n-InP 기판(21)에 도랑부(28c)를 형성한다(도 11, 공정 6).
도랑부(28c)를 형성하는 곳은 후술하는 전극 패드(30)의 형성 위치의 하방이다. 후의 공정(도 12, 공정 10)에 있어서, 메사-스트라이프형의 광도파로에 있어서의 메사 상부의 콘택트 프로세스를 실시하기 쉽게 도랑부(28c)와 광도파로와의 간격을 충분히 취하였다.
도랑부(28c)의 형상은 n-InP 기판(21)의 표면으로부터 도랑부(28c)의 저면까지의 측벽면이 경사진 형상으로 하였다. 이 결과 후술하는 저유전율의 절연성 재료의 도포 공정(도 11, 공정 7)이 용이하게 된다. 덧붙여 도랑부(28c)의 측벽면은 수 직으로 형성하여도 좋다.
도랑부(28c)의 형성 방법으로서는, Br계의 웨트 에칭 등이어도 좋고, 또, 드라이(dry) 에칭(etching) 등을 이용하여도 좋다. 도랑부(28c)의 측벽면을 경사면으로 하기 위해서는, 예를 들면 밀링(milling)이나 웨트 에칭을 이용하면 좋다.
다음에 저유전율의 절연성 재료인 감광성 폴리이미드를 이용한 포토리소그래피에 의해 도랑부(28c)를 되묻고(backfill), 도랑부(28c) 내에 제1 퇴적부(28a)를 형성하였다(도 11, 공정 7). 이 결과, n-InP 기판(21)의 표면이 평탄화 된 이후의 공정을 종래의 광디바이스 제작 공정과 마찬가지로 진행할 수가 있다.
다음에 보호막(27)및 제1 퇴적부(28a) 상에 저유전율의 절연성 재료인 예를 들면 감광성 폴리이미드를 이용한 포토리소그래피에 의해 제2 퇴적부(28b)를 형성하였다(도 11, 공정 8). 이 결과, 형성된 저유전율의 절연성 재료막(28)은 메사-스트라이프형의 광도파로의 근방에 두께 t2의 저유전율의 절연성 재료 부분을 가지는 막으로 된다.
전극 패드 부분과 메사-스트라이프형의 광도파로 사이의 배선 부분인 배선 메탈(31b)의 직하의 절연성 재료막에 대해서는, 제작의 용이성 때문에 n-InP 기판(21)에 도랑을 형성하여 두꺼운 막으로 하지 않고, 광도파로와 동일한 정도의 두께 t0로 하였다. 이는 그 외에 메사-스트라이프형의 광도파로에 있어서의 메사 상부의 콘택트 프로세스를 실시하기 쉽게 한다고 하는 목적도 가진다.
덧붙여 도랑부(28c)에 절연성 재료를 매립하는 공정(7)이나, 메사-스트라이 프형의 광도파로 주변을 절연성 재료로 매립하는 공정(8)에서는, 비감광성의 폴리이미드 재료나 BCB 재료 등을 도포하고, 그 후 포토리소그래픽법에 의한 레지스트 마스크와 O2계의 드라이 에칭을 이용하여 필요한 영역 이외의 절연성 재료를 제거하는 방법을 이용하여도 좋다.
다음에 메사-스트라이프형의 광도파로에 있어서의 메사 바로 상방의 보호막(27)을 에칭 제거하고, 제거한 보호막(27)의 부분에 있어서 제2 도전성을 가지는 반도체층(24)과 접속하는 오믹 전극(29)을 형성하였다(도 12, 공정 9).
다음에 저유전율의 절연성 재료막(28)에 있어서의 도랑부(28c)의 상방에 전극 패드(30)를, 광도파로의 오믹 전극(29) 상에 전극 메탈(31a)을, 전극 패드(30)와 전극 메탈(31a)의 사이를 접속하는 배선 메탈(31b, 31c)을 형성하였다. 또한, n-InP 기판(21)을 100㎛ 정도로 연마한 후, 연마면에 이면 오믹 전극 및 전극 패드(32)를 형성하였다(도 12, 공정 10).
제2 실시 형태에서는, 전극 패드(30)에 와이어 본딩할 수 있도록 전극 패드의 폭을 50㎛로 하고, 전극 패드(30) 부분에 있어서의 특성 임피던스가 50Ω 정도가 되도록 전극 패드(30) 직하의 저유전율의 절연성 재료막의 두께 t2를 약 20㎛로 하였다. 또, 배선 메탈(31b)의 특성 임피던스에 대해서도 50Ω 정도가 되도록 배선 선로 폭을 조정하였다.
배선 메탈(31c)은 도랑부(28c)를 구성하는 경사 측벽면의 바로 상방에 배치되고, 당해 경사 측벽면에 대응하여 n-InP 기판(21)과의 거리가 작아지게 됨에 따 라(즉, 배선 메탈(31c)과 n-InP 기판(21)과의 사이에 개재하는 절연성 재료막(28)의 두께가 작아지게 됨에 따라) 폭이 작아지는 테이퍼 형상으로 하였다. 이 결과, 전극 패드(30)로부터 배선 메탈(31b)까지를 순조롭게 소망한 특성 임피던스로 잇는 것이 용이하게 된다.
마지막으로, 웨이퍼에 형성한 복수의 광디바이스 소자를 벽개에 의해 잘라, 벽개면을 무반사 코팅하여 광디바이스 소자를 완성시켰다. 덧붙여 도 12에 광디바이스 소자의 평면도를 나타낸다.
덧붙여 제2 실시 형태와 관련되는 제작 방법에서는, n-InP 기판(21) 상에 메사-스트라이프형의 광도파로를 형성한 후, 도랑부(28c)를 형성하였지만, 도랑부(28c)를 먼저 형성하여도 좋다.
또, 도랑부(28c)를 절연성 재료로 평탄하게 되묻음으로써, 이후의 전극 형성 공정 등에서 실시하는 포토리소그래피 등의 프로세스를 용이하게 진행할 수가 있는 제작 방법으로 하였지만, 되묻을 때에 다소의 단차가 남아도 특성상의 문제는 없다.
또, 제2 실시 형태에서는, 전극 패드(30)의 직하에만 도랑부(28c)를 형성하였지만, 광디바이스의 광도파로를 형성할 수가 있으면, 전극 패드(30)의 직하 이외의 영역에도 미치는 파들어감 형상으로 하여도 좋다. 다만, 어느 정도의 면적이 필요한 전극 패드 부분에 비해, 전극 패드와 광도파로 사이의 배선 메탈(31b)에 있어서는 선로 폭을 좁게 함으로써, 직하의 절연성 재료가 10㎛ 이하로 얇아도 특성 임피던스를 50Ω 정도로 하는 것은 용이하기 때문에 배선 메탈(31b)의 직하의 반도체 기판에 도랑부를 미칠 필요성은 적다.
덧붙여 제1 실시 형태에 있어서도, 전극 패드(10)와 배선 메탈(11b)을 접속하는 배선 메탈(11c)의 형상을 테이퍼 형상으로 하여도 좋다. 제2 실시 형태와 마찬가지로 배선 메탈(11c) 직하의 절연성 재료막의 두께가 작아지게 됨에 따라, 폭이 작아지는 테이퍼 형상으로 함으로써 특성 임피던스를 순조롭게 이을 수가 있다.
또, 상술하는 실시 형태에서는, 본 발명과 관련되는 전극 패드 구조를 반도체 광디바이스에 배치한 예에 대해서 설명했지만, 전자 디바이스나 종단 저항이나 바이어스 회로와 같은 전자 디바이스 부품 등을 집적한 것에 적용하여도 좋다.
또, 본 발명과 관련되는 전극 패드 구조를 전자 디바이스와 광디바이스를 조합한 집적 디바이스에 적용하여도 좋다.
또, 전극 패드 부분 및 배선 부분의 특성 임피던스는 소망의 값으로 하는 것이 가능하고, 50Ω보다 크게 하여도 작게 하여도 좋다. 상술하는 실시 형태로 설명한 예에서는, 다른 전자 디바이스로 일반적인 50Ω의 특성 임피던스로 하였지만, 예를 들면 광도파로와 마찬가지의 특성 임피던스로 하여 광도파로 근방의 전극의 전기 반사를 없애는 것 같은 응용이 생각될 수 있다.
또, 전극 패드 직하의 저유전율의 절연성 재료막과 도전성의 반도체 기판과의 사이, 및 전극 패드와 광도파로를 접속하는 배선 메탈 직하의 절연성 재료막과 반도체 기판과의 사이 등에 전극 패드를 설치하여 도전성의 반도체 기판에 전기적인 접속을 하여도 좋다. 이에 의해, 전극 패드(기판에 대향하는 전극 패드가 아니고, 기판에 전기 접속되는 전극 패드)로부터 광도파로까지의 전기 신호의 손실을 저감하는 효과를 기대할 수 있다.
덧붙여 본 명세서에 있어서, 「광디바이스 소자」란, 광도파로, 수광 소자, 반도체 레이저 등 통상의 광디바이스를 구성하는 소자로서 전극 구조를 가지는 소자의 것을 가리킨다. 또, 「전자 디바이스 소자」란, 고출력 헤테로-접합(hetero-junction) 바이폴러(bipolar) 트랜지스터(HBT) 등의 통상의 전자 디바이스에 있어서 전극 구조를 가지는 소자의 것을 가리킨다. 즉, 본 발명에서는, 광디바이스나 전자 디바이스를 구성하는 소자의 구조라기보다는 그 전극 구조에 특징이 있으므로 전극 구조를 가지는 소자이면 어느 소자에도 적용할 수 있다.

Claims (20)

  1. 도전성 기판과,
    이 도전성 기판 상에 형성된 절연성 재료막과,
    이 절연성 재료막 상에 형성된 전극 패드와,
    상기 절연성 재료막 상에 형성되고 상기 전극 패드에 접속되고 상기 전극 패드와는 다른 폭을 가지는 배선을 구비하고,
    상기 전극 패드의 크기는, 외부 기기와의 전기적인 접속 부위와 대략 동일한 크기 이상이고, 상기 절연성 재료막의 적어도 상기 전극 패드가 형성된 제1 영역의 제1 두께는, 상기 전극 패드의 특성 임피던스와 상기 전극 패드에 접속하는 외부 기기와의 특성 임피던스가 거의 정합하도록, 상기 절연성 재료막의 상기 배선의 적어도 일부가 형성된 제2 영역으로서, 상기 제1 영역 이외의 제2 영역의 제2 두께와는 다른 두께인 것을 특징으로 하는 도전성 반도체 기판 상의 전극 패드.
  2. 　 제1항에 있어서,
    상기 배선의 폭은, 상기 전극 패드의 크기보다 가는 폭이고,
    상기 절연성 재료막의 상기 제1 영역의 두께는, 상기 절연성 재료막의 상기 제2 영역의 두께보다 두꺼운 것을 특징으로 하는 도전성 반도체 기판 상의 전극 패드.
  3. 　 제2항에 있어서,
    상기 절연성 재료막은, 상기 제1 영역이 상면에 돌출되어 있는 돌출부를 가지고 있는 것을 특징으로 하는 도전성 반도체 기판 상의 전극 패드.
  4. 　 제3항에 있어서,
    상기 돌출부의 측벽면은 경사져 있는 것을 특징으로 하는 도전성 반도체 기판 상의 전극 패드.
  5. 　 제4항에 있어서,
    상기 전극 패드는, 상기 돌출부의 상면에 위치하고,
    상기 전극 패드에는 상기 절연성 재료막의 표면을 따라 배치되는 상기 배선이 접속되어 있고, 이 배치된 배선에 있어서의 상기 경사진 측벽면에 배치되는 부분은, 이 배선의 하방의 상기 반도체 기판까지의 두께가 큰 만큼 폭이 커지는 평면 테이퍼(taper) 형상인 것을 특징으로 하는 도전성 반도체 기판 상의 전극 패드.
  6. 　 제5항에 있어서,
    상기 전극 패드 및 상기 배선의 특성 임피던스가, 대략 50Ω이 되도록, 상기 배선에 있어서의 테이퍼 형상의 부분의 테이퍼 폭의 변화율 및/또는 상기 경사진 측벽면의 경사각이 조정되어 있는 것을 특징으로 하는 도전성 반도체 기판 상의 전극 패드.
  7. 　 제6항에 있어서,
    상기 제2 영역에 형성된 배선의 특성 임피던스가, 상기 전극 패드의 특성 임피던스와 거의 정합하도록, 상기 제2 영역에 형성된 배선의 폭 및 상기 제2 두께가 조정되어 있는 것을 특징으로 하는 도전성 반도체 기판 상의 전극 패드.
  8. 　 제2항에 있어서,
    상기 도전성 기판 상에는 도랑부(trench portion)가 형성되어 있고,
    상기 절연성 재료막의 제1 영역의 일부분은, 상기 도랑부의 저면으로부터 상기 전극 패드까지의 간격이 상기 제1 두께가 되도록, 상기 도랑부 내에 형성되어 있는 것을 특징으로 하는 도전성 반도체 기판 상의 전극 패드.
  9. 　 제8항에 있어서,
    상기 절연성 재료막의 표면은, 대략 평탄한 것을 특징으로 하는 도전성 반도체 기판 상의 전극 패드.
  10. 　 제9항에 있어서,
    상기 도랑부의 측벽면은, 이 도랑부의 저면각이 직각보다 커지도록 경사져 있는 것을 특징으로 하는 도전성 반도체 기판 상의 전극 패드.
  11. 　 제10항에 있어서,
    상기 전극 패드는, 상기 도랑부의 저면의 상방에 위치하고,
    상기 전극 패드에는 상기 절연성 재료막의 표면을 따라 배치되는 상기 배선이 접속되고, 이 배선에 있어서의 상기 경사진 측벽면의 상방에 위치하는 부분은, 상기 배선의 하방의 상기 반도체 기판까지의 깊이가 큰 만큼 폭이 커지는 평면 테이퍼 형상인 것을 특징으로 하는 도전성 반도체 기판 상의 전극 패드.
  12. 　 제11항에 있어서,
    상기 전극 패드 및 상기 배선의 특성 임피던스가, 대략 50Ω이 되도록, 상기 배선에 있어서의 테이퍼 형상의 부분의 테이퍼 폭의 변화율 및/또는 상기 경사진 측벽면의 경사각이 조정되어 있는 것을 특징으로 하는 도전성 반도체 기판 상의 전극 패드.
  13. 　 제12항에 있어서,
    상기 제2 영역에 형성된 배선의 특성 임피던스가, 상기 전극 패드의 특성 임피던스와 거의 정합하도록, 상기 제2 영역에 형성된 배선의 폭 및 상기 제2 두께가 조정되어 있는 것을 특징으로 하는 도전성 반도체 기판 상의 전극 패드.
  14. 　 제1항에 있어서,
    상기 제1 두께는, 상기 전극 패드의 크기, 및 상기 외부 기기의 특성 임피던 스에 따라 설정되는 것을 특징으로 하는 도전성 반도체 기판 상의 전극 패드.
  15. 　 제1항에 있어서,
    상기 전극 패드의 크기는 30㎛ 이상인 것을 특징으로 하는 도전성 반도체 기판 상의 전극 패드.
  16. 　 제1항에 있어서,
    상기 전극 패드의 특성 임피던스는, 대략 40Ω인 것을 특징으로 하는 도전성 반도체 기판 상의 전극 패드.
  17. 　 제1항에 있어서,
    상기 전극 패드의 특성 임피던스는, 대략 50Ω인 것을 특징으로 하는 도전성 반도체 기판 상의 전극 패드.
  18. 　 제1항에 있어서,
    상기 배선은, 광디바이스 소자에 접속되어 있는 것을 특징으로 하는 도전성 반도체 기판 상의 전극 패드.
  19. 　 제1항에 있어서,
    상기 배선은, 전자 디바이스 소자에 접속되어 있는 것을 특징으로 하는 도전 성 반도체 기판 상의 전극 패드.
  20. 　 제1항에 있어서,
    상기 전극 패드는, 도전성 기판의 단(端) 상에 형성되어 있는 것을 특징으로 하는 도전성 반도체 기판 상의 전극 패드.
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