JP4910870B2

JP4910870B2 - 半導体レーザ素子の製造方法

Info

Publication number: JP4910870B2
Application number: JP2007123680A
Authority: JP
Inventors: 孝彦河原
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2007-05-08
Filing date: 2007-05-08
Publication date: 2012-04-04
Anticipated expiration: 2027-05-08
Also published as: JP2008282868A

Description

本発明は、半導体レーザ素子の製造方法に関する。

従来の半導体レーザ素子として、基板の一面側に半導体メサ部を含む多層半導体構造を形成し、多層半導体構造の表面に例えばＴｉ、Ｐｔ、Ａｕといった金属電極層を形成したものがある。このような半導体レーザ素子では、例えばＡｕめっきをマスクとしたドライエッチングによって、多層半導体構造の表面に金属電極層の電極パターンを形成していた。一方、例えばへき開によって多層半導体構造をチップごとに分割する際、容易に分割できるように、分割線の近傍にはＡｕめっきが存在しないようになっていた。

ところが、分割線の近傍にＡｕめっきが存在しない場合、エッチングによって当該部分の金属電極層が除去されてしまうこととなる。そのため、へき開後の半導体素子の端面（へき開面）付近では、注入される電流量が不十分となり、半導体レーザ素子の発光効率が低下するという問題があった。そこで、例えば特許文献１に記載の半導体素子の製造方法では、金属電極層をエッチングによって除去する際に、分割線の近傍をＡｕ層で被覆し、当該部分に相当する多層半導体構造の表面にＴｉ層及びＰｔ層を残すようにしている。
特開平４−２９１９７９号公報

しかしながら、上述した特許文献１に係る半導体素子の製造方法では、分割線の近傍に被膜されたＡｕ層は、Ｐｔ層のエッチングと並行してエッチングされている。そのため、Ａｕ層は、Ａｕめっきに対応する部分にのみ存在し、へき開面付近には存在していない。したがって、へき開面付近においては、多層半導体構造を覆う金属電極層の厚さを確保できず、注入される電流量が依然として不十分となるため、半導体レーザ素子の発光効率を向上させることが困難であった。

本発明は、上記課題の解決のためになされたものであり、容易に多層半導体構造を分割することができ、かつ発光効率の向上を図ることができる半導体レーザ素子の製造方法を提供することを目的とする。

上記課題の解決のため、本発明に係る半導体レーザの製造方法は、半導体基板の一面側に、半導体メサ部を含む多層半導体構造を形成する工程と、多層半導体構造の表面に、半導体メサ部を露出させるストライプ状の第１開口部を有する誘電体層を形成する工程と、誘電体層の表面、及び第１開口部の内部に下地電極層を形成する工程と、第１開口部に対応する第２開口部を有し、当該第２開口部の開口面積が下地電極層側に向かって徐々に小さくなるように第２開口部の内壁が傾斜しているレジスト層を下地電極層の表面に形成する工程と、レジスト層をマスクとして用い、その周縁部が庇となるように下地電極層の表面にめっき電極層を形成する工程と、めっき電極層をマスクとして用い、下地電極層をエッチングする工程と、多層半導体構造の積層方向から見て、庇と重なる位置に分割線を設定し、当該分割線に沿って半導体基板の他面側からへき開して多層半導体構造を分割する工程と、を備えたことを特徴としている。

この半導体レーザ素子の製造方法では、下地電極層のエッチングを行う際に、周縁部が庇となるように形成しためっき電極層をマスクとして用いている。したがって、めっき電極層の庇の部分では、下地電極層はエッチングされずにそのまま残ることとなる。その後、多層半導体構造の積層方向から見て庇と重なる位置に設定した分割線に沿ってへき開を行うことにより、多層半導体構造を覆う下地電極層の厚さをへき界面に至るまでほぼ等厚にすることが可能となる。これにより、多層半導体構造に注入される電流量を十分に確保でき、半導体レーザ素子の発光効率の向上が図られる。また、上記の分割線に沿って半導体基板の他面側からへき開を行うことで、めっき電極層までへき界面を伸ばすことなく、多層半導体構造を分割することができる。したがって、容易に多層半導体構造を分割することができる。

また、庇の幅は、１０μｍ以上であることが好ましい。へき開精度を考慮し、庇の幅が１０μｍ以上あれば、多層半導体構造の積層方向から見て庇と重なる位置に設定した分割線に沿って容易にへき開を行うことができる。

また、庇の幅は、２０μｍ以下であることが好ましい。庇の幅が２０μｍを超えると、めっき電極層の内部応力が多層半導体構造に過剰に作用し、信頼性を低下させる要因となり得る。したがって、庇の幅を上記幅以下とすることで、素子の信頼性が担保される。

また、下地電極層及びめっき電極層は、分割線の方向に突出するパッド電極部を有しており、多層半導体構造は、分割線を挟んで隣接する多層半導体構造との間でパッド電極部の突出方向が互いに反対向きになるように半導体基板上に配列されていることが好ましい。このような配列により、チップの収率を確保できる。

本発明に係る半導体レーザ素子の製造方法によれば、容易に素子部を分離することができ、かつ半導体レーザ素子の発光効率の向上を図ることができる。

以下、図面を参照しながら、本発明に係る半導体レーザ素子の製造方法の好適な実施形態について詳細に説明する。

図１は、本発明の一実施形態に係る半導体レーザ素子の製造方法を用いて製造される半導体レーザ素子の一例を示す図である。図１（ａ）は、半導体レーザの平面図、図１（ｂ）は、図１（ａ）におけるＡ−Ａ切断面図、図１（ｃ）は、図１（ａ）におけるＢ−Ｂ切断面図である。

図１（ａ）〜図１（ｃ）に示す半導体レーザ素子１は、量子井戸構造のサブバンド間遷移によって生成した光を出力する素子であり、光通信用の光源や分光分析用の光源として利用されるものである。半導体レーザ素子１は、半導体基板２と、半導体基板２の一面側に形成された多層半導体構造３と、多層半導体構造３の表面に形成された下地電極層４と、下地電極層４の表面に形成されためっき電極層５と、裏面電極層６とを備えている。

半導体基板２は、例えばＳｎがドープされたｎ型ＩｎＰ基板である。半導体基板２の不純物濃度は、約３ｅ^＋１８ｃｍ^−３となっており、半導体基板２の厚みは、約１００μｍとなっている。

多層半導体構造３は、半導体メサ部１０、及び埋め込み層１１によって構成されている。半導体メサ部１０は、半導体基板２に対して高さ４μｍ程度の隆起状に形成され、半導体基板２側から順に、バッファ層２０、下部光閉じ込め層２１、活性層２２、上部光閉じ込め層２３、クラッド層２４、中間層２５、及びコンタクト層２６が積層されている。

バッファ層２０は、例えばＳｉがドープされたｎ型ＩｎＰ層である。バッファ層２０の不純物濃度は、約８ｅ^＋１７ｃｍ^−３となっており、バッファ層２０の厚みは、約０．５μｍとなっている。下部光閉じ込め層２１は、例えばアンドープのＩｎＧａＡｓＰ層である。活性層２２は、例えばＩｎＧａＡｓＰ層である。上部光閉じ込め層２３は、例えばアンドープのＩｎＧａＡｓＰ層である。

クラッド層２４は、例えばＺｎがドープされたｐ型ＩｎＰ層である。クラッド層２４の不純物濃度は、約１ｅ^＋１８ｃｍ^−３となっており、クラッド層２４の厚みは、約２．０μｍとなっている。中間層２５は、例えばＺｎがドープされたｐ型ＩｎＧａＡｓＰ層である。

中間層２５の不純物濃度は、約５ｅ^＋１８ｃｍ^−３となっており、中間層２５の厚みは、約０．１μｍとなっている。コンタクト層２６は、例えばＺｎがドープされたｐ型ＩｎＧａＡｓ層である。コンタクト層２６の不純物濃度は、約１ｅ^＋１９ｃｍ^−３となっており、コンタクト層２６の厚みは、約０．２μｍとなっている。

埋め込み層１１は、例えばＦｅがドープされたＩｎＰ層である。埋め込み層１１は、半導体メサ部１０の両側にそれぞれ形成されており、多層半導体構造３は、埋め込み層１１によって半導体メサ部１０を埋め込むことでプレーナ型となっている。

多層半導体構造３の表面には、例えばＳｉＯ_２からなる絶縁層３０が形成されている。絶縁層３０は、例えば厚さ約０．４μｍ程度に形成され、半導体メサ部１０を露出させるストライプ状の開口部３０ａを有している。開口部３０ａの幅は、例えば３μｍ程度である。

下地電極層４は、多層半導体構造３側から順に、Ｔｉ層４１、Ｐｔ層４２、及びＡｕ層４３が積層されて構成されている。下地電極層４は、幅約３μｍ程度のストライプ状をなしており、絶縁層３０の開口部３０ａを塞ぐようにして、半導体レーザ素子１における半導体メサ部１０の長手方向に対応する両端面１ａ，１ａに至るまでほぼ等厚で延在している。

Ｔｉ層４１は、開口部３０ａを塞ぐように、例えば厚さ約５００Å程度に形成され、開口部３０ａに露出する多層半導体構造３の表面に接触するように、開口部３０ａの内部にも形成されている。Ｐｔ層４２は、例えば厚さ約５００Å程度に形成されている。Ａｕ層４３は、例えば厚さ約２０００Å程度に形成されている。

めっき電極層５は、例えばＡｕめっきであり、厚さ約１０μｍ程度に形成されている。めっき電極層５は、幅約３μｍ程度のストライプ状をなしており、めっき電極層５の長手方向の両端部５ａ，５ａは、半導体レーザ素子１の両端面１ａ，１ａよりも数μｍ程度突出した状態となっている。

めっき電極層５における下地電極層４側の周縁部には、めっき電極層５の断面積が下地電極層４側に向かって徐々に小さくなるように、約４５°の傾斜面５ｂが形成されている。このような構成により、下地電極層４の表面にはめっき電極層５による庇７が形成されており、下地電極層４の表面と、めっき電極層５による庇７との間には、空隙Ｓが存在している。積層方向から見て、めっき電極層５の長手方向の両端に形成された庇７の幅は、例えば１０μｍ程度となっている。

また、図１（ａ）に示すように、下地電極層４及びめっき電極層５は、絶縁層３０の表面において開口部３０ａと直交する方向に突出し、パッド電極部８を構成している。このようなパッド電極部８を電流注入部とすることにより、半導体メサ部１０への熱の影響を小さくすることができる。

裏面電極層６は、半導体基板２の他面側に形成されている。裏面電極層６は、半導体基板２側から順に、厚さ約２００ÅのＡｕＧｅＮｉ層、厚さ約２００ÅのＡｕ層、厚さ約５００ÅのＴｉ層、厚さ約５００ÅのＰｔ層、及び厚さ約８０００ÅのＡｕ層が積層されて構成されている。

続いて、上述した半導体レーザ素子１の製造方法について、図２〜図７を参照しながら説明する。各図において、（ａ）は平面図、（ｂ）は（ａ）におけるＡ−Ａ切断面図、（ｃ）は（ａ）におけるＢ−Ｂ切断面図である。なお、説明の便宜上、一の素子に着目して製造工程を説明するが、実際には、ウエハ上に複数の素子がマトリクス状に配列されている（図８参照）。

まず、図２（ａ）〜図２（ｃ）に示すように、Ｓｎがドープされたｎ型ＩｎＰからなる半導体基板２を用意する。そして、例えばＭＯＣＶＤ法により、半導体基板２の一面側に、バッファ層２０、下部光閉じ込め層２１、活性層２２、上部光閉じ込め層２３、クラッド層２４、中間層２５、及びコンタクト層２６を順次積層する。

次に、コンタクト層２６の表面全面に、例えばＳｉＮからなる絶縁層を積層する。フォトリソグラフィーにより、ＳｉＮの絶縁層を幅１．５μｍ程度のストライプ状に形成する。そして、ストライプ状の絶縁層をマスクとして、例えばＳｉＣｌ_４などのガスを用いたドライエッチングを行うことにより、高さ４μｍ程度の半導体メサ部１０を形成する。

半導体メサ部１０を形成した後、所定のウエットエッチングにより、ドライエッチング時に形成された変性層を除去する。変性層を除去した後、例えばＭＯＣＶＤ法により、半導体メサ部１０の両側に埋め込み層１１をそれぞれ積層する。その後、ウエットエッチングによってＳｉＮの絶縁層を除去することにより、半導体基板２の一面側に多層半導体構造３が形成される。

次に、多層半導体構造３の表面全面に、例えばＳｉＯ_２からなる絶縁層３０を４０００Å程度積層する。また、絶縁層３０の表面にレジスト層を形成する。そして、このレジスト層をマスクとしたフォトリソグラフィーにより、絶縁層３０に幅３μｍ程度のストライプ状の開口部（第１開口部）３０ａを形成し、半導体メサ部１０を露出させる。半導体メサ部１０を露出させた後、図３（ａ）〜図３（ｃ）に示すように、開口部３０ａを覆うようにＴｉ層４１、Ｐｔ層４２、及びＡｕ層４３を順次蒸着させる。その後、約４００℃の温度で約３分間の熱処理を行う。

次に、図４（ａ）〜図４（ｃ）に示すように、例えばフォトリソグラフィーにより、Ａｕ層４３の表面全面に厚さ１５μｍ程度のレジスト層５１を形成する。そして、約９０℃の温度で約１分間の熱処理を行い、ｉ線のコンタクトアライナーを用いて約３０秒の露光を行う。露光後、所定のフォトレジスト現像液を用いて現像を行い、さらに、約９０℃の温度で約１分間の熱処理を行う。

これにより、レジスト層５１において、絶縁層３０の開口部３０ａに対応する位置には、開口面積が下地電極層４側に向かって徐々に小さくなるように内壁５２が約４５°傾斜している開口部（第２開口部）５１ａが形成される。また、開口部５１ａの略中央部には、パッド電極部８に対応する開口部５１ｂも併せて形成される。

レジスト層５１を形成した後、図５（ａ）〜図５（ｃ）に示すように、亜硫酸金ナトリウムが含有されたノンシアン系弱アルカリ性光沢金めっき液中にウエハを浸漬させ、所定の電界をかける。そして、レジスト層５１をマスクとして、下地電極層４の表面に厚さ１０μｍ程度のめっき電極層５を形成する。

このとき、レジスト層５１の開口部５１ａの内壁５２は、上述の傾斜を有しているため、レジスト層５１の内壁５２に対応する部分では、めっき電極層５も傾斜して形成される。これにより、めっき電極層５における下地電極層４側の周縁部には、めっき電極層５の断面積が下地電極層４側に向かって徐々に小さくなるように、約４５°の傾斜面５ｂが形成される。

めっき電極層５を形成した後、図６（ａ）〜図６（ｃ）に示すように、有機溶剤等を用いてレジスト層５１を除去すると、下地電極層４の表面には、めっき電極層５による庇７が形成され、下地電極層４の表面とめっき電極層５による庇７との間には、空隙Ｓが形成される。積層方向から見て、めっき電極層５の長手方向の両端に形成された庇７の幅は、例えば１０μｍ程度となっている。

次に、図７（ａ）〜図７（ｃ）に示すように、めっき電極層５をマスクとし、Ａｕ層４３及びＰｔ層４２を例えばＡｒガスによってドライエッチングする。また、Ｔｉ層４１をＣＦ_４ガスでドライエッチングする。この下地電極層４のドライエッチングは、例えば圧力１．０Ｐａ、ガス流量３０ｓｃｃｍ、ＲＦパワー１００Ｗの条件下で行う。また、Ａｕ層４３、Ｐｔ層４２、Ｔｉ層４１のエッチングレートは、それぞれ例えば１５０Å／ｍｉｎ、１００Å／ｍｉｎ、１００Å／ｍｉｎとする。

次に、半導体基板２を石英基板に貼り付け、半導体基板２の他面側を研磨して１００μｍ程度にまで薄くする。また、半導体基板２の他面側に裏面電極層６を形成し、約３５０℃の温度で約１分間の熱処理を行う。そして、図８に示すように、積層方向から見て、めっき電極層５の庇７と重なる位置に分割線Ｄを設定し、例えばスクライバによってウエハ端部における分割線Ｄの延長線上に、スクライブ傷Ｅをそれぞれ形成する。

スクライブ傷Ｅを形成した後、図９に示すように、裏面電極層６が上面側となるように、ウエハをへき開装置６０上に載置する。へき開装置６０の上面側には、分割線Ｄに沿って延びる凹部６０ａが設けられており、凹部６０ａの底面には、スクライブ傷Ｅを確認するためのカメラが設置されている。また、へき開装置６０の上方には、へき開用ブレード６１がセットされている。

そして、カメラによってスクライブ傷Ｅとへき開用ブレード６１との位置を凹部６０ａ上にて合わせた状態で、へき開用ブレード６１をウエハに押し付けることにより、分割線Ｄに沿って半導体基板２の他面側からへき開を行う。この後、分割線Ｄに直交する方向についても、同様のへき開を行うことにより、多層半導体構造３がチップごとに分割され、図１に示した半導体レーザ素子１が完成する。

以上説明したように、この半導体レーザ素子の製造方法では、下地電極層４のエッチングを行う際に、その周縁部が庇７となるように形成しためっき電極層５をマスクとして用いている。したがって、めっき電極層５の庇７の部分では、下地電極層４はエッチングされずにそのまま残ることとなる。その後、積層方向から見て庇７と重なる位置に設定した分割線Ｄに沿ってへき開を行うことにより、半導体レーザ素子１における半導体メサ部１０の長手方向に対応する両端面１ａ，１ａに至るまで、下地電極層４をほぼ等厚で延在させることが可能となる。

これにより、多層半導体構造３に注入される電流量を十分に確保でき、半導体レーザ素子１の発光効率の向上が図られる。また、上記の分割線Ｄに沿って半導体基板２の他面側からへき開を行うことで、へき界面が半導体基板２の他面側から下地電極層４の表面まで到達した段階で、多層半導体構造３を分割することができる。このように、めっき電極層５までへき界面を伸ばす必要がないことから、多層半導体構造３を容易に分割することができる。

また、この半導体レーザ素子１の製造方法では、庇７の幅は、１０μｍ以上２０μｍ以下となっている。例えばスクライバによるへき開精度は、±５．０μｍ程度であるため、庇７の幅が１０μｍ以上あれば、積層方向から見て庇７と重なる位置に設定した分割線Ｄに沿って容易にへき開を行うことができる。一方、庇７の幅が２０μｍを超えると、めっき電極層５の内部応力が多層半導体構造３に過剰に作用し、半導体レーザ素子１の信頼性を低下させる要因となり得る。したがって、庇７の幅を２０μｍ以下とすることで、半導体レーザ素子１の信頼性が担保される。

さらに、この半導体レーザ素子の製造方法では、下地電極層４及びめっき電極層５は、分割線Ｄの方向に突出するパッド電極部８を有しており、多層半導体構造３は、分割線Ｄを挟んで隣接する多層半導体構造３との間でパッド電極部８の突出方向が互いに反対向きになるように半導体基板２上に配列されている（図８参照）。このような配列により、チップの収率を確保できる。

本発明の一実施形態に係る半導体レーザ素子の製造方法を用いて製造される半導体レーザ素子の一例を示す図である図１に示した半導体レーザ素子の製造工程を示す図である。図２の後続の工程を示す図である。図３の後続の工程を示す図である。図４の後続の工程を示す図である。図５の後続の工程を示す図である。図６の後続の工程を示す図である。図７の後続の工程を示す図である。図８の後続の工程を示す図である。

符号の説明

１…半導体レーザ素子、２…半導体基板、３…多層半導体構造、４…下地電極層、５…めっき電極層、７…庇、８…電極パッド部、１１…半導体メサ部、３０…絶縁層（誘電体層）、３０ａ…開口部（第１開口部）、５１…レジスト層、５１ａ…開口部（第２開口部）、５２…内壁、Ｄ…分割線。

Claims

半導体基板の一面側に、半導体メサ部を含む多層半導体構造を形成する工程と、
前記多層半導体構造の表面に、前記半導体メサ部を露出させるストライプ状の第１開口部を有する誘電体層を形成する工程と、
前記誘電体層の表面、及び前記第１開口部の内部に下地電極層を形成する工程と、
前記第１開口部に対応する第２開口部を有し、当該第２開口部の開口面積が前記下地電極層側に向かって徐々に小さくなるように前記第２開口部の内壁が傾斜しているレジスト層を前記下地電極層の表面に形成する工程と、
前記レジスト層をマスクとして用い、その周縁部が庇となるように前記下地電極層の表面にめっき電極層を形成する工程と、
前記めっき電極層をマスクとして用い、前記下地電極層をエッチングする工程と、
前記多層半導体構造の積層方向から見て、前記庇と重なる位置に分割線を設定し、当該分割線に沿って前記半導体基板の他面側からへき開して前記多層半導体構造を分割する工程と、を備えたことを特徴とする半導体レーザ素子の製造方法。
前記庇の幅は、１０μｍ以上であることを特徴とする請求項１記載の半導体レーザ素子の製造方法。
前記庇の幅は、２０μｍ以下であることを特徴とする請求項１又は２記載の半導体レーザ素子の製造方法。
前記下地電極層及び前記めっき電極層は、前記分割線の方向に突出するパッド電極部を有しており、前記多層半導体構造は、前記分割線を挟んで隣接する多層半導体構造との間で前記パッド電極部の突出方向が互いに反対向きになるように前記半導体基板上に配列されていることを特徴とする請求項１〜３のいずれか一項記載の半導体レーザ素子の製造方法。