JP2785265B2 - 半導体受光素子 - Google Patents
半導体受光素子Info
- Publication number
- JP2785265B2 JP2785265B2 JP63072294A JP7229488A JP2785265B2 JP 2785265 B2 JP2785265 B2 JP 2785265B2 JP 63072294 A JP63072294 A JP 63072294A JP 7229488 A JP7229488 A JP 7229488A JP 2785265 B2 JP2785265 B2 JP 2785265B2
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- JP
- Japan
- Prior art keywords
- light receiving
- substrate
- region
- receiving element
- conductivity type
- Prior art date
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- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高速光信号検出に用いる半導体受光素子に関
するものである。
するものである。
近年、化合物半導体受光素子は、光通信或いは光情報
処理用の高感度受光器として活発に研究開発並びに実用
化が進められている。特にpinフォトダイオード（以下p
in−PDと記す）は、アバランシェフォトダイオード（AP
D）に比べて内部電流増倍機構を持たない為、受信感度
の点では若干劣るものの、APDに見られる様なアバラン
シェ立上り時間に起因する利得・帯域幅積（Ｇ・Ｂ積）
による帯域の制限が無い。従って素子の帯域はCR時定数
とキャリアの走行時間で決まり20GHzを越す値が報告さ
れており、高速光信号検出器してpin−PDが注目されて
いる。加えてpin−PDは低バイアス電圧で使用する為、A
PDに比べて信頼性に優れ、また、他素子との集積化にも
適している。
処理用の高感度受光器として活発に研究開発並びに実用
化が進められている。特にpinフォトダイオード（以下p
in−PDと記す）は、アバランシェフォトダイオード（AP
D）に比べて内部電流増倍機構を持たない為、受信感度
の点では若干劣るものの、APDに見られる様なアバラン
シェ立上り時間に起因する利得・帯域幅積（Ｇ・Ｂ積）
による帯域の制限が無い。従って素子の帯域はCR時定数
とキャリアの走行時間で決まり20GHzを越す値が報告さ
れており、高速光信号検出器してpin−PDが注目されて
いる。加えてpin−PDは低バイアス電圧で使用する為、A
PDに比べて信頼性に優れ、また、他素子との集積化にも
適している。
従来のpin−PDの代表例の構造を第３図及び第４図に
示す。第３図に例示した構造は、表面入射プレーナ型の
ものである。光を素子表面から受光する為、組立及び取
り扱いが容易にできるものの、ｐ側電極６をpn接合10の
ある受光領域に隣接して素子表面に設ける為、接合面積
（即ち接合容量）が大きくなり、CR制限による応答特性
の劣化を招いていた。一方、第４図に例示した裏面入射
メサ型構造の素子の場合、接合容量はメサエッチングで
形成された受光領域11のみで決まる為小さく抑える事が
できるが、組立て工程や取り扱いが非常に繁雑であっ
た。
示す。第３図に例示した構造は、表面入射プレーナ型の
ものである。光を素子表面から受光する為、組立及び取
り扱いが容易にできるものの、ｐ側電極６をpn接合10の
ある受光領域に隣接して素子表面に設ける為、接合面積
（即ち接合容量）が大きくなり、CR制限による応答特性
の劣化を招いていた。一方、第４図に例示した裏面入射
メサ型構造の素子の場合、接合容量はメサエッチングで
形成された受光領域11のみで決まる為小さく抑える事が
できるが、組立て工程や取り扱いが非常に繁雑であっ
た。
上述した様に従来例では組立て及び取り扱いが容易な
表面入射型の素子では接合容量が大きい点、また、低容
量化に有利な裏面入射型の素子は組み立て工程や取り扱
いが非常に繁雑であるという問題点があった。
表面入射型の素子では接合容量が大きい点、また、低容
量化に有利な裏面入射型の素子は組み立て工程や取り扱
いが非常に繁雑であるという問題点があった。
本発明の目的は、この様な従来の欠点を除去した、低
容量特性を有する表面入射型のpin−PDを提供する事に
ある。
容量特性を有する表面入射型のpin−PDを提供する事に
ある。
前述の問題点を解決する為に本発明が提供するpin−P
Dは、半絶縁性半導体基板上の特定領域に、各々同一の
導電型を呈するバンドギャップE1なる第一の半導体層及
びバンドギャップE2（E2＞E1）なる第二の半導体層が前
記基板側より順次積層されており、且つ第一の半導体層
中の前記基板と接した一部の領域及びこの領域に接する
領域を含む前記基板の特定領域が逆の導電型を呈してお
り、該基板中逆の導電型を呈する領域の一部を含む、表
面が露出した前記基板上に一方の電極が形成されている
構造となっている。
Dは、半絶縁性半導体基板上の特定領域に、各々同一の
導電型を呈するバンドギャップE1なる第一の半導体層及
びバンドギャップE2（E2＞E1）なる第二の半導体層が前
記基板側より順次積層されており、且つ第一の半導体層
中の前記基板と接した一部の領域及びこの領域に接する
領域を含む前記基板の特定領域が逆の導電型を呈してお
り、該基板中逆の導電型を呈する領域の一部を含む、表
面が露出した前記基板上に一方の電極が形成されている
構造となっている。
以下、本発明について図面を参照して詳細に説明す
る。第１図は本発明の一実施例であるpin−PDの構造を
示す断面模式図、また第２図は本実施例のpin−PDの製
造方法を説明する為の各工程に於ける断面構造模式図で
ある。まず、第２図（ａ）に示す様に、半絶縁性InP基
板１の特定領域７にBe+をイオン注入し、その後気相成
長法によりn-−InGaAs光吸収層３及びｎ−InPウィンド
層５を連続成長する（同図（ｂ））。この際基板成長温
度を700℃程度に設定する事により、結晶成長の間に注
入されたBe+ドーパントの活性化も得られる。また、こ
の間にBe+イオンはn-−InGaAs3中にも熱拡散され、p+−
InGaAs領域４が形成され、pn接合はInGaAs中に位置す
る。その後同図（ｃ）に示す様にエッチングにより光吸
収層３とウィンド層５一部を除去してp+領域２を含むIn
P基板１の一部表面を露出させる。このエッチングで残
したp+−InGaAs領域４の上方領域が本素子の受光領域と
なる。表面が露出したInP基板１上にp+−InP領域２上に
またがる様にｐ側電極６、またｎ−InPウィンド層表面
の受光領域の上に位置しない領域にｎ側電極８を形成し
て、第１図に示す様な受光素子が得られる。
る。第１図は本発明の一実施例であるpin−PDの構造を
示す断面模式図、また第２図は本実施例のpin−PDの製
造方法を説明する為の各工程に於ける断面構造模式図で
ある。まず、第２図（ａ）に示す様に、半絶縁性InP基
板１の特定領域７にBe+をイオン注入し、その後気相成
長法によりn-−InGaAs光吸収層３及びｎ−InPウィンド
層５を連続成長する（同図（ｂ））。この際基板成長温
度を700℃程度に設定する事により、結晶成長の間に注
入されたBe+ドーパントの活性化も得られる。また、こ
の間にBe+イオンはn-−InGaAs3中にも熱拡散され、p+−
InGaAs領域４が形成され、pn接合はInGaAs中に位置す
る。その後同図（ｃ）に示す様にエッチングにより光吸
収層３とウィンド層５一部を除去してp+領域２を含むIn
P基板１の一部表面を露出させる。このエッチングで残
したp+−InGaAs領域４の上方領域が本素子の受光領域と
なる。表面が露出したInP基板１上にp+−InP領域２上に
またがる様にｐ側電極６、またｎ−InPウィンド層表面
の受光領域の上に位置しない領域にｎ側電極８を形成し
て、第１図に示す様な受光素子が得られる。
この受光素子では、素子の接合容量はp+−InGaAs領域
４の面積即ち受光領域の面積のみによって決定され、半
絶縁性InP基板１上に形成されたｐ側電極は容量に寄与
しない。従って、小受光径化により素子容量の低減が簡
単に行なえ、その際ｐ側電極６の大きさは小さくする必
要が無いのでワイヤーボンディングがやり難くなる事も
ない。また表面入射型である為、パッケージへの実装や
取り扱いも容易に行なう事ができる。
４の面積即ち受光領域の面積のみによって決定され、半
絶縁性InP基板１上に形成されたｐ側電極は容量に寄与
しない。従って、小受光径化により素子容量の低減が簡
単に行なえ、その際ｐ側電極６の大きさは小さくする必
要が無いのでワイヤーボンディングがやり難くなる事も
ない。また表面入射型である為、パッケージへの実装や
取り扱いも容易に行なう事ができる。
以上説明した様に本発明によれば表面入射型で組み立
て及び取り扱いが容易で、且つ低容量特性に優れた半導
体受光素子が得られる。
て及び取り扱いが容易で、且つ低容量特性に優れた半導
体受光素子が得られる。
第１図は本発明の一実施例の断面構造模式図、第２図
（ａ），（ｂ），（ｃ）は本実施例の製造方法を説明す
る為の各工程に於ける断面構造模式図、第３図及び第４
図は従来例の断面構造模式図である。 １……半絶縁性InP基板、２……p+−InP領域、３……n-
−InGaAs光吸収層、４……p+−InGaAs領域、５……ｎ−
InPウィンド層、６……ｐ側電極、８……ｎ側電極。
（ａ），（ｂ），（ｃ）は本実施例の製造方法を説明す
る為の各工程に於ける断面構造模式図、第３図及び第４
図は従来例の断面構造模式図である。 １……半絶縁性InP基板、２……p+−InP領域、３……n-
−InGaAs光吸収層、４……p+−InGaAs領域、５……ｎ−
InPウィンド層、６……ｐ側電極、８……ｎ側電極。
Claims (1)
- 【請求項１】半絶縁性半導体基板上の特定領域に、各々
第１の導電型を呈するバンドギャップE1なる光吸収層及
びバンドギャップE2（E2＞E1）なるウィンド層が前記基
板型より順次積層されて凸部を形成しており、前記光吸
収層中の前記基板と接した一部の領域は第２の導電型を
呈し、且つ前記凸部を画成する前記光吸収層の側面まで
延伸して前記側面に露出しており、前記基板中の、前記
光吸収層中の前記第２導電型の一部の領域が接する特定
領域は第２の導電型を呈し、且つ前記凸部の外方まで延
伸して前記基板表面上に露出しており、この露出した前
記基板表面上の特定領域上に一方の電極が形成されてい
ることを特徴とする半導体受光素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072294A JP2785265B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体受光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072294A JP2785265B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体受光素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01244670A JPH01244670A (ja) | 1989-09-29 |
| JP2785265B2 true JP2785265B2 (ja) | 1998-08-13 |
Family
ID=13485103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63072294A Expired - Lifetime JP2785265B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2785265B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS639987A (ja) * | 1986-06-30 | 1988-01-16 | Fujitsu Ltd | 半導体受光素子 |
-
1988
- 1988-03-25 JP JP63072294A patent/JP2785265B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01244670A (ja) | 1989-09-29 |
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