TWI664718B - 凸台狀累增光偵測器元件 - Google Patents

Abstract

一種凸台狀累增光偵測器元件，為新穎之砷化銦鋁累增崩潰光二極體結構，係採取陰極（累增層在底部）電極在下之磊晶層結構，讓累增層電場最強之區域包覆在元件內部底層以避免表面擊穿，本發明主要增厚i-本質層，僅使用一層光吸收層，並於N型歐姆接觸層下方加入DBR反射層，其材料可為InGaAsP/InP或InAlGaAs/InAlAs，至少5對以上，且使用第二帶溝漸變層蝕刻出一凸台形狀，透過此單一凸台結構即可使累增層中間的電場高，而其邊緣電場低，以達到累增層電場侷限之效果，且除了累增層會碰到崩潰使電場特別高之外，所有層的電場都會遠低於崩潰。藉此，本發明透過光吸收層的p型參雜把二次電洞變成二次電子，利用電子跑的比較快之特性，所以可以讓載子的速度變得更快，可以用比較厚的空乏區以降低接面電容與增加元件面積，而能具備快的響應速度並有效提升靈敏度。

Description

凸台狀累增光偵測器元件

本發明係有關於一種凸台狀累增光偵測器元件，尤指涉及一種凸台狀累增崩潰光二極體，特別係指增厚i-本質層，僅使用一層光吸收層（p型摻雜），並於N型歐姆接觸層下方加入DBR反射層，且於結構上蝕刻出一凸台形狀，透過此單一凸台結構即可使累增層中間的電場高，而其邊緣電場低，以達到累增層電場侷限之效果，且除了累增層會碰到崩潰使電場特別高之外，所有層的電場都會遠低於崩潰（far below break down）者。

為滿足更大虛擬系統與巨量資料（bit data）之物聯網（the internet of things, IOT）需求，傳統銅線早已無法擔當傳輸重任（≥～100m），勢必只能寄望傳輸頻寬仍深不見底之光纖；在考量不同傳輸距離之市場規模、成本與可預期發展之技術等，400GbE乙太網路專案小組之目標將制訂出四種不同距離目標之傳輸介面，分別為100 m、500 m、2 km與10 km，其中100 m之400 Gbps幾乎已確定續用100GbE乙太網路中之每通道25 Gbps之垂直共振腔面射型雷射（vertical cavity surface emitting laser, VCSEL @ 850 nm）之直接調變訊號於多模光纖（multimode fiber, MMF）中傳輸，只是得將雷射與光纖數量增加為四倍來達到400 Gbps之目標。而500 m以上則將使用1310 nm之光源在單模光纖（single-mode fiber, SMF）中傳輸；在400GbE乙太網路專案小組目前的考量方案中，可能的方案包含每單一光源之訊號速度在50 Gbps或100 Gbps，再以八個或四個通道（多波長於單一光纖或單一波長於多條光纖）來達到400 Gbps之傳輸量；然而，當乙太網路中單一光源速度來到＞ 25 Gbps時，考量到高頻寬之光電元件（包含發射模組中之電光調變與接收模組中之光電轉換等）之輸出光功率通常較小（大約1 mW；-2至+2 dBm），若還要使用波長劃分多工（Wavelength Division Multiplexing, WDM）技術，則其被動元件內部之介入損耗將會使得功率預算（power budget）變成限制系統最大傳輸容量之關鍵。如文獻一（M. Nada, T. Yoshimatsu, Y. Muramoto, H. Yokoyama, and H. Matsuzaki, “Design and Performance of High-Speed Avalanche Photodiodes for 100-Gb/s Systems and Beyond,” IEEE/OSA Journal of Lightwave Technology, vol. 33, no. 5, pp. 984-990, March, 2015.）所載關於系統中介入損耗之成因中可知，在系統之接收端約需要-13 dBm 之敏感度。一般p-i-n之光電二極體（photodiode）所組成之接收器（receiver）在25 Gbit/sec頻寬操作下約只有-10 dBm以上之敏感度。 第５圖為文獻二（E. Ishimura, E. Yagyu, M. Nakaji, S. Ihara, K. Yoshiara, T. Aoyagi, Y. Tokuda, and T. Ishikawa, “Degradation Mode Analysis on Highly Reliable Guarding-Free Planar InAlAs Avalanche Photodiodes,” IEEE/OSA Journal of Lightwave Technology, vol. 25, pp. 3686-3693, Dec., 2007.）提出以平面砷化銦鋁（InAlAs）為累增層之累增崩潰光二極體橫截面結構。如該圖所示高電場區域（High-Field Region）３，其雖有鋅擴散區域將電場侷限，但無凸台（mesa）結構，使得在邊緣部分電場侷限較差。很容易超過臨限的崩潰電場（＞550 kV/cm）。當累增層（Multiplication layer, M-layer）縮薄時為了達到所需要的操作增益，邊緣會有崩潰之問題。 第６圖則為目前NTT Electronic（即文獻一）在最近兩年所研發出來之25與50 Gbit/sec之崩潰光電二極體橫截面結構，其結構（from Top to Bottom）係由一N-型接觸層（N-contact layer）４０、一邊緣場緩衝層（edge-field buffer layer）４１、一N-型充電層（N-charge layer）４２、一砷化銦鋁（InAlAs）累增層（avalanche layer）４３、一P-型充電層４４、一無摻雜砷化銦鎵（InGaAs）吸收層４５、一P-型砷化銦鎵吸收層４６、一P-型接觸層４７、一半絕緣InP基板４８、以及一抗反射層４９所組成。如該圖所示，為了達到好的電場侷限，此結構相當特別的將砷化銦鋁累增層４３與N-型接觸層４０放到了接近元件表面（倒置結構），如此將會把砷化銦鋁累增層４３電場大部份侷限在N-型接觸層４０下方，然而為了降低表面崩潰之機率，多餘之邊緣場緩衝層４１與N-型充電層４２是需要的，惟如此可能會對元件之速度造成影響。而且此倒置結構（p-side down）之結構也需要使用較寬能隙之P-型InP基合金（P-type InP based alloy），如此將會造成歐姆接觸製作困難而且使整個元件之電阻變大。除此之外，此結構也會犧牲在P-型砷化銦鎵吸收層４６之電場侷限，使得元件之寄生電容有可能變大，同時也因為吸收層中較強之邊緣場（fringe field）而增加元件封裝之困難度（如文獻三：F. Nakajima, M. Nada, and T. Yoshimatsu “High-Speed Avalanche Photodiode and High-Sensitivity Receiver Optical Sub-Assembly for 100-Gb/s Ethernet,” to be published in IEEE/OSA Journal of Lightwave Technology, vol. 33, 2015.）。因此，該文獻二為了侷限電場而將累增層做在外面使其曝露在空氣中，此舉將造成可靠度問題。 由文獻一中展示之元件分別在25 Gbit/sec與50 Gbit/sec操作下之靈敏度量測結果，可以清楚看到其25與50 Gbit/sec之靈敏度約在-15.5 dBm與-11 dBm。分別與pin光偵測器系列（pin PD based）之25與50 GHz光接收模組相比之下其增加之響應度約在～4 dB與～1.5 dB左右。由此結果可知，隨著資料率（data rate）之增加此崩潰光電二極體結構能增強之靈敏度將會隨之變小。這極有可能因為是隨著需要操作頻寬之增大，累增層需要變薄，惟此使得暗電流急遽地上升而導致靈敏度劣化。 有鑑於此，本案申請人先前曾申請中華民國專利證書號I595678之光偵測元件，係使用雙平台（double mesa）結構而達成累增層電場侷限之效果；惟考慮到電洞速度遠慢於電子速度，導致電洞會容易累積在本質區，形成電場遮蔽效應，造成內部電場變小，所以載子排出速度變慢，進而影響到輸出功率，導致元件速度變得很慢。故，ㄧ般習用者係無法符合使用者於實際使用時之所需。

本發明之主要目的係在於，克服習知技藝所遭遇之上述問題並提供一種採取陰極電極在下之磊晶層結構，讓累增層電場最強之區域包覆在元件內部底層以避免表面擊穿，且使用單凸台結構而達成累增層電場侷限之效果，且除了累增層會碰到崩潰使電場特別高之外，所有層的電場都會遠低於崩潰（far below break down）之凸台狀累增光偵測器元件。 本發明之次要目的係在於，提供一種透過光吸收層的p型摻雜把二次電洞變成二次電子，利用電子跑的比較快之特性，所以可以讓載子的速度變得更快，可以用比較厚的空乏區以降低接面電容與增加元件面積，令其具備快的響應速度並有效提升靈敏度之凸台狀累增光偵測器元件。 本發明之另一目的係在於，提供一種增厚i-本質層，僅使用一層光吸收層，並於N型歐姆接觸層下方加入DBR反射層，此DBR反射層之材料可為磷砷化銦鎵/磷化銦（InGaAsP/InP）或砷化鋁銦鎵/砷化銦鋁（InAlGaAs/InAlAs），至少5對以上，可使元件效果變好之凸台狀累增光偵測器元件。 為達以上之目的，本發明係一種凸台狀累增光偵測器元件，係包括：一P型歐姆接觸層（Ohmic Contact Layer），係為p ⁺-型摻雜之第一半導體；一DBR反射層，係由數對InGaAsP/InP或InAlGaAs/InAlAs組成之第二半導體；一P型透光層（Window Layer），係為p ⁺-型摻雜之第三半導體，並夾置於該P型歐姆接觸層與該DBR反射層之間；一第一帶溝漸變層（Graded Bandgap Layer），係為p ⁺型摻雜之第四半導體，並夾置於該P型透光層與該DBR反射層之間；一P型光吸收層（Absorption Layer），係為漸變p-型摻雜之第五半導體，並夾置於該第一帶溝漸變層與該DBR反射層之間；一第二帶溝漸變層，係為無摻雜之第六半導體，並夾置於該P型光吸收層與該DBR反射層之間；一遮蔽緩衝層（Field Buffer Layer），係為無摻雜之第七半導體，並夾置於該第二帶溝漸變層與該DBR反射層之間；一第一P型電場控制層（Field Control Layer），係為p-型摻雜之第八半導體，並夾置於該遮蔽緩衝層與該DBR反射層之間；一第二P型電場控制層，係為p-型摻雜之第九半導體，並夾置於該第二帶溝漸變層與該DBR反射層之間；一間隔層（Spacer Layer），係為無摻雜之第十半導體，並夾置於該第二P型電場控制層與該DBR反射層之間；一累增層（Multiplication Layer, M-Layer），係為無摻雜之第十一半導體，並夾置於該第一P型電場控制層與該DBR反射層之間；一N型電場控制層，係為無摻雜之第十二半導體，並夾置於該累增層與該DBR反射層之間；一i-本質層，係為無摻雜之第十三半導體，並夾置於該N型電場控制層與該DBR反射層之間；以及一N型歐姆接觸層，係為n ⁺-型摻雜之第十四半導體，並夾置於該i-本質層與該DBR反射層之間；該凸台狀累增光偵測器元件之結構（from Top to Bottom）係由上述P型歐姆接觸層、P型透光層、第一帶溝漸變層、P型光吸收層、第二帶溝漸變層、遮蔽緩衝層、第一P型電場控制層、第二P型電場控制層、間隔層、累增層、N型電場控制層、i-本質層、N型歐姆接觸層以及DBR反射層所組成，成為陰極（n-side(M-layer) down）電極在下之磊晶層結構，且在該第二P型電場控制層與該間隔層之間具有一平台結構，俾以該平台結構將電場侷限（confine）在元件中心。 於本發明上述實施例中，該磊晶層結構係成長於一半絕緣或導電之半導體基板上。 於本發明上述實施例中，該P型歐姆接觸層為p ⁺-型砷化銦鎵（InGaAs） 、該P型透光層為p ⁺-型磷化銦（InP）或砷化銦鋁（InAlAs）、該第一帶溝漸變層為p ⁺-型InGaAs、該P型光吸收層為漸變p-型摻雜之InGaAs、該第二帶溝漸變層為無摻雜之InGaAs、該遮蔽緩衝層為無摻雜之InAlAs、該第一P型電場控制層為p-型之InAlAs、該累增層為無摻雜之InAlAs、該i-本質層為無摻雜之InP或InAlAs、以及該N型歐姆接觸層為n ⁺-型InP。 於本發明上述實施例中，該P型歐姆接觸層為p ⁺-型InGaAs、該P型透光層為p ⁺-型InP或InAlAs、該第一帶溝漸變層為p ⁺-型InAlAs、該P型光吸收層為漸變p-型摻雜之InGaAs、該第二帶溝漸變層為無摻雜之InAlAs、該遮蔽緩衝層為無摻雜之InAlAs、該第一P型電場控制層為p-型之InAlAs、該累增層為無摻雜之InAlAs、該i-本質層為無摻雜之InP或InAlAs、以及該N型歐姆接觸層為n ⁺-型InP。 於本發明上述實施例中，該P型歐姆接觸層為p ⁺-型In _xGa _1-xAs、及該P型光吸收層為漸變帶溝之In _xGa _1-xAs，且x係為0.53。 於本發明上述實施例中，該遮蔽緩衝層為無摻雜之In _xAl _1-xAs、該第一P型電場控制層為p-型之In _xAl _1-xAs、及該累增層為無摻雜之In _xAl _1-xAs、且x係為0.52。 於本發明上述實施例中，該累增層亦可為無摻雜之In _xAl _1-xAs與In _x1Al1-x1As之組合，且x係為0.52，x1係小於0.52之正數。 於本發明上述實施例中，該累增層之厚度係為176±20 nm。 於本發明上述實施例中，該DBR反射層至少包含5對以上。 於本發明上述實施例中，該凸台狀累增光偵測器元件亦可為省略該DBR反射層之態樣。

請參閱『第１圖～第４圖』所示，係分別為本發明一較佳實施例之橫剖面示意圖、本發明模擬在崩潰操作之二維電場分佈示意圖、本發明模擬在崩潰操作之一維電場分佈示意圖、及本發明另一較佳實施例之橫剖面示意圖。如圖所示：本發明係ㄧ種凸台狀累增光偵測器元件，其結構（from Top to Bottom）係由一P型歐姆接觸層１１、一P型透光層（Window Layer）１２、一第一帶溝漸變層（Graded Bandgap Layer）１３、一P型光吸收層（Absorption Layer）１４、一第二帶溝漸變層１５、一遮蔽緩衝層（Field Buffer Layer）１６、一第一P型電場控制層（Field Control Layer）１７、一第二P型電場控制層１８、一間隔層（Spacer Layer）１９、一累增層（Multiplication Layer, M-Layer）２０、一N型電場控制層２１、一i-本質層２２、一N型歐姆接觸層２３、以及一DBR反射層２４所組成，成為陰極（n-side(M-layer) down）電極在下之磊晶層結構１，且在該第二P型電場控制層１８與該間隔層１９之間具有一凸台（mesa）結構，俾以該凸台結構將電場侷限（confine）在元件中心。 上述所提P型歐姆接觸層１１係為p ⁺-型摻雜之砷化銦鎵（InGaAs），用以作為P型電極，且在該P型歐姆接觸層１１上係可進一步包含一P型金屬導電層（圖中未示）；其中該P型歐姆接觸層１１之厚度係介於15～60 nm之間。 該P型透光層１２係為p ⁺-型摻雜之磷化銦（InP）或砷化銦鋁（InAlAs），並夾置於該P型歐姆接觸層１１與該DBR反射層２４之間；其中該P型透光層１２之厚度係介於150～250 nm之間。 該第一帶溝漸變層１３係為多層漸變p ⁺-型摻雜之InGaAs或InAlAs，並夾置於該P型透光層１２與該DBR反射層２４之間；其中該第一帶溝漸變層１３總厚度係介於15 nm～25 nm之間。 該P型光吸收層１４係為漸變p-型摻雜之InGaAs，並夾置於該第一帶溝漸變層１３與該DBR反射層２４之間；其中該P型光吸收層１４之厚度係減薄為3600 Å。 該第二帶溝漸變層１５係為無摻雜之InGaAs或InAlAs，並夾置於該P型光吸收層１４與該DBR反射層２４之間；其中該第二帶溝漸變層１５總厚度係介於10 nm～20 nm之間。 該遮蔽緩衝層１６係為無摻雜之InAlAs，並夾置於該第二帶溝漸變層１５與該DBR反射層２４之間；其中該遮蔽緩衝層１６之厚度係介於6.5～9.5 nm之間。 該第一P型電場控制層１７係為p-型摻雜之InAlAs，並夾置於該遮蔽緩衝層１６與該DBR反射層２４之間；其中該第一P型電場控制層１７之厚度係介於30～50 nm之間。 該第二P型電場控制層１８係為p-型摻雜之InAlAs，並夾置於該第二帶溝漸變層１５與該DBR反射層２４之間；其中該第二P型電場控制層１８之厚度係介於30～50 nm之間。 該間隔層１９係為無摻雜之半導體，並夾置於該第二P型電場控制層１８與該DBR反射層２４之間；其中該間隔層１９之厚度係介於130～190 nm之間。 該累增層２０係為無摻雜之InAlAs，並夾置於該第一P型電場控制層１７與該DBR反射層２４之間；其中該累增層２０之厚度係為176±20 nm。 該N型電場控制層２１係為無摻雜之InAlAs，並夾置於該累增層２０與該DBR反射層之間２４。 該i-本質層２２係為無摻雜之InP或InAlAs，並夾置於該N型電場控制層２１與該DBR反射層２４之間；其中該i-本質層２２之厚度係增厚為8000 Å。 該N型歐姆接觸層２３係為n ⁺-型摻雜之InP，並夾置於該i-本質層２２與該DBR反射層２４之間，用以作為N型電極，且在該N型歐姆接觸層２３上係可進一步包含一N型金屬導電層（圖中未示）；其中該N型歐姆接觸層２３之厚度係介於800～1200 nm之間。 該DBR反射層２４係由數對磷砷化銦鎵/磷化銦（InGaAsP/InP）或砷化鋁銦鎵/砷化銦鋁（InAlGaAs/InAlAs）組成，至少包含5對以上。 本發明磊晶層結構１係成長於一半絕緣或導電之半導體基板２５上，該半導體基板２５可由化合物半導體，如砷化鎵（GaAs）、銻化鎵（GaSb）、InP或氮化鎵（GaN）所形成，亦或可由四族元素半導體，如矽（Si）所形成。如是，藉由上述揭露之流程構成一全新之凸台狀累增光偵測器元件。 上述P型歐姆接觸層１１為p ⁺-型In _xGa _1-xAs、及該P型光吸收層１４為漸變帶溝之In _xGa _1-xAs，且x係為0.53。 上述遮蔽緩衝層１６為無摻雜之In _xAl _1-xAs、該第一P型電場控制層１７為p-型之In _xAl _1-xAs、及該累增層２０為無摻雜之In _xAl _1-xAs（能階=1.45 eV）、且x係為0.52。其中，該累增層２０亦可為無摻雜之In _xAl _1-xAs與In _x1Al1-x1As之組合，且x係為0.52，x1係小於0.52之正數。 本發明凸台狀累增光偵測器元件所需求之磊晶層結構１成長方法無限制，可為任何習知之磊晶成長方法及其條件，較佳為使用分子束磊晶（Molecular Beam Epitaxy, MBE）、有機金屬化學氣相磊晶（Metalorganic Chemical Vapor Deposition, MOCVD）或氫化物氣相磊晶（Hydride Vapor Phase Epitaxy, HVPE）等磊晶成長方法形成於半導體基板２５上。 本發明考量可靠度，採取陰極電極在下之磊晶層結構，讓累增層２０電場最強之區域包覆在元件內部底層以避免表面擊穿（Surface breakdown），且與前述專利案（TW I595678）的第2圖相較，本發明將i-本質層２２變厚，其它層往下移，將原本的第二光吸收層省略，第一光吸收層（即本發明在此所提的P型光吸收層１４）略為減薄，厚度由3800 Å縮減為3600Å，使整體結構變短，再進一步於N型歐姆接觸層２３下方加入DBR反射層２４，此DBR反射層２４之材料可為InGaAsP/InP或InAlGaAs/InAlAs，至少5對以上，可使元件效果變好。其優點在於：由於透過光吸收層的p型摻雜把二次電洞變成二次電子，利用電子跑的比較快之特性，所以可以讓載子的速度變得更快，可以用比較厚的空乏區（即增厚i-本質層）以降低接面電容與增加元件面積。 並且，由於累增層中心處之電場要很高，本發明係使用單凸台結構而達成累增層電場侷限之效果。如第２圖所示，此凸台結構可讓累增層之邊緣電場可以下壓到518 kv，而累增層之邊緣電場要壓下來，中間的電場要很高，而中間是在凸台結構裡面，有1096 kv，證明其電場之梯度很高。這是因為有透過第二帶溝漸變層蝕刻出一個凸台形狀所造成。 由第２圖可見，電場在x方向中間之地方侷限特別強，因為中間的侷限好，可讓邊緣的電場變小。 由第３圖可見，電場在y方向，電場的控制好，可讓這些層只有累增層這裡的電場特別高，i-本質層可以很平坦，遠低於崩潰（far below break down）。換言之，在y方向所有的層，除了累增層會碰到崩潰使電場特別高之外，其它層都不會碰到其崩潰電場，不會發生崩潰，意即，所有層的電場都會far below break down。 於另一實施例中，本發明凸台狀累增光偵測器元件可為省略該DBR反射層之態樣，如第４圖所示。此等採用陰極電極在下之磊晶層結構１ａ，在第二P型電場控制層１８與間隔層１９之間具有一凸台結構，俾以該凸台結構將電場侷限在元件中心。 由上述可知，本發明為新穎之InAlAs累增崩潰光二極體（Avalanche Photodiode, APD）結構，係採取陰極（累增層在底部）電極在下之磊晶層結構，讓累增層電場最強之區域包覆在元件內部底層以避免表面擊穿，本發明主要增厚i-本質層，僅使用一層光吸收層，並於N型歐姆接觸層下方加入DBR反射層，此DBR反射層之材料可為InGaAsP/InP或InAlGaAs/InAlAs，至少5對以上，且使用第二帶溝漸變層蝕刻出一凸台形狀，透過此單凸台結構即可使累增層中間的電場高 ，而其邊緣電場低，以達到累增層電場侷限之效果，且除了累增層會碰到崩潰使電場特別高之外，所有層的電場都會遠低於崩潰（far below break down）。藉此，使本發明可應用於高容量、遠距離傳輸乙太網路之高速（大於25 Gbit/sec）與高線性度累增崩潰檢光二極體之開發。 綜上所述，本發明係一種凸台狀累增光偵測器元件，可有效改善習用之種種缺點，透過光吸收層的p型參雜把二次電洞變成二次電子，利用電子跑的比較快之特性，所以可以讓載子的速度變得更快，可以用比較厚的空乏區以降低接面電容並增加元件面積，而能具備快的響應速度並有效提升靈敏度，進而使本發明之産生能更進步、更實用、更符合使用者之所須，確已符合發明專利申請之要件，爰依法提出專利申請。 惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍；故，凡依本發明申請專利範圍及發明說明書內容所作之簡單的等效變化與修飾，皆應仍屬本發明專利涵蓋之範圍內。

(本發明部分)

1、1a‧‧‧磊晶層結構

11‧‧‧P型歐姆接觸層

12‧‧‧P型透光層

13‧‧‧第一帶溝漸變層

14‧‧‧P型光吸收層

15‧‧‧第二帶溝漸變層

16‧‧‧遮蔽緩衝層

17‧‧‧第一P型電場控制層

18‧‧‧第二P型電場控制層

19‧‧‧間隔層

20‧‧‧累增層

21‧‧‧N型電場控制層

22‧‧‧i-本質層

23‧‧‧N型歐姆接觸層

24‧‧‧DBR反射層

25‧‧‧半導體基板

(習用部分)

3‧‧‧高電場區域

40‧‧‧N-型接觸層

41‧‧‧邊緣場緩衝層

42‧‧‧N-型充電層

43‧‧‧砷化銦鋁累增層

44‧‧‧P-型充電層

45‧‧‧無摻雜砷化錮鎵吸收層

46‧‧‧P-型砷化銦鎵吸收層

47‧‧‧P-型接觸層

48‧‧‧半絕緣InP基板

49‧‧‧抗反射層

第１圖，係本發明一較佳實施例之橫剖面示意圖。 第２圖，係本發明模擬在崩潰操作之二維電場分佈示意圖。 第３圖，係本發明模擬在崩潰操作之一維電場分佈示意圖。 第４圖，係本發明另一較佳實施例之橫剖面示意圖。 第５圖，係習用之InAlAs APD 結構剖面示意圖。 第６圖，係另一習用之InAlAs APD 結構剖面示意圖。

Claims (9)

1. 一種凸台狀累增光偵測器元件，係包括：一P型歐姆接觸層(Ohmic Contact Layer)，係為p⁺-型摻雜之第一半導體；一DBR反射層，係由數對磷砷化銦鎵/磷化銦(InGaAsP/InP)或砷化鋁銦鎵/砷化銦鋁(InAlGaAs/InAlAs)組成之第二半導體；一P型透光層(Window Layer)，係為p⁺-型摻雜之第三半導體，並夾置於該P型歐姆接觸層與該DBR反射層之間；一第一帶溝漸變層(Graded Bandgap Layer)，係為p⁺型摻雜之第四半導體，並夾置於該P型透光層與該DBR反射層之間；一P型光吸收層(Absorption Layer)，係為漸變p-型摻雜之第五半導體，並夾置於該第一帶溝漸變層與該DBR反射層之間；一第二帶溝漸變層，係為無摻雜之第六半導體，並夾置於該P型光吸收層與該DBR反射層之間；一遮蔽緩衝層(Field Buffer Layer)，係為無摻雜之第七半導體，並夾置於該第二帶溝漸變層與該DBR反射層之間；一第一P型電場控制層(Field Control Layer)，係為p-型摻雜之第八半導體，並夾置於該遮蔽緩衝層與該DBR反射層之間；一第二P型電場控制層，係為p-型摻雜之第九半導體，並夾置於該第二帶溝漸變層與該DBR反射層之間；一間隔層(Spacer Layer)，係為無摻雜之第十半導體，並夾置於該第二P型電場控制層與該DBR反射層之間；一累增層(Multiplication Layer,M-Layer)，係為無摻雜之第十一半導體，並夾置於該第一P型電場控制層與該DBR反射層之間；一N型電場控制層，係為無摻雜之第十二半導體，並夾置於該累增層與該DBR反射層之間；一i-本質層，係為無摻雜之第十三半導體，並夾置於該N型電場控制層與該DBR反射層之間；以及一N型歐姆接觸層，係為n⁺-型摻雜之第十四半導體，並夾置於該i-本質層與該DBR反射層之間；該凸台狀累增光偵測器元件之結構(from Top to Bottom)係由上述P型歐姆接觸層、P型透光層、第一帶溝漸變層、P型光吸收層、第二帶溝漸變層、遮蔽緩衝層、第一P型電場控制層、第二P型電場控制層、間隔層、累增層、N型電場控制層、i-本質層、N型歐姆接觸層以及DBR反射層所組成，成為陰極(n-side(M-layer)down)電極在下之磊晶層結構，且在該第二P型電場控制層與該間隔層之間具有一凸台(mesa)結構，俾以該凸台結構將電場侷限(confine)在元件中心。
2. 依申請專利範圍第1項所述之凸台狀累增光偵測器元件，其中，該磊晶層結構係成長於一半絕緣或導電之半導體基板上。
3. 依申請專利範圍第1項所述之凸台狀累增光偵測器元件，其中，該P型歐姆接觸層為p⁺-型砷化銦鎵(InGaAs)、該P型透光層為p⁺-型磷化銦(InP)或砷化銦鋁(InAlAs)、該第一帶溝漸變層為p⁺-型InGaAs、該P型光吸收層為漸變p-型摻雜之InGaAs、該第二帶溝漸變層為無摻雜之InGaAs、該遮蔽緩衝層為無摻雜之InAlAs、該第一P型電場控制層為p-型之InAlAs、該累增層為無摻雜之InAlAs、該i-本質層為無摻雜之InP或InAlAs、以及該N型歐姆接觸層為n⁺-型InP。
4. 依申請專利範圍第1項所述之凸台狀累增光偵測器元件，其中，該P型歐姆接觸層為p⁺-型InGaAs、該P型透光層為p⁺-型InP或InAlAs、該第一帶溝漸變層為p⁺-型InAlAs、該P型光吸收層為漸變p-型摻雜之InGaAs、該第二帶溝漸變層為無摻雜之InAlAs、該遮蔽緩衝層為無摻雜之InAlAs、該第一P型電場控制層為p-型之InAlAs、該累增層為無摻雜之InAlAs、該i-本質層為無摻雜之InP或InAlAs、以及該N型歐姆接觸層為n⁺-型InP。
5. 依申請專利範圍第3或4項所述之凸台狀累增光偵測器元件，其中，該P型歐姆接觸層為p⁺-型In_xGa_1-xAs、及該P型光吸收層為漸變帶溝之In_xGa_1-xAs，且x係為0.53。
6. 依申請專利範圍第3或4項所述之凸台狀累增光偵測器元件，其中，該遮蔽緩衝層為無摻雜之In_xAl_1-xAs、該第一P型電場控制層為p-型之In_xAl_1-xAs、及該累增層為無摻雜之In_xAl_1-xAs、且x係為0.52。
7. 依申請專利範圍第6項所述之凸台狀累增光偵測器元件，其中，該累增層亦可為無摻雜之In_xAl_1-xAs與In_x1Al_1-x1As之組合，且x係為0.52，x1係小於0.52之正數。
8. 依申請專利範圍第1項所述之凸台狀累增光偵測器元件，其中，該累增層之厚度係為176±20nm。
9. 依申請專利範圍第1項所述之凸台狀累增光偵測器元件，其中，該DBR反射層至少包含5對以上。