CN107086253B - 半导体器件的制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件的制备方法，在N阱上形成第一插塞，同时在P阱上形成第二插塞，之后，背面减薄半导体衬底，并在半导体衬底的背面形成P型引出区；再依次刻蚀半导体衬底、N型外延层以及P阱，在N阱周围形成第一沟槽，在第一插塞上形成第二沟槽，第一沟槽中填充第一介质层用于形成隔离结构，部分第二沟槽中填充金属层形成通孔结构。本发明中，对半导体衬底进行背面减薄之后形成再形成隔离结构和通孔结构，从而防止背面减薄的过程中损伤隔离结构和通孔结构，影响器件性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的制造方法。
背景技术
雪崩光电探测器(Avalanche Photo Diode，APD)是利用雪崩倍增效应在器件内部实现光电流倍增的一种重要的光电探测器，雪崩倍增效应实现光电流倍增的原理在于，如果碰撞电离过程发生很频繁，不断产生出电子-空穴对，这一系列相继的连锁过程，瞬间即可产生出大量的电子-空穴对，进而实现光电流倍增。并且，雪崩光电探测器具有高的灵敏度和光响应，可用于微弱光信号的检测，特别适合应用在波分复用、时分复用等高损耗大数据的传输技术中。目前，雪崩光电探测器是光通讯和光交换领域的重要研究方向。
图1为现有技术中的雪崩光电探测器的俯视结构示意图。参考图1所示，雪崩光电探测器通常包括多个阵列排布的光电二极管单元1，相邻的光电二极管单元1之间采用隔离结构2进行隔离，防止相邻的光电二极管单元之间的信号串扰，并且，通过通孔结构3实现各个光电二极管单元1之间的电性连接。图2为现有技术中的雪崩光电探测器的剖面结构示意图。参考图2所示，光电二极管单元1包括衬底10、N型外延层11、P阱12、N阱13以及介质层14，贯穿介质层14的插塞15将N阱13引出。每个光电二极管单元1周围形成有隔离结构2和通孔结构3，所述隔离结构2和通孔结构3通过刻蚀衬底11、N型外延层12以及P阱13形成沟槽，并分别在沟槽中填充介质材料以及金属材料形成。形成隔离结构2以及通孔结构3后，再对衬底11进行背面减薄，以从衬底10的背面将N型外延层11引出。然而，发明人发现，背面减薄的研磨过程中会损伤隔离结构2或通孔结构3，导致隔离结构击穿失效。
发明内容
本发明的目的在于，提供一种半导体器件的制备方法，解决现有技术中对衬底进行背面减薄的过程中损伤隔离结构的性能。
为解决上述技术问题，本发明提供一种半导体器件的制备方法，包括：
提供半导体衬底，所述半导体衬底正面形成有N型外延层、位于所述N型外延层上的P阱以及位于所述P阱部分表面上的N阱，所述N阱上具有第一插塞以及位于所述第一插塞上的第一焊垫，所述P阱上具有第二插塞以及位于所述第二插塞上的第二焊垫；
在所述半导体衬底正面键合一玻璃基板，并对所述半导体衬底的背面进行减薄，以在所述半导体衬底背面形成P型引出区；
依次刻蚀所述半导体衬底、N型外延层以及P阱，形成第一沟槽和第二沟槽，所述第一沟槽围绕所述N阱，所述第二沟槽暴露所述第二插塞；
在所述第一沟槽中填充第一介质层形成隔离结构，在所述第二沟槽的侧壁和部分底壁中填充第二介质层；
在剩余的所述第二沟槽中填充金属层形成通孔结构。
可选的，还包括：在所述P型引出区上形成第三焊垫，并在所述第三焊垫上键合一信号读出电路，所述信号读出电路包括：具有CMOS控制电路的衬底；位于所述衬底上的层间介质层，所述层间介质层中具有与CMOS控制电路电性连接的第一互连结构，所述第一互连结构包括位于所述层间介质层表面的第一接触电极，所述第三焊垫通过第一接触电极与所述信号读出电路电性连接。
可选的，还包括：在所述第二沟槽上形成第四焊垫，所述层间介质层中具有第二互连电路，所述第二互连电路包括位于所述层间介质层表面的第二接触电极，所述第四焊垫通过所述第二接触电极与所述信号读出电路之间电性连接。
可选的，采用研磨工艺对所述半导体衬底背面进行减薄，减薄后的所述半导体衬底的总厚度为10μm～100μm。
可选的，所述玻璃基板与所述半导体衬底之间具有第三介质层。
可选的，在所述半导体衬底背面形成P型引出区的步骤包括：
对所述半导体衬底背面进行离子注入；
对所述半导体衬底背面进行激光退火工艺。
可选的，对所述半导体衬底背面进行B离子注入，所述B离子注入的浓度为1×1015/cm3～1×1018/cm3。
可选的，所述P型引出区的厚度为500nm～2000nm。
可选的，所述N型外延层的厚度为60μm～80μm。
可选的，所述N型外延层的掺杂浓度为1×1012/cm3～1×1014/cm3。
可选的，所述第一插塞与所述N阱之间形成有第一接触垫。
可选的，还包括：在所述P阱上形成第三插塞，所述第三插塞位于所述第二插塞背离所述第一插塞的一侧。
可选的，所述第三插塞与所述P阱之间形成有第二接触垫。
与现有技术相比，本发明提供的半导体器件的制备方法中，在N阱上形成第一插塞，同时在P阱上形成第二插塞，之后，背面减薄半导体衬底，并在半导体衬底的背面形成P型引出区。再刻蚀半导体衬底、N型外延层以及P阱，在N阱周围形成第一沟槽，在第一插塞上形成第二沟槽，第一沟槽中填充第一介质层用于形成隔离结构，部分第二沟槽中填充金属层形成通孔结构。本发明中，对半导体衬底进行背面减薄之后形成再形成隔离结构和通孔结构，从而防止背面减薄的过程中损伤隔离结构和通孔结构，影响器件性能。
附图说明
图1为现有技术中的雪崩光电探测器的俯视结构示意图；
图2为现有技术中的雪崩光电探测器的剖面结构示意图；
图3为本发明一实施例中的半导体器件的制备方法的流程图；
图4为本发明一实施例中形成第一插塞和第二插塞后的剖面结构示意图；
图5为本发明一实施例中形成第一焊垫和第二焊垫后的剖面结构示意图；
图6为本发明一实施例中形成P型引出区后的剖面结构示意图；
图7为本发明一实施例中形成第一沟槽和第二沟槽后的剖面结构示意图；
图8为本发明一实施例中形成隔离结构后的剖面结构示意图；
图9为本发明一实施例中形成通孔结构后的剖面结构示意图；
图10为本发明一实施例中键合信号读出电路的剖面结构示意图。
具体实施方式
下面将结合示意图对本发明的半导体器件的制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
本发明的核心思想在于，提供的半导体器件的制备方法中，在N阱上形成第一插塞，同时在P阱上形成第二插塞，之后，背面减薄半导体衬底，并在半导体衬底的背面形成P型引出区。再刻蚀半导体衬底、N型外延层以及P阱，在N阱周围形成第一沟槽，在第一插塞上形成第二沟槽，第一沟槽中填充第一介质层用于形成隔离结构，部分第二沟槽中填充金属层形成通孔结构。本发明中，对半导体衬底进行背面减薄之后形成再形成隔离结构和通孔结构，从而防止背面减薄的过程中损伤隔离结构和通孔结构，影响器件性能。
以下结合图3-图10对本发明的半导体器件的制备方法进行详细的描述，图3为半导体器件制备方法的流程图，其具体包括如下步骤：
执行步骤S1，参考图4所示，提供半导体衬底100，所述半导体衬底100为P型硅衬底。在所述半导体衬底100上外延生长一层N型外延层110，所述N型外延层110的厚度为60μm～80μm，并且，所述N型外延层110的掺杂浓度为1×1012/cm3～1×1014/cm3。接着，在N型外延层110上形成P阱120以及位于部分所述P阱120上的N阱130。其中，P阱120和N阱130形成PN结的光电二极管，将接收的光信号进行放大，N型外延层110接收光电二极管的信号，并作为后续形成的半导体器件的反型耐高压区。如背景技术中的描述，需要将半导体衬底100中的光电二极管隔离开来，防止形成的多个光电二极管中相邻光电二极管之间的信号串扰。
继续参考图4所示，在所述N阱130上形成第一插塞150，在所述P阱120上形成第二插塞160。在本实施例中，为了增加N阱130与第一插塞150之间的电接触性能，在所述第一插塞150与所述N阱130之间形成第一接触垫180。应当理解的是，第一接触垫180只是为了第一插塞150与所述N阱130更好的电接触，并不是必须的。第一插塞150用于将P阱120和N阱130形成的PN结引出。此外，在形成所述第一插塞150和所述第二插塞160时，还在所述P阱120上形成第三插塞170，所述第三插塞170位于所述第二插塞160背离所述第一插塞150的一侧，所述第三插塞170用于实现相邻的光电二极管单元之间的电性连接。同样的，为了增加第三插塞170与P阱120之间的电接触性能，在所述第三插塞170与所述P阱120之间形成有第二接触垫190。同样，第二接触垫190只是为了第三插塞170与所述P阱120之间形成更好的电接触，并不是必须的。所述第三插塞170用于实现相邻的二极管单元之间的电性连接。在本发明中，半导体衬底100表面还形成第四介质层140，将第一插塞150、第二插塞160以及第三插塞170隔离开来，其中，第四介质层140可以为氧化硅等介质材料，并且，第四介质层140中还可以形成有常规的浅沟槽隔离结构(图中未示出)，在此不再赘述。
接着，参考图5中所示，分别在所述第一插塞150、所述第二插塞160以及第三插塞170上形成第一焊垫220、第二焊垫230和第五焊垫240，用于分别将第一插塞150、第二插塞160以及第三插塞170引出。同样的，在第四介质层140上形成第五介质层210，第五介质层210将第一焊垫220、第二焊垫230和第五焊垫240隔离开来。
执行步骤S2，参考图6中所示，在所述半导体衬底100上键合一玻璃基板300，并背面减薄所述半导体衬底100。可以理解的是，玻璃基板300用于支撑减薄后的半导体衬底100。本实施例中，采用研磨工艺对所述半导体衬底100的背面进行背面减薄，减薄后的所述半导体衬底100的总厚度为10μm～100μm。此外，所述玻璃基板300与所述半导体衬底100之间形成第三介质层310。接着，在所述半导体衬底100背面形成P型引出区400。在本实施例中，在所述半导体衬底100背面形成P型引出区400的步骤包括：
首先，对所述半导体衬底100背面进行离子注入，例如，对所述半导体衬底100进行B离子注入。并且，所述B离子注入的浓度为1×1015/cm3～1×1018/cm3；
接着，对所述半导体衬底100背面进行激光退火工艺，使得离子注入的B离子激活，形成的所述P型引出区400的厚度为500nm～2000nm。本实施例中，N型外延层110为低掺杂浓度，具有较高的接触电阻，P型引出区400的掺杂浓度较高，用于减小N型外延层110的接触电阻，P型引出区400与N型外延层110形成与P阱120和N阱130形成的PN结反向的PN结，使得N型外延层110形成反型，从而使得形成的半导体器件能够耐高压。
执行步骤S3，参考图7中所示，依次刻蚀所述半导体衬底100、所述N型外延层110以及所述P阱120，在所述N阱130周围形成第一沟槽510，在所述第二插塞160上形成第二沟槽520，第二沟槽520暴露出第二插塞160的底部。其中，第一沟槽510用于后续形成隔离结构，隔离相邻的光电二极管，防止信号串扰。本实施例中，可以采用等离子体刻蚀工艺等本领域技术人员公知的其他刻蚀工艺去除部分半导体衬底100、N型外延层110以及P阱120。
执行步骤S4，参考图8所示，在所述第一沟槽510填充第一介质层610形成隔离结构，在部分所述第二沟槽520中填充第二介质层620，且暴露所述第二插塞160的底部，即第二介质层620覆盖第二沟槽520的侧壁和部分底壁，本实施例中，第二介质层620用于将后续形成的通孔结构与光电二极管之间隔离开来，防止通孔结构影响光电二极管的信号。本实施例中，所述第一介质层610和第二介质层620为氧化硅、氮化硅、氮氧化硅等介质材料。可以理解的是，本发明中对半导体衬底进行背面减薄之后形成再形成隔离结构和通孔结构，从而防止背面减薄的过程中损伤隔离结构和通孔结构，影响器件性能。
执行步骤S5，参考图9所示，在剩余的所述第二沟槽520中填充金属层700形成通孔结构，通孔结构包括第二插塞160以及金属层700组成的结构，通孔结构用于相邻的光电二极管之间的电性连接。接着，分别在所述P型引出区400和所述金属层700上形成第三焊垫810和第四焊垫820，第三焊垫810和第四焊垫820分别用于实现光电二极管与信号读出电路之间的电性连接，实现信号读出电路对光电二极管的控制。
此外，参考图10所示，半导体器件的制备方法还包括在所述第三焊垫810上键合一信号读出电路900。所述信号读出电路900包括：具有CMOS控制电路920的衬底910；位于所述衬底910上的层间介质层930，所述CMOS控制电路920包括一PMOS晶体管和一NMOS晶体管。所述层间介质层930具有第一互连电路940。CMOS控制电路920与第一互连电路940电性连接，第一互连电路940包括位于层间介质层930表面的第一接触电极941。所述第三焊垫810与所述信号读出电路900之间通过第一接触电极941电性连接。此外，所述层间介质层930中还具有第二互连电路950，第二互连电路950包括位于层间介质层930表面的第二接触电极951，第四焊垫820通过第二接触电极951与信号读出电路900电性连接，实现信号读出电路900与相邻的光电二极管之间电性连接。
综上所述，本发明中，提供的半导体器件的制备方法中，在N阱上形成第一插塞，同时在P阱上形成第二插塞，之后，背面减薄半导体衬底，并在半导体衬底的背面形成P型引出区。再刻蚀半导体衬底、N型外延层以及P阱，在N阱周围形成第一沟槽，在第一插塞上形成第二沟槽，第一沟槽中填充第一介质层用于形成隔离结构，部分第二沟槽中填充金属层形成通孔结构。本发明中，对半导体衬底进行背面减薄之后形成再形成隔离结构和通孔结构，从而防止背面减薄的过程中损伤隔离结构和通孔结构，影响器件性能。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (13)
1.一种半导体器件的制备方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底正面形成有N型外延层、位于所述N型外延层上的P阱以及位于所述P阱部分表面上的N阱，所述N阱上具有第一插塞以及位于所述第一插塞上的第一焊垫，所述P阱上具有第二插塞以及位于所述第二插塞上的第二焊垫；
在所述半导体衬底正面键合一玻璃基板，并对所述半导体衬底的背面进行减薄，以在所述半导体衬底背面形成P型引出区；
依次刻蚀所述半导体衬底、N型外延层以及P阱，形成第一沟槽和第二沟槽，所述第一沟槽围绕所述N阱，所述第二沟槽暴露所述第二插塞；
在所述第一沟槽中填充第一介质层形成隔离结构，在所述第二沟槽的侧壁和部分底壁中填充第二介质层；
在剩余的所述第二沟槽中填充金属层形成通孔结构。
2.如权利要求1所述的半导体器件的制备方法，其特征在于，还包括：在所述P型引出区上形成第三焊垫，并在所述第三焊垫上键合一信号读出电路，所述信号读出电路包括：具有CMOS控制电路的衬底；位于所述衬底上的层间介质层，所述层间介质层中具有与CMOS控制电路电性连接的第一互连结构，所述第一互连结构包括位于所述层间介质层表面的第一接触电极，所述第三焊垫通过第一接触电极与所述信号读出电路电性连接。
3.如权利要求2所述的半导体器件的制备方法，其特征在于，还包括：在所述第二沟槽上形成第四焊垫，所述层间介质层中具有第二互连电路，所述第二互连电路包括位于所述层间介质层表面的第二接触电极，所述第四焊垫通过所述第二接触电极与所述信号读出电路之间电性连接。
4.如权利要求1所述的半导体器件的制备方法，其特征在于，采用研磨工艺对所述半导体衬底背面进行减薄，减薄后的所述半导体衬底的总厚度为10μm～100μm。
5.如权利要求1所述的半导体器件的制备方法，其特征在于，所述玻璃基板与所述半导体衬底之间具有第三介质层。
6.如权利要求1所述的半导体器件的制备方法，其特征在于，在所述半导体衬底背面形成P型引出区的步骤包括：
对所述半导体衬底背面进行离子注入；
对所述半导体衬底背面进行激光退火工艺。
7.如权利要求6所述的半导体器件的制备方法，其特征在于，对所述半导体衬底背面进行B离子注入，所述B离子注入的浓度为1×1015/cm3～1×1018/cm3。
8.如权利要求6所述的半导体器件的制备方法，其特征在于，所述P型引出区的厚度为500nm～2000nm。
9.如权利要求1所述的半导体器件的制备方法，其特征在于，所述N型外延层的厚度为60μm～80μm。
10.如权利要求9所述的半导体器件的制备方法，其特征在于，所述N型外延层的掺杂浓度为1×1012/cm3～1×1014/cm3。
11.如权利要求1所述的半导体器件的制备方法，其特征在于，所述第一插塞与所述N阱之间形成有第一接触垫。
12.如权利要求1所述的半导体器件的制备方法，其特征在于，还包括：在所述P阱上形成第三插塞，所述第三插塞位于所述第二插塞背离所述第一插塞的一侧。
13.如权利要求12所述的半导体器件的制备方法，其特征在于，所述第三插塞与所述P阱之间形成有第二接触垫。
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