TW202013759A - 光偵測器 - Google Patents

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Abstract

提供一種光偵測器。光偵測器包括設置在半導體基底中的具有第一摻雜類型的第一阱。在半導體基底中在第一阱的一側上設置有具有第二摻雜類型的第二阱，第二摻雜類型與第一摻雜類型相反。在半導體基底中設置有具有第二摻雜類型的第一經摻雜埋入區，其中第一經摻雜埋入區在第一阱及第二阱之下在橫向上延伸穿過半導體基底。在半導體基底中在垂直方向上在第一經摻雜埋入區與第一阱之間設置有具有第二摻雜類型的第二經摻雜埋入區，其中第二經摻雜埋入區接觸第一阱，使得沿第二經摻雜埋入區及第一阱存在光偵測器p-n結。

Description

光偵測器
本發明是有關於一種光偵測器。
許多當今的電子裝置（例如，智慧手機（smartphone）、數位照相機（digital camera）、生物醫學成像裝置（biomedical imaging device）、自動成像裝置（automotive imaging device）等）包括圖像感測器。圖像感測器包括一個或多個光偵測器（photodetector）（例如，光電二極體（photodiode）、光電晶體（phototransistor）、光敏電阻器（photoresistor）等），所述一個或多個光偵測器被配置成吸收入射輻射並輸出與入射輻射對應的電訊號。一些類型的圖像感測器包括電荷耦合裝置（charge-coupled device，CCD）圖像感測器及互補金屬氧化物半導體（complementary metal-oxide-semiconductor，CMOS）圖像感測器。相比於CCD圖像感測器，CMOS圖像感測器因功耗低、尺寸小、資料處理快、直接輸出資料及製造成本低而受到青睞。一些類型的CMOS圖像感測器包括前照式（front-side illuminated，FSI）圖像感測器及背照式（backside illuminated，BSI）圖像感測器。
本發明實施例提供一種光偵測器，其包括第一阱、第二阱、第一經摻雜埋入區以及第二經摻雜埋入區。第一阱包含第一摻雜類型且設置在半導體基底中。第一阱從半導體基底的第一側延伸到半導體基底中。第二阱在第一阱的一側上設置在半導體基底中。第二阱包含第二摻雜類型，第二摻雜類型與第一摻雜類型相反。第二阱從半導體基底的第一側延伸到半導體基底中。第一經摻雜埋入區包含第二摻雜類型且設置在半導體基底中。第一經摻雜埋入區在第一阱及第二阱之下在橫向上延伸穿過半導體基底。第二經摻雜埋入區包含第二摻雜類型。第二經摻雜埋入區設置在半導體基底中且在垂直方向上設置在第一經摻雜埋入區與第一阱之間。第二經摻雜埋入區接觸第一阱，使得沿第二經摻雜埋入區及第一阱存在光偵測器p-n結。
本發明實施例提供一種形成光偵測器的方法，其包括：在半導體基底中形成包含第一摻雜類型的第一經摻雜埋入區；在第一經摻雜埋入區之上形成包含第一摻雜類型的第二經摻雜埋入區，其中第二經摻雜埋入區被形成為所包含的第一摻雜類型的濃度不同於第一經摻雜埋入區；在半導體基底中在第二經摻雜埋入區之上形成包含第一摻雜類型的一對第一阱，其中一對第一阱在橫向上間隔開；在半導體基底中在第二經摻雜埋入區之上形成包含第二摻雜類型的第二阱，第二摻雜類型與第一摻雜類型相反，其中第二阱形成在一對第一阱之間，且其中第二阱的底部接觸第二經摻雜埋入區的頂部，使得沿第二阱的底部及第二經摻雜埋入區的頂部存在光偵測器p-n結；在半導體基底中形成包含第一摻雜類型的一對第一電極，其中一對第一電極分別形成在一對第一阱中；以及在第二阱中形成包含第二摻雜類型的第二電極。
本發明實施例提供一種光偵測器，其包括一對第一阱、第二阱、一對陰極、陽極、第一經摻雜埋入區以及第二經摻雜埋入區。第一阱包含第一摻雜類型，設置在磊晶結構中，其中一對第一阱在橫向上間隔開，且磊晶結構設置在第一半導體材料層上。第二阱在一對第一阱之間設置在磊晶結構中。第二阱包含與第一摻雜類型相反的第二摻雜類型。一對陰極設置在磊晶結構中，其中一對陰極分別設置在一對第一阱中。陽極設置在第二阱中。第一經摻雜埋入區包含第一摻雜類型，設置在第一半導體材料層中。第一經摻雜埋入區在一對陰極及陽極之下在橫向上延伸穿過第一半導體材料層。第二經摻雜埋入區包含第一摻雜類型。第二經摻雜埋入區在第一經摻雜埋入區與第二阱之間設置在磊晶結構及第一半導體材料層中。第二經摻雜埋入區具有的第一摻雜類型的濃度低於第一經摻雜埋入區。第二經摻雜埋入區接觸第二阱，使得沿第二經摻雜埋入區及第二阱存在光偵測器p-n結。
現將參照圖式闡述本揭露，其中通篇中使用相同的參考編號來指代相同的元件，且其中所示的結構未必按比例繪製。應理解，此詳細說明及對應的圖並不以任何方式限制本揭露的範圍，且所述詳細說明及圖僅提供幾個實例來示出一些使本發明概念可顯而易見的方式。
本揭露提供用於實施本揭露的不同特徵的許多不同實施例或實例。以下闡述元件及佈置的具體實例以簡化本揭露。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵“之上（over）”或第二特徵“上（on）”可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵從而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號和/或字母。這種重複使用是出於簡潔及清晰的目的，且自身並不表示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在…之下（beneath）”、“在..下方（below）”、“下部的（lower）”、“在…上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外還囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
一些互補金屬氧化物半導體（CMOS）圖像感測器包括設置在半導體基底中的單光子雪崩二極體（single-photon avalanche diode，SPAD）。SPAD是光偵測器，其被配置成吸收入射輻射（例如，近紅外（near-infrared，NIR）輻射）並輸出電訊號，與在光偵測器中生成（例如，由於吸收光子而生成）的光生電荷載流子（photo-generated charge carrier）的量相比，所述電訊號具有相對大的雪崩電流。SPAD包括設置在半導體基底中的具有第一摻雜類型（例如，n型摻雜）的一對第一阱。在半導體基底中在第一阱之間設置有具有第二摻雜類型（例如，p型摻雜）的第二阱，第二摻雜類型與第一摻雜類型相反。在半導體基底中在第二阱下方設置有在第一阱之間延伸的經摻雜埋入層。第二阱在第一阱之間在垂直方向上接觸經摻雜埋入層。因此，在第二阱與經摻雜埋入層之間存在p-n結。因此，沿第二阱及經摻雜埋入層形成有空乏區（depletion region）（例如，由於第二阱與經摻雜埋入層之間的p-n結而形成）。
CMOS圖像感測器面臨的一個挑戰是光子探測概率（photon detection probability，PDP）。對於包括近紅外SPAD（near-infrared SPAD，NIR-SPAD）的CMOS圖像感測器，PDP是NIR-SPAD將成功探測到（例如，輸出電訊號）給定輸入（例如，約為單個光子）的概率，所述給定輸入是以近紅外（NIR）波長（例如，介於約750納米（nanometer，nm）與約2.5微米（micrometer，μm）之間）傳播穿過空間。提高NIR-SPAD的PDP的一種可能的解決方案是：與在淺p-n結NIR-SPAD（例如，具有設置於靠近半導體基底的表面的p-n結的NIR-SPAD）中相比，在半導體基底中將第二阱與經摻雜埋入區之間的p-n結佈置得更深（例如，與半導體基底的所述表面間隔開更遠）。
由於NIR輻射更深地穿透到半導體基底中且具有更高的碰撞電離率（impact ionization rate）（例如，歸因於NIR輻射的波長），在半導體基底中設置得更深的p-n結可提高NIR-SPAD的PDP，這是因為NIR-SPAD的空乏區佈置在半導體基底的將光生電荷載流子傳輸到空乏區的概率較高的一部分中。因此，CMOS圖像感測器可具有提高的PDP。然而，藉由在半導體基底中將第二阱與經摻雜埋入區之間的p-n結佈置得更深，可能會對CMOS圖像感測器的計時解析度（timing resolution）造成負面影響。
對於包括NIR-SPAD的CMOS圖像感測器，計時解析度是當測量由NIR-SPAD輸出的電訊號時出現的統計不確定性（statistical uncertainty）。舉例來說，如果計時解析度為零，則由NIR-SPAD輸出的每一電訊號將基於光生電荷載流子在NIR-SPAD中生成的時間而在預期的輸出訊號時間被輸出。對計時解析度造成負面影響的一個因素是光生電荷載流子可在半導體基底中在第二阱的頂部與經摻雜埋入層之間的不同位置處生成。光生電荷載流子從所述不同位置傳輸到空乏區所花費的時間與光生電荷載流子的生成位置距空乏區的距離成正比。依據光生電荷載流子的生成位置（例如，在空乏區中、靠近空乏區或距空乏區相對遠）而定，NIR-SPAD可輸出偏離預期輸出訊號時間（例如，在之前發生或之後發生）的電訊號。因此，由於p-n結在半導體基底中佈置得更深，CMOS圖像感測器的效能可能會因計時解析度而降低，這是因為距NIR-SPAD可在其中探測出給定的輸入訊號（例如，關於訊號光子）的空乏區的最小距離增大。
在各種實施例中，本申請有關於一種CMOS圖像感測器，所述CMOS圖像感測器具有設置在第一經摻雜埋入區與第一阱之間的第二經摻雜埋入區，第一經摻雜埋入區具有第一摻雜類型，第一阱具有與第一摻雜類型相反的第二摻雜類型，第二經摻雜埋入區具有第一摻雜類型。第一阱設置在半導體基底中。第一經摻雜埋入區在半導體基底中設置在第一阱之下。第二經摻雜埋入區在半導體基底中設置在第一阱之間。第二經摻雜埋入區接觸第一阱。
由於第二經摻雜埋入區接觸第一阱且具有的摻雜類型與第一阱相反，因此在第二經摻雜埋入區與第一阱之間存在p-n結。因此，沿第二經摻雜埋入區及第一阱形成有空乏區。由於空乏區沿第二經摻雜埋入區及第一阱設置，因此空乏區在半導體基底中更居中地設置於第一經摻雜埋入層與第一阱的頂部之間，而空乏區在半導體基底中仍可設置得比在具有淺p-n結NIR-SPAD的CMOS圖像感測器中更深。由於空乏區在半導體基底中設置得比在具有淺p-n結NIR-SPAD的CMOS圖像感測器中更深，因此與具有淺p-n結NIR-SPAD的CMOS圖像感測器相比，本申請的CMOS圖像感測器可具有提高的PDP。此外，由於空乏區在半導體基底中更居中地設置於第一經摻雜埋入層與第一阱的頂部之間，因而可生成光生電荷載流子的不同位置可在空乏區中更均勻地間隔開或者與空乏區更均勻地間隔開。因此，由於光生電荷載流子從所述不同位置傳輸到空乏區所花費的時間更加均勻，本申請的CMOS圖像感測器可具有提高的計時解析度。
圖1示出互補金屬氧化物半導體（CMOS）圖像感測器100的一些實施例的剖視圖，CMOS圖像感測器100具有設置在第一經摻雜埋入區與第一阱之間的第二經摻雜埋入區，第一經摻雜埋入區具有第一摻雜類型，第一阱具有與第一摻雜類型相反的第二摻雜類型，第二經摻雜埋入區具有第一摻雜類型。
如圖1所示，CMOS圖像感測器100包括半導體基底102。在一些實施例中，半導體基底102可包括任何類型的半導體本體（例如，單晶矽/塊狀CMOS（CMOS bulk）、矽鍺（SiGe）、絕緣體上矽（silicon on insulator，SOI）等）。
在半導體基底102中設置有一對第一阱104。第一阱104在橫向上彼此間隔開且分別從半導體基底102的第一側延伸到半導體基底102中。在一些實施例中，第一阱104是半導體基底102的包含第一摻雜類型（例如，n型摻雜）的區。在再一些實施例中，第一阱104可為從上方觀察時呈環形形狀的單個阱。
在半導體基底102中設置有一對第一電極106。第一電極106分別設置在第一阱104中。在一些實施例中，第一電極106是半導體基底102的包含第一摻雜類型（例如，n型摻雜）的區。在另一些實施例中，第一電極106具有的第一摻雜類型的濃度高於第一阱104。在又一些實施例中，第一電極106可為陰極。
在半導體基底102中在第一阱104之間設置有第二阱108。在一些實施例中，第二阱108是半導體基底102的包含第二摻雜類型（例如，p型摻雜）的區，第二摻雜類型與第一摻雜類型相反。在另一些實施例中，第二阱108從半導體基底102的第一側延伸到半導體基底中。在又一些實施例中，第一阱104可在第二阱108的相對側上分別與第二阱108間隔開。在此種實施例中，輕摻雜區109可分別將第一阱104與第二阱108隔開。在一些實施例中，輕摻雜區109是半導體基底102的包含第二摻雜類型（例如，p型摻雜）的區。在另一些實施例中，輕摻雜區109具有的第二摻雜類型的濃度低於第二阱108。在其他實施例中，輕摻雜區109是半導體基底102的本質區（intrinsic regions）（例如，未經摻雜）。
在第二阱108中設置有第二電極110。在一些實施例中，第二電極110是半導體基底102的包含第二摻雜類型（例如，p型摻雜）的區。在另一些實施例中，第二電極110具有的第二摻雜類型的濃度高於第二阱108。在又一些實施例中，第二電極110可為陽極。
在半導體基底102中在第一阱104及第二阱108之下設置有第一經摻雜埋入區112。在一些實施例中，第一經摻雜埋入區112是半導體基底102的包含第一摻雜類型（例如，n型摻雜）的區。在另一些實施例中，第一經摻雜埋入區112在垂直方向上與第一阱104及第二阱108間隔開。在又一些實施例中，第一經摻雜埋入區112在第一阱104及第二阱108之下在橫向上延伸穿過半導體基底102。
在一些實施例中，第一經摻雜埋入區112設置在半導體區113之上。在一些實施例中，半導體區113是半導體基底102的包含第二摻雜類型（例如，p型摻雜）的區。在另一些實施例中，半導體區113具有的第二摻雜類型的濃度低於第二阱108。在又一些實施例中，半導體區113具有的第二摻雜類型的濃度實質上相似於輕摻雜區109。在其他實施例中，半導體區113是半導體基底102的本質區（例如，未經摻雜）。
在半導體基底102中在第一經摻雜埋入區112與第二阱108之間設置有第二經摻雜埋入區114。在一些實施例中，第二經摻雜埋入區114是半導體基底102的包含第一摻雜類型（例如，n型摻雜）的區。在一些實施例中，第二經摻雜埋入區114具有的第一摻雜類型的濃度不同於第一經摻雜埋入區112。在另一些實施例中，第二經摻雜埋入區114具有的第一摻雜類型的濃度低於第一經摻雜埋入區112。在又一些實施例中，第二經摻雜埋入區114在第一經摻雜埋入區112之上以及第一阱104及第二阱108之下在橫向上延伸穿過半導體基底102。
在又一些實施例中，第二經摻雜埋入區114接觸第一經摻雜埋入區112、第一阱104及第二阱108。由於第二經摻雜埋入區114具有與第二阱108不同的摻雜類型且接觸第二阱108，因此在第二經摻雜埋入區114與第二阱108之間存在p-n結。因此，沿第二阱108及第二經摻雜埋入區114形成有具有內置電場（built-in electric field）的空乏區116。
在一些實施例中，光偵測器118包括第一阱104、第二阱108及第二經摻雜埋入區114。光偵測器118被配置成吸收入射輻射120（例如，光子）並輸出與入射輻射對應的電訊號。在一些實施例中，光偵測器118被配置成吸收具有近紅外（NIR）波長（例如，介於約750納米（nm）與約2.5微米（μm）之間）的入射輻射120。在一些實施例中，光偵測器118可為例如光電二極體、光電晶體、光敏電阻器等。更具體來說，在一些實施例中，光偵測器118可為例如雪崩光電二極體（avalanche photodiode，APD）或單光子雪崩光電二極體（SPAD）。
在一些實施例中，在CMOS圖像感測器100的操作期間，向光偵測器118施加比光偵測器118的雪崩擊穿電壓更大的外部反向偏壓（例如，藉由向第一電極106施加正電壓且向第二電極110施加負電壓）。由於光偵測器118吸收入射輻射120（例如，光子），因此可在整個光偵測器118中的不同位置LA到LD處形成光生電荷載流子。在一些實施例中，所述不同位置LA到LD包括第一位置LA、第二位置LB、第三位置LC及第四位置LD。在另一些實施例中，如果第一經摻雜埋入區112的頂部與半導體基底102的頂表面之間的距離為x ，則第一位置LA可被設置成距半導體基底102的頂表面約0.01x 到約0.45x ，第二位置LB可被設置成距半導體基底102的頂表面約0.46x 到約0.57x ，第三位置LC可被設置成距半導體基底102的頂表面約0.58x 到約0.86x ，且第四位置LD可被設置成距半導體基底102的頂表面約0.87x 到約0.97x 。在又一些實施例中，第一經摻雜埋入區112的頂部與半導體基底102的頂表面之間的距離可介於約2.5 μm與約4.5 μm之間。
在一些實施例中，由於施加到光偵測器118的外部反向偏壓大於雪崩擊穿電壓，因此單個光生電荷載流子（例如，由於光偵測器118吸收光子而產生）可從所述不同位置LA到LD中的一者傳輸到空乏區116，使得光偵測器118輸出具有雪崩電流的電訊號。在一些實施例中，由於空乏區116的內置電場將光生電荷載流子從第二經摻雜埋入區114與第二阱108之間的p-n結掃除，因此光偵測器118輸出具有雪崩電流的電訊號，從而觸發自持雪崩（self-sustaining avalanche）。在另一些實施例中，光偵測器118可將電訊號輸出到淬熄電路（quenching circuit）（未示出）（例如，被動電路或主動電路），所述淬熄電路被配置成感測電輸出並將光偵測器118恢復到其在電訊號輸出之前的運行狀態（pre-electrical signal output operating condition）。
由於第二經摻雜埋入區114設置在第二阱108與第一經摻雜埋入區112之間且接觸第二阱108，因此空乏區116（例如，因第二阱108與第二經摻雜埋入區114之間的p-n結而形成）可形成在第二電極110的底部與第一經摻雜埋入區112的頂部之間的大約中間處。由於空乏區116形成在第二電極110的底部與第一經摻雜埋入區112的頂部之間的大約中間處，因此第一位置LA及第四位置LD大約均勻地與空乏區116間隔開。因此，光生電荷載流子從第一位置LA或第四位置LD傳輸到空乏區所花費的時間大約相同。因此，CMOS圖像感測器100的計時解析度可得到改善。此外，由於空乏區沿第二經摻雜埋入區114及第二阱108設置，因此與在具有淺p-n結NIR-SPAD（例如，具有設置於靠近半導體基底的表面的p-n結的NIR-SPAD）的CMOS圖像感測器中相比，空乏區116可在半導體基底102中設置得更深。因此，由於與在具有淺p-n結NIR-SPAD的CMOS圖像感測器中相比，空乏區116在半導體基底102中設置得更深，因此與具有淺p-n結NIR-SPAD的CMOS圖像感測器相比，CMOS圖像感測器100可具有提高的光子探測概率（PDP）。
圖2示出圖1所示CMOS圖像感測器的一些更詳細實施例的剖視圖。
如圖2所示，第二阱108在半導體基底102中設置在第一阱104之間。在一些實施例中，第二阱108的相對側可在橫向上間隔開約4 μm到約18 μm。在一些實施例中，第二經摻雜埋入區114設置在第一經摻雜埋入區112與第二阱108之間。在另一些實施例中，第一經摻雜埋入區112具有的第一摻雜類型的濃度高於第二經摻雜埋入區114。在又一些實施例中，第二經摻雜埋入區114具有的第一摻雜類型的濃度高於第一阱104。
在半導體基底102中設置有一對第三阱202。第三阱202是半導體基底102的具有第一摻雜類型（例如，n型摻雜）的區。在一些實施例中，第三阱202分別設置在第一阱104中。在一些實施例中，第三阱202分別將第一電極106與第一阱104隔開。在一些實施例中，第三阱202分別藉由第一阱104而與第二經摻雜埋入區114隔開。在另一些實施例中，第三阱202具有的第一摻雜類型的濃度高於第一阱104。在又一些實施例中，第三阱202具有的第一摻雜類型的濃度低於第一電極106。
在半導體基底102中設置有一對第一拾取阱（pick-up well）204。拾取阱204是半導體基底102的具有第二摻雜類型（例如，p型摻雜）的區。在一些實施例中，第一拾取阱204被配置成對半導體基底102提供偏壓。在另一些實施例中，第一阱104分別將第一拾取阱204與第二阱108隔開。在另一些實施例中，第一拾取阱204分別在橫向上與第二阱108間隔開。在又一些實施例中，輕摻雜區109具有的第二摻雜類型的濃度低於第一拾取阱204。
在一些實施例中，第一拾取阱204的底部可分別設置在第一阱104的底部下方。在另一些實施例中，第一拾取阱204的底部可設置在第一經摻雜埋入區112的底部與第一經摻雜埋入區112的頂部之間。在一些實施例中，第一拾取阱204可分別接觸第一阱104。在另一些實施例中，第一拾取阱204還可接觸第一經摻雜埋入區112及第二經摻雜埋入區114。在此種實施例中，第一拾取阱204的面對第二阱108的側邊可分別接觸在第一阱104的底部的下方的第二經摻雜埋入區114及第一經摻雜埋入區112且分別接觸在第一阱104的底部的上方的第一阱104。
在半導體基底102中設置有一對第二拾取阱206。第二拾取阱206是半導體基底102的具有第二摻雜類型（例如，p型摻雜）的區。在一些實施例中，第二拾取阱206分別設置在第一拾取阱204中。在另一些實施例中，第二拾取阱206具有的第二摻雜類型的濃度高於第一拾取阱204。在又一些實施例中，第一拾取阱204分別將第二拾取阱206與第一阱104隔開。
在半導體基底102中設置有一對拾取阱接觸件208。拾取阱接觸件208是半導體基底102的具有第二摻雜類型（例如，p型摻雜）的區。在一些實施例中，拾取阱接觸件208分別設置在第二拾取阱206中。在一些實施例中，第二拾取阱206可分別將拾取阱接觸件208與第一拾取阱204隔開。在另一些實施例中，拾取阱接觸件208具有的第二摻雜類型的濃度可高於第二拾取阱206。在又一些實施例中，在拾取阱接觸件208上可設置有矽化物結構（未示出）。
在半導體基底102中設置有多個隔離結構210。隔離結構210可例如為淺溝槽隔離（shallow trench isolation，STI）結構、深溝槽隔離（deep trench isolation，DTI）結構等。在一些實施例中，隔離結構210中的一些隔離結構210分別設置在第一電極106與第一拾取阱接觸件208之間。在一些實施例中，第一阱104的部分、第三阱202的部分、第一拾取阱204的部分、第二拾取阱206的部分、第一經摻雜埋入區112的部分和/或第二經摻雜埋入區114的部分可設置在隔離結構210中的所述一些隔離結構210的正下方。在此種實施例中，第一阱104可在隔離結構210中的所述一些隔離結構210之下接觸第一拾取阱204。在另一些此種實施例中，隔離結構210中的所述一些隔離結構210的側邊可在橫向上與第一阱104的側邊間隔開約0.2 μm到約1.0 μm。在又一些此種實施例中，第一經摻雜埋入區112和/或第二經摻雜埋入區114可在隔離結構210中的所述一些隔離結構210之下接觸第一拾取阱204。在一些實施例中，隔離結構210中的一些其他隔離結構210分別設置在第一拾取阱接觸件208的與第二阱108相對的側上。在此種實施例中，第一拾取阱204的部分和/或第二拾取阱206的部分可設置在隔離結構210中的一些隔離結構210的正下方。
在半導體基底102、第一阱104、第二阱108及第一拾取阱204之上設置有層間介電（interlayer dielectric，ILD）層212。在一些實施例中，ILD層212可具有實質上平坦的上表面。在另一些實施例中，ILD層212包含以下中的一者或多者：低介電常數（low-k）介電層（例如，介電常數小於約3.9的介電質）、超低介電常數介電層、氧化物（例如，SiO2 ）等。此外，在ILD層212中設置有多個導電接觸件214。在一些實施例中，導電接觸件214延伸穿過ILD層212以分別接觸第一電極106、第二電極110和/或拾取阱接觸件208。
在ILD層212及導電接觸件214上設置有金屬間介電（inter-metal dielectric，IMD）層216。在一些實施例中，IMD層216包含以下中的一者或多者：低介電常數介電層、超低介電常數介電層、氧化物等。此外，在IMD層216中設置有多個導電特徵218（例如，導電線和/或導通孔）。在一些實施例中，在ILD層212上可堆疊有多個IMD層216，且在所述多個IMD層216中的每一者中可設置有附加的導電特徵218。在此種實施例中，在ILD層212上可堆疊約4個到約10個IMD層216以減小由所述多個IMD層216及分別設置在所述多個IMD層216中的導電特徵218造成的光衰減（light attenuation）。
在IMD層216及導電特徵218之上設置有鈍化層220。在一些實施例中，鈍化層220可包含例如氧化物、氮化物、氮氧化物、聚合物等。在另一些實施例中，內連結構222可包括ILD層212、導電接觸件214、IMD層216、導電特徵218及鈍化層220。在又一些實施例中，內連結構222被配置成在設置在整個CMOS圖像感測器100中的各種裝置之間提供電連接。
圖3示出圖2所示CMOS圖像感測器的一些替代實施例的剖視圖。
如圖3所示，半導體基底102包括設置在第一半導體材料層304上的磊晶結構302。在一些實施例中，第一半導體材料層304包含晶體半導體材料（例如，單晶矽晶片、矽、砷化鎵晶片等）。在一些實施例中，第一半導體材料層304為本質的（例如，未經摻雜）。在其他實施例中，第一半導體材料層304可包含第二摻雜類型（例如，p型摻雜）。在一些實施例中，磊晶結構302包含第二摻雜類型。在一些實施例中，磊晶結構區305將第一阱104與第二阱108隔開。在其他實施例中，磊晶結構302可為本質的。在另一些實施例中，磊晶結構302具有的電阻率可介於約6歐姆-釐米（ohm-centimeter）與約14歐姆-釐米之間。在又一些實施例中，磊晶結構302具有的厚度可介於約3 μm與約7 μm之間。
在一些實施例中，第二經摻雜埋入區114設置在磊晶結構302及第一半導體材料層304二者中。在一些實施例中，第一經摻雜埋入區112設置在第一半導體材料層304中。在另一些實施例中，第一阱104、第三阱202、第一電極106、第一拾取阱204、第二拾取阱206、拾取阱接觸件208、隔離結構210、第二阱108及第二電極110設置在磊晶結構302中。在又一些實施例中，第二經摻雜埋入區114的底部設置在第一拾取阱204的底部的下方。
在一些實施例中，隔離結構210分別包括隔離結構襯墊（liner）306及隔離結構介電質308。隔離結構介電質308分別設置在隔離結構襯墊306上。在一些實施例中，隔離結構襯墊306分別將隔離結構介電質308與磊晶結構302隔開。在另一些實施例中，隔離結構襯墊306可包含例如氮化物、氧化物、氮氧化物等。在又一些實施例中，隔離結構介電質308可包含氧化物（例如，SiO2 ）。
在一些實施例中，在鈍化層220上設置有微透鏡310。微透鏡被配置成將入射輻射（例如，光子）朝向光偵測器118聚焦。在其他實施例中，微透鏡310可設置在半導體基底102的背側上（例如，半導體基底102的與半導體基底102的設置有內連結構222的一側相對的一側上）。
圖4到圖15示出一種形成圖3所示CMOS圖像感測器的方法的一些實施例的一系列剖視圖。
如圖4所示，在第一半導體材料層304中形成第一經摻雜埋入區112。第一經摻雜埋入區112是第一半導體材料層304的包含第一摻雜類型（例如，n型摻雜）的區。在一些實施例中，可藉由第一選擇性離子植入製程（selective ion implantation process）形成第一經摻雜埋入區112，第一選擇性離子植入製程利用罩幕層（未示出）將離子選擇性地植入到第一半導體材料層304中。
在一些實施例中，用於形成第一經摻雜埋入區112的第一選擇性離子植入可包括以介於約50千電子伏特（kiloelectron volt，keV）與約150 keV之間的離子能量將介於約5.0 × 1014 離子/cm2 與約5.0 × 1015 離子/cm2 之間的劑量的銻離子植入到第一半導體材料層304中。在一些實施例中，用於形成第一經摻雜埋入區112的第一選擇性離子植入也可包括以介於約30 keV與約100 keV之間的離子能量將介於約1.0 × 1013 離子/cm2 與約1.0 × 1015 離子/cm2 之間的劑量的磷離子植入到第一半導體材料層304中。在另一些實施例中，可對第一半導體材料層304進行第一驅入退火（drive-in anneal）（例如，快速熱退火（rapid thermal anneal，RTA）、爐管退火（furnace anneal）等）以使藉由第一選擇性離子植入而植入的離子活化。在又一些實施例中，第一驅入退火可包括在氮氣（N2 ）環境中將第一半導體材料層304加熱到介於約900℃與約1200℃之間的溫度達約30分鐘到約130分鐘。
如圖5所示，在第一半導體材料層304中以及第一經摻雜埋入區112之上形成初始經摻雜層502。初始經摻雜層502是第一半導體材料層304的包含第一摻雜類型（例如，n型摻雜）的區。在一些實施例中，初始經摻雜層502被形成為所具有的第一摻雜類型的濃度低於第一經摻雜埋入區112。在一些實施例中，可藉由第二選擇性離子植入製程504形成初始經摻雜層502，第二選擇性離子植入製程504利用罩幕層（未示出）將離子選擇性地植入到第一經摻雜埋入區112中。在另一些實施例中，第二選擇性離子植入製程504可包括以介於約20 keV與約100 keV之間的離子能量將介於約5.0 × 1013 離子/cm2 與約1.0 × 1015 離子/cm2 之間的劑量的磷離子植入到第一經摻雜埋入區112中。
如圖6所示，在第一半導體材料層304及初始經摻雜層502上形成磊晶結構302。在一些實施例中，磊晶結構302可被形成為具有介於約6歐姆-釐米與約14歐姆-釐米之間的電阻率。在一些實施例中，磊晶結構302可具有介於約3 μm與約7 μm之間的厚度。在另一些實施例中，可藉由例如氣相磊晶（vapor-phase epitaxy，VPE）、分子束磊晶（molecular-beam epitaxy，MBE）、液相磊晶（liquid-phase epitaxy，LPE）、固相磊晶（solid-phase epitaxy，SPE）、減壓化學氣相沉積（reduced pressure chemical vapor deposition，RP-CVD）磊晶、金屬有機氣相磊晶（metalorganic vapor phase epitaxy，MOVPE）或類似磊晶製程形成磊晶結構302。在又一些實施例中，可對磊晶結構302的上表面進行平坦化製程（例如，化學機械平坦化（chemical-mechanical planarization，CMP））以形成平坦的上表面。在一些實施例中，半導體基底102包括磊晶結構302及第一半導體材料層304。
如圖7所示，在磊晶結構302中形成多個溝槽702。在一些實施例中，溝槽702在橫向上間隔開且分別從磊晶結構302的第一側延伸到磊晶結構302中。在一些實施例中，溝槽702中的一些溝槽702至少部分地在垂直方向上與第一經摻雜埋入區112交疊。
在一些實施例中，形成溝槽702的製程包括對磊晶結構302進行蝕刻（例如，乾式蝕刻和/或濕式蝕刻）。在一些實施例中，所述蝕刻可利用形成在磊晶結構302上的隔離結構圖案化堆疊704進行。在一些實施例中，隔離結構圖案化堆疊704可包括設置在磊晶結構302之上的氮化物層以及設置在所述氮化物層上的罩幕層。接著將磊晶結構302暴露到一種或多種蝕刻劑，所述一種或多種蝕刻劑移除隔離結構圖案化堆疊704的氮化物層的未被罩幕層覆蓋的部分以及磊晶結構302的未被罩幕層覆蓋的部分，以形成溝槽702。隨後，可移除隔離結構圖案化堆疊704的罩幕層。在又一些實施例中，可利用一個或多個沉積製程（例如，化學氣相沉積（chemical vapor deposition，CVD）、物理氣相沉積（physical vapor deposition，PVD）、原子層沉積（atomic layer deposition，ALD）、熱氧化（thermal oxidation）、濺鍍（sputtering）等）在磊晶結構302上形成隔離結構圖案化堆疊。
圖7還示出，形成分別襯於溝槽702的隔離結構襯墊306。隔離結構襯墊306可包含例如氮化物、氧化物、氮氧化物等。在一些實施例中，可藉由例如熱氧化、CVD、PVD、ALD、濺鍍等在磊晶結構302上沉積和/或生長隔離結構襯墊306。在一些實施例中，在溝槽702中分別形成隔離結構襯墊306之後，可對半導體基底102進行隔離結構襯墊退火706（RTA、爐管退火等），以減少隔離結構襯墊306與磊晶結構302之間介面處的缺陷。在另一些實施例中，隔離結構襯墊退火706可包括將半導體基底102加熱到介於約900℃與約1200℃之間的溫度達約200分鐘到約300分鐘。在又一些實施例中，隔離結構襯墊退火706也將初始經摻雜層502的離子擴散到磊晶結構302中以形成第二經摻雜埋入區114。
如圖8所示，在溝槽702中以及隔離結構襯墊306上分別形成隔離結構介電質308，以在磊晶結構302中形成多個隔離結構210。在一些實施例中，隔離結構介電質308可包含氧化物（例如，SiO2 ）。在另一些實施例中，隔離結構介電質308具有與隔離結構襯墊306的上表面及磊晶結構302的上表面共面的上表面。
在一些實施例中，形成隔離結構介電質308的製程包括在隔離結構襯墊306上以及隔離結構圖案化堆疊704的氮化物層上沉積和/或生長（例如，藉由CVD、PVD、ALD、熱氧化、濺鍍等）隔離結構介電層（未示出），使得隔離結構介電層填充溝槽702。隨後，對隔離結構介電層進行平坦化製程（例如，CMP），以移除隔離結構介電層的多餘部分。在一些實施例中，平坦化製程可暴露出隔離結構圖案化堆疊704的氮化物層。在平坦化製程之後，可將隔離結構圖案化堆疊704的氮化物層剝除掉。
如圖9所示，在磊晶結構302中形成一對第一阱104。第一阱104是磊晶結構302的包含第一摻雜類型（例如，n型摻雜）的區。在一些實施例中，第一阱104被形成為所具有的第一摻雜類型的濃度低於第二經摻雜埋入區114。在一些實施例中，可藉由第三選擇性離子植入製程形成第一阱104，第三選擇性離子植入製程利用罩幕層（未示出）將離子選擇性地植入到磊晶結構302中。在另一些實施例中，第三離子植入製程可包括以介於約2200 keV與約2800 keV之間的離子能量將介於約1.0 × 1012 離子/cm2 與約8.0 × 1012 離子/cm2 之間的劑量的磷離子植入到磊晶結構302中。
圖9還示出，在磊晶結構302中形成一對第一拾取阱204。拾取阱204是磊晶結構302的包含第二摻雜類型（例如，p型摻雜）的區。在一些實施例中，拾取阱204分別接觸第二經摻雜埋入區114及第一阱104。在一些實施例中，可藉由第四選擇性離子植入製程形成拾取阱204，第四選擇性離子植入製程利用罩幕層（未示出）將離子選擇性地植入到磊晶結構302中。在另一些實施例中，第四離子植入製程可包括以介於約400 keV與約800 keV之間的離子能量將介於約1.0 × 1012 離子/cm2 與約5.0 × 1012 離子/cm2 之間的劑量的硼離子植入到磊晶結構302中。
如圖10所示，在磊晶結構302中在第一阱104之間形成第二阱108。第二阱108是磊晶結構302的包含第二摻雜類型（例如，p型摻雜）的區。在一些實施例中，第二阱108可被形成為所具有的的第二摻雜類型的濃度高於第一拾取阱204。在另一些實施例中，第二阱108可被形成為在橫向上與第一阱104間隔開。在又一些實施例中，光偵測器118包括第一阱104、第二阱108及第二經摻雜埋入區114。
在一些實施例中，可藉由第五選擇性離子植入製程形成第二阱108，第五選擇性離子植入製程利用罩幕層（未示出）將離子選擇性地植入到磊晶結構302中。在另一些實施例中，第五離子植入製程可包括以介於約1000 keV與約2000 keV之間的離子能量將介於約1.0 × 1013 離子/cm2 與約1.0 × 1014 離子/cm2 之間的劑量的硼離子植入到磊晶結構302中。在另一些實施例中，可對半導體基底102進行第二驅入退火（例如，RTA、爐管退火等）以使藉由第三選擇性離子植入製程、第四選擇性離子植入製程和/或第五選擇性離子植入製程而植入的離子活化。在又一些實施例中，第二驅入退火可包括在N2 環境中將第一半導體材料層304加熱到介於約800℃與約1200℃之間的溫度達約30分鐘到約120分鐘。
如圖11所示，在磊晶結構302中形成一對第三阱202。第三阱202是磊晶結構302的包含第一摻雜類型（例如，n型摻雜）的區。在一些實施例中，第三阱202分別形成在第一阱104中。在一些實施例中，第三阱202被形成為所具有的第一摻雜類型的濃度高於第一阱104。在另一些實施例中，可藉由第六選擇性離子植入製程形成第三阱202，第六選擇性離子植入製程利用罩幕層（未示出）將離子選擇性地植入到磊晶結構302中。
圖11還示出，在磊晶結構302中形成一對第二拾取阱206。第二拾取阱206是磊晶結構302的包含第二摻雜類型（例如，p型摻雜）的區。在一些實施例中，第二拾取阱206分別形成在第一拾取阱204中。在一些實施例中，第二拾取阱206被形成為所具有的第二摻雜類型的濃度高於第一拾取阱204。在另一些實施例中，可藉由第七選擇性離子植入製程形成第二拾取阱206，第七選擇性離子植入製程利用罩幕層（未示出）將離子選擇性地植入到磊晶結構302中。
如圖12所示，在磊晶結構302中形成一對第一電極106。第一電極106是磊晶結構302的包含第一摻雜類型（例如，n型摻雜）的區。在一些實施例中，第一電極106分別形成在第三阱202中。在另一些實施例中，第一電極106可被形成為所具有的第一摻雜類型的濃度高於第三阱202。在又一些實施例中，可藉由第八選擇性離子植入製程形成第一電極106，第八選擇性離子植入製程利用罩幕層（未示出）將離子選擇性地植入到磊晶結構302中。
圖12還示出，在磊晶結構302中形成第二電極110以及一對拾取阱接觸件208。第二電極及拾取阱接觸件208是磊晶結構302的包含第二摻雜類型（例如，p型摻雜）的區。在一些實施例中，第二電極110可被形成為所具有的第二摻雜類型的濃度高於第二阱108。在一些實施例中，拾取阱接觸件208可被形成為所具有的第二摻雜類型的濃度高於第二拾取阱206。在另一些實施例中，可藉由第九選擇性離子植入製程形成第二電極110及拾取阱接觸件208，第九選擇性離子植入製程利用罩幕層（未示出）將離子選擇性地植入到磊晶結構302中。在其他實施例中，可藉由利用單獨的罩幕層（未示出）的單獨的離子植入製程形成第二電極110及拾取阱接觸件208。在又一些實施例中，可藉由合適的矽化物製程（例如，自對準矽化物製程（salicide process））在第一電極106、第二電極110和/或拾取阱接觸件208上形成矽化物結構（未示出）（例如，矽化鎳、矽化鈦、矽化鈷等）。
如圖13所示，在磊晶結構302上形成層間介電（ILD）層212。在一些實施例中，ILD層212包含以下中的一個或多個層：低介電常數介電層、超低介電常數介電層、氧化物等。在另一些實施例中，可藉由例如CVD、PVD、ALD、濺鍍等沉積ILD層212。在又一些實施例中，可對ILD層212進行平坦化製程（例如，CMP）以形成實質上平坦的上表面。
圖13還示出，在ILD層212中形成導電接觸件214。在一些實施例中，形成導電接觸件214的製程包括對ILD層212進行第一蝕刻以形成與導電接觸件214對應的接觸件開口。在一些實施例中，所述蝕刻可利用形成在ILD層212之上的罩幕層（未示出）來進行。在另一些實施例中，所述製程包括以導電材料（例如，鎢）填充接觸件開口。在又一些實施例中，可藉由以下方式填充接觸件開口：沉積或生長（例如，藉由CVD、PVD、ALD、濺鍍、電化學鍍覆（electrochemical plating）、無電鍍覆等進行沉積或生長）導電層以覆蓋ILD層212並填充接觸件開口，且隨後對ILD層212進行平坦化製程（例如，CMP）。在各種實施例中，所述製程可為單鑲嵌類製程（single damascene like process）或雙鑲嵌類製程（dual damascene like process）的部分。
如圖14所示，在ILD層212上形成金屬間介電（IMD）層216。在一些實施例中，IMD層216包含例如低介電常數介電層、超低介電常數介電層或氧化物。在一些實施例中，可藉由例如CVD、PVD、ALD、濺鍍等在ILD層212上沉積或生長IMD層216。在另一些實施例中，可對IMD層216進行平坦化製程（例如，CMP）以形成實質上平坦的上表面。
在IMD層216中形成多個導電特徵218（例如，導電線及導通孔）。在一些實施例中，形成導電特徵218的製程包括對IMD層216進行蝕刻，以形成導電特徵開口。在一些實施例中，所述蝕刻可利用形成在IMD層216之上的罩幕層（未示出）來進行。在一些實施例中，所述製程包括以導電材料（例如，銅、鋁等）填充導電特徵開口。在另一些實施例中，可藉由以下方式填充導電特徵開口：沉積或生長（例如，藉由CVD、PVD、ALD、濺鍍、電化學鍍覆、無電鍍覆等進行沉積或生長）導電層以覆蓋IMD層216並填充導電特徵開口，且隨後對IMD層216進行平坦化（例如，CMP）。在又一些實施例中，可將分別具有設置在IMD層216中的多個導電特徵218的多個IMD層216形成為堆疊在ILD層212上。在此種實施例中，在ILD層212上可堆疊約4個到約10個IMD層216，以減小由多個IMD層216及設置在IMD層216中的相應的導電特徵218造成的光衰減。
圖14還示出，在IMD層216及導電特徵218中的一些導電特徵218上形成鈍化層220。在一些實施例中，鈍化層220可包含例如氧化物、氮化物、氮氧化物、聚合物等。在另一些實施例中，可藉由CVD、PVD、ALD、濺鍍、旋轉塗佈製程（spin on process）等形成鈍化層220。在又一些實施例中，內連結構222包括ILD層212、導電接觸件214、IMD層216、導電特徵218及鈍化層220。
如圖15所示，在鈍化層220上形成微透鏡310。在一些實施例中，可藉由在鈍化層220上沉積（例如，藉由旋轉塗佈方法或沉積製程進行沉積）微透鏡材料來形成微透鏡310。在微透鏡材料上將具有彎曲上表面的微透鏡模板（未示出）圖案化。在另一些實施例中，微透鏡模板可包含光阻材料，所述光阻材料被使用分散式曝光劑量（例如，對於負性光阻，在彎曲部分的底部處暴露的光較多且在彎曲部分的頂部處暴露的光較少）而曝光、顯影及烘烤以形成圓的形狀。在另一些實施例中，接著藉由根據微透鏡模板選擇性地蝕刻微透鏡材料來形成微透鏡310。在又一些實施例中，微透鏡310可形成在半導體基底102的背側上（例如，半導體基底102的與半導體基底102的設置有內連結構222的一側相對的一側上）。
如圖16所示，提供一種形成圖3所示CMOS圖像感測器的方法的一些實施例的流程圖1600。儘管在本文中將圖16所示流程圖1600示出並闡述為一系列動作或事件，然而應理解，此類動作或事件的示出次序不應被解釋為具有限制性意義。舉例來說，一些動作可以不同的次序發生和/或與除本文中所示出和/或闡述的動作或事件以外的其他動作或事件同步地發生。此外，可能並非需要所有所示出的動作來實施本文中所作說明的一個或多個方面或實施例，且本文中所繪示動作中的一者或多者可以一個或多個單獨的動作和/或階段施行。
在動作1602處，在第一半導體材料層中形成包含第一摻雜類型的第一經摻雜埋入區。圖4示出與動作1602對應的一些實施例的剖視圖。
在動作1604處，在第一經摻雜埋入層中形成包含第一摻雜類型的初始經摻雜埋入層。圖5示出與動作1604對應的一些實施例的剖視圖。
在動作1606處，在第一半導體材料層上形成磊晶結構。圖6示出與動作1606對應的一些實施例的剖視圖。
在動作1608處，對磊晶結構及第一半導體材料層進行退火，所述退火將初始經摻雜埋入層的離子擴散到磊晶結構中，以形成設置在第一經摻雜埋入區之上的第二經摻雜埋入區。圖7示出與動作1608對應的一些實施例的剖視圖。
在動作1610處，在磊晶結構中形成隔離結構。圖7到圖8示出與動作1610對應的一些實施例的一系列剖視圖。
在動作1612處，在磊晶結構中形成一對第一阱、一對第一拾取阱、第二阱、一對第三阱、一對第二拾取阱、一對第一電極、第二電極以及一對拾取阱接觸件，其中第二阱包含與第一摻雜類型相反的第二摻雜類型且接觸位於第一經摻雜埋入區與第二電極之間的第二經摻雜埋入區。圖9到圖12示出與動作1612對應的一些實施例的一系列剖視圖。
在動作1614處，在磊晶結構上形成內連結構。圖13到圖14示出與動作1614對應的一些實施例的一系列剖視圖。
在動作1616處，在內連結構上形成微透鏡。圖15示出與動作1616對應的一些實施例的剖視圖。
在一些實施例中，本申請提供一種光偵測器。光偵測器包括設置在半導體基底中的具有第一摻雜類型的第一阱，其中第一阱從半導體基底的第一側延伸到半導體基底中。在半導體基底中在第一阱的一側上設置有具有第二摻雜類型的第二阱，第二摻雜類型與第一摻雜類型相反，其中第二阱從半導體基底的第一側延伸到半導體基底中。在半導體基底中設置有具有第二摻雜類型的第一經摻雜埋入區，其中第一經摻雜埋入區在第一阱及第二阱之下在橫向上延伸穿過半導體基底。在半導體基底中設置有具有第二摻雜類型的第二經摻雜埋入區，第二經摻雜埋入區在垂直方向上位於第一經摻雜埋入區與第一阱之間。第二經摻雜埋入區接觸第一阱，使得沿第二經摻雜埋入區及第一阱存在光偵測器p-n結。
在上述光偵測器中，第二經摻雜埋入區具有的第二摻雜類型的濃度不同於第一經摻雜埋入區。
在上述光偵測器中，第二經摻雜埋入區具有的第二摻雜類型的濃度低於第一經摻雜埋入區。
在上述光偵測器中，更包括：包含第一摻雜類型的拾取阱，設置在半導體基底中且在橫向上與第一阱被第二阱隔開，其中拾取阱接觸第二阱及第二經摻雜埋入區。
在上述光偵測器中，拾取阱的面對第一阱的側邊連續地接觸第二阱、第二經摻雜埋入區和第一經摻雜埋入區。
在上述光偵測器中，更包括：隔離結構，在第一阱與第二阱之間設置在第二經摻雜埋入區之上。
在上述光偵測器中，其中隔離結構在垂直方向上與第二經摻雜埋入區間隔開。
在上述光偵測器中，其中第二阱的面對第一阱的側邊從第二經摻雜埋入區垂直地延伸到隔離結構的底表面。
在上述光偵測器中，更包括：包含第一摻雜類型的第一電極，設置在第一阱中；包含第二摻雜類型的第二電極，設置在第二阱中，其中第二電極在橫向上與第一電極間隔開；以及包含第二摻雜類型的第三阱，設置在第二阱中且將第二電極與第二阱隔開，其中第二阱將第三阱與第二經摻雜埋入區隔開。
在其他實施例中，本申請提供一種形成光偵測器的方法。所述方法包括在半導體基底中形成具有第一摻雜類型的第一經摻雜埋入區。在第一經摻雜埋入區中及第一經摻雜埋入區之上形成具有第一摻雜類型的第二經摻雜埋入區，其中第二經摻雜埋入區被形成為所包含的第一摻雜類型的濃度不同於第一經摻雜埋入區。在半導體基底中形成具有第一摻雜類型的一對第一阱，其中第一阱在橫向上彼此間隔開。在半導體基底中在第二經摻雜埋入區之上形成具有第二摻雜類型的第二阱，第二摻雜類型與第一摻雜類型相反，其中第二阱形成在第一阱之間，且其中第二阱的底部接觸第二經摻雜埋入區的頂部，使得沿第二阱的底部及第二經摻雜埋入區的頂部存在光偵測器p-n結。在半導體基底中形成具有第一摻雜類型的一對第一電極，其中第一電極分別形成在第一阱中。在第二阱中形成具有第二摻雜類型的第二電極。
在上述形成光偵測器的方法中，其中半導體基底包括設置在第一半導體材料層上的磊晶結構；第一經摻雜埋入區形成在半導體材料層中；第二經摻雜埋入區形成在第一半導體材料層及磊晶結構二者中；以及第一阱、第二阱、第一電極及第二電極形成在磊晶結構中。
在上述形成光偵測器的方法中，其中形成第二經摻雜埋入區包括：在第一半導體材料層中形成包含第一摻雜類型的初始經摻雜層，其中初始經摻雜層形成在第一經摻雜埋入區之上；在形成初始經摻雜層之後，在第一半導體材料層及初始經摻雜層上形成磊晶結構；以及在第一半導體材料層及初始經摻雜層上形成磊晶結構之後，使初始經摻雜層的離子擴散到磊晶結構中以形成第二經摻雜埋入區。
在上述形成光偵測器的方法中，更包括：在磊晶結構中形成多個溝槽；形成分別襯於溝槽的隔離結構襯墊；在形成隔離結構襯墊之後，對半導體基底進行退火製程以改善隔離結構襯墊與磊晶結構之間介面處的缺陷，其中退火製程還使初始經摻雜層的離子擴散到磊晶結構中以形成第二經摻雜埋入區；以及在隔離結構襯墊上形成填充溝槽的隔離結構介電質，以在磊晶結構中形成多個隔離結構。
在上述形成光偵測器的方法中，更包括：在磊晶結構中形成包含第二摻雜類型的拾取阱，拾取阱在橫向上藉由第一阱中的一者而與第二阱隔開，其中拾取阱接觸第二經摻雜埋入區及第一阱中的一者。
在上述形成光偵測器的方法中，更包括：在第一阱中的一者中形成包含第一摻雜類型的第三阱，其中第一阱中的一者將第三阱與第二經摻雜埋入區隔開。
在又一些其他實施例中，本申請提供一種光偵測器。光偵測器包括設置在磊晶結構中的具有第一摻雜類型的一對第一阱。第一阱在橫向上彼此間隔開。磊晶結構設置在第一半導體材料層上。在磊晶結構中在第一阱之間設置有具有第二摻雜類型的第二阱，第二摻雜類型與第一摻雜類型相反。在磊晶結構中設置有一對陰極，其中陰極分別設置在第一阱中。在第二阱中設置有陽極。在第一半導體材料層中設置有具有第一摻雜類型的第一經摻雜埋入區，其中第一經摻雜埋入區在一對陰極及陽極之下在橫向上延伸穿過第一半導體材料層。在磊晶結構及第一半導體材料層中在第一經摻雜埋入區與第二阱之間設置有具有第一摻雜類型的第二經摻雜埋入區，其中第二經摻雜埋入區具有的第一摻雜類型的濃度低於第一經摻雜埋入區。第二經摻雜埋入區接觸第二阱，使得沿第二經摻雜埋入區及第二阱存在光偵測器p-n結。
在上述光偵測器中，其中一對第一阱分別與第二阱的相對側間隔開且分別接觸第二經摻雜埋入區。
在上述光偵測器中，其中第二經摻雜埋入區接觸第一阱的底部。
在上述光偵測器中，更包括：包含第二摻雜類型的拾取阱，設置在磊晶結構中且藉由一對第一阱中的一者而與第二阱隔開，且其中拾取阱的底部設置在一對第一阱中的一者的底部下方。
在上述光偵測器中，其中拾取阱的面對第二阱的側邊接觸位於一對第一阱中的一者的底部下方的第二經摻雜埋入區且接觸位於一對第一阱中的一者的底部上方的第一阱中的一者的側邊。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本揭露的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不悖離本揭露的精神及範圍，而且他們可在不悖離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。
100:互補金屬氧化物半導體圖像感測器 102:半導體基底 104:第一阱 106:第一電極 108:第二阱 109:輕摻雜區 110:第二電極 112:第一經摻雜埋入區 113:半導體區 114:第二經摻雜埋入區 116:空乏區 118:光偵測器 120:入射輻射 202:第三阱 204:第一拾取阱 206:第二拾取阱 208:第一拾取阱接觸件 210:隔離結構 212:層間介電層 214:導電接觸件 216:金屬間介電層 218:導電特徵 220:鈍化層 222:內連結構 302:磊晶結構 304:第一半導體材料層 305:磊晶結構區 306:隔離結構襯墊 308:隔離結構介電質 310:微透鏡 502:初始經摻雜層 504:第二選擇性離子植入製程 702:溝槽 704:隔離結構圖案化堆疊 706:隔離結構襯墊退火 1600:流程圖 1602、1604、1606、1608、1610、1612、1614、1616:動作 LA:第一位置 LB:第二位置 LC:第三位置 LD:第四位置
結合附圖閱讀以下詳細說明，會最好地理解本揭露的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1示出互補金屬氧化物半導體（CMOS）圖像感測器的一些實施例的剖視圖。 圖2示出圖1所示CMOS圖像感測器的一些更詳細實施例的剖視圖。 圖3示出圖2所示CMOS圖像感測器的一些替代實施例的剖視圖。 圖4到圖15示出一種形成圖3所示CMOS圖像感測器的方法的一些實施例的一系列剖視圖。 圖16示出一種形成圖3所示CMOS圖像感測器的方法的一些實施例的流程圖。
100:互補金屬氧化物半導體圖像感測器
102:半導體基底
104:第一阱
106:第一電極
108:第二阱
109:輕摻雜區
110:第二電極
112:第一經摻雜埋入區
113:半導體區
114:第二經摻雜埋入區
116:空乏區
118:光偵測器
120:入射輻射
LA:第一位置
LB:第二位置
LC:第三位置
LD:第四位置

Claims (1)

  1. 一種光偵測器，包括： 包含第一摻雜類型的第一阱，設置在半導體基底中，其中所述第一阱從所述半導體基底的第一側延伸到所述半導體基底中； 包含第二摻雜類型的第二阱，在所述第一阱的一側上設置在所述半導體基底中，所述第二摻雜類型與所述第一摻雜類型相反，其中所述第二阱從所述半導體基底的所述第一側延伸到所述半導體基底中； 包含所述第二摻雜類型的第一經摻雜埋入區，設置在所述半導體基底中，其中所述第一經摻雜埋入區在所述第一阱及所述第二阱之下在橫向上延伸穿過所述半導體基底；以及 包含所述第二摻雜類型的第二經摻雜埋入區，設置在所述半導體基底中且在垂直方向上設置在所述第一經摻雜埋入區與所述第一阱之間，其中所述第二經摻雜埋入區接觸所述第一阱，使得沿所述第二經摻雜埋入區及所述第一阱存在光偵測器p-n結。
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