WO2019112046A1 - 光電変換素子及び固体撮像装置 - Google Patents

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Definitions

  • the present invention relates to a photoelectric conversion element and a solid-state imaging device in which a plurality of photoelectric conversion elements are arranged as pixels for imaging, and more particularly to a solid-state imaging device capable of high speed operation.
  • the inventor of the present invention has already proposed a length measuring element having a function of a lock-in pixel that performs photocharge detection in synchronization with a light pulse (see Patent Document 1).
  • an optical flight time (TOF) type distance sensor or the like as described in Patent Document 1, when aiming at ultra-high-speed operation at sub-nanosecond level, it is slow moving at diffusion speed in the neutral region (epi layer) There is a component due to charge, and this slow component affects the problem that the intended ultra-high speed operation can not be performed.
  • the slow charge moving through the neutral region at the diffusion rate can move at high speed by the generated electric field if a bias is applied to the substrate.
  • a bias applied to the substrate, there is a problem that the power consumption increases due to the injection of holes which are non-signal charges from the p region of the portion other than the photodiode of the pixel and the p well region of the peripheral circuit. .
  • an n type buried layer is provided in a part of the pixel below the p well of the pixel to widely cover the p well.
  • a structure has been proposed that blocks parasitic current between the p well and the p + substrate (see Patent Document 2).
  • the invention described in Patent Document 2 has a problem that the potential distribution for transporting the signal charge at high speed can not be realized in the pixel.
  • an enlarged depletion portion having an upper region of a first conductivity type and (b) an upper surface of the expanded depletion portion in contact with The second conductivity type, which is embedded in the photoelectric conversion layer of the first conductivity type and has a lower impurity density than the upper region exposed to the upper surface, and (c) a portion of the top of the photoelectric conversion layer and forming a photodiode with the photoelectric conversion layer.
  • a charge storage region of a second conductivity type for temporarily storing signal charges generated by the photodiode transferred from the surface buried region, and (f) integrated in part of the well region, the charge storage region Circuit elements constituting a circuit for reading out signal charges from at least one of (g) well regions
  • it has a tub region of the second conductivity type that divides the well region into at least two, and prevents injection of non-signal charge consisting of carriers of the opposite conductivity type to signal charge from the well region to the photoelectric conversion layer
  • the photoelectric conversion element includes a part.
  • the voltage applied to the upper region depletes all the range scheduled as the signal charge generation region in the photoelectric conversion layer.
  • the first conductivity type and the second conductivity type are opposite to each other. That is, if the first conductivity type is n-type, the second conductivity type is p-type, and if the first conductivity type is p-type, the second conductivity type is n-type. If the signal charge is an electron, the non-signal charge is a hole, and if the signal charge is a hole, the non-signal charge is an electron.
  • a second aspect of the present invention comprising: (a) an enlarged portion of a depletion layer having an upper region of the first conductivity type, and lower impurity density than the upper region exposed on the upper surface Of the first conductivity type, and the second conductivity type surface embedded region which is embedded in a part of the upper portion of the photoelectric conversion layer to form the photoelectric conversion layer and the photodiode, and the other of the top of the photoelectric conversion layer.
  • a pixel array portion in which a plurality of pixels having a second conductive type tab region and an injection blocking portion for preventing injection of a non-signal charge consisting of carriers of the opposite conductivity type to the signal charge to the photoelectric conversion layer from the well region
  • a solid-state imaging device in which a peripheral circuit unit for driving a pixel and processing a signal from the pixel is integrated on the same semiconductor chip.
  • a voltage applied to the upper region of each pixel depletes all the range scheduled as a signal charge generation region in the photoelectric conversion layer.
  • the present invention it is possible to provide a photoelectric conversion element capable of high-speed operation with low power consumption, and a solid-state imaging device in which a plurality of the photoelectric conversion elements are arranged as pixels for imaging.
  • FIG. 3 is a cross-sectional view of a pixel of the solid-state imaging device according to the embodiment, as viewed from the III-III direction of the plan view of the pixel shown in FIG.
  • FIG. 6 is a diagram showing a change in potential in the depth direction when the back surface bias voltage VB applied to the back side bias layer is changed in the schematic structure shown in FIG. 5. It is a figure which shows the transient response of the photocurrent at the time of changing back surface bias voltage VB in the typical structure of FIG.
  • the solid line indicates the potential distribution at the position along the III A -III A direction in FIG. 3, a broken line shows a potential distribution at the position along the III B -III B direction in FIG.
  • the broken line is the potential distribution at a position along the AA direction in FIG. 3, and the solid line is the potential distribution at a position along the BB direction in FIG.
  • the broken line is the potential distribution at a position along the CC direction in FIG. 3, and the solid line is the potential distribution at a position along the DD direction in FIG.
  • W PW It is a plane pattern for simulating by changing values.
  • FIG. 15 is a schematic cross-sectional process view illustrating a series of processes according to the method of manufacturing a solid-state imaging device, following the flow of the series of manufacturing processes illustrated in FIG. 14; FIG.
  • FIG. 18 is a schematic plan view schematically showing an example of the planar structure of the pixel of the solid-state imaging device according to the first modification of the embodiment when viewed from above with the interlayer insulating film omitted (through perspective).
  • FIG. 18 is a schematic plan view schematically showing an example of a planar structure of a pixel of a solid-state imaging device according to a second modification of the embodiment when viewed from above with the interlayer insulating film being omitted (perspectively seen).
  • FIG. 18 is a plan view showing a portion of a 2 ⁇ 3 matrix which is a part of the structure in which the pixels j shown in FIG. 17 are arranged in a matrix.
  • FIG. 21 is a cross-sectional view of a pixel of a TOF type solid-state imaging device according to a third modification of the embodiment, viewed from the XVII-XVII direction of the plan view of the pixel shown in FIG. 19; It is a typical sectional view showing an example of the outline sectional structure of the pixel of the solid imaging device concerning other embodiments (the 1).
  • the embodiments described below illustrate apparatuses and methods for embodying the technical idea of the present invention, and the technical idea of the present invention includes materials, shapes, structures, and arrangements of component parts. Etc. are not specified in the following.
  • the first conductivity type is p-type and the second conductivity type is n-type
  • the conductivity types are selected in the opposite relationship
  • the first conductivity type is n-type
  • the second conductivity type may be p-type.
  • the notation of superscript characters attached to n and p means that the semiconductor region has a relatively higher or lower impurity density, respectively, as compared to the semiconductor region to which + and-are not appended. .
  • Various changes can be added to the technical idea of the present invention within the technical scope described in the claims.
  • the solid-state imaging device according to an embodiment of the present invention (image sensor 2-dimensional), as shown in FIG. 1, the pixel array unit (X 11 ⁇ X 1m; X 21 ⁇ X 2m; ......; X n1 ⁇ X nm) And peripheral circuit units (104, 105, 106, CDS 1 to CDS m ; ADC 1 to ADC m ) are integrated on the same semiconductor chip.
  • a horizontal shift register 106 is provided along the direction of the pixel rows X 11 to X 1 m ; X 21 to X 2 m ;..., X n 1 to X nm on the lower side of the pixel array portion.
  • X 12 ⁇ X n2;; >
  • a timing generation circuit 104 is connected to the vertical shift register 105 and the horizontal shift register 106.
  • the vertical signal lines B 1, B 2, B 3 , ..., B j, ..., the B m, respectively correlated double sampling circuit CDS 1, CDS 2, CDS 3 , ..., CDS j, ..., is CDS m It is connected. That is, 1 for each horizontal line, reads the level that depends on the signal charge stored in the charge storage region to the correlated double sampling circuit CDS 1 ⁇ CDS m of the corresponding column, each correlated double sampling circuit CDS 1 ⁇ CDS m in each vertical signal lines B 1, B 2, B 3 , ..., except B j, ..., an amplifier noise and reset noise from the signal B m.
  • Correlated double sampling circuit CDS 1, CDS 2, CDS 3 , ..., CDS j, ..., the output side of the CDS m are each column parallel A / D converter ADC 1, ADC 2, ADC 3 , ..., ADC j , ..., ADC m is connected to each column, the vertical signal lines B 1, B 2, B 3 , ..., B j, ..., signal B m is converted into a digital signal.
  • An example of the planar structure of the photoelectric conversion element constituting this pixel X ij is shown in FIG. 2, and the corresponding cross-sectional view is shown in FIG.
  • a surface embedded region 15 functioning as a light receiving cathode region (charge generation region) is shown as a rectangular region from the center to the left of the planar pattern of the photoelectric conversion element shown in FIG.
  • FIG. 3 shows a cross-sectional structure of the photoelectric conversion element as the pixel X ij shown in FIG. 2 as viewed from the III-III direction.
  • the surface embedded region 15 is a semiconductor region of the second conductivity type (n type) surrounded by a well region (first p well) 14 a of the first conductivity type (p type).
  • first p well well region
  • p type first conductivity type
  • the region of the first p well 14a disposed inside is surrounded by the first n-type tab region (first n tab) 13b in a wall shape.
  • the first n-tab 13b is further surrounded by an intermediate p-type well region (second p-well) 14b disposed outside the first n-tab 13b.
  • An area of the second p-well 14b is surrounded by a second n-type tab area (second n-tab) 13d in a wall shape, and an area of the second n-tab 13d is an outer p-type well area disposed further outside
  • the injection blocking portion (13b, 13d) is constituted by being surrounded by the (third p well) 14c.
  • the light shielding film may be disposed above the surface embedding region 15 so that the light shielding opening is set in the rectangular region of the surface embedding region 15. That is, light is incident on the pixel X ij via the light shielding opening provided in the light shielding film.
  • the structure of the photoelectric conversion element exhibited by this FIG. 3 has a large p-type well region in at least a part of the well region, the first p well 14a and the second p well 14b.
  • the third p well 14c can be expressed as a topology divided into three. That is, in the local range shown in the cross sectional view of FIG. 3, the first p well 14a, the second p well 14b and the third p well are formed by the first n tab 13b and the second n tab 13d which are two n-type tab regions.
  • the structure is such that three p-type well regions 14c are configured. As shown in FIG.
  • the topology constituted by n-type tab regions that can be regarded locally as two tab regions is limited to the aspect equivalent to a double rectangular ring as shown in FIG. Instead, various topologies are feasible.
  • the local cross-sectional structure may include a partial structure that can be regarded as a topology of four or more.
  • the local cross-sectional structure may include a partial structure that can be regarded as an n-divided topology of four or more.
  • An object to be further divided may be an area common to the adjacent pixels. That is, it may be a division method corresponding to a topology in which a large p-well common to two connected pixels is divided into n (n is a positive integer of 2 or more).
  • the pair of electric field control electrodes 23 r 1 and 23 r 2 are provided on both sides of the guide region 16, and the electrostatic induction effect by the lateral electric field exhibited by the electric field control electrodes 23 r 1 and 23 r 2
  • the signal charge transported inside is controlled to be transferred to the charge storage region 18p.
  • the n + -type charge storage region 18 p located on the right side of the electric field control electrodes 23 r 1 and 23 r 2 is disposed in the first p well 14 a as a floating drain region.
  • a p + -type p-well contact region 46a is disposed at the upper left position of the first p-well 14a in FIG. 2, and a low potential side power supply voltage V SS3 is supplied to the p-well contact region 46a via the surface interconnection 69a. There is.
  • the pattern on the lower right of FIG. 2 schematically shows a planar layout of a part of a group of MOS transistors constituting “in-pixel circuit element” such as a reset transistor, a signal readout transistor, and a switching transistor.
  • in-pixel circuit element such as a reset transistor, a signal readout transistor, and a switching transistor.
  • the source electrode of the switching transistor for pixel selection which is another one of the circuit elements for reading out the signal charges from the charge storage region 18p, is connected to the vertical signal line Bj , and the control signal S for selecting a horizontal line is connected to the gate electrode. Is given from the vertical shift register 105 (see FIG. 1). By setting the selection control signal S to the high (H) level, the switching transistor is turned on, and the current corresponding to the potential of the charge storage region 18p amplified by the signal readout transistor (amplification transistor) is transmitted to the vertical signal line B j . Flow.
  • FIG. 2 exemplifies an aspect in which the gate electrodes 71 q and 72 q are disposed in the second p well 14 b.
  • source / drain electrodes 91q, 92q, 93q of the MOS transistor group are arranged in such a manner as to sandwich these gate electrodes 71q, 72q, respectively.
  • ap + -type p well contact region 46b is disposed at the upper right position of the second p well 14b, and a low potential side power supply voltage V is formed in the p well contact region 46b via the surface interconnection 69b.
  • SS3 is supplied.
  • the pixel X ij of the solid-state imaging device is ap + -type semiconductor substrate 10a and ap + -type impurity density higher than that of the semiconductor substrate 10a disposed on the semiconductor substrate 10a.
  • the “depleted layer enlarged portion (10a, 11)” of the present invention is configured with the back side bias layer 11 of Then, the p ⁇ -type photoelectric conversion layer 12 having an impurity density lower than that of the semiconductor substrate 10 a is disposed on the back side bias layer 11 forming the upper region of the depletion layer enlarged portion (10 a, 11).
  • An n-type surface buried region 15 is disposed thereon.
  • the wall-shaped first n-tabs 13b and second n-tabs 13d are locally embedded under the element isolation insulating film 21 forming a shallow trench isolation (STI) structure to form an injection blocking portion. (13b, 13d) are configured.
  • STI shallow trench isolation
  • the element isolation insulating film 21 also encloses a rectangular pattern of the pinning layer 17 disposed above the charge generation region. Even if the field isolation film is embedded in a shallow trench (trench) for element isolation by STI technology and the element isolation insulation film 21 is formed, the field insulation film is formed by selective oxidation by silicon local oxidation (LOCOS) method.
  • LOC silicon local oxidation
  • the element isolation insulating film 21 may be used.
  • the third p well 14c located around the pixel X ij is locally embedded under the element isolation insulating film 21 to function as a pixel isolation area of the solid-state imaging device.
  • an n-type guide region 16 is formed at an impurity density n 2 (n 2 > n 1 ) higher than the impurity density n 1 of the surface embedded region 15 It is provided to reach the charge storage region 18p.
  • the guide region 16 is provided in a step-like pattern in the center on the right side of the surface embedded region 15, and constitutes a path for accelerating signal charges by the gradient of potential formed by the guide region 16. ing.
  • a p + -type pinning layer 17 having an impurity density higher than that of the first p-well 14 a is disposed on the surface buried region 15, and the guide region 16 is sandwiched between the pinning layer 17 and the surface buried region 15. There is.
  • the surface embedded region 15 functioning as a light receiving cathode region and the photoelectric conversion layer 12 functioning as a light receiving anode region directly below the surface embedded region 15 constitute a photodiode.
  • the signal charges (electrons) generated in the photoelectric conversion layer 12 are injected into a part of the surface embedded region 15 immediately above the photoelectric conversion layer 12 and are guided to the guide region 16.
  • each located on the rear side and front side of the sheet of FIG. 3 covers the field control electrode 23r 1, 23r 2, etc. are omitted, the entire surface to cover the interlayer insulating film 22 including the upper surface of the pinning layer 17 ing.
  • the p-type tab region 45 is disposed along the peripheral portion of the semiconductor chip, and the p + -type tab contact region 61 is provided in the tab region 45. Be embedded.
  • V SS2 V B
  • the pixel array portion in the periphery of the (X 11 ⁇ X 1m; X 21 ⁇ X 2m;; whil X n1 ⁇ X nm) is the vertical shift register 105, a horizontal shift register 106, the timing Peripheral circuit parts (104, 105, 106, CDS 1 to CDS m ; ADC 1 to ADC m ) such as the generation circuit 104 are integrated.
  • the p well 43 and the n well 44 are pixel array portions (X 11 to X 1 m ; X 21 to X 2 m ;..; It is disposed on the peripheral side of the semiconductor chip along the position surrounding the periphery of X n1 to X nm ).
  • An n + -type source region 64, an n + -type drain region 65 and a p + -type p-well contact region 63 are disposed in the p-well 43. Since the gate electrode 71 is disposed between the source region 64 and the drain region 65, the source region 64, the drain region 65, and the gate electrode 71 exemplarily illustrate that an nMOS transistor is formed. .
  • n well 44 located inside the p well 43, ap + type source region 66, ap + type drain region 67 and an n + type n well contact region 68 are arranged.
  • a gate electrode 72 is disposed between the source region 66 and the drain region 67, and a case where the pMOS transistor is configured by the source region 66, the drain region 67, and the gate electrode 72 is schematically illustrated.
  • An n-type sinker is provided outside the p-well 43 (on the left side in the cross section of FIG. 4) constituting a part of the peripheral circuit portion (104, 105, 106, CDS 1 to CDS m ; ADC 1 to ADC m ).
  • Regions 42 are disposed adjacent to each other, and an n + -type sinker contact region 62 is disposed in the sinker region 42.
  • the n-type shield region 41 connected to the lower surface of the sinker region 42 substantially covers the lower surfaces of the p well 43 and the n well 44 which form a part of the peripheral circuits (104, 105, 106, NC 1 to NC m ). doing.
  • the impurity density of the shield region 41 is set to a value higher than that of the shield region 13a. It is possible to set.
  • the p-well contact region 63 is supplied with the power supply voltage V SS, the power supply voltage V DD is supplied to the n-well contact region 68, the power supply voltage V DD is supplied to the sinker contact regions 62.
  • FIG. 4 shows a structure in which the p-well 43 is disposed on the inner side of the sinker region 42 and the n-well 44 is disposed further inward of the p-well 43 in FIG.
  • the permutation combination of the arrangement / arrangement of the sinker region 42, the p well 43, and the n well 44 can be arbitrarily selected.
  • the p well 43 may be the outermost.
  • the sinker region 42 may be omitted, and the n well 44 may be provided with a function equivalent to that of the sinker region 42.
  • p-type tab regions 45 are arranged in a ring along the peripheral portion of the semiconductor chip constituting the solid-state imaging device. Part of the A p + -type tab contact region 61 is buried in the upper portion of the tab region 45 so as to expose the upper surface, and the power supply voltage V SS2 is supplied to the tab contact region 61.
  • the tab region 45 is a depletion layer expanding section (10a, 11) of the member to be supplied to the backside bias layer 11 is a "top region" backside bias voltage V B (backside voltage supply unit), substantially back It is preferable to form as deep as possible so as to reach the bias layer 11.
  • V B backside bias voltage supply unit
  • the deep trench (penetration hole) which reaches the back side bias layer 11 is excavated by ion milling or the reactive ion etching (RIE) method. Then, p-type impurities may be diffused to the side walls of the through holes.
  • a high melting point metal such as DOPOS, tungsten (W), titanium (Ti) or the like may be embedded in the through hole to form a silicon through electrode (TSV) as a backside voltage supply portion.
  • the depletion layer 12 dep extending to each pixel X ij constituting the solid-state imaging device according to the embodiment is designed to reach the boundary with the tab region 45 around the semiconductor chip as shown in FIG. It can be seen that almost the entire p ⁇ -type photoelectric conversion layer 12 is depleted.
  • the number of electrons generated in the photoelectric conversion layer 12 when considering the exponential decay of light in the photoelectric conversion layer 12 for light with a wavelength of 870 nm, assuming that the diffusion length of electrons in silicon L ⁇ 18 ⁇ m, is shown in Table 1. It can be calculated as
  • the impurity density and the conductivity type of the semiconductor substrate 10 a are not particularly limited, and p + -type may be used even if it is p ⁇ -type as illustrated. It may be a type.
  • the impurity density of the back side bias layer 11 forming the "upper region" of the depletion layer enlarged portion (10a, 11) is important, and the back side bias layer 11 provided on the semiconductor substrate 10a.
  • the impurity density is set to a p + -type semiconductor layer of about 3 ⁇ 10 18 to 2 ⁇ 10 19 cm ⁇ 3 .
  • the impurity density of the photoelectric conversion layer 12 to be the charge generation region is equal to that of the semiconductor substrate 10a. It is set to a p ⁇ -type semiconductor layer of about 6 ⁇ 10 11 to 2 ⁇ 10 15 cm ⁇ 3 lower than the impurity density.
  • the thickness of the photoelectric conversion layer 12 is designed to be about 4 to 20 ⁇ m, preferably about 6 to 15 ⁇ m. It is possible.
  • the surface embedded region 15 may have an impurity density of about 5 ⁇ 10 14 to 5 ⁇ 10 16 cm ⁇ 3 , typically about 1 ⁇ 10 15 cm ⁇ 3 , for example.
  • the length can be about 0.1 to 3 ⁇ m, preferably about 0.5 to 1.5 ⁇ m.
  • the depletion layer width is from the surface of the silicon epitaxial growth layer (12, 13a, 14) to about 9 ⁇ m, the back surface bias voltage V B indicated by the solid line.
  • FIG. 7 shows the transient response of the photocurrent when the surface of the silicon epitaxial growth layer (12, 13a, 14) is irradiated with parallel light having a wavelength of 870 nm and a pulse width of 10 ns.
  • the fall time can be determined to be about 1.7 ns as shown in Table 2.
  • the fall time is about 0.7 ns.
  • the fall time can be speeded up to about 0.5 ns. I understand.
  • Table 1 states that it is necessary to dedicate all of the signal charge generation region to 10 ⁇ m from the surface of the photoelectric conversion layer 12 as the signal charge generation region, but the depth of the signal charge generation region is merely an example. Absent. For example, the thickness of the photoelectric conversion layer 12 is increased to about 20 ⁇ m, and the value shown in Table 2 is larger than the value shown in Table 2 so that the entire range of the photoelectric conversion layer 12 intended as a signal charge generation region is depleted. it may be applied to the backside bias voltage V B.
  • the horizontal potential distribution at flat position along the III A -III A direction, the position of the 1n tab 13b (coordinate x 2 -x 3; between x 10 -x 11) and the position of the 2n tab 13d The valleys of the potential are shown in (between coordinates x 12 and x 13 ). And, at the position of the second p well 14b (between the coordinates x 11 and x 12 ), the hill of the potential sandwiched between the valleys of two potentials is shown.
  • the potential distribution horizontally cutting the deep position along the III B -III B direction away from the interlayer insulating film 22 in a step-like manner is the position of the first n tab 13b (coordinate x 2 Shallow potential valleys are indicated at positions -x 3 ; x 10- x 11 ) and the position of the second tab 13 d (coordinates x 12- x 13 ).
  • the position of the second p well 14b (between the coordinates x 11 and x 12 ) indicates a hill of relatively low potential which is gently changed between valleys of two shallow potentials.
  • the horizontal potential distribution at a deep position along the III B -III B direction is, as indicated by a broken line, the range of the pinning layer 17 surrounded by the first p well 14a (between coordinates x 4- x 7 ) Indicates a downward slope toward the position of charge storage region 18p (between coordinates x 8 and x 9 ), and forms a potential barrier at a position immediately before charge storage region 18p (between coordinates x 7 and x 8 ).
  • the potential distribution in the horizontal direction at a deep position along the III B -III B direction constitutes a potential peak even at the position of the first p well 14a on the left side of FIG. 8 (between coordinates x 3- x 4 ) There is.
  • the signal charge can be transported at high speed by the potential distribution of the downward slope between the coordinates x 4 and x 7. It becomes.
  • the position coordinates z 1 , z 2 , z 3 ,..., Z 5 in the depth direction (Z direction) are shown on the left side of FIG. 3, and the curve shown by the broken line in FIG.
  • the potential distribution at a position along the AA direction of ij is shown.
  • the solid curve in FIG. 9 shows the potential distribution at a position along the BB direction of the pixel X ij shown in FIG.
  • the potential to cut the interlayer insulating film 22, the pinning layer 17, the guide region 16, the surface embedded region 15, the photoelectric conversion layer 12, the back side bias layer 11 and the semiconductor substrate 10a in the depth direction along the AA direction is a broken line as shown in a negative potential to the lower surface of the depth level of the interlayer insulating film 22 the lower surface of the depth level of the charge storage regions 18p from (coordinate z 1) (coordinate z 2), the lower surface of the charge accumulation region 18p It changes to a positive potential near the depth level of.
  • a curve indicated by a broken line in FIG. 9 is a positive potential from around the depth level of the lower surface of the charge storage region 18p to the depth level (coordinate z 3 ) of the lower surface of the first p well 14a.
  • the potential returns to a negative potential at the level of the region close to the lower surface of the 1p well 14a. Then, as the photoelectric conversion layer 12 travels in the depth direction, the negative potential increases and becomes convex to the right so that the maximum value is obtained at the position of the back side bias layer 11 (between coordinates z 4 -z 5 ).
  • the inside is a constant potential.
  • the potential to cut the charge storage region 18p, the first p well 14a, the photoelectric conversion layer 12, the back side bias layer 11, and the semiconductor substrate 10a in the depth direction along the BB direction is an interlayer insulating film as shown by a solid line. It is a positive potential from the depth level of the lower surface 22 (coordinate z 1 ) to the depth level of the lower surface of charge storage region 18 p (coordinate z 2 ), near the depth level of the lower surface of charge storage region 18 p It changes to a negative potential.
  • the potential along the BB direction becomes a positive potential once at the level of the region near the lower surface of the first p well 14a of the photoelectric conversion layer 12, and non-signal charge occurs near the lower surface of the first p well 14a. It can be seen that a potential barrier for a certain hole is formed. The potential along the BB direction returns to a negative potential as the photoelectric conversion layer 12 gets deeper from the lower surface of the first p well 14a.
  • the photoelectric conversion layer 12 travels in the depth direction, the negative potential increases and becomes convex to the right so that the maximum value is obtained at the position of the back side bias layer 11 (between coordinates z 4 -z 5 ).
  • the inside is a constant potential.
  • the potential distribution at the position along is shown.
  • the potential to cut the interlayer insulating film 22, the element isolation insulating film 21, the first n-tab 13b, the photoelectric conversion layer 12, the back side bias layer 11, and the semiconductor substrate 10a in the depth direction along the C—C direction is as shown by a broken line.
  • a curve indicated by a broken line in FIG. 10 has a negative potential at the level of the region near the lower surface of the first n-tab 13 b of the photoelectric conversion layer 12. Then, as the photoelectric conversion layer 12 travels in the depth direction, the negative potential increases and becomes convex to the right so that the maximum value is obtained at the position of the back side bias layer 11 (between coordinates z 4 -z 5 ).
  • the inside is a constant potential.
  • the potential to cut the interlayer insulating film 22, the second p well 14b, the photoelectric conversion layer 12, the back side bias layer 11, and the semiconductor substrate 10a in the depth direction along the DD direction in FIG. 3 is as shown by the solid line in FIG. From the level of the depth of the lower surface of the interlayer insulating film 22 (coordinate z 1 ) to the level of the depth of the lower surface of the second p well 14 b (coordinate z 3 ), the potential is constant at zero potential. However, as the potential along the DD direction becomes deeper than the level of the depth of the lower surface of the second p well 14b, a region which becomes positive once is generated, and a non-signal charge is generated near the lower surface of the second p well 14b.
  • FIG. 11 shows a p-type photoelectric conversion layer 12 below the p region (second p well) 14b of FIG. 3 in a structure in which n regions of stripe width 3 ⁇ m and p regions of stripe width W PW ( ⁇ m) are alternately arranged.
  • FIG. 13 is an enlarged view of a region equivalent to the first n tab 13 b and the second n tab 13 d of the pixel X ij of the solid-state imaging device according to the embodiment in the cross section of FIG. 11 equivalent to FIG. It is a two-dimensional display.
  • the potential equipotential lines corresponding to the state where 3 V is applied are shown at an interval of 0.2 V.
  • the electric lines of force are directed downward (back side) from the lower end portions of the first n tabs 13b and the second n tabs 13d so as to be orthogonal to the equipotential lines in FIG. Extend.
  • the potential barrier of about 1 V is a first n-th tab due to the potential of electric lines of force extending from the lower ends of the two tab regions of the first n-th tab 13 b and the second n-th tab 13 d. It is generated immediately below the region corresponding to the second p well 14b sandwiched between 13b and the second n tab 13d.
  • a positive region having a potential of 0.2 to 0.8 V is present immediately below the region corresponding to the second p well 14b sandwiched between the first n tab 13b and the second n tab 13d. It can be seen that a potential barrier of about 1 V for holes that are non-signal charges is formed in the vicinity of the lower surface of the 2p well 14b to form the injection blocking portion (13b, 13d).
  • the potential distribution shown in FIG. 12 also matches the two-dimensional distribution of the potential in the region corresponding to the vicinity of the lower surface of the second p well 14b shown by the equipotential line in FIG.
  • the signal charge is moved at high speed, and a potential barrier to holes which are non-signal charges is formed to consume consumption by injection of holes. An increase in power can be avoided.
  • the characteristic that the signal charges are transferred at high speed by the lateral electric field exhibited by the electric field control electrodes 23 r 1 and 23 r 2 can be more effectively and effectively exhibited by depleting the entire photoelectric conversion layer 12.
  • the first p well 14a is surrounded by the first n tab 13b in a wall shape
  • the first n tab 13b is surrounded by the second p well 14b
  • the second p well 14b is surrounded in a wall shape by the second n tab 13d.
  • 13d is surrounded by the third p well 14c, and a potential barrier is formed immediately below the first p well 14a and the second p well 14b to block injection of holes to form an injection blocking portion (13b, 13d). Power consumption does not increase. Since the potential distribution realized by the structure of the injection blocking portion (13b, 13d) does not disturb the gradient of the potential formed in the guide region 16, charge transport with accelerated signal charge becomes possible.
  • H 2 hydrogen
  • B 2 H 6 diborane
  • a p + -type backside bias layer 11a with an impurity density of 3 ⁇ 10 18 to 2 ⁇ 10 19 cm -3 is formed to a thickness of 3 to 5 ⁇ m by vapor deposition using a doping gas, monosilane (SiH 4 ) as a source gas. Grow epitaxially. In the same reaction tube, the flow rate of B 2 H 6 is reduced, and the vapor phase growth method using SiH 4 continues, as shown in FIG.
  • the impurity density is 5 ⁇ 10 12 to 1 ⁇ 10 14.
  • a cm -3 p -- type lower layer photoelectric conversion layer 12a is continuously epitaxially grown to a thickness of 8 to 25 ⁇ m.
  • p + -p - at an early timing of the continuous epitaxial growth, stopping the introduction of B 2 H 6, arsine (AsH 4) or phosphine (PH 3) was added to small amount p + -p - the profile of the interface It may be steep.
  • FIG. 14 (c) the structure shown in FIG. 14 (c) is taken out from the reaction tube for epitaxial growth, and is put into an oxidation furnace. Then, an SiO 2 film of 0.6 to 1 ⁇ m is formed on the surface of the photoelectric conversion layer 12 by a thermal oxidation method or the like. A photoresist film is coated on the upper surface of the SiO 2 film, and the photoresist film is exposed and developed by photolithography to pattern a first implantation mask for forming the first n-th tab 13 b and the second n-th tab 13 d.
  • Impurity ions exhibiting n-type such as phosphorus ions ( 31 P + ) are implanted into the upper portion of the photoelectric conversion layer 12 in multiple stages while changing the acceleration voltage from the opening of the first implantation mask.
  • a new photoresist film is coated on the upper surface of the SiO 2 film, and the photoresist film is exposed and developed by photolithography to form the first p well 14a, the second p well 14b, and the third p.
  • the second implantation mask for forming the well 14c is patterned.
  • Impurity ions exhibiting an n-type of boron ions ( 11 B + ) are implanted in the upper portion of the photoelectric conversion layer 12 in multiple stages while changing the acceleration voltage from the opening of the second implantation mask.
  • the first n-tab 13b, the second n-tab 13d, and the first p-well 14a are thermally treated as shown in FIG.
  • the second p well 14b and the third p well 14c are selectively formed. Since lateral diffusion is suppressed by changing the acceleration voltage and performing ion implantation in multiple stages, the pattern widths of the first n tab 13b, the second n tab 13d, the first p well 14a, the second p well 14b and the third p well 14c A pattern with a large aspect ratio of depth can be formed. As a result, the first p well 14a as shown in FIG.
  • FIG. 14C an n-type sinker region 42, a p well 43, an n well 44 and the like are also formed. Furthermore, as shown in FIG. 4, a p-type tab region 45 is also formed in a ring along the periphery of the semiconductor chip.
  • the SiO 2 film is patterned by photolithography to form an etching mask for forming an isolation trench. Specifically, the SiO 2 film is etched by a reactive ion etching (RIE) method using the photoresist film as a mask. After etching, the photoresist film is removed, and the SiO 2 film is used as a mask.
  • RIE reactive ion etching
  • the upper part of the first n tab 13b and the second n tab 13d is on the right side of FIG. 14C, and the first n tab 13b is on the left side of FIG.
  • An element isolation trench is formed at a depth.
  • an element isolation insulating film 21 such as a silicon oxide film with a film thickness thicker than the depth of the element isolation groove, the element isolation groove is formed on the right side of FIG.
  • the upper part is embedded in the upper part of the first n-tab 13b, the second n-tab 13d, the first p well 14a, the second p well 14b and the third p well 14c on the left side of FIG. 14 (c). Then, planarization is performed by a chemical mechanical polishing (CMP) method or the like to obtain a structural cross-sectional view of FIG.
  • CMP chemical mechanical polishing
  • a new photoresist film is coated on the upper surface of the structure shown in FIG. 15 (d), and the new photoresist film is exposed and developed by photolithography to form the pinning layer 17.
  • the fifth implantation mask is patterned. Boron ions ( 11 B + ) are implanted from the opening of the fifth implantation mask onto the surface embedded region 15 and the guide region 16. Furthermore, after removing the fifth implantation mask, as shown in FIG. 15 (e), the impurity density is 8 ⁇ 10 17 to 1.5 ⁇ 10 7 on the surface embedded region 15 and the guide region 16 by heat treatment. A pinning layer 17 of about 19 cm -3 is selectively formed. The temperature and time of the heat treatment after boron ion implantation are adjusted so that the depth of the pinning layer 17 is about 0.1 to 0.7 ⁇ m, preferably about 0.2 to 0.5 ⁇ m.
  • FIG. 15 (e) the structural body shown in FIG. 15 (e) is taken out of the heat treatment furnace and charged into the oxidation furnace. Then, a SiO 2 film by dry thermal oxidation method is formed as the gate insulating film 28 in an oxidation furnace to a thickness of 30 nm to 80 nm on the entire surface including the top surfaces of the pinning layer 17, the first p well 14a, the second p well 14b, etc. Do. Further, the structure having the gate insulating film 28 formed on the upper surface is taken out of the oxidation furnace and introduced into a chemical vapor deposition (CVD) furnace. Then, a phosphorus (P) -doped polycrystalline silicon (DOPOS) layer 29 is deposited on the gate insulating film 28 by CVD to a thickness of 150 nm to 350 nm as shown in FIG.
  • CVD chemical vapor deposition
  • FIG. 15 applying a new photoresist film on the upper surface of the structure (f), the field control electrode 23r 1 by exposure and development of a new photoresist film by photolithography, 23r 2
  • the gate electrode cutting mask for cutting out is patterned. Specifically, a DOPOS layer 29 using a photoresist film as a mask is patterned cut by RIE to form the field control electrode 23r 1, 23r 2.
  • the gate electrodes 71 q and 72 q of the reset transistor, the signal readout transistor, the switching transistor, etc. illustrated at the lower right of FIG. 2 are simultaneously formed in the same procedure.
  • the gate electrode cutting mask is removed, a new photoresist film is applied, and a new photoresist film is exposed and developed by photolithography technology, thereby allowing the source / drain of a reset transistor, signal readout transistor, switching transistor, etc.
  • the sixth implantation mask having a window for opening the periphery of the gate electrodes 71 q and 72 q is patterned.
  • the gate electrode 71 q as a mask for self-alignment to 72 q, the 1p well 14 dopant ions exhibiting arsenic ion (75 As +) n-type, such as, the It injects into the upper part of 2p well 14b.
  • n-type impurity ions are also contained in the n-type sinker region 42, p well 43, n well 44, etc. shown in FIG. Injected using alignment.
  • a seventh implantation mask is formed having a window that partially opens the top of the n-well 44, the p-type tab region 45, and the like.
  • Impurity ions exhibiting ap type such as boron ions ( 11 B + ) using the seventh implantation mask are a part of the upper part of the second p well 14 b, the p well 43, the n well 44, the p type tab region 45 and the like Some inject using self-alignment.
  • heat treatment is carried out by heat treatment so that the charge storage region 18 having an impurity density of about 5 ⁇ 10 19 to 1 ⁇ 10 21 cm ⁇ 3 is formed on the first p well 14 b.
  • the source / drain regions 91 q, 92 q, 93 q of the in-pixel circuit element having an impurity density of about 5 ⁇ 10 19 to 1 ⁇ 10 21 cm ⁇ 3 are formed in the upper part of 14 b and the like.
  • the sinker contact region 62 and the like are simultaneously formed by heat treatment after ion implantation.
  • the interlayer insulating film 22 is deposited as shown in FIG. 3 so as to cover the entire surface including the electric field control electrodes 23r 1 and 23r 2 and the gate electrodes 71q and 72q of the circuit in the pixel.
  • a non-doped SiO 2 film which does not contain an impurity element such as phosphorus (P) or boron (B) called “NSG” can be employed.
  • a silicon oxide film (PSG) to which phosphorus is added, a silicon oxide film (BSG) to which boron is added, a silicon oxide film (BPSG) to which boron and phosphorus are added, silicon nitride (Si 3 N) 4 ) A film or the like may be used.
  • the upper surface of the interlayer insulating film 22 may be planarized by a CMP method or the like as required. Thereafter, necessary surface wiring is connected through contact vias 71qc and 72qc opened in the interlayer insulating film 22 by the usual metallization technique.
  • the surface wiring is formed in the same procedure for the source / drain regions of peripheral circuits other than the circuit elements in the pixel such as the signal readout transistor and the switching transistor, so that the actual surface wiring pattern is a multilayer wiring. Because of the structure, the solid-state imaging device according to the embodiment is completed after the deposition process of the interlayer insulating film and the metallization process are repeated a plurality of times.
  • the first p well 14a as shown in FIG. 2 is surrounded by the first n tab 13b in a wall shape, and the first n tab 13b is
  • the in-pixel structure includes the injection blocking portion (13b, 13d) surrounded by the 2p well 14b, the second p well 14b surrounded by the second n tab 13d in a wall shape, and the second n tab 13d surrounded by the third p well 14c. It can be realized easily and with a high manufacturing yield by the standard manufacturing process of the conventional CMOS.
  • the injection blocking unit 13b, 13d
  • the surface embedded region 15 functioning as a light receiving cathode region (charge generation region) is shown as a rectangular region at the center to the left of the plane pattern of FIG.
  • the interlayer insulating film 22 shown in FIG. 3 is omitted in FIG. 16 to make the plane pattern easy to see. Similar to the planar structure shown in FIG.
  • the surface embedded region 15 is surrounded by the first p well 14a, the area of the first p well 14a is surrounded by the wall-like first n tab 13b, and the first n tab 13b is The second p well 14b is surrounded by the second p-well 14b, and the second n-tab 13d is surrounded by the third p-well 14c to constitute an injection blocking portion (13b, 13d).
  • the signal charge transported inside the guide region 16 is a charge due to the electrostatic induction effect by the lateral electric field exhibited by the electric field control electrodes 23 r 1 and 23 r 2. It is controlled to be transferred to the storage area 18p.
  • Low potential side power supply voltage V SS3 is supplied to p well contact region 46a provided in first p well 14a via surface interconnection 69a, and low on p well contact region 46b of second p well 14b via surface interconnection 69b
  • the structure to which the potential-side power supply voltage V SS3 is supplied is the same as the structure illustrated in FIG. However, as shown in FIG. 16, the n tab contact region 84a is disposed in the first n tab 13b, and the high potential side power supply voltage V DD2 is supplied to the n tab contact region 84a through the surface wiring 85a.
  • the structure in which the n tab contact region 84b is disposed and the high potential side power supply voltage V DD2 is supplied to the n tab contact region 84b through the surface wiring 85b is different from the structure illustrated in FIG.
  • the p-type semiconductor substrate 10 a and the semiconductor substrate are also used in the pixel X ij of the solid-state imaging device according to the first modification of the embodiment.
  • a depletion layer enlarged portion (10a, 11) is constituted by the p + -type back side bias layer 11 disposed on the top of 10a, and the features, functions, effects and the like by these features have already been described in the solid-state imaging device according to the embodiment.
  • the injection blocking including the first n tab 13 b and the second n tab 13 d is as described in FIG.
  • the signal charge is moved at a higher speed, and the injection of non-signal charge (hole) is performed. Increase in power consumption can be avoided that.
  • the surface embedded area 15 functioning as a light receiving cathode area (charge generation area) is shown as an octagonal area at the center to the left of the plane pattern of FIG.
  • a common part of the wall-like first n-tab 13b and the second n-tab 13d is overlapped and combined into a shape having two octagonal windows.
  • An n-type tab region (common n-tub) 13 is configured, and an injection blocking unit that blocks injection of non-signal charges (holes) is configured.
  • the first p well 14 a is accommodated in the window on the left side of the wall-like common n-tab 13 and the second p well 14 b is accommodated in the window on the right of the common n-tab 13.
  • the surface embedded region 15 is accommodated in the left window of the common n-tab 13 so as to be surrounded by the first p well 14a.
  • the outside of the common n-tab 13 is surrounded by the third p well 14c.
  • illustration of the cross-sectional view corresponding to FIG. 17 is omitted, in the cross-section corresponding to the right side of the cross-sectional view of FIG. 3, for example, a large well region 14 as shown in FIG. At least in part, the topology is divided into three into the first p well 14a, the second p well 14b, and the third p well 14c.
  • planar pattern of FIG. 17 is also represented on the right side with the common n-tab 13 represented on the left as two tab areas, as long as it is observed in a local range corresponding to the area on the right in the cross section of FIG.
  • the common n-tab 13 represented on the left as two tab areas, as long as it is observed in a local range corresponding to the area on the right in the cross section of FIG.
  • three first p wells 14a, second p wells 14b and third p wells 14c are formed.
  • the structure of the common n-tab 13 shown by the plane pattern of FIG. 17 is different from that of FIG. 3 in the local range corresponding to the area on the left side of the sectional view of FIG.
  • Low potential side power supply voltage V SS3 is supplied to p well contact region 46a provided in first p well 14a via surface interconnection 69a, and low on p well contact region 46b of second p well 14b via surface interconnection 69b
  • the structure to which the potential-side power supply voltage V SS3 is supplied is the same as the structure illustrated in FIG. However, as shown in FIG. 17, an n-tab contact region 84 is disposed on wall-like common n-tub 13 and high potential side power supply voltage V DD2 is supplied to n-tab contact region 84 via surface wiring 85. Is different from the structure illustrated in FIG.
  • the p-type semiconductor substrate 10 a and the semiconductor substrate are also used in the pixel X ij of the solid-state imaging device according to the second modification of the embodiment.
  • the features of the depletion layer enlarged portion (10a, 11) formed by the p + -type back side bias layer 11 having an impurity density higher than that of the semiconductor substrate 10a disposed on the semiconductor substrate 10a and the functions / effects thereof are already As described in the solid-state imaging device according to the embodiment, duplicate descriptions are omitted.
  • the potential distribution exhibited by the injection blocking portion (13) including the wall-like common n-tab 13 prevents the gradient of the potential formed in the guide region 16 There is no Therefore, according to the pixel X ij of the solid-state imaging device according to the second modified example of the embodiment of the present invention, moving the signal charge at high speed and the non-signal charge (hole) by the injection blocking unit It is compatible to form an electric potential barrier to avoid the increase in power consumption due to the injection of holes.
  • a pair of electric field control electrodes 23 r 1 and 23 r 2 are provided on both sides of the guide region 16, and the guide by electrostatic induction by lateral electric field exhibited by the electric field control electrodes 23 r 1 and 23 r 2
  • the case where the potential of the region 16 is controlled and the signal charge is transferred to the charge storage region 18p has been described.
  • the electric field control electrode is present on only one side, the potential distribution can be controlled by the one-direction lateral electric field exhibited by the electric field control electrode, and transfer of signal charge can be controlled in the channel region running laterally of the electric field control electrode. .
  • FIG. 19 An example of the layout which expanded a part of plane structure of pixel Xij of the TOF type
  • the plane pattern of FIG. 19 is a view partially showing the center to the right of the region occupied by the pixel X ij , and an n-type surface embedded region 15 of impurity density n 1 functioning as a light receiving cathode region (charge generation region). The area to the right of the center of is shown.
  • n 1 impurity density
  • the area of the first n-tab 13b is shown on the right side of the first p-well 14a, and the area of the second p-well 14b is shown on the right of the first n-tab 13b.
  • the first p well 14a is surrounded by the first n tab 13b in a wall shape and the first n tab 13b is surrounded by the second p well 14b.
  • the second p well 14b is surrounded by the second n tab in a wall shape, and the second n tab is surrounded by the third p well.
  • FIG. 20 shows a cross-sectional structure of the pixel X ij shown in FIG. 19 as viewed in the XVII-XVII direction, but the interlayer insulating film 22 shown in FIG. Is a perspective view omitted.
  • the surface buried region 15 is an n-type surface buried region 15 surrounded by the first p well 14a, which is also the same as the structure shown in FIGS.
  • the TOF pixel X ij shown in FIG. 19 receives an optical signal incident through the light shielding opening of the light shielding film. That is, the photodiode is constituted by the surface embedded region 15 which is surrounded by the first p well 14a and functions as a light receiving cathode region, and the photoelectric conversion layer 12 which functions as a light receiving anode region just below the surface embedded region 15. .
  • an n-type guide region 16 of impurity density n 2 is formed as an end-divergent pattern forming a step-like step structure (n 1 ⁇ N 2 ).
  • the signal charges (electrons) generated in the photoelectric conversion layer 12 are injected into a part of the surface embedded region 15 immediately above the photoelectric conversion layer 12 and are guided to the guide region 16 forming a diverging pattern.
  • n-type channel region 8p, 8q, 8r, 8s having an impurity density lower than that of the guide region 16 and an impurity density n 3 is provided just beside each of the electric field control electrodes 23p, 23q, 23r, 23s when viewed as a plane pattern. Are arranged (n 3 > n 2 ).
  • the signal charges generated by the pixel X ij are guided in the four directions of the guide region 16, and then channel regions 8p, 8q, and 23h by the electrostatic induction effect by the electric field control of the electric field control electrodes 23p, 23q, 23r, and 23s.
  • the potentials 8r and 8s are sequentially controlled, and signal charges are sequentially transferred in the channel regions 8p, 8q, 8r and 8s.
  • charge transfer channels are formed on the surface of the channel regions 8p, 8q, 8r, 8s just beside the electric field control electrodes 23p, 23q, 23r, 23s by voltages sequentially applied to the electric field control electrodes 23p, 23q, 23r, 23s. Inducing, the signal charges transported inside the guide region 16 are sequentially transferred. Furthermore, as shown in FIG. 19, four n + -type charge storage regions 18p, 18q, 18r, 18s that sequentially store the signal charges transferred by the electric field control electrodes 23p, 23q, 23r, 23s are channel regions 8p. , 8q, 8r, and 8s are respectively disposed as floating drain regions on the right side.
  • the discharge gate electrode 23c is arranged between the two electric field control electrodes 23p and 23q arranged above in FIG. 19 and the two electric field control electrodes 23r and 23s arranged below.
  • an n + -type discharge drain region 18c is disposed on the right side of the discharge gate electrode 23c.
  • FIG. 20 which is a cross section in the XVII-XVII direction of the pixel X ij shown in FIG. 19, the charge storage region 18 q is exposed.
  • a surface wiring 33 q is connected to the charge storage region 18 q.
  • the discharge gate electrode 23c shown in FIG. 19 discharges the charge due to dark current, background light, etc. to the discharge drain region 18c at a predetermined timing with the electric field control electrodes 23p, 23q, 23r, 23s.
  • the gate electrodes of the MOS transistor group constituting the in-pixel circuit element etc. shown in FIG. 2 are arranged. Since the drawings are enlarged, these illustrations are out of the drawing and are omitted. Furthermore, although the source / drain electrodes and the like of the MOS transistor group are also arranged in a mode in which these gate electrodes are respectively sandwiched, illustration is omitted.
  • each pixel X ij of the solid-state imaging device according to the third modification of the embodiment is larger than the semiconductor substrate 10a disposed on the semiconductor substrate 10a and the semiconductor substrate 10a of the p type.
  • the structure shown in FIG. 3 is the same as the structure shown in FIG. 3 in that the depletion layer enlarged portion (10a, 11) is formed with the structure including the p + -type back side bias layer 11 of high impurity density. Then, the p ⁇ -type photoelectric conversion layer 12 having an impurity density lower than that of the semiconductor substrate 10 a is disposed on the back side bias layer 11 forming the upper region of the depletion layer enlarged portion (10 a, 11). An n-type surface buried region 15 is disposed thereon.
  • the guide region 16 is provided in a central pattern on the right side of the surface embedded region 15 in a divergent pattern, and constitutes a path for accelerating signal charges by the gradient of the divergent potential formed by the guide region 16. ing.
  • a p + -type pinning layer 17 having a higher impurity density than the first p well 14 a and the second p well 14 b is disposed on the surface buried region 15, and the guide region 16 is formed of the pinning layer 17 and the surface buried region 15. It is sandwiched between.
  • the p-type tab region 45 is disposed along the peripheral portion of the semiconductor chip as in the structure shown in FIG.
  • the + type tab contact region 61 is embedded.
  • the signal charge is moved at high speed by expanding the depletion layer 12 dep throughout the photoelectric conversion layer 12, and nanoseconds It is possible to realize a high-speed TOF sensor that cuts Furthermore, in the structure of the pixel X ij of the solid-state imaging device according to the third modification of the embodiment, the first p well 14a is surrounded by the first n tab 13b, the first n tab 13b is surrounded by the second p well 14b, and the second p well.
  • the structure in which the 14b is surrounded by the second n-tub and the second n-tub is surrounded by the third p-well constitutes an injection blocking portion that blocks the injection of holes that are non-signal charge. It is possible to avoid an increase in power consumption of the TOF sensor due to the injection of holes from the second p well 14b.
  • the first p well 14a is surrounded by the first n tab 13b
  • the first n tab 13b is surrounded by the second p well 14b
  • the second p well 14b is surrounded by the second n tab 13d.
  • the tab 13d has a structure surrounded by the third p well 14c.
  • the lower surface of the first n-tab 13b is covered by the n-type first shield region 13a. The lower surface is different from the structure shown in FIG. 3 in the features covered by the n-type second shield region 13c.
  • the first shield region 13a covers the lower surface of the first n-tab 13b, including a part of the lower surface of the first p well 14a to a part of the lower surface of the second p well 14b.
  • the second shield region 13c covers the lower surface of the second n-tab 13d, including a portion from the lower surface of the second p well 14b to a portion of the lower surface of the third p well 14c.
  • the first shield region 13a and the second shield region 13c by providing the first shield region 13a and the second shield region 13c, a higher potential barrier can be formed immediately below the first p well 14a and the second p well 14b to block the injection of holes. An increase in power consumption due to the injection of holes can be suppressed.
  • the potential distribution realized by the injection blocking portion (13a, 13b, 13c, 13d) including the first shield region 13a and the second shield region 13c does not disturb the gradient of the potential formed in the guide region 16, either.
  • the structure of the pixel X ij of the solid-state imaging device according to the other embodiment shown in 21 also enables high-speed charge transport with signal charges accelerated.
  • the depletion layer enlarged portion (10a, 11) using the p-type semiconductor substrate 10a and the p + -type back side bias layer 11 disposed on the semiconductor substrate 10a.
  • the depletion layer enlarged portion (10b, 11) is formed using the n-type semiconductor substrate 10b shown in FIG. 22 instead of using the p-type semiconductor substrate 10a. It may be configured, and the depletion layer enlarged portion (10c, 11) may be configured using the insulator substrate 10c shown in FIG.
  • the p + -type semiconductor substrate 11 d itself may be adopted as the depletion layer enlarged portion (11 d) alone.
  • the “upper region” of the depletion layer enlarged portion (11d) corresponds to the upper region of the p + -type semiconductor substrate 11d, but the upper region of the semiconductor substrate 11d and the lower semiconductor substrate 11d are referred to as the same region. It will be.
  • the thickness of the p + -type semiconductor substrate 11d is adjusted to be 5 to 10 ⁇ m or less by grinding, CMP, etc. It is preferable to set it as the solid-state imaging device of this. For this reason, as shown in FIG.
  • a support substrate 9 such as a Si substrate or the like via an interlayer insulating film 22 on the surface and secure mechanical strength.
  • a support substrate 9 such as a Si substrate or the like
  • interlayer insulating film 22 on the surface and secure mechanical strength.
  • p-type impurities are diffused to the side wall of the through hole. Good.
  • high-melting point metals such as DOPOS, W, Ti, etc. may be embedded in the through holes to configure the TSV to configure the back surface voltage supply unit, as in the description of FIG. 4.
  • a recess is formed so that only the region of the p + -type semiconductor substrate 11 c immediately below the surface embedded region 15 is 5 to 10 ⁇ m or less selectively, thereby forming a single semiconductor substrate 11 c. May be employed as the depletion layer enlargement (11c).
  • polycrystalline silicon, tin oxide (SnO 2 ), tin oxide (ITO) doped with indium (In), zinc oxide (Zn) are added to the back electrode 88 provided on the back surface of the semiconductor substrate 11c.
  • the thickness of the semiconductor substrate 11c of only the portion functioning as an effective photodiode is 5 to 10 ⁇ m or less. Therefore, the frame-shaped thick semiconductor substrate 11c around it is Since the mechanical strength secures the mechanical strength, it is not necessary to bond the support substrate 9 as shown in FIG.
  • a microlens 2 may be provided on the upper side of the shielding plate 1 to converge light from the object and to make the light incident on the light receiving region PD.
  • the aperture ratio can be improved, so that the sensitivity of the solid-state imaging device can be increased.
  • the potential distribution for transporting the signal charge at high speed as in the photoelectric conversion elements shown in FIGS. 2 to 4 and 16 to 24 etc. Can be realized in the pixel to achieve both low power consumption and high-speed transfer.
  • the microlens is not limited to the single-layer structure as illustrated in FIG. 26, but may be further miniaturized by combining it with a photoelectric conversion element with a composite structure of two or more stages.
  • the first conductivity type is described as p-type and the second conductivity type is n-type in the description of the embodiment already described, the first conductivity type is electrically n-type and the second conductivity type is p-type as well. It will be easily understood that the same effect can be obtained by reversing the polarity. At this time, for example, the polarity may be appropriately reversed correspondingly so that the surface embedded region 15 shown in FIG. 3 becomes the “light receiving anode region”.
  • the signal charge is an electron
  • the non-signal charge of the opposite conductivity type to the signal charge is a hole.
  • the signal charge is a hole and the non-signal charge is Of course, it becomes an electron.
  • pixel X ij of the present invention is limited to be used only in the pixel X ij of the two-dimensional solid-state imaging device interprets You should not.
  • the target to which the tab region of the second conductivity type (n type) is divided is described as the well region of a single pixel, it is merely an example.
  • a structure may be included in which the tab area is divided at the boundary of two pixels coupled in a mirror image relationship. That is, two pairs may be selected from the matrix of the pixel array shown in FIG. 1 to form a pixel unit to be effectively divided, and a well region common to the pixel units may be a tab region.
  • a structure to divide may be included. Therefore, a structure may be included in which the tab region effectively divides the well region present in common in the pixel unit, with the set of four pixels as the pixel unit.
  • the tab area of the present invention may include the structure of a tab area which effectively divides a large well area common to a plurality of adjacently arranged pixels (n is a positive integer of 2 or more). ).
  • the well regions divided by the tab regions are respectively arranged in a plurality of adjacently arranged pixels.
  • SYMBOLS 1 Shielding plate 2 ... Micro lens 10a, 10b ... Semiconductor substrate 10c ... Insulator board
  • field control electrode 26,26Q ... reset gate electrode 29 ... DOPOS layer 32,33,69,69a, 69b , 85, 85a, 85b ... surface wiring 41 ... shield area 42 ... sinker area 44 ... n well 45 ... tab area 46, 4 6a, 46b ... p well contact area 51, 52 ... photoresist film 61 ... tab contact area 62 ... sinker contact area 63 ... p well contact area 64, 66 ... source area 65, 67 ... drain area 68 ... n well contact area 71 , 72, 71 q, 72 q ... gate electrode 84, 84 a, 84 b ... n tab contact region 88 ... back surface electrode 91, 92, 93, 91 q, 92 q, 93 q ... drain electrode 104 ... timing generation circuit 105 ... vertical shift register 106 ... horizontal Shift register

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Abstract

ｐ型の上部領域を有する空乏層拡大部（１０ａ，１１）と、空乏層拡大部（１０ａ，１１）に接したｐ型の光電変換層（１２）と、光電変換層（１２）の上部に埋め込まれ光電変換層（１２）とフォトダイオードをなすｎ型の表面埋込領域（１５）を有する。第１ｐウェル（１４ａ）が第１ｎタブ（１３ｂ）で囲まれ、第１ｎタブ（１３ｂ）が第２ｐウェル（１４ｂ）で囲まれ、第２ｐウェル（１４ｂ）が第２ｎタブ（１３ｄ）で囲まれ、第２ｎタブ（１３ｄ）が第３ｐウェル（１４ｃ）で囲まれている。信号電荷とは反対導電型のキャリアの第２ｐウェル（１４ｂ）から光電変換層（１２）への注入が注入阻止部（１３ｂ，１３ｄ）で防がれ、空乏層拡大部（１０ａ，１１）に印加される電圧によって光電変換層（１２）中が空乏化される。

Description

光電変換素子及び固体撮像装置
　本発明は、光電変換素子及びこの光電変換素子を撮像用の画素として複数個配列した固体撮像装置に係り、特に高速動作が可能な固体撮像装置に関する。
　本発明者は、既に光パルスに同期して光電荷検出を行うロックインピクセルの機能をもった測長素子を提案した（特許文献１参照。）。特許文献１に記載されたような光飛行時間（ＴＯＦ）型の動作をする距離センサ等において、サブナノ秒レベルの超高速動作を目指す場合、中性領域(エピ層)において拡散速度で移動する遅い電荷による成分が存在するので、この遅い成分が影響して、目的とする超高速動作ができないという不都合がある。
　この中性領域を拡散速度で移動する遅い電荷は、基板にバイアスを印加すれば発生した電界で高速に移動できるようになる。しかし、基板にバイアスを印加したままでは、ピクセルのフォトダイオード以外の部分のｐ領域や周辺回路のｐウェル領域等からの非信号電荷であるホールの注入により消費電力が増大するという問題があった。
　画素内に配置されたｐウェルとｐ＋基板との間の寄生電流を阻止するために、画素のｐウェルの下方にｐウェルを広くカバーするｎ型の埋め込み層を画素の一部に設けてｐウェルとｐ＋基板間の寄生電流を阻止する構造が提案されている（特許文献２参照。）。しかしながら、特許文献２に記載の発明では、信号電荷を高速に輸送するためのポテンシャル分布が画素内に実現できないという問題があった。
国際公開第２０１６／１５７９１号パンフレット 特開２０１５－１７７１９１号公報
　上記問題を鑑み、本発明は、低消費電力で高速動作可能な光電変換素子、及びこの光電変換素子を撮像用の画素として複数個配列した固体撮像装置を提供することを目的とする。
　上記目的を達成するために、本発明の第１の態様は、(a)第１導電型の上部領域を有する空乏層拡大部と、(b)空乏層拡大部の上面に接して設けられ、上面に露出する上部領域よりも低不純物密度で第１導電型の光電変換層と、(c)光電変換層の上部の一部に埋め込まれ、光電変換層とフォトダイオードをなす第２導電型の表面埋込領域と、(d)光電変換層の上部の他の一部に埋め込まれ、光電変換層よりも高不純物密度で第１導電型のウェル領域と、(e)ウェル領域の上部の一部に埋め込まれ、表面埋込領域から転送されたフォトダイオードが生成した信号電荷を一時蓄積する第２導電型の電荷蓄積領域と、(f)ウェル領域の一部に集積化され、電荷蓄積領域から信号電荷を読み出す回路を構成する画素内回路素子と、(g)ウェル領域の少なくとも一部において、ウェル領域を少なくとも２分割する第２導電型のタブ領域を有し、信号電荷とは反対導電型のキャリアからなる非信号電荷の、ウェル領域から光電変換層への注入を防ぐ注入阻止部を備える光電変換素子であることを要旨とする。本発明の第１の態様に係る光電変換素子では上部領域に印加される電圧によって、光電変換層中に信号電荷生成領域として予定しているすべての範囲が空乏化される。ここで、第１導電型と第２導電型とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。又、信号電荷が電子であれば、非信号電荷は正孔（ホール）であり、信号電荷が正孔であれば、非信号電荷は電子である。
　本発明の第２の態様は、(a)第１導電型の上部領域を有する空乏層拡大部と、空乏層拡大部の上面に接して設けられ、上面に露出する上部領域よりも低不純物密度で第１導電型の光電変換層と、光電変換層の上部の一部に埋め込まれ、光電変換層とフォトダイオードをなす第２導電型の表面埋込領域と、光電変換層の上部の他の一部に埋め込まれ、光電変換層よりも高不純物密度で第１導電型のウェル領域と、ウェル領域の上部の一部に埋め込まれ、表面埋込領域から転送されたフォトダイオードが生成した信号電荷を一時蓄積する第２導電型の電荷蓄積領域と、ウェル領域の一部に集積化され、電荷蓄積領域から信号電荷を読み出す回路を構成する画素内回路素子と、ウェル領域の少なくとも一部においてウェル領域を少なくとも２分割する第２導電型のタブ領域を有し信号電荷とは反対導電型のキャリアからなる非信号電荷のウェル領域から光電変換層への注入を防ぐ注入阻止部を有する画素を複数配列した画素アレイ部と、(b)画素を駆動し、画素からの信号を処理する周辺回路部とを同一半導体チップ上に集積化した固体撮像装置であることを要旨とする。本発明の第２の態様に係る固体撮像装置において、各画素の上部領域に印加される電圧によって、光電変換層中に信号電荷生成領域として予定しているすべての範囲が空乏化される。
　本発明によれば、低消費電力で高速動作可能な光電変換素子、及びこの光電変換素子を撮像用の画素として複数個配列した固体撮像装置を提供することができる。
本発明の実施形態に係る固体撮像装置（２次元イメージセンサ）の半導体チップ上のレイアウトをブロック図を含めて説明する模式的な回路図である。 実施形態に係る固体撮像装置の画素となる光電変換素子の平面構造の一例を、層間絶縁膜を省略して（透視して）上方から見た場合の概略を示す模式的な平面図である。 図２に示した画素の平面図のIII－III方向から見た、実施形態に係る固体撮像装置の画素の断面図である。 実施形態に係る固体撮像装置の半導体チップの周辺部に着目した鳥瞰断面図である。 実施形態に係る固体撮像装置の画素の主要部の構造を模式的に説明する断面図である。 図５に示した模式的な構造において、裏側バイアス層に印加する裏面バイアス電圧ＶBを変化させた場合の深さ方向のポテンシャルの変化を示す図である。 図５の模式的な構造において、裏面バイアス電圧ＶBを変化させた場合の光電流の過渡応答を示す図である。 実線は図３のIIIA－IIIA方向に沿った位置でのポテンシャル分布を示し、破線は、図３のIIIB－IIIB方向に沿った位置でのポテンシャル分布を示す。 破線は図３のＡ－Ａ方向に沿った位置でのポテンシャル分布で、実線は、図３のＢ－Ｂ方向に沿った位置でのポテンシャル分布である。 破線は図３のＣ－Ｃ方向に沿った位置でのポテンシャル分布で、実線は、図３のＤ－Ｄ方向に沿った位置でのポテンシャル分布である。 ストライプ幅３μｍのｎ領域と、ストライプ幅ＷPW（μｍ）のｐ領域が交互周期配列された構造においてｐ領域（第２ｐウェル）の下のｐ型の光電変換層に発生するポテンシャルをＷPWの値を変えてシミュレーションするための平面パターンである。 ｐ領域のストライプ幅ＷPW＝３μｍであれば、第２ｐウェルの下のｐ型の光電変換層に１Ｖ程度の電位障壁が発生することを示す図である。 図３と等価な断面における、実施形態に係る固体撮像装置の画素の第１及び第２ｎタブの近傍を拡大して示したポテンシャルの２次元表示である。 実施形態に係る固体撮像装置の製造方法を、画素部分の構造に着目して説明する模式的な工程断面図である。 図１４に示した一連の製造工程の流れに続く、固体撮像装置の製造方法に係る一連の工程を説明する模式的な工程断面図である。 実施形態の第１変形例に係る固体撮像装置の画素の平面構造の一例を、層間絶縁膜を省略して（透視して）上方から見た場合の概略を示す模式的な平面図である。 実施形態の第２変形例に係る固体撮像装置の画素の平面構造の一例を、層間絶縁膜を省略して（透視して）上方から見た場合の概略を示す模式的な平面図である。 図１７に示した画素jをマトリクス状に配列した構造の一部となる２×３のマトリクスの部分を示す平面図である。 実施形態の第３変形例に係るＴＯＦ型固体撮像装置の画素の平面構造の一例を、層間絶縁膜を省略して（透視して）上方から見た場合の概略を示す模式的な平面図である。 図１９に示した画素の平面図のXVII－XVII方向から見た、実施形態の第３変形例に係るＴＯＦ型固体撮像装置の画素の断面図である。 その他の実施形態に係る固体撮像装置の画素の概略の断面構造の一例を示す模式的な断面図である（その１）。 その他の実施形態に係る固体撮像装置の画素の概略の断面構造の一例を示す模式的な断面図である（その２）。 その他の実施形態に係る固体撮像装置の画素の概略の断面構造の他の例を示す模式的な断面図である（その３）。 その他の実施形態に係る固体撮像装置の画素の概略の断面構造の更に他の例を示す模式的な断面図である（その４）。 その他の実施形態に係る固体撮像装置の画素の概略の断面構造の一例を示す模式的な断面図である（その５）。 その他の実施形態に係る固体撮像装置の画素の概略の断面構造の一例を示す模式的な断面図である（その６）。
　次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。また以下の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。またｎやｐに付す＋や－の上付き文字の表記は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
（固体撮像装置のブロック図表現）
　本発明の実施形態に係る固体撮像装置（２次元イメージセンサ）は、図１に示すように、画素アレイ部（Ｘ11～Ｘ1m；Ｘ21～Ｘ2m；……；Ｘn1～Ｘnm）と周辺回路部（１０４，１０５，１０６，ＣＤＳ1～ＣＤＳm；ＡＤＣ1～ＡＤＣm）とを同一の半導体チップ上に集積化している。半導体チップの中央部に位置する画素アレイ部には、２次元マトリクス状に多数の画素Ｘij（ｉ＝１～ｍ；ｊ＝１～ｎ：ｍ，ｎはそれぞれ２以上の正の整数である。）が配列されており、各画素Ｘijはそれぞれ方形状の撮像領域を構成している。そして、この画素アレイ部の下辺部には、画素行Ｘ11～Ｘ1m；Ｘ21～Ｘ2m；……；Ｘn1～Ｘnm方向に沿って水平シフトレジスタ１０６が設けられ、画素アレイ部の左辺部には画素列Ｘ11～Ｘn1；Ｘ12～Ｘn2；……；Ｘ1j～Ｘnj；……；Ｘ1m～Ｘnm方向に沿って垂直シフトレジスタ（垂直ドライバ回路）１０５が設けられている。垂直シフトレジスタ１０５及び水平シフトレジスタ１０６には、タイミング発生回路１０４が接続されている。
　タイミング発生回路１０４、水平シフトレジスタ１０６及び垂直シフトレジスタ１０５によって画素アレイ部内の画素Ｘijが順次走査され、画素信号の読み出しや電子シャッタ動作が実行される。即ち、本発明の実施形態に係る固体撮像装置では、画素アレイ部を各画素行Ｘ11～Ｘ1m；Ｘ21～Ｘ2m；……；Ｘn1～Ｘnm単位で垂直方向に走査することにより、各画素行Ｘ11～Ｘ1m；Ｘ21～Ｘ2m；……；Ｘn1～Ｘnmの画素信号を各画素列Ｘ11～Ｘn1；Ｘ12～Ｘn2；……；Ｘ1j～Ｘnj；……；Ｘ1m～Ｘnm毎に設けられた垂直信号線Ｂ1，Ｂ2，Ｂ3，…，Ｂj，…，Ｂmによって画素信号を読み出す構成となっている。
　各垂直信号線Ｂ1，Ｂ2，Ｂ3，…，Ｂj，…，Ｂmには、それぞれ相関二重サンプリング回路ＣＤＳ1，ＣＤＳ2，ＣＤＳ3，…，ＣＤＳj，…，ＣＤＳmが接続されている。即ち、１水平ライン毎に、対応するカラムの相関二重サンプリング回路ＣＤＳ1～ＣＤＳmに電荷蓄積領域の蓄積した信号電荷に依存したレベルを読み出し、それぞれの相関二重サンプリング回路ＣＤＳ1～ＣＤＳmにおいて、各垂直信号線Ｂ1，Ｂ2，Ｂ3，…，Ｂj，…，Ｂmの信号からアンプ雑音とリセット雑音を除く。相関二重サンプリング回路ＣＤＳ1，ＣＤＳ2，ＣＤＳ3，…，ＣＤＳj，…，ＣＤＳmの出力側には、それぞれカラム並列Ａ／Ｄ変換器ＡＤＣ1，ＡＤＣ2，ＡＤＣ3，…，ＡＤＣj，…，ＡＤＣmがカラム毎に接続され、各垂直信号線Ｂ1，Ｂ2，Ｂ3，…，Ｂj，…，Ｂmの信号がディジタル信号に変換される。
（画素等のチップ構造）
　以下において、本発明の実施形態に係る固体撮像装置のそれぞれの画素Ｘ11～Ｘ1m；Ｘ21～Ｘ2m；……；Ｘn1～Ｘnmを、包括的に画素Ｘijとして表示して説明する。この画素Ｘijを構成する光電変換素子の平面構造の一例を図２に示し、対応する断面図を図３に示す。図２に示した光電変換素子の平面パターンの中央乃至その左側には、受光カソード領域（電荷生成領域）として機能する表面埋込領域１５が矩形の領域として示されている。図３は図２に示した画素Ｘijとしての光電変換素子のIII－III方向から見た断面構造であるが、図３に示されている層間絶縁膜２２は、平面パターンを見やすくするために図２においては省略している。
　表面埋込領域１５は、第１導電型（ｐ型）のウェル領域（第１ｐウェル）１４ａに囲まれた第２導電型（ｎ型）の半導体領域である。図２の平面パターンのレイアウトにおいて、内側に配置された第１ｐウェル１４ａの領域は、第１のｎ型のタブ領域（第１ｎタブ）１３ｂに周りを壁状に囲まれている。第１ｎタブ１３ｂはさらにその外側に配置された中間のｐ型ウェル領域（第２ｐウェル）１４ｂに囲まれている。第２ｐウェル１４ｂの領域が第２のｎ型のタブ領域（第２ｎタブ）１３ｄに周りを壁状に囲まれ、第２ｎタブ１３ｄの領域はさらにその外側に配置された外側のｐ型ウェル領域（第３ｐウェル）１４ｃに囲まれて注入阻止部（１３ｂ，１３ｄ）を構成している。図示を省略しているが、表面埋込領域１５の矩形領域内に遮光開口部が設定されるように遮光膜が表面埋込領域１５の上方に配置されていても構わない。即ち、遮光膜に設けられた遮光開口部を介して、画素Ｘijに光が入射する。
　図３の断面図は例示に過ぎないが、この図３が呈する光電変換素子の構造は、大きなｐ型のウェル領域が、そのウェル領域の少なくとも一部において、第１ｐウェル１４ａ、第２ｐウェル１４ｂ及び第３ｐウェル１４ｃに３分割されたトポロジとして表現できる。即ち、図３の断面図に示された局所的範囲では、２枚のｎ型のタブ領域である第１ｎタブ１３ｂ及び第２ｎタブ１３ｄによって、第１ｐウェル１４ａ、第２ｐウェル１４ｂ及び第３ｐウェル１４ｃの３つのｐ型のウェル領域が構成された構造になる。図3に示すように、第１ｎタブ１３ｂ及び第２ｎタブ１３ｄのパターン幅に対する深さのアスペクト比が大きな壁状のパターンである。よって、画素内に占める第１ｎタブ１３ｂ及び第２ｎタブ１３ｄの面積が小さい。このため、実施形態に係る固体撮像装置の画素Ｘijの面積効率が高く、画素Ｘijが微細化できる。また、ｐウェル、ｎウェルの横方向の微細構造により、言い換えると、空間電荷の空間微分により、電荷を横方向に高速に輸送できるポテンシャルが生じる。図１７を用いて後述するように、局所的に２枚のタブ領域と見なせるｎ型のタブ領域が構成するトポロジは、図２に示すような２重矩形リング相当の態様に限定されるものではなく、種々のトポロジが実現可能である。例えば、局所的な断面構造としては、４分割以上のトポロジと見なせる部分構造が含まれていても構わない。例えば、局所的な断面構造としては、４分割以上のｎ分割するトポロジと見なせる部分構造が含まれていても構わない。更に分割する対象は隣の画素との共通となる領域でも構わない。即ち連接する２つの画素に共通の大きなｐウェルをｎ分割するトポロジに対応する分割の仕方でも構わない（ｎは２以上の正の整数。）。
　図２の平面パターンでは一対の電界制御電極２３ｒ1、２３ｒ2がガイド領域１６の両側に設けられ、電界制御電極２３ｒ1、２３ｒ2が呈する横方向電界による静電誘導効果で、ガイド領域１６の内部を輸送されてきた信号電荷が電荷蓄積領域１８ｐに転送されるように制御される。電界制御電極２３ｒ1、２３ｒ2の右側に位置するｎ+型の電荷蓄積領域１８ｐは、浮遊ドレイン領域として第１ｐウェル１４ａ中に配置されている。電界制御電極２３ｒ1、２３ｒ2に印加する電圧により、上側の電界制御電極２３ｒ1と下側の電界制御電極２３ｒ2の間のガイド領域１６の静電ポテンシャルを横方向の電界で制御して、ガイド領域１６の内部を輸送されてきた信号電荷を電荷蓄積領域１８ｐに転送する。図２の第１ｐウェル１４ａの左上の位置にはｐ+型のｐウェルコンタクト領域４６ａが配置され、ｐウェルコンタクト領域４６ａには表面配線６９ａを介して低電位側電源電圧ＶSS3が供給されている。
　図２の右下のパターンは、リセットトランジスタ、信号読み出しトランジスタ、スイッチングトランジスタ等の「画素内回路素子」を構成するＭＯＳトランジスタ群の一部の平面レイアウトを模式的に示している。画素内回路素子の具体的な回路接続の図示を省略しているが、電荷蓄積領域１８ｐから信号電荷を読み出す信号読み出しトランジスタ（増幅トランジスタ）のドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用のスイッチングトランジスタのドレイン電極に接続されている。電荷蓄積領域１８ｐから信号電荷を読み出す回路素子の他の一つである画素選択用のスイッチングトランジスタのソース電極は、垂直信号線Ｂjに接続され、ゲート電極には水平ラインの選択用制御信号Ｓが垂直シフトレジスタ１０５（図１参照。）から与えられる。選択用制御信号Ｓをハイ（Ｈ）レベルにすることにより、スイッチングトランジスタが導通し、信号読み出しトランジスタ（増幅トランジスタ）で増幅された電荷蓄積領域１８ｐの電位に対応する電流が垂直信号線Ｂjに流れる。
　即ち、画素内回路素子を構成しているＭＯＳトランジスタ群の一部を模式的に説明するために、図２では、ゲート電極７１ｑ，７２ｑが第２ｐウェル１４ｂに配置されている態様を例示している。さらに、これらのゲート電極７１ｑ，７２ｑをそれぞれ挟む態様でＭＯＳトランジスタ群のソース・ドレイン電極９１ｑ，９２ｑ，９３ｑが配置されている。さらに図２に示すように、第２ｐウェル１４ｂの右上の位置にはｐ+型のｐウェルコンタクト領域４６ｂが配置され、ｐウェルコンタクト領域４６ｂには表面配線６９ｂを介して低電位側電源電圧ＶSS3が供給されている。
　図３に示すように、実施形態に係る固体撮像装置の画素Ｘijは、ｐ型の半導体基板１０ａと、半導体基板１０ａの上に配置された、半導体基板１０ａよりも高不純物密度のｐ+型の裏側バイアス層１１を備える構造で本発明の「空乏層拡大部（１０ａ，１１）」を構成している。そして、空乏層拡大部（１０ａ，１１）の上部領域をなす裏側バイアス層１１の上に、半導体基板１０ａより低不純物密度のｐ-型の光電変換層１２が配置され、この光電変換層１２の上にｎ型の表面埋込領域１５が配置されている。図３に示すように、壁状の第１ｎタブ１３ｂ及び第２ｎタブ１３ｄは、シャロウ・トレンチ・アイソレーション（ＳＴＩ）構造をなす素子分離絶縁膜２１の下に局所的に埋め込まれて注入阻止部（１３ｂ，１３ｄ）を構成している。
　さらに、図３から分かるように、素子分離絶縁膜２１は、電荷生成領域の上に配置されたピニング層１７の矩形パターンをも囲んでいる。ＳＴＩの技術で素子分離用の浅いトレンチ（溝）にフィールド絶縁膜を埋め込んで素子分離絶縁膜２１を形成しても、シリコン局部的酸化（ＬＯＣＯＳ）法によって選択酸化でフィールド絶縁膜を形成して素子分離絶縁膜２１としても構わない。また、画素Ｘijの周辺に位置する第３ｐウェル１４ｃが、素子分離絶縁膜２１の下に局所的に埋め込まれていることにより、固体撮像装置の画素分離領域として機能している。
　図３に示すように表面埋込領域１５の右側の上部には、表面埋込領域１５の不純物密度ｎ1よりも高不純物密度ｎ2（ｎ2＞ｎ1）でｎ型のガイド領域１６が電荷蓄積領域１８ｐに到達するように設けられている。図２から分かるように、ガイド領域１６は表面埋込領域１５の右側の中央部にステップ状に拡がるパターンで設けられ、ガイド領域１６が形成するポテンシャルの勾配によって信号電荷を加速する通路を構成している。表面埋込領域１５の上には、第１ｐウェル１４ａよりも高不純物密度のｐ+型のピニング層１７が配置され、ガイド領域１６はピニング層１７と表面埋込領域１５の間に挟まれている。
　受光カソード領域として機能する表面埋込領域１５と、表面埋込領域１５の直下の受光アノード領域として機能する光電変換層１２とでフォトダイオードを構成している。光電変換層１２で生成された信号電荷（電子）は、光電変換層１２の直上の表面埋込領域１５の一部に注入され、ガイド領域１６に導かれる。図３の紙面の裏側と手前側にそれぞれ位置するので図示が省略されている電界制御電極２３ｒ1、２３ｒ2等を覆うように、ピニング層１７の上面を含む全面に層間絶縁膜２２が被覆している。
　実施形態に係る固体撮像装置においては、図４に示すように、半導体チップの周辺部に沿ってｐ型のタブ領域４５が配置され、タブ領域４５には、ｐ+型のタブコンタクト領域６１が埋め込まれる。タブコンタクト領域６１に負電位の電源電圧ＶSS2（＝ＶB）を供給することにより、図４に示すように空乏層１２depが光電変換層１２中に拡がる。
　既に図１に示したように、画素アレイ部（Ｘ11～Ｘ1m；Ｘ21～Ｘ2m；……；Ｘn1～Ｘnm）の周辺には、垂直シフトレジスタ１０５、水平シフトレジスタ１０６、タイミング発生回路１０４等の周辺回路部（１０４，１０５，１０６，ＣＤＳ1～ＣＤＳm；ＡＤＣ1～ＡＤＣm）が集積化されている。図４では周辺回路部（１０４，１０５，１０６，ＣＤＳ1～ＣＤＳm；ＡＤＣ1～ＡＤＣm）の一部の構成をｐウェル４３及びｐウェル４３の内側（図４の断面では右側）に隣接したｎウェル４４で構成されるＣＭＯＳ回路で模式的に示している。図４の断面部分の右端に示される画素Ｘijの構造は、図３に示した断面構造と等価であり、重複した説明を省略する。
　図４に示すように、ｐウェル４３及びｎウェル４４は、図４の断面構造部分の右側にその一部を示した画素アレイ部（Ｘ11～Ｘ1m；Ｘ21～Ｘ2m；……；Ｘn1～Ｘnm）の周辺を囲う位置に沿って、半導体チップの周辺部側に配置されている。ｐウェル４３にはｎ+型のソース領域６４、ｎ+型のドレイン領域６５及びｐ+型のｐウェルコンタクト領域６３が配置されている。ソース領域６４とドレイン領域６５の間にはゲート電極７１が配置されているので、ソース領域６４、ドレイン領域６５及びゲート電極７１とで、ｎＭＯＳトランジスタが構成されることを模式的に例示している。
　一方、ｐウェル４３より内側に位置するｎウェル４４にはｐ+型のソース領域６６、ｐ+型のドレイン領域６７及びｎ+型のｎウェルコンタクト領域６８が配置されている。ソース領域６６とドレイン領域６７の間にはゲート電極７２が配置され、ソース領域６６、ドレイン領域６７及びゲート電極７２でｐＭＯＳトランジスタを構成する場合を模式的に例示している。周辺回路部（１０４，１０５，１０６，ＣＤＳ1～ＣＤＳm；ＡＤＣ1～ＡＤＣm）の一部を構成しているｐウェル４３の外側（図４の断面では左側）には、ｎ型のシンカー領域４２が隣接して配置され、シンカー領域４２にはｎ+型のシンカーコンタクト領域６２が配置されている。シンカー領域４２の下面に接続されたｎ型のシールド領域４１は、周辺回路部（１０４，１０５，１０６，ＮＣ1～ＮＣm）の一部をなすｐウェル４３及びｎウェル４４の下面をほぼ被覆している。画素Ｘij側の注入阻止部を構成しているシールド領域１３ａとは異なり、シールド領域４１には中性領域が残っていてもよいので、シールド領域４１の不純物密度はシールド領域１３ａより高い値に設定することが可能である。ｐウェルコンタクト領域６３には電源電圧ＶSSが供給され、ｎウェルコンタクト領域６８には電源電圧ＶDDが供給され、シンカーコンタクト領域６２には電源電圧ＶDDが供給されている。
　なお、図４ではシンカー領域４２が最も外側で、シンカー領域４２の内側にｐウェル４３、そのｐウェル４３のさらに内側にｎウェル４４が配置された構造を示しているが例示に過ぎない。シンカー領域４２、ｐウェル４３、ｎウェル４４の配置・配列の順列組み合わせは任意に選択可能であり、例えばｐウェル４３が最も外側でも構わない。また、シンカー領域４２を省略して、ｎウェル４４にシンカー領域４２と等価な機能を付与してもよい。
　実施形態に係る固体撮像装置においては、図４に示すように、固体撮像装置を構成している半導体チップの周辺部に沿ってｐ型のタブ領域４５がリング状に配置されて「裏面電圧供給部」を構成している。タブ領域４５の上部には、ｐ+型のタブコンタクト領域６１が上面を露出するように埋め込まれ、タブコンタクト領域６１には電源電圧ＶSS2が供給される。
　タブ領域４５は空乏層拡大部（１０ａ，１１）の「上部領域」である裏側バイアス層１１に裏面バイアス電圧ＶBを供給するための部材（裏面電圧供給部）であるので、実質的に裏側バイアス層１１に到達可能な距離となるように、なるべく深く形成することが好ましい。図４ではｐ型の拡散領域として裏面電圧供給部を構成した例を示しているが、裏側バイアス層１１に到達する深いトレンチ（貫通孔）をイオンミリングや反応性イオンエッチング（ＲＩＥ）法で掘って、その貫通孔の側壁にｐ型の不純物を拡散してもよい。更に、貫通孔にＤＯＰＯＳやタングステン（Ｗ）、チタン（Ｔｉ）等の高融点金属を埋め込んでシリコン貫通電極（ＴＳＶ）を構成して裏面電圧供給部としても良い。
　実施形態に係る固体撮像装置を構成しているそれぞれの画素Ｘijに拡がる空乏層１２depは、図４に示すように半導体チップの周辺のタブ領域４５との境界にまで到達するように設計され、ｐ-型の光電変換層１２のほぼ全体を空乏化させていることが分かる。シリコン中の電子の拡散長Ｌα＝１８μｍとして、波長８７０ｎｍの光に対する光電変換層１２中における光の指数関数的減衰を考慮した場合の、光電変換層１２中で発生する電子の数は表１のように計算できる。
Figure JPOXMLDOC01-appb-T000001
　表１から、光電変換層１２中に中性領域が存在する場合、光電変換層１２の表面から６μｍまでの速い電子（信号電荷）の成分が２８％であり、光電変換層１２の深部となる６－１０μｍに中性領域を拡散速度で移動する遅い信号電荷の成分が１４％存在することが分かる。実施形態に係る固体撮像装置を構成しているそれぞれの画素Ｘijを高速に動作させるためには、各画素Ｘijの光電変換層１２の表面から１０μｍまでの電子（信号電荷）を高速に転送する必要があるので、光電変換層１２の表面から１０μｍまでを空乏化する必要がある。光電変換層１２のほぼ全体を空乏化することにより、光電変換層１２で発生した信号電荷はドリフト電界で高速に移動することが可能になる。
　図３及び図４に示した断面構造において、半導体基板１０ａの不純物密度や導電型は、特に限定されるものではなく、例示したようなｐ型であればｐ-型であっても、ｐ+型であっても構わない。実施形態に係る固体撮像装置においては空乏層拡大部（１０ａ，１１）の「上部領域」をなす裏側バイアス層１１の不純物密度が重要であり、半導体基板１０ａの上に設けられる裏側バイアス層１１の不純物密度は、３×１０18～２×１０19ｃｍ-3程度のｐ+型半導体層に設定される。このため、例えば、半導体基板１０ａのｐ型の不純物密度を４×１０16～１×１０18ｃｍ-3程度とすれば、電荷生成領域となる光電変換層１２の不純物密度は、半導体基板１０ａの不純物密度よりも低い６×１０11～２×１０１５ｃｍ-3程度のｐ-型の半導体層に設定されることになる。
　例えば、光電変換層１２の不純物密度を６×１０13～１．５×１０１５ｃｍ-3程度とした場合、光電変換層１２の厚さは４～２０μｍ程度、好ましくは６～１５μｍ程度に設計することが可能である。表面埋込領域１５は、不純物密度５×１０14～５×１０１6ｃｍ-3程度、代表的には、例えば１×１０１5ｃｍ-3程度の不純物密度の値が採用可能であり、その深さは０．１～３μｍ程度、好ましくは０．５～１．５μｍ程度とすることが可能である。
　図５に示した模式的な構造において、空乏層拡大部（１０ａ，１１）の上部領域をなす裏側バイアス層１１ｂに印加する裏面バイアス電圧ＶBを０Ｖ，－１Ｖ，－２Ｖ，－３Ｖと変化させた場合の深さ方向のポテンシャルの変化を図６に示す。図６の２点鎖線で示した裏面バイアス電圧ＶB＝０Ｖの場合、空乏層幅はシリコンエピタキシャル成長層（１２，１３ａ、１４）の表面から約６μｍまで拡がっていると推定できる。一方、図６の１点鎖線で示した裏面バイアス電圧ＶB＝－１Ｖの場合、空乏層幅はシリコンエピタキシャル成長層（１２，１３ａ、１４）の表面から約８μｍまで拡がっていると推定できる。
　また、図６において破線で示した裏面バイアス電圧ＶB＝－２Ｖの場合、空乏層幅はシリコンエピタキシャル成長層（１２，１３ａ、１４）の表面から約９μｍまで、実線で示した裏面バイアス電圧ＶB＝－３Ｖの場合、表面から約１１μｍまで拡がっていると推定できる。即ち、裏側バイアス層１１ｂにＶB＝－２Ｖ程度の電圧を印加すれば、表面から深さ方向に約９μｍまで空乏層が拡がり、信号電荷生成領域として予定している光電変換層１２の深い位置で発生した信号電荷を高速に輸送することが可能と分かる。
　図５に代表例として模式的に示した構造において、裏側バイアス層１１ｂに印加する裏面バイアス電圧ＶBを０Ｖ，－１Ｖ，－２Ｖ，－３Ｖと変化させた場合における光電流応答の変化を図７に示す。図７のデータは波長８７０ｎｍ、パルス幅１０ｎｓの平行光をシリコンエピタキシャル成長層（１２，１３ａ、１４）の表面に照射した場合の光電流の過渡応答を示す。図７で白抜きの菱形（◇）のプロット点を２点鎖線で繋いで示した応答曲線は、裏面バイアス電圧ＶB＝０Ｖを印加した状態での光電流の過渡応答である。裏面バイアス電圧ＶB＝０Ｖを印加した場合、立ち下がり時間は表２にも示すように約３．６ｎｓ程度で遅いこと分かる。
　一方、図７で黒塗りの菱形（◆）のプロット点を１点鎖線で繋いで示した応答曲線は、裏面バイアス電圧ＶB＝－１Ｖを印加した状態での光電流の過渡応答である。裏面バイアス電圧ＶB＝－１Ｖを印加した場合、立ち下がり時間は表２にも示すように約１．７ｎｓ程度と判断できる。また、図７において白抜きの四角形（□）のプロット点を破線で繋いで示した裏面バイアス電圧ＶB＝－２Ｖを印加した状態での応答曲線の場合、立ち下がり時間は約０．７ｎｓ程度、白抜きの三角形（△）のプロット点を実線で繋いで示した裏面バイアス電圧ＶB＝－３Ｖを印加した状態での応答曲線の場合、立ち下がり時間は約０．５ｎｓ程度まで高速化できることが分かる。
Figure JPOXMLDOC01-appb-T000002
　表１では光電変換層１２の表面から１０μｍまでを信号電荷生成領域として予定し、信号電荷生成領域のすべてを空乏化する必要があると述べたが、信号電荷生成領域の深さは例示に過ぎない。例えば、光電変換層１２の厚さを２０μｍ程度と厚くし、その光電変換層１２の信号電荷生成領域として予定している範囲の全体が空乏化するように、表２に示した値よりも大きな裏面バイアス電圧ＶBを印加するようにしてもよい。
（ポテンシャル分布）
　図３の上側に平面方向（Ｘ方向）の位置座標ｘ１，ｘ2，ｘ3、……，ｘ13を示しているが、図８の実線で示す曲線は図３に示した画素ＸijのIIIA－IIIA方向に沿った位置でのポテンシャル分布を示す。また、図８の破線の曲線は、図３に示した画素ＸijのIIIB－IIIB方向に沿った位置でのポテンシャル分布を示す。層間絶縁膜２２の位置に近い画素の上面側のIIIA－IIIA方向に沿って、階段状に水平方向に切るポテンシャル分布は、実線で示したとおり、第１ｐウェル１４ａに囲まれたピニング層１７の領域に含まれる範囲（座標ｘ4－ｘ7間）でほぼ一定の電位を示し、電荷蓄積領域１８ｐの位置（座標ｘ8－ｘ9間）で電位の井戸を示している。さらに、IIIA－IIIA方向に沿った浅い位置での水平方向のポテンシャル分布は、第１ｎタブ１３ｂの位置（座標ｘ2－ｘ3；ｘ10－ｘ11間）及び第２ｎタブ１３ｄの位置（座標ｘ12－ｘ13間）で、それぞれ電位の谷を示している。そして、第２ｐウェル１４ｂの位置（座標ｘ11－ｘ１２間）で、２つの電位の谷に挟まれた電位の丘を示している。
　一方、層間絶縁膜２２から離れたIIIB－IIIB方向に沿った深い位置を階段状に水平方向に切るポテンシャル分布は、破線の曲線で示したとおり、第１ｎタブ１３ｂの位置（座標ｘ2－ｘ3；ｘ10－ｘ11間）及び第２ｎタブ１３ｄの位置（座標ｘ12－ｘ13間）でそれぞれ浅い電位の谷を示している。そして、第２ｐウェル１４ｂの位置（座標ｘ11－ｘ１２間）で、浅い２つの電位の谷に挟まれて緩やかに変化する比較的低い電位の丘を示している。特に、IIIB－IIIB方向に沿った深い位置での水平方向のポテンシャル分布は、破線で示したとおり、第１ｐウェル１４ａに囲まれたピニング層１７の範囲（座標ｘ4－ｘ7間）で、電荷蓄積領域１８ｐの位置（座標ｘ8－ｘ9間）に向かって下り勾配の傾斜を示し、電荷蓄積領域１８ｐの直前の位置（座標ｘ7－ｘ8間）に電位障壁を形成している。さらに、IIIB－IIIB方向に沿った深い位置での水平方向のポテンシャル分布は、図８の左側の第１ｐウェル１４ａの位置（座標ｘ3－ｘ4間）でもポテンシャルの山を構成している。図８のIIIB－IIIB方向に沿った破線の曲線が示すとおり、座標ｘ4－ｘ7間で、下り勾配の傾斜のポテンシャル分布となることにより、信号電荷を高速に輸送することが可能となる。
　図３の左側に深さ方向（Ｚ方向）の位置座標ｚ１，ｚ2，ｚ3、……，ｚ5を示しているが、図９の破線で示す曲線は図３に示した画素ＸijのＡ－Ａ方向に沿った位置でのポテンシャル分布を示す。また、図９の実線の曲線は、図３に示した画素ＸijのＢ－Ｂ方向に沿った位置でのポテンシャル分布を示す。Ａ－Ａ方向に沿って、層間絶縁膜２２、ピニング層１７、ガイド領域１６、表面埋込領域１５、光電変換層１２、裏側バイアス層１１及び半導体基板１０ａを深さ方向に切るポテンシャルは、破線で示すとおり、層間絶縁膜２２の下面の深さのレベル（座標ｚ１）から電荷蓄積領域１８ｐの下面の深さのレベル（座標ｚ2）まで負の電位であり、電荷蓄積領域１８ｐの下面の深さのレベル近傍で正電位に変わる。図９の破線で示す曲線は電荷蓄積領域１８ｐの下面の深さのレベル近傍から第１ｐウェル１４ａの下面の深さのレベル（座標ｚ3）まで正の電位であり、光電変換層１２の第１ｐウェル１４ａの下面に近い領域のレベルで負の電位に戻る。そして、光電変換層１２を深さ方向に進むに従い負の電位が大きくなり、裏側バイアス層１１の位置（座標ｚ４－ｚ５間）で極大値を取るように右に凸となり、半導体基板１０ａ中は一定電位である。
　一方、Ｂ－Ｂ方向に沿って、電荷蓄積領域１８ｐ、第１ｐウェル１４ａ、光電変換層１２、裏側バイアス層１１及び半導体基板１０ａを深さ方向に切るポテンシャルは、実線で示すとおり、層間絶縁膜２２の下面の深さのレベル（座標ｚ１）から電荷蓄積領域１８ｐの下面の深さのレベル（座標ｚ2）まで正の電位であり、電荷蓄積領域１８ｐの下面の深さのレベル近傍で負電位に変わる。図９の実線で示す曲線は電荷蓄積領域１８ｐの下面の深さのレベル近傍から第１ｐウェル１４ａの下面の深さのレベル（座標ｚ3）まで負の電位である。しかし、Ｂ－Ｂ方向に沿ったポテンシャルは、光電変換層１２の第１ｐウェル１４ａの下面に近い領域のレベルで一旦正の電位になり、第１ｐウェル１４ａの下面の近傍に、非信号電荷である正孔（ホール）に対する電位障壁を形成していることが分かる。Ｂ－Ｂ方向に沿ったポテンシャルは、光電変換層１２を第１ｐウェル１４ａの下面から離れるように深くなるにつれ、負の電位に戻る。そして、光電変換層１２を深さ方向に進むに従い負の電位が大きくなり、裏側バイアス層１１の位置（座標ｚ４－ｚ５間）で極大値を取るように右に凸となり、半導体基板１０ａ中は一定電位である。
　図１０の破線で示す曲線は図３に示した画素ＸijのＣ－Ｃ方向に沿った位置でのポテンシャル分布を、実線の曲線は、図３に示した画素ＸijのＤ－Ｄ方向に沿った位置でのポテンシャル分布を示す。Ｃ－Ｃ方向に沿って、層間絶縁膜２２、素子分離絶縁膜２１、第１ｎタブ１３ｂ、光電変換層１２、裏側バイアス層１１及び半導体基板１０ａを深さ方向に切るポテンシャルは、破線で示すとおり、層間絶縁膜２２の下面の深さのレベル（座標ｚ１）から第１ｎタブ１３ｂの下面の深さのレベル（座標ｚ3）まで正のほぼ一定電位であり、第１ｎタブ１３ｂの下面の深さのレベルより深くなるに従いゼロ電位に近くなるように減少する。図１０の破線で示す曲線は光電変換層１２の第１ｎタブ１３ｂの下面に近い領域のレベルで負の電位になる。そして、光電変換層１２を深さ方向に進むに従い負の電位が大きくなり、裏側バイアス層１１の位置（座標ｚ４－ｚ５間）で極大値を取るように右に凸となり、半導体基板１０ａ中は一定電位である。
　図３のＤ－Ｄ方向に沿って、層間絶縁膜２２、第２ｐウェル１４ｂ、光電変換層１２、裏側バイアス層１１及び半導体基板１０ａを深さ方向に切るポテンシャルは、図１０の実線で示すとおり、層間絶縁膜２２の下面の深さのレベル（座標ｚ１）から第２ｐウェル１４ｂの下面の深さのレベル（座標ｚ3）までゼロ電位で一定電位である。しかし、Ｄ－Ｄ方向に沿ったポテンシャルは、第２ｐウェル１４ｂの下面の深さのレベルより深くなるに従い一旦正電位になる領域が発生し、第２ｐウェル１４ｂの下面の近傍に、非信号電荷である正孔（ホール）に対する電位障壁を形成していることが分かる。その後、Ｄ－Ｄ方向に沿ったポテンシャルは、さらに深さ方向に進み、光電変換層１２の第２ｐウェル１４ｂの下面に近い領域のレベルで負の電位になる。そして、光電変換層１２を深さ方向に進むに従い負の電位が大きくなり、裏側バイアス層１１の位置（座標ｚ４－ｚ５間）で極大値を取るように右に凸となり、半導体基板１０ａ中は一定電位である。
　図１１はストライプ幅３μｍのｎ領域と、ストライプ幅ＷPW（μｍ）のｐ領域が交互周期配列された構造において図３のｐ領域（第２ｐウェル）１４ｂの下のｐ型の光電変換層１２に相当する領域に発生するポテンシャルをＷPWの値を変えてシミュレーションするための平面パターンである。図１２に示すとおり、ｐ領域のストライプ幅ＷPW＝３μｍであれば、第２ｐウェル１４ｂの下のｐ型の光電変換層１２に相当する領域に１Ｖ程度の電位障壁が生成できることが分かる。
　図１３は、図３と等価な図１１の断面における、実施形態に係る固体撮像装置の画素Ｘijの第１ｎタブ１３ｂ及び第２ｎタブ１３ｄの近傍に相当する領域を拡大して示したポテンシャルの２次元表示である。図１３から分かるように、第２ｐウェル１４ｂを接地電位（＝０Ｖ）、第１ｎタブ１３ｂ及び第２ｎタブ１３ｄにそれぞれ＋３．６Ｖを印加し、図１３の下側から裏面バイアス電圧ＶB＝－３Ｖを印加した状態に相当するポテンシャルの等電位線を０．２Ｖ置きに示している。図示を省略しているが、ガウスの法則に従い、図１３の等電位線に直交するように、第１ｎタブ１３ｂと第２ｎタブ１３ｄの下端部から電気力線が下側（裏面）に向かって延びる。図１３の等電位線の分布から分かるように、第１ｎタブ１３ｂと第２ｎタブ１３ｄの２枚のタブ領域の下端部からそれぞれ延びる電気力線によるポテンシャルによって、約１Ｖの電位障壁が第１ｎタブ１３ｂと第２ｎタブ１３ｄの間に挟まれた第２ｐウェル１４ｂに相当する領域の直下に生成される。即ち、第１ｎタブ１３ｂと第２ｎタブ１３ｄの間に挟まれた第２ｐウェル１４ｂに相当する領域の直下にも、ポテンシャルが０．２～０．８Ｖの正の領域が存在しており、第２ｐウェル１４ｂの下面の近傍に非信号電荷である正孔（ホール）に対する約１Ｖの電位障壁が形成されて注入阻止部（１３ｂ，１３ｄ）が構成されていることが分かる。図１２に示す電位分布は、図１３に等電位線で示した第２ｐウェル１４ｂの下面の近傍に相当する領域のポテンシャルの２次元分布とも符合する。
　以上のとおり、実施形態に係る固体撮像装置の画素Ｘijの構造によれば、信号電荷を高速に移動させるとともに、非信号電荷である正孔に対する電位障壁を形成して正孔の注入による消費電力の増大を避けることができる。特に、電界制御電極２３ｒ1、２３ｒ2が呈する横方向電界によって信号電荷を高速に転送させる特徴が、光電変換層１２の全体を空乏化することによって、より有効かつ効果的に発揮できる。特に、第１ｐウェル１４ａが第１ｎタブ１３ｂで壁状に囲まれ、第１ｎタブ１３ｂが第２ｐウェル１４ｂに囲まれ、第２ｐウェル１４ｂが第２ｎタブ１３ｄに壁状に囲まれ、第２ｎタブ１３ｄが第３ｐウェル１４ｃに囲まれ、第１ｐウェル１４ａ及び第２ｐウェル１４ｂの直下に正孔（ホール）の注入を阻止するポテンシャル障壁を生成して注入阻止部（１３ｂ，１３ｄ）を構成しているので、消費電力が増大することもない。この注入阻止部（１３ｂ，１３ｄ）の構造が実現するポテンシャル分布は、ガイド領域１６に形成されるポテンシャルの勾配を妨げることもないので、より高速に信号電荷を加速した電荷輸送が可能になる。
（固体撮像装置の製造方法）
　図１４～図１５に示した画素Ｘij部分の構造に着目した工程断面図を用いて、本発明の実施形態に係る固体撮像装置の製造方法の概略を説明する。なお、以下に述べる固体撮像装置の製造方法は、一例であり、特許請求の範囲に記載した固体撮像装置の構造を実現する趣旨の範囲内であれば、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。また以下の説明における「第１～第７注入用マスク」等の名称は製造方法の一連の工程を説明する都合上、一連の工程中の順番の異なる他のフォトマスクと区別するために設定した便宜上の呼称に過ぎず、現実のフォトマスクの名称や順番を規定するものではない。
　（イ）先ず、０．１～３Ωｃｍ程度の（１００）面を主表面とするｐ型シリコン基板からなる半導体基板１０ａ上に、水素（Ｈ2）をキャリアガス、ジボラン（Ｂ2Ｈ６）をドーピングガス、モノシラン（ＳｉＨ4）をソースガスとする気相成長法で、不純物密度が３×１０18～２×１０19ｃｍ-3のｐ+型裏側バイアス層１１ａを３～５μｍの厚さにエピタキシャル成長する。同一反応管中でＢ2Ｈ６の流量を下げて、続けてＳｉＨ4を用いた気相成長法で、図１４（ａ）に示すように、不純物密度が５×１０12～１×１０14ｃｍ-3のｐ-型下層光電変換層１２ａを、８～２５μｍの厚さに連続エピタキシャル成長する。ｐ+－ｐ-の連続エピタキシャル成長の初期のタイミングで、Ｂ2Ｈ６の導入を止め、アルシン（ＡｓＨ4）若しくはフォスフィン（ＰＨ3）を微量に添加してｐ+－ｐ-の界面のプロファイルを急峻にしてもよい。
　（ロ）次に、図１４（ｃ）に示す構造体をエピタキシャル成長用の反応管から取り出し、酸化炉に投入する。そして、光電変換層１２の表面に０．６～１μｍのＳｉＯ2膜を熱酸化法等によって形成する。このＳｉＯ2膜の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術によりフォトレジスト膜を露光現像することで第１ｎタブ１３ｂ及び第２ｎタブ１３ｄを形成するための第１注入用マスクをパターニングする。この第１注入用マスクの開口部からリンイオン（31Ｐ+）等のｎ型を呈する不純物イオンを光電変換層１２の上部に、加速電圧を変えながら多段で注入する。第１注入用マスクの除去後、ＳｉＯ2膜の上面に新たなフォトレジスト膜を塗布し、フォトリソグラフィ技術によりフォトレジスト膜を露光現像することで、第１ｐウェル１４ａ、第２ｐウェル１４ｂ、第３ｐウェル１４ｃを形成するための第２注入用マスクをパターニングする。この第２注入用マスクの開口部から硼素イオン（11Ｂ+）のｎ型を呈する不純物イオンを光電変換層１２の上部に、加速電圧を変えながら多段で注入する。
　（ハ）第２注入用マスクの除去後、熱処理することにより、図１４（ｃ）に示すように、光電変換層１２の上部に、第１ｎタブ１３ｂ、第２ｎタブ１３ｄ、第１ｐウェル１４ａ、第２ｐウェル１４ｂ及び第３ｐウェル１４ｃを選択的に形成する。加速電圧を変えて多段でイオン注入することにより、横方向拡散を抑制されるので、第１ｎタブ１３ｂ、第２ｎタブ１３ｄ、第１ｐウェル１４ａ、第２ｐウェル１４ｂ及び第３ｐウェル１４ｃのパターン幅に対する深さのアスペクト比の大きなパターンが形成できる。この結果、図２に示したような第１ｐウェル１４ａが第１ｎタブ１３ｂに周りを壁状に囲まれ、第１ｎタブ１３ｂが第２ｐウェル１４ｂに囲まれ、第２ｐウェル１４ｂが第２ｎタブ１３ｄに周りを壁状に囲まれ、第２ｎタブ１３ｄが第３ｐウェル１４ｃに囲まれた注入阻止部（１３ｂ，１３ｄ）の構造が形成される。図１４（ｃ）では図示を省略しているが、このとき、図４に示したように、ｎ型のシンカー領域４２、ｐウェル４３、ｎウェル４４等も形成される。更に図４に示したように、半導体チップの周辺部に沿ってｐ型のタブ領域４５もリング状に形成される。
　（ニ）次に、光電変換層１２及び第１ｎタブ１３ｂ、第２ｎタブ１３ｄ、第１ｐウェル１４ａ、第２ｐウェル１４ｂ及び第３ｐウェル１４ｃの表面に０．６～１μｍのＳｉＯ2膜を熱酸化法等によって形成する。このＳｉＯ2膜をフォトリソグラフィ法を用いてパターニングし、素子分離溝形成用のエッチングマスクを形成する。具体的には、フォトレジスト膜をマスクにしてＳｉＯ2膜を反応性イオンエッチング（ＲＩＥ）法でエッチングする。エッチング後にフォトレジスト膜を除去し、ＳｉＯ2膜をマスクにして、図１４（ｃ）の右側では第１ｎタブ１３ｂ、第２ｎタブ１３ｄの上部を、図１４（ｃ）の左側では第１ｎタブ１３ｂ、第２ｎタブ１３ｄ、第１ｐウェル１４ａ、第２ｐウェル１４ｂ及び第３ｐウェル１４ｃの上部を等、所定のマスクパターンに従って、ＲＩＥ法で選択的にエッチングすることにより、０．５～１．５μｍの深さに素子分離溝を形成する。次いで、シリコン酸化膜等の素子分離絶縁膜２１を素子分離溝の深さよりも厚い膜厚で形成することによって素子分離溝を図１４（ｃ）の右側では第１ｎタブ１３ｂ、第２ｎタブ１３ｄの上部を、図１４（ｃ）の左側では第１ｎタブ１３ｂ、第２ｎタブ１３ｄ、第１ｐウェル１４ａ、第２ｐウェル１４ｂ及び第３ｐウェル１４ｃの上部に埋め込む。次いで、化学的機械的研磨（ＣＭＰ）法等により平坦化を行い、図１４（ｃ）の構造断面図を得る。
　（ホ）さらに、図１４（ｃ）に示した構造体の上面に新たなフォトレジスト膜を塗布し、フォトリソグラフィ技術により新たなフォトレジスト膜を露光現像することで、表面埋込領域１５を形成するための第３注入用マスクをパターニングする。この第３注入用マスクの開口部からリンイオン（31Ｐ+）を光電変換層１２の上部に注入する。第３注入用マスクを除去後、ガイド領域１６を形成するための第４注入用マスクをパターニングする。この第４注入用マスクの開口部からヒ素イオン（75Ａｓ+）を表面埋込領域１５の上部に注入する。第４注入用マスクの除去後、熱処理することで、図１５（ｄ）に示すように、表面埋込領域１５及び表面埋込領域１５の上部のガイド領域１６を形成する。
　（ヘ）さらに、図１５（ｄ）に示した構造体の上面に新たなフォトレジスト膜を塗布し、フォトリソグラフィ技術により新たなフォトレジスト膜を露光現像することでピニング層１７を形成するための第５注入用マスクをパターニングする。この第５注入用マスクの開口部から硼素イオン（11Ｂ+）を表面埋込領域１５及びガイド領域１６の上部に注入する。さらに、第５注入用マスクの除去後、熱処理することにより、図１５（ｅ）に示すように、表面埋込領域１５及びガイド領域１６の上部に不純物密度８×１０17～１．５×１０１9ｃｍ-3程度のピニング層１７を選択的に形成する。硼素イオン注入後の熱処理の温度と時間は、ピニング層１７の深さが０．１～０．７μｍ程度、好ましくは０．２～０．５μｍ程度となるように調整する。
　（ト）次に、図１５（ｅ）に示す構造体を熱処理炉から取り出し、酸化炉に投入する。そして、酸化炉中で、ドライ熱酸化法によるＳｉＯ2膜をゲート絶縁膜２８として、ピニング層１７、第１ｐウェル１４ａ、第２ｐウェル１４ｂ等の上面を含む全面に３０ｎｍ～８０ｎｍの厚さに形成する。さらにゲート絶縁膜２８が上面に形成された構造体を酸化炉から取り出し、化学気相成長（ＣＶＤ）炉に投入する。そして、ゲート絶縁膜２８の上にＣＶＤ法によってリン（Ｐ）ドープの多結晶シリコン（ＤＯＰＯＳ）層２９を図１５（ｆ）に示すように１５０ｎｍ～３５０ｎｍの厚さに堆積する。
　（チ）次に、図１５（ｆ）に示す構造体の上面に新たなフォトレジスト膜を塗布し、フォトリソグラフィ技術により新たなフォトレジスト膜を露光現像することで電界制御電極２３ｒ1、２３ｒ2を切り出すためのゲート電極切出用マスクをパターニングする。具体的には、フォトレジスト膜をマスクにしてＤＯＰＯＳ層２９をＲＩＥ法で切り出してパターニングし、電界制御電極２３ｒ1、２３ｒ2を形成する。このとき図２の右下に例示したリセットトランジスタ、信号読み出しトランジスタ及びスイッチングトランジスタ等のゲート電極７１ｑ，７２ｑ等も同様な手順で同時に形成される。エッチング後にゲート電極切出用マスクを除去し、新たなフォトレジスト膜を塗布し、フォトリソグラフィ技術により新たなフォトレジスト膜を露光現像することでリセットトランジスタ、信号読み出しトランジスタ及びスイッチングトランジスタ等のソース・ドレイン電極を形成するために、ゲート電極７１ｑ，７２ｑの周辺を開口する窓部を有した第６注入用マスクをパターニングする。
　（リ）この第６注入用マスクの窓部を利用し、ゲート電極７１ｑ，７２ｑを自己整合用マスクとして、砒素イオン（75Ａｓ+）等のｎ型を呈する不純物イオンを第１ｐウェル１４、第２ｐウェル１４ｂの上部に注入する。図１４（ｂ）では図示を省略しているが、このとき、図４に示したｎ型のシンカー領域４２、ｐウェル４３、ｎウェル４４等にもｎ型の不純物イオンが、一部は自己整合を利用して注入される。
　（ヌ）さらに、第６注入用マスクとしてのフォトレジスト膜を除去した後、別のフォトレジスト膜を塗布し、フォトリソグラフィ技術によりその別のフォトレジスト膜中に第２ｐウェル１４ｂ、ｐウェル４３、ｎウェル４４、ｐ型のタブ領域４５等の上部の一部を開口する窓部を有した第７注入用マスクを形成する。この第７注入用マスクを利用し硼素イオン（11Ｂ+）等のｐ型を呈する不純物イオンを第２ｐウェル１４ｂ、ｐウェル４３、ｎウェル４４、ｐ型のタブ領域４５等の上部の一部に、一部は自己整合を利用して注入する。
　（ル）そして第７注入用マスクを除去した後、熱処理することにより第１ｐウェル１４ｂの上部に不純物密度５×１０19～１×１０21ｃｍ-3程度の電荷蓄積領域１８が、第２ｐウェル１４ｂの上部等に不純物密度５×１０19～１×１０21ｃｍ-3程度の画素内回路素子のソース／ドレイン領域９１ｑ，９２ｑ，９３ｑが形成される。更に、図４に示したｐウェル４３中のソース領域６４、ドレイン領域６５、ｐウェルコンタクト領域６３及びｎウェル４４中のソース領域６６、ドレイン領域６７、ｎウェルコンタクト領域６８、さらにシンカー領域４２中のシンカーコンタクト領域６２等もイオン注入後の熱処理によって同時に形成される。
　（ヲ）そして、電界制御電極２３ｒ1、２３ｒ2及び画素内回路のゲート電極７１ｑ，７２ｑ等を含む全面を覆うように層間絶縁膜２２を図３に示したように堆積する。層間絶縁膜２２としては、「ＮＳＧ」と称されるリン（Ｐ）や硼素（Ｂ）等の不純物元素を含まないノンドープのＳｉＯ２膜が採用可能である。なお、層間絶縁膜２２としてはリンを添加したシリコン酸化膜（ＰＳＧ）、硼素を添加したシリコン酸化膜（ＢＳＧ）、硼素及びリンを添加したシリコン酸化膜（ＢＰＳＧ）、シリコン窒化物（Ｓｉ３Ｎ４）膜等でもよい。必要に応じてＣＭＰ法等により層間絶縁膜２２の上面の平坦化を行ってもよい。その後は通常のメタライゼーション技術によって、層間絶縁膜２２中に開口されたコンタクトビア７１ｑｃ，７２ｑｃを介し必要な表面配線が接続される。なお、信号読み出しトランジスタ及びスイッチングトランジスタ等の画素内回路素子以外の周辺回路等のソース／ドレイン領域等に対しても同様な手順で表面配線が形成されるので、実際の表面配線のパターンは多層配線構造であるので、層間絶縁膜の堆積工程とメタライゼーション工程が複数回繰り返された後、実施形態に係る固体撮像装置が完成する。
　以上のとおり、本発明の実施形態に係る固体撮像装置の製造方法によれば、図２に示したような第１ｐウェル１４ａが第１ｎタブ１３ｂで壁状に囲まれ、第１ｎタブ１３ｂが第２ｐウェル１４ｂで囲まれ、第２ｐウェル１４ｂが第２ｎタブ１３ｄで壁状に囲まれ、第２ｎタブ１３ｄが第３ｐウェル１４ｃで囲まれた注入阻止部（１３ｂ，１３ｄ）を含む画素内構造が従来のＣＭＯＳの標準的な製造プロセスで容易かつ高い製造歩留まりで実現できる。このため実施形態に係る固体撮像装置の製造方法によれば、信号電荷を高速に移動させることが可能であるとともに、非信号電荷である正孔の注入を阻止する注入阻止部（１３ｂ，１３ｄ）を構成して消費電力の増大を抑制した画素Ｘijの構造が容易かつ高い製造歩留まりで実現できる。
＝実施形態の第１変形例＝
　本発明の実施形態の第１変形例に係る固体撮像装置の画素Ｘijの平面構造の一例を図１６に示す。図１６の平面パターンの中央乃至その左側には、受光カソード領域（電荷生成領域）として機能する表面埋込領域１５が矩形の領域として示されている。図２の平面図の場合と同様に、図３に示した層間絶縁膜２２は図１６においては省略して、平面パターンを見やすくしている。図２に示した平面構造と同様に、表面埋込領域１５は、第１ｐウェル１４ａに囲まれ、第１ｐウェル１４ａの領域が壁状の第１ｎタブ１３ｂに囲まれ、第１ｎタブ１３ｂは第２ｐウェル１４ｂに囲まれ、第２ｐウェル１４ｂが壁状の第２ｎタブ１３ｄに囲まれ、第２ｎタブ１３ｄが第３ｐウェル１４ｃに囲まれて注入阻止部（１３ｂ，１３ｄ）を構成している。図２に例示した構造と同様に、図１６の平面パターンでも電界制御電極２３ｒ1、２３ｒ2が呈する横方向電界による静電誘導効果で、ガイド領域１６の内部を輸送されてきた信号電荷が電荷蓄積領域１８ｐに転送されるように制御される。
　第１ｐウェル１４ａに設けられたｐウェルコンタクト領域４６ａには表面配線６９ａを介して低電位側電源電圧ＶSS3が供給され、第２ｐウェル１４ｂのｐウェルコンタクト領域４６ｂに表面配線６９ｂを介して低電位側電源電圧ＶSS3が供給される構造については、図２に例示した構造と同様である。しかし、図１６に示すように、第１ｎタブ１３ｂにｎタブコンタクト領域８４ａが配置され、ｎタブコンタクト領域８４ａに表面配線８５ａを介して高電位側電源電圧ＶDD2が供給され、第２ｎタブ１３ｄにｎタブコンタクト領域８４ｂが配置され、ｎタブコンタクト領域８４ｂに表面配線８５ｂを介して高電位側電源電圧ＶDD2が供給される構造は、図２に例示した構造とは異なる。
　断面図の図示を省略しているが、図３に示した構造と同様に、実施形態の第１変形例に係る固体撮像装置の画素Ｘijにおいても、ｐ型の半導体基板１０ａと、半導体基板１０ａの上に配置されたｐ+型の裏側バイアス層１１によって空乏層拡大部（１０ａ，１１）を構成しており、これらの特徴やそれによる作用・ 効果等は既に実施形態に係る固体撮像装置で説明したとおりであり重複した記載を省略するが、実施形態の第１変形例の固体撮像装置の画素Ｘijの画素内構造によれば、第１ｎタブ１３ｂ及び第２ｎタブ１３ｄを含む注入阻止部（１３ｂ，１３ｄ）が奏するポテンシャル分布が、ガイド領域１６に形成されるポテンシャルの勾配を妨げることがないので、より高速に信号電荷を移動させるとともに、非信号電荷（正孔）の注入による消費電力の増大を避けることができる。
＝実施形態の第２変形例＝
　本発明の実施形態の第２変形例に係る固体撮像装置の画素Ｘijの平面構造の一例を図１７に示す。図１７の平面パターンの中央乃至その左側には、受光カソード領域（電荷生成領域）として機能する表面埋込領域１５が八角形の領域として示されている。図２に示した平面構造とは異なり、図２の壁状の第１ｎタブ１３ｂと第２ｎタブ１３ｄの一部が重複して、２つの八角形の窓部を有する形状に合体された共通のｎ型のタブ領域（共通ｎタブ）１３を構成し、非信号電荷（正孔）の注入を阻止する注入阻止部を構成している。
　図１７において、壁状の共通ｎタブ１３の左側の窓部には第１ｐウェル１４ａが収納され、共通ｎタブ１３の右側の窓部には第２ｐウェル１４ｂが収納されている。そして、表面埋込領域１５が第１ｐウェル１４ａに囲まれるように、共通ｎタブ１３の左側の窓部に収納されている。なお、共通ｎタブ１３の外側は第３ｐウェル１４ｃに囲まれている。図１７に対応する断面図の図示を省略しているが、図３の断面図の右側に対応する断面で考えれば、例えば図３に示したような大きなウェル領域１４が、そのウェル領域１４の少なくとも一部において、第１ｐウェル１４ａ、第２ｐウェル１４ｂ及び第３ｐウェル１４ｃに３分割されたトポロジになる。
　即ち、図１７の平面パターンも、図３の断面図の右側の領域に相当する局所的範囲で観察する限り、２枚のタブ領域として左側に表現される共通ｎタブ１３と右側に表現される共通ｎタブ１３とによって、３つの第１ｐウェル１４ａ、第２ｐウェル１４ｂ及び第３ｐウェル１４ｃが構成されたことになる。図１７の平面パターンが示す共通ｎタブ１３の構造に関しては、図３の断面図の左側の領域に相当する局所的範囲では、図３とは異なる構造になることは勿論である。
　図２及び図１６に例示した構造と同様に、図１７の平面パターンでも電界制御電極２３ｒ1、２３ｒ2が呈する横方向電界による静電誘導効果で、ガイド領域１６の内部を輸送されてきた信号電荷が電荷蓄積領域１８ｐに高速で転送されるように制御される。なお、図２の平面図の場合と同様に、図３の断面構造で図示された層間絶縁膜２２は図１７においては省略して、平面パターンを見やすくしている。
　第１ｐウェル１４ａに設けられたｐウェルコンタクト領域４６ａには表面配線６９ａを介して低電位側電源電圧ＶSS3が供給され、第２ｐウェル１４ｂのｐウェルコンタクト領域４６ｂに表面配線６９ｂを介して低電位側電源電圧ＶSS3が供給される構造については、図２に例示した構造と同様である。しかし、図１７に示すように、壁状の共通ｎタブ１３にｎタブコンタクト領域８４が配置され、ｎタブコンタクト領域８４に表面配線８５を介して高電位側電源電圧ＶDD2が供給される構造は、図１６に例示した構造とは異なる。
　断面図の図示を省略しているが、図３に示した構造と同様に、実施形態の第２変形例に係る固体撮像装置の画素Ｘijにおいても、ｐ型の半導体基板１０ａと、半導体基板１０ａの上に配置された、半導体基板１０ａよりも高不純物密度のｐ+型の裏側バイアス層１１によって空乏層拡大部（１０ａ，１１）を構成している特徴やそれによる作用・ 効果等は既に実施形態に係る固体撮像装置で説明したとおりであるので、重複した記載を省略する。
　図１７に示した画素Ｘi,jをマトリクス状に配列した構造の一部となる２×３のマトリクスの部分（Ｘi,j-2，Ｘi,j-1，Ｘi,j；Ｘi+1,j-2，Ｘi+1,j-1，Ｘi+1,j）を図１８に示す。第３ｐウェル１４ｃの部分が画素分離領域として２×３のマトリクスが構成されていることが分かる。実施形態の第２変形例に係る固体撮像装置によれば、壁状の共通ｎタブ１３を含む注入阻止部（１３）が奏するポテンシャル分布が、ガイド領域１６に形成されるポテンシャルの勾配を妨げることがない。このため、本発明の実施形態の第２変形例に係る固体撮像装置の画素Ｘijによれば、より高速に信号電荷を高速に移動させることと、注入阻止部によって非信号電荷（正孔）に対する電位障壁を形成し、正孔の注入による消費電力の増大を避けることが両立してできる。
＝実施形態の第３変形例＝
　図２に示した実施形態では、一対の電界制御電極２３ｒ1、２３ｒ2がガイド領域１６の両側に設けられ、電界制御電極２３ｒ1、２３ｒ2が呈する横方向電界による静電誘導効果で、ガイド領域１６のポテンシャルが制御され、信号電荷が電荷蓄積領域１８ｐに転送される場合を説明した。しかし、電界制御電極が片側のみに存在しても、電界制御電極が呈する一方向の横方向電界でポテンシャル分布を制御し、電界制御電極の横を走行するチャネル領域における信号電荷の転送を制御できる。
　本発明の実施形態の第３変形例に係るＴＯＦ型固体撮像装置の画素Ｘijの平面構造の一部を拡大したレイアウトの一例を図１９に、対応する断面図を図２０に示す。図１９の平面パターンは、画素Ｘijの占める領域の中央から右側を部分的に示す図であり、受光カソード領域（電荷生成領域）として機能する不純物密度ｎ1のｎ型の表面埋込領域１５の中央より右側の領域が示されている。図１９では、第１ｐウェル１４ａの右側に第１ｎタブ１３ｂの領域が示され、第１ｎタブ１３ｂの右側には、第２ｐウェル１４ｂの領域が示されている。実施形態の第３変形例に係るＴＯＦ型固体撮像装置の画素Ｘijの平面構造も、第１ｐウェル１４ａが第１ｎタブ１３ｂで壁状に囲まれ、第１ｎタブ１３ｂが第２ｐウェル１４ｂに囲まれ、第２ｐウェル１４ｂが第２ｎタブに壁状に囲まれ、第２ｎタブが第３ｐウェルに囲まれている。
　第１ｐウェル１４ａ及び第２ｐウェル１４ｂの直下にポテンシャル障壁を生成し、非信号電荷である正孔の注入を阻止する注入阻止部を構成している点では実施形態と同様である。図２０は図１９に示した画素ＸijのXVII－XVII方向から見た断面構造であるが、図２０に示されている層間絶縁膜２２は、平面パターンを見やすくするために図１９の表現においては省略した透視図になっている。表面埋込領域１５は、第１ｐウェル１４ａに囲まれたｎ型の表面埋込領域１５である点も図２及び図３に示した構造と同様である。
　図１９に示したＴＯＦ型の画素Ｘijは、遮光膜の遮光開口部を介して入射した光信号を受光する。即ち、第１ｐウェル１４ａに囲まれ、受光カソード領域として機能する表面埋込領域１５と、表面埋込領域１５の直下の受光アノード領域として機能する光電変換層１２とでフォトダイオードを構成している。表面埋込領域１５の中央右側に配置されたガイド領域１６の右側には、末広がりのパターンとして瓢箪型の段差構造をなす不純物密度ｎ2のｎ型のガイド領域１６が設けられている（ｎ1＜ｎ2）。光電変換層１２で生成された信号電荷（電子）は、光電変換層１２の直上の表面埋込領域１５の一部に注入され、末広がりのパターンをなすガイド領域１６に導かれる。
　ガイド領域１６の右側には扇型に４つの電界制御電極２３ｐ，２３ｑ，２３ｒ，２３ｓが配置されている。平面パターンとして見た場合の電界制御電極２３ｐ，２３ｑ，２３ｒ，２３ｓのそれぞれの真横には、ガイド領域１６よりも低不純物密度と不純物密度ｎ3のｎ型のチャネル領域8ｐ，8ｑ，8ｒ，8ｓが配置されている（ｎ3＞ｎ2）。画素Ｘijが生成した信号電荷は、ガイド領域１６の４つの方向に導かれた後、電界制御電極２３ｐ，２３ｑ，２３ｒ，２３ｓの横方向電界制御による静電誘導効果でチャネル領域8ｐ，8ｑ，8ｒ，8ｓのポテンシャルが順次制御され、チャネル領域8ｐ，8ｑ，8ｒ，8ｓ中を信号電荷が順次転送される。
　具体的には、電界制御電極２３ｐ，２３ｑ，２３ｒ，２３ｓに順次印加する電圧により電界制御電極２３ｐ，２３ｑ，２３ｒ，２３ｓの真横のチャネル領域8ｐ，8ｑ，8ｒ，8ｓの表面に電荷転送チャネルを誘起して、ガイド領域１６の内部を輸送されてきた信号電荷を順次転送する。さらに、図１９に示すように、電界制御電極２３ｐ，２３ｑ，２３ｒ，２３ｓにより転送された信号電荷を、順次蓄積する４つのｎ+型の電荷蓄積領域１８ｐ，１８ｑ，１８ｒ，１８ｓがチャネル領域8ｐ，8ｑ，8ｒ，8ｓ内部の右側に浮遊ドレイン領域としてそれぞれ配置されている。
　扇型の配列の平面パターンにおいて、図１９の上方に配置された２つの電界制御電極２３ｐ，２３ｑと下方に配置された２つの電界制御電極２３ｒ，２３ｓの間には排出ゲート電極２3ｃが配置され、排出ゲート電極２3ｃの右側にはｎ+型の排出ドレイン領域１８ｃが配置されている。図１９に示した画素ＸijのXVII－XVII方向の断面となる図２０での表現では電荷蓄積領域１８ｑが露出している。電荷蓄積領域１８ｑには表面配線３３ｑが接続されている。図１９に示す排出ゲート電極２３ｃは、電界制御電極２３ｐ，２３ｑ，２３ｒ，２３ｓとの所定のタイミングで暗電流や背景光等による電荷を排出ドレイン領域１８ｃに排出する。
　電荷蓄積領域１８ｐ，１８ｑ，１８ｒ，１８ｓ及び排出ゲート電極２3ｃのさらに右側には、図２に示した画素内回路素子等を構成するＭＯＳトランジスタ群のゲート電極が配置されているが、図１９は拡大図であるのでこれらの図示は紙面の外となり、省略されている。さらに、これらのゲート電極をそれぞれ挟む態様でＭＯＳトランジスタ群のソース／ドレイン電極等も配置されているが図示が省略されている。
　図２０に示すように、実施形態の第３変形例に係る固体撮像装置のそれぞれの画素Ｘijは、ｐ型の半導体基板１０ａと、半導体基板１０ａの上に配置された、半導体基板１０ａよりも高不純物密度のｐ+型の裏側バイアス層１１を備える構造で空乏層拡大部（１０ａ，１１）を構成している点では図３に示した構造と同様である。そして、空乏層拡大部（１０ａ，１１）の上部領域をなす裏側バイアス層１１の上に、半導体基板１０ａより低不純物密度のｐ-型の光電変換層１２が配置され、この光電変換層１２の上にｎ型の表面埋込領域１５が配置されている。
　図１９から分かるように、ガイド領域１６は表面埋込領域１５の右側の中央部に末広がりのパターンで設けられ、ガイド領域１６が形成する末広がりのポテンシャルの勾配によって信号電荷を加速する通路を構成している。表面埋込領域１５の上には、第１ｐウェル１４ａ及び第２ｐウェル１４ｂよりも高不純物密度のｐ+型のピニング層１７が配置され、ガイド領域１６はピニング層１７と表面埋込領域１５の間に挟まれている。
　実施形態の第３変形例に係る固体撮像装置においても、図４に示した構造と同様に、半導体チップの周辺部に沿ってｐ型のタブ領域４５が配置され、タブ領域４５には、ｐ+型のタブコンタクト領域６１が埋め込まれる。タブコンタクト領域６１に負電位の電源電圧ＶSS2を供給することにより、図４に示したのと同様に空乏層１２depが光電変換層１２中に拡がる。
　実施形態の第３変形例に係る固体撮像装置の画素Ｘijの構造によれば、空乏層１２depを光電変換層１２の全体に拡がらせることによって、信号電荷を高速に移動させ、ナノ秒を切る高速動作のＴＯＦ型のセンサを実現することが可能である。更に、実施形態の第３変形例に係る固体撮像装置の画素Ｘijの構造では第１ｐウェル１４ａが第１ｎタブ１３ｂで囲まれ、第１ｎタブ１３ｂが第２ｐウェル１４ｂで囲まれ、第２ｐウェル１４ｂが第２ｎタブで囲まれ、第２ｎタブが第３ｐウェルに囲まれた構造によって、非信号電荷である正孔の注入を阻止する注入阻止部を構成しているので、第１ｐウェル１ａ及び第２ｐウェル１４ｂからの正孔の注入によるＴＯＦ型のセンサの消費電力の増大を避けることができる。
　（その他の実施形態）
　上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
　例えば、図２１に示す構造は、第１ｐウェル１４ａが第１ｎタブ１３ｂで囲まれ、第１ｎタブ１３ｂが第２ｐウェル１４ｂに囲まれ、第２ｐウェル１４ｂが第２ｎタブ１３ｄに囲まれ、第２ｎタブ１３ｄが第３ｐウェル１４ｃに囲まれた構造である点では、図３と同様である。しかし、図２１に示す本発明のその他の実施形態に係る固体撮像装置の画素Ｘijの構造では、第１ｎタブ１３ｂの下面がｎ型の第１シールド領域１３ａによって被覆され、第２ｎタブ１３ｄの下面は、ｎ型の第２シールド領域１３ｃによって被覆されている特徴が、図３に示した構造とは異なる。第１シールド領域１３ａは第１ｐウェル１４ａの下面の一部から、第２ｐウェル１４ｂの下面の一部までを含んで、第１ｎタブ１３ｂの下面を被覆している。又、第２シールド領域１３ｃは第２ｐウェル１４ｂの下面の一部から、第３ｐウェル１４ｃの下面の一部までを含んで、第２ｎタブ１３ｄの下面を被覆している。
　図２１に示すように、第１シールド領域１３ａ及び第２シールド領域１３ｃを備えることにより、第１ｐウェル１４ａ及び第２ｐウェル１４ｂの直下に正孔の注入を阻止するポテンシャル障壁がより高く形成でき、正孔の注入による消費電力の増大を抑制できる。第１シールド領域１３ａ及び第２シールド領域１３ｃを備える注入阻止部（１３ａ，１３ｂ，１３ｃ，１３ｄ）が実現するポテンシャル分布も、ガイド領域１６に形成されるポテンシャルの勾配を妨げることもないので、図２１に示すその他の実施形態に係る固体撮像装置の画素Ｘijの構造によっても、信号電荷を加速した高速な電荷輸送が可能になる。
　図３を用いて説明した実施形態の説明では、ｐ型の半導体基板１０ａと、半導体基板１０ａの上に配置されたｐ+型の裏側バイアス層１１を用いて空乏層拡大部（１０ａ、１１）を構成する場合を例示的に説明したが、ｐ型の半導体基板１０ａに限定されないことは、既に実施形態の説明で述べたとおりである。よって、実施形態に係る固体撮像装置やその変形例においても、ｐ型の半導体基板１０ａを用いる代わりに、図２２に示すｎ型の半導体基板１０ｂを用いて空乏層拡大部（１０ｂ、１１）を構成してもよく、図２３に示す絶縁体基板１０ｃを用いて空乏層拡大部（１０ｃ、１１）を構成もよい。
　さらに、図２４に示すように、ｐ+型の半導体基板１１ｄそのものを単体で空乏層拡大部（１１ｄ）として採用してもよい。この場合は、空乏層拡大部（１１ｄ）の「上部領域」はｐ+型の半導体基板１１ｄの上部領域が該当するが、半導体基板１１ｄの上部領域とその下の半導体基板１１ｄは同一の領域ということになる。図２４に示す構造においては、光の減衰距離を考慮すると、ｐ+型の半導体基板１１ｄの厚さを５～１０μｍ以下となるように研削やＣＭＰ等により薄くなるように調整して裏面照射型の固体撮像装置とすることが好ましい。このため、図２４に示すように、表面の層間絶縁膜２２を介してＳｉ基板等の支持基板９を貼り合わせ法等により、上面に結合して機械強度を担保することが好ましい。図示を省略しているが、チップの周辺において光電変換層１２を貫通する深いトレンチ（貫通孔）をイオンミリングやＲＩＥ法で掘って、その貫通孔の側壁にｐ型の不純物を拡散してもよい。更に、貫通孔にＤＯＰＯＳやＷ、Ｔｉ等の高融点金属を埋め込んでＴＳＶを構成して裏面電圧供給部を構成しても良いことは図４の説明でしたのと同様である。
　さらに、図２５に示すように、表面埋込領域１５の直下のｐ+型の半導体基板１１ｃの領域のみを選択的に５～１０μｍ以下となるような凹部を構成して、半導体基板１１ｃの単体で空乏層拡大部（１１ｃ）として採用してもよい。図２５に示す構造においては半導体基板１１ｃの裏面に設ける裏面電極８８を多結晶シリコン、酸化スズ(ＳｎＯ2)、インジウム(Ｉｎ)を添加した酸化スズ（ＩＴＯ）、亜鉛(Ｚｎ)を添加した酸化スズ（ＺＴＯ）、ガリウム(Ｃａ)を添加した酸化スズ（ＧＴＯ）、アルミニウム(Ａｌ)を添加した酸化スズ（ＡＴＯ）等の透明電極で構成すれば裏面照射型の固体撮像装置となる。裏面照射型の固体撮像装置とするためには、実効的なフォトダイードとして機能する部分のみの半導体基板１１ｃの厚さが５～１０μｍ以下となっているので、その周りの額縁状の厚い半導体基板１１ｃが機械的強度を担保するので、図２４に示すような支持基板９を貼り合わせる必要もない。
　更に、例えば図２６に示すように、遮蔽板１の上側に、対象物からの光を収束して受光領域ＰＤに入射させるマイクロレンズ２を設けてもよい。マイクロレンズ２を介して光を入射させることにより、開口率を向上させることができるので、固体撮像装置の高感度化を図ることができる。図２６に示したその他の実施形態に係る光電変換素子によっても、図２～図４，図１６～図２４等に示した光電変換素子と同様に、信号電荷を高速に輸送するためのポテンシャル分布を画素内に実現して、低消費電力で高速転送が両立できるという効果を奏することができる。尚、マイクロレンズは、図２６に例示したような単層構造に限定されることなく、２段以上の複合構造で光電変換素子に組み合わせて、更に微細化を図ることもできる。
　既に述べた実施形態の説明では、第１導電型をｐ型、第２導電型をｎ型として説明したが、第１導電型がｎ型、第２導電型をｐ型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。このとき、例えば、図３に示した表面埋込領域１５は「受光アノード領域」になるように、対応して適宜極性を反転させればよい。又、実施形態の説明では信号電荷を電子、信号電荷とは反対導電型の非信号電荷を正孔（ホール）として説明したが、極性を反転した場合、信号電荷が正孔、非信号電荷が電子になることは勿論である。
　実施形態の説明においては、２次元固体撮像装置（エリアセンサ）を例示的に説明したが、本発明の画素Ｘijは２次元固体撮像装置の画素Ｘijのみに用いられるように限定して解釈するべきではない。例えば、図１に示した２次元マトリクスにおいて、ｊ＝ｍ＝１とした１次元固体撮像装置（ラインセンサ）の画素Ｘijとして複数の画素Ｘijを１次元に配列してもよいことは、上記開示の内容から、容易に理解できるはずである。
　以上の説明では、第２導電型（ｎ型）のタブ領域が分割する対象は単一の画素のウェル領域であるとして説明したが例示に過ぎない。例えば、鏡像関係に結合した2つの画素の境界でタブ領域が分割する構造が含まれていてもよい。即ち、図１に示した画素アレイのマトリクスの内から2つずつのペアを選んで実効的な分割の対象とする画素単位としてもよく、その画素単位に共通に存在するウェル領域をタブ領域が分割する構造が含まれていてもよい。したがって、4つの画素からなる集合を画素単位として、画素単位に共通に存在するウェル領域をタブ領域が実効的に分割する構造が含まれていてもよい。したがって、本発明のタブ領域は隣接配置された複数の画素に共通の大きなウェル領域を実効的にｎ分割するタブ領域の構造が含まれていても構わない（ｎは２以上の正の整数。）。この場合、タブ領域により分割されたウェル領域は隣接配置された複数の画素にそれぞれ配置される。
　このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１…遮蔽板
２…マイクロレンズ
１０ａ,１０ｂ…半導体基板
１０ｃ…絶縁体基板
１１,１１ｂ…裏側バイアス層
１２dep…空乏層
１２…光電変換層
１３ｂ…第１ｎタブ
１３ｄ…第２ｎタブ
４３…ｐウェル
１４ａ…第１ｐウェル
１４ｂ…第２ｐウェル
１４ｃ…第３ｐウェル
１５…表面埋込領域
１６…ガイド領域
１７…ピニング層
１８ｐ，１８ｑ，１８ｒ，１８ｓ…電荷蓄積領域
２８…ゲート絶縁膜
２１…素子分離絶縁膜
２２…層間絶縁膜
２３ｃ，２８ｃ…排出ゲート電極
２３ｒ1，２３ｒ2，２３ｐ，２３ｑ，２３ｒ，２３ｓ…電界制御電極
２６，２６ｑ…リセットゲート電極
２９…ＤＯＰＯＳ層
３２，３３，６９，６９ａ，６９ｂ，８５，８５ａ，８５ｂ…表面配線
４１…シールド領域
４２…シンカー領域
４４…ｎウェル
４５…タブ領域
４６，４６ａ，４６ｂ…ｐウェルコンタクト領域
５１，５２…フォトレジスト膜
６１…タブコンタクト領域
６２…シンカーコンタクト領域
６３…ｐウェルコンタクト領域
６４、６６…ソース領域
６５，６７…ドレイン領域
６８…ｎウェルコンタクト領域
７１，７２，７１ｑ，７２ｑ…ゲート電極
８４，８４ａ，８４ｂ…ｎタブコンタクト領域
８８…裏面電極
９１，９２，９３，９１ｑ，９２ｑ，９３ｑ…ドレイン電極
１０４…タイミング発生回路
１０５…垂直シフトレジスタ
１０６…水平シフトレジスタ
 

Claims (6)

  1. 　第１導電型の上部領域を有する空乏層拡大部と、
    　前記空乏層拡大部の上面に接して設けられ、前記上部領域よりも低不純物密度で第１導電型の光電変換層と、
    　前記光電変換層の上部の一部に埋め込まれ、前記光電変換層とフォトダイオードをなす第２導電型の表面埋込領域と、
    　前記光電変換層の上部の他の一部に埋め込まれ、前記光電変換層よりも高不純物密度で第１導電型のウェル領域と、
    　前記ウェル領域の上部の一部に埋め込まれ、前記表面埋込領域から転送された前記フォトダイオードが生成した信号電荷を一時蓄積する第２導電型の電荷蓄積領域と、
    　前記ウェル領域の一部に集積化され、前記電荷蓄積領域から前記信号電荷を読み出す回路を構成する画素内回路素子と、
    　前記ウェル領域の少なくとも一部において、前記ウェル領域を少なくとも２分割する第２導電型のタブ領域を有し、前記信号電荷とは反対導電型のキャリアからなる非信号電荷の、前記ウェル領域から前記光電変換層への注入を防ぐ注入阻止部
    　とを備え、前記上部領域に印加される電圧によって、前記光電変換層中に信号電荷生成領域として予定しているすべての範囲が空乏化されることを特徴とする光電変換素子。
  2. 　前記注入阻止部は、前記ウェル領域の少なくとも一部において、前記ウェル領域を３分割する第２導電型の２枚のタブ領域であり、２枚のタブ領域の下端部からそれぞれ延びる電気力線によるポテンシャルによって、前記２枚のタブ領域の間の前記ウェル領域の下に、前記非信号電荷に対し、前記注入を防ぐ電位障壁を生成することを特徴とする請求項１に記載の光電変換素子。
  3. 　第１導電型の上部領域を有する空乏層拡大部と、前記空乏層拡大部の上面に接して設けられ、前記上部領域よりも低不純物密度で第１導電型の光電変換層と、前記光電変換層の上部の一部に埋め込まれ、前記光電変換層とフォトダイオードをなす第２導電型の表面埋込領域と、前記光電変換層の上部の他の一部に埋め込まれ、前記光電変換層よりも高不純物密度で第１導電型のウェル領域と、前記ウェル領域の上部の一部に埋め込まれ、前記表面埋込領域から転送された前記フォトダイオードが生成した信号電荷を一時蓄積する第２導電型の電荷蓄積領域と、前記ウェル領域の一部に集積化され、前記電荷蓄積領域から前記信号電荷を読み出す回路を構成する画素内回路素子と、前記ウェル領域の少なくとも一部において前記ウェル領域を少なくとも２分割する第２導電型のタブ領域を有し前記信号電荷とは反対導電型のキャリアからなる非信号電荷の前記ウェル領域から前記光電変換層への注入を防ぐ注入阻止部を有する画素を複数配列した画素アレイ部と、
    　前記画素を駆動し、前記画素からの信号を処理する周辺回路部
    　とを同一半導体チップ上に集積化し、前記上部領域に印加される電圧によって、前記光電変換層中に信号電荷生成領域として予定しているすべての範囲が空乏化されることを特徴とする固体撮像装置。
  4. 　前記空乏層拡大部に裏面電圧を供給する裏面電圧供給部を、前記半導体チップの周辺部に更に備え、
    　該裏面電圧供給部が前記裏面電圧供給部に電源電圧を供給することを特徴とする請求項３に記載の固体撮像装置。
  5. 　前記裏面電圧供給部は、
    　前記半導体チップの周辺部に配置された第１導電型のタブ領域と、
    　前記タブ領域の上部に埋め込まれ、前記タブ領域よりも高不純物密度で第１導電型のタブコンタクト領域
    　とを有することを特徴とする請求項４に記載の固体撮像装置。
  6. 　前記注入阻止部は、前記ウェル領域の少なくとも一部において、前記ウェル領域を３分割する第２導電型の２枚のタブ領域であり、前記２枚のタブ領域の下端部からそれぞれ延びる電気力線によるポテンシャルによって、前記２枚のタブ領域の間の前記ウェル領域の下に、前記非信号電荷に対し前記注入を防ぐ電位障壁を生成することを特徴とする請求項３～５のいずれか１項に記載の固体撮像装置。
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