WO2016157910A1 - 測長素子及び固体撮像装置 - Google Patents

測長素子及び固体撮像装置 Download PDF

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Definitions

  • the present invention relates to a length measuring element having a function of a lock-in pixel that performs photocharge detection in synchronization with a light pulse, and a solid-state imaging device in which a plurality of the length measuring elements are arranged as pixels.
  • a lock-in element of a unit is used to perform a charge transfer operation at high speed in a lock-in pixel that transfers carriers generated by a photodiode to a plurality of charge storage units in synchronization with a light source.
  • a method in which the devices are made small, arranged in an array, and connected in parallel see Patent Document 1).
  • the present invention provides a length measuring element having a large light receiving area, high sensitivity, low dark current and advantageous for high-speed modulation, and a solid-state imaging device in which a plurality of length measuring elements are arranged on a semiconductor chip as pixels.
  • the purpose is to do.
  • a pixel formation layer made of a first conductivity type semiconductor, and (b) an opening, and pixel formation below the opening.
  • a pixel is formed so that a photodiode is configured with a light-shielding plate disposed above the pixel formation layer so as to define the position of the light-receiving portion in the layer and (c) the pixel formation layer in the light-receiving portion.
  • the upper portion of the pixel formation layer is extended selectively so as to reach a plurality of positions shielded from light by the light shielding plate from the position of the light receiving portion.
  • a second conductivity type surface buried region and (d) a charge accumulation region connected to the tips of the plurality of convex portions and having a higher impurity density than the surface buried region in the second conductivity type, e) Each of the plurality of convex portions is disposed adjacent to the charge accumulation region and restricts transfer of signal charges to the charge accumulation region.
  • a plurality of transfer control mechanisms and (f) one end is arranged at a part below the opening, and the other end branched into a plurality reaches at least a part of the transfer control mechanism,
  • a length measuring element that is disposed at a part of the upper surface of the surface buried region and has a second conductivity type and a guide region having a higher impurity density than the surface buried region and a lower impurity density than the charge storage region. Is the gist.
  • a pixel formation layer made of a first conductivity type semiconductor and (b) a plurality of openings are received by the pixel formation layer below the openings.
  • the number of light receiving end portions corresponding to the number of the plurality of openings is projected from the both ends of the modulation unit arrangement region toward the plurality of openings, and the area occupied by each light receiving end is the area of each of the plurality of openings.
  • each of the plurality of convex portions is disposed adjacent to the charge storage region and controls the transfer of signal charges to the charge storage region.
  • F a plurality of transfer control mechanisms, and (f) a plurality of branch end portions corresponding to the number of the plurality of openings, and the plurality of openings from the position shielded by the light shielding plate on the charge modulation unit arrangement region.
  • a length-measuring element comprising a guide region having a lower conductivity density than the surface-buried region and a lower impurity density than the charge storage region, the tip portion of each branch end being disposed below.
  • a third aspect of the present invention includes (a) a pixel formation layer made of a first conductivity type semiconductor, and (b) a plurality of openings around a pixel region defined by the pixel formation layer.
  • a light-shielding plate disposed above the pixel-forming layer so as to define a position of the light-receiving portion in each pixel-forming layer below the opening of the pixel, and (c) a central position of the pixel region shielded by the light-shielding plate.
  • a charge modulation portion arrangement region having a plurality of convex portions, and projecting a number of light receiving end portions corresponding to the number of the plurality of openings radially from the charge modulation portion arrangement region toward the plurality of openings,
  • the area of the light receiving end of the pixel is set to a size that can cover the area of each of the plurality of openings, and in each of the light receiving parts, a photodiode is formed with a junction structure with the pixel formation layer.
  • Second conductivity type surface embedded on top of layer An embedded region, (d) a charge storage region connected to the tip of each of the plurality of convex portions, a second conductivity type and a higher impurity density than the surface buried region, and (e) each of the plurality of convex portions, A plurality of transfer control mechanisms arranged adjacent to the charge storage region and controlling the transfer of signal charges to the charge storage region, and (f) a number of branch ends corresponding to the number of openings.
  • the tip end portion of each branch end portion is radially below the plurality of openings from the position shielded by the light shielding plate on the charge modulation portion arrangement region, and is of the second conductivity type than the surface buried region.
  • the gist is that the length measuring element includes a guide region having a high impurity density and a lower impurity density than the charge accumulation region.
  • the gist of a fourth aspect of the present invention is a solid-state imaging device in which the length measuring element according to the first aspect is a pixel and a plurality of the pixels are arranged on a semiconductor chip.
  • the gist of a fifth aspect of the present invention is a solid-state imaging device in which the length measuring element according to the second aspect is a pixel and a plurality of the pixels are arranged on a semiconductor chip.
  • a sixth aspect of the present invention is a solid-state imaging device in which the length measuring element according to the third aspect is a pixel and a plurality of the pixels are arranged on a semiconductor chip.
  • a length measuring element having a large light receiving area, high sensitivity, low dark current, and advantageous for high-speed modulation, and a solid-state imaging device in which a plurality of the length measuring elements are arranged on a semiconductor chip as pixels. Can be provided.
  • FIG. 2A is a cross-sectional structure of the length measuring element according to the first embodiment viewed from the II-II direction of FIG. 1, and FIG. 2B is a diagram showing a corresponding potential distribution.
  • FIG. 3A is a cross-sectional structure of the length measuring element according to the first embodiment viewed from the III-III direction of FIG. 1, and FIG. 3B is a diagram showing a corresponding potential distribution.
  • FIG. 4A is a cross-sectional structure of the length measuring element according to the first embodiment viewed from the IV-IV direction in FIG. 1, and FIG. 4B is a diagram showing a corresponding potential distribution.
  • FIG. 3A is a cross-sectional structure of the length measuring element according to the first embodiment viewed from the III-III direction of FIG. 1
  • FIG. 4B is a diagram showing a corresponding potential distribution.
  • FIG. 5A is a cross-sectional structure of the length measuring element according to the first embodiment viewed from the direction VV in FIG. 1, and FIG. 5B is a diagram showing a corresponding potential distribution.
  • FIG. 6 is a diagram for explaining a potential distribution and a movement path of a signal charge with an equipotential line in a main part of the length measuring element according to the first embodiment when a gate signal of an intermediate potential (M) is applied to the first transfer gate electrode. is there.
  • FIG. 6 is a diagram for explaining a potential distribution and a movement path of a signal charge by an equipotential line in a main part of the length measuring element according to the first embodiment when a gate signal having an intermediate potential (M) is applied to a second transfer gate electrode. is there.
  • FIG. 6 is a diagram for explaining a potential distribution and a movement path of a signal charge with an equipotential line in a main part of the length measuring element according to the first embodiment when a gate signal of an intermediate potential (M) is applied to a third transfer gate electrode. is there.
  • FIG. 6 is a diagram for explaining a potential distribution and a charge discharging path by equipotential lines in a main part of the length measuring element according to the first embodiment when a gate signal of an intermediate potential (M) is applied to a first discharging gate electrode. . It is a circuit diagram which expressed the structure of the principal part of the length measuring element concerning a 1st embodiment with the equivalent circuit.
  • FIG. 1 It is a top view which expands and shows the center part of the length measuring element which concerns on 5th Embodiment shown in FIG.
  • FIG. 2 It is the circuit diagram which expressed the structure of the principal part of the length measuring element concerning a 5th embodiment with the equivalent circuit.
  • FIG. 29 (a) is a cross-sectional structure of the length measuring element according to the seventh embodiment viewed from the XXIX-XXIX direction of FIG. 28, and FIG. 29 (b) corresponds to FIGS. 29 (a) and 29 (c).
  • FIG. 29 (a) is a cross-sectional structure of the length measuring element according to the seventh embodiment viewed from the XXIX-XXIX direction of FIG. 28, and FIG. 29 (b) corresponds to FIGS. 29 (a) and 29 (c).
  • FIG. 29C is a diagram showing a cross-sectional structure of the length measuring element according to the first embodiment viewed from the direction VV in FIG.
  • FIG. 30A is a cross-sectional structure of the length measuring element according to the seventh embodiment viewed from the XXX-XXX direction of FIG. 28, and
  • FIG. 30B is a diagram showing a gate of intermediate potential (M) as the first transfer gate electrode.
  • FIGS. 30A and 30C show potential distributions when signals are applied, respectively, and FIG. 30C shows the first embodiment viewed from the direction opposite to the III-III direction in FIG. It is a figure which shows the cross-section of the length measuring element which concerns on.
  • FIG. 30A is a cross-sectional structure of the length measuring element according to the seventh embodiment viewed from the XXX-XXX direction of FIG. 28
  • FIG. 30B is a diagram showing a gate of intermediate potential (M) as the first transfer gate electrode.
  • FIGS. 30A and 30C show potential distributions when signals
  • FIG. 31A is a cross-sectional structure of the length measuring element according to the seventh embodiment viewed from the XXX-XXX direction of FIG. 28, and FIG. 31B is viewed from the opposite direction of the III-III direction of FIG.
  • FIG. 31C is a cross-sectional structure of the length measuring element according to the first embodiment, and FIG. 31C shows a case where a gate signal of an intermediate potential (M) is applied to the third transfer gate electrode, respectively. It is a figure which shows the electric potential distribution corresponding to b).
  • M intermediate potential
  • FIG. 14 is a diagram for explaining a potential distribution and a movement path of a signal charge with equipotential lines in a main part of a length measuring element according to a seventh embodiment when a gate signal of an intermediate potential (M) is applied to a first transfer gate electrode. is there.
  • FIG. 10 is a diagram for explaining a potential distribution and a movement path of a signal charge by an equipotential line in a main part of a length measuring element according to a seventh embodiment when a gate signal of an intermediate potential (M) is applied to a second transfer gate electrode. is there.
  • FIG. 10 is a diagram for explaining a potential distribution and a signal charge movement path by equipotential lines in a main part of a length measuring element according to a seventh embodiment when a gate signal of an intermediate potential (M) is applied to a third transfer gate electrode. is there. It is a figure explaining an electric potential distribution and an electric discharge route by an equipotential line in a principal part of a length measuring element concerning a 7th embodiment at the time of applying a gate signal of intermediate potential (M) to the 1st discharge gate electrode. .
  • FIG. 36A is a cross-sectional structure of a length measuring element according to another embodiment in which the semiconductor substrate is n-type at a position corresponding to the cross section viewed from the II-II direction in FIG. 1, and FIG. FIG.
  • FIG. 37 is a diagram showing a potential distribution corresponding to FIG.
  • FIG. 37A is a cross-sectional structure of a length measuring element according to another embodiment in which the semiconductor substrate is n-type at a position corresponding to the cross section viewed from the III-III direction in FIG. 1
  • FIG. 38 is a diagram showing a potential distribution corresponding to FIG.
  • FIG. 38A is a cross-sectional structure of a length measuring element according to another embodiment in which the semiconductor substrate is n-type at a position corresponding to the cross section viewed from the IV-IV direction in FIG.
  • FIG. 39 is a diagram showing a potential distribution corresponding to FIG. It is the top view which looked at the outline of the principal part of the length measuring element concerning other embodiments from the upper surface side.
  • FIG. 40A is a cross-sectional structure viewed from the XXXXIV-XXXIV direction of FIG. 39
  • FIG. 40B is a diagram showing a potential distribution corresponding to FIG. 41 (a) is a cross-sectional structure of a length measuring element according to still another embodiment at a location corresponding to the cross section shown in FIG. 40 (a), and FIG. 41 (b) corresponds to FIG. 41 (a).
  • It is the top view which looked at the outline of the principal part of the length measuring element concerning other embodiments from the upper surface side.
  • the first conductivity type is p-type and the second conductivity type is n-type
  • the first conductivity type may be n-type and the second conductivity type may be p-type.
  • carriers as signal charges are electrons, but when the first conductivity type is n-type and the second conductivity type is p-type, the signal
  • carriers as electric charges become holes.
  • the directions of “left and right” and “up and down” in the following description are merely definitions for convenience of description, and do not limit the technical idea of the present invention. Thus, for example, if the paper is rotated 90 degrees, “left and right” and “up and down” are read interchangeably, and if the paper is rotated 180 degrees, “left” becomes “right” and “right” becomes “left”. Of course it becomes.
  • the length measuring element according to the first embodiment of the present invention is a lock-in pixel in which the position of a light receiving portion is defined by a light shielding plate 51 having an opening (aperture portion) indicated by a one-dot chain line in FIG. That is, in the length measuring element according to the first embodiment, an opening (aperture part) is opened in the photodiode region of the light receiving part, as shown in a plan view of the main part as viewed from the upper surface side in FIG. The pixel region other than the aperture portion is covered with the light shielding plate 51 to shield the light.
  • the length measuring element includes a pixel formation layer 22 made of a first conductivity type (p-type) semiconductor, an opening ( A light-shielding plate 51 disposed above the pixel formation layer 22 so as to define the position of the light-receiving portion in the pixel formation layer 22 below the opening, and in the light-receiving portion, the pixel formation layer 22 is selectively disposed on the pixel formation layer 22 so as to form a photodiode with a junction structure with the light-emitting diode 22 and further reaches a plurality of positions shielded from light by the light-shielding plate 51 from the position of the light-receiving portion.
  • p-type first conductivity type
  • a second conductivity type (n-type) surface-embedded region 25 that extends over the pixel forming layer 22 and forms a plurality of convex portions so that the tip side has a T-shaped branch shape; and the tip of the convex portion N-type and higher impurity density than the surface buried region 25.
  • the charge storage region 24b, the second charge storage region 24d, the third charge storage region 24c, and the plurality of protrusions are adjacent to the first charge storage region 24b, the second charge storage region 24d, and the third charge storage region 24c, respectively.
  • One end of the control mechanism (31, 44) and the third transfer control mechanism (31, 43) is arranged at a part of the lower part of the opening, and the other end branched into a plurality is at least the transfer control mechanism.
  • the first charge accumulation region 24b and the second charge accumulation region are arranged at a part of the upper portion of the surface buried region 25 so as to reach a part and are n-type and have a higher impurity density than the surface buried region 25.
  • the “convex portion” means a convex portion on a planar pattern, and a rectangular convex portion can be adopted as a mask level shape by a photolithography technique.
  • the length measuring element includes a p-type pinning layer 27 provided in contact with the surface of the surface buried region 25 as can be seen from the cross-sectional views of FIGS.
  • the pixel formation layer 22 is provided on the p-type semiconductor substrate 21.
  • the first transfer control mechanism (31, 42) uses, as a signal charge, photoelectrons generated in a large-area light-receiving unit having a pixel size of 5 ⁇ m square or more as shown in FIG. , A plane of the n-type surface buried region 25 that constitutes the photodiode for high-speed transport to the charge modulation section having the second transfer control mechanism (31, 44) and the third transfer control mechanism (31, 43).
  • the shape is comb-shaped (fork shape) so that photoelectrons are collected as signal charges at the center of the base of the fork. As shown in FIG.
  • each of the teeth of the fork has a multi-stepped shape in which the width of the teeth spreads from the top to the bottom of the sheet of FIG.
  • the height is high in all regions of the depleted fork tooth portion. Since a drift electric field is generated, photoelectrons as signal charges can be moved at high speeds along the longitudinal direction of the fork teeth even in a large-area light-receiving unit with a pixel size of 5 ⁇ m square or more. it can.
  • the guide region 26a of the length measuring element according to the first embodiment is a semiconductor region for guiding photoelectrons collected at the central portion of the base of the fork to a narrow transfer path (transfer channel) of the charge modulation unit.
  • the shape of the planar pattern 26a is such that the width measured in the direction perpendicular to the longitudinal direction (vertical direction in FIG. 1) of the guide region 26a is from the upper side to the lower side in FIG. It has a multi-step shape that spreads out as you go.
  • the planar pattern of the guide region 26a since the planar pattern of the guide region 26a has a divergent shape, a high drift electric field is generated in all regions of the depleted guide region 26a.
  • the guide region 26a is located at the bottom of the potential distribution of the surface buried region 25 to which the generated carriers move.
  • the thin tip of is in contact.
  • the guide region 26a is formed by, for example, performing double ion implantation on a part of the ion-implanted region for forming the surface buried region 25 according to the planar pattern shown in FIG. Can be formed as a semiconductor region having a high impurity density.
  • the first transfer control mechanism (31, 42) and the second transfer control mechanism constituting the length measuring element according to the first embodiment. (31, 44) and the third transfer control mechanism (31, 43) respectively include an insulating film 31 provided on each of the plurality of convex portions, and a first provided on the insulating film 31.
  • a transfer gate electrode 42, a second transfer gate electrode 44, and a third transfer gate electrode 43 are provided.
  • the thickness of the insulating film 31 in the portion immediately below the first transfer gate electrode 42, the second transfer gate electrode 44, and the third transfer gate electrode 43 are shown in the cross-sectional views of FIGS. 3A and 4A.
  • the voltage applied to each of the first transfer gate electrode 42, the second transfer gate electrode 44, and the third transfer gate electrode 43 controls the potential of the transfer path defined in each of the plurality of convex portions, and the signal charge
  • the movement to the first charge storage region 24b, the second charge storage region 24d, and the third charge storage region 24c can be controlled.
  • the p-type pinning layer 27 exists in a part of the surface buried region 25. A part is formed via the pinning layer 27.
  • the guide region 26 a is a guide region at the opening of the light shielding plate 51 in a plan view of the light shielding plate 51, although it cannot be actually seen. This is a planar pattern in which the end of the photodiode side of 26a is exposed, and the other part is shielded by the light shielding plate 51.
  • the depth of the guide region 26a in FIG. 3 (a) may be constant or partially different, but the manufacturing process is easier if the depth of the guide region 26a is constant.
  • a silicon oxide film (SiO 2 film) is preferable, using various insulating films other than the silicon oxide film (SiO 2 film)
  • An insulated gate structure of an insulated gate transistor may be formed.
  • an ONO film composed of a three-layered film of silicon oxide film (SiO 2 film) / silicon nitride film (Si 3 N 4 film) / silicon oxide film (SiO 2 film) may be used.
  • the gate insulating film contains at least any one element of strontium (Sr), aluminum (Al), magnesium (Mg), yttrium (Y), hafnium (Hf), zirconium (Zr), tantalum (Ta), and bismuth (Bi).
  • An oxide or silicon nitride containing these elements can be used as the gate insulating film.
  • an interlayer insulating film is selectively formed on a thin insulating film functioning as a gate insulating film so as to surround the first transfer gate electrode 42, the second transfer gate electrode 44, and the third transfer gate electrode 43.
  • the insulating film 31 may have a two-layer structure having a step shape. Alternatively, other layers different in thickness from the gate insulating film so as to surround the first transfer gate electrode 42, the second transfer gate electrode 44, and the third transfer gate electrode 43 in a region other than the portion functioning as the gate insulating film.
  • An insulating film or a field insulating film may be selectively configured, and the insulating film 31 may be configured in a step shape.
  • the material of the interlayer insulating film and the field insulating film may be the same as or different from the material of the gate insulating film.
  • the dielectric of the interlayer insulating film has a lower relative dielectric constant than that of the gate insulating film. You may comprise.
  • reference numeral 32 denotes an end portion of the field insulating film, and a region surrounded by the end portion 32 of the field insulating film becomes an active region.
  • a p-type well region 23 is formed under the field insulating film.
  • the first charge accumulation region 24b, the second charge accumulation region 24d, and the third charge accumulation region 24c are surrounded by a well region 23 to form a pixel.
  • a floating diffusion layer is formed on the layer 22.
  • the case where there are three floating diffusion layers in which signal charges are stored will be described for convenience of explanation. However, the number of floating diffusion layers may be two or four or more. Absent.
  • the well region 23 is formed so as to cover a portion other than the photodiode region for each pixel.
  • the transistor see FIG.
  • the “charge modulation unit” constituted by the first transfer control mechanism (31, 42), the second transfer control mechanism (31, 44), and the third transfer control mechanism (31, 43). It is preferable to insert the well region 23 as limitedly as possible so that the well region 23 does not affect the potential distribution. Therefore, the well region 23 is shown in FIGS. 3 (a), 4 (a), and 5 (a).
  • the arrangement pattern of the well region 23 is not limited to the above (the overlapping description is omitted, but the same applies to the arrangement pattern of the well region 23 of the second to seventh embodiments).
  • a linear portion corresponding to a portion extending to the portion of the T-shaped center rod formed by the surface embedding region 25 and located near the light receiving portion is defined in the present invention. This is defined as “trunk route”.
  • a new convex portion that protrudes in a direction orthogonal to the longitudinal direction of the trunk path is further provided at a position on the light receiving part side of the trunk path formed by the surface embedded region 25. Provided.
  • the overall shape of the surface embedding region 25 which is a lower part of the light shielding plate 51 is such that the extension direction of the trunk path is the spine (vertebra). It becomes a planar topology of a fishbone shape (fishbone type or inverted “earth” shape).
  • the first discharge drain region 24a and the second discharge drain region 24e which are n-type and have a higher impurity density than the surface buried region 25 are connected to the tip of a new convex portion that realizes this fishbone shape.
  • the length measuring element according to the first embodiment is disposed adjacent to the first discharge drain region 24a and passes through a new convex portion extending to the left of the surface buried region 25. Then, the first discharge control mechanism (31, 41a) for controlling discharge of electric charges toward the first discharge drain region 24a and the second discharge drain region 24e are arranged in the right direction of the surface buried region 25. A second discharge control mechanism (31, 41b) is further provided for controlling discharge of electric charges toward the second discharge drain region 24e via the new protruding portion that extends.
  • the first discharge control mechanism (31, 41a) and the second discharge control mechanism (31, 41b) are respectively formed above the new convex portions of the surface buried region 25. And a first discharge gate electrode 41a and a second discharge gate electrode 41b provided on the insulating film 31, respectively.
  • the thickness of the insulating film 31 immediately below the first discharge gate electrode 41a and the second discharge gate electrode 41b is thinner than the other portions, so-called “gate insulating film”. Is functioning as As can be seen from FIG.
  • a part of the thick insulating film 31 is formed via the pinning layer 27. Yes. Further, as shown in FIG. 2A, a p-type well region 23 is formed under a thick portion of the insulating film 31 to be a field insulating film.
  • the trunk path is formed from both sides on the front side of the T-shaped branching portion. Since the first discharge gate electrode 41a and the second discharge gate electrode 41b arranged symmetrically so as to be sandwiched are arranged, the first discharge drain region 24a is formed by the first discharge gate electrode 41a and the second discharge gate electrode 41b. And discharge of the photo charge to the second drain region 24e, and a first transfer control mechanism (31, 42), a second transfer control mechanism (31, 44), and a third transfer control mechanism (31, 43). It is possible to perform switching control of the transport of photocharges to the charge modulation unit side.
  • FIG. 2 (a) is a cross-sectional structure viewed from the II-II direction in FIG. 1
  • FIG. 2 (b) is a potential distribution corresponding to the cross-sectional structure in FIG. 2 (a).
  • 3A is a cross-sectional structure viewed from the III-III direction of FIG. 1
  • FIG. 3B shows a potential distribution corresponding to the cross-sectional structure of FIG.
  • a U-shaped potential channel is formed in the electrostatic induction channel portion of the trunk path toward the center rod portion of the T-shape, and the trunk path as shown in the potential distribution of FIG.
  • a potential distribution having no potential barrier is formed in the electrostatic induction channel portion along the cross-sectional direction viewed from the III-III direction toward the third charge accumulation region 24c of the charge modulation portion.
  • the photoelectrons generated in the photodiode are transported to the charge modulation section as signal charges at high speed via the U-shaped potential channel formed in the electrostatic induction channel section.
  • a thick solid line (indicated as “ ⁇ 0.2 V” in FIG. 9) represents an equipotential line with a potential of ⁇ 0.2 V
  • a one-dot chain line (indicated as “0 V” in FIG. 9) represents a potential of 0 V or more.
  • An equipotential line of less than 1V (0V to 0.25V increments) is shown, and a thin solid line (indicated as “1V” in FIG. 9) represents an equipotential line of potential 1V or more and less than 2V (1V to 0.25V increments).
  • a fine broken line (indicated as “2V” in FIG.
  • the potential distribution toward the third charge storage region 24c of the charge modulation section is the third transfer gate electrode. Since the potential of the electrostatic induction channel portion near 43 is high and has a dip in the guide region 26a as shown by the broken line in FIG. 3B, the photoelectrons generated in the photodiode are the third charge of the charge modulation portion. The accumulation area 24c cannot be reached.
  • each of the first discharge gate electrode 41a and the second discharge gate electrode 41b By setting each of the first discharge gate electrode 41a and the second discharge gate electrode 41b to an intermediate potential (M), the dip in the guide region 26a disappears as shown by the solid line in FIG.
  • the photoelectrons generated in (1) reach the third charge accumulation region 24c of the charge modulation section as signal charges.
  • the third transfer control mechanism (31, 43) is light-shielded by the light-shielding plate 51 so that light does not enter directly.
  • the electrostatic induction channel section extending from the trunk path located near the light receiving section to the charge modulation section can be made sufficiently long so that the charge modulation section including the electrostatic induction channel section can be optically shielded by the light shielding plate 51.
  • this is an important point of the length measuring element according to the first embodiment, and has a great effect in reducing the influence of background light using a short-time pulse.
  • three first transfer gate electrodes 42, second transfer gate electrodes 44, and third transfer gate electrodes 43 are arranged in the charge modulation section of the length measuring element according to the first embodiment. .
  • a gate signal G 1 having an intermediate potential (M) to the first transfer gate electrode 42
  • a potential distribution as shown in FIG. 6 is formed.
  • a potential distribution as shown in FIG. 7 is formed by applying a gate signal G 2 having an intermediate potential (M) to the second transfer gate electrode 44, and a gate having an intermediate potential (M) is formed on the third transfer gate electrode 43.
  • a potential distribution as shown in FIG. 8 is formed.
  • a gate signal of an intermediate potential (M) to each of the three first transfer gate electrodes 42, the second transfer gate electrode 44, and the third transfer gate electrode 43, the corresponding three first charges Signal charges are transferred at high speed along the paths shown by thick solid lines in FIGS. 6 to 8 to the storage region 24b, the second charge storage region 24d, and the third charge storage region 24c, respectively, and synchronized with the light pulse.
  • the basic operation of the length measuring element that performs photocharge detection is performed.
  • a thick solid line (indicated as “ ⁇ 0.2 V” in FIGS. 6 to 8) represents an equipotential line with a potential of ⁇ 0.2 V, and an alternate long and short dash line (“0 V in FIGS. 6 to 8).
  • the equipotential lines in increments of 0.25V are shown, and the fine broken lines (indicated as “2V” in FIGS. 6 to 8) indicate equipotential lines of potential 2V and less than 3V (in increments of 2V to 0.25V), which are long
  • a broken line indicates an equipotential line having a potential of 3 V or more and less than 4 V (in increments of 3 to 0.25 V).
  • the number of transfer gate electrodes provided in the charge modulation part may be two or four or more, but it is preferable to make the area of the charge modulation part as small as possible. For example, it is desirable to set the area of the charge modulation part to 1 ⁇ 4 or less of the area of the photodiode part.
  • the length measuring element according to the first embodiment When the length measuring element according to the first embodiment is applied to a distance image sensor that performs optical time-of-flight measurement while canceling the influence (offset) of background light, it is useful to provide three outputs.
  • the voltage level of the gate signal G 1 applied to the first transfer gate electrode 42 and the voltage level of the gate signal G 3 applied to the third transfer gate electrode 43 and the voltage level of the gate signal G 2 to be applied to the second transfer gate electrodes 44 shows the change in the potential distribution of charges corresponding to the modulation unit in FIG. 3 (b) and 4 (b).
  • the voltage level G2 of the gate signal applied to the gate electrode 44 is set to L
  • the voltage level G3 of the gate signal applied to the third transfer gate electrode 43 is an intermediate potential (M) or a lower potential (M) lower than the intermediate potential (M).
  • the voltage level G3 of the gate signal applied to the third transfer gate electrode 43 is set to L, the voltage level G1 of the gate signal applied to the first transfer gate electrode 42, and the second transfer gate electrode 44.
  • the low potential (L) or the intermediate potential (M) as the voltage level G2 of the gate signal applied to the photoelectrons, photoelectrons are transferred to either the first charge accumulation region 24b or the second charge accumulation region 24d. can do.
  • FIG. 1 An example of the actual circuit configuration of one pixel of the length measuring element according to the first embodiment is shown in FIG.
  • the first transfer transistor Q 1T as the first transfer control mechanism (31, 42)
  • the second transfer transistor Q 2T as the second transfer control mechanism (31, 44)
  • a “charge modulation section” of the length measuring element according to the first embodiment is constituted by a parallel circuit of three transistors of the third transfer transistor Q 3T as the control mechanism (31, 43).
  • the electrostatic induction channel portion from the photodiode to the charge modulation portion is represented by junction field effect transistors Q P1 and Q P2 having their gates grounded.
  • the source terminal of the charge discharging MOS transistor Q D is connected to the intermediate tap of the two junction field effect transistors Q P1 and Q P2 connected in series, and the drain terminal of the MOS transistor Q D is connected to the high potential power source V DD . Has been.
  • a broken line portion in FIG. 10 means a path through which electrons flow at high speed due to an electric field due to depletion because of connection in the semiconductor region.
  • the photoelectrons generated in the photodiode D ij are as long as the voltage G D applied to each of the two first discharge gate electrodes 41a and the second discharge gate electrodes 41b constituting the MOS transistor Q D is L.
  • the charge modulation unit is reached immediately, one of the first transfer gate electrode 42, the second transfer gate electrode 44, and the third transfer gate electrode 43 is at the intermediate potential (M), and the other two are at the lower potential.
  • the voltage (L) photoelectrons are transferred to any one of the first charge accumulation region 24b, the second charge accumulation region 24d, and the third charge accumulation region 24c.
  • one end of each of the first transfer transistor Q 1T , the second transfer transistor Q 2T, and the third transfer transistor Q 3T constituting the charge modulation unit is connected to the junction field effect transistor Q P2 .
  • the circuit configuration is connected in a T shape.
  • the other ends of the first transfer transistor Q 1T , the second transfer transistor Q 2T and the third transfer transistor Q 3T are the first charge storage region 24 as the node D 1 and the second end as the node D 2 .
  • the circuit configuration is connected to the charge storage region 24i and the third charge storage region 24l as the node D3.
  • the first charge storage region 24b, the second charge storage region 24d, and the third charge storage region 24c that define the three nodes D 1 , D 3 , and D 2 in the circuit configuration of FIG. 1 , C 3 and C 2 are connected.
  • the capacitors C 1 , C 3 , C 2 it is suitable to use a depletion mode MOS capacitor in which the threshold voltage is set to a negative voltage in order to reduce voltage dependency.
  • the first node D 1 is connected to the gate terminal of the first amplifier transistor Q 1A constituting a potential change accompanying a change in the first charge of the node D 1, a source follower circuit for reading, the first Further, a first reset transistor Q 1R is connected to the node D 1 in order to initialize the signal charge after reading out the signal. Further, the source terminal of the first amplifier transistor Q 1A, first select transistor Q 1S as a switch for reading pixel selection is connected, the output of the first selection transistor Q 1S is connected to the signal readout lines running in the vertical direction Has been.
  • the second node D 2 is connected to the gate terminal of the second amplifying transistor Q 2A constituting the source follower circuit for reading out the potential change accompanying the change in the charge amount of the second node D 2.
  • a second reset transistor Q 2R is connected to the second node D 2 in order to initialize the signal charge after the signal is read out.
  • the source terminal of the second amplifying transistor Q 2A, the second select transistor Q 2S as a switch for reading pixel selection is connected, the output of the second selection transistor Q 2S is connected to the signal readout lines running in the vertical direction Has been.
  • the third node D 3 is connected to the gate terminal of the third amplifying transistor Q 3A constituting the source follower circuit for reading out the potential change accompanying the change in the charge amount of the third node D 3 .
  • a third reset transistor Q 3R is connected to the third node D 3 in order to initialize the signal charge after the signal is read out.
  • the source terminal of the third amplifier transistor Q 3A is connected to a third select transistor Q 3S as a switch for reading pixel selection, the output of the third selection transistor Q 3S is connected to a signal readout lines running in the vertical direction Has been.
  • FIG. 11 As a method for reading a signal from the length measuring element according to the first embodiment, as shown in FIG. 11, as shown in FIG. 11, as shown in FIG. 11, as shown in FIG. A method may be used in which the number of signal readout lines is one and the switches based on the selection signals SL1, SL2, and SL3 are sequentially turned on and read as time series signals.
  • FIG. 12 is a timing chart when the length measuring element according to the first embodiment is used as a distance image sensor.
  • the pulse width T 0 of the emitted light, the pulse width of the gate signal G 1 applied to the first transfer gate electrode 42, the pulse width of the gate signal G 3 applied to the third transfer gate electrode 43, and the second transfer gate electrode 44 the pulse width of the gate signal G 2 that are the same.
  • the delay time (light flight time) of the first incoming light (received light) is T d1 with respect to the pulse of the emitted light in FIG. 12, the first charge accumulated in the first charge accumulation region 24b.
  • Whether the flight time of the light pulse is larger than the pulse width T 0 of the emitted light can be understood by comparing the first accumulated charge Q1 and the third accumulated charge Q3. If Q1> Q3, the flight time of the light pulse is calculated using equation (4), and if Q1 ⁇ Q3, it is calculated using equation (8).
  • the length measuring element according to the first embodiment has a function suitable for optical time-of-flight measurement. Therefore, when the length measuring element according to the first embodiment is used as a pixel (lock-in pixel) of the solid-state imaging device, a plurality of large-area pixels having a pixel size of 5 ⁇ m square or more are arranged on the same semiconductor chip. Even in such a case, a high-sensitivity and low dark current optical time-of-flight image sensor capable of transferring signal charges at high speed can be realized.
  • the length measuring element according to the modification of the first embodiment of the present invention includes a light shielding plate 51 having an opening (aperture part). It is a lock-in pixel that defines the position of the light receiving part.
  • the length measuring element according to the modified example of the first embodiment is a first conductivity type (p-type) semiconductor as in the cross-sectional structures shown in FIGS.
  • a light shielding portion disposed above the pixel formation layer 22 so as to define the position of the light receiving portion in the pixel formation layer 22 below the opening.
  • the photodiode 51 is selectively arranged on the upper part of the pixel forming layer 22 so as to form a photodiode with a junction structure with the pixel forming layer 22, and further, the light shielding part 51 blocks light from the position of the light receiving part.
  • the second conductivity type (n-type) of the plurality of convex portions is formed so as to extend the upper part of the pixel forming layer 22 so as to reach the plurality of positions and to form a T-shaped branch shape on the tip side.
  • N-type surface buried region connected to the surface buried region 25 and the tip of the convex portion 5, the first charge accumulation region 24b, the second charge accumulation region 24d, and the third charge accumulation region 24c, and the plurality of convex portions, respectively, the first charge accumulation region 24b and the second charge accumulation region 24d.
  • a first transfer control mechanism that is disposed adjacent to the third charge storage region 24c and controls transfer of signal charges to the first charge storage region 24b, the second charge storage region 24d, and the third charge storage region 24c. (31, 42), a second transfer control mechanism (31, 44), and a third transfer control mechanism (31, 43) to constitute a lock-in pixel.
  • the longitudinal direction of the trunk path at the position on the light receiving part side of the trunk path formed by the surface embedding region 25 is similar to the topology shown in FIG.
  • the first discharge drain region 24a and the second discharge drain region 24e which are n-type and have a higher impurity density than the surface buried region 25 are connected to the tip of the new convex portion.
  • the first charge storage region 24b which is disposed at a part of the upper portion of the surface buried region 25, is n-type and has a higher impurity density than the surface buried region 25,
  • the topology of the guide region 26b having a lower impurity density than the second charge storage region 24d and the third charge storage region 24c is different from the topology of the guide region 26a shown in FIG. That is, in the length measuring element according to the modified example of the first embodiment, the guide region 26b extends from one end to the other end disposed at a part below the opening (aperture) of the light shielding plate 51.
  • the first discharge drain region 24a and the second discharge drain region 24e along a path that reaches at least a part of the transfer control mechanism on the part side and a new protrusion provided in a direction orthogonal to the longitudinal direction of the trunk path. It differs from the topology of the guide region 26a shown in FIG. 1 in that it has a route to reach.
  • the length measuring element according to the modification of the first embodiment is disposed adjacent to the first discharge drain region 24a and is a new protrusion extending in the left direction of the surface buried region 25.
  • the first discharge control mechanism (31, 41a) for controlling the discharge of the charge toward the first discharge drain region 24a via the portion is also provided in the guide region 26b disposed on the new convex portion extending to the left side.
  • the second discharge control is arranged adjacent to the second discharge drain region 24e and controls discharge of electric charges toward the second discharge drain region 24e via a new convex portion extending in the right direction of the surface buried region 25.
  • the mechanism (31, 41b) is also provided in the guide region 26b arranged on a new convex portion extending to the right side.
  • the guide region 26b is provided below the first discharge gate electrode 41a constituting the first discharge control mechanism (31, 41a) and the second discharge control mechanism (31, 41b). It is provided under each of the discharge gate electrodes 41b. As shown in FIG. 13, the guide region 26b extends below the first discharge gate electrode 41a and the second discharge gate electrode 41b and further extends to the first discharge drain region 24a and the second discharge drain region 24e. by forming Te, a relatively low discharge gate voltage G D, it is possible to perform discharge control of the optical charge.
  • the length measuring element according to the modification of the first embodiment also includes a p-type pinning layer 27 provided in contact with the surface of the surface buried region 25, and the pixel formation layer 22 is formed on the p-type semiconductor substrate 21.
  • the point provided in FIG. 3 is also the same as the structure shown in FIGS. 3 (a) and 4 (a).
  • photoelectrons generated in a large-area light-receiving unit having a pixel size of 5 ⁇ m square or more as shown in FIG. 13 are transferred to the first transfer control mechanism (31, 42), the second transfer control mechanism (31, 44), and the first. As shown in FIG.
  • the n-type surface buried region 25 constituting the photodiode has a planar shape in a comb shape (fork shape) for high-speed transport to the charge modulation section having the three transfer control mechanism (31, 43).
  • the other structures such as the photoelectrons gathering at the central part of the base of the fork are the same as those of the length measuring element according to the modified example of the first embodiment already described. Omitted.
  • a relatively low discharge gate voltage G D the first discharge gate electrode 41a
  • the second discharge gate electrode 41b discharges photocharges to the first discharge drain region 24a and the second discharge drain region 24e, and the first transfer control mechanism (31, 42) and the second transfer control mechanism (31, 44).
  • the third transfer control mechanism (31, 43) the switching control of the transport of the photocharge to the charge modulation unit side can be performed.
  • the length measuring element according to the second embodiment of the present invention is a lock-in pixel in which the position of the light receiving part is defined by a light shielding plate 51 having an opening (aperture part) indicated by a one-dot chain line in FIG. Similar to the cross-sectional views shown in FIGS. 2 to 4, the length measuring element according to the second embodiment includes a pixel formation layer 22 made of a first conductivity type (p-type) semiconductor, an opening portion, and the like. (Aperture part), and a light-shielding plate 51 disposed above the pixel formation layer 22 so as to define the position of the light-receiving part in the pixel formation layer 22 below the opening.
  • p-type first conductivity type
  • the photodiode is selectively disposed above the pixel formation layer 22 so as to form a photodiode with a junction structure with the layer 22, and further reaches a plurality of positions shielded from light by the light shielding plate 51 from the position of the light receiving portion.
  • a second conductivity type (n-type) surface-embedded region 25 that extends above the pixel formation layer 22 and forms a plurality of convex portions so that the tip side has a T-shaped branch shape;
  • a first current connected to each of the tip portions and having an n-type impurity density higher than that of the surface buried region 25.
  • a first transfer control mechanism (31, 42p, 42q) and a second transfer control which are arranged and control the transfer of signal charges to the first charge storage region 24b, the second charge storage region 24d and the third charge storage region 24c.
  • the mechanism (31, 44p, 44q) and the third transfer control mechanism (31, 43p, 43q) and one end portion is arranged at a part of the lower portion of the opening, and the other end portion branched into a plurality is transferred.
  • the first charge storage region 24b and the second charge storage region 24b are arranged at a part of the upper portion of the surface buried region 25 so as to reach at least a part of the mechanism and have an impurity density higher than that of the surface buried region 25.
  • the first transfer control mechanism (31, 42p, 42q) constituting the length measuring element according to the second embodiment forms the pixel so as to sandwich the convex portion extending to the left side of the T-shaped topology.
  • the transfer control mechanism of the length measuring element according to the first embodiment has a specific structure in that it includes a pair of first electric field control electrodes 42p and 42q arranged on the layer 22 via an insulating film. Different.
  • the insulating film under the pair of first electric field control electrodes 42p, 42q is the first transfer gate electrode 42, the second transfer gate electrode 44, and the third transfer gate electrode shown in FIGS. 3 (a) and 4 (a).
  • the “gate insulating film” is a portion in which the thickness immediately below the first electric field control electrodes 42p and 42q is thinner than the other portions.
  • the same material as the insulating film 31 of the length measuring element according to the first embodiment can be used.
  • the first electric field control electrodes 42p and 42q are arranged to face each other so as to sandwich the convex portion along a direction orthogonal to the signal charge transfer direction along the convex portion extending to the left side.
  • an electric field control voltage to each of the first electric field control electrodes 42p and 42q and changing the depletion potential of the convex portion extending to the left side, the movement of the signal charge transferred through the convex portion extending to the left side is controlled.
  • the operation mechanism is different from the transfer control mechanism of the length measuring element according to the first embodiment in that the “lateral electric field control effect” is performed.
  • the second transfer control mechanism (31, 44p, 44q) constituting the length measuring element according to the second embodiment forms a pixel so as to sandwich a convex portion extending to the right side of the T-shaped topology.
  • a pair of second electric field control electrodes 44p and 44q are arranged on the layer 22 via an insulating film.
  • the insulating film under the pair of second electric field control electrodes 44p and 44q is a “gate insulating film” in which the thickness of the portion immediately below the second electric field control electrodes 44p and 44q is thinner than the other portions.
  • the second electric field control electrodes 44p and 44q are arranged to face each other so as to sandwich the convex portion along a direction orthogonal to the signal charge transfer direction along the convex portion extending to the right side.
  • a convex portion extending to the right side is applied to each of the second electric field control electrodes 44p, 44q by changing a depletion potential of the convex portion extending to the right side by applying an electric field control voltage different from that of the first electric field control electrodes 42p, 42q. It is possible to control the movement of signal charges transferred through the inside.
  • the third transfer control mechanism (31, 43p, 43q) constituting the length measuring element according to the second embodiment sandwiches a convex portion extending downward in the T-shaped topology.
  • a pair of third electric field control electrodes 43p and 43q arranged on the pixel formation layer 22 via an insulating film is provided.
  • the insulating film below the pair of third electric field control electrodes 43p and 43q is a “gate insulating film” in which the thickness of the portion immediately below the third electric field control electrodes 43p and 43q is thinner than the other portions.
  • the third electric field control electrodes 43p and 43q are arranged to face each other so as to sandwich the convex portion along a direction orthogonal to the signal charge transfer direction along the convex portion extending downward.
  • An electric field control voltage different from that of the first electric field control electrodes 42p and 42q and the second electric field control electrodes 44p and 44q is applied to the third electric field control electrodes 43p and 43q, and the depletion potential of the convex portion extending downward is applied. By changing it, it is possible to control the movement of the signal charge transferred through the convex portion extending downward.
  • a new convex portion that protrudes in a direction perpendicular to the longitudinal direction of the trunk path is further provided at the position on the light receiving part side of the trunk path formed by the surface embedding region 25.
  • the first discharge drain region 24a and the second discharge drain region 24e which are n-type and have a higher impurity density than the surface buried region 25 are connected to the tips of the convex portions.
  • the length measuring element according to the second embodiment is disposed adjacent to the first discharge drain region 24 a and passes through a new protrusion extending in the left direction of the surface buried region 25. Then, the first discharge control mechanism (31, 41a) for controlling discharge of electric charges toward the first discharge drain region 24a and the second discharge drain region 24e are arranged in the right direction of the surface buried region 25.
  • the length measuring element according to the first embodiment is further provided with a second discharge control mechanism (31, 41b) for controlling discharge of the charge toward the second discharge drain region 24e via the new protrusion extending. It is the same.
  • each of the first discharge control mechanism (31, 41a) and the second discharge control mechanism (31, 41b) has a new convexity of the surface embedding region 25 as in the cross-sectional structure shown in FIG. Or a cross-sectional view of FIG. 2 to FIG. 4 including an insulating film provided on each of the portions and a first discharge gate electrode 41a and a second discharge gate electrode 41b respectively provided on the insulating film.
  • a p-type pinning layer 27 provided in contact with the surface of the surface-buried region 25 is provided, and the pixel formation layer 22 is provided on the p-type semiconductor substrate 21 to provide a point or the like. Since other structures are substantially the same as those of the length measuring element according to the first embodiment, a duplicate description is omitted.
  • the trunk path is sandwiched from both sides on the front side of the T-shaped branching portion. Since the first discharge gate electrode 41a and the second discharge gate electrode 41b arranged symmetrically are arranged, the first discharge drain region 24a and the second discharge gate electrode 41b are arranged by the first discharge gate electrode 41a and the second discharge gate electrode 41b.
  • the discharge of the photocharge to the discharge drain region 24e, the first transfer control mechanism (31, 42p, 42q), the second transfer control mechanism (31, 44p, 44q), and the third transfer control mechanism (31, 43p, 43q) It is possible to perform switching control of the transport of photocharges to the charge modulation unit provided with
  • the length measuring element according to the second embodiment can measure the time of flight by using the formula (4) or the formula (8) described in the first embodiment. It can be seen that it has a suitable function. Therefore, when the length measuring element according to the second embodiment is used as a pixel (lock-in pixel) of a solid-state imaging device, a plurality of large-area pixels having a pixel size of 5 ⁇ m square or more are arranged on the same semiconductor chip. Even in such a case, a high-sensitivity and low dark current optical time-of-flight image sensor capable of transferring signal charges at high speed can be realized.
  • the electrostatic induction channel section extending from the trunk path located near the light receiving section to the charge modulation section is provided. Since the charge modulation portion is light-shielded by the light shielding plate 51 with a sufficient length, there is a great effect in reducing the influence of background light using a short-time pulse.
  • the first embodiment Charge transfer can be performed at a higher speed than the “transfer gate method” described with reference to the length measuring element.
  • the length measuring element according to the third embodiment of the present invention has one opening (aperture part) indicated by a one-dot chain line.
  • This is a lock-in pixel having a first surface embedded region 25u and a second surface embedded region 25v that are interdigitally opposed to each other inside a light receiving portion defined by the light shielding plate 51 having the light shielding plate 51.
  • reference numeral 32b denotes an end portion of the field insulating film.
  • the length measuring element according to the third embodiment since the region surrounded by the end 32b of the field insulating film becomes the active region of the lock-in pixel, the length measuring element according to the third embodiment has two surface buried regions in one pixel.
  • a p-type well region 23 is formed under the field insulating film as in the cross-sectional structures shown in FIGS. 2 (a), 3 (a), and 4 (a). ing.
  • the length measuring element according to the third embodiment is the same as shown in the cross-sectional views shown in FIGS. Is selectively formed on the pixel formation layer 22 so that the first photodiode is formed by a junction structure between the pixel formation layer 22 made of a first conductivity type (p-type) semiconductor and the pixel formation layer 22.
  • the first branch structure is arranged and further extends from the position of the light receiving portion to a plurality of positions shielded from light by the light shielding plate 51 and extends at the top of the pixel forming layer 22 and branches the tip side into a T-shape.
  • N-type first surface buried region 25u connected to the first conductivity buried region 25u of the second conductivity type (n-type) and the tip of the T-shaped first branch structure.
  • An upper first charge storage region 24 ub, an upper second charge storage region 24 ud having a higher impurity density than The upper third charge storage region 24uc, the upper second charge storage region 24ud, and the upper third charge storage region 24uc are adjacent to the side third charge storage region 24uc and the respective convex portions of the T-shaped first branch structure.
  • the upper first transfer control mechanism (31, 42u) is arranged to control the transfer of signal charges to the upper first charge accumulation region 24ub, the upper second charge accumulation region 24ud, and the upper third charge accumulation region 24uc, respectively.
  • the upper second transfer control mechanism (31, 44u) and the upper third transfer control mechanism (31, 43u), and one end portion is arranged at a part below the first surface buried region 25u, From the n-type first surface buried region 25u arranged at a part of the upper portion of the first surface buried region 25u so that the other branched end reaches at least part of the transfer control mechanism.
  • Side first charge accumulation region 24ub, upper second charge accumulation region 24ud, and first guide region 26u having a lower impurity density than upper third charge accumulation region 24uc, and constitutes one side of the lock-in pixel. .
  • the upper first charge accumulation region 24 ud and the upper second charge accumulation region 24 ud are the same as those shown in FIGS. 2 (a), 3 (a) and 4 (a).
  • the upper third charge storage region 24uc is surrounded by a well region 23 and formed as a floating diffusion layer on the pixel formation layer 22.
  • the number of floating diffusion layers is two or four. There can be more than one.
  • the length measuring element according to the third embodiment is a p-type provided in contact with the surface of the first surface buried region 25u, as in the cross-sectional views shown in FIGS.
  • a first pinning layer of the mold is provided.
  • the pixel formation layer 22 is provided on a p-type semiconductor substrate.
  • photoelectrons generated in the light receiving unit as shown in FIG. 16 are used as signal charges, and the upper first transfer control mechanism (31, 42u) and the upper second transfer control mechanism (31, 44u). ) And the upper surface of the third transfer control mechanism (31, 43u), the plane of the n-type first surface buried region 25u constituting the first photodiode for high-speed transport to the first charge modulation section.
  • the shape is a fork shape so that the photoelectrons gather at the handle of the fork.
  • each of the teeth of the fork has a multi-stepped shape in which the width of the teeth spreads from the bottom to the top in FIG.
  • the fork teeth in the planar pattern of the surface embedding region 25u in the light receiving part have a divergent shape, it is high in all regions of the depleted fork tooth portion. Since a drift electric field is generated, photoelectrons as signal charges can be moved at high speeds along the longitudinal direction of the fork teeth even in a large-area light-receiving unit with a pixel size of 5 ⁇ m square or more. it can.
  • the first guide region 26u of the length measuring element according to the third embodiment is a semiconductor region for guiding photoelectrons collected at the central portion of the base of the fork to a narrow transfer path (transfer channel) of the charge modulation unit, As shown in FIG. 16, the shape of the first guide region 26u in the plane pattern is such that the width measured in the direction perpendicular to the longitudinal direction (vertical direction in FIG. 16) of the first guide region 26u is below the plane of FIG. It has a multi-step shape that spreads from the top to the bottom. In the length measuring element according to the third embodiment, since the planar pattern of the first guide region 26u has a divergent shape, a high drift electric field is generated in all regions of the depleted first guide region 26u. .
  • photoelectrons as signal charges can be moved at high speed along the longitudinal direction of the first guide region 26u.
  • the narrow tip of the first guide region 26u comes into contact with the bottom of the potential distribution of the first surface embedded region 25u that is the destination of the generated carriers. Yes.
  • the upper first transfer control mechanism (31, 42u) and the upper second transfer constituting the length measuring element according to the third embodiment includes an insulating film 31 provided on each convex portion of the T-shaped first branch structure, and the insulating film 31.
  • An upper first transfer gate electrode 42u, an upper second transfer gate electrode 44u, and an upper third transfer gate electrode 43u are provided on the film 31, respectively.
  • the portion immediately below the upper first transfer gate electrode 42u, the upper second transfer gate electrode 44u, and the upper third transfer gate electrode 43u Similar to the structure shown in the cross-sectional views of FIGS. 3A and 4A, the portion immediately below the upper first transfer gate electrode 42u, the upper second transfer gate electrode 44u, and the upper third transfer gate electrode 43u.
  • the insulating film 31 is thinner than the other portions and functions as a so-called “gate insulating film”.
  • the respective voltages applied to the upper first transfer gate electrode 42u, the upper second transfer gate electrode 44u, and the upper third transfer gate electrode 43u are defined on the respective convex portions of the T-shaped first branch structure.
  • the transfer path (transfer channel) is controlled to control the movement of the signal charges to the plurality of upper first charge storage regions 24ub, upper second charge storage regions 24ud, and upper third charge storage regions 24uc. it can.
  • an interlayer insulating film is formed on a thin insulating film functioning as a gate insulating film so as to surround the upper first transfer gate electrode 42u, the upper second transfer gate electrode 44u, and the upper third transfer gate electrode 43u.
  • the insulating film 31 may have a two-layer structure having a step shape.
  • the gate insulating film has a thickness different from that of the upper first transfer gate electrode 42u, the upper second transfer gate electrode 44u, and the upper third transfer gate electrode 43u in a region other than the portion functioning as the gate insulating film.
  • Another interlayer insulating film or field insulating film may be selectively configured, and the insulating film 31 may be configured in a step shape.
  • the material of the interlayer insulating film and the field insulating film may be the same as or different from the material of the gate insulating film.
  • the dielectric of the interlayer insulating film has a lower relative dielectric constant than that of the gate insulating film. You may comprise.
  • the first guide region 26u is not formed in the opening of the light shielding plate 51 in a plan view of the light shielding plate 51 from above.
  • the first guide region 26 u is a planar pattern in which the end portion on the first photodiode side is exposed, and the other portion is shielded by the light shielding plate 51.
  • a new trunk projecting in a direction perpendicular to the longitudinal direction of the trunk path in the trunk path serving as the trunk portion of the first branch structure formed by the first surface embedded region 25u.
  • Convex portions are further provided in the left-right direction.
  • An n-type upper first drain region 24ua and an upper second drain region 24ue having an impurity density higher than that of the first surface buried region 25u are connected to the respective leading ends of the new convex portions extending in the left-right direction.
  • the length measuring element according to the third embodiment is disposed adjacent to the upper first discharge drain region 24ua and extends to the left of the first surface buried region 25u.
  • An upper first discharge control mechanism (31, 41ua) that controls discharge of electric charges toward the upper first discharge drain region 24ua via the convex portion, and an upper second discharge drain region 24ue are disposed adjacent to each other. And an upper second discharge control mechanism (31, 41ub) for controlling discharge of charges toward the upper second discharge drain region 24ue via a new convex portion extending in the right direction of the surface buried region 25u.
  • Each of the upper first discharge control mechanism (31, 41ua) and the upper second discharge control mechanism (31, 41ub) is similar to the structure shown in FIG.
  • An insulating film 31 provided on each of the new protrusions, and an upper first discharge gate electrode 41 ua and an upper second discharge gate electrode 41 ub provided on the insulating film 31 are provided. Similar to the structure shown in the cross-sectional view of FIG. 2A, the thickness of the insulating film 31 in the portion immediately below the upper first discharge gate electrode 41ua and the upper second discharge gate electrode 41ub is thinner than the other portions, so-called It functions as a “gate insulating film”.
  • the length measuring element according to the third embodiment has a junction structure with the pixel formation layer 22 in the light receiving portion.
  • the pixel formation layer is selectively disposed on the pixel formation layer 22 so as to constitute the second photodiode, and further reaches a plurality of positions shielded from light by the light shielding plate 51 from the position of the light receiving portion.
  • the lower first charge storage region 24vb, the lower second charge storage region 24vd, and the lower third charge are connected to the leading ends of the branched structures and are n-type and have a higher impurity density than the second surface buried region 25v.
  • the first charge accumulation region 24vb, the lower second charge accumulation region 24vd, the lower second charge accumulation region 24vd, and the lower third charge accumulation region 24vc are respectively disposed adjacent to the lower first charge accumulation region 24vb and the lower second charge accumulation region 24vd.
  • the lower first transfer control mechanism (31, 42v), the lower second transfer control mechanism (31, 44v), and the lower third transfer for controlling the transfer of the signal charge to the lower third charge accumulation region 24vc.
  • One end is arranged at a part below the control mechanism (31, 43v) and the second surface embedding region 25v, and the other end branched into a plurality reaches at least a part of the transfer control mechanism.
  • the lower first charge storage region 24vb and the lower side are arranged at a part of the upper portion of the second surface buried region 25v and have an impurity density higher than that of the second surface buried region 25v.
  • the lower first charge accumulation region 24vb and the lower second charge accumulation are the same as shown in FIGS. 2 (a), 3 (a) and 4 (a).
  • the region 24vd and the lower third charge storage region 24vc are surrounded by the well region 23 and formed as a floating diffusion layer on the pixel formation layer 22.
  • the number of floating diffusion layers is two or four. There can be more than one.
  • the length measuring element according to the third embodiment is a p-type provided in contact with the surface of the second surface buried region 25v, as in the cross-sectional views shown in FIGS. A second pinning layer of the mold is provided.
  • photoelectrons generated in the light receiving unit as shown in FIG. 16 are converted into the lower first transfer control mechanism (31, 42v) and the lower second transfer control mechanism (31, 44v).
  • the shape is a fork shape so that the photoelectrons gather at the handle of the fork.
  • each of the teeth of the fork has a multi-stepped shape in which the width of the teeth spreads from the top to the bottom of the paper surface of FIG. 16.
  • the height is high in all regions of the depleted fork tooth portion. Since a drift electric field is generated, photoelectrons as signal charges can be moved at high speeds along the longitudinal direction of the fork teeth even in a large-area light-receiving unit with a pixel size of 5 ⁇ m square or more. it can.
  • the second guide region 26v of the length measuring element according to the third embodiment is a semiconductor region for guiding the photoelectrons collected at the central portion of the base of the fork to a narrow transfer path (transfer channel) of the charge modulation unit, As shown in FIG. 16, the shape of the second guide region 26v in the plane pattern is such that the width measured in the direction perpendicular to the longitudinal direction (vertical direction in FIG. 16) of the second guide region 26v is above the plane of FIG. It has a multi-step shape that spreads from the bottom to the bottom. In the length measuring element according to the third embodiment, since the planar pattern of the second guide region 26v has a divergent shape, a high drift electric field is generated in all regions of the depleted second guide region 26v. .
  • photoelectrons as signal charges can be moved at high speed along the longitudinal direction of the second guide region 26v.
  • the thin tip of the second guide region 26v comes into contact with the bottom of the potential distribution of the second surface embedded region 25v that is the destination of the generated carriers. Yes.
  • the first guide region 26u and the second guide region 26v are formed, for example, in the planar pattern shown in FIG. 16 in a part of the ion-implanted region that forms the first surface buried region 25u and the second surface buried region 25v. Accordingly, by performing double ion implantation, a semiconductor region having a higher impurity density than the first surface buried region 25u and the second surface buried region 25v can be formed.
  • the lower first transfer control mechanism (31, 42v) constituting the length measuring element according to the third embodiment the lower first Each of the two transfer control mechanisms (31, 44v) and the lower third transfer control mechanism (31, 43v) includes an insulating film 31 provided on each convex portion of the T-shaped second branch structure.
  • the lower first transfer gate electrode 42v, the lower second transfer gate electrode 44v, and the lower third transfer gate electrode 43v are directly below.
  • the thickness of the insulating film 31 in this part is thinner than the other parts and functions as a so-called “gate insulating film”.
  • the respective convex portions of the T-shaped second branch structure are generated by the respective voltages applied to the lower first transfer gate electrode 42v, the lower second transfer gate electrode 44v, and the lower third transfer gate electrode 43v. And the movement of the signal charges to the plurality of lower first charge accumulation regions 24vb, lower second charge accumulation regions 24vd, and lower third charge accumulation regions 24vc, respectively. be able to.
  • a lower first transfer gate electrode 42v, a lower second transfer gate electrode 44v, and a lower third transfer gate electrode 43v are surrounded on a thin insulating film functioning as a gate insulating film.
  • An interlayer insulating film may be selectively configured, and the insulating film 31 may have a two-layer structure having a step shape.
  • the gate insulating film and the thickness are formed so as to surround the lower first transfer gate electrode 42v, the lower second transfer gate electrode 44v, and the lower third transfer gate electrode 43v in a region other than the portion functioning as the gate insulating film.
  • Other interlayer insulating films and field insulating films having different thicknesses may be selectively configured to form the insulating film 31 in a stepped shape.
  • the second guide region 26 v is not formed in the opening of the light shielding plate 51 in the plan view when the light shielding plate 51 is viewed from above.
  • the second guide region 26v is a planar pattern in which the end portion on the second photodiode side is exposed, and the other portion is shielded by the light shielding plate 51.
  • the length measuring element according to the third embodiment in the trunk path serving as the trunk portion of the second branch structure formed by the second surface embedded region 25v, a new protruding in the direction perpendicular to the longitudinal direction of the trunk path. Convex portions are further provided in the left-right direction.
  • the lower first drain region 24va and the lower second drain region 24ve which are n-type and have a higher impurity density than the second surface buried region 25v, are connected to the tips of the new convex portions that extend in the left-right direction.
  • the length measuring element according to the third embodiment is disposed adjacent to the lower first drain region 24va and extends to the left of the second surface buried region 25v.
  • the lower first discharge control mechanism (31, 41va) for controlling the discharge of the charge toward the lower first discharge drain region 24va via the convex portion and the lower second discharge drain region 24ve are arranged adjacent to each other.
  • Each of the lower first discharge control mechanism (31, 41va) and the lower second discharge control mechanism (31, 41vb) is similar to the structure shown in FIG.
  • the insulating film 31 is provided on each of the 25 v new convex portions, and the lower first discharge gate electrode 41 va and the lower second discharge gate electrode 41 vb are provided on the insulating film 31, respectively. Similar to the structure shown in the sectional view of FIG. 2A, the thickness of the insulating film 31 in the portion immediately below the lower first discharge gate electrode 41va and the lower second discharge gate electrode 41vb is thinner than the other portions. It functions as a so-called “gate insulating film”.
  • FIG. 16 In the case of a solid-state imaging device (image sensor) having a large pixel area, when one photodiode such as the length measuring element according to the first and second embodiments cannot provide a sufficiently high-speed response, FIG. As shown in the structure, a plurality of photodiodes can be arranged in one pixel (pixel), and the output from the plurality of photodiodes can be added to enhance the signal.
  • the length measuring element according to the third embodiment shown in FIG. 16 corresponds to a case where two structures of the length measuring elements according to the first and second embodiments are included in one pixel.
  • the upper first discharge gate electrode 41 ua and the upper second discharge gate electrode 41 ub are arranged symmetrically so as to sandwich the trunk path from both sides on the front side (lower side) of the T-shaped branch. Therefore, the upper first discharge gate electrode 41 ua and the upper second discharge gate electrode 41 ub discharge the photocharges to the upper first discharge drain region 24 ua and the upper second discharge drain region 24 ue and the upper first discharge gate electrode 41 ub. Transport of photocharges to the first charge modulation section provided with the transfer control mechanism (31, 42u), the upper second transfer control mechanism (31, 44u), and the upper third transfer control mechanism (31, 43u) It is possible to perform the switching control.
  • the front side of the T-shaped branching portion ( Upper side), the lower first discharge gate electrode 41va and the lower second discharge gate electrode 41vb arranged symmetrically so as to sandwich the trunk path from both sides are arranged, so the lower first discharge gate electrode 41va
  • the lower second discharge gate electrode 41vb discharges photocharges to the lower first discharge drain region 24va and the lower second discharge drain region 24ve, and the lower first transfer control mechanism (31, 42v), lower It is possible to perform switching control of the transport of photocharges to the second charge modulation unit provided with the side second transfer control mechanism (31, 44v) and the lower third transfer control mechanism (31, 43v).
  • FIG. 17 shows an equivalent circuit representation of the length measuring element according to the third embodiment having two photodiodes of the first photodiode Du ij and the second photodiode Dv ij inside one pixel.
  • the upper third transfer transistor Qu 3T as the upper third transfer control mechanism (31, 43u) constitutes a “first charge modulation unit”.
  • the lower first transfer transistor Qv 1T , the lower second transfer control mechanism (31, 42v) as the lower first transfer control mechanism (31, 42v) disposed on the right side adjacent to the first charge modulation unit.
  • the lower second transfer transistor Qv 2T as 44v) and the lower third transfer transistor Qv 3T as the lower third transfer control mechanism (31, 43v) constitute a “second charge modulation unit”. .
  • the electrostatic induction channel portion from the first photodiode Du ij described at the left end of the upper stage to the first charge modulation portion is shown as a circuit configuration including a broken line.
  • the electrostatic induction channel portion On the left side of the upper stage, the electrostatic induction channel portion is represented by two first junction field effect transistors Qu P1 and Qu P2 whose gates are grounded.
  • the source terminal of the first charge discharging MOS transistor Qu D for discharging charges is connected to the intermediate tap of the two first junction field effect transistors Qu P1 and Qu P2 connected in series, and the first charge discharging MOS transistor Qu D is connected.
  • a high potential power source V DD are connected to a high potential power source V DD .
  • the broken line portion on the left side of the upper stage in FIG. 17 means a path through which electrons flow at high speed by an electric field due to depletion because of connection in the semiconductor region.
  • the first charge modulation section includes the upper first transfer transistor Qu 1T , the upper second transfer transistor Qu 2T, and the upper third transfer transistor Qu 3T , as an equivalent circuit display, A circuit configuration in which one end of each of the 1 transfer transistor Qu 1T , the upper second transfer transistor Qu 2T and the upper third transfer transistor Qu 3T is connected to the first junction field effect transistor Qu P2 in a T shape. Become.
  • the other ends of the upper first transfer transistor Qu 1T , the upper second transfer transistor Qu 2T and the upper third transfer transistor Qu 3T are respectively connected to the upper first charge storage region 24ub as the node D 1 and the node D 2. since the circuit arrangement is connected to the upper third charge storage region 24uc as upper second charge accumulation region 24ud and node D 3 as the upper first transfer gate electrodes 42u, upper second transfer gate electrode 44 u, the upper first By applying an intermediate potential (M) voltage to one of the three transfer gate electrodes 43u and a low potential (L) voltage to the other two, the upper first charge accumulation region 24ub, the upper second charge accumulation region The photoelectrons are transferred to either 24 ud or the upper third charge storage region 24 uc.
  • M intermediate potential
  • L low potential
  • the electrostatic induction channel section from the second photodiode Dv ij described at the left end of the lower stage to the second charge modulation section described at the center connected to the lower stage side has its own gate grounded.
  • the second junction field effect transistors Qv P 1 and Qv P2 are shown.
  • the source terminal of the second charge discharging MOS transistor Qv D for discharging charges is connected to the intermediate tap of the two second junction field effect transistors Qv P1 and Qv P2 connected in series.
  • a circuit configuration in which the drain terminal of the charge discharging MOS transistor Qv D is connected to a high potential power source V DD is shown.
  • a broken line portion shown on the left side of the lower stage in FIG. 17 means a path through which electrons flow at high speed by an electric field due to depletion because of connection in the semiconductor region.
  • photoelectrons generated in the second photodiode Dv ij is the second charge discharging MOS transistor Qv D of each of the two lower first discharge gate electrode 41va and lower second discharge gate electrode 41vb respectively constituting If the voltage G Dv applied to is L, the second charge modulation unit is reached immediately.
  • the second charge modulation section includes the lower first transfer transistor Qv 1T , the lower second transfer transistor Qv 2T and the lower third transfer transistor Qv 3T , as an equivalent circuit display,
  • One end of each of the lower first transfer transistor Qv 1T , the lower second transfer transistor Qv 2T, and the lower third transfer transistor Qv 3T is T-shaped to the second junction field effect transistor Qv P2. Connected circuit configuration.
  • the other ends of the lower first transfer transistor Qv 1T , the lower second transfer transistor Qv 2T and the lower third transfer transistor Qv 3T are the lower first charge storage region 24vb and the lower second transfer transistor Qv 1T .
  • the charge storage region 24vd and the lower third charge storage region 24vc are connected.
  • the lower first charge accumulation region 24vb is short-circuited to the upper first charge accumulation region 24ub by a surface line such as a metal wiring
  • the lower second charge accumulation region 24vd is a surface line.
  • the lower third charge storage region 24vc is short-circuited to the upper third charge storage region 24uc by a surface line. Therefore, one of the lower first transfer gate electrode 42v, the lower second transfer gate electrode 44v, and the lower third transfer gate electrode 43v is at the intermediate potential (M), and the other two are at the lower potential.
  • Charge storage capacitors C 1 , C 3 , and C 2 are connected to the three common nodes D 1 , D 3 , and D 2 in FIG.
  • the first common node D 1 is connected to the gate terminal of the first amplifying transistor Q 1A constituting the source follower circuit for reading out the potential change accompanying the change in the charge amount of the first common node D 1 .
  • a first reset transistor Q 1R is connected to the first common node D 1 in order to initialize the signal charge after the signal is read out.
  • the source terminal of the first amplifier transistor Q 1A, first select transistor Q 1S as a switch for reading pixel selection is connected, the output of the first selection transistor Q 1S is connected to the signal readout lines running in the vertical direction Has been.
  • the second common node D 2 is connected to the gate terminal of the second amplification transistor Q 2A constituting the source follower circuit for reading out the potential change accompanying the change in the charge amount of the second common node D 2.
  • a second reset transistor Q 2R is further connected to the second common node D 2 in order to initialize the signal charge after reading out the signal.
  • the source terminal of the second amplifying transistor Q 2A, the second select transistor Q 2S as a switch for reading pixel selection is connected, the output of the second selection transistor Q 2S is connected to the signal readout lines running in the vertical direction Has been.
  • the third common node D 3 is connected to the gate terminal of the third amplifying transistor Q 3A constituting the source follower circuit for reading out the potential change accompanying the change in the charge amount of the third common node D 3.
  • a third reset transistor Q 3R is connected to the third common node D 3 in order to initialize the signal charge after reading out the signal.
  • the source terminal of the third amplifier transistor Q 3A is connected to a third select transistor Q 3S as a switch for reading pixel selection, the output of the third selection transistor Q 3S is connected to a signal readout lines running in the vertical direction Has been.
  • the circuit configuration shown in FIG. 11 can be used even when the three signal read lines are run in parallel as shown in FIG. Similarly to the above, a method may be used in which a single signal readout line is provided, and switches according to the selection signals SL1, SL2, and SL3 are sequentially turned on to read out as a time series signal.
  • the lower first charge accumulation region 24 vb and the upper first charge accumulation region 24 ub are short-circuited to form the lower second charge. shorting the storage area 24vd and the upper second charge storage region 24UD, by short-circuiting the lower third charge storage region 24vc the upper third charge storage region 24Uc, the first photodiode Du ij and second Signals received by two photodiodes of the photodiode Dv ij and subjected to charge modulation by the first and second charge modulation units can be added as charges to enhance the signal.
  • the length measuring element according to the third embodiment also includes the first and second from the trunk path located near the first and light receiving portions. Since the electrostatic induction channel part leading to the charge modulation part is made sufficiently long and the first and second charge modulation parts are light shielded by the light shielding plate 51, the influence of background light is reduced by using a short time pulse. There is a big effect in doing.
  • the length measuring element according to the third embodiment has a function suitable for optical time-of-flight measurement. Therefore, when the length measuring element according to the third embodiment is used as a pixel (lock-in pixel) of a solid-state imaging device, a plurality of large-area pixels having a pixel size of 5 ⁇ m square or more are arranged on the same semiconductor chip. Even in such a case, a high-sensitivity and low dark current optical time-of-flight image sensor capable of transferring signal charges at high speed can be realized.
  • the length measuring element according to the fourth embodiment of the present invention has two openings (apertures) indicated by one-dot chain line per pixel.
  • a lock-in pixel in which the position of the light receiving part is defined by a light shielding plate 51 having a part.
  • reference numerals 32a and 32c denote end portions of the field insulating film. That is, since the region surrounded by the end portions 32a and 32c of the field insulating film becomes the active region of the lock-in pixel, the length measuring element according to the fourth embodiment has two active regions in one pixel.
  • a p-type well region 23 is formed under the field insulating film as in the cross-sectional structures shown in FIGS. 2 (a), 3 (a), and 4 (a). ing.
  • the length measuring element has a junction structure between the pixel formation layer 22 made of a first conductivity type (p-type) semiconductor and the pixel formation layer 22 at the position of the first light receiving portion defined by the first opening.
  • p-type first conductivity type
  • it is selectively disposed on the upper part of the pixel formation layer 22, and further reaches a plurality of positions shielded from light by the light shielding plate 51 from the position of the first light receiving part.
  • a second conductivity type (n-type) first surface buried region 25a constituting a first branching structure extending over the pixel forming layer 22 and having a tip side branching into a T-shape;
  • Each of the n-type and higher impurity density than the first surface buried region 25a is connected to the tip of the first branch structure.
  • the signal charges are arranged adjacent to the second charge accumulation region 24ad and the left third charge accumulation region 24ac, respectively, and the signal charges to the left first charge accumulation region 24ab, the left second charge accumulation region 24ad, and the left third charge accumulation region 24ac are The left first transfer control mechanism (31, 42a), the left second transfer control mechanism (31, 44a) and the left third transfer control mechanism (31, 43a) for controlling the transfer, and below the first opening
  • One end is arranged in part, and the other end branched into a plurality is arranged in a part of the upper part of the first surface buried region 25a so as to reach at least a part of the transfer control mechanism.
  • N-type first A first guide region 26d having a higher impurity density than the surface buried region 25a and a lower impurity density than the left first charge storage region 24ab, the left second charge storage region 24ad, and the left third charge storage region 24ac.
  • one side of the lock-in pixel is configured.
  • the left first charge accumulation region 24ab and the left second charge accumulation region 24ad are the same as shown in FIGS. 2A, 3A, and 4A.
  • the left third charge storage region 24ac is surrounded by a well region 23 and is formed on the pixel formation layer 22 as a floating diffusion layer.
  • the number of floating diffusion layers is two. One or four or more may be used.
  • the length measuring element according to the fourth embodiment is provided with a p in contact with the surface of the first surface buried region 25a, as in the cross-sectional views shown in FIGS.
  • a first pinning layer of the mold is provided.
  • the pixel formation layer 22 is provided on a p-type semiconductor substrate.
  • the planar shape of 25a is made into a pistol shape so that photoelectrons are gathered at the gun grip (grip) portion of the pistol.
  • the first guide region 26d of the length measuring element according to the fourth embodiment is a semiconductor region for guiding photoelectrons collected at the grip portion of the pistol as a signal charge to the narrow channel of the first charge modulation unit. It can be formed as a semiconductor region having a higher impurity density than the one surface buried region 25a.
  • the left first transfer control mechanism (31, 42a) constituting the length measuring element according to the fourth embodiment, the left second transfer.
  • Each of the control mechanism (31, 44a) and the left third transfer control mechanism (31, 43a) includes an insulating film 31 provided on each convex portion of the T-shaped first branch structure, and this insulation.
  • a left first transfer gate electrode 42a, a left second transfer gate electrode 44a, and a left third transfer gate electrode 43a are provided on the film 31, respectively.
  • the portion immediately below the left first transfer gate electrode 42a, the left second transfer gate electrode 44a, and the left third transfer gate electrode 43a Similar to the structure shown in the cross-sectional views of FIGS. 3A and 4A, the portion immediately below the left first transfer gate electrode 42a, the left second transfer gate electrode 44a, and the left third transfer gate electrode 43a.
  • the insulating film 31 is thinner than the other portions and functions as a so-called “gate insulating film”.
  • the respective voltages applied to the left first transfer gate electrode 42a, the left second transfer gate electrode 44a, and the left third transfer gate electrode 43a are defined on the respective convex portions of the T-shaped first branch structure.
  • the potential of the transfer path (transfer channel) to be controlled to control the movement of the signal charges to the left first charge accumulation region 24ab, the left second charge accumulation region 24ad, and the left third charge accumulation region 24ac, respectively. it can.
  • an interlayer insulating film is formed on a thin insulating film functioning as a gate insulating film so as to surround the left first transfer gate electrode 42a, the left second transfer gate electrode 44a, and the left third transfer gate electrode 43a.
  • the insulating film 31 may have a two-layer structure having a step shape.
  • the thickness of the gate insulating film is different from that of the gate insulating film so as to surround the left first transfer gate electrode 42a, the left second transfer gate electrode 44a, and the left third transfer gate electrode 43a in a region other than the portion functioning as the gate insulating film.
  • Another interlayer insulating film or field insulating film may be selectively configured, and the insulating film 31 may be configured in a step shape.
  • the material of the interlayer insulating film and the field insulating film may be the same as or different from the material of the gate insulating film.
  • the dielectric of the interlayer insulating film has a lower relative dielectric constant than that of the gate insulating film. You may comprise.
  • the first guide region 26 d is not seen in the plan view of the light shielding plate 51 from above in the plan view of the light shielding plate 51.
  • the first guide region 26d is a planar pattern in which the end portion on the first photodiode side is exposed, and the other portion is shielded by the light shielding plate 51.
  • a new trunk projecting in a direction perpendicular to the longitudinal direction of the trunk path in the trunk path serving as the trunk portion of the first branch structure formed by the first surface embedded region 25a.
  • Convex portions are further provided in the left-right direction.
  • the left first drain region 24aa and the left second drain region 24ae which are n-type and have a higher impurity density than the first surface buried region 25a, are connected to the respective leading ends of the new convex portions extending in the left-right direction. Yes.
  • the length measuring element according to the fourth embodiment is disposed adjacent to the left first drain / drain region 24aa and is newly extended to the left of the first surface buried region 25a.
  • the first discharge control mechanism (31, 41aa) on the left side that controls the discharge of charges toward the left first discharge drain region 24aa via the convex portion, and the first discharge drain region 24ae on the left side are disposed adjacent to each other.
  • the left-side second discharge control mechanism (31, 41ab) is further provided for controlling discharge of charges toward the left-side second discharge / drain region 24ae via a new convex portion extending in the right direction of the surface buried region 25a.
  • Each of the left first discharge control mechanism (31, 41aa) and the left second discharge control mechanism (31, 41ab) is similar to the structure shown in FIG. 2A in the first surface buried region 25a.
  • An insulating film 31 provided on each of the new protrusions, and a left first discharge gate electrode 41aa and a left second discharge gate electrode 41ab respectively provided on the insulating film 31 are provided. Similar to the structure shown in the cross-sectional view of FIG. 2A, the thickness of the insulating film 31 in the portion immediately below the left first discharge gate electrode 41aa and the left second discharge gate electrode 41ab is thinner than the other portions, so-called It functions as a “gate insulating film”.
  • the length measuring element according to the fourth embodiment is the first defined in the lower part of the second opening.
  • the second photodiode is selectively disposed on the pixel forming layer 22 so as to form the second photodiode with the junction structure with the pixel forming layer 22, and further, the light receiving portion is shielded from the position of the second light receiving portion.
  • a second conductivity type (n-type) that constitutes a second branching structure that extends above the pixel formation layer 22 and branches in a T-shape so as to reach a plurality of positions shielded from light by the plate 51
  • Right-side first charge accumulation that is connected to the second surface buried region 25b and the tip portion of the T-shaped second branch structure and is n-type and has a higher impurity density than the second surface buried region 25b.
  • 31, 44b) and the third transfer control mechanism on the right side (31, 43b) one end is disposed at a part below the second opening, and the other end branched into a plurality is the transfer control mechanism.
  • the right first charge accumulation region 24bb and the right second charge accumulation region 24bd are the same as shown in FIGS. 2 (a), 3 (a), and 4 (a).
  • the right third charge accumulation region 24bc is surrounded by a well region 23 and formed as a floating diffusion layer on the pixel formation layer 22.
  • the number of floating diffusion layers is two. One or four or more may be used.
  • the length measuring element according to the fourth embodiment is a p-type provided in contact with the surface of the second surface buried region 25b, as in the cross-sectional views shown in FIGS. A second pinning layer of the mold is provided.
  • photoelectrons generated in the second light receiving unit as shown in FIG. 18 are converted into the right first transfer control mechanism (31, 42b) and the right second transfer control mechanism (31, 44b).
  • the right third transfer control mechanism (31, 43b) the plane of the n-type second surface buried region 25b constituting the second photodiode for high-speed transport to the second charge modulation unit
  • the shape is a pistol shape so that the photoelectrons are gathered at the grip of the pistol.
  • the second guide region 26e of the length measuring element according to the fourth embodiment is a semiconductor region for guiding the photoelectrons collected at the grip portion of the pistol to the narrow transfer path (transfer channel) of the second charge modulation unit.
  • the semiconductor region can be formed as a semiconductor region having a higher impurity density than the second surface buried region 25b.
  • the right first transfer control mechanism (31, 42b) and the right second transfer constituting the length measuring element according to the fourth embodiment.
  • Each of the control mechanism (31, 44b) and the right third transfer control mechanism (31, 43b) includes the insulating film 31 provided on the respective convex portions of the T-shaped second branch structure, and the insulating film 31.
  • a right first transfer gate electrode 42b, a right second transfer gate electrode 44b, and a right third transfer gate electrode 43b provided on the film 31, respectively.
  • the right first transfer gate electrode 42b, right second transfer gate electrode 44b, and right third transfer gate electrode 43b The insulating film 31 is thinner than the other portions and functions as a so-called “gate insulating film”.
  • the respective voltages applied to the right first transfer gate electrode 42b, the right second transfer gate electrode 44b, and the right third transfer gate electrode 43b are defined on the respective convex portions of the T-shaped second branch structure. And the movement of the signal charges to the plurality of right first charge accumulation regions 24bb, right second charge accumulation regions 24bd, and right third charge accumulation regions 24bc can be respectively controlled.
  • an interlayer insulating film is formed on a thin insulating film functioning as a gate insulating film so as to surround the right first transfer gate electrode 42b, the right second transfer gate electrode 44b, and the right third transfer gate electrode 43b.
  • the insulating film 31 may have a two-layer structure having a step shape.
  • the gate insulating film has a thickness different from that of the right first transfer gate electrode 42b, the right second transfer gate electrode 44b, and the right third transfer gate electrode 43b in a region other than the portion functioning as the gate insulating film.
  • Another interlayer insulating film or field insulating film may be selectively configured, and the insulating film 31 may be configured in a step shape.
  • the second guide region 26 e is not formed in the opening of the light shielding plate 51 in the plan view when the light shielding plate 51 is viewed from above.
  • the second guide region 26e is a planar pattern in which the end portion on the second photodiode side is exposed, and the other portion is shielded by the light shielding plate 51.
  • a new trunk projecting in a direction perpendicular to the longitudinal direction of the trunk path in the trunk path serving as the trunk portion of the second branch structure formed by the second surface embedded region 25b.
  • Convex portions are further provided in the left-right direction.
  • the right-side first drain region 24ba and the right-side second drain region 24be that are n-type and have a higher impurity density than the second surface buried region 25b are connected to the tips of the new convex portions that extend in the left-right direction.
  • the length measuring element according to the fourth embodiment is disposed adjacent to the right first drain / drain region 24ba and is extended to the left of the second surface buried region 25b.
  • Each of the right first discharge control mechanism (31, 41ba) and the right second discharge control mechanism (31, 41bb) is similar to the structure shown in FIG. 2A in the second surface buried region 25b.
  • An insulating film 31 provided on each of the new protrusions, and a right first discharge gate electrode 41ba and a right second discharge gate electrode 41bb respectively provided on the insulating film 31 are provided. Similar to the structure shown in the cross-sectional view of FIG. 2A, the thickness of the insulating film 31 in the portion immediately below the right first discharge gate electrode 41ba and the right second discharge gate electrode 41bb is thinner than the other portions, so-called It functions as a “gate insulating film”.
  • FIG. 18 In the case of a solid-state imaging device (image sensor) having a large pixel area, if a single photodiode such as the length measuring element according to the first and second embodiments cannot provide a sufficiently high-speed response, FIG. As shown in the structure, a plurality of photodiodes can be arranged in one pixel (pixel), and the output from the plurality of photodiodes can be added to enhance the signal.
  • the length measuring element according to the fourth embodiment shown in FIG. 18 corresponds to a case where two structures of the length measuring elements according to the first and second embodiments are included in one pixel.
  • the left first discharge gate electrode 41ab and the left second discharge gate electrode 41ab are arranged symmetrically so as to sandwich the trunk path from both sides on the front side (lower side) of the T-shaped branching portion.
  • the left first discharge gate electrode 41aa and the left second discharge gate electrode 41ab are used to discharge photocharges to the left first discharge drain region 24aa and the left second discharge drain region 24ae and to the left first discharge gate electrode 41ab.
  • Switching of photo charge transport to the first charge modulation unit provided with the transfer control mechanism (31, 42a), the left second transfer control mechanism (31, 44a) and the left third transfer control mechanism (31, 43a) It can be carried out instead of control.
  • the right first discharge gate electrode 41ba and the right second discharge gate electrode 41bb are arranged symmetrically so as to sandwich the trunk path from both sides.
  • the two discharge gate electrode 41bb discharges photocharges to the right first discharge drain region 24ba and the right second discharge drain region 24be, and the right first transfer control mechanism (31, 42b) and the right second transfer control mechanism (31 , 44b) and the right third transfer control mechanism (31, 43b), the switching control of the transport of the photocharge to the second charge modulation unit side can be performed.
  • FIG. 19 shows an equivalent circuit representation of the length measuring element according to the fourth embodiment having two photodiodes of the first photodiode Da ij and the second photodiode Db ij inside one pixel.
  • the left third transfer transistor Qa 3T as the left third transfer control mechanism (31, 43a) constitutes a “first charge modulation section”.
  • the right first transfer transistor Qb 1T as the right first transfer control mechanism (31, 42b) and the right second transfer control mechanism (31, 44b) are arranged on the right side adjacent to the first charge modulation section.
  • the right second transfer transistor Qb 2T and the right third transfer transistor Qb 3T as the right third transfer control mechanism (31, 43b) constitute a “second charge modulation unit”.
  • electrostatic induction channel portion extending from the first photodiode Da ij as described in the left end of the upper to the first charge modulation unit is shown as a circuit configuration including a broken line.
  • the electrostatic induction channel portion is represented by two first junction field effect transistors Qa P1 and Qa P2 having their gates grounded.
  • the source terminal of the first charge discharging MOS transistor Qa D for discharging charge is connected to the intermediate tap of the two first junction field effect transistors Qa P1 and Qa P2 connected in series, and the first charge discharging MOS transistor Qa D is connected.
  • a high potential power source V DD are connected to a high potential power source V DD .
  • the broken line portion on the left side of the upper stage in FIG. 19 means a path through which electrons flow at high speed due to an electric field due to depletion because of connection in the semiconductor region.
  • the first charge modulation section includes the left first transfer transistor Qa 1T , the left second transfer transistor Qa 2T and the left third transfer transistor Qa 3T .
  • a circuit configuration in which one end of each of the 1 transfer transistor Qa 1T , the left second transfer transistor Qa 2T and the left third transfer transistor Qa 3T is connected to the first junction field effect transistor Qa P2 in a T shape. Become.
  • the left first transfer transistor Qa 1T, left the respective other end of the second transfer transistor Qa 2T and left third transfer transistor Qa 3T is left first charge storage region 24ab as node D 1, node D 2 since the circuit configuration is connected to the left third charge storage region 24ac as left second charge accumulation region 24ad and node D 3 as a left first transfer gate electrode 42a, a second left transfer gate electrode 44a, the left first
  • an intermediate potential (M) voltage to one of the three transfer gate electrodes 43a and a low potential (L) voltage to the other two
  • the left first charge accumulation region 24ab, the left second charge accumulation region 24ad photoelectrons are transferred to either the left third charge storage region 24ac.
  • the electrostatic induction channel section from the second photodiode Db ij described at the left end of the lower stage to the second charge modulation section connected to the lower stage side has its gate grounded.
  • the second junction type field effect transistors Qb P1 and Qb P2 are shown.
  • the source terminal of the second charge discharging MOS transistor Qb D for discharging charges is connected to the intermediate tap of the two second junction field effect transistors Qb P1 and Qb P2 connected in series.
  • a circuit configuration in which the drain terminal of the charge discharging MOS transistor Qb D is connected to a high potential power source V DD is shown.
  • a broken line portion shown on the left side of the lower stage in FIG. 19 means that a path through which electrons flow at high speed due to an electric field due to depletion due to connection in the semiconductor region.
  • the photoelectrons generated in the second photodiode Db ij are applied to the two right first discharge gate electrodes 41ba and the right second discharge gate electrode 41bb respectively constituting the second charge discharge MOS transistor Qb D. If the voltage Gb D to be applied is L, the second charge modulator is immediately reached.
  • the second charge modulation section includes the right first transfer transistor Qb 1T , the right second transfer transistor Qb 2T and the right third transfer transistor Qb 3T , as an equivalent circuit display, A circuit configuration in which one end of each of the 1 transfer transistor Qb 1T , the right second transfer transistor Qb 2T and the right third transfer transistor Qb 3T is connected to the second junction field effect transistor Qb P2 in a T shape. Become.
  • the other ends of the right first transfer transistor Qb 1T , the right second transfer transistor Qb 2T and the right third transfer transistor Qb 3T are the right first charge accumulation region 24bb, the right second charge accumulation region 24bd, and Connected to the right third charge storage region 24bc.
  • the right first charge accumulation region 24bb is short-circuited to the left first charge accumulation region 24ab by a surface line such as a metal wiring, and the right second charge accumulation region 24bd is left from the surface line.
  • the second charge accumulation region 24ad is short-circuited
  • the right third charge accumulation region 24bc is short-circuited to the left third charge accumulation region 24ac by a surface line.
  • one of the right first transfer gate electrode 42b, the right second transfer gate electrode 44b, and the right third transfer gate electrode 43b has a voltage of an intermediate potential (M), and the other two have a low potential (L).
  • Charge storage capacitors C 1 , C 3 , and C 2 are connected to the three common nodes D 1 , D 3 , and D 2 in FIG.
  • the first common node D 1 is connected to the gate terminal of the first amplifying transistor Q 1A constituting the source follower circuit for reading out the potential change accompanying the change in the charge amount of the first common node D 1 .
  • a first reset transistor Q 1R is connected to the first common node D 1 in order to initialize the signal charge after the signal is read out.
  • the source terminal of the first amplifier transistor Q 1A, first select transistor Q 1S as a switch for reading pixel selection is connected, the output of the first selection transistor Q 1S is connected to the signal readout lines running in the vertical direction Has been.
  • the second common node D 2 is connected to the gate terminal of the second amplification transistor Q 2A constituting the source follower circuit for reading out the potential change accompanying the change in the charge amount of the second common node D 2.
  • a second reset transistor Q 2R is further connected to the second common node D 2 in order to initialize the signal charge after reading out the signal.
  • the source terminal of the second amplifying transistor Q 2A, the second select transistor Q 2S as a switch for reading pixel selection is connected, the output of the second selection transistor Q 2S is connected to the signal readout lines running in the vertical direction Has been.
  • the third common node D 3 is connected to the gate terminal of the third amplifying transistor Q 3A constituting the source follower circuit for reading out the potential change accompanying the change in the charge amount of the third common node D 3.
  • a third reset transistor Q 3R is connected to the third common node D 3 in order to initialize the signal charge after reading out the signal.
  • the source terminal of the third amplifier transistor Q 3A is connected to a third select transistor Q 3S as a switch for reading pixel selection, the output of the third selection transistor Q 3S is connected to a signal readout lines running in the vertical direction Has been.
  • the circuit configuration shown in FIG. 11 can be used even when the three signal read lines are run in parallel by three, as shown in FIG. Similarly to the above, a method may be used in which a single signal readout line is provided, and switches according to the selection signals SL1, SL2, and SL3 are sequentially turned on to read out as a time series signal.
  • the right first charge accumulation region 24bb and the left first charge accumulation region 24ab are short-circuited as shown in FIG. shorted and 24bd and left second charge storage region 24AD, by short-circuiting the right third charge storage region 24bc and the left third charge storage region 24ac, the first photodiode Da ij and second photodiodes Db Signals received by the two photodiodes ij and added to the signals after being subjected to charge modulation by the first and second charge modulation sections can be added as charges to enhance the signal.
  • the length measuring element according to the fourth embodiment also includes the first from the trunk path located near the first and second light receiving portions. And the electrostatic induction channel part leading to the second charge modulation part is made sufficiently long, and the first and second charge modulation parts are optically shielded by the light shielding plate 51. There is a great effect in reducing the impact.
  • the length measuring element according to the fourth embodiment has a function suitable for optical time-of-flight measurement. Therefore, when the length measuring element according to the fourth embodiment is used as a pixel (lock-in pixel) of a solid-state imaging device, a plurality of large-area pixels having a pixel size of 5 ⁇ m square or more are arranged on the same semiconductor chip. Even in such a case, a high-sensitivity and low dark current optical time-of-flight image sensor capable of transferring signal charges at high speed can be realized.
  • the length measuring element according to the fifth embodiment of the present invention includes a first opening (aperture) indicated by a one-dot chain line on the upper left side. Part), a second opening indicated by a one-dot chain line on the lower left side, a third opening indicated by a one-dot chain line on the lower right side, and a fourth opening indicated by a one-dot chain line on the upper right side.
  • a first opening indicated by a one-dot chain line on the upper left side. Part
  • a second opening indicated by a one-dot chain line on the lower left side
  • a third opening indicated by a one-dot chain line on the lower right side
  • a fourth opening indicated by a one-dot chain line on the upper right side This is a lock-in pixel in which the positions of the four light receiving portions are defined by the light shielding plate 51 having four openings.
  • the first microlens 25p is arranged on the first light receiving portion defined by the first opening, and the second light receiving defined by the second opening.
  • the second microlens 25q is disposed on the first aperture
  • the third microlens 25r is disposed on the third light receiving portion defined by the third aperture
  • the fourth aperture defines.
  • a fourth microlens 25s is arranged on the fourth light receiving unit.
  • the four photodiodes provided in each of the four light receiving units receive the light collected by the independent microlenses 25p, 25q, 25r, and 25s. Note that the micro lenses 25p, 25q, 25r, and 25s are not necessarily required, and the micro lenses 25p, 25q, 25r, and 25s may be omitted when the intensity of the input light (arrival light) is strong.
  • the length measuring element includes a pixel formation layer 22 made of a first conductivity type (p-type) semiconductor, and a pixel formation layer 22 at the position of the first light receiving portion defined by the first opening.
  • the first photodiode is configured with the junction structure
  • the second photodiode is configured with the junction structure with the pixel formation layer 22 at the position of the second light receiving portion defined by the second opening.
  • the pixel forming layer 22 is selectively disposed on the upper part of the formation layer 22, further connects the first and second light receiving portions up and down, and the position shielded by the light shielding plate 51 from the position connected up and down is directed to the right.
  • the second conductivity type (n-type) extending as the charge modulation portion arrangement region It has an area 25p.
  • the first to fourth light receiving end portions are provided in a four-leaf clover shape at both ends of the charge modulation portion arrangement region,
  • the first light receiving end portion extending to the upper left is arranged to protrude toward the first light receiving portion
  • the second light receiving end portion extending to the lower left of the surface buried region 25p protrudes toward the second light receiving portion.
  • a fourth light receiving end portion which is arranged so that the third light receiving end portion extending to the lower right of the surface buried region 25p protrudes toward the third light receiving portion, and extends to the upper right portion of the surface buried region 25p.
  • the charge modulation portion arrangement region of the surface embedded region 25p extends rightward from the position shielded by the light shielding plate 51 further above the pixel formation layer 22,
  • the third photodiode is branched at the upper end of the pixel formation layer 22 at the right end, and the third photodiode is joined to the pixel formation layer 22 at the third light receiving portion defined below the third opening disposed on the lower right side.
  • the fourth photodiode is configured with a junction structure with the pixel formation layer 22 in the fourth light receiving portion defined below the fourth opening disposed at the upper right side.
  • the entire surface-embedded region 25p has a symmetrical four-leaf clover shape as shown in FIG. 20, and is continuous with each other by arranging the charge modulation portion arrangement region in the center.
  • a semiconductor region is formed.
  • the central portion of the charge modulation portion arrangement region of the surface embedding region 25p is not a rectangular region extending horizontally from side to side in a band shape, but a fishbone shape (fish It is a polygonal shape with a (bone type) branch in the vertical direction. That is, in the surface buried region 25p, a first branch and a second branch extending in parallel to the lower side of the charge modulation portion arrangement region are formed at the center of the charge modulation portion arrangement region formed by the surface buried region 25p. A third branch extending upward is formed on the upper side of the charge modulation portion arrangement region opposite to the first and second branches.
  • the area occupied by the first light receiving end at the upper left is set to a size that can substantially cover the area of the first opening
  • the area occupied by the second light receiving end at the lower left is the second.
  • the opening area of the third light receiving end at the lower right is set to a size that can substantially cover the area of the third opening
  • the fourth area at the upper right is set to a size that can substantially cover the area of the fourth opening.
  • the first charge storage region 24h and the n-type first charge storage region 24h having a higher impurity density than the surface buried region 25p and the first branch portion of the convex portion serving as the first branch and the second branch in the central portion of the charge modulation portion arrangement region The second charge storage region 24i is connected, and the third charge storage region having an n-type impurity density higher than that of the surface buried region 25p is formed at the tip of the third branch at the center of the charge modulation unit arrangement region. 24l is connected.
  • reference numeral 32p denotes an end portion of the thick field insulating film.
  • a p-type well region is formed under the field insulating film, similarly to the cross-sectional structures shown in FIGS. 2 (a), 3 (a), and 4 (a). Yes.
  • the first charge storage region 24h, the second charge storage region 24i, and the third charge storage region 24l are surrounded by a well region and formed as a floating diffusion layer on the pixel formation layer 22.
  • the length measuring element according to the fifth embodiment the case where there are three floating diffusion layers in which signal charges from four light receiving units are accumulated will be described for convenience of explanation. However, the number of floating diffusion layers is two. But four or more.
  • the length measuring element according to the fifth embodiment is disposed adjacent to the first charge accumulation region 24h, the second charge accumulation region 24i, and the third charge accumulation region 24l, and the first charge accumulation region 24h, A first transfer control mechanism (31, 42h), a second transfer control mechanism (31, 44h), and a third transfer control mechanism (for controlling the transfer of signal charges to the two charge accumulation region 24i and the third charge accumulation region 24l ( 31, 43h).
  • the length measuring element includes first and second branch end portions that vertically connect the end portions of the first and second photodiodes on the left side of FIG. N-type having third and fourth branch end portions for connecting the third and fourth photodiodes in the vertical direction and arranged in a part of the upper portion of the surface buried region 25p in an H-shape.
  • a guide region 26f having a higher impurity density than the surface buried region 25p and a lower impurity density than the first charge storage region 24h, the second charge storage region 24i, and the third charge storage region 24l is provided.
  • the overall shape of the guide region 26f has four branch end portions equal to the number of four openings. H-shaped.
  • the center portion sandwiched in the H shape at the four branch end portions of the guide region 26f is not a rectangular region extending horizontally in the horizontal direction in a strip shape, as can be seen from the enlarged plan view shown in FIG. Since the projections and depressions are provided on the upper and lower sides, the entire shape of the guide region 26f is not exactly H-shaped.
  • the length measuring element according to the fifth embodiment is a p-type first element provided in contact with the surface of the surface buried region 25p, as in the cross-sectional views shown in FIGS.
  • One pinning layer is provided.
  • the pixel formation layer 22 is provided on a p-type semiconductor substrate.
  • the charge modulation unit is provided by the first transfer control mechanism (31, 42h), the second transfer control mechanism (31, 44h), and the third transfer control mechanism (31, 43h). It is composed.
  • the guide region 26f has an H-shaped planar structure as a whole, collects photoelectrons as signal charges from four positions, and has a narrow transfer path (in a charge modulation section) in which the collected signal charges are arranged in the center of the H-shape.
  • the semiconductor region is led to a transfer channel and can be formed as a semiconductor region having a higher impurity density than the surface buried region 25p.
  • (31, 44h) and the third transfer control mechanism (31, 43h) respectively include an insulating film 31 provided on each of the first, second, and third branches, and on the insulating film 31, respectively.
  • the first transfer gate electrode 42h, the second transfer gate electrode 44h, and the third transfer gate electrode 43h are provided.
  • the insulating film 31 in the portion immediately below the first transfer gate electrode 42h, the second transfer gate electrode 44h, and the third transfer gate electrode 43h. Is thinner than other portions and functions as a so-called “gate insulating film”.
  • the guide region 26f is not seen in the plan view when the light shielding plate 51 is viewed from above.
  • Each of the four photodiode-side ends of the substantially H-shaped guide region 26 f is a planar pattern exposed, and the other part is shielded by the light shielding plate 51.
  • the first, second, and third voltages are respectively applied to the first transfer gate electrode 42h, the second transfer gate electrode 44h, and the third transfer gate electrode 43h.
  • the potential of the transfer path defined in each of the branches can be controlled, and the movement of the signal charge to the first charge storage region 24h, the second charge storage region 24i, and the third charge storage region 24l can be controlled.
  • the central portion of the surface embedding region 25p of the length measuring element according to the fifth embodiment has a fishbone shape, and the charge modulation portion arrangement region serving as the fishbone-shaped spine (vertebra) portion.
  • the charge modulation portion arrangement region serving as the fishbone-shaped spine (vertebra) portion.
  • new convex portions that protrude in a direction orthogonal to the charge modulation portion arrangement region are further provided in the vertical direction.
  • the first discharge drain region 24g and the second discharge drain region which are n-type and have a higher impurity density than the surface buried region 25p at the tip of each of the new convex portions extending in the vertical direction on the left end side of the charge modulation portion arrangement region 24f is connected.
  • a drain region 24k is connected.
  • the length measuring element according to the fifth embodiment is disposed adjacent to the first discharge drain region 24g and passes through a new convex portion extending downward in the surface buried region 25p. Then, the first discharge control mechanism (31, 41m) for controlling discharge of electric charges toward the first discharge drain region 24g and the second discharge drain region 24f are arranged adjacent to the upper surface buried region 25p. A second discharge control mechanism (31, 41l) for controlling discharge of electric charges toward the second discharge drain region 24f via the new projecting portion extending, and a third discharge drain region 24j are arranged adjacent to the surface discharge.
  • FIG. Similar to the structure shown in (a), the insulating film 31 provided on each of the new convex portions of the surface buried region 25p, and the first discharge gate electrode provided on the insulating film 31, respectively. 41m, a second discharge gate electrode 41l, a third discharge gate electrode 41n, and a fourth discharge gate electrode 41o. Similar to the structure shown in the cross-sectional view of FIG.
  • the thickness of 31 is thinner than other portions, and functions as a so-called “gate insulating film”.
  • the first discharge gate electrode 41m, the second discharge gate electrode 41l, the third discharge gate electrode 41n, and the fourth discharge gate electrode 41o are symmetric with respect to the four corners of the planar structure of the guide region 26f that is generally H-shaped. Arranged in structure.
  • FIG. 20 In the case of a solid-state imaging device (image sensor) having a large pixel area, if a single photodiode such as the length measuring element according to the first and second embodiments cannot provide a sufficiently high-speed response, FIG. As in the structure shown, a plurality of photodiodes can be arranged in one pixel, and outputs from the plurality of photodiodes can be added to increase the signal for each pixel.
  • the length measuring element according to the fifth embodiment shown in FIG. 20 corresponds to the case where four structures of the length measuring elements according to the first and second embodiments are included in one pixel (pixel).
  • the first and second photodiodes arranged in the upper left and lower stages of the length measuring element according to the fifth embodiment are connected in the vertical direction, and the connected parts
  • the first discharge gate electrode 41m arranged vertically symmetrically with the charge modulation part arrangement region sandwiched from both sides between the charge modulation part existing in the center of the charge modulation part arrangement region extending further to the right side from Since the second discharge gate electrode 41l is disposed, the first discharge gate electrode 41m and the second discharge gate electrode 41l discharge photocharges to the first discharge drain region 24g and the second discharge drain region 24f, and Switching control of the transport of photocharges to the charge modulation section provided with one transfer control mechanism (31, 42h), second transfer control mechanism (31, 44h) and third transfer control mechanism (31, 43h) It can be carried out.
  • the third and fourth photodiodes arranged in the upper right and lower stages on the right side are connected in the vertical direction, and are present in the center of the charge modulation part arrangement region extending in the left direction of the connected parts. Since the third discharge gate electrode 41n and the fourth discharge gate electrode 41o are arranged symmetrically so as to sandwich the charge modulation portion arrangement region from both sides, the third discharge gate electrode 41o is arranged between With the gate electrode 41n and the fourth discharge gate electrode 41o, the discharge of photocharges to the third discharge drain region 24j and the fourth discharge drain region 24k, the first transfer control mechanism (31, 42h), the second transfer control mechanism ( 31, 44 h) and the third transfer control mechanism (31, 43 h), it is possible to perform switching control of the transport of photocharges to the charge modulation unit side.
  • a measurement according to the fifth embodiment having four photodiodes of a first photodiode Dp ij , a second photodiode Dq ij , a third photodiode Dr ij, and a fourth photodiode Ds ij inside one pixel.
  • An equivalent circuit representation of the long element is shown in FIG. 22, the first transfer transistor Q 1T as the first transfer control mechanism (31, 42h), the second transfer transistor Q 2T as the second transfer control mechanism (31, 44h), and the third transfer.
  • a charge modulation unit common to the four photodiodes of the length measuring element according to the fifth embodiment is configured by a parallel circuit of three transistors of the third transfer transistor Q 3T as the control mechanism (31, 43h).
  • the electrostatic induction channel portion extending from the first photodiode Dp ij and the second photodiode Dq ij described in the upper left side of FIG. 22 to the “common charge modulation portion” includes a broken line. It is shown. On the left side of the upper stage, the electrostatic induction channel portion is represented by two first junction field effect transistors Qu P1 and Qu P2 having their gates grounded. The center tap of the two series-connected first junction field effect transistor Qu P1 and Qu P2, the source terminal of the first charge discharging MOS transistor Qu D for charge discharging is connected, the first charge discharging MOS transistor Qu D Are connected to a high potential power source V DD .
  • the broken line portion on the left side of the upper stage in FIG. 22 means a path through which electrons flow at high speed by an electric field due to depletion because of connection in the semiconductor region.
  • the photoelectrons generated in the first photodiode Dp ij and the second photodiode Dq ij are the first discharge gate electrode 41m and the second discharge gate electrode 41l that constitute the first charge discharge MOS transistor Qu D , respectively. If the voltage G D applied to each of the first and second signals is equal to L, the signal charges immediately reach the common charge modulation section.
  • one end of each of the first transfer transistor Q 1T , the second transfer transistor Q 2T, and the third transfer transistor Q 3T constituting the common charge modulation section is a first junction type electric field.
  • the circuit configuration is such that the effect transistor Qu P2 is connected in a T shape.
  • the electrostatic induction channel portion extending from the third photodiode Dr ij and the fourth photodiode Ds ij described at the left end of the lower stage to the common charge modulation portion has the second gate whose own gate is grounded. This is represented by junction field effect transistors Qv P1 and Qv P2 .
  • the source terminal of the second charge discharging MOS transistor Qv D for discharging charge is connected to the intermediate tap of the two second junction type field effect transistors Qv P1 and Qv P2 connected in series.
  • a circuit configuration in which the drain terminal of the charge discharging MOS transistor Qv D is connected to a high potential power source V DD is shown.
  • the photoelectrons generated in the third photodiode Dr ij and the fourth photodiode Ds ij are converted into two third discharge gate electrodes 41n and a fourth discharge gate that constitute the second charge discharge MOS transistor Qv D , respectively. If the voltage G D applied to each of the electrodes 41o is L, the common charge modulator is immediately reached.
  • one end of each of the first transfer transistor Q 1T , the second transfer transistor Q 2T, and the third transfer transistor Q 3T is connected to the second junction field effect transistor Qv P2 in a T shape. Has been.
  • the output terminal of the first junction field effect transistor Qu P2 and the output terminal of the second junction field effect transistor Qv P2 are the first transfer transistor Q 1T , the first transfer transistor Q 1T arranged in a T-shape as a parallel circuit.
  • the circuit configuration is connected to one end serving as the input end of each of the second transfer transistor Q 2T and the third transfer transistor Q 3T .
  • the other ends of the first transfer transistor Q 1T , the second transfer transistor Q 2T, and the third transfer transistor Q 3T are the first charge storage region 24h as the node D 1 and the second end as the node D 2 . Since the circuit configuration is connected to the charge storage region 24i and the third charge storage region 24l as the node D3, any one of the first transfer gate electrode 42h, the second transfer gate electrode 44h, and the third transfer gate electrode 43h is used.
  • One of the first charge storage region 24h, the second charge storage region 24i, and the third charge storage region 24l is provided by applying a voltage of an intermediate potential (M) to one and a low potential (L) to the other two. Photoelectrons as signal charges.
  • Charge storage capacitors C 1 , C 3 , and C 2 are connected to the three nodes D 1 , D 3 , and D 2 in FIG.
  • the first node D 1 is connected to the gate terminal of the first amplifier transistor Q 1A constituting a potential change accompanying a change in the first charge of the node D 1, a source follower circuit for reading, the first Further, a first reset transistor Q 1R is connected to the node D 1 in order to initialize the signal charge after reading out the signal.
  • the source terminal of the first amplifier transistor Q 1A, first select transistor Q 1S as a switch for reading pixel selection is connected, the output of the first selection transistor Q 1S is connected to the signal readout lines running in the vertical direction Has been.
  • the second node D 2 is connected to the gate terminal of the second amplifying transistor Q 2A constituting the source follower circuit for reading out the potential change accompanying the change in the charge amount of the second node D 2.
  • a second reset transistor Q 2R is connected to the second node D 2 in order to initialize the signal charge after the signal is read out.
  • the source terminal of the second amplifying transistor Q 2A, the second select transistor Q 2S as a switch for reading pixel selection is connected, the output of the second selection transistor Q 2S is connected to the signal readout lines running in the vertical direction Has been.
  • the third node D 3 is connected to the gate terminal of the third amplifying transistor Q 3A constituting the source follower circuit for reading out the potential change accompanying the change in the charge amount of the third node D 3 .
  • a third reset transistor Q 3R is connected to the third node D 3 in order to initialize the signal charge after the signal is read out.
  • the source terminal of the third amplifier transistor Q 3A is connected to a third select transistor Q 3S as a switch for reading pixel selection, the output of the third selection transistor Q 3S is connected to a signal readout lines running in the vertical direction Has been.
  • the circuit configuration shown in FIG. 11 can be used even when the three signal read lines are run in parallel as shown in FIG. Similarly to the above, a method may be used in which a single signal readout line is provided, and switches according to the selection signals SL1, SL2, and SL3 are sequentially turned on to read out as a time series signal.
  • the first photodiode Dp ij , the second photodiode Dq ij , the third photodiode Dr ij, and the fourth photodiode Ds ij Signals received by the four photodiodes can be added as signals after being subjected to charge modulation by a common charge modulation unit arranged at the center of the pixel, thereby enhancing the signal.
  • the structure exemplified by the length measuring element according to the first embodiment when a sufficiently high-speed response cannot be achieved in one light receiving region, the structure exemplified by the length measuring element according to the first embodiment.
  • a plurality of photodiodes are arranged in the peripheral part of the pixel as in the structure of the length measuring element according to the fifth embodiment, and the common part at the center of the pixel is merged to obtain the first
  • a function equivalent to that of the length measuring element according to the embodiment is enhanced and realized, and further, high-speed response and high sensitivity (improvement of charge collection efficiency) can be achieved.
  • the length measuring element according to the fifth embodiment has a function suitable for optical time-of-flight measurement. Therefore, when the length measuring element according to the fifth embodiment is used as a pixel (lock-in pixel) of a solid-state imaging device, a plurality of large-area pixels having a pixel size of 5 ⁇ m square or more are arranged on the same semiconductor chip. Even in such a case, a high-sensitivity and low dark current optical time-of-flight image sensor capable of transferring signal charges at high speed can be realized.
  • the length measuring element according to the fifth embodiment also includes electrostatic charges extending from both ends of the charge modulation portion arrangement region to the central charge modulation portion. Since the induction channel portion is sufficiently long and the charge modulation portion is optically shielded by the light shielding plate 51, there is a great effect in reducing the influence of background light using a short time pulse.
  • the light is received by four photodiodes at the periphery of the pixel, and is subjected to charge modulation by the common charge modulation unit disposed in the center of the pixel.
  • the common charge modulation unit disposed in the center of the pixel The case where the subsequent signal is added as a charge to enhance the signal has been exemplarily described.
  • the photodiode disposed in the peripheral portion of the pixel The number may be two or any other number such as six or eight.
  • ⁇ Modification 1 of Fifth Embodiment> As shown in a plan view of the outline of the main part from the upper surface side in FIG. 23, the length measuring elements according to the modified example (modified example 1) of the fifth embodiment of the present invention are indicated by alternate long and short dash lines.
  • the four light-receiving sections are formed by a light-shielding plate 51 having a first opening (aperture section) on the upper left side, a second opening section on the lower left stage, a third opening section on the lower right stage, and a fourth opening section on the upper right stage.
  • the feature of being a lock-in pixel in which the position is defined is the same as the structure shown in FIGS.
  • planar pattern of the n-type surface buried region 25q buried in the upper part of the pixel forming layer 22 made of a p-type semiconductor is the four-leaf clover-like surface buried region shown in FIGS. It is different from the 25p plane pattern.
  • the surface embedding region 25q of the length measuring element according to the first modification of the fifth embodiment forms a first photodiode with the first light receiving portion defined by the first opening
  • the second light receiving portion defined by the opening is selectively disposed on the pixel forming layer 22 so as to form a second photodiode, and further, a planar pattern of the first and second light receiving end portions is formed. It differs from the planar pattern of the surface embedding region 25p shown in FIGS. 20 and 21 in that the upper and lower integrated regions are connected.
  • the third light receiving portion defined by the third opening portion constitutes the third photodiode
  • the fourth light receiving portion defined by the fourth opening portion constitutes the fourth photodiode.
  • the buried region 25q is selectively disposed above the pixel forming layer 22, and further, the surface buried region 25q connecting the planar patterns of the third and fourth light receiving end portions so as to be the upper and lower integrated regions.
  • the feature of the planar pattern is also different from the planar pattern of the surface buried region 25p shown in FIGS.
  • the area occupied by the first light receiving end portion formed by the surface embedding region 25q in the upper left is set to a size that can cover the area of the first opening, and the surface embedding in the lower left
  • the area occupied by the second light receiving end formed by the embedded region 25q is set to a size that can substantially cover the area of the second opening, and the third light receiving end formed by the surface buried region 25q at the lower right.
  • the area occupied by the third opening is set to a size that can substantially cover the area of the third opening, and the area occupied by the fourth light receiving end formed by the surface embedding area 25q on the upper right is substantially the same as the area of the fourth opening. Designed to a size that can be covered.
  • the planar pattern of the first and second light receiving end portions is formed as an integrated region, and the planar pattern of the third and fourth light receiving end portions is formed as an integrated region, the first and second light receiving portion sides
  • the left side of each of the surface buried regions 25p constitutes a common side
  • the right side of each of the surface buried regions 25p on the third and fourth light receiving portion sides constitutes a common side. It has a simpler plane pattern.
  • the planar patterns of the first and second light receiving end portions are formed as an integrated region, and the planar patterns of the third and fourth light receiving end portions are formed as an integrated region, FIG. 20 and FIG.
  • the area of the region covered with the light shielding plate 51 is larger than the planar pattern of the surface embedded region 25p.
  • the left pattern in which the planar patterns of the first and second light receiving end portions are gathered as an integrated region, and the right pattern in which the planar patterns of the third and fourth light receiving end portions are gathered as an integrated region are a fish It is the same as the planar pattern of the surface buried region 25p shown in FIGS. 20 and 21 in that it is coupled to the bone shape (fishbone type) in the charge modulation portion arrangement region having branches in the vertical direction.
  • each of the tip portions of the first branch and the second branch that extend in parallel to the lower side of the charge modulation portion arrangement region is n-type.
  • the first charge storage region 24h and the second charge storage region 24i having a higher impurity density than the surface buried region 25q are connected to each other at the tip of the convex portion that forms the third branch extending above the charge modulation portion arrangement region.
  • the structure in which the third charge storage region 24l having a higher impurity density than the surface buried region 25q is connected in the mold and the planar pattern of the guide region 26f are other structures such as the surface buried shown in FIGS. Since this is the same as the planar pattern of the region 25p, a duplicate description is omitted.
  • the planar patterns of the first and second light receiving end portions are combined as an integrated region, and the third and fourth Even if the planar pattern of the light receiving end is a simple planar pattern combined as an integrated region, the light is received by each of the four photodiodes in the peripheral part and charged by the common charge modulation unit arranged in the center of the pixel.
  • the signal after being modulated can be added as a charge to enhance the signal.
  • the length measuring element according to the modified example 2 of the fifth embodiment of the present invention is the first An opening (aperture), a second opening indicated by a one-dot chain line on the lower left side, a third opening indicated by a one-dot chain line on the lower right side, and a fourth opening indicated by a one-dot chain line on the upper right side
  • the position of the four light receiving portions is defined by the light shielding plate 51 having four openings in one pixel, which is the same as the plane pattern of the lock-in pixel shown in FIG.
  • each of the four light receiving portions receive the light condensed by the independent microlenses 25p, 25q, 25r, and 25s, or the plane of the lock-in pixel shown in FIG. It is the same as the pattern.
  • the length measuring element according to the second modification of the fifth embodiment has a first branch end portion in which the guide region 26g tapers in a Z-shape toward the first photodiode at the upper left in FIG.
  • the guide region 26g extends in the lower left direction, forming a second branch end that tapers in a Z-shape toward the lower left second photodiode.
  • the guide region 26g extends toward the lower right direction by forming a third branch end portion tapering in a Z-shape toward the lower right third photodiode, and extends toward the upper right fourth photodiode toward the guide region 26g.
  • the first and second photodiodes are connected in the vertical direction at the first and second branch ends of the Z shape on the left side of FIG. 24, and the third and fourth photodiodes are connected to the Z shape on the right side. It differs from the plane pattern of the lock-in pixel shown in FIG. 20 in that a guide region 26g connected in the vertical direction is provided at the third and fourth branch ends of the mold.
  • the guide region 26g has Z-shaped first and second branch ends that are directed upward and downward in the control structure on the left side of the array, Since the control structure has Z-shaped third and fourth branch ends directed upward and downward in the control structure on the right side of the array, if the attention is paid to the legs formed by the four branch ends, the outline is 4
  • the main leg has a hook shape, but as a whole, it has an H shape and is arranged in a part of the upper portion of the surface buried region 25p.
  • the guide region 26g has the same n-type conductivity as the surface buried region 25p and is a semiconductor region having a higher impurity density than the surface buried region 25p.
  • the central portion sandwiched in the H shape at the four branch end portions of the guide region 26g is not a rectangular region extending horizontally in the horizontal direction in a strip shape, Since the top and bottom are uneven, the entire shape of the guide region 26g is not exactly H-shaped.
  • a charge modulation section is configured.
  • the guide region 26g has an H-shaped planar structure to collect photoelectrons from four positions as signal charges, and a narrow transfer path of a charge modulation section (collected signal charges arranged in the center of the H shape).
  • the semiconductor region is led to a transfer channel and can be formed as a semiconductor region having a higher impurity density than the surface buried region 25p.
  • the first to fourth branch end portions of the guide region 26g each have a multi-stepped shape that spreads from the end on the photodiode side toward the center of the H-shape. .
  • the planar pattern of the first to fourth branch end portions of the guide region 26g has a shape that spreads toward the center of the H shape. Therefore, a high drift electric field is generated in all the regions of the first to fourth branch end portions of the depleted guide region 26g. Therefore, the photoelectrons as the signal charges can be moved at high speed toward the central portion of the H shape along the longitudinal direction of the first to fourth branch ends of the guide region 26g.
  • the first transfer control mechanism (31, 42h) and the second constituting the length measuring element according to the second modification of the fifth embodiment includes an insulating film 31 provided on each of the first, second, and third branches, and the insulating film 31.
  • the structure including the first transfer gate electrode 42h, the second transfer gate electrode 44h, and the third transfer gate electrode 43h provided on each of them is the same as the feature shown in FIG.
  • the central portion of the surface embedding region 25p of the length measuring element according to the second modification of the fifth embodiment has a fishbone shape, and a new heading up and down on the left end side of the charge modulation portion arrangement region.
  • the first discharge drain region 24g and the second discharge drain region 24f which are n-type and have a higher impurity density than the surface buried region 25p, are connected to the tips of the protrusions.
  • the structure to which the drain region 24k is connected is the same as the feature shown in FIG.
  • the length measuring element according to the second modification of the fifth embodiment is disposed adjacent to the first discharge drain region 24g and is newly extended in the downward direction of the surface buried region 25p.
  • a first discharge control mechanism (31, 41q) that controls discharge of charges toward the first discharge drain region 24g via the convex portion and the second discharge drain region 24f are arranged adjacent to the surface buried region 25p.
  • 2nd discharge control mechanism (31, 41p) which controls discharge of the electric charge which goes to the 2nd discharge drain region 24f via the new convex part extended in the upper direction, and it arranges adjacent to the 3rd discharge drain region 24j.
  • the first discharge control mechanism (31, 41q), the second discharge control mechanism (31, 41p), the third discharge control mechanism (31, 41r), and the fourth discharge control mechanism (31, 41s) are configured.
  • the first discharge gate electrode 41q, the second discharge gate electrode 41p, the third discharge gate electrode 41r, and the fourth discharge gate electrode 41s are different from the plane pattern shown in FIG. 20 in that the plane pattern is L-shaped. .
  • a plurality of photodiodes can be arranged in one pixel, and the outputs from the plurality of photodiodes can be added to enhance the signal for each pixel. That is, as shown in FIG. 24, the first and second photodiodes respectively arranged in the upper left side and the lower stage of the length measuring element according to Modification 2 of the fifth embodiment are connected in the vertical direction; A first discharge disposed symmetrically between the charge modulation portion arranged in the center of the charge modulation portion arrangement region extending in the right direction from the connected portion so as to sandwich the charge modulation portion arrangement region from both sides.
  • the third and fourth photodiodes arranged in the upper and lower stages on the right side are connected in the vertical direction, and are present in the central part of the charge modulation part arrangement region extending further to the left side of the connected part. Since the third discharge gate electrode 41r and the fourth discharge gate electrode 41s arranged symmetrically so as to sandwich the charge modulation portion arrangement region from both sides are arranged between the charge modulation portion and the third discharge gate.
  • discharge of photocharges to the third discharge drain region 24j and the fourth discharge drain region 24k, the first transfer control mechanism (31, 42h), and the second transfer control mechanism (31 , 44h) and the switching control of the transport of the photo charge to the charge modulation section provided with the third transfer control mechanism (31, 43h) can be performed as in the feature shown in FIG. A.
  • the length measuring element according to the modified example 3 of the fifth embodiment of the present invention is the first one indicated by the one-dot chain line on the upper left side.
  • the length measuring element according to the third modification of the embodiment includes a pixel formation layer 22 made of a first conductivity type (p-type) semiconductor and a pixel formation layer at the position of the first light receiving portion defined by the first opening.
  • the first photodiode is configured with the junction structure with the second photodiode
  • the second photodiode is configured with the junction structure with the pixel formation layer 22 at the position of the second light receiving section defined by the second opening.
  • first and second light receiving portions are connected to each other on the top and bottom of the pixel formation layer 22 and the pixel shielded by the light shielding plate 51 from the vertically connected position is formed in the right direction.
  • the left side planar pattern of the surface buried region 25r is such that the three-leaf shaped first light receiving end portion extending to the upper left protrudes toward the first light receiving portion.
  • the second light-receiving end portion having a trilobal shape extending to the lower left of the surface-embedded region 25r is disposed so as to protrude toward the second light-receiving portion.
  • the “three-leaved leaf” refers to a shape like a “Touka maple leaf” that has been divided into three by two cuts.
  • the plane pattern on the right side of the surface buried region 25r is arranged such that the third light receiving end portion having a trilobal shape extending to the lower right of the surface buried region 25r protrudes toward the third light receiving portion.
  • the fourth light receiving end portion having a trilobal shape extending to the upper right of the surface embedding region 25r is arranged so as to protrude toward the fourth light receiving portion.
  • the third photodiode is configured with the junction structure with the pixel formation layer 22 in the third light receiving portion defined below the third opening disposed in the lower right stage.
  • a fourth photodiode is configured with a junction structure with the pixel formation layer 22 in the fourth light receiving portion defined below the fourth opening disposed in the upper right stage.
  • the surface embedding region 25r of the length measuring element according to the third modification of the fifth embodiment includes first to fourth light receiving end portions having a trilobal shape as shown in FIG. It has a flat pattern like a four-wheel leaf arranged in the fourth light receiving part.
  • the trilobal occupying region that becomes the first light receiving end at the upper left becomes the second light receiving end at the lower left so that the area of the first opening can be substantially covered.
  • the trilobal occupancy area is large enough to cover the area of the second opening, and the trilobal occupancy area, which is the lower right third receiving end, has the area of the third opening.
  • the three-lobed occupancy region that is the upper right fourth light receiving end is set to a size that can substantially cover the area of the fourth opening.
  • the plane pattern of the charge modulation portion arrangement region at the center of the surface embedding region 25r is not a rectangular region extending horizontally from side to side in the form of a belt, like the plane pattern shown in FIGS. It is a polygonal shape with branches in the shape (fishbone type) in the vertical direction. That is, the surface buried region 25r has a first branch and a second branch extending in parallel to the lower side of the charge modulation unit arrangement region at the center of the charge modulation unit arrangement region formed by the surface buried region 25r. A third branch extending upward is formed on the upper side of the charge modulation portion arrangement region opposite to the first and second branches.
  • a first charge having an impurity density higher than that of the surface-buried region 25r is formed at each of the leading ends of the first branch and the second branch of the central portion of the charge modulation portion arrangement region shown in FIG.
  • the storage region 24h and the second charge storage region 24i are connected, and the n-type and higher impurity density than the surface buried region 25r is formed at the tip of the third branch at the center of the charge modulation unit arrangement region.
  • a third charge storage region 24l is connected.
  • the length measuring element according to the third modification of the fifth embodiment is disposed adjacent to the first charge accumulation region 24h, the second charge accumulation region 24i, and the third charge accumulation region 24l, and the first charge accumulation region is provided.
  • the first transfer control mechanism (31, 42h), the second transfer control mechanism (31, 44h), and the third which control the transfer of signal charges to the region 24h, the second charge storage region 24i, and the third charge storage region 24l.
  • a transfer control mechanism (31, 43h) is provided.
  • the length measuring element according to the modified example 3 of the fifth embodiment includes the first and second Z-shaped connecting the end portions of the first and second photodiodes in the vertical direction on the left side of FIG. It has a branch end and a Z-shaped third and fourth branch end that connects the third and fourth photodiodes in the vertical direction on the right side.
  • the first charge accumulation region 24h, the second charge accumulation region 24i, and the third charge accumulation region are disposed at a part of the upper portion of the surface buried region 25r and have an n-type impurity density higher than that of the surface buried region 25r.
  • a guide region 26g having an impurity density lower than 24l is provided. The structure of the guide region 26g is as described with reference to FIG.
  • the length measuring element according to the modified example 3 of the fifth embodiment is also arranged adjacent to the first discharge drain region 24g, and a new extension extending downward from the surface buried region 25r.
  • a first discharge control mechanism (31, 41q) for controlling discharge of charges toward the first discharge drain region 24g via the convex portion and the second discharge drain region 24f are disposed adjacent to the surface buried region 25r.
  • 2nd discharge control mechanism (31, 41p) which controls discharge of the electric charge which goes to the 2nd discharge drain region 24f via the new convex part extended in the upper direction, and it arranges adjacent to the 3rd discharge drain region 24j.
  • a length measuring element according to the third modification of the fifth embodiment is used as a pixel (lock-in pixel) of a solid-state imaging device, and a plurality of large-area pixels having a pixel size of 5 ⁇ m square or more are arranged on the same semiconductor chip. Even in such a case, a high-sensitivity and low dark current optical time-of-flight image sensor capable of high-speed signal charge transfer can be realized.
  • the length measuring element according to the sixth embodiment of the present invention has a first opening (aperture) indicated by a one-dot chain line on the upper left side. Part), a second opening indicated by a one-dot chain line on the lower left side, a third opening indicated by a one-dot chain line on the lower right side, and a fourth opening indicated by a one-dot chain line on the upper right side
  • the four photodiodes provided in each of the four light receiving portions are independent microlenses 25p, 25q, and 25, respectively, in which the positions of the four light receiving portions are defined by the light shielding plate 51 having four openings. It is the same as the structure shown in FIGS. 20, 24 and 25 in that it receives the light collected by 25r and 25s.
  • the first light receiving portion defined by the first opening shown in the upper left portion of FIG. 26 has a first conductivity type (as shown in the cross-sectional views of FIGS. 2 to 4).
  • a pixel formation layer 22 made of a p-type semiconductor and a light receiving end (first type) of a second conductivity type (n-type) surface-embedded region that constitutes the first photodiode with a junction structure of the pixel formation layer 22 1 light receiving end portion) 25s 1 is arranged in a three-leaf shape.
  • an n-type that forms a second photodiode with a pixel formation layer 22 and a junction structure of the pixel formation layer 22 The light receiving end portion (second light receiving end portion) 25s 2 of the surface embedded region is arranged in a trilobal shape.
  • the third photodiode is connected with the pixel formation layer 22 and the junction structure of the pixel formation layer 22.
  • a light receiving end portion (third light receiving end portion) 25s 3 of the n-type surface-embedded region to be formed is arranged in a three-leaf shape, and is defined as a lower portion of the fourth opening shown in the upper right side.
  • a light receiving end portion (fourth light receiving end portion) of the n-type surface buried region that constitutes the fourth photodiode by a junction structure of the pixel forming layer 22 and the pixel forming layer 22.
  • 25s 4 are arranged in a trilobal shape.
  • the first light receiving end 25s 1 , the second light receiving end 25s 2 , the third light receiving end 25s 3 and the fourth light receiving end) 25s 4 having a three-leaf shape are independent semiconductor regions.
  • a planar pattern is formed as an integrated region above the common pixel formation layer 22 via an n-type charge modulation portion arrangement region embedded in an X shape. That is, the surface embedding regions (25s 1 , 25s 2 , 25s 3 , 25s 4 ) of the length measuring element according to the sixth embodiment are the first to fourth of the three-leaf shape as shown in FIG.
  • the light receiving end portions 25 s 1 , 25 s 2 , 25 s 3 , and 25 s 4 have a planar pattern like a four-wheeled leaf in which the first to fourth light receiving portions are respectively arranged radially.
  • the lower left second light receiving end portion has a size in which the trilobal occupying region which becomes the first left light receiving end portion 25s 1 can cover the area of the first opening.
  • the trilobal occupying region that becomes 25s 2 is large enough to cover the area of the second opening, and the trilobal occupying region that becomes the lower right third light receiving end 25s 3 is the third
  • the size of the three-lobed occupying region that is the upper right light receiving end 25s 4 is set to a size that can substantially cover the area of the fourth opening. ing.
  • the charge modulation portion arrangement region at the center of the surface buried region (25s 1 , 25s 2 , 25s 3 , 25s 4 ) is omitted, the charge modulation portion arrangement region at the center is simple. It is not an X-shape but a complicated shape having branches in a double wing-like compound leaf pattern.
  • the “twice winged compound leaf” is a fractal figure having branches in the shape of a bird wing like a leaf of “Taranoki”.
  • the surface embedding regions (25s 1 , 25s 2 , 25s 3 , 25s 4 ) have a shape in which the large X character and the small X character are aligned at the center and shifted by 45 °.
  • a second charge storage region 24o which is n-type and has a higher impurity density than the surface buried region (25s 1 , 25s 2 , 25s 3 , 25s 4 ). It is connected.
  • n-type central drain drain region 24q having a higher impurity density than the surface buried regions (25s 1 , 25s 2 , 25s 3 , 25s 4 ). It is connected.
  • Convex portions are provided on both sides in a direction perpendicular to the region, and upper first drain region 24m1a and lower first drain region 24m1b are connected to the tips of the convex portions on both sides, respectively. Convex portions (branches) are provided on both sides in the direction perpendicular to the charge modulation portion arrangement region on the second light receiving end portion 25s 2 side of the charge modulation portion arrangement region extending in the lower left direction of the large X shape.
  • An upper second discharge drain region 24m2a and a lower second discharge drain region 24m2b are connected to the tips of the protrusions, respectively.
  • the third light receiving end portion 25s 3 side of the charge modulation unit arrangement area extending in the lower right direction of the large X-shaped, projecting portions (branch portions) are provided on both sides in a direction perpendicular to the charge modulation unit arrangement area, both sides
  • the lower third drain / drain region 24m3a and the lower third drain / drain region 24m3b are connected to the tips of the protrusions, respectively.
  • Convex portions are provided on both sides in the direction orthogonal to the charge modulation portion arrangement region on the first light receiving end portion 25s 4 side of the charge modulation portion arrangement region extending in the upper right direction of the large X shape.
  • the lower fourth drain / drain region 24m4a and the upper fourth drain / drain region 24m4b are connected to the tips of the protrusions, respectively.
  • the length measuring element according to the sixth embodiment is disposed adjacent to the first charge storage region 24r, the second charge storage region 24o, and the third charge storage region 24p, and the first charge storage region 24r, A first transfer control mechanism (31, 48), a second transfer control mechanism (31, 45), and a third transfer control mechanism (for controlling the transfer of signal charges to the two charge accumulation region 24o and the third charge accumulation region 24p ( 31, 46).
  • the length measuring element is an n-type surface-embedded region in a shape in which a large X-shape and a small X-shape are overlapped with their centers aligned by 45 °.
  • Multistage step (step such as spreads diverging accordance large diagonal bars X-shaped extending in the upper left guide region 26h is the bar thickness is down from the first receiving end 25s 1 side of the outer peripheral side to the center of the X-shaped ) It has a shape. Further, the large X-shaped slanted bar extending to the lower left has a multi-stepped shape in which the thickness of the bar expands from the second light-receiving end 25s 2 side on the outer peripheral side to the center of the X-shape. Yes.
  • the large X-shaped diagonal bar extending to the lower right has a multi-stepped shape in which the thickness of the bar expands from the third light-receiving end 25s 3 side on the outer peripheral side to the center of the X-shape.
  • the slanted bar extending to the upper right of the large X-shape has a multi-stepped shape in which the thickness of the bar expands from the fourth light receiving end 25s 4 side on the outer peripheral side toward the center of the X-shape. .
  • the thickness of each X-shaped bar in the planar pattern of the guide region 26h is made to become a divergent shape toward the center.
  • a high drift electric field can be generated in all regions of the bar portion. For this reason, even in a large-area light-receiving unit with a pixel size of 5 ⁇ m square or more, photoelectrons as signal charges are centered in the guide region 26h along the longitudinal direction of each X-shaped bar from the outer peripheral side. Can be moved toward.
  • the length measuring element according to the sixth embodiment is disposed adjacent to the upper first discharge drain region 24m1a along the charge modulation portion disposition region extending in the upper left direction of the X shape, and the surface buried region (25s 1 , 25s). 2 , 25 s 3 , 25 s 4 ), the upper first discharge control mechanism for controlling the discharge of charges from the charge modulation portion arrangement region extending in the upper left direction to the upper first discharge drain region 24 m 1 a via the convex portion extending in the upper right direction.
  • a charge is arranged adjacent to the lower second drain region 24m2b along the charge modulation portion arrangement region extending in the lower left direction and extends in the lower left direction of the surface buried region (25s 1 , 25s 2 , 25s 3 , 25s 4 ).
  • a central portion discharge control mechanism (31, 47) is also provided for controlling the discharge of charges toward the central discharge drain region 24q via the horizontal bar.
  • the length measuring element includes the upper first discharge control mechanism (31, 41t1a), the lower first discharge control mechanism (31, 41t1b), and the upper second discharge control mechanism (31, 41t2a).
  • Upper first drain region 24m1a, Lower first drain region 24m1b, Upper second drain region 24m2a, Second lower drain region 24m2b, Third lower drain region The discharge of photocharge to the region 24m3a, the lower third discharge drain region 24m3b, the lower fourth discharge drain region 24m4a, the upper fourth discharge drain region 24m4b and the central discharge drain region 24q, and the first transfer control mechanism (31, 48), the second transfer control mechanism (31, 45) and the third transfer control mechanism (31, 46), the photocharges to the first charge accumulation region 24r, the second charge accumulation region 24o, and the third charge accumulation region 24p.
  • Transport switching control can be performed.
  • a charge modulation unit common to the four photodiodes of the length measuring element according to the sixth embodiment is configured by a parallel circuit of three transistors of the third transfer transistor Q 3T as the control mechanism (31, 46).
  • the leading electrostatic induction channel portion is shown as a circuit configuration including a broken line.
  • the electrostatic induction channel portion is represented by two first junction field effect transistors Q p11 and Q p12 whose gate is grounded.
  • the source terminal of the first charge discharging MOS transistor Q D1 for discharging charge is connected to the intermediate tap of the two first junction field effect transistors Q p11 and Q p12 connected in series, and the first charge discharging MOS transistor Q D1 is connected.
  • the uppermost broken line portion on the left side in FIG. 27 means a path through which electrons flow at high speed by an electric field due to depletion because of connection in the semiconductor region.
  • photoelectrons generated in the first photodiode D ij1 are discharged gate electrodes 41t1a and upper first discharge control mechanisms (31, 41t1a) and lower first discharge control mechanisms (31, 41t1b), respectively. If the voltage G D1 applied to each of the discharge gate electrodes 41t1b is equal to L, the common charge modulation section is immediately reached as a signal charge.
  • the electrostatic induction channel portion is represented by two second junction field effect transistors Q p21 and Q p22 having their gates grounded.
  • Two second intermediate tap junction field effect transistor Q p21 and Q p22 connected in series, the source terminal of the first charge discharging MOS transistor Q D2 for charge discharging is connected, the second charge discharging MOS transistor Q D2 Are connected to a high potential power source V DD .
  • the broken line portion at the second stage on the left side in FIG. 27 means a path through which electrons flow at high speed due to an electric field due to depletion because of connection in the semiconductor region.
  • the photoelectrons generated in the second photodiode Dij2 are discharged gate electrodes 41t2a and upper second discharge control mechanisms (31, 41t2a) and lower second discharge control mechanisms (31, 41t2b), respectively. If the voltage G D2 applied to each of the discharge gate electrodes 41t2b is equal to L, the common charge modulator is immediately reached as a signal charge.
  • the electrostatic induction channel portion is represented by two third junction field effect transistors Q p31 and Q p32 having their gates grounded.
  • the source terminal of the third charge discharging MOS transistor Q D3 for discharging charge is connected to the intermediate tap of the two third junction field effect transistors Q p31 and Q p32 connected in series, and the third charge discharging MOS transistor Q D3 is connected.
  • the broken line portion on the left side in FIG. 27 indicates a path through which electrons flow at high speed by an electric field due to depletion because of connection in the semiconductor region.
  • photoelectrons generated in the third photodiode D ij3 are discharged gate electrodes 41t3a and lower third discharge control mechanisms (31, 41t3a) and upper third discharge control mechanisms (31, 41t3b), respectively. If the voltage G D3 applied to each of the discharge gate electrodes 41t3b is L, the common charge modulation section is immediately reached as a signal charge.
  • the electrostatic induction channel portion is represented by two fourth junction field effect transistors Q p41 and Q p42 whose gate is grounded.
  • the source terminal of the fourth charge discharging MOS transistor Q D4 for discharging charge is connected to the intermediate tap of the two fourth junction field effect transistors Q p41 and Q p42 connected in series, and the fourth charge discharging MOS transistor Q D4 is connected.
  • the broken line portion at the bottom of the left side in FIG. 27 means a path through which electrons flow at high speed by an electric field due to depletion because of connection in the semiconductor region.
  • the photoelectrons generated in the fourth photodiode D ij4 are the discharge gate electrode 41t4a and the lower fourth discharge control mechanism (31, 41t4a) and the upper fourth discharge control mechanism (31, 41t4b), respectively.
  • the voltage G D4 applied to each of the discharge gate electrodes 41t4b is L, the common charge modulation section is immediately reached as a signal charge.
  • one end of each of the first transfer transistor Q 1T , the second transfer transistor Q 2T, and the third transfer transistor Q 3T constituting a common charge modulation unit forms a parallel circuit. Circuits connected to the first junction field effect transistor Q p12 , the second junction field effect transistor Q p22 , the third junction field effect transistor Q p32, and the fourth junction field effect transistor Q p42. It becomes composition.
  • the output terminals of the first junction field effect transistor Q p12 , the second junction field effect transistor Q p22 , the third junction field effect transistor Q p32, and the fourth junction field effect transistor Q p42. Is a circuit connected to one end of each of the first transfer transistor Q 1T , the second transfer transistor Q 2T, the third transfer transistor Q 3T and the central discharge transistor Q DD arranged as a parallel circuit. It becomes composition.
  • the other ends of the first transfer transistor Q 1T , the second transfer transistor Q 2T, and the third transfer transistor Q 3T are the first charge storage region 24r as the node D 1 and the second end as the node D 2 . since the third circuit is connected to the charge accumulation region 24p structure as a charge storage region 24o and node D 3, the first transfer gate electrode 48, the second transfer gate electrodes 45, one of the third transfer gate electrodes 46 1
  • One of the first charge accumulation region 24r, the second charge accumulation region 24o, and the third charge accumulation region 24p can be obtained by applying the voltage of the intermediate potential (M) to one and the voltage of the lower potential (L) to the other two. Photoelectrons as signal charges.
  • Charge storage capacitors C 1 , C 2 , and C 3 are connected to the three nodes D 1 , D 2 , and D 3 .
  • the first node D 1 is connected to the gate terminal of the first amplifier transistor Q 1A constituting a potential change accompanying a change in the first charge of the node D 1, a source follower circuit for reading, the first Further, a first reset transistor Q 1R is connected to the node D 1 in order to initialize the signal charge after reading out the signal.
  • the source terminal of the first amplifier transistor Q 1A, first select transistor Q 1S as a switch for reading pixel selection is connected, the output of the first selection transistor Q 1S is connected to the signal readout lines running in the vertical direction Has been.
  • the second node D 2 is connected to the gate terminal of the second amplifying transistor Q 2A constituting the source follower circuit for reading out the potential change accompanying the change in the charge amount of the second node D 2.
  • a second reset transistor Q 2R is connected to the second node D 2 in order to initialize the signal charge after the signal is read out.
  • the source terminal of the second amplifying transistor Q 2A, the second select transistor Q 2S as a switch for reading pixel selection is connected, the output of the second selection transistor Q 2S is connected to the signal readout lines running in the vertical direction Has been.
  • the third node D 3 is connected to the gate terminal of the third amplifying transistor Q 3A constituting the source follower circuit for reading out the potential change accompanying the change in the charge amount of the third node D 3 .
  • a third reset transistor Q 3R is connected to the third node D 3 in order to initialize the signal charge after the signal is read out.
  • the source terminal of the third amplifier transistor Q 3A is connected to a third select transistor Q 3S as a switch for reading pixel selection, the output of the third selection transistor Q 3S is connected to a signal readout lines running in the vertical direction Has been.
  • the circuit configuration shown in FIG. 11 can be used even when the three signal read lines are run in parallel by three, as shown in FIG. Similarly to the above, a method may be used in which a single signal readout line is provided, and switches according to the selection signals SL1, SL2, and SL3 are sequentially turned on to read out as a time series signal.
  • the first photodiode D ij1 , the second photodiode D ij2 , the third photodiode D ij3, and the fourth photodiode D ij4 are included.
  • Signals received by the four photodiodes can be added as signals after being subjected to charge modulation by a common charge modulation unit arranged at the center of the pixel, thereby enhancing the signal.
  • the structure exemplified by the length measuring element according to the first embodiment when a sufficiently high-speed response cannot be achieved in one light receiving region, the structure exemplified by the length measuring element according to the first embodiment.
  • a plurality of photodiodes are arranged in the peripheral part of the pixel, and a common part at the center of the pixel is merged to obtain the first
  • a function equivalent to that of the length measuring element according to the embodiment is enhanced and realized, and further, high-speed response and high sensitivity (improvement of charge collection efficiency) can be achieved.
  • the length measuring element according to the sixth embodiment has a function suitable for optical time-of-flight measurement. Therefore, when the length measuring element according to the sixth embodiment is used as a pixel (lock-in pixel) of a solid-state imaging device, a plurality of large-area pixels having a pixel size of 5 ⁇ m square or more are arranged on the same semiconductor chip. Even in such a case, a high-sensitivity and low dark current optical time-of-flight image sensor capable of transferring signal charges at high speed can be realized.
  • the central charge modulation from the four end portions of the X-shaped charge modulation portion arrangement region is performed. Since the electrostatic induction channel part reaching the part is made sufficiently long and the charge modulation part is optically shielded by the light shielding plate 51, there is a great effect in reducing the influence of the background light by using a short time pulse.
  • the light is received by four photodiodes at the periphery of the pixel and is subjected to charge modulation by the common charge modulation unit disposed in the center of the pixel.
  • the subsequent signal is added as a charge to enhance the signal.
  • the photodiode disposed in the peripheral portion of the pixel The number may be two or any other number such as six or eight.
  • the length measuring element according to the sixth embodiment a plurality of trilobal photodiodes are arranged radially on the periphery of the pixel, and a common portion at the center of the pixel is merged. As a result, it is possible to achieve faster response and higher sensitivity (improvement of charge collection efficiency) than the length measuring element according to the first embodiment.
  • the length measuring element according to the sixth embodiment is used as a pixel (lock-in pixel) of a solid-state imaging device, and a plurality of large-area pixels having a pixel size of 5 ⁇ m square or more are arranged on the same semiconductor chip.
  • a high-sensitivity and low dark current optical time-of-flight image sensor capable of transferring signal charges at high speed can be realized.
  • the length measuring element according to the seventh embodiment of the present invention is a lock-in pixel in which the position of the light receiving part is defined by a light shielding plate 51 having an opening (aperture part) indicated by a one-dot chain line in FIG.
  • the length measuring element according to the seventh embodiment is a pixel made of a first conductivity type (p-type) semiconductor.
  • a light-shielding plate 51 disposed above the pixel formation layer 22 so as to have a formation layer 22 and an opening (aperture part), and to define the position of the light receiving portion in the pixel formation layer 22 below the opening.
  • a plurality of light sources selectively disposed on the pixel forming layer 22 so as to form a photodiode with a junction structure with the pixel forming layer 22 and further shielded from light by the light shielding plate 51 from the position of the light receiving portion.
  • a second conductivity type (n-type) surface embedding that includes a plurality of convex portions extending so that the top side of the pixel forming layer 22 has a T-shaped branch shape so as to reach the position of The region 62 is connected to the tip of the convex portion, and is n-type from the surface buried region 62
  • the first charge accumulation region 24b, the second charge accumulation region 24d, and the third charge accumulation region are respectively formed on the first charge accumulation region 24b, the second charge accumulation region 24d, and the third charge accumulation region 24c having high impurity density, and the protrusions.
  • a first transfer control mechanism (31, 42) that is arranged adjacent to the region 24c and controls transfer of signal charges to the first charge storage region 24b, the second charge storage region 24d, and the third charge storage region 24c.
  • the second transfer control mechanism (31, 44) and the third transfer control mechanism (31, 43), and one end is arranged at a part of the lower part of the opening, and the other end branched into a plurality is transferred
  • the first charge storage region 24b and the first charge accumulation region 24b are arranged at a part of the upper portion of the surface buried region 62 and have an impurity density higher than that of the surface buried region 62 so as to reach at least part of the control mechanism.
  • the two charge storage regions 24d and the second The guide element (63, 64) having a lower impurity density than that of the charge storage region 24c is provided to form a lock-in pixel.
  • the length measuring element according to the first embodiment is basically the same as the length measuring element. It has a similar structure.
  • the surface embedding region 62 constituting the length measuring element according to the seventh embodiment surrounds the guide region (63, 64) on the planar pattern at the position of the light receiving unit.
  • the shape of the fork at the position of the light receiving portion of the length measuring element according to the first embodiment in the seventh embodiment, “fork”
  • the shape ” is also referred to as“ E-shaped ”), and the specific structure is different from the surface buried region 25.
  • the width of the planar pattern of the surface embedding region 62 measured in the direction orthogonal to the vertical direction in FIG. 28 forms multi-steps (steps) from the top to the bottom in FIG. Spread to the end. That is, the outer shape of the planar pattern of the surface embedding region 62 constitutes an envelope that can be approximated to an inverted U shape.
  • the guide area (63, 64) has a two-layer structure of an auxiliary guide area 63 and a main guide area 64 inside the auxiliary guide area 63. It differs from the single structure of the guide area
  • the auxiliary guide region 63 of the guide region (63, 64) of the length measuring element according to the seventh embodiment one end is arranged in a part below the opening, and the other end is the first transfer control.
  • the main guide region 64 is an n (n 3 ) type auxiliary guide in which one end is arranged in the auxiliary guide region 63 and the other end branched into a plurality reaches the at least part of the transfer control mechanism.
  • the semiconductor region has a higher impurity density than the region 63.
  • the main guide region 64 is a semiconductor region having a lower impurity density than the first charge storage region 24b, the second charge storage region 24d, and the third charge storage region 24c.
  • the auxiliary guide region 63 having a higher impurity density than the surface buried region 62 is provided in the center of the surface buried region 62.
  • the auxiliary guide region 63 guides the signal charge from the surface buried region 62 to the main guide region 64, so that the signal charge in the surface buried region 62 easily moves to the main guide region 64.
  • the outline of the upper side of the planar pattern of the auxiliary guide region 63 at the position of the light receiving portion has a width measured in a direction orthogonal to the vertical direction in FIG. 28 as it goes from the upper side to the lower side in FIG.
  • An envelope that can be approximated to an inverted V-shape is formed, which forms a multi-step shape and spreads wide at the end.
  • the main guide region 64 is a semiconductor region for guiding the signal charge guided by the auxiliary guide region 63 to a narrower transfer path (transfer channel) of the charge modulation unit.
  • the shape of the main guide region 64 in the plane pattern is such that the width measured in the direction perpendicular to the longitudinal direction (vertical direction in FIG. 28) of the main guide region 64 is the upper side of the page of FIG. It has a multi-step shape that spreads from the bottom to the bottom.
  • the auxiliary guide is located at the bottom of the potential distribution of the surface buried region 62 to which the generated carriers move.
  • the tip end side of the region 63 is arranged.
  • region 64 is arrange
  • the auxiliary guide region 63 is formed, for example, by performing double ion implantation on a part of the ion-implanted region for forming the surface buried region 62 according to the planar pattern shown in FIG. It can be formed as a semiconductor region having a higher impurity density. Then, the main guide region 64 is ion-implanted according to the planar pattern shown in FIG. 28 into a part of the ion-implanted region that forms the surface-buried region 62, and a total of three ion implantations are performed. It can be formed as a semiconductor region having a higher impurity density than the auxiliary guide region 63.
  • FIG. 29A shows a cross-sectional structure viewed from the XXIX-XXIX direction of FIG. 28, and FIG. 29B shows a potential distribution along a dashed line on the cross section of FIG.
  • FIG. 29 (c) shows again FIG. 5 used for explaining the cross-sectional structure of the length measuring element according to the first embodiment.
  • the potential distribution along the alternate long and short dash line on the cross section of FIG. 29C is also overlapped with a thick solid line, and compared with the potential distribution of the length measuring element according to the first embodiment. ing.
  • the guide region 26a is located at the bottom of the potential distribution of the surface buried region 25 to which the generated carriers move.
  • the thin tip of the contact is in contact, and its periphery is almost flat.
  • the length measuring element according to the seventh embodiment as can be seen from the potential distribution of FIG. 29 (b), it is steep in a substantially V shape toward the bottom of the potential distribution of the surface buried region 25. It has a gradient potential distribution.
  • FIG. 30A is a cross-sectional structure viewed from the XXX-XXX direction of FIG. 28, and FIG. 30B is a diagram in the case where the gate signal G 1 of the intermediate potential (M) is applied to the first transfer gate electrode 42.
  • the potential distribution corresponding to the cross-sectional structure of 30 (a) is shown by a thin solid line.
  • FIG. 30 (c) for comparison with the length measuring element according to the first embodiment, FIG. 3 described in the cross-sectional structure of the length measuring element according to the first embodiment is reprinted upside down. .
  • FIG. 30B the potential distribution corresponding to the cross-sectional structure of FIG. 30C is also overlapped with a thick solid line and compared with the potential distribution of the length measuring element according to the first embodiment.
  • FIG. 31A is a cross-sectional structure viewed from the XXX-XXX direction of FIG. 28, and FIG. 31B shows the case where a gate signal G 3 having an intermediate potential (M) is applied to the third transfer gate electrode 43
  • M intermediate potential
  • FIG. 31C is a diagram for comparison with the length measuring element according to the first embodiment, and is shown again with FIG. 3 reversed left and right.
  • the potential distribution corresponding to the cross-sectional structure of FIG. 31C is also overlapped with a thick solid line and compared with the potential distribution of the length measuring element according to the first embodiment.
  • the length measuring element according to the seventh embodiment has a steeper profile of the potential of the electrostatic induction channel portion than the length measuring element according to the first embodiment.
  • the electrostatic induction channel portion since the potential gradient of the electrostatic induction channel portion is a steep profile as compared with the length measuring element according to the first embodiment, the electrostatic induction channel portion The photoelectrons generated in the photodiode via the V-shaped potential channel formed in the can be transported as a signal charge to the charge modulation section at a higher speed than the length measuring element according to the first embodiment. It becomes.
  • three first transfer gate electrodes 42, second transfer gate electrodes 44, and third transfer gate electrodes 43 are arranged in the charge modulation section of the length measuring element according to the seventh embodiment. .
  • a gate signal G 1 having an intermediate potential (M) to the first transfer gate electrode 42
  • a potential distribution as shown in FIG. 32 is formed.
  • a gate signal G 2 having an intermediate potential (M) to the second transfer gate electrode 44
  • a potential distribution as shown in FIG. 33 is formed
  • a gate having an intermediate potential (M) is formed on the third transfer gate electrode 43.
  • a potential distribution as shown in FIG. 34 is formed.
  • a thick solid line (indicated as “ ⁇ 0.2V” in FIGS. 32 to 34) indicates an equipotential line with a potential of ⁇ 0.2V, and a one-dot chain line (“0V in FIGS. 32 to 34). ”Represents an equipotential line having a potential of 0 V or more and less than 1 V (in increments of 0 to 0.25 V), and a thin solid line (indicated as“ 1 V ”in FIGS. 32 to 34) is a potential of 1 V or more and less than 2 V ( An equipotential line from 1V to 0.25V is shown, and a fine broken line (indicated as “2V” in FIGS.
  • a long broken line indicates an equipotential line having a potential of 3V or more and less than 4V (in increments of 3V to 0.25V).
  • M an intermediate potential
  • FIG. 35 the electric potential distribution indicated by the equipotential lines is as shown in FIG. 35, and the electrons that have reached the electrostatic induction channel formed in the trunk path portion follow the path indicated by the thick solid line in FIG. , Branched and discharged to the first discharge drain region 24a side.
  • a thick solid line (indicated as “ ⁇ 0.2 V” in FIG. 35) represents an equipotential line of potential ⁇ 0.2 V, and a one-dot chain line (indicated as “0 V” in FIG.
  • 35 represents a potential of 0 V or more.
  • An equipotential line of less than 1V (in increments of 0 to 0.25V) is shown, and a thin solid line (indicated as “1V” in FIG. 35) indicates an equipotential line of potential of 1V or more and less than 2V (in steps of 1V to 0.25V)
  • a fine broken line indicates an equipotential line having a potential of 2V and less than 3V (in steps of 2V to 0.25V)
  • a long broken line indicated as “3V” in FIG. 35) has a potential of 3V or more.
  • an equipotential line of less than 4V (in increments of 3V to 0.25V) is shown.
  • G D high high potential (H) the electrons reaching the electrostatic induction channel portion formed in the stem path portion , Branched into the second discharge drain region 24e and discharged.
  • the length measuring element having an inverted U-shaped planar pattern shape according to the seventh embodiment is compared with the length measuring element having the E-shaped planar pattern shape according to the first embodiment as shown in FIGS.
  • the charge transfer time to each charge storage region at the corresponding charge positions a to e in the XY coordinate system of the length measuring element having a pattern shape was calculated by simulation.
  • the gate signal G 1 applied to the first transfer gate electrode 42 is turned on (3.) for the length measuring element having the E-shaped planar pattern shape according to the first embodiment. 3V), a gate signal G 2 applied to the second transfer gate electrode 44, a gate signal G 3 applied to the third transfer gate electrode 43, a gate signal applied to the first discharge gate electrode 41a and the second discharge gate electrode 41b.
  • the gate signals G 1 to be applied to the first transfer gate electrode 42 The gate signal G 2 applied to the second transfer gate electrode 44, the gate signal G 3 applied to the third transfer gate electrode 43, the first discharge gate electrode 41a and the second discharge gate electrode 41b are turned on (3.3V). Applied gate The door signal G D shows the case where the off (0V).
  • the column “G 2 ” in Table 1 turns on the gate signal G 2 applied to the second transfer gate electrode 44 for the length measuring element having the E-shaped planar pattern shape according to the first embodiment (3. 3V), a gate signal G 1 applied to the first transfer gate electrode 42, a gate signal G 3 applied to the third transfer gate electrode 43, a gate signal applied to the first discharge gate electrode 41a and the second discharge gate electrode 41b.
  • the measuring device having an inverted U-shaped plane pattern shape according to the seventh embodiment, the gate signal G 2 to be applied to the second transfer gate electrode 44
  • the gate signal G 1 applied to the first transfer gate electrode 42, the gate signal G 3 applied to the third transfer gate electrode 43, the first discharge gate electrode 41a and the second discharge gate electrode 41b are turned on (3.3V).
  • the door signal G D shows the case where the off (0V).
  • the gate signal G 3 applied to the third transfer gate electrode 43 is turned on (3.) for the length measuring element having the E-shaped planar pattern shape according to the first embodiment. 3V), a gate signal G 1 applied to the first transfer gate electrode 42, a gate signal G 2 applied to the second transfer gate electrode 44, a gate signal applied to the first discharge gate electrode 41a and the second discharge gate electrode 41b.
  • the measuring device having an inverted U-shaped plane pattern shape according to the seventh embodiment, the gate signal G 3 applied to the third transfer gate electrode 43
  • the gate signal G 1 applied to the first transfer gate electrode 42, the gate signal G 2 applied to the second transfer gate electrode 44, the first discharge gate electrode 41a and the second discharge gate electrode 41b are turned on (3.3V).
  • the door signal G D shows the case where the off (0V).
  • the column “G D ” in Table 1 shows a length measuring element having an E-shaped planar pattern shape according to the first embodiment and a length measuring element having an inverted U-shaped planar pattern shape according to the seventh embodiment.
  • the gate signals G 1 to the gate signal G D applied to the first discharge gate electrode 41a and the second discharge gate electrode 41b is turned on (3.3V), applied to the first transfer gate electrode 42, the second The case where the gate signal G 2 applied to the transfer gate electrode 44 and the gate signal G 3 applied to the third transfer gate electrode 43 are turned off (0 V) is shown.
  • the length measuring element according to the second embodiment has a function suitable for optical time-of-flight measurement by using Expression (4) or Expression (8). I understand that. Therefore, when the length measuring element according to the seventh embodiment is used as a pixel (lock-in pixel) of a solid-state imaging device, a plurality of large-area pixels having a pixel size of 5 ⁇ m square or more are arranged on the same semiconductor chip. Even in such a case, a high-sensitivity and low dark current optical time-of-flight image sensor capable of transferring signal charges at high speed can be realized.
  • the electrostatic induction channel section extending from the trunk path located near the light receiving section to the charge modulation section is provided. Since the charge modulation portion is light-shielded by the light shielding plate 51 with a sufficient length, there is a great effect in reducing the influence of background light using a short-time pulse.
  • the surface buried region 62 constituting the photodiode has an inverted U-shaped planar shape, so that the potential gradient is the photodiode according to the first embodiment. Since the profile is steeper than in the case of the E-shaped planar surface embedded region, charge transfer can be performed at a higher speed than the length measuring element according to the first embodiment.
  • FIG. 28 shows an example in which the guide region has two steps and the n-type semiconductor region having a different impurity density including the surface buried region 62 has three steps.
  • the n-type semiconductor region having a different impurity density has been shown.
  • a three-stage or more multi-stage guide area is formed as the third-order guide area, the fourth-order guide area,..., Even with a photodiode having a larger pixel size, the potential gradient increases in all areas, and the speed can be increased.
  • the n-type semiconductor region is composed of three or more stages, the entire region can be obtained even in a photodiode having a large pixel size. Thus, it is possible to obtain an advantageous effect that the potential gradient is increased and the speed can be increased.
  • the first conductivity type (p-type) is p-type and the second conductivity type (n-type) is n-type. It can be easily understood that even if the (p-type) is n-type and the second conductivity type (n-type) is p-type, the same effect can be obtained if the electrical polarity is reversed.
  • a signal charge to be processed such as transport and accumulation is assumed to be an electron, and in the potential diagram, the downward direction (depth direction) of the figure is the positive direction of the potential (potential).
  • the charge to be processed is a hole, so the potential shape indicating the potential barrier, potential valley, potential well, etc. in the length measuring element is lower in the figure.
  • the direction (depth direction) is expressed as the negative direction of the potential.
  • the pixel forming layer 22 is formed on the p-type semiconductor substrate 21.
  • the conductivity type of the semiconductor substrate may be an n-type semiconductor substrate 61 as shown in the cross-sectional views of FIGS. 36 (a), 37 (a), and 38 (a). Absent.
  • FIG. 36A shows a cross-sectional structure corresponding to the cross section viewed from the II-II direction of FIG. 1, and
  • FIG. 36B shows a potential distribution corresponding to the cross-sectional structure of FIG. FIG.
  • FIG. 37A shows a cross-sectional structure corresponding to the cross section viewed from the III-III direction in FIG. 1
  • FIG. 37B shows a potential distribution corresponding to the cross-sectional structure shown in FIG. (A) is a cross-sectional structure corresponding to the cross section seen from the IV-IV direction of FIG. 1
  • FIG. 38 (b) shows a potential distribution corresponding to the cross-sectional structure of FIG. 38 (a).
  • the pixel formation layer 22 is provided on the n-type semiconductor substrate 61.
  • the other structure is shown in FIGS.
  • the structure of the length measuring element according to the first embodiment shown in FIGS. 2 (a), 3 (a) and 4 (a) may be exactly the same.
  • an intermediate potential (M) is applied to the two first discharge gate electrodes 41a and the second discharge gate electrodes 41b that are symmetrically disposed opposite to each other.
  • FIG. 36 (b) while maintaining the potential barrier in the cross-sectional direction seen from the II-II direction in FIG.
  • a U-shaped potential channel is formed, as seen from the III-III direction of FIG.
  • a potential distribution having no potential barrier is formed in the electrostatic induction channel along the cross-sectional direction.
  • the photoelectrons generated in the photodiode are transported to the charge modulation section as signal charges at high speed via the U-shaped potential channel formed in the electrostatic induction channel section.
  • the voltage level G3 of the gate signal applied to the third transfer gate electrode 43 is set to L
  • the voltage level G1 of the gate signal applied to the first transfer gate electrode 42 is set to the second transfer.
  • the semiconductor substrate 21 is a high impurity density p + region
  • the dark current (diffusion current component) generated at a deep position of the semiconductor substrate 21 is reduced, and
  • a carrier generated in a deep position of the semiconductor substrate 21 and a component that slowly becomes a diffusion component and comes to the surface of the semiconductor substrate 21 is a high impurity density p + region. It can be said that it disappears by Auger recombination.
  • an n-type semiconductor region is used as the semiconductor substrate 61, and the pixel formation layer 22 is used as a p-type semiconductor region. If the junction is configured, the diffusion barrier of the dark current from the deep part of the semiconductor substrate 61 is suppressed by using the potential barrier of the pn junction, and the slow carrier component from the deep part of the semiconductor substrate 61 is prevented from coming to the surface. An advantageous effect can be produced.
  • the darkness of the semiconductor substrate 61 from deeper by utilizing the potential barrier of the pn junction by making the conductivity type of the semiconductor substrate n-type can be obtained.
  • the planar shape of the n-type surface buried region 62 constituting the photodiode is the same as the fork shape of the length measuring element according to the first embodiment, as shown in FIGS. 39 and 40 (a).
  • an n-type auxiliary guide region (secondary guide region) 63 having a higher impurity density than the surface buried region 62 may be provided in the central portion of the base of the fork so that signal charges are collected in the auxiliary guide region 63.
  • . 40A is a cross-sectional structure corresponding to the cross section viewed from the direction XXXIV-XXXIV in FIG. 39, and FIG. 40B shows a potential distribution corresponding to the cross-sectional structure of FIG.
  • the plane pattern of the auxiliary guide region 63 is such that a symmetrical bird has a wing spread as shown in FIG. 39, and the bird's head is located at the center of the base of the fork.
  • each of the fork teeth has a multi-stepped shape in which the width of the teeth spreads from the top to the bottom of the page of FIG. It is the same planar pattern as the length measuring element according to the first embodiment. Even in the length measuring element according to another embodiment as shown in FIG.
  • an n-type guide having a higher impurity density than that of the auxiliary guide region 63 is provided at the center of the auxiliary guide region 63 as shown in FIG.
  • a region (main guide region) 64 is provided so as to collect signal charges in the guide region 64. That is, the guide region 64 becomes a semiconductor region for guiding the photoelectrons collected in the auxiliary guide region 63 to a narrow transfer path (transfer channel) of the charge modulation unit.
  • the shape of the guide region 64 in the plane pattern is such that the width measured in the direction perpendicular to the longitudinal direction of the guide region 64 (vertical direction in FIG. 39) is lower from the top of the paper surface of FIG. It has a multi-step shape that spreads toward the end as you go.
  • the auxiliary guide is located at the bottom of the potential distribution of the surface buried region 62 to which the generated carriers move.
  • the region (secondary guide region) 63 is set and the auxiliary guide region 63 is in contact with the thin tip of the guide region (main guide region) 64, so that the potential gradient increases in all regions.
  • the electric field can be increased, and the length measuring element can be operated at high speed.
  • the auxiliary guide region 63 has a potential distribution having a deeper profile than the potential distribution shown in FIG.
  • the auxiliary guide region 63 is formed, for example, by performing double ion implantation in accordance with the planar pattern shown in FIG. 39 on a part of the ion implanted region that forms the surface buried region 62. It can be formed as a semiconductor region having a higher impurity density.
  • the guide region 64 is more than the auxiliary guide region 63 by performing triple ion implantation in accordance with the planar pattern shown in FIG. 39 in a part of the ion-implanted region that forms the surface buried region 62. It can be formed as a semiconductor region having a high impurity density.
  • the guide region has two stages and the surface buried region 62 includes the n-type semiconductor region having a different impurity density, but the n-type semiconductor region has a different impurity density.
  • a three-stage or more multi-stage guide area is formed as the third-order guide area, the fourth-order guide area,..., Even with a photodiode having a larger pixel size, the potential gradient increases in all areas, and the speed can be increased. Even in the structure of the length measuring element described in the second to seventh embodiments, if the n-type semiconductor region is composed of three or more stages, the entire region can be obtained even in a photodiode having a large pixel size. Thus, it is possible to obtain an advantageous effect that the potential gradient is increased and the speed can be increased.
  • the shape of the auxiliary guide region may be a trilobal shape smaller than the light receiving end, and one may be arranged in each of the four openings.
  • one end portion having a trilobal shape is arranged below each of the four openings shown in FIG. 25, and the other end portion is the light shielding plate 51.
  • the guide region 26g shown in FIG. 25 is configured in two stages by the main guide region having a high impurity density and a lower impurity density than the first charge storage region 24h, the second charge storage region 24i, and the third charge storage region 24l. Will come to be.
  • one end portion having a trilobal shape is arranged below each of the four openings shown in FIG. 26, and the other end portion is shielded by the light shielding plate 51.
  • four auxiliary guide regions having an n-type topology with a higher impurity density than the surface buried regions are arranged in the topology toward the charge modulation unit arrangement region. Also good.
  • the topology is such that the front ends of the four branch end portions are directed radially (X-shaped) below the four auxiliary guide regions from the positions of the four auxiliary guide regions and the charge modulation portion arrangement region.
  • the guide region 26h of FIG. 26 includes a main guide region having a higher impurity density than the auxiliary guide region and a lower impurity density than the first charge storage region 24r, the second charge storage region 24o, and the third charge storage region 24p. Is configured in two stages.
  • a p-type first block region 65 is selectively provided directly below the auxiliary guide region (secondary guide region) 63, and the p-type first block region 65 is directly below the guide region 64. If the second block region 66 having a higher impurity density than that of the one block region 65 is selectively provided, the components taken in without being subjected to charge modulation can be reduced.
  • the first block region 65 is formed so as to overlap a part of the lower portion of the surface buried region 62.
  • the second block region 66 is formed so that the lower portion overlaps part of the upper portion of the first block region 65, and the upper portion of the second block region 66 includes the lower portion of the surface buried region 62 and the auxiliary portion. It is formed in such a manner as to bite into a part of the lower portion of the guide region 63.
  • the first block region 65 and the second block region 66 are provided, as shown in the potential distribution diagram shown in FIG. 41A, even when the first block region 65 and the second block region 66 are provided, as shown in the potential distribution diagram shown in FIG. Since the auxiliary guide region 63 is set at the bottom of the potential distribution of the front surface embedded region 62 and the thin tip portion of the guide region 64 contacts the auxiliary guide region 63, all In this region, the potential gradient becomes large, and the high speed operation of the length measuring element can be realized. Further, the first block region 65 and the second block region 66 can be formed by double implantation of ion implantation.
  • the n-type semiconductor region is composed of three or more stages, an auxiliary guide region (secondary guide region), and a guide region. If each block region is formed immediately below the (main guide region), it is possible to reduce the components taken in without being subjected to charge modulation, and even in a photodiode having a large pixel size, the potential gradient is large in all regions. Can be faster.
  • each of the teeth of the fork is lowered from the upper side of the paper surface as shown in FIG.
  • An example of a multi-level step shape that spreads toward the end is shown.
  • the step is made infinitely small and the number of steps is made infinite, a shape that expands linearly as shown in FIG. 42 can be obtained.
  • the multi-stepped shape in the photolithography technique is a multi-stepped shape as shown in FIG. 1, the multi-stepped shape becomes gentle due to the limitation of the manufacturing process such as the exposure technology.
  • the shape is as shown in FIG.
  • the shape shown in FIG. 42 instead of the shape shown in FIG. 1 is high in all regions of the depleted guide region 26a. A drift electric field can be generated. Therefore, even in the planar shape of the guide region 26a as shown in FIG. 42, photoelectrons as signal charges can be moved at high speed along the longitudinal direction of the guide region 26a.
  • the length measurement according to the third to seventh embodiments is performed. It can be easily understood from the above description and the gist of the present invention that charge transfer can be performed at a speed higher than that of the “transfer gate method” described in the device.
  • the length measuring element protrudes in a direction perpendicular to the longitudinal direction of the trunk path at the position on the light receiving part side of the trunk path formed by the surface embedding region 25.
  • the first discharge drain region 24a and the second discharge drain region 24e having an impurity density higher than that of the surface buried region 25 are connected to the tip of the new protrusion.
  • a structure in which a new convex portion protruding in a direction orthogonal to the longitudinal direction of the trunk path is not provided at the position on the light receiving part side of the trunk path formed by the surface embedding region 25. It may be. That is, the surface buried region 25 may be provided separately from the first discharge drain region 24a and the second discharge drain region 24e.
  • the multilevel steps in which the surface embedding region 25 spreads toward the bottom from the top of the page toward the bottom.
  • the shape of the inverted U-shaped plane is exemplarily shown.
  • the step is made infinitely small and the number of steps is made infinite, as shown in FIG. 45, the trapezoidal surface embedded region 62 that spreads in a straight line, or the curve spreads in a curved line although not shown.
  • a surface-buried region having an inverted U-shape close to a parabola can be obtained.
  • the mask level shape in the photolithography technique is a multi-stepped shape as shown in FIG.
  • the multi-stepped shape becomes gentle due to the limitation of the manufacturing process such as the exposure technology.
  • the tip of the surface embedding region 62 extends further upward in FIG. 45, the outer shape of the surface embedding region 62 may have an envelope shape that can approximate an inverted V shape (isosceles triangle). .
  • the outer shape of the surface embedding region 63 or the shape of the envelope of the outer shape is trapezoidal and free so as to surround the auxiliary guide region 63 of the guide region (64, 65) on the plane pattern at the position of the light receiving unit. It is only necessary that the width measured in the direction perpendicular to the signal charge transport direction is gradually widened so as to form an object curve, an inverted U shape, or an inverted V shape. Further, for example, the auxiliary guide area 63 of the guide areas (64, 65) shown in FIG. 45 may not be provided, and only the main guide area 64 may be provided.
  • the semiconductor material constituting the photodiode in the length measuring element of the present invention is not limited to silicon (Si).
  • the length measurement elements and solid-state imaging devices using various compound semiconductors such as III-V group compound semiconductors and II-VI group compound semiconductors are also exemplified in the length measurement described in the first to seventh embodiments.
  • the structure of the element and the solid-state imaging device and its technical idea are applicable.

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Abstract

　大面積の受光面積を有し、高感度、低暗電流で高速変調に有利な測長素子、及びこの測長素子を用いた固体撮像装置を提供する。フォトダイオードを構成するように画素形成層（２２）の上部に選択的に配置され、受光部から遮光板（５１）で遮光された位置まで画素形成層（２２）の上部を延在するｎ型の表面埋込領域（２５）と、ｎ型で表面埋込領域（２５）よりも高不純物密度の電荷蓄積領域（２４ｂ，２４ｄ．２４ｃ）と、電荷蓄積領域に隣接して配置された複数の転送ゲート電極（４２，４４，４３）と、遮光板（５１）の開口部の下方に一方の端部が配置され、他方の端部が転送ゲート電極の一部まで到達するｎ型で表面埋込領域（２５）よりも高不純物密度で、電荷蓄積領域よりも低不純物密度のガイド領域（２６ａ）を備える。

Description

測長素子及び固体撮像装置
　本発明は、光パルスに同期して光電荷検出を行うロックインピクセルの機能をもった測長素子、及びこの測長素子を画素として複数個配列した固体撮像装置に関する。
　半導体を用いた光飛行時間距離画像センサの開発が最近活発に行われている。距離画像センサの実現のため、フォトダイオードで発生したキャリアを、光源に同期して複数の電荷蓄積部に転送するロックインピクセルにおいて、電荷転送動作を高速に行うために、単位のロックイン素子を小さく構成し、これをアレイ状に配置して、並列接続する方法がある（特許文献１参照。）。
　特許文献１に記載された発明では、並列接続された複数の転送ゲートの負荷容量が増え、更に画素数も多画素になるとイメージセンサ全体としての消費電力が増大する。又、単位ロックイン素子を複数接続することは、信号検出部の拡散層の面積が大きくなり、暗電流の発生原因となる。
米国特許第６７９４２１４号明細書
　本発明は、大面積の受光面積を有し、高感度、低暗電流で高速変調に有利な測長素子、及びこの測長素子を画素として複数個半導体チップ上に配列した固体撮像装置を提供することを目的とする。
　上記目的を達成するために、本発明の第１の態様は、(a)第１導電型の半導体からなる画素形成層と、(b)開口部を有し、この開口部の下方の画素形成層に受光部の位置を定義するように、画素形成層の上方に配置された遮光板と、(c)受光部において、画素形成層との接合構造でフォトダイオードを構成するように、画素形成層の上部に選択的に配置され、更に、受光部の位置から遮光板で遮光された複数の位置まで到達するように、画素形成層の上部を延在して分岐形状に複数の凸部を構成する、第２導電型の表面埋込領域と、(d)複数の凸部の先端部にそれぞれ接続され、第２導電型で表面埋込領域よりも高不純物密度の電荷蓄積領域と、(e)複数の凸部のそれぞれに、電荷蓄積領域に隣接して配置され、電荷蓄積領域への信号電荷の転送を制御する、複数の転送制御機構と、(f)開口部の下方の一部に一方の端部が配置され、複数に分岐した他方の端部が転送制御機構の少なくとも一部まで到達するように、表面埋込領域の上部の一部に配置された、第２導電型で表面埋込領域よりも高不純物密度で、電荷蓄積領域よりも低不純物密度のガイド領域とを備える測長素子であることを要旨とする。
　本発明の第２の態様は、(a)第１導電型の半導体からなる画素形成層と、(b)複数の開口部を有し、この複数の開口部の下方の画素形成層にそれぞれ受光部の位置を定義するように、画素形成層の上方に配置された遮光板と、(c)遮光板で遮光された位置に複数の凸部を有する電荷変調部配置領域を配置し、この電荷変調部配置領域の両端部から複数の開口部の数に対応した数の受光端部を複数の開口部に向かって突出させ、それぞれの受光端部の占有領域が複数の開口部のそれぞれの面積がカバーできる大きさに設定され、受光部のそれぞれにおいて、画素形成層との接合構造でそれぞれフォトダイオードを構成するように、画素形成層の上部に埋め込まれた第２導電型の表面埋込領域と、(d)複数の凸部の先端部にそれぞれ接続され、第２導電型で表面埋込領域よりも高不純物密度の電荷蓄積領域と、(e)複数の凸部のそれぞれに、電荷蓄積領域に隣接して配置され、電荷蓄積領域への信号電荷の転送を制御する、複数の転送制御機構と、(f)複数の開口部の数に対応した数の分岐端部を有し、電荷変調部配置領域の上となる遮光板で遮光された位置から複数の開口部の下方にそれぞれの分岐端部の先端部分が配置された、第２導電型で表面埋込領域よりも高不純物密度で、電荷蓄積領域よりも低不純物密度のガイド領域と、を備える測長素子であることを要旨とする。
　本発明の第３の態様は、(a)第１導電型の半導体からなる画素形成層と、(b)画素形成層によって定義される画素領域の周辺に複数の開口部を有し、この複数の開口部の下方の画素形成層にそれぞれ受光部の位置を定義するように、画素形成層の上方に配置された遮光板と、(c)遮光板で遮光された画素領域の中央の位置に複数の凸部を有する電荷変調部配置領域を配置し、この電荷変調部配置領域から複数の開口部の数に対応した数の受光端部を複数の開口部に向かって放射状に突出させ、それぞれの受光端部の占有領域が複数の開口部のそれぞれの面積がカバーできる大きさに設定され、受光部のそれぞれにおいて、画素形成層との接合構造でそれぞれフォトダイオードを構成するように、画素形成層の上部に埋め込まれた第２導電型の表面埋込領域と、(d)複数の凸部の先端部にそれぞれ接続され、第２導電型で表面埋込領域よりも高不純物密度の電荷蓄積領域と、(e)複数の凸部のそれぞれに、電荷蓄積領域に隣接して配置され、電荷蓄積領域への信号電荷の転送を制御する、複数の転送制御機構と、(f)複数の開口部の数に対応した数の分岐端部を有し、電荷変調部配置領域の上となる遮光板で遮光された位置から複数の開口部の下方に放射状にそれぞれの分岐端部の先端部分が向かった、第２導電型で表面埋込領域よりも高不純物密度で、電荷蓄積領域よりも低不純物密度のガイド領域と、を備える測長素子であることを要旨とする。
　本発明の第４の態様は、第１の態様に係る測長素子を画素として、この画素を複数個半導体チップ上に配列した固体撮像装置であることを要旨とする。
　本発明の第５の態様は、第２の態様に係る測長素子を画素として、この画素を複数個半導体チップ上に配列した固体撮像装置であることを要旨とする。
　本発明の第６の態様は、第３の態様に係る測長素子を画素として、この画素を複数個半導体チップ上に配列した固体撮像装置であることを要旨とする。
　本発明によれば、大面積の受光面積を有し、高感度、低暗電流で高速変調に有利な測長素子、及びこの測長素子を画素として複数個半導体チップ上に配列した固体撮像装置を提供することができる。
本発明の第１の実施形態に係る測長素子の主要部の概略を上面側から見た平面図である。 図２（a）は図１のII－II方向から見た第１の実施形態に係る測長素子の断面構造で、図２（ｂ）は対応する電位分布を示す図である。 図３（a）は図１のIII－III方向から見た第１の実施形態に係る測長素子の断面構造で、図３（ｂ）は対応する電位分布を示す図である。 図４（a）は図１のIV－IV方向から見た第１の実施形態に係る測長素子の断面構造で、図４（ｂ）は対応する電位分布を示す図である。 図５（a）は図１のV－V方向から見た第１の実施形態に係る測長素子の断面構造で、図５（ｂ）は対応する電位分布を示す図である。 第１転送ゲート電極に中間電位（Ｍ）のゲート信号を印加した場合の第１の実施形態に係る測長素子の主要部における等電位線で電位分布と信号電荷の移動経路を説明する図である。 第２転送ゲート電極に中間電位（Ｍ）のゲート信号を印加した場合の第１の実施形態に係る測長素子の主要部における等電位線で電位分布と信号電荷の移動経路を説明する図である。 第３転送ゲート電極に中間電位（Ｍ）のゲート信号を印加した場合の第１の実施形態に係る測長素子の主要部における等電位線で電位分布と信号電荷の移動経路を説明する図である。 第１排出ゲート電極に中間電位（Ｍ）のゲート信号を印加した場合の第１の実施形態に係る測長素子の主要部における等電位線で電位分布と電荷の排出経路を説明する図である。 第１の実施形態に係る測長素子の主要部の構造を等価回路で表現した回路図である。 第１の実施形態に係る測長素子の主要部の構造を等価回路で表現した他の回路図である。 第１の実施形態に係る測長素子を距離画像センサの画素として動作させる場合のタイミング図である。 本発明の第１の実施形態の変形例に係る測長素子の主要部の概略を上面側から見た平面図である。 図１３のXIV－XIV方向から見た第１の実施形態の変形例に係る測長素子の断面構造を示す図である。 本発明の第２の実施形態に係る測長素子の主要部の概略を上面側から見た平面図である。 本発明の第３の実施形態に係る測長素子の主要部の概略を上面側から見た平面図である。 第３の実施形態に係る測長素子の主要部の構造を等価回路で表現した回路図である。 本発明の第４の実施形態に係る測長素子の主要部の概略を上面側から見た平面図である。 第４の実施形態に係る測長素子の主要部の構造を等価回路で表現した回路図である。 本発明の第５の実施形態に係る測長素子の主要部の概略を上面側から見た平面図である。 図２０に示した第５の実施形態に係る測長素子の中央部を拡大して示す平面図である。 第５の実施形態に係る測長素子の主要部の構造を等価回路で表現した回路図である。 本発明の第５の実施形態の変形例１に係る測長素子の主要部の概略を上面側から見た平面図である。 本発明の第５の実施形態の変形例２に係る測長素子の主要部の概略を上面側から見た平面図である。 本発明の第５の実施形態の変形例３に係る測長素子の主要部の概略を上面側から見た平面図である。 本発明の第６の実施形態に係る測長素子の主要部の概略を上面側から見た平面図である。 第６の実施形態に係る測長素子の主要部の構造を等価回路で表現した回路図である。 本発明の第７の実施形態に係る測長素子の主要部の概略を上面側から見た平面図である。 図２９（a）は図２８のXXIX－XXIX方向から見た第７の実施形態に係る測長素子の断面構造で、図２９（ｂ）は図２９（a）及び図２９（ｃ）に対応する電位分布を示し、図２９（ｃ）は図１のV－V方向から見た第１の実施形態に係る測長素子の断面構造を示す図である。 図３０（a）は図２８のXXX－XXX方向から見た第７の実施形態に係る測長素子の断面構造で、図３０（ｂ）は第１転送ゲート電極に中間電位（Ｍ）のゲート信号をそれぞれ印加した場合の図３０（a）及び図３０（ｃ）に対応する電位分布を示し、図３０（ｃ）は図１のIII－III方向の逆方向から見た第１の実施形態に係る測長素子の断面構造を示す図である。 図３１（a）は図２８のXXX－XXX方向から見た第７の実施形態に係る測長素子の断面構造で、図３１（ｂ）は図１のIII－III方向の逆方向から見た第１の実施形態に係る測長素子の断面構造で、図３１（ｃ）は第３転送ゲート電極に中間電位（Ｍ）のゲート信号をそれぞれ印加した場合の図３１（a）及び図３１（ｂ）に対応する電位分布を示す図である。 第１転送ゲート電極に中間電位（Ｍ）のゲート信号を印加した場合の第７の実施形態に係る測長素子の主要部における等電位線で電位分布と信号電荷の移動経路を説明する図である。 第２転送ゲート電極に中間電位（Ｍ）のゲート信号を印加した場合の第７の実施形態に係る測長素子の主要部における等電位線で電位分布と信号電荷の移動経路を説明する図である。 第３転送ゲート電極に中間電位（Ｍ）のゲート信号を印加した場合の第７の実施形態に係る測長素子の主要部における等電位線で電位分布と信号電荷の移動経路を説明する図である。 第１排出ゲート電極に中間電位（Ｍ）のゲート信号を印加した場合の第７の実施形態に係る測長素子の主要部における等電位線で電位分布と電荷の排出経路を説明する図である。 図３６（a）は図１のII－II方向から見た断面に対応する箇所における、半導体基板がｎ型である、その他の実施形態に係る測長素子の断面構造で、図３６（ｂ）は図３６（a）に対応する電位分布を示す図である。 図３７（a）は図１のIII－III方向から見た断面に対応する箇所における、半導体基板がｎ型である、その他の実施形態に係る測長素子の断面構造で、図３７（ｂ）は図３７（a）に対応する電位分布を示す図である。 図３８（a）は図１のIV－IV方向から見た断面に対応する箇所における、半導体基板がｎ型である、その他の実施形態に係る測長素子の断面構造で、図３８（ｂ）は図３８（a）に対応する電位分布を示す図である。 更に他の実施形態に係る測長素子の主要部の概略を上面側から見た平面図である。 図４０（a）は図３９のXXXXIV－XXXXIV方向から見た断面構造で、図４０（ｂ）は図４０（a）に対応する電位分布を示す図である。 図４１（a）は図４０（ａ）に示した断面に対応する箇所における、更に他の実施形態に係る測長素子の断面構造で、図４１（ｂ）は図４１（a）に対応する電位分布を示す図である。 更に他の実施形態に係る測長素子の主要部の概略を上面側から見た平面図である。 更に他の実施形態に係る測長素子の主要部の概略を上面側から見た平面図である。 図４３のII－II方向から見た断面構造を示す図である。 更に他の実施形態に係る測長素子の主要部の概略を上面側から見た平面図である。
　以下に本発明の第１～第７の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　以下の第１～第７の実施形態の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型がｎ型、第２導電型がｐ型としても構わない。 第１導電型がｐ型、第２導電型がｎ型の場合は、信号電荷としてのキャリアは電子となるが、第１導電型がｎ型、第２導電型がｐ型の場合は、信号電荷としてのキャリアは正孔（ホール）となることは、勿論である。又、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」は、互いに交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。
　（第１の実施形態）
　本発明の第１の実施形態に係る測長素子は、図１に１点鎖線で示す開口部（アパーチャ部）を有する遮光板５１によって受光部の位置を定義したロックインピクセルである。即ち、第１の実施形態に係る測長素子は、図１に主要部の概略を上面側から見た平面図を示すように、受光部のフォトダイオードの領域に開口部（アパーチャ部）を開口した遮光板５１があり、アパーチャ部以外の画素の領域は遮光板５１によってその上方を被覆され、光に対するシールドがなされている。
　図２～図４の断面図を参照して理解できるように、第１の実施形態に係る測長素子は、第１導電型（ｐ型）の半導体からなる画素形成層２２と、開口部（アパーチャ部）を有し、この開口部の下方の画素形成層２２に受光部の位置を定義するように、画素形成層２２の上方に配置された遮光板５１と、受光部において、画素形成層２２との接合構造でフォトダイオードを構成するように、画素形成層２２の上部に選択的に配置され、更に、受光部の位置から遮光板５１で遮光された複数の位置まで到達するように、画素形成層２２の上部を延在して先端側がＴ字型の分岐形状をなすように複数の凸部を構成する第２導電型（ｎ型）の表面埋込領域２５と、凸部の先端部にそれぞれ接続され、ｎ型で表面埋込領域２５よりも高不純物密度の第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃと、複数の凸部のそれぞれに、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃに隣接してそれぞれ配置され、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃへの信号電荷の転送を制御する、第１転送制御機構（３１，４２），第２転送制御機構（３１，４４）及び第３転送制御機構（３１，４３）と、開口部の下方の一部に一方の端部が配置され、複数に分岐した他方の端部が転送制御機構の少なくとも一部まで到達するように、表面埋込領域２５の上部の一部に配置された、ｎ型で表面埋込領域２５よりも高不純物密度で、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃよりも低不純物密度のガイド領域２６aと、を備えて、ロックインピクセルを構成している。ここで「凸部」とは、平面パターン上での凸部の意味であり、フォトリソグラフィー技術によるマスクレベルの形状としては矩形形状の凸部が採用可能である。
　更に、第１の実施形態に係る測長素子は図２～図４の断面図から分かるように、表面埋込領域２５の表面に接して設けられたｐ型のピニング層２７を備える。そして、画素形成層２２は、ｐ型の半導体基板２１上に設けられている。
　第１の実施形態に係る測長素子では、図１に示すような画素サイズが５μｍ角以上となる大面積の受光部において発生した光電子を信号電荷として、第１転送制御機構（３１，４２），第２転送制御機構（３１，４４）及び第３転送制御機構（３１，４３）を備えた電荷変調部に高速に輸送するため、フォトダイオードを構成するｎ型の表面埋込領域２５の平面形状を櫛形（フォークの形状）とし、光電子がフォークの根元の中央部に信号電荷として集まるようにしている。フォークの歯のそれぞれは図１に示すように、歯の幅が図１の紙面の上の方から下の方に行くに従い末広がりに広がるような多段の段差（ステップ）形状をなしている。第１の実施形態に係る測長素子では、受光部における表面埋込領域２５の平面パターンにおけるフォークの歯を末広がりの形状にしているので、空乏化したフォークの歯の部分のすべての領域で高いドリフト電界が発生するようにしているので、画素サイズが５μｍ角以上となる大面積の受光部であっても、信号電荷としての光電子をフォークの歯の長手方向に沿って高速に移動させることができる。
　第１の実施形態に係る測長素子のガイド領域２６aは、フォークの根元の中央部に集った光電子を電荷変調部の狭い転送路（転送チャネル）に導くための半導体領域であり、ガイド領域２６aの平面パターンにおける形状は図１に示すように、ガイド領域２６aの長手方向（図１の上下方向）に直交する方向に測った幅が、図１の紙面の上の方から下の方に行くに従い末広がりに広がるような多段の段差（ステップ）形状をなしている。第１の実施形態に係る測長素子では、ガイド領域２６aの平面パターンを末広がりの形状にしているので、空乏化したガイド領域２６aの部分のすべての領域で高いドリフト電界が発生する。したがって、信号電荷としての光電子をガイド領域２６aの長手方向に沿って高速に移動させることができる。図１の平面図及び図５（ｂ）に示した電位分布図から分かるように、発生したキャリアの移動先となる表面埋込領域２５の電位分布の一番底になるところに、ガイド領域２６aの細い先端部が接触している。ガイド領域２６aは、例えば、表面埋込領域２５を形成するイオン注入をした領域の一部に、図１に示した平面パターンに従って、２重のイオン注入をすることにより、表面埋込領域２５よりも高不純物密度の半導体領域として形成できる。
　ここで、図３（a）及び図４（a）に示すように、第１の実施形態に係る測長素子を構成している第１転送制御機構（３１，４２），第２転送制御機構（３１，４４）及び第３転送制御機構（３１，４３）のそれぞれは、複数の凸部のそれぞれの上に設けられた絶縁膜３１と、この絶縁膜３１の上にそれぞれ設けられた第１転送ゲート電極４２，第２転送ゲート電極４４及び第３転送ゲート電極４３と、を備えている。図３（a）及び図４（a）の断面図に示すように、第１転送ゲート電極４２，第２転送ゲート電極４４及び第３転送ゲート電極４３の直下の部分の絶縁膜３１の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。この第１転送ゲート電極４２，第２転送ゲート電極４４及び第３転送ゲート電極４３に印加されるそれぞれの電圧によって、複数の凸部のそれぞれに定義される転送路の電位を制御し、信号電荷の第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃへの移動をそれぞれ制御することができる。
　図３（a），図４（a）及び図５（a）から分かるように、表面埋込領域２５の一部にはｐ型のピニング層２７が存在するので、厚い部分の絶縁膜３１の一部はピニング層２７を介して形成されている。絶縁膜３１やピニング層２７等の上層側の構造があるので、実際には見えないが、ガイド領域２６aは、遮光板５１を上から見た平面図において、遮光板５１の開口部にガイド領域２６aのフォトダイオード側の端部が露出する平面パターンであり、他の部分は遮光板５１によって遮蔽されている。図３（a）のガイド領域２６ａの深さは一定としてもよく、或いは部分的に異ならせてもよいが、ガイド領域２６ａの深さを一定とした方が製造工程は容易である。
　ゲート絶縁膜としての機能を考慮した場合、絶縁膜３１の材料としては、シリコン酸化膜（ＳｉＯ2膜）が好適であるが、シリコン酸化膜（ＳｉＯ2膜）以外の種々の絶縁膜を用いた絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）の絶縁ゲート構造をなしてもよい。例えば、シリコン酸化膜（ＳｉＯ2膜）／シリコン窒化膜（Ｓｉ3Ｎ4膜）／シリコン酸化膜（ＳｉＯ2膜）の３層積層膜からなるＯＮＯ膜でもよい。更に、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか１つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等がゲート絶縁膜として使用可能である。
　現実の構造としては、ゲート絶縁膜として機能する薄い絶縁膜の上に、第１転送ゲート電極４２，第２転送ゲート電極４４及び第３転送ゲート電極４３を囲むように、層間絶縁膜を選択的に構成して、絶縁膜３１を段差形状を有する２層構造としてもよい。或いは、ゲート絶縁膜として機能する部分以外の領域に、第１転送ゲート電極４２，第２転送ゲート電極４４及び第３転送ゲート電極４３を囲むように、ゲート絶縁膜と厚さの異なる他の層間絶縁膜やフィールド絶縁膜を選択的に構成して、絶縁膜３１を段差形状に構成してもよい。
　この場合の層間絶縁膜やフィールド絶縁膜の材料は、ゲート絶縁膜の材料と同じでも異なる誘電体でもよく、例えば、層間絶縁膜の部分は、ゲート絶縁膜の部分より比誘電率の小さい誘電体で構成してもよい。なお、図１において符号３２はフィールド絶縁膜の端部を意味し、このフィールド絶縁膜の端部３２によって囲まれた領域が活性領域になる。図３（a），図４（a）及び図５（a）に示すように、フィールド絶縁膜の下にはｐ型のウェル領域２３が形成されている。
　図３（a）及び図４（a）から分かるように、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃは、周辺をウェル領域２３で囲まれて、画素形成層２２の上に浮遊拡散層として形成されている。なお、第１の実施形態に係る測長素子では、説明の便宜上、信号電荷が蓄積される浮遊拡散層が３つの場合について説明するが、浮遊拡散層の数は２つでも４つ以上でも構わない。なお、図３（a），図４（a）及び図５（a）には、ウェル領域２３を画素毎にフォトダイオード領域以外のところをカバーするように形成しているが例示に過ぎない。第１転送制御機構（３１，４２），第２転送制御機構（３１，４４）及び第３転送制御機構（３１，４３）によって構成される「電荷変調部」のトランジスタ（図１０参照。）のところにだけウェル領域２３をできるだけ限定的に入れ、ウェル領域２３が電位分布に影響しないようにするのが好ましいので、図３（a），図４（a）及び図５（a）に示したようなウェル領域２３の配置パターンに限定されるものではない（重複する説明を省略するが、第２～第７の実施形態のウェル領域２３の配置パターンについても同様である。）。
　ここで、図１の上面図において、表面埋込領域２５がなすＴ字の中心棒の部分に延長される箇所に該当し、且つ受光部近傍側に位置する直線状の部分を、本発明では「幹経路」と定義する。そして、第１の実施形態に係る測長素子においては、表面埋込領域２５がなす幹経路の受光部側の位置において、幹経路の長手方向に直交する方向に突出する新たな凸部を更に設けている。新たな凸部を幹経路の受光部側の位置に設けることにより、遮光板５１の下方の部分となる表面埋込領域２５の全体としての形状が、幹経路の延長方向を背骨（脊椎骨）とする魚骨形（フィッシュボーン型又は逆「土」字型）の平面トポロジーになる。この魚骨形を実現する新たな凸部の先端に、ｎ型で表面埋込領域２５よりも高不純物密度の第１排出ドレイン領域２４a及び第２排出ドレイン領域２４ｅが接続されている。
　そして、図１に示すように、第１の実施形態に係る測長素子は、第１排出ドレイン領域２４aに隣接して配置され、表面埋込領域２５の左方向に延びる新たな凸部を経由して第１排出ドレイン領域２４aに向かう電荷の排出を制御する第１排出制御機構（３１，４１a）と、第２排出ドレイン領域２４ｅに隣接して配置され、表面埋込領域２５の右方向に延びる新たな凸部を経由して第２排出ドレイン領域２４ｅに向かう電荷の排出を制御する第２排出制御機構（３１，４１ｂ）を更に備える。
　この第１排出制御機構（３１，４１a）及び第２排出制御機構（３１，４１ｂ）のそれぞれは、図２（a）に示すように、表面埋込領域２５の新たな凸部のそれぞれの上に設けられた絶縁膜３１と、この絶縁膜３１の上にそれぞれ設けられた第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂを備える。図２（a）の断面図に示すように、第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂの直下の部分の絶縁膜３１の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。図２（a）から分かるように、表面埋込領域２５の一部にはｐ型のピニング層２７が存在するので、厚い部分の絶縁膜３１の一部はピニング層２７を介して形成されている。又、図２（a）に示すように、フィールド絶縁膜となる厚い部分の絶縁膜３１の下にはｐ型のウェル領域２３が形成されている。
　即ち、図１に示すように、第１の実施形態に係る測長素子のフォトダイオード部と電荷変調部との間には、Ｔ字型に分岐する部分の手前側において、幹経路を両側から挟むように左右対称に配置された第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂを配置しているので、第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂによって、第１排出ドレイン領域２４a及び第２排出ドレイン領域２４ｅへの光電荷の排出と、第１転送制御機構（３１，４２），第２転送制御機構（３１，４４）及び第３転送制御機構（３１，４３）を備えた電荷変調部側への光電荷の輸送の切り替え制御を行うことができる。
　図２（a）は図１のII－II方向から見た断面構造で、図２（ｂ）は図２（a）の断面構造に対応するポテンシャル分布である。図３（a）は図１のIII－III方向から見た断面構造で、図３（ｂ）は図３（a）の断面構造に対応するポテンシャル分布を示している。左右対称に対向配置された２つの第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂに中間電位（Ｍ）を与えると、図２（ｂ）のようにII－II方向から見た断面方向への電位障壁を維持したまま、Ｔ字の中心棒部分に向かう幹経路の静電誘導チャネル部にＵ字型の電位チャネルが形成され、又、図３（ｂ）のポテンシャル分布のように幹経路から電荷変調部の第３電荷蓄積領域２４ｃに向けてのIII－III方向から見た断面方向に沿った静電誘導チャネル部には電位障壁がないポテンシャル分布が形成される。静電誘導チャネル部に形成されたＵ字型の電位チャネルを経由して、フォトダイオードで発生した光電子は、信号電荷として高速に電荷変調部に輸送される。
　次に、第１の実施形態に係る測長素子の第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂに中間電位（Ｍ）よりも高い高電位（Ｈ）のゲート信号ＧDを印加すると、図２（ｂ）に示すようにII－II方向から見た断面方向に沿った電位分布において破線で示したように、両側の電位障壁がなくなる。即ち、第１排出ゲート電極４１aに中間電位（Ｍ）よりも高い高電位（Ｈ）のゲート信号ＧDを印加すると、平面内では図９に示したような等電位線で示される電位分布となり、幹経路部分に形成された静電誘導チャネル部に達した電子は、図９に極太の実線で示した経路に沿って、第１排出ドレイン領域２４a側に分岐して排出される。図９において、太い実線（図９では「－０．２Ｖ」と表記）は電位－０．２Ｖの等電位線を示し、１点鎖線（図９では「０Ｖ」と表記）は電位０Ｖ以上且つ１Ｖ未満（０Ｖから０．２５Ｖ刻み）の等電位線を示し、細い実線（図９では「１Ｖ」と表記）は電位１Ｖ以上且つ２Ｖ未満（１Ｖから０．２５Ｖ刻み）の等電位線を示し、細かい破線（図９では「２Ｖ」と表記）は電位２Ｖ且つ３Ｖ未満（２Ｖから０．２５Ｖ刻み）の等電位線を示し、長い破線（図９では「３Ｖ」と表記）は電位３Ｖ以上且つ４Ｖ未満（３Ｖから０．２５Ｖ刻み）の等電位線を示す。電位分布の図示を省略しているが、第２排出ゲート電極４１ｂに高い高電位（Ｈ）のゲート信号ＧDを印加すると、幹経路部分に形成された静電誘導チャネル部に達した電子は、第２排出ドレイン領域２４ｅに分岐して排出される。
　又、第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂに高電位（Ｈ）を与えた場合は、電荷変調部の第３電荷蓄積領域２４ｃに向けてのポテンシャル分布は、第３転送ゲート電極４３直下近傍の静電誘導チャネル部の電位が高く、図３（ｂ）の破線で示したようにガイド領域２６aにおいてディップをもつため、フォトダイオードで発生した光電子は、電荷変調部の第３電荷蓄積領域２４ｃに達することができない。
　第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂのそれぞれを中間電位（Ｍ）に設定することで、図３（ｂ）の実線で示したようにガイド領域２６aのディップは消滅し、フォトダイオードで発生した光電子は、電荷変調部の第３電荷蓄積領域２４ｃに信号電荷として到達する。フォトダイオードの近傍の幹経路及び幹経路から電荷変調部に至る静電誘導チャネル部及び、電荷変調部を構成する第１転送制御機構（３１，４２），第２転送制御機構（３１，４４）及び第３転送制御機構（３１，４３）は、光が直接入射しないように遮光板５１によって光シールドがなされている。
　このように、受光部近傍側に位置する幹経路から電荷変調部に至る静電誘導チャネル部を十分な長さとして、静電誘導チャネル部を含めて電荷変調部を遮光板５１によって光シールドできることが、第１の実施形態に係る測長素子の重要な点であり、短時間パルスを用いて背景光の影響を軽減する上で、大きな効果がある。
　図１に示すように第１の実施形態に係る測長素子の電荷変調部には、３つの第１転送ゲート電極４２，第２転送ゲート電極４４，第３転送ゲート電極４３が配置されている。第１転送ゲート電極４２に中間電位（Ｍ）のゲート信号Ｇ1を印加することによって図６に示すような電位分布が形成される。又、第２転送ゲート電極４４に中間電位（Ｍ）のゲート信号Ｇ2を印加することによって図７に示すような電位分布が形成され、第３転送ゲート電極４３に中間電位（Ｍ）のゲート信号Ｇ3を印加することによって図８に示すような電位分布が形成される。このように、３つの第１転送ゲート電極４２，第２転送ゲート電極４４，第３転送ゲート電極４３のそれぞれに中間電位（Ｍ）のゲート信号を印加することによって、対応する３つの第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ，第３電荷蓄積領域２４ｃのそれぞれに図６～図８に太い実線で示したような経路に沿って、信号電荷が高速転送され、光パルスに同期した光電荷検出を行う測長素子の基本動作がなされる。図６～図８において、太い実線（図６～図８では「－０．２Ｖ」と表記）は電位－０．２Ｖの等電位線を示し、１点鎖線（図６～図８では「０Ｖ」と表記）は電位０Ｖ以上且つ１Ｖ未満（０Ｖから０．２５Ｖ刻み）の等電位線を示し、細い実線（図６～図８では「１Ｖ」と表記）は電位１Ｖ以上且つ２Ｖ未満（１Ｖから０．２５Ｖ刻み）の等電位線を示し、細かい破線（図６～図８では「２Ｖ」と表記）は電位２Ｖ且つ３Ｖ未満（２Ｖから０．２５Ｖ刻み）の等電位線を示し、長い破線（図６～図８では「３Ｖ」と表記）は電位３Ｖ以上且つ４Ｖ未満（３Ｖから０．２５Ｖ刻み）の等電位線を示す。
　電荷変調部に設ける転送ゲート電極の数は、２つでもよいし、４つ以上とすることも可能であるが、電荷変調部の面積は可能な限り小さくすることが好ましい。例えば、フォトダイオード部の面積の１／４以下に電荷変調部の面積を設定することが望ましい。
　第１の実施形態に係る測長素子を背景光の影響（オフセット）をキャンセルしながら、光飛行時間計測を行う距離画像センサに応用する場合には、３つの出力を設けるのが有用である。３出力の場合の第１の実施形態に係る測長素子について、第１転送ゲート電極４２に印加するゲート信号Ｇ1の電圧レベル，第３転送ゲート電極４３に印加するゲート信号Ｇ3の電圧レベル及び第２転送ゲート電極４４に印加するゲート信号Ｇ2の電圧レベルと、対応する電荷変調部の電位分布の変化を図３（ｂ）及び図４（ｂ）に示す。
　２つの第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂのそれぞれに中間電位（Ｍ）を与えた状態で、第１転送ゲート電極４２に印加するゲート信号の電圧レベルＧ１＝Ｌ，第２転送ゲート電極４４に印加するゲート信号の電圧レベルＧ２＝Ｌとし、第３転送ゲート電極４３に印加するゲート信号の電圧レベルＧ３として中間電位（Ｍ）、又は中間電位（Ｍ）よりも低い低位電位（Ｌ）に設定することで、図３に示すように光電子を浮遊拡散層として構成された第３電荷蓄積領域２４ｃへ転送するかどうかの制御を行うことができる。
　又、図４に示すように、第３転送ゲート電極４３に印加するゲート信号の電圧レベルＧ３＝Ｌとし、第１転送ゲート電極４２に印加するゲート信号の電圧レベルＧ１，第２転送ゲート電極４４に印加するゲート信号の電圧レベルＧ２として低位電位（Ｌ）又は中間電位（Ｍ）の互いに異なる電位を与えることで、光電子を第１電荷蓄積領域２４ｂ及び第２電荷蓄積領域２４ｄのいずれかに転送することができる。
　第１の実施形態に係る測長素子の実際の１画素の回路構成の例を図１０に示す。図１０の中央部に記載した第１転送制御機構（３１，４２）としての第１転送トランジスタＱ1T，第２転送制御機構（３１，４４）としての第２転送トランジスタＱ2T，及び第３転送制御機構（３１，４３）としての第３転送トランジスタＱ3Tの３つのトランジスタの並列回路で第１の実施形態に係る測長素子の「電荷変調部」を構成している。
　図１０において、フォトダイオードから電荷変調部に至る静電誘導チャネル部は、自己のゲートが接地された接合型電界効果トランジスタＱP1，ＱP2で表している。直列接続した２つの接合型電界効果トランジスタＱP1及びＱP2の中間タップに、電荷排出用ＭＯＳトランジスタＱDのソース端子が接続され、ＭＯＳトランジスタＱDのドレイン端子が高電位の電源ＶDDに接続されている。
　図１０中の破線部は、半導体領域中での接続のため、空乏化による電界によって高速に電子が流れる経路であることを意味している。図１０において、フォトダイオードＤijで発生した光電子は、ＭＯＳトランジスタＱDをそれぞれ構成する２つの第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂのそれぞれに印加する電圧ＧD＝Ｌであれば、電荷変調部に直ちに到達し、第１転送ゲート電極４２，第２転送ゲート電極４４，第３転送ゲート電極４３のいずれか１つに中間電位（Ｍ）の電圧、他の２つに低位電位（Ｌ）の電圧を与えることで、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ，第３電荷蓄積領域２４ｃのいずれかに光電子を転送する。等価回路表示としては、電荷変調部を構成している第１転送トランジスタＱ1T，第２転送トランジスタＱ2T及び第３転送トランジスタＱ3Tのそれぞれの一方の端部が接合型電界効果トランジスタＱP2にＴ字型に接続された回路構成となる。
　そして、第１転送トランジスタＱ1T，第２転送トランジスタＱ2T及び第３転送トランジスタＱ3Tのそれぞれの他方の端部は、ノードＤ1としての第１電荷蓄積領域２４，ノードＤ2としての第２電荷蓄積領域２４ｉ及びノードＤ3としての第３電荷蓄積領域２４ｌに接続される回路構成となる。
　図１０の回路構成の３つのノードＤ1，Ｄ3，Ｄ2をそれぞれ定義する第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ，第３電荷蓄積領域２４ｃには、電荷蓄積用のキャパシタＣ1，Ｃ3，Ｃ2が接続されている。このキャパシタＣ1，Ｃ3，Ｃ2は、電圧依存性を低減するため、しきい値電圧を負電圧に設定したデプリーション・モードのＭＯＳキャパシタを用いるのが適している。第１のノードＤ1には、第１のノードＤ1の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第１増幅トランジスタＱ1Aのゲート端子に接続され、第１のノードＤ1には更に、信号の読み出し後、信号電荷を初期化するために、第１リセットトランジスタＱ1Rが接続されている。又、第１増幅トランジスタＱ1Aのソース端子には、読出画素選択用のスイッチとしての第１選択トランジスタＱ1Sが接続され、第１選択トランジスタＱ1Sの出力は垂直方向に走る信号読出線に接続されている。
　同様に、第２のノードＤ2には、第２のノードＤ2の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第２増幅トランジスタＱ2Aのゲート端子に接続され、第２のノードＤ2には更に、信号の読み出し後、信号電荷を初期化するために、第２リセットトランジスタＱ2Rが接続されている。又、第２増幅トランジスタＱ2Aのソース端子には、読出画素選択用のスイッチとしての第２選択トランジスタＱ2Sが接続され、第２選択トランジスタＱ2Sの出力は垂直方向に走る信号読出線に接続されている。
　更に、第３のノードＤ3には、第３のノードＤ3の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第３増幅トランジスタＱ3Aのゲート端子に接続され、第３のノードＤ3には更に、信号の読み出し後、信号電荷を初期化するために、第３リセットトランジスタＱ3Rが接続されている。又、第３増幅トランジスタＱ3Aのソース端子には、読出画素選択用のスイッチとしての第３選択トランジスタＱ3Sが接続され、第３選択トランジスタＱ3Sの出力は垂直方向に走る信号読出線に接続されている。
　第１の実施形態に係る測長素子からの信号の読出し方法としては、図１０のように、３つの信号読出線を、３本走らせて、並列に読み出す方法でも、図１１に示すように、信号読出線を１本として選択信号ＳＬ１，ＳＬ２，ＳＬ３によるスイッチを順に、オンにして、時系列信号として読み出す方法でもよい。
　図１２は、第１の実施形態に係る測長素子を距離画像センサとして用いる場合のタイミング図を示している。出射光のパルス幅Ｔ0と第１転送ゲート電極４２に印加するゲート信号Ｇ1のパルス幅，第３転送ゲート電極４３に印加するゲート信号Ｇ3のパルス幅及び第２転送ゲート電極４４に印加するゲート信号Ｇ2のパルス幅は同じとする。図１２の出射光のパルスに対して、第1の到来光（受信光）のパルスの遅れ時間（光飛行時間）がＴd1の場合には、第１電荷蓄積領域２４ｂに蓄積される第１蓄積電荷Ｑ１，第２電荷蓄積領域２４ｄに蓄積される第２蓄積電荷Ｑ２，第３電荷蓄積領域２４ｃに蓄積される第３蓄積電荷Ｑ３は、発生する光電流をＩphとして、それぞれ以下のようになる：
 
　　Ｑ１＝Ｉｐｈ（Ｔ０－Ｔｄ）＋ＩａＴ０  ……（１）　
　　Ｑ２＝ＩｐｈＴｄ＋ＩａＴ０            ……（２）　
　　Ｑ３＝ＩａＴ０                        ……（３）　
 
　式（１）～（３）より、第１の到来光に対応する遅延時間Ｔd1は次式で求めることができる：
 
　Ｔd1＝Ｔ０(Ｑ２－Ｑ３)/(Ｑ１＋Ｑ２－２Ｑ３)   ……（４）　
 
　図１２に示すように、出射光パルスに対する第２の到来光のパルスの遅れ時間（光飛行時間）がＴd2である場合には、第１電荷蓄積領域２４ｂに蓄積される第１蓄積電荷Ｑ１，第２電荷蓄積領域２４ｄに蓄積される第２蓄積電荷Ｑ２，第３電荷蓄積領域２４ｃに蓄積される第３蓄積電荷Ｑ３は以下のようになる。
 
　　Ｑ１＝ＩａＴ０                        ……（５）　
　　Ｑ２＝Ｉｐｈ（２Ｔ０－Ｔd2）＋ＩａＴ０      ……（６）　
　　Ｑ３＝Ｉｐｈ（Ｔd2－Ｔ0）＋ＩａＴ０   ……（７）　
 
　式（５）～（７）より、第２の到来光に対応する遅延時間Ｔd2は次式で求めることができる：
 
　　Ｔｄ2＝Ｔ０＋Ｔ０(Ｑ３－Ｑ１)/(Ｑ２＋Ｑ３－２Ｑ１)      ……（８）
 
　光パルスの飛行時間が出射光のパルス幅Ｔ0より大きいかは、第１蓄積電荷Ｑ１と第３蓄積電荷Ｑ３を比較することで分かる。Ｑ１＞Ｑ３ならば、光パルスの飛行時間は式（４）を使い、Ｑ１≦Ｑ３ならば、式（８）を使って計算する。
　式（４）又は式（８）を用いることにより、第１の実施形態に係る測長素子は光飛行時間測定に好適な機能を有している。このため、第１の実施形態に係る測長素子を固体撮像装置の画素（ロックインピクセル）として、同一半導体チップ上に画素サイズが５μｍ角以上となる大面積の画素を複数個配列した場合であっても、高速の信号電荷の転送が可能で高感度、且つ低暗電流の光飛行時間距離画像センサが実現できる。
　＜第１の実施形態の変形例＞
　図１３に主要部の概略を上面側から見た平面図を示すように、本発明の第１の実施形態の変形例に係る測長素子は、開口部（アパーチャ部）を有する遮光板５１によって受光部の位置を定義したロックインピクセルである。断面図の図示を省略しているが、図２～図４に示した断面構造と同様に、第１の実施形態の変形例に係る測長素子は、第１導電型（ｐ型）の半導体からなる画素形成層２２と、開口部（アパーチャ部）を有し、この開口部の下方の画素形成層２２に受光部の位置を定義するように、画素形成層２２の上方に配置された遮光板５１と、受光部において、画素形成層２２との接合構造でフォトダイオードを構成するように、画素形成層２２の上部に選択的に配置され、更に、受光部の位置から遮光板５１で遮光された複数の位置まで到達するように、画素形成層２２の上部を延在して先端側がＴ字型の分岐形状をなすように複数の凸部を構成する第２導電型（ｎ型）の表面埋込領域２５と、凸部の先端部にそれぞれ接続され、ｎ型で表面埋込領域２５よりも高不純物密度の第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃと、複数の凸部のそれぞれに、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃに隣接してそれぞれ配置され、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃへの信号電荷の転送を制御する、第１転送制御機構（３１，４２），第２転送制御機構（３１，４４）及び第３転送制御機構（３１，４３）と、を備えて、ロックインピクセルを構成している。
　そして、第１の実施形態の変形例に係る測長素子においても、図１に示したトポロジーと同様に、表面埋込領域２５がなす幹経路の受光部側の位置において、幹経路の長手方向に直交する方向に突出する新たな凸部を更に設けている。新たな凸部の先端に、ｎ型で表面埋込領域２５よりも高不純物密度の第１排出ドレイン領域２４a及び第２排出ドレイン領域２４ｅが接続されている。
　しかしながら、図１４に示した断面図から分かるように、表面埋込領域２５の上部の一部に配置され、ｎ型で表面埋込領域２５よりも高不純物密度で、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃよりも低不純物密度のガイド領域２６ｂのトポロジーが、図１に示したガイド領域２６aのトポロジーとは異なる。即ち、第１の実施形態の変形例に係る測長素子においては、ガイド領域２６ｂは、遮光板５１の開口部（アパーチャ部）の下方の一部に配置された一方の端部から他方の端部側の転送制御機構の少なくとも一部まで到達する経路と、幹経路の長手方向に直交する方向設けられた新たな凸部に沿って、第１排出ドレイン領域２４a及び第２排出ドレイン領域２４ｅに到達する経路を備えている点で、図１に示したガイド領域２６aのトポロジーとは異なる。
　そして、図１３に示すように、第１の実施形態の変形例に係る測長素子は、第１排出ドレイン領域２４aに隣接して配置され、表面埋込領域２５の左方向に延びる新たな凸部を経由して第１排出ドレイン領域２４aに向かう電荷の排出を制御する第１排出制御機構（３１，４１a）が左側に延びる新たな凸部に配置されたガイド領域２６ｂにも設けられ、更に、第２排出ドレイン領域２４ｅに隣接して配置され、表面埋込領域２５の右方向に延びる新たな凸部を経由して第２排出ドレイン領域２４ｅに向かう電荷の排出を制御する第２排出制御機構（３１，４１ｂ）が右側に延びる新たな凸部に配置されたガイド領域２６ｂにも設けられている。
　即ち、図１４に示すように、ガイド領域２６ｂが第１排出制御機構（３１，４１a）を構成する第１排出ゲート電極４１aの下及び第２排出制御機構（３１，４１ｂ）を構成する第２排出ゲート電極４１ｂのそれぞれの下に設けられている。図１３に示すように、ガイド領域２６ｂを第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂのそれぞれの下を経由し、更に第１排出ドレイン領域２４a及び第２排出ドレイン領域２４ｅ領域まで拡張して形成することにより、比較的低い排出ゲート電圧ＧDで、光電荷の排出制御を行うことができる。
　第１の実施形態の変形例に係る測長素子も、表面埋込領域２５の表面に接して設けられたｐ型のピニング層２７を備え、画素形成層２２は、ｐ型の半導体基板２１上に設けられている点も図３（a）及び図４（a）に示した構造と同様である。又、図１３に示すような画素サイズが５μｍ角以上となる大面積の受光部において発生した光電子を、第１転送制御機構（３１，４２），第２転送制御機構（３１，４４）及び第３転送制御機構（３１，４３）を備えた電荷変調部に高速に輸送するため、図１と同様に、フォトダイオードを構成するｎ型の表面埋込領域２５の平面形状を櫛形（フォークの形状）とし、光電子がフォークの根元の中央部に集まるようにしている点等他の構造は、既に説明した第１の実施形態の変形例に係る測長素子と同様であるので、重複した説明を省略する。
　図１３に示すようなガイド領域２６ｂの平面トポロジーとすることにより、第１の実施形態の変形例に係る測長素子によれば、比較的低い排出ゲート電圧ＧDで、第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂによって、第１排出ドレイン領域２４a及び第２排出ドレイン領域２４ｅへの光電荷の排出と、第１転送制御機構（３１，４２），第２転送制御機構（３１，４４）及び第３転送制御機構（３１，４３）を備えた電荷変調部側への光電荷の輸送の切り替え制御を行うことができる。
　（第２の実施形態）
　本発明の第２の実施形態に係る測長素子は、図１５に１点鎖線で示す開口部（アパーチャ部）を有する遮光板５１によって受光部の位置を定義したロックインピクセルである。図２～図４に示した断面図に示したのと同様に、第２の実施形態に係る測長素子は、第１導電型（ｐ型）の半導体からなる画素形成層２２と、開口部（アパーチャ部）を有し、この開口部の下方の画素形成層２２に受光部の位置を定義するように、画素形成層２２の上方に配置された遮光板５１と、受光部において、画素形成層２２との接合構造でフォトダイオードを構成するように、画素形成層２２の上部に選択的に配置され、更に、受光部の位置から遮光板５１で遮光された複数の位置まで到達するように、画素形成層２２の上部を延在して先端側がＴ字型の分岐形状をなすように複数の凸部を構成する第２導電型（ｎ型）の表面埋込領域２５と、凸部の先端部にそれぞれ接続され、ｎ型で表面埋込領域２５よりも高不純物密度の第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃと、凸部のそれぞれに、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃに隣接してそれぞれ配置され、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃへの信号電荷の転送を制御する、第１転送制御機構（３１，４２ｐ，４２ｑ），第２転送制御機構（３１，４４ｐ，４４ｑ）及び第３転送制御機構（３１，４３ｐ，４３ｑ）と、開口部の下方の一部に一方の端部が配置され、複数に分岐した他方の端部が転送制御機構の少なくとも一部まで到達するように、表面埋込領域２５の上部の一部に配置された、ｎ型で表面埋込領域２５よりも高不純物密度で、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃよりも低不純物密度のガイド領域２６aと、を備えて、ロックインピクセルを構成している点では、概略としては第１の実施形態に係る測長素子と基本的に同様な構造である。
　しかしながら、第２の実施形態に係る測長素子を構成している第１転送制御機構（３１，４２ｐ，４２ｑ）は、Ｔ字型のトポロジーの内の左側に延びる凸部を挟むように画素形成層２２上に絶縁膜を介して配列された一対の第１電界制御電極４２ｐ，４２ｑを備えている点で、第１の実施形態に係る測長素子の転送制御機構とは具体的な構造が異なる。一対の第１電界制御電極４２ｐ，４２ｑの下の絶縁膜は、図３（a）及び図４（a）に示した第１転送ゲート電極４２，第２転送ゲート電極４４及び第３転送ゲート電極４３の直下の部分の絶縁膜３１と同様に、第１電界制御電極４２ｐ，４２ｑの直下の部分の厚さが他の部分より薄い「ゲート絶縁膜」である。第２の実施形態に係る測長素子の絶縁膜としては、第１の実施形態に係る測長素子の絶縁膜３１と同様な材料が採用可能である。
　第１電界制御電極４２ｐ，４２ｑは、左側に延びる凸部に沿った信号電荷の転送方向と直交する方向に沿って、凸部を挟むように対向して配列されている。それぞれの第１電界制御電極４２ｐ，４２ｑに電界制御電圧を印加し、左側に延びる凸部の空乏化電位を変化させることにより、左側に延びる凸部中を転送される信号電荷の移動を制御するという「横方向電界制御効果」を行う点で、第１の実施形態に係る測長素子の転送制御機構とは動作メカニズムが異なる。
　又、第２の実施形態に係る測長素子を構成している第２転送制御機構（３１，４４ｐ，４４ｑ）は、Ｔ字型のトポロジーの内の右側に延びる凸部を挟むように画素形成層２２上に絶縁膜を介して配列された一対の第２電界制御電極４４ｐ，４４ｑを備えている。一対の第２電界制御電極４４ｐ，４４ｑの下の絶縁膜は、第２電界制御電極４４ｐ，４４ｑの直下の部分の厚さが他の部分より薄い「ゲート絶縁膜」である。第２電界制御電極４４ｐ，４４ｑは、右側に延びる凸部に沿った信号電荷の転送方向と直交する方向に沿って、凸部を挟むように対向して配列されている。それぞれの第２電界制御電極４４ｐ，４４ｑに、第１電界制御電極４２ｐ，４２ｑとは異なる電界制御電圧を印加し、右側に延びる凸部の空乏化電位を変化させることにより、右側に延びる凸部中を転送される信号電荷の移動を制御することができる。
　同様に、第２の実施形態に係る測長素子を構成している第３転送制御機構（３１，４３ｐ，４３ｑ）は、Ｔ字型のトポロジーの内の下側に延びる凸部を挟むように画素形成層２２上に絶縁膜を介して配列された一対の第３電界制御電極４３ｐ，４３ｑを備えている。一対の第３電界制御電極４３ｐ，４３ｑの下の絶縁膜は、第３電界制御電極４３ｐ，４３ｑの直下の部分の厚さが他の部分より薄い「ゲート絶縁膜」である。第３電界制御電極４３ｐ，４３ｑは、下側に延びる凸部に沿った信号電荷の転送方向と直交する方向に沿って、凸部を挟むように対向して配列されている。それぞれの第３電界制御電極４３ｐ，４３ｑに、第１電界制御電極４２ｐ，４２ｑ及び第２電界制御電極４４ｐ，４４ｑとは異なる電界制御電圧を印加し、下側に延びる凸部の空乏化電位を変化させることにより、下側に延びる凸部中を転送される信号電荷の移動を制御することができる。
　ここで、図１５の上面図においても、表面埋込領域２５がなす幹経路の受光部側の位置において、幹経路の長手方向に直交する方向に突出する新たな凸部を更に設け、この新たな凸部の先端に、ｎ型で表面埋込領域２５よりも高不純物密度の第１排出ドレイン領域２４a及び第２排出ドレイン領域２４ｅが接続されている。
　そして、図１５に示すように、第２の実施形態に係る測長素子は、第１排出ドレイン領域２４aに隣接して配置され、表面埋込領域２５の左方向に延びる新たな凸部を経由して第１排出ドレイン領域２４aに向かう電荷の排出を制御する第１排出制御機構（３１，４１a）と、第２排出ドレイン領域２４ｅに隣接して配置され、表面埋込領域２５の右方向に延びる新たな凸部を経由して第２排出ドレイン領域２４ｅに向かう電荷の排出を制御する第２排出制御機構（３１，４１ｂ）を更に備える点は、第１の実施形態に係る測長素子と同様である。
　又、第１排出制御機構（３１，４１a）及び第２排出制御機構（３１，４１ｂ）のそれぞれは、図２（a）に示した断面構造と同様に、表面埋込領域２５の新たな凸部のそれぞれの上に設けられた絶縁膜と、この絶縁膜の上にそれぞれ設けられた第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂを備える点、或いは、図２～図４の断面図に示したのと同様に、表面埋込領域２５の表面に接して設けられたｐ型のピニング層２７を備え、画素形成層２２は、ｐ型の半導体基板２１上に設けられて点等の他の構造は、第１の実施形態に係る測長素子と実質的に同様であるので、重複した説明を省略する。
　図１５に示すように、第２の実施形態に係る測長素子のフォトダイオード部と電荷変調部に間には、Ｔ字型に分岐する部分の手前側において、幹経路を両側から挟むように左右対称に配置された第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂを配置しているので、第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂによって、第１排出ドレイン領域２４a及び第２排出ドレイン領域２４ｅへの光電荷の排出と、第１転送制御機構（３１，４２ｐ，４２ｑ），第２転送制御機構（３１，４４ｐ，４４ｑ）及び第３転送制御機構（３１，４３ｐ，４３ｑ）を備えた電荷変調部側への光電荷の輸送の切り替え制御を行うことができる。
　第２の実施形態に係る測長素子においても、第１の実施形態で説明した式（４）又は式（８）を用いることにより、第２の実施形態に係る測長素子は光飛行時間測定に好適な機能を有していることが分かる。このため、第２の実施形態に係る測長素子を固体撮像装置の画素（ロックインピクセル）として、同一半導体チップ上に画素サイズが５μｍ角以上となる大面積の画素を複数個配列した場合であっても、高速の信号電荷の転送が可能で高感度、且つ低暗電流の光飛行時間距離画像センサが実現できる。
　特に、第１の実施形態に係る測長素子と同様に、第２の実施形態に係る測長素子においても、受光部近傍側に位置する幹経路から電荷変調部に至る静電誘導チャネル部を十分な長さとし、電荷変調部を遮光板５１によって光シールドしているので、短時間パルスを用いて背景光の影響を軽減する上で、大きな効果がある。
　第２の実施形態に係る測長素子及び固体撮像装置によれば、図１５に示すように第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃへの電荷転送に、それぞれ第１電界制御電極４２ｐ，４２ｑ、第２電界制御電極４４ｐ，４４ｑ及び第３電界制御電極４３ｐ，４３ｑに印加する電界制御電圧によって、横方向電界制御効果を用いることにより、第１の実施形態に係る測長素子で説明した「転送ゲート方式」よりも高速に電荷転送が行える。
　（第３の実施形態）
　図１６に主要部の概略を上面側から見た平面図を示すように、本発明の第３の実施形態に係る測長素子は、１点鎖線で示した１つの開口部（アパーチャ部）を有する遮光板５１によって定義される受光部の内部に、互いにインターディジタルに対向した第１の表面埋込領域２５ｕと第２の表面埋込領域２５ｖを有するロックインピクセルである。図１６において符号３２ｂはフィールド絶縁膜の端部を意味する。即ち、フィールド絶縁膜の端３２ｂによって囲まれた領域がロックインピクセルの活性領域になるので、第３の実施形態に係る測長素子は、１画素に２つの表面埋込領域が存在する。図示を省略しているが、図２（a）、図３（a）及び図４（a）に示した断面構造と同様に、フィールド絶縁膜の下にはｐ型のウェル領域２３が形成されている。
　図１６の受光部の上側に示した第１の表面埋込領域２５ｕに着目すると、図２～図４に示した断面図に示したのと同様に、第３の実施形態に係る測長素子は、第１導電型（ｐ型）の半導体からなる画素形成層２２と、画素形成層２２との接合構造で第１のフォトダイオードを構成するように、画素形成層２２の上部に選択的に配置され、更に、受光部の位置から遮光板５１で遮光された複数の位置まで到達するように、画素形成層２２の上部を延在して先端側がＴ字型に分岐した第１の分岐構造を構成する第２導電型（ｎ型）の第１の表面埋込領域２５ｕと、Ｔ字型の第１の分岐構造の先端部にそれぞれ接続され、ｎ型で第１の表面埋込領域２５ｕよりも高不純物密度の上側第１電荷蓄積領域２４ｕｂ，上側第２電荷蓄積領域２４ｕｄ及び上側第３電荷蓄積領域２４ｕｃと、Ｔ字型の第１の分岐構造のそれぞれの凸部に、上側第１電荷蓄積領域２４ｕｂ，上側第２電荷蓄積領域２４ｕｄ及び上側第３電荷蓄積領域２４ｕｃに隣接してそれぞれ配置され、上側第１電荷蓄積領域２４ｕｂ，上側第２電荷蓄積領域２４ｕｄ及び上側第３電荷蓄積領域２４ｕｃへの信号電荷の転送を制御する、上側第１転送制御機構（３１，４２ｕ），上側第２転送制御機構（３１，４４ｕ）及び上側第３転送制御機構（３１，４３ｕ）と、第１の表面埋込領域２５ｕの下方の一部に一方の端部が配置され、複数に分岐した他方の端部が転送制御機構の少なくとも一部まで到達するように、第１の表面埋込領域２５ｕの上部の一部に配置された、ｎ型で第１の表面埋込領域２５ｕよりも高不純物密度で、上側第１電荷蓄積領域２４ｕｂ，上側第２電荷蓄積領域２４ｕｄ及び上側第３電荷蓄積領域２４ｕｃよりも低不純物密度の第１ガイド領域２６ｕと、を備えて、ロックインピクセルの片側を構成している。
　断面図の図示を省略しているが、図２（ａ）　図３（a）及び図４（a）に示したのと同様に、上側第１電荷蓄積領域２４ｕｂ，上側第２電荷蓄積領域２４ｕｄ及び上側第３電荷蓄積領域２４ｕｃは、周辺をウェル領域２３で囲まれて、画素形成層２２の上に浮遊拡散層として形成されている。なお、第３の実施形態に係る測長素子では、説明の便宜上、受光部からの信号電荷が蓄積される浮遊拡散層が３つの場合について説明するが、浮遊拡散層の数は２つでも４つ以上でも構わない。
　図示を省略しているが、第３の実施形態に係る測長素子は図２～図４に示した断面図と同様に、第１の表面埋込領域２５ｕの表面に接して設けられたｐ型の第１ピニング層を備える。そして、画素形成層２２は、ｐ型の半導体基板上に設けられている。
　第３の実施形態に係る測長素子では図１６に示すような受光部において発生した光電子を信号電荷として、上側第１転送制御機構（３１，４２ｕ），上側第２転送制御機構（３１，４４ｕ）及び上側第３転送制御機構（３１，４３ｕ）を備えた第１の電荷変調部に高速に輸送するため、第１のフォトダイオードを構成するｎ型の第１の表面埋込領域２５ｕの平面形状をフォーク型の形状とし、光電子がフォークの柄の部分に集まるようにしている。フォークの歯のそれぞれは図１６に示すように、歯の幅が図１６の紙面の下の方から上の方に行くに従い末広がりに広がるような多段の段差（ステップ）形状をなしている。第３の実施形態に係る測長素子では、受光部における表面埋込領域２５ｕの平面パターンにおけるフォークの歯を末広がりの形状にしているので、空乏化したフォークの歯の部分のすべての領域で高いドリフト電界が発生するようにしているので、画素サイズが５μｍ角以上となる大面積の受光部であっても、信号電荷としての光電子をフォークの歯の長手方向に沿って高速に移動させることができる。
　第３の実施形態に係る測長素子の第１ガイド領域２６ｕは、フォークの根元の中央部に集った光電子を電荷変調部の狭い転送路（転送チャネル）に導くための半導体領域であり、第１ガイド領域２６ｕの平面パターンにおける形状は図１６に示すように、第１ガイド領域２６ｕの長手方向（図１６の上下方向）に直交する方向に測った幅が、図１６の紙面の下の方から上の方に行くに従い末広がりに広がるような多段の段差（ステップ）形状をなしている。第３の実施形態に係る測長素子では、第１ガイド領域２６ｕの平面パターンを末広がりの形状にしているので、空乏化した第１ガイド領域２６ｕの部分のすべての領域で高いドリフト電界が発生する。したがって、信号電荷としての光電子を第１ガイド領域２６ｕの長手方向に沿って高速に移動させることができる。図１６の平面図から分かるように、発生したキャリアの移動先となる第１表面埋込領域２５ｕの電位分布の一番底になるところに、第１ガイド領域２６ｕの細い先端部が接触している。
　図３（a）及び図４（a）に示した構造と同様に、第３の実施形態に係る測長素子を構成している上側第１転送制御機構（３１，４２ｕ），上側第２転送制御機構（３１，４４ｕ）及び上側第３転送制御機構（３１，４３ｕ）のそれぞれは、Ｔ字型の第１の分岐構造のそれぞれの凸部の上に設けられた絶縁膜３１と、この絶縁膜３１の上にそれぞれ設けられた上側第１転送ゲート電極４２ｕ，上側第２転送ゲート電極４４ｕ及び上側第３転送ゲート電極４３ｕと、を備えている。
　図３（a）及び図４（a）の断面図に示した構造と同様に、上側第１転送ゲート電極４２ｕ，上側第２転送ゲート電極４４ｕ及び上側第３転送ゲート電極４３ｕの直下の部分の絶縁膜３１の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。この上側第１転送ゲート電極４２ｕ，上側第２転送ゲート電極４４ｕ及び上側第３転送ゲート電極４３ｕに印加されるそれぞれの電圧によって、Ｔ字型の第１の分岐構造のそれぞれの凸部に定義される転送路（転送チャネル）の電位を制御し、信号電荷の複数の上側第１電荷蓄積領域２４ｕｂ，上側第２電荷蓄積領域２４ｕｄ及び上側第３電荷蓄積領域２４ｕｃへの移動をそれぞれ制御することができる。
　現実の構造としては、ゲート絶縁膜として機能する薄い絶縁膜の上に、上側第１転送ゲート電極４２ｕ，上側第２転送ゲート電極４４ｕ及び上側第３転送ゲート電極４３ｕを囲むように、層間絶縁膜を選択的に構成して、絶縁膜３１を段差形状を有する２層構造としてもよい。或いは、ゲート絶縁膜として機能する部分以外の領域に、上側第１転送ゲート電極４２ｕ，上側第２転送ゲート電極４４ｕ及び上側第３転送ゲート電極４３ｕを囲むように、ゲート絶縁膜と厚さの異なる他の層間絶縁膜やフィールド絶縁膜を選択的に構成して、絶縁膜３１を段差形状に構成してもよい。この場合の層間絶縁膜やフィールド絶縁膜の材料は、ゲート絶縁膜の材料と同じでも異なる誘電体でもよく、例えば、層間絶縁膜の部分は、ゲート絶縁膜の部分より比誘電率の小さい誘電体で構成してもよい。
　絶縁膜３１やピニング層２７等の上層側の構造があるので、実際には見えないが、第１ガイド領域２６ｕは、遮光板５１を上から見た平面図において、遮光板５１の開口部に第１ガイド領域２６ｕの第１のフォトダイオード側の端部が露出する平面パターンであり、他の部分は遮光板５１によって遮蔽されている。
　第３の実施形態に係る測長素子においては、第１の表面埋込領域２５ｕがなす第１の分岐構造の幹部分となる幹経路において、幹経路の長手方向に直交する方向に突出する新たな凸部を更に左右方向に設けている。左右方向に向かう新たな凸部のそれぞれの先端に、ｎ型で第１の表面埋込領域２５ｕよりも高不純物密度の上側第１排出ドレイン領域２４ｕａ及び上側第２排出ドレイン領域２４ｕｅが接続されている。そして、図１６に示すように、第３の実施形態に係る測長素子は、上側第１排出ドレイン領域２４ｕａに隣接して配置され、第１の表面埋込領域２５ｕの左方向に延びる新たな凸部を経由して上側第１排出ドレイン領域２４ｕａに向かう電荷の排出を制御する上側第１排出制御機構（３１，４１ｕａ）と、上側第２排出ドレイン領域２４ｕｅに隣接して配置され、第１の表面埋込領域２５ｕの右方向に延びる新たな凸部を経由して上側第２排出ドレイン領域２４ｕｅに向かう電荷の排出を制御する上側第２排出制御機構（３１，４１ｕｂ）を更に備える。
　この上側第１排出制御機構（３１，４１ｕａ）及び上側第２排出制御機構（３１，４１ｕｂ）のそれぞれは、図２（a）に示した構造と同様に、第１の表面埋込領域２５ｕの新たな凸部のそれぞれの上に設けられた絶縁膜３１と、この絶縁膜３１の上にそれぞれ設けられた上側第１排出ゲート電極４１ｕａ及び上側第２排出ゲート電極４１ｕｂを備える。図２（a）の断面図に示した構造と同様に、上側第１排出ゲート電極４１ｕａ及び上側第２排出ゲート電極４１ｕｂの直下の部分の絶縁膜３１の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。
　一方、図１６の受光部の下側に示した第２の表面埋込領域２５ｖに着目すると、第３の実施形態に係る測長素子は、受光部において、画素形成層２２との接合構造で第２のフォトダイオードを構成するように、画素形成層２２の上部に選択的に配置され、更に、受光部の位置から遮光板５１で遮光された複数の位置まで到達するように、画素形成層２２の上部を延在して先端側がＴ字型に分岐した第２の分岐構造を構成する第２導電型（ｎ型）の第２の表面埋込領域２５ｖと、Ｔ字型の第２の分岐構造の先端部にそれぞれ接続され、ｎ型で第２の表面埋込領域２５ｖよりも高不純物密度の下側第１電荷蓄積領域２４ｖｂ，下側第２電荷蓄積領域２４ｖｄ及び下側第３電荷蓄積領域２４ｖｃと、Ｔ字型の第２の分岐構造のそれぞれの凸部に、下側第１電荷蓄積領域２４ｖｂ，下側第２電荷蓄積領域２４ｖｄ及び下側第３電荷蓄積領域２４ｖｃに隣接してそれぞれ配置され、下側第１電荷蓄積領域２４ｖｂ，下側第２電荷蓄積領域２４ｖｄ及び下側第３電荷蓄積領域２４ｖｃへの信号電荷の転送を制御する、下側第１転送制御機構（３１，４２ｖ），下側第２転送制御機構（３１，４４ｖ）及び下側第３転送制御機構（３１，４３ｖ）と、第２の表面埋込領域２５ｖの下方の一部に一方の端部が配置され、複数に分岐した他方の端部が転送制御機構の少なくとも一部まで到達するように、第２の表面埋込領域２５ｖの上部の一部に配置された、ｎ型で第２の表面埋込領域２５ｖよりも高不純物密度で、下側第１電荷蓄積領域２４ｖｂ，下側第２電荷蓄積領域２４ｖｄ及び下側第３電荷蓄積領域２４ｖｃよりも低不純物密度の第２ガイド領域２６ｖと、を備えて、ロックインピクセルのもう一方の側を構成している。
　断面図の図示を省略しているが、図２（ａ）　図３（a）及び図４（a）に示したのと同様に、下側第１電荷蓄積領域２４ｖｂ，下側第２電荷蓄積領域２４ｖｄ及び下側第３電荷蓄積領域２４ｖｃは、周辺をウェル領域２３で囲まれて、画素形成層２２の上に浮遊拡散層として形成されている。なお、第３の実施形態に係る測長素子では、説明の便宜上、受光部からの信号電荷が蓄積される浮遊拡散層が３つの場合について説明するが、浮遊拡散層の数は２つでも４つ以上でも構わない。
　図示を省略しているが、第３の実施形態に係る測長素子は図２～図４に示した断面図と同様に、第２の表面埋込領域２５ｖの表面に接して設けられたｐ型の第２ピニング層を備える。第３の実施形態に係る測長素子では図１６に示すような受光部において発生した光電子を、下側第１転送制御機構（３１，４２ｖ），下側第２転送制御機構（３１，４４ｖ）及び下側第３転送制御機構（３１，４３ｖ）を備えた第２の電荷変調部に高速に輸送するため、第２のフォトダイオードを構成するｎ型の第２の表面埋込領域２５ｖの平面形状をフォーク型の形状とし、光電子がフォークの柄の部分に集まるようにしている。フォークの歯のそれぞれは図１６に示すように、歯の幅が図１６の紙面の上の方から下の方に行くに従い末広がりに広がるような多段の段差（ステップ）形状をなしている。第３の実施形態に係る測長素子では、受光部における表面埋込領域２５ｖの平面パターンにおけるフォークの歯を末広がりの形状にしているので、空乏化したフォークの歯の部分のすべての領域で高いドリフト電界が発生するようにしているので、画素サイズが５μｍ角以上となる大面積の受光部であっても、信号電荷としての光電子をフォークの歯の長手方向に沿って高速に移動させることができる。
　第３の実施形態に係る測長素子の第２ガイド領域２６ｖは、フォークの根元の中央部に集った光電子を電荷変調部の狭い転送路（転送チャネル）に導くための半導体領域であり、第２ガイド領域２６ｖの平面パターンにおける形状は図１６に示すように、第２ガイド領域２６ｖの長手方向（図１６の上下方向）に直交する方向に測った幅が、図１６の紙面の上の方から下の方に行くに従い末広がりに広がるような多段の段差（ステップ）形状をなしている。第３の実施形態に係る測長素子では、第２ガイド領域２６ｖの平面パターンを末広がりの形状にしているので、空乏化した第２ガイド領域２６ｖの部分のすべての領域で高いドリフト電界が発生する。したがって、信号電荷としての光電子を第２ガイド領域２６ｖの長手方向に沿って高速に移動させることができる。図１６の平面図から分かるように、発生したキャリアの移動先となる第２表面埋込領域２５ｖの電位分布の一番底になるところに、第２ガイド領域２６ｖの細い先端部が接触している。
　第１ガイド領域２６ｕ及び第２ガイド領域２６ｖは、例えば、第１表面埋込領域２５ｕ及び第２表面埋込領域２５ｖを形成するイオン注入をした領域の一部に、図１６に示した平面パターンに従って、２重のイオン注入をすることにより、第１表面埋込領域２５ｕ及び第２表面埋込領域２５ｖよりも高不純物密度の半導体領域として形成できる。
　図３（a）及び図４（a）に示した構造と同様に、第３の実施形態に係る測長素子を構成している下側第１転送制御機構（３１，４２ｖ），下側第２転送制御機構（３１，４４ｖ）及び下側第３転送制御機構（３１，４３ｖ）のそれぞれは、Ｔ字型の第２の分岐構造のそれぞれの凸部の上に設けられた絶縁膜３１と、この絶縁膜３１の上にそれぞれ設けられた下側第１転送ゲート電極４２ｖ，下側第２転送ゲート電極４４ｖ及び下側第３転送ゲート電極４３ｖと、を備えている。
　図３（a）及び図４（a）の断面図に示した構造と同様に、下側第１転送ゲート電極４２ｖ，下側第２転送ゲート電極４４ｖ及び下側第３転送ゲート電極４３ｖの直下の部分の絶縁膜３１の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。この下側第１転送ゲート電極４２ｖ，下側第２転送ゲート電極４４ｖ及び下側第３転送ゲート電極４３ｖに印加されるそれぞれの電圧によって、Ｔ字型の第２の分岐構造のそれぞれの凸部に定義される転送路の電位を制御し、信号電荷の複数の下側第１電荷蓄積領域２４ｖｂ，下側第２電荷蓄積領域２４ｖｄ及び下側第３電荷蓄積領域２４ｖｃへの移動をそれぞれ制御することができる。
　現実の構造としては、ゲート絶縁膜として機能する薄い絶縁膜の上に、下側第１転送ゲート電極４２ｖ，下側第２転送ゲート電極４４ｖ及び下側第３転送ゲート電極４３ｖを囲むように、層間絶縁膜を選択的に構成して、絶縁膜３１を段差形状を有する２層構造としてもよい。或いは、ゲート絶縁膜として機能する部分以外の領域に、下側第１転送ゲート電極４２ｖ，下側第２転送ゲート電極４４ｖ及び下側第３転送ゲート電極４３ｖを囲むように、ゲート絶縁膜と厚さの異なる他の層間絶縁膜やフィールド絶縁膜を選択的に構成して、絶縁膜３１を段差形状に構成してもよい。
　絶縁膜３１やピニング層２７等の上層側の構造があるので、実際には見えないが、第２ガイド領域２６ｖは、遮光板５１を上から見た平面図において、遮光板５１の開口部に第２ガイド領域２６ｖの第２のフォトダイオード側の端部が露出する平面パターンであり、他の部分は遮光板５１によって遮蔽されている。
　第３の実施形態に係る測長素子においては、第２の表面埋込領域２５ｖがなす第２の分岐構造の幹部分となる幹経路において、幹経路の長手方向に直交する方向に突出する新たな凸部を更に左右方向に設けている。左右方向に向かう新たな凸部のそれぞれの先端に、ｎ型で第２の表面埋込領域２５ｖよりも高不純物密度の下側第１排出ドレイン領域２４ｖａ及び下側第２排出ドレイン領域２４ｖｅが接続されている。そして、図１６に示すように、第３の実施形態に係る測長素子は、下側第１排出ドレイン領域２４ｖａに隣接して配置され、第２の表面埋込領域２５ｖの左方向に延びる新たな凸部を経由して下側第１排出ドレイン領域２４ｖａに向かう電荷の排出を制御する下側第１排出制御機構（３１，４１ｖａ）と、下側第２排出ドレイン領域２４ｖｅに隣接して配置され、第２の表面埋込領域２５ｖの右方向に延びる新たな凸部を経由して下側第２排出ドレイン領域２４ｖｅに向かう電荷の排出を制御する下側第２排出制御機構（３１，４１ｖｂ）を更に備える。
　この下側第１排出制御機構（３１，４１ｖａ）及び下側第２排出制御機構（３１，４１ｖｂ）のそれぞれは、図２（a）に示した構造と同様に、第２の表面埋込領域２５ｖの新たな凸部のそれぞれの上に設けられた絶縁膜３１と、この絶縁膜３１の上にそれぞれ設けられた下側第１排出ゲート電極４１ｖａ及び下側第２排出ゲート電極４１ｖｂを備える。図２（a）の断面図に示した構造と同様に、下側第１排出ゲート電極４１ｖａ及び下側第２排出ゲート電極４１ｖｂの直下の部分の絶縁膜３１の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。
　画素面積が大きい固体撮像装置（イメージセンサ）の場合で、第１及び第２の実施形態に係る測長素子のような１つのフォトダイオードでは、十分な高速な応答ができない場合は、図１６に示す構造のように、１画素（ピクセル）の中にフォトダイオードを複数個配置し、複数のフォトダイオードからの出力を加算して信号の増強を図ることができる。図１６に示す第３の実施形態に係る測長素子は、１画素の中に第１及び第２の実施形態に係る測長素子の構造を２個分有する場合に対応する。
　即ち、図１６に示すように、第３の実施形態に係る測長素子の下側に配置した第１のフォトダイオード部と、第１のフォトダイオード部の左側から立ち上がる第１の電荷変調部との間には、Ｔ字型に分岐する部分の手前側（下側）において、幹経路を両側から挟むように左右対称に配置された上側第１排出ゲート電極４１ｕａ及び上側第２排出ゲート電極４１ｕｂを配置しているので、上側第１排出ゲート電極４１ｕａ及び上側第２排出ゲート電極４１ｕｂによって、上側第１排出ドレイン領域２４ｕａ及び上側第２排出ドレイン領域２４ｕｅへの光電荷の排出と、上側第１転送制御機構（３１，４２ｕ），上側第２転送制御機構（３１，４４ｕ）及び上側第３転送制御機構（３１，４３ｕ）を備えた第１の電荷変調部側への光電荷の輸送の切り替え制御を行うことができる。
　同様に、上側に配置した第２のフォトダイオード部と第２のフォトダイオード部の右側から下側にぶら下がる第２の電荷変調部との間には、Ｔ字型に分岐する部分の手前側（上側）において、幹経路を両側から挟むように左右対称に配置された下側第１排出ゲート電極４１ｖａ及び下側第２排出ゲート電極４１ｖｂを配置しているので、下側第１排出ゲート電極４１ｖａ及び下側第２排出ゲート電極４１ｖｂによって、下側第１排出ドレイン領域２４ｖａ及び下側第２排出ドレイン領域２４ｖｅへの光電荷の排出と、下側第１転送制御機構（３１，４２ｖ），下側第２転送制御機構（３１，４４ｖ）及び下側第３転送制御機構（３１，４３ｖ）を備えた第２の電荷変調部側への光電荷の輸送の切り替え制御を行うことができる。
　１画素内部に第１のフォトダイオードＤｕij及び第２のフォトダイオードＤｖijの２つのフォトダイオードを有する第３の実施形態に係る測長素子の等価回路表現を図１７に示す。図１７の中央部に記載した、上側第１転送制御機構（３１，４２ｕ）としての上側第１転送トランジスタＱｕ1T，上側第２転送制御機構（３１，４４ｕ）としての上側第２転送トランジスタＱｕ2T及び上側第３転送制御機構（３１，４３ｕ）としての上側第３転送トランジスタＱｕ3Tが、「第１の電荷変調部」を構成している。又、第１の電荷変調部に隣接した右側に配置された、下側第１転送制御機構（３１，４２ｖ）としての下側第１転送トランジスタＱｖ1T，下側第２転送制御機構（３１，４４ｖ）としての下側第２転送トランジスタＱｖ2T及び下側第３転送制御機構（３１，４３ｖ）としての下側第３転送トランジスタＱｖ3Tが、「第２の電荷変調部」を構成している。
　図１７において、上段の左端に記載した第１のフォトダイオードＤｕijから第１の電荷変調部に至る静電誘導チャネル部が破線を含んだ回路構成として示されている。上段の左側には、自己のゲートが接地された２つの第１の接合型電界効果トランジスタＱｕP1及びＱｕP2で静電誘導チャネル部を表している。直列接続した２つの第１の接合型電界効果トランジスタＱｕP1及びＱｕP2の中間タップに、電荷排出用の第１電荷排出ＭＯＳトランジスタＱｕDのソース端子が接続され、第１電荷排出ＭＯＳトランジスタＱｕDのドレイン端子が高電位の電源ＶDDに接続されている。
　図１７中の上段の左側の破線部は、半導体領域中での接続のため、空乏化による電界によって高速に電子が流れる経路であることを意味している。図１７において、第１のフォトダイオードＤｕijで発生した光電子は、第１電荷排出ＭＯＳトランジスタＱｕDをそれぞれ構成する上側第１排出ゲート電極４１ｕａ及び上側第２排出ゲート電極４１ｕｂのそれぞれに印加する電圧ＧDu＝Ｌであれば、第１の電荷変調部に直ちに到達する。ここで、第１の電荷変調部には、上側第１転送トランジスタＱｕ1T，上側第２転送トランジスタＱｕ2T及び上側第３転送トランジスタＱｕ3Tが備えられているので、等価回路表示としては、上側第１転送トランジスタＱｕ1T，上側第２転送トランジスタＱｕ2T及び上側第３転送トランジスタＱｕ3Tのそれぞれの一方の端部が第１の接合型電界効果トランジスタＱｕP2にＴ字型に接続された回路構成となる。
　そして、上側第１転送トランジスタＱｕ1T，上側第２転送トランジスタＱｕ2T及び上側第３転送トランジスタＱｕ3Tのそれぞれの他方の端部は、ノードＤ1としての上側第１電荷蓄積領域２４ｕｂ，ノードＤ2としての上側第２電荷蓄積領域２４ｕｄ及びノードＤ3としての上側第３電荷蓄積領域２４ｕｃに接続される回路構成となるので、上側第１転送ゲート電極４２ｕ，上側第２転送ゲート電極４４ｕ，上側第３転送ゲート電極４３ｕのいずれか１つに中間電位（Ｍ）の電圧、他の２つに低位電位（Ｌ）の電圧を与えることで、上側第１電荷蓄積領域２４ｕｂ，上側第２電荷蓄積領域２４ｕｄ，上側第３電荷蓄積領域２４ｕｃのいずれかに光電子を転送する。
　図１７において、下段の左端に記載した第２のフォトダイオードＤｖijから下段側に接続される中央部に記載した第２の電荷変調部に至る静電誘導チャネル部は、自己のゲートが接地された第２の接合型電界効果トランジスタＱｖP 1，ＱｖP2で表している。下段の左側には、直列接続した２つの第２の接合型電界効果トランジスタＱｖP1及びＱｖP2の中間タップに、電荷排出用の第２電荷排出ＭＯＳトランジスタＱｖDのソース端子が接続され、第２電荷排出ＭＯＳトランジスタＱｖDのドレイン端子が高電位の電源ＶDDに接続された回路構成が示されている。
　図１７中の下段の左側に記載した破線部は、半導体領域中での接続のため、空乏化による電界によって高速に電子が流れる経路であることを意味している。図１７において、第２のフォトダイオードＤｖijで発生した光電子は、第２電荷排出ＭＯＳトランジスタＱｖDをそれぞれ構成する２つの下側第１排出ゲート電極４１ｖａ及び下側第２排出ゲート電極４１ｖｂのそれぞれに印加する電圧ＧDv＝Ｌであれば、第２の電荷変調部に直ちに到達する。ここで、第２の電荷変調部には、下側第１転送トランジスタＱｖ1T，下側第２転送トランジスタＱｖ2T及び下側第３転送トランジスタＱｖ3Tが備えられているので、等価回路表示としては、下側第１転送トランジスタＱｖ1T，下側第２転送トランジスタＱｖ2T及び下側第３転送トランジスタＱｖ3Tのそれぞれの一方の端部が第２の接合型電界効果トランジスタＱｖP2にＴ字型に接続された回路構成となる。
　そして、下側第１転送トランジスタＱｖ1T，下側第２転送トランジスタＱｖ2T及び下側第３転送トランジスタＱｖ3Tのそれぞれの他方の端部は、下側第１電荷蓄積領域２４ｖｂ，下側第２電荷蓄積領域２４ｖｄ及び下側第３電荷蓄積領域２４ｖｃに接続される。
　図示を省略しているが、図１６において、下側第１電荷蓄積領域２４ｖｂはメタル配線等の表面線で上側第１電荷蓄積領域２４ｕｂと短絡され、下側第２電荷蓄積領域２４ｖｄは表面線で上側第２電荷蓄積領域２４ｕｄと短絡され、下側第３電荷蓄積領域２４ｖｃは表面線で上側第３電荷蓄積領域２４ｕｃと短絡されている。このため、下側第１転送ゲート電極４２ｖ，下側第２転送ゲート電極４４ｖ，下側第３転送ゲート電極４３ｖのいずれか１つに中間電位（Ｍ）の電圧、他の２つに低位電位（Ｌ）の電圧を与えることで、共通ノードＤ1としての下側第１電荷蓄積領域２４ｖｂ，共通ノードＤ2としての下側第２電荷蓄積領域２４ｖｄ及び共通ノードＤ3としての下側第３電荷蓄積領域２４ｖｃのいずれかに光電子が転送される。
　図１７の３つの共通ノードＤ1，Ｄ3，Ｄ2には、電荷蓄積用のキャパシタＣ1，Ｃ3，Ｃ2が接続されている。このキャパシタＣ1，Ｃ3，Ｃ2は、電圧依存性を低減するため、しきい値電圧を負電圧に設定したデプリーション・モードのＭＯＳキャパシタを用いるのが適している。第１の共通ノードＤ1には、第１の共通ノードＤ1の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第１増幅トランジスタＱ1Aのゲート端子に接続され、第１の共通ノードＤ1には更に、信号の読み出し後、信号電荷を初期化するために、第１リセットトランジスタＱ1Rが接続されている。又、第１増幅トランジスタＱ1Aのソース端子には、読出画素選択用のスイッチとしての第１選択トランジスタＱ1Sが接続され、第１選択トランジスタＱ1Sの出力は垂直方向に走る信号読出線に接続されている。
　同様に、第２の共通ノードＤ2には、第２の共通ノードＤ2の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第２増幅トランジスタＱ2Aのゲート端子に接続され、第２の共通ノードＤ2には更に、信号の読み出し後、信号電荷を初期化するために、第２リセットトランジスタＱ2Rが接続されている。又、第２増幅トランジスタＱ2Aのソース端子には、読出画素選択用のスイッチとしての第２選択トランジスタＱ2Sが接続され、第２選択トランジスタＱ2Sの出力は垂直方向に走る信号読出線に接続されている。更に、第３の共通ノードＤ3には、第３の共通ノードＤ3の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第３増幅トランジスタＱ3Aのゲート端子に接続され、第３の共通ノードＤ3には更に、信号の読み出し後、信号電荷を初期化するために、第３リセットトランジスタＱ3Rが接続されている。又、第３増幅トランジスタＱ3Aのソース端子には、読出画素選択用のスイッチとしての第３選択トランジスタＱ3Sが接続され、第３選択トランジスタＱ3Sの出力は垂直方向に走る信号読出線に接続されている。
　第３の実施形態に係る測長素子からの信号の読出し方法としては、図１７のように、３つの信号読出線を、３本走らせて、並列に読み出す方法でも、図１１に示した回路構成と同様に、信号読出線を１本として選択信号ＳＬ１，ＳＬ２，ＳＬ３によるスイッチを順に、オンにして、時系列信号として読み出す方法でもよい。
　第３の実施形態に係る測長素子及び固体撮像装置によれば、図１７に示すように下側第１電荷蓄積領域２４ｖｂと上側第１電荷蓄積領域２４ｕｂとを短絡し、下側第２電荷蓄積領域２４ｖｄと上側第２電荷蓄積領域２４ｕｄとを短絡し、下側第３電荷蓄積領域２４ｖｃと上側第３電荷蓄積領域２４ｕｃとを短絡することにより、第１のフォトダイオードＤｕij及び第２のフォトダイオードＤｖijの２箇所のフォトダイオードでそれぞれ受光し、第１及び第２の電荷変調部でそれぞれで電荷変調を受けた後の信号を電荷として加算し、信号の増強を図ることができる。
　更に、第１及び第２の実施形態に係る測長素子と同様に、第３の実施形態に係る測長素子においても、第１及び受光部近傍側に位置する幹経路から第１及び第２の電荷変調部に至る静電誘導チャネル部を十分な長さとし、第１及び第２の電荷変調部を遮光板５１によって光シールドしているので、短時間パルスを用いて背景光の影響を軽減する上で、大きな効果がある。
　第１の実施形態で説明した式（４）又は式（８）を用いることにより、第３の実施形態に係る測長素子は光飛行時間測定に好適な機能を有していることが分かる。このため、第３の実施形態に係る測長素子を固体撮像装置の画素（ロックインピクセル）として、同一半導体チップ上に画素サイズが５μｍ角以上となる大面積の画素を複数個配列した場合であっても、高速の信号電荷の転送が可能で高感度、且つ低暗電流の光飛行時間距離画像センサが実現できる。
　（第４の実施形態）
　図１８に主要部の概略を上面側から見た平面図を示すように、本発明の第４の実施形態に係る測長素子は、１画素に１点鎖線で示した２つの開口部（アパーチャ部）を有する遮光板５１によって受光部の位置を定義したロックインピクセルである。図１８において符号３２a及び３２ｃはフィールド絶縁膜の端部を意味する。即ち、フィールド絶縁膜の端部３２a及び３２ｃによって囲まれた領域がロックインピクセルの活性領域になるので、第４の実施形態に係る測長素子は、１画素に２つの活性領域が存在する。図示を省略しているが、図２（a）、図３（a）及び図４（a）に示した断面構造と同様に、フィールド絶縁膜の下にはｐ型のウェル領域２３が形成されている。
　図１８の下側に１点鎖線で示した第１の開口部（アパーチャ部）に着目すると、図２～図４に示した断面図に示したのと同様に、第４の実施形態に係る測長素子は、第１導電型（ｐ型）の半導体からなる画素形成層２２と、第１の開口部で定義された第１の受光部の位置において、画素形成層２２との接合構造で第１のフォトダイオードを構成するように、画素形成層２２の上部に選択的に配置され、更に、第１の受光部の位置から遮光板５１で遮光された複数の位置まで到達するように、画素形成層２２の上部を延在して先端側がＴ字型に分岐した第１の分岐構造を構成する第２導電型（ｎ型）の第１の表面埋込領域２５aと、Ｔ字型の第１の分岐構造の先端部にそれぞれ接続され、ｎ型で第１の表面埋込領域２５aよりも高不純物密度の左側第１電荷蓄積領域２４ａｂ，左側第２電荷蓄積領域２４ａｄ及び左側第３電荷蓄積領域２４ａｃと、Ｔ字型の第１の分岐構造のそれぞれの凸部に、左側第１電荷蓄積領域２４ａｂ，左側第２電荷蓄積領域２４ａｄ及び左側第３電荷蓄積領域２４ａｃに隣接してそれぞれ配置され、左側第１電荷蓄積領域２４ａｂ，左側第２電荷蓄積領域２４ａｄ及び左側第３電荷蓄積領域２４ａｃへの信号電荷の転送を制御する、左側第１転送制御機構（３１，４２a），左側第２転送制御機構（３１，４４a）及び左側第３転送制御機構（３１，４３a）と、第１の開口部の下方の一部に一方の端部が配置され、複数に分岐した他方の端部が転送制御機構の少なくとも一部まで到達するように、第１の表面埋込領域２５aの上部の一部に配置された、ｎ型で第１の表面埋込領域２５aよりも高不純物密度で、左側第１電荷蓄積領域２４ａｂ，左側第２電荷蓄積領域２４ａｄ及び左側第３電荷蓄積領域２４ａｃよりも低不純物密度の第１ガイド領域２６ｄと、を備えて、ロックインピクセルの片側を構成している。
　断面図の図示を省略しているが、図２（ａ）　図３（a）及び図４（a）に示したのと同様に、左側第１電荷蓄積領域２４ａｂ，左側第２電荷蓄積領域２４ａｄ及び左側第３電荷蓄積領域２４ａｃは、周辺をウェル領域２３で囲まれて、画素形成層２２の上に浮遊拡散層として形成されている。なお、第４の実施形態に係る測長素子では、説明の便宜上、第１の受光部からの信号電荷が蓄積される浮遊拡散層が３つの場合について説明するが、浮遊拡散層の数は２つでも４つ以上でも構わない。
　図示を省略しているが、第４の実施形態に係る測長素子は図２～図４に示した断面図と同様に、第１の表面埋込領域２５aの表面に接して設けられたｐ型の第１ピニング層を備える。そして、画素形成層２２は、ｐ型の半導体基板上に設けられている。
　第４の実施形態に係る測長素子では図１８に示すような第１の受光部において発生した光電子を信号電荷として、左側第１転送制御機構（３１，４２a），左側第２転送制御機構（３１，４４a）及び左側第３転送制御機構（３１，４３a）を備えた第１の電荷変調部に高速に輸送するため、第１のフォトダイオードを構成するｎ型の第１の表面埋込領域２５aの平面形状をピストル型の形状とし、光電子がピストルの銃把（グリップ）の部分に集まるようにしている。
　第４の実施形態に係る測長素子の第１ガイド領域２６ｄは、ピストルのグリップ部分に集った光電子を信号電荷として第１の電荷変調部の狭いチャネルに導くための半導体領域であり、第１の表面埋込領域２５aよりも高不純物密度の半導体領域として形成できる。図３（a）及び図４（a）に示した構造と同様に、第４の実施形態に係る測長素子を構成している左側第１転送制御機構（３１，４２a），左側第２転送制御機構（３１，４４a）及び左側第３転送制御機構（３１，４３a）のそれぞれは、Ｔ字型の第１の分岐構造のそれぞれの凸部の上に設けられた絶縁膜３１と、この絶縁膜３１の上にそれぞれ設けられた左側第１転送ゲート電極４２a，左側第２転送ゲート電極４４a及び左側第３転送ゲート電極４３aと、を備えている。
　図３（a）及び図４（a）の断面図に示した構造と同様に、左側第１転送ゲート電極４２a，左側第２転送ゲート電極４４a及び左側第３転送ゲート電極４３aの直下の部分の絶縁膜３１の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。この左側第１転送ゲート電極４２a，左側第２転送ゲート電極４４a及び左側第３転送ゲート電極４３aに印加されるそれぞれの電圧によって、Ｔ字型の第１の分岐構造のそれぞれの凸部に定義される転送路（転送チャネル）の電位を制御し、信号電荷の複数の左側第１電荷蓄積領域２４ａｂ，左側第２電荷蓄積領域２４ａｄ及び左側第３電荷蓄積領域２４ａｃへの移動をそれぞれ制御することができる。
　現実の構造としては、ゲート絶縁膜として機能する薄い絶縁膜の上に、左側第１転送ゲート電極４２a，左側第２転送ゲート電極４４a及び左側第３転送ゲート電極４３aを囲むように、層間絶縁膜を選択的に構成して、絶縁膜３１を段差形状を有する２層構造としてもよい。或いは、ゲート絶縁膜として機能する部分以外の領域に、左側第１転送ゲート電極４２a，左側第２転送ゲート電極４４a及び左側第３転送ゲート電極４３aを囲むように、ゲート絶縁膜と厚さの異なる他の層間絶縁膜やフィールド絶縁膜を選択的に構成して、絶縁膜３１を段差形状に構成してもよい。この場合の層間絶縁膜やフィールド絶縁膜の材料は、ゲート絶縁膜の材料と同じでも異なる誘電体でもよく、例えば、層間絶縁膜の部分は、ゲート絶縁膜の部分より比誘電率の小さい誘電体で構成してもよい。
　絶縁膜３１やピニング層２７等の上層側の構造があるので、実際には見えないが、第１ガイド領域２６ｄは、遮光板５１を上から見た平面図において、遮光板５１の開口部に第１ガイド領域２６ｄの第１のフォトダイオード側の端部が露出する平面パターンであり、他の部分は遮光板５１によって遮蔽されている。
　第４の実施形態に係る測長素子においては、第１の表面埋込領域２５aがなす第１の分岐構造の幹部分となる幹経路において、幹経路の長手方向に直交する方向に突出する新たな凸部を更に左右方向に設けている。左右方向に向かう新たな凸部のそれぞれの先端に、ｎ型で第１の表面埋込領域２５aよりも高不純物密度の左側第１排出ドレイン領域２４ａａ及び左側第２排出ドレイン領域２４ａｅが接続されている。
　そして、図１８に示すように、第４の実施形態に係る測長素子は、左側第１排出ドレイン領域２４ａａに隣接して配置され、第１の表面埋込領域２５aの左方向に延びる新たな凸部を経由して左側第１排出ドレイン領域２４ａａに向かう電荷の排出を制御する左側第１排出制御機構（３１，４１ａａ）と、左側第２排出ドレイン領域２４ａｅに隣接して配置され、第１の表面埋込領域２５aの右方向に延びる新たな凸部を経由して左側第２排出ドレイン領域２４ａｅに向かう電荷の排出を制御する左側第２排出制御機構（３１，４１ａｂ）を更に備える。
　この左側第１排出制御機構（３１，４１ａａ）及び左側第２排出制御機構（３１，４１ａｂ）のそれぞれは、図２（a）に示した構造と同様に、第１の表面埋込領域２５aの新たな凸部のそれぞれの上に設けられた絶縁膜３１と、この絶縁膜３１の上にそれぞれ設けられた左側第１排出ゲート電極４１ａａ及び左側第２排出ゲート電極４１ａｂを備える。図２（a）の断面図に示した構造と同様に、左側第１排出ゲート電極４１ａａ及び左側第２排出ゲート電極４１ａｂの直下の部分の絶縁膜３１の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。
　一方、図１８の上側に１点鎖線で示した第２の開口部（アパーチャ部）に着目すると、第４の実施形態に係る測長素子は、第２の開口部の下方に定義された第２の受光部において、画素形成層２２との接合構造で第２のフォトダイオードを構成するように、画素形成層２２の上部に選択的に配置され、更に、第２の受光部の位置から遮光板５１で遮光された複数の位置まで到達するように、画素形成層２２の上部を延在して先端側がＴ字型に分岐した第２の分岐構造を構成する第２導電型（ｎ型）の第２の表面埋込領域２５ｂと、Ｔ字型の第２の分岐構造の先端部にそれぞれ接続され、ｎ型で第２の表面埋込領域２５ｂよりも高不純物密度の右側第１電荷蓄積領域２４ｂｂ，右側第２電荷蓄積領域２４ｂｄ及び右側第３電荷蓄積領域２４ｂｃと、Ｔ字型の第２の分岐構造のそれぞれの凸部に、右側第１電荷蓄積領域２４ｂｂ，右側第２電荷蓄積領域２４ｂｄ及び右側第３電荷蓄積領域２４ｂｃに隣接してそれぞれ配置され、右側第１電荷蓄積領域２４ｂｂ，右側第２電荷蓄積領域２４ｂｄ及び右側第３電荷蓄積領域２４ｂｃへの信号電荷の転送を制御する、右側第１転送制御機構（３１，４２ｂ），右側第２転送制御機構（３１，４４ｂ）及び右側第３転送制御機構（３１，４３ｂ）と、第２の開口部の下方の一部に一方の端部が配置され、複数に分岐した他方の端部が転送制御機構の少なくとも一部まで到達するように、第２の表面埋込領域２５ｂの上部の一部に配置された、ｎ型で第２の表面埋込領域２５ｂよりも高不純物密度で、右側第１電荷蓄積領域２４ｂｂ，右側第２電荷蓄積領域２４ｂｄ及び右側第３電荷蓄積領域２４ｂｃよりも低不純物密度の第２ガイド領域２６ｅと、を備えて、ロックインピクセルのもう一方の側を構成している。
　断面図の図示を省略しているが、図２（ａ）　図３（a）及び図４（a）に示したのと同様に、右側第１電荷蓄積領域２４ｂｂ，右側第２電荷蓄積領域２４ｂｄ及び右側第３電荷蓄積領域２４ｂｃは、周辺をウェル領域２３で囲まれて、画素形成層２２の上に浮遊拡散層として形成されている。なお、第４の実施形態に係る測長素子では、説明の便宜上、第２の受光部からの信号電荷が蓄積される浮遊拡散層が３つの場合について説明するが、浮遊拡散層の数は２つでも４つ以上でも構わない。
　図示を省略しているが、第４の実施形態に係る測長素子は図２～図４に示した断面図と同様に、第２の表面埋込領域２５ｂの表面に接して設けられたｐ型の第２ピニング層を備える。第４の実施形態に係る測長素子では図１８に示すような第２の受光部において発生した光電子を、右側第１転送制御機構（３１，４２ｂ），右側第２転送制御機構（３１，４４ｂ）及び右側第３転送制御機構（３１，４３ｂ）を備えた第２の電荷変調部に高速に輸送するため、第２のフォトダイオードを構成するｎ型の第２の表面埋込領域２５ｂの平面形状をピストル型の形状とし、光電子がピストルの銃把（グリップ）の部分に集まるようにしている。
　第４の実施形態に係る測長素子の第２ガイド領域２６ｅは、ピストルのグリップ部分に集った光電子を第２の電荷変調部の狭い転送路（転送チャネル）に導くための半導体領域であり、第２の表面埋込領域２５ｂよりも高不純物密度の半導体領域として形成できる。図３（a）及び図４（a）に示した構造と同様に、第４の実施形態に係る測長素子を構成している右側第１転送制御機構（３１，４２ｂ），右側第２転送制御機構（３１，４４ｂ）及び右側第３転送制御機構（３１，４３ｂ）のそれぞれは、Ｔ字型の第２の分岐構造のそれぞれの凸部の上に設けられた絶縁膜３１と、この絶縁膜３１の上にそれぞれ設けられた右側第１転送ゲート電極４２ｂ，右側第２転送ゲート電極４４ｂ及び右側第３転送ゲート電極４３ｂと、を備えている。
　図３（a）及び図４（a）の断面図に示した構造と同様に、右側第１転送ゲート電極４２ｂ，右側第２転送ゲート電極４４ｂ及び右側第３転送ゲート電極４３ｂの直下の部分の絶縁膜３１の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。この右側第１転送ゲート電極４２ｂ，右側第２転送ゲート電極４４ｂ及び右側第３転送ゲート電極４３ｂに印加されるそれぞれの電圧によって、Ｔ字型の第２の分岐構造のそれぞれの凸部に定義される転送路の電位を制御し、信号電荷の複数の右側第１電荷蓄積領域２４ｂｂ，右側第２電荷蓄積領域２４ｂｄ及び右側第３電荷蓄積領域２４ｂｃへの移動をそれぞれ制御することができる。
　現実の構造としては、ゲート絶縁膜として機能する薄い絶縁膜の上に、右側第１転送ゲート電極４２ｂ，右側第２転送ゲート電極４４ｂ及び右側第３転送ゲート電極４３ｂを囲むように、層間絶縁膜を選択的に構成して、絶縁膜３１を段差形状を有する２層構造としてもよい。或いは、ゲート絶縁膜として機能する部分以外の領域に、右側第１転送ゲート電極４２ｂ，右側第２転送ゲート電極４４ｂ及び右側第３転送ゲート電極４３ｂを囲むように、ゲート絶縁膜と厚さの異なる他の層間絶縁膜やフィールド絶縁膜を選択的に構成して、絶縁膜３１を段差形状に構成してもよい。
　絶縁膜３１やピニング層２７等の上層側の構造があるので、実際には見えないが、第２ガイド領域２６ｅは、遮光板５１を上から見た平面図において、遮光板５１の開口部に第２ガイド領域２６ｅの第２のフォトダイオード側の端部が露出する平面パターンであり、他の部分は遮光板５１によって遮蔽されている。
　第４の実施形態に係る測長素子においては、第２の表面埋込領域２５ｂがなす第２の分岐構造の幹部分となる幹経路において、幹経路の長手方向に直交する方向に突出する新たな凸部を更に左右方向に設けている。左右方向に向かう新たな凸部のそれぞれの先端に、ｎ型で第２の表面埋込領域２５ｂよりも高不純物密度の右側第１排出ドレイン領域２４ｂａ及び右側第２排出ドレイン領域２４ｂｅが接続されている。そして、図１８に示すように、第４の実施形態に係る測長素子は、右側第１排出ドレイン領域２４ｂａに隣接して配置され、第２の表面埋込領域２５ｂの左方向に延びる新たな凸部を経由して右側第１排出ドレイン領域２４ｂａに向かう電荷の排出を制御する右側第１排出制御機構（３１，４１ｂａ）と、右側第２排出ドレイン領域２４ｂｅに隣接して配置され、第２の表面埋込領域２５ｂの右方向に延びる新たな凸部を経由して右側第２排出ドレイン領域２４ｂｅに向かう電荷の排出を制御する右側第２排出制御機構（３１，４１ｂｂ）を更に備える。
　この右側第１排出制御機構（３１，４１ｂａ）及び右側第２排出制御機構（３１，４１ｂｂ）のそれぞれは、図２（a）に示した構造と同様に、第２の表面埋込領域２５ｂの新たな凸部のそれぞれの上に設けられた絶縁膜３１と、この絶縁膜３１の上にそれぞれ設けられた右側第１排出ゲート電極４１ｂａ及び右側第２排出ゲート電極４１ｂｂを備える。図２（a）の断面図に示した構造と同様に、右側第１排出ゲート電極４１ｂａ及び右側第２排出ゲート電極４１ｂｂの直下の部分の絶縁膜３１の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。
　画素面積が大きい固体撮像装置（イメージセンサ）の場合で、第１及び第２の実施形態に係る測長素子のような１つのフォトダイオードでは、十分な高速な応答ができない場合は、図１８に示す構造のように、１画素（ピクセル）の中にフォトダイオードを複数個配置し、複数のフォトダイオードからの出力を加算して信号の増強を図ることができる。図１８に示す第４の実施形態に係る測長素子は、１画素の中に第１及び第２の実施形態に係る測長素子の構造を２個分有する場合に対応する。
　即ち、図１８に示すように、第４の実施形態に係る測長素子の下側に配置した第１のフォトダイオード部と、第１のフォトダイオード部の左側から立ち上がる第１の電荷変調部との間には、Ｔ字型に分岐する部分の手前側（下側）において、幹経路を両側から挟むように左右対称に配置された左側第１排出ゲート電極４１ａａ及び左側第２排出ゲート電極４１ａｂを配置しているので、左側第１排出ゲート電極４１ａａ及び左側第２排出ゲート電極４１ａｂによって、左側第１排出ドレイン領域２４ａａ及び左側第２排出ドレイン領域２４ａｅへの光電荷の排出と、左側第１転送制御機構（３１，４２a），左側第２転送制御機構（３１，４４a）及び左側第３転送制御機構（３１，４３a）を備えた第１の電荷変調部側への光電荷の輸送の切り替え制御を行うことができる。
　同様に、上側に配置した第２のフォトダイオード部と第２のフォトダイオード部の右側から下側にぶら下がる第２の電荷変調部との間には、Ｔ字型に分岐する部分の手前側（上側）において、幹経路を両側から挟むように左右対称に配置された右側第１排出ゲート電極４１ｂａ及び右側第２排出ゲート電極４１ｂｂを配置しているので、右側第１排出ゲート電極４１ｂａ及び右側第２排出ゲート電極４１ｂｂによって、右側第１排出ドレイン領域２４ｂａ及び右側第２排出ドレイン領域２４ｂｅへの光電荷の排出と、右側第１転送制御機構（３１，４２ｂ），右側第２転送制御機構（３１，４４ｂ）及び右側第３転送制御機構（３１，４３ｂ）を備えた第２の電荷変調部側への光電荷の輸送の切り替え制御を行うことができる。
　１画素内部に第１のフォトダイオードＤaij及び第２のフォトダイオードＤbijの２つのフォトダイオードを有する第４の実施形態に係る測長素子の等価回路表現を図１９に示す。図１９の中央部に記載した、左側第１転送制御機構（３１，４２a）としての左側第１転送トランジスタＱa1T，左側第２転送制御機構（３１，４４a）としての左側第２転送トランジスタＱa2T及び左側第３転送制御機構（３１，４３a）としての左側第３転送トランジスタＱa3Tが、「第１の電荷変調部」を構成している。又、第１の電荷変調部に隣接した右側に配置された、右側第１転送制御機構（３１，４２ｂ）としての右側第１転送トランジスタＱb1T，右側第２転送制御機構（３１，４４ｂ）としての右側第２転送トランジスタＱb2T及び右側第３転送制御機構（３１，４３ｂ）としての右側第３転送トランジスタＱb3Tが、「第２の電荷変調部」を構成している。
　図１９において、上段の左端に記載した第１のフォトダイオードＤaijから第１の電荷変調部に至る静電誘導チャネル部が破線を含んだ回路構成として示されている。上段の左側には、自己のゲートが接地された２つの第１の接合型電界効果トランジスタＱaP1及びＱaP2で静電誘導チャネル部を表している。直列接続した２つの第１の接合型電界効果トランジスタＱaP1及びＱaP2の中間タップに、電荷排出用の第１電荷排出ＭＯＳトランジスタＱaDのソース端子が接続され、第１電荷排出ＭＯＳトランジスタＱaDのドレイン端子が高電位の電源ＶDDに接続されている。
　図１９中の上段の左側の破線部は、半導体領域中での接続のため、空乏化による電界によって高速に電子が流れる経路であることを意味している。図１９において、第１のフォトダイオードＤaijで発生した光電子は、第１電荷排出ＭＯＳトランジスタＱaDをそれぞれ構成する左側第１排出ゲート電極４１ａａ及び左側第２排出ゲート電極４１ａｂのそれぞれに印加する電圧ＧaD＝Ｌであれば、第１の電荷変調部に直ちに到達する。ここで、第１の電荷変調部には、左側第１転送トランジスタＱa1T，左側第２転送トランジスタＱa2T及び左側第３転送トランジスタＱa3Tが備えられているので、等価回路表示としては、左側第１転送トランジスタＱa1T，左側第２転送トランジスタＱa2T及び左側第３転送トランジスタＱa3Tのそれぞれの一方の端部が第１の接合型電界効果トランジスタＱaP2にＴ字型に接続された回路構成となる。
　そして、左側第１転送トランジスタＱa1T，左側第２転送トランジスタＱa2T及び左側第３転送トランジスタＱa3Tのそれぞれの他方の端部は、ノードＤ1としての左側第１電荷蓄積領域２４ａｂ，ノードＤ2としての左側第２電荷蓄積領域２４ａｄ及びノードＤ3としての左側第３電荷蓄積領域２４ａｃに接続される回路構成となるので、左側第１転送ゲート電極４２a，左側第２転送ゲート電極４４a，左側第３転送ゲート電極４３aのいずれか１つに中間電位（Ｍ）の電圧、他の２つに低位電位（Ｌ）の電圧を与えることで、左側第１電荷蓄積領域２４ａｂ，左側第２電荷蓄積領域２４ａｄ，左側第３電荷蓄積領域２４ａｃのいずれかに光電子を転送する。
　図１９において、下段の左端に記載した第２のフォトダイオードＤbijから下段側に接続される中央部に記載した第２の電荷変調部に至る静電誘導チャネル部は、自己のゲートが接地された第２の接合型電界効果トランジスタＱbP1，ＱbP2で表している。下段の左側には、直列接続した２つの第２の接合型電界効果トランジスタＱbP1及びＱbP2の中間タップに、電荷排出用の第２電荷排出ＭＯＳトランジスタＱbDのソース端子が接続され、第２電荷排出ＭＯＳトランジスタＱbDのドレイン端子が高電位の電源ＶDDに接続された回路構成が示されている。
　図１９中の下段の左側に記載した破線部は、半導体領域中での接続のため、空乏化による電界によって高速に電子が流れる経路であることを意味している。図１９において、第２のフォトダイオードＤbijで発生した光電子は、第２電荷排出ＭＯＳトランジスタＱbDをそれぞれ構成する２つの右側第１排出ゲート電極４１ｂａ及び右側第２排出ゲート電極４１ｂｂのそれぞれに印加する電圧ＧbD＝Ｌであれば、第２の電荷変調部に直ちに到達する。ここで、第２の電荷変調部には、右側第１転送トランジスタＱb1T，右側第２転送トランジスタＱb2T及び右側第３転送トランジスタＱb3Tが備えられているので、等価回路表示としては、右側第１転送トランジスタＱb1T，右側第２転送トランジスタＱb2T及び右側第３転送トランジスタＱb3Tのそれぞれの一方の端部が第２の接合型電界効果トランジスタＱbP2にＴ字型に接続された回路構成となる。
　そして、右側第１転送トランジスタＱb1T，右側第２転送トランジスタＱb2T及び右側第３転送トランジスタＱb3Tのそれぞれの他方の端部は、右側第１電荷蓄積領域２４ｂｂ，右側第２電荷蓄積領域２４ｂｄ及び右側第３電荷蓄積領域２４ｂｃに接続される。
　図示を省略しているが、図１８において、右側第１電荷蓄積領域２４ｂｂはメタル配線等の表面線で左側第１電荷蓄積領域２４ａｂと短絡され、右側第２電荷蓄積領域２４ｂｄは表面線で左側第２電荷蓄積領域２４ａｄと短絡され、右側第３電荷蓄積領域２４ｂｃは表面線で左側第３電荷蓄積領域２４ａｃと短絡されている。このため、右側第１転送ゲート電極４２ｂ，右側第２転送ゲート電極４４ｂ，右側第３転送ゲート電極４３ｂのいずれか１つに中間電位（Ｍ）の電圧、他の２つに低位電位（Ｌ）の電圧を与えることで、共通ノードＤ1としての右側第１電荷蓄積領域２４ｂｂ，共通ノードＤ2としての右側第２電荷蓄積領域２４ｂｄ及び共通ノードＤ3としての右側第３電荷蓄積領域２４ｂｃのいずれかに光電子が転送される。
　図１９の３つの共通ノードＤ1，Ｄ3，Ｄ2には、電荷蓄積用のキャパシタＣ1，Ｃ3，Ｃ2が接続されている。このキャパシタＣ1，Ｃ3，Ｃ2は、電圧依存性を低減するため、しきい値電圧を負電圧に設定したデプリーション・モードのＭＯＳキャパシタを用いるのが適している。第１の共通ノードＤ1には、第１の共通ノードＤ1の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第１増幅トランジスタＱ1Aのゲート端子に接続され、第１の共通ノードＤ1には更に、信号の読み出し後、信号電荷を初期化するために、第１リセットトランジスタＱ1Rが接続されている。又、第１増幅トランジスタＱ1Aのソース端子には、読出画素選択用のスイッチとしての第１選択トランジスタＱ1Sが接続され、第１選択トランジスタＱ1Sの出力は垂直方向に走る信号読出線に接続されている。
　同様に、第２の共通ノードＤ2には、第２の共通ノードＤ2の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第２増幅トランジスタＱ2Aのゲート端子に接続され、第２の共通ノードＤ2には更に、信号の読み出し後、信号電荷を初期化するために、第２リセットトランジスタＱ2Rが接続されている。又、第２増幅トランジスタＱ2Aのソース端子には、読出画素選択用のスイッチとしての第２選択トランジスタＱ2Sが接続され、第２選択トランジスタＱ2Sの出力は垂直方向に走る信号読出線に接続されている。更に、第３の共通ノードＤ3には、第３の共通ノードＤ3の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第３増幅トランジスタＱ3Aのゲート端子に接続され、第３の共通ノードＤ3には更に、信号の読み出し後、信号電荷を初期化するために、第３リセットトランジスタＱ3Rが接続されている。又、第３増幅トランジスタＱ3Aのソース端子には、読出画素選択用のスイッチとしての第３選択トランジスタＱ3Sが接続され、第３選択トランジスタＱ3Sの出力は垂直方向に走る信号読出線に接続されている。
　第４の実施形態に係る測長素子からの信号の読出し方法としては、図１９のように、３つの信号読出線を、３本走らせて、並列に読み出す方法でも、図１１に示した回路構成と同様に、信号読出線を１本として選択信号ＳＬ１，ＳＬ２，ＳＬ３によるスイッチを順に、オンにして、時系列信号として読み出す方法でもよい。
　第４の実施形態に係る測長素子及び固体撮像装置によれば、図１９に示すように右側第１電荷蓄積領域２４ｂｂと左側第１電荷蓄積領域２４ａｂとを短絡し、右側第２電荷蓄積領域２４ｂｄと左側第２電荷蓄積領域２４ａｄとを短絡し、右側第３電荷蓄積領域２４ｂｃと左側第３電荷蓄積領域２４ａｃとを短絡することにより、第１のフォトダイオードＤaij及び第２のフォトダイオードＤbijの２箇所のフォトダイオードでそれぞれ受光し、第１及び第２の電荷変調部でそれぞれで電荷変調を受けた後の信号を電荷として加算し、信号の増強を図ることができる。
　更に、第１及び第２の実施形態に係る測長素子と同様に、第４の実施形態に係る測長素子においても、第１及び第２の受光部近傍側に位置する幹経路から第１及び第２の電荷変調部に至る静電誘導チャネル部を十分な長さとし、第１及び第２の電荷変調部を遮光板５１によって光シールドしているので、短時間パルスを用いて背景光の影響を軽減する上で、大きな効果がある。
　第１の実施形態で説明した式（４）又は式（８）を用いることにより、第４の実施形態に係る測長素子は光飛行時間測定に好適な機能を有していることが分かる。このため、第４の実施形態に係る測長素子を固体撮像装置の画素（ロックインピクセル）として、同一半導体チップ上に画素サイズが５μｍ角以上となる大面積の画素を複数個配列した場合であっても、高速の信号電荷の転送が可能で高感度、且つ低暗電流の光飛行時間距離画像センサが実現できる。
　（第５の実施形態）
　図２０に主要部の概略を上面側から見た平面図を示すように、本発明の第５の実施形態に係る測長素子は、左側上段に１点鎖線で示す第１の開口部（アパーチャ部）、左側下段に１点鎖線で示す第２の開口部、右側下段に１点鎖線で示す第３の開口部及び右側上段に１点鎖線で示す第４の開口部を配置した、１画素に４つの開口部を有する遮光板５１によって４つの受光部の位置を定義したロックインピクセルである。
　図２０に２点鎖線で示すように、第１の開口部が定義する第１の受光部の上には第１のマイクロレンズ２５ｐが配置され、第２の開口部が定義する第２の受光部の上には第２のマイクロレンズ２５ｑが配置され、第３の開口部が定義する第３の受光部の上には第３のマイクロレンズ２５ｒが配置され、第４の開口部が定義する第４の受光部の上には第４のマイクロレンズ２５ｓが配置されている。４つの受光部のそれぞれに設けられる４つのフォトダイオードは、それぞれ独立したマイクロレンズ２５ｐ，２５ｑ，２５ｒ，２５ｓで集光された光を受ける。なお、マイクロレンズ２５ｐ，２５ｑ，２５ｒ，２５ｓは必ずしも必須ではなく、入力光（到来光）の強度が強い場合等は、マイクロレンズ２５ｐ，２５ｑ，２５ｒ，２５ｓを省略してもよい。
　先ず、図２０の左側上段に配置した第１の開口部及び左側下段に配置した第１の開口部に着目すると、図２～図４に示した断面図に示したのと同様に、第５の実施形態に係る測長素子は、第１導電型（ｐ型）の半導体からなる画素形成層２２と、第１の開口部で定義された第１の受光部の位置において画素形成層２２との接合構造で第１のフォトダイオードを構成し、第２の開口部で定義された第２の受光部の位置において画素形成層２２との接合構造で第２のフォトダイオードを構成するように画素形成層２２の上部に選択的に配置され、更に、第１及び第２の受光部を上下に接続し、上下に接続した位置から遮光板５１で遮光された位置を右方向に画素形成層２２の上部を電荷変調部配置領域として延びる第２導電型（ｎ型）の表面埋込領域２５ｐを備えている。
　即ち、第５の実施形態に係る測長素子の表面埋込領域２５ｐは、第１～第４の受光端部を電荷変調部配置領域の両端部に四つ葉のクローバー状に設けており、左上に延びる第１の受光端部が第１の受光部に向かって突出するように配置され、表面埋込領域２５ｐの左下に延びる第２の受光端部が第２の受光部に向かって突出するように配置されている。同様に、表面埋込領域２５ｐの右下に延びる第３の受光端部が第３の受光部に向かって突出するように配置され、表面埋込領域２５ｐの右上に延びる第４の受光端部が第４の受光部に向かって突出するように配置されている。
　この結果、図２１に拡大した平面図を示すように、表面埋込領域２５ｐの電荷変調部配置領域は、遮光板５１で遮光された位置を更に画素形成層２２の上部を右方向に延び、右端部において画素形成層２２の上部において分岐し、右側下段に配置した第３の開口部の下方に定義された第３の受光部で画素形成層２２との接合構造で第３のフォトダイオードを構成し、右側上段に配置した第４の開口部の下方に定義された第４の受光部で画素形成層２２との接合構造で第４のフォトダイオードを構成している。このため、表面埋込領域２５ｐの全体としては、図２０に示すような左右対称の四つ葉のクローバー状の形状をなし、中央部に電荷変調部配置領域を配置することにより、互いに連続した半導体領域を構成している。
　但し、表面埋込領域２５ｐの電荷変調部配置領域の中央部は、図２１に示した拡大した平面図から分かるように、帯状に水平方向に左右に延びる矩形領域ではなく、魚骨形（フィッシュボーン型）の分岐を垂直方向に備えた多角形の形状である。即ち、表面埋込領域２５ｐは、表面埋込領域２５ｐが構成する電荷変調部配置領域の中央において、電荷変調部配置領域の下側に平行に延びる第１分岐及び第２分岐が形成され、第１及び第２分岐の反対側となる電荷変調部配置領域の上側には、上側に延びる第３分岐が形成されている。
　図２０から分かるように、左上の第１の受光端部の占有領域は第１の開口部の面積がほぼカバーできる大きさに設定され、左下の第２の受光端部の占有領域は第２の開口部の面積がほぼカバーできる大きさに設定され、右下の第３の受光端部の占有領域は第３の開口部の面積がほぼカバーできる大きさに設定され、右上の第４の受光端部の占有領域は第４の開口部の面積がほぼカバーできる大きさに設定されている。
　電荷変調部配置領域の中央部の第１分岐及び第２分岐となる凸部の先端部のそれぞれには、ｎ型で表面埋込領域２５ｐよりも高不純物密度の第１電荷蓄積領域２４ｈ及び第２電荷蓄積領域２４ｉが接続され、電荷変調部配置領域の中央部の第３分岐となる凸部の先端部には、ｎ型で表面埋込領域２５ｐよりも高不純物密度の第３電荷蓄積領域２４ｌが接続されている。
　図２０において符号３２ｐは厚いフィールド絶縁膜の端部を意味している。図示を省略しているが、図２（a）、図３（a）及び図４（a）に示した断面構造と同様に、フィールド絶縁膜の下にはｐ型のウェル領域が形成されている。第１電荷蓄積領域２４ｈ，第２電荷蓄積領域２４ｉ及び第３電荷蓄積領域２４ｌは、周辺をウェル領域で囲まれて、画素形成層２２の上に浮遊拡散層として形成されている。なお、第５の実施形態に係る測長素子では、説明の便宜上、４つの受光部からの信号電荷が蓄積される浮遊拡散層が３つの場合について説明するが、浮遊拡散層の数は２つでも４つ以上でも構わない。
　そして、第５の実施形態に係る測長素子は、第１電荷蓄積領域２４ｈ，第２電荷蓄積領域２４ｉ及び第３電荷蓄積領域２４ｌに隣接してそれぞれ配置され、第１電荷蓄積領域２４ｈ，第２電荷蓄積領域２４ｉ及び第３電荷蓄積領域２４ｌへの信号電荷の転送を制御する、第１転送制御機構（３１，４２ｈ），第２転送制御機構（３１，４４ｈ）及び第３転送制御機構（３１，４３ｈ）を備えている。
　更に、第５の実施形態に係る測長素子は、図２１の左側で第１及び第２のフォトダイオードの端部を上下方向に連結する第１及び第２の分岐端部と、右側で第３及び第４のフォトダイオードを上下方向に連結する第３及び第４の分岐端部を有し、Ｈ字型をなして表面埋込領域２５ｐの上部の一部に配置された、ｎ型で表面埋込領域２５ｐよりも高不純物密度で、第１電荷蓄積領域２４ｈ，第２電荷蓄積領域２４ｉ及び第３電荷蓄積領域２４ｌよりも低不純物密度のガイド領域２６ｆを備えている。
　第５の実施形態に係る測長素子が４つの受光部を有するロックインピクセルを構成しているので、ガイド領域２６ｆの全体形状は４つの開口部の数に等しい４つの分岐端部を有したＨ字型である。但し、ガイド領域２６ｆの４つの分岐端部でＨ字型に挟まれた中央部は、図２１に示した拡大した平面図から分かるように、帯状に水平方向に左右に延びる矩形領域ではなく、上下に凹凸を備えているので、正確にはガイド領域２６ｆの全体形状はＨ字型ではない。
　図示を省略しているが、第５の実施形態に係る測長素子は図２～図４に示した断面図と同様に、表面埋込領域２５ｐの表面に接して設けられたｐ型の第１ピニング層を備える。そして、画素形成層２２は、ｐ型の半導体基板上に設けられている。
　第５の実施形態に係る測長素子においては、第１転送制御機構（３１，４２ｈ），第２転送制御機構（３１，４４ｈ）及び第３転送制御機構（３１，４３ｈ）によって電荷変調部を構成している。そして、ガイド領域２６ｆは、概略としてはＨ字型をなす平面構造によって、４つの位置から光電子を信号電荷として集め、集めた信号電荷をＨ字の中央に配置した電荷変調部の狭い転送路（転送チャネル）に導くための半導体領域であり、表面埋込領域２５ｐよりも高不純物密度の半導体領域として形成できる。
　図３（a）及び図４（a）に示した構造と同様に、第５の実施形態に係る測長素子を構成している第１転送制御機構（３１，４２ｈ），第２転送制御機構（３１，４４ｈ）及び第３転送制御機構（３１，４３ｈ）のそれぞれは、第１、第２及び第３分岐のそれぞれの上に設けられた絶縁膜３１と、この絶縁膜３１の上にそれぞれ設けられた第１転送ゲート電極４２ｈ，第２転送ゲート電極４４ｈ及び第３転送ゲート電極４３ｈと、を備えている。
　図３（a）及び図４（a）の断面図に示した構造と同様に、第１転送ゲート電極４２ｈ，第２転送ゲート電極４４ｈ及び第３転送ゲート電極４３ｈの直下の部分の絶縁膜３１の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。
　絶縁膜３１やピニング層２７等の上層側の構造があるので、実際には見えないが、ガイド領域２６ｆは、遮光板５１を上から見た平面図において、遮光板５１の４つの開口部のそれぞれに、略Ｈ字型のガイド領域２６ｆの４つのフォトダイオード側の端部が、それぞれ露出する平面パターンであり、他の部分は遮光板５１によって遮蔽されている。
　第５の実施形態に係る測長素子においては、第１転送ゲート電極４２ｈ，第２転送ゲート電極４４ｈ及び第３転送ゲート電極４３ｈに印加されるそれぞれの電圧によって、第１、第２及び第３分岐のそれぞれに定義される転送路の電位を制御し、信号電荷の第１電荷蓄積領域２４ｈ，第２電荷蓄積領域２４ｉ及び第３電荷蓄積領域２４ｌへの移動をそれぞれ制御することができる。
　上述したとおり、第５の実施形態に係る測長素子の表面埋込領域２５ｐの中央部は魚骨形をなしており、この魚骨形の背骨（脊椎骨）部分となる電荷変調部配置領域の両端側において、電荷変調部配置領域に直交する方向に突出する新たな凸部を更に上下方向に設けている。電荷変調部配置領域の左端部側で上下方向に向かう新たな凸部のそれぞれの先端に、ｎ型で表面埋込領域２５ｐよりも高不純物密度の第１排出ドレイン領域２４ｇ及び第２排出ドレイン領域２４ｆが接続されている。又、電荷変調部配置領域の右端部側で上下方向に向かう新たな凸部のそれぞれの先端に、ｎ型で表面埋込領域２５ｐよりも高不純物密度の第３排出ドレイン領域２４ｊ及び第４排出ドレイン領域２４ｋが接続されている。
　そして、図２０に示すように、第５の実施形態に係る測長素子は、第１排出ドレイン領域２４ｇに隣接して配置され、表面埋込領域２５ｐの下方向に延びる新たな凸部を経由して第１排出ドレイン領域２４ｇに向かう電荷の排出を制御する第１排出制御機構（３１，４１ｍ）と、第２排出ドレイン領域２４ｆに隣接して配置され、表面埋込領域２５ｐの上方向に延びる新たな凸部を経由して第２排出ドレイン領域２４ｆに向かう電荷の排出を制御する第２排出制御機構（３１，４１ｌ）と、第３排出ドレイン領域２４ｊに隣接して配置され、表面埋込領域２５ｐの下方向に延びる新たな凸部を経由して第３排出ドレイン領域２４ｊに向かう電荷の排出を制御する第３排出制御機構（３１，４１ｎ）と、第４排出ドレイン領域２４ｋに隣接して配置され、表面埋込領域２５ｐの上方向に延びる新たな凸部を経由して第４排出ドレイン領域２４ｋに向かう電荷の排出を制御する第４排出制御機構（３１，４１ｏ）とを更に備える。
　この第１排出制御機構（３１，４１ｍ）、第２排出制御機構（３１，４１ｌ）、第３排出制御機構（３１，４１ｎ）及び第４排出制御機構（３１，４１ｏ）のそれぞれは、図２（a）に示した構造と同様に、表面埋込領域２５ｐの新たな凸部のそれぞれの上に設けられた絶縁膜３１と、この絶縁膜３１の上にそれぞれ設けられた第１排出ゲート電極４１ｍ、第２排出ゲート電極４１ｌ、第３排出ゲート電極４１ｎ及び第４排出ゲート電極４１ｏをそれぞれ備える。図２（a）の断面図に示した構造と同様に、第１排出ゲート電極４１ｍ、第２排出ゲート電極４１ｌ、第３排出ゲート電極４１ｎ及び第４排出ゲート電極４１ｏの直下の部分の絶縁膜３１の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。第１排出ゲート電極４１ｍ、第２排出ゲート電極４１ｌ、第３排出ゲート電極４１ｎ及び第４排出ゲート電極４１ｏは、概略としてＨ字型をなすガイド領域２６ｆの平面構造の４隅の角部に対称構造で配置されている。
　画素面積が大きい固体撮像装置（イメージセンサ）の場合で、第１及び第２の実施形態に係る測長素子のような１つのフォトダイオードでは、十分な高速な応答ができない場合は、図２０に示す構造のように、フォトダイオードを１画素内に複数個配置し、複数のフォトダイオードからの出力を加算して、画素毎の信号の増強を図ることができる。図２０に示す第５の実施形態に係る測長素子は、１画素（ピクセル）の中に第１及び第２の実施形態に係る測長素子の構造を４個分有する場合に対応する。
　即ち、図２０に示すように、第５の実施形態に係る測長素子の左側上段と下段にそれぞれ配置された第１及び第２のフォトダイオードを上下方向に連結した箇所と、この連結した箇所から更に右側方向に延びる電荷変調部配置領域の中央部に存在する電荷変調部との間には、電荷変調部配置領域を両側から挟むように上下対称に配置された第１排出ゲート電極４１ｍ及び第２排出ゲート電極４１ｌを配置しているので、第１排出ゲート電極４１ｍ及び第２排出ゲート電極４１ｌによって、第１排出ドレイン領域２４ｇ及び第２排出ドレイン領域２４ｆへの光電荷の排出と、第１転送制御機構（３１，４２ｈ），第２転送制御機構（３１，４４ｈ）及び第３転送制御機構（３１，４３ｈ）を備えた電荷変調部側への光電荷の輸送の切り替え制御を行うことができる。
　同様に、右側上段と下段にそれぞれ配置された第３及び第４のフォトダイオードを上下方向に連結した箇所と、この連結した箇所の更に左側の方向に延びる電荷変調部配置領域の中央部に存在する電荷変調部との間には、電荷変調部配置領域を両側から挟むように上下対称に配置された第３排出ゲート電極４１ｎ及び第４排出ゲート電極４１ｏを配置しているので、第３排出ゲート電極４１ｎ及び第４排出ゲート電極４１ｏによって、第３排出ドレイン領域２４ｊ及び第４排出ドレイン領域２４ｋへの光電荷の排出と、第１転送制御機構（３１，４２ｈ），第２転送制御機構（３１，４４ｈ）及び第３転送制御機構（３１，４３ｈ）を備えた電荷変調部側への光電荷の輸送の切り替え制御を行うことができる。
　１画素内部に第１のフォトダイオードＤpij、第２のフォトダイオードＤqij、第３のフォトダイオードＤrij及び第４のフォトダイオードＤsijの４つのフォトダイオードを有する第５の実施形態に係る測長素子の等価回路表現を図２２に示す。図２２の中央部に記載した第１転送制御機構（３１，４２ｈ）としての第１転送トランジスタＱ1T，第２転送制御機構（３１，４４ｈ）としての第２転送トランジスタＱ2T，及び第３転送制御機構（３１，４３ｈ）としての第３転送トランジスタＱ3Tの３つのトランジスタの並列回路で第５の実施形態に係る測長素子の４つのフォトダイオードに共通の電荷変調部を構成している。
　そして、図２２の上段の左端側に記載した第１のフォトダイオードＤpij及び第２のフォトダイオードＤqijから「共通の電荷変調部」に至る静電誘導チャネル部が破線を含んだ回路構成として示されている。上段の左側には、自己のゲートが接地された２つの第１の接合型電界効果トランジスタＱuP1及びＱuP2で静電誘導チャネル部を表している。直列接続した２つの第１の接合型電界効果トランジスタＱuP1及びＱuP2の中間タップに、電荷排出用の第１電荷排出ＭＯＳトランジスタＱuDのソース端子が接続され、第１電荷排出ＭＯＳトランジスタＱuDのドレイン端子が高電位の電源ＶDDに接続されている。
　図２２中の上段の左側の破線部は、半導体領域中での接続のため、空乏化による電界によって高速に電子が流れる経路であることを意味している。図２２において、第１のフォトダイオードＤpij及び第２のフォトダイオードＤqijで発生した光電子は、第１電荷排出ＭＯＳトランジスタＱuDをそれぞれ構成する第１排出ゲート電極４１ｍ及び第２排出ゲート電極４１ｌのそれぞれに印加する電圧ＧD＝Ｌであれば、共通の電荷変調部に信号電荷として直ちに到達する。等価回路表示としては、共通の電荷変調部を構成している第１転送トランジスタＱ1T，第２転送トランジスタＱ2T及び第３転送トランジスタＱ3Tのそれぞれの一方の端部が第１の接合型電界効果トランジスタＱuP2にＴ字型に接続された回路構成となる。
　図２２において、下段の左端に記載した第３のフォトダイオードＤrij及び第４のフォトダイオードＤsijから共通の電荷変調部に至る静電誘導チャネル部は、自己のゲートが接地された第２の接合型電界効果トランジスタＱvP1，ＱvP2で表している。下段の左側には、直列接続した２つの第２の接合型電界効果トランジスタＱvP1及びＱvP2の中間タップに、電荷排出用の第２電荷排出ＭＯＳトランジスタＱvDのソース端子が接続され、第２電荷排出ＭＯＳトランジスタＱvDのドレイン端子が高電位の電源ＶDDに接続された回路構成が示されている。
　図２２中の下段の左側に記載した破線部は、半導体領域中での接続のため、空乏化による電界によって高速に電子が流れる経路であることを意味している。図２２において、第３のフォトダイオードＤrij及び第４のフォトダイオードＤsijで発生した光電子は、第２電荷排出ＭＯＳトランジスタＱvDをそれぞれ構成する２つの第３排出ゲート電極４１ｎ及び第４排出ゲート電極４１ｏのそれぞれに印加する電圧ＧD＝Ｌであれば、共通の電荷変調部に直ちに到達する。
　等価回路表示としては、第１転送トランジスタＱ1T，第２転送トランジスタＱ2T及び第３転送トランジスタＱ3Tのそれぞれの一方の端部が第２の接合型電界効果トランジスタＱvP2にＴ字型に接続されている。
　即ち、第１の接合型電界効果トランジスタＱuP2の出力端と第２の接合型電界効果トランジスタＱvP2の出力端とは、並列回路としてＴ字型に配列された第１転送トランジスタＱ1T，第２転送トランジスタＱ2T及び第３転送トランジスタＱ3Tのそれぞれの入力端となる一方の端部に接続された回路構成となる。
　そして、第１転送トランジスタＱ1T，第２転送トランジスタＱ2T及び第３転送トランジスタＱ3Tのそれぞれの他方の端部は、ノードＤ1としての第１電荷蓄積領域２４ｈ，ノードＤ2としての第２電荷蓄積領域２４ｉ及びノードＤ3としての第３電荷蓄積領域２４ｌに接続される回路構成となるので、第１転送ゲート電極４２ｈ，第２転送ゲート電極４４ｈ，第３転送ゲート電極４３ｈのいずれか１つに中間電位（Ｍ）の電圧、他の２つに低位電位（Ｌ）の電圧を与えることで、第１電荷蓄積領域２４ｈ，第２電荷蓄積領域２４ｉ，第３電荷蓄積領域２４ｌのいずれかに光電子を信号電荷として転送する。
　図２２の３つのノードＤ1，Ｄ3，Ｄ2には、電荷蓄積用のキャパシタＣ1，Ｃ3，Ｃ2が接続されている。このキャパシタＣ1，Ｃ3，Ｃ2は、電圧依存性を低減するため、しきい値電圧を負電圧に設定したデプリーション・モードのＭＯＳキャパシタを用いるのが適している。第１のノードＤ1には、第１のノードＤ1の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第１増幅トランジスタＱ1Aのゲート端子に接続され、第１のノードＤ1には更に、信号の読み出し後、信号電荷を初期化するために、第１リセットトランジスタＱ1Rが接続されている。又、第１増幅トランジスタＱ1Aのソース端子には、読出画素選択用のスイッチとしての第１選択トランジスタＱ1Sが接続され、第１選択トランジスタＱ1Sの出力は垂直方向に走る信号読出線に接続されている。
　同様に、第２のノードＤ2には、第２のノードＤ2の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第２増幅トランジスタＱ2Aのゲート端子に接続され、第２のノードＤ2には更に、信号の読み出し後、信号電荷を初期化するために、第２リセットトランジスタＱ2Rが接続されている。又、第２増幅トランジスタＱ2Aのソース端子には、読出画素選択用のスイッチとしての第２選択トランジスタＱ2Sが接続され、第２選択トランジスタＱ2Sの出力は垂直方向に走る信号読出線に接続されている。更に、第３のノードＤ3には、第３のノードＤ3の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第３増幅トランジスタＱ3Aのゲート端子に接続され、第３のノードＤ3には更に、信号の読み出し後、信号電荷を初期化するために、第３リセットトランジスタＱ3Rが接続されている。又、第３増幅トランジスタＱ3Aのソース端子には、読出画素選択用のスイッチとしての第３選択トランジスタＱ3Sが接続され、第３選択トランジスタＱ3Sの出力は垂直方向に走る信号読出線に接続されている。
　第５の実施形態に係る測長素子からの信号の読出し方法としては、図２２のように、３つの信号読出線を、３本走らせて、並列に読み出す方法でも、図１１に示した回路構成と同様に、信号読出線を１本として選択信号ＳＬ１，ＳＬ２，ＳＬ３によるスイッチを順に、オンにして、時系列信号として読み出す方法でもよい。
　第５の実施形態に係る測長素子及び固体撮像装置によれば、第１のフォトダイオードＤpij、第２のフォトダイオードＤqij、第３のフォトダイオードＤrij及び第４のフォトダイオードＤsijの４箇所のフォトダイオードでそれぞれ受光し、画素の中央に配置した共通の電荷変調部でそれぞれで電荷変調を受けた後の信号を電荷として加算し、信号の増強を図ることができる。
　以上のように、画素面積が大きい固体撮像装置（イメージセンサ）の場合で、１つの受光領域では、十分な高速な応答ができない場合は、第１の実施形態に係る測長素子で例示した構造を基本として、第５の実施形態に係る測長素子の構造のように、複数のフォトダイオードを画素の周辺部に配置し、画素の中央の共通となる部分をマージすることで、第１の実施形態に係る測長素子と等価な機能を強化して実現し、更に高速応答と高感度化（電荷収集効率の向上）を図ることができる。
　第１の実施形態で説明した式（４）又は式（８）を用いることにより、第５の実施形態に係る測長素子は光飛行時間測定に好適な機能を有していることが分かる。このため、第５の実施形態に係る測長素子を固体撮像装置の画素（ロックインピクセル）として、同一半導体チップ上に画素サイズが５μｍ角以上となる大面積の画素を複数個配列した場合であっても、高速の信号電荷の転送が可能で高感度、且つ低暗電流の光飛行時間距離画像センサが実現できる。
　特に、第１～第４の実施形態に係る測長素子と同様に、第５の実施形態に係る測長素子においても、電荷変調部配置領域の両端部から中央の電荷変調部に至る静電誘導チャネル部を十分な長さとし、電荷変調部を遮光板５１によって光シールドしているので、短時間パルスを用いて背景光の影響を軽減する上で、大きな効果がある。
　なお、第５の実施形態に係る測長素子では、便宜上、画素の周辺部の４箇所のフォトダイオードでそれぞれ受光し、画素の中央に配置した共通の電荷変調部でそれぞれで電荷変調を受けた後の信号を電荷として加算し、信号の増強を図る場合について例示的に説明したが、画素面積の大きさや要求される応答速度や感度等に応じて、画素の周辺部に配置するフォトダイオードの個数は２箇所でもよく、６箇所や８箇所等他の個数でも構わない。
　＜第５の実施形態の変形例１＞
　図２３に主要部の概略を上面側から見た平面図を示すように、本発明の第５の実施形態の変形例（変形例１）に係る測長素子は、１点鎖線でそれぞれ示した左側上段の第１の開口部（アパーチャ部）、左側下段の第２の開口部、右側下段の第３の開口部及び右側上段の第４の開口部を有する遮光板５１によって４つの受光部の位置を定義したロックインピクセルである特徴は、図２０及び図２１に示した構造と同様である。しかしながら、ｐ型の半導体からなる画素形成層２２の上部に埋込まれるｎ型の表面埋込領域２５ｑの平面パターンが、図２０及び図２１に示した四つ葉のクローバー状の表面埋込領域２５ｐの平面パターンとは異なる。
　即ち、第５の実施形態の変形例１に係る測長素子の表面埋込領域２５ｑは、第１の開口部が定義する第１の受光部で第１のフォトダイオードを構成し、第２の開口部が定義する第２の受光部で第２のフォトダイオードを構成するように画素形成層２２の上部に選択的にそれぞれ配置され、更に、第１及び第２の受光端部の平面パターンを上下一体領域となるように接続している点が、図２０及び図２１に示した表面埋込領域２５ｐの平面パターンとは異なる。
　更に、第３の開口部が定義する第３の受光部で第３のフォトダイオードを構成し、第４の開口部が定義する第４の受光部で第４のフォトダイオードを構成するように表面埋込領域２５ｑが画素形成層２２の上部に選択的にそれぞれ配置され、更に、第３及び第４の受光端部の平面パターンを上下一体領域となるように接続している表面埋込領域２５ｑの平面パターンの特徴も、図２０及び図２１に示した表面埋込領域２５ｐの平面パターンとは異なる。
　図２３に示す平面パターンにおいても、左上に表面埋込領域２５ｑが構成する第１の受光端部の占有領域は第１の開口部の面積がほぼカバーできる大きさに設定され、左下に表面埋込領域２５ｑが構成する第２の受光端部の占有領域は第２の開口部の面積がほぼカバーできる大きさに設定され、右下に表面埋込領域２５ｑが構成する第３の受光端部の占有領域は第３の開口部の面積がほぼカバーできる大きさに設定され、右上に表面埋込領域２５ｑが構成する第４の受光端部の占有領域は第４の開口部の面積がほぼカバーできる大きさに設定された大きさに設計されている。
　第１及び第２の受光端部の平面パターンが一体領域として形成され、第３及び第４の受光端部の平面パターンが一体領域として形成されているので、第１及び第２の受光部側の表面埋込領域２５ｐのそれぞれの左辺は共通の辺を構成し、第３及び第４の受光部側の表面埋込領域２５ｐのそれぞれの右辺は共通の辺を構成しているのでリソグラフィー上、より単純な平面パターンになっている。又、第１及び第２の受光端部の平面パターンが一体領域として形成され、第３及び第４の受光端部の平面パターンが一体領域として形成されているので、図２０及び図２１に示した表面埋込領域２５ｐの平面パターンよりも遮光板５１で被覆された領域の面積が広くなっている。
　第１及び第２の受光端部の平面パターンが一体領域として集合された左側のパターンと、第３及び第４の受光端部の平面パターンが一体領域として集合された右側のパターンとは、魚骨形（フィッシュボーン型）に分岐を垂直方向に備えた電荷変調部配置領域で結合されている点は、図２０及び図２１に示した表面埋込領域２５ｐの平面パターンと同様である。
　したがって、表面埋込領域２５ｑが構成する電荷変調部配置領域の中央において、電荷変調部配置領域の下側に平行に延びる第１分岐及び第２分岐となる凸部の先端部のそれぞれにｎ型で表面埋込領域２５ｑよりも高不純物密度の第１電荷蓄積領域２４ｈ及び第２電荷蓄積領域２４ｉが接続され、電荷変調部配置領域の上側に延びる第３分岐となる凸部の先端部にｎ型で表面埋込領域２５ｑよりも高不純物密度の第３電荷蓄積領域２４ｌが接続されている構成や、ガイド領域２６ｆの平面パターン等他の構造は、図２０及び図２１に示した表面埋込領域２５ｐの平面パターンと同様であるので重複した説明を省略する。
　第５の実施形態の変形例１に係る測長素子によれば、図２３に示すように、第１及び第２の受光端部の平面パターンが一体領域として結合され、第３及び第４の受光端部の平面パターンが一体領域として結合された単純な平面パターンであっても、周辺部の４箇所のフォトダイオードでそれぞれ受光し、画素の中央に配置した共通の電荷変調部でそれぞれで電荷変調を受けた後の信号を電荷として加算し、信号の増強を図ることができる。
　以上のように、第５の実施形態の変形例１に係る測長素子の構造のように、より単純な平面パターンで複数のフォトダイオードを周辺部に配置しても、中央の共通となる部分をマージすることで、第１の実施形態に係る測長素子と等価な機能を強化して実現し、更に高速応答と高感度化（電荷収集効率の向上）を図ることができる。
　＜第５の実施形態の変形例２＞
　図２４に主要部の概略を上面側から見た平面図を示すように、本発明の第５の実施形態の変形例２に係る測長素子は、左側上段に１点鎖線で示す第１の開口部（アパーチャ部）、左側下段に１点鎖線で示す第２の開口部、右側下段に１点鎖線で示す第３の開口部及び右側上段に１点鎖線で示す第４の開口部を配置した、１画素に４つの開口部を有する遮光板５１によって４つの受光部の位置を定義している点では、図２０に示したロックインピクセルの平面パターンと同様である。又、４つの受光部のそれぞれに設けられる４つのフォトダイオードは、それぞれ独立したマイクロレンズ２５ｐ，２５ｑ，２５ｒ，２５ｓで集光された光を受けることも、図２０に示したロックインピクセルの平面パターンと同様である。
　第５の実施形態の変形例２に係る測長素子は、図２４の左上の第１のフォトダイオードに向かいガイド領域２６ｇがＺ字型に先細る第１の分岐端部をなして左上方向に延長しており、左下の第2のフォトダイオードに向かいガイド領域２６ｇがＺ字型に先細る第2の分岐端部をなして左下方向に延長している。又、右下の第３のフォトダイオードに向かいガイド領域２６ｇがＺ字型に先細る第３の分岐端部をなして右下方向に延長し、右上の第４のフォトダイオードに向かいガイド領域２６ｇがＺ字型に先細る第４の分岐端部をなして右上方向に延長している。
　これにより、図２４の左側で第１及び第２のフォトダイオードをＺ字型の第１及び第２の分岐端部で上下方向に連結し、右側で第３及び第４のフォトダイオードをＺ字型の第３及び第４の分岐端部で上下方向に連結するガイド領域２６ｇを備えている点で、図２０に示したロックインピクセルの平面パターンとは異なる。
　図２４に示すように、第５の実施形態の変形例２に係るガイド領域２６ｇは、配列の左側において対照構造で上下に向かうＺ字型の第１及び第２の分岐端部を有し、配列の右側において対照構造で上下に向かうＺ字型の第３及び第４の分岐端部を有しているので、４本の分岐端部が構成する脚部に着目すれば概略としては、４本脚の鼎（方鼎）型をなすが、全体としては、Ｈ字型をなして表面埋込領域２５ｐの上部の一部に配置されている。ガイド領域２６ｇは表面埋込領域２５ｐと同じｎ型の導電型であり、表面埋込領域２５ｐよりも高不純物密度の半導体領域である。
　但し、ガイド領域２６ｇの４つの分岐端部でＨ字型に挟まれた中央部は、図２４に示した拡大した平面図から分かるように、帯状に水平方向に左右に延びる矩形領域ではなく、上下に凹凸を備えているので、正確にはガイド領域２６ｇの全体形状はＨ字型ではない。第５の実施形態の変形例２に係る測長素子においては、第１転送制御機構（３１，４２ｈ），第２転送制御機構（３１，４４ｈ）及び第３転送制御機構（３１，４３ｈ）によって電荷変調部を構成している。そして、ガイド領域２６ｇは、概略としてはＨ字型をなす平面構造によって、４つの位置から光電子を信号電荷として集め、集めた信号電荷をＨ字の中央に配置した電荷変調部の狭い転送路（転送チャネル）に導くための半導体領域であり、表面埋込領域２５ｐよりも高不純物密度の半導体領域として形成できる。
　ガイド領域２６ｇの第１～第４の分岐端部は、それぞれフォトダイオード側の端部からＨ字の中央部に向かう方向に進むに従い末広がりに広がるような多段の段差（ステップ）形状をなしている。第５の実施形態の変形例２に係る測長素子では、ガイド領域２６ｇの第１～第４の分岐端部の平面パターンをＨ字の中央部に向かう方向に沿って末広がりの形状にしているので、空乏化したガイド領域２６ｇの第１～第４の分岐端部のすべての領域で高いドリフト電界が発生する。したがって、信号電荷としての光電子をガイド領域２６ｇの第１～第４の分岐端部の長手方向に沿って高速にＨ字の中央部に向かうように移動させることができる。
　図３（a）及び図４（a）に示した構造と同様に、第５の実施形態の変形例２に係る測長素子を構成している第１転送制御機構（３１，４２ｈ），第２転送制御機構（３１，４４ｈ）及び第３転送制御機構（３１，４３ｈ）のそれぞれは、第１、第２及び第３分岐のそれぞれの上に設けられた絶縁膜３１と、この絶縁膜３１の上にそれぞれ設けられた第１転送ゲート電極４２ｈ，第２転送ゲート電極４４ｈ及び第３転送ゲート電極４３ｈと、を備えている構造は図２０に示した特徴と同様である。又、第５の実施形態の変形例２に係る測長素子の表面埋込領域２５ｐの中央部は魚骨形をなしており、電荷変調部配置領域の左端部側で上下方向に向かう新たな凸部のそれぞれの先端に、ｎ型で表面埋込領域２５ｐよりも高不純物密度の第１排出ドレイン領域２４ｇ及び第２排出ドレイン領域２４ｆが接続されている。又、電荷変調部配置領域の右端部側で上下方向に向かう新たな凸部のそれぞれの先端に、ｎ型で表面埋込領域２５ｐよりも高不純物密度の第３排出ドレイン領域２４ｊ及び第４排出ドレイン領域２４ｋが接続されている構造も図２０に示した特徴と同様である。
　そして、図２４に示すように、第５の実施形態の変形例２に係る測長素子は、第１排出ドレイン領域２４ｇに隣接して配置され、表面埋込領域２５ｐの下方向に延びる新たな凸部を経由して第１排出ドレイン領域２４ｇに向かう電荷の排出を制御する第１排出制御機構（３１，４１ｑ）と、第２排出ドレイン領域２４ｆに隣接して配置され、表面埋込領域２５ｐの上方向に延びる新たな凸部を経由して第２排出ドレイン領域２４ｆに向かう電荷の排出を制御する第２排出制御機構（３１，４１ｐ）と、第３排出ドレイン領域２４ｊに隣接して配置され、表面埋込領域２５ｐの下方向に延びる新たな凸部を経由して第３排出ドレイン領域２４ｊに向かう電荷の排出を制御する第３排出制御機構（３１，４１ｒ）と、第４排出ドレイン領域２４ｋに隣接して配置され、表面埋込領域２５ｐの上方向に延びる新たな凸部を経由して第４排出ドレイン領域２４ｋに向かう電荷の排出を制御する第４排出制御機構（３１，４１ｓ）とを更に備えるが、第１排出制御機構（３１，４１ｑ）、第２排出制御機構（３１，４１ｐ）、第３排出制御機構（３１，４１ｒ）及び第４排出制御機構（３１，４１ｓ）を構成する第１排出ゲート電極４１ｑ、第２排出ゲート電極４１ｐ、第３排出ゲート電極４１ｒ及び第４排出ゲート電極４１ｓの平面パターンがＬ字型である点が、図２０に示した平面パターンとは異なる。
　図２４に示す構造のように、フォトダイオードを１画素内に複数個配置し、複数のフォトダイオードからの出力を加算して、画素毎の信号の増強を図ることができる。即ち、図２４に示すように、第５の実施形態の変形例２に係る測長素子の左側上段と下段にそれぞれ配置された第１及び第２のフォトダイオードを上下方向に連結した箇所と、この連結した箇所から更に右側方向に延びる電荷変調部配置領域の中央部に存在する電荷変調部との間には、電荷変調部配置領域を両側から挟むように上下対称に配置された第１排出ゲート電極４１ｑ及び第２排出ゲート電極４１ｐを配置しているので、第１排出ゲート電極４１ｑ及び第２排出ゲート電極４１ｐによって、第１排出ドレイン領域２４ｇ及び第２排出ドレイン領域２４ｆへの光電荷の排出と、第１転送制御機構（３１，４２ｈ），第２転送制御機構（３１，４４ｈ）及び第３転送制御機構（３１，４３ｈ）を備えた電荷変調部側への光電荷の輸送の切り替え制御を行うことができる。
　同様に、右側上段と下段にそれぞれ配置された第３及び第４のフォトダイオードを上下方向に連結した箇所と、この連結した箇所の更に左側方向に延びる電荷変調部配置領域の中央部に存在する電荷変調部との間には、電荷変調部配置領域を両側から挟むように上下対称に配置された第３排出ゲート電極４１ｒ及び第４排出ゲート電極４１ｓを配置しているので、第３排出ゲート電極４１ｒ及び第４排出ゲート電極４１ｓによって、第３排出ドレイン領域２４ｊ及び第４排出ドレイン領域２４ｋへの光電荷の排出と、第１転送制御機構（３１，４２ｈ），第２転送制御機構（３１，４４ｈ）及び第３転送制御機構（３１，４３ｈ）を備えた電荷変調部側への光電荷の輸送の切り替え制御を行うことができることは図２０に示した特徴と同様である。
　＜第５の実施形態の変形例３＞
　図２５に主要部の概略を上面側から見た平面図を示すように、本発明の第５の実施形態の変形例３に係る測長素子は、左側上段に１点鎖線で示す第１の開口部（アパーチャ部）、左側下段に１点鎖線で示す第２の開口部、右側下段に１点鎖線で示す第３の開口部及び右側上段に１点鎖線で示す第４の開口部を配置した、１画素に４つの開口部を有する遮光板５１によって４つの受光部の位置を定義したロックインピクセルであり、４つの受光部のそれぞれに設けられる４つのフォトダイオードは、それぞれ独立したマイクロレンズ２５ｐ，２５ｑ，２５ｒ，２５ｓで集光された光を受ける点では図２０及び図２４に示した構造と同様である。
　図２５の左側上段に配置した第１の開口部及び左側下段に配置した第１の開口部に着目すると、図２～図４に示した断面図に示したのと同様に、第５の実施形態の変形例３に係る測長素子は、第１導電型（ｐ型）の半導体からなる画素形成層２２と、第１の開口部で定義された第１の受光部の位置において画素形成層２２との接合構造で第１のフォトダイオードを構成し、第２の開口部で定義された第２の受光部の位置において画素形成層２２との接合構造で第２のフォトダイオードを構成するように画素形成層２２の上部に選択的に配置され、更に、第１及び第２の受光部を上下に接続し、上下に接続した位置から遮光板５１で遮光された位置を右方向に画素形成層２２の上部を電荷変調部配置領域として延びる第２導電型（ｎ型）の表面埋込領域２５ｒを備えている。
　表面埋込領域２５ｒの平面パターンに着目すると、表面埋込領域２５ｒの左側の平面パターンは、左上に延びる３裂葉形状の第１の受光端部が第１の受光部に向かって突出するように配置され、表面埋込領域２５ｒの左下に延びる３裂葉形状の第２の受光端部が第２の受光部に向かって突出するように配置されている。「３裂葉」とは、２つの切れ込みにより３つに分裂した「トウカエデの葉」のような形状をいう。
　一方、表面埋込領域２５ｒの右側の平面パターンは、表面埋込領域２５ｒの右下に延びる３裂葉形状の第３の受光端部が第３の受光部に向かって突出するように配置され、表面埋込領域２５ｒの右上に延びる３裂葉形状の第４の受光端部が第４の受光部に向かって突出するように配置されている。この結果、図２５の平面パターンの右側において、右側下段に配置した第３の開口部の下方に定義された第３の受光部で画素形成層２２との接合構造で第３のフォトダイオードを構成し、右側上段に配置した第４の開口部の下方に定義された第４の受光部で画素形成層２２との接合構造で第４のフォトダイオードを構成している。
　図２５の平面パターンにおいて左側の第１及び第２の受光部を構成する２枚の３裂葉のパターンと、右側の第３及び第４の受光部を構成する２枚の３裂葉のパターンとは、中央において左右方向に伸びる電荷変調部配置領域によって互いに接続されている。即ち、第５の実施形態の変形例３に係る測長素子の表面埋込領域２５ｒは、図２５に示したような３裂葉形状の第１～第４の受光端部を、第１～第４の受光部にそれぞれ配置した四輪生の葉のような平面パターンになっている。
　図２５から分かるように、左上の第１の受光端部となる３裂葉形状の占有領域は第１の開口部の面積がほぼカバーできる大きさに、左下の第２の受光端部となる３裂葉形状の占有領域は第２の開口部の面積がほぼカバーできる大きさに、右下の第３の受光端部となる３裂葉形状の占有領域は第３の開口部の面積がほぼカバーできる大きさに、右上の第４の受光端部となる３裂葉形状の占有領域は第４の開口部の面積がほぼカバーできる大きさにそれぞれ設定されている。
　但し、表面埋込領域２５ｒの中央部の電荷変調部配置領域の平面パターンは、図２０及び図２４に示した平面パターンと同様に、帯状に水平方向に左右に延びる矩形領域ではなく、魚骨形（フィッシュボーン型）の分岐を垂直方向に備えた多角形の形状である。即ち、表面埋込領域２５ｒは、表面埋込領域２５ｒが構成する電荷変調部配置領域の中央において、電荷変調部配置領域の下側に平行に延びる第１分岐及び第２分岐が形成され、第１及び第２分岐の反対側となる電荷変調部配置領域の上側には、上側に延びる第３分岐が形成されている。
　図２５に示した電荷変調部配置領域の中央部の第１分岐及び第２分岐となる凸部の先端部のそれぞれには、ｎ型で表面埋込領域２５ｒよりも高不純物密度の第１電荷蓄積領域２４ｈ及び第２電荷蓄積領域２４ｉが接続され、電荷変調部配置領域の中央部の第３分岐となる凸部の先端部には、ｎ型で表面埋込領域２５ｒよりも高不純物密度の第３電荷蓄積領域２４ｌが接続されている。そして、第５の実施形態の変形例３に係る測長素子は、第１電荷蓄積領域２４ｈ，第２電荷蓄積領域２４ｉ及び第３電荷蓄積領域２４ｌに隣接してそれぞれ配置され、第１電荷蓄積領域２４ｈ，第２電荷蓄積領域２４ｉ及び第３電荷蓄積領域２４ｌへの信号電荷の転送を制御する、第１転送制御機構（３１，４２ｈ），第２転送制御機構（３１，４４ｈ）及び第３転送制御機構（３１，４３ｈ）を備えている。
　更に、第５の実施形態の変形例３に係る測長素子は、図２５の左側で第１及び第２のフォトダイオードの端部を上下方向に連結するＺ字型の第１及び第２の分岐端部と、右側で第３及び第４のフォトダイオードを上下方向に連結するＺ字型の第３及び第４の分岐端部を有し、４本脚の鼎（方鼎）型をなして表面埋込領域２５ｒの上部の一部に配置された、ｎ型で表面埋込領域２５ｒよりも高不純物密度で、第１電荷蓄積領域２４ｈ，第２電荷蓄積領域２４ｉ及び第３電荷蓄積領域２４ｌよりも低不純物密度のガイド領域２６ｇを備えている。ガイド領域２６ｇの構造については、図２４において説明したとおりであるから重複した説明を省略する。
　図２４に示したのと同様に、第５の実施形態の変形例３に係る測長素子も第１排出ドレイン領域２４ｇに隣接して配置され、表面埋込領域２５ｒの下方向に延びる新たな凸部を経由して第１排出ドレイン領域２４ｇに向かう電荷の排出を制御する第１排出制御機構（３１，４１ｑ）と、第２排出ドレイン領域２４ｆに隣接して配置され、表面埋込領域２５ｒの上方向に延びる新たな凸部を経由して第２排出ドレイン領域２４ｆに向かう電荷の排出を制御する第２排出制御機構（３１，４１ｐ）と、第３排出ドレイン領域２４ｊに隣接して配置され、表面埋込領域２５ｒの下方向に延びる新たな凸部を経由して第３排出ドレイン領域２４ｊに向かう電荷の排出を制御する第３排出制御機構（３１，４１ｒ）と、第４排出ドレイン領域２４ｋに隣接して配置され、表面埋込領域２５ｒの上方向に延びる新たな凸部を経由して第４排出ドレイン領域２４ｋに向かう電荷の排出を制御する第４排出制御機構（３１，４１ｓ）とを更に備えるので、第１排出ドレイン領域２４ｇ，第２排出ドレイン領域２４ｆ、又は第３排出ドレイン領域２４ｊ、第４排出ドレイン領域２４ｋへの光電荷の排出と、第１転送制御機構（３１，４２ｈ），第２転送制御機構（３１，４４ｈ）及び第３転送制御機構（３１，４３ｈ）を備えた電荷変調部側への光電荷の輸送の切り替え制御を行うことができる。
　以上のように、第５の実施形態の変形例３に係る測長素子によれば、３裂葉形状の複数のフォトダイオードを画素の周辺部に放射状に配置し、画素の中央の共通となる部分をマージすることで、第１の実施形態に係る測長素子よりも更に高速応答と高感度化（電荷収集効率の向上）を図ることができる。又、第５の実施形態の変形例３に係る測長素子を固体撮像装置の画素（ロックインピクセル）として、同一半導体チップ上に画素サイズが５μｍ角以上となる大面積の画素を複数個配列した場合であっても、高速の信号電荷の転送が可能で高感度、且つ低暗電流の光飛行時間距離画像センサが実現できる。
　（第６の実施形態）
　図２６に主要部の概略を上面側から見た平面図を示すように、本発明の第６の実施形態に係る測長素子は、左側上段に１点鎖線で示す第１の開口部（アパーチャ部）、左側下段に１点鎖線で示す第２の開口部、右側下段に１点鎖線で示す第３の開口部及び右側上段に１点鎖線で示す第４の開口部を配置した、１画素に４つの開口部を有する遮光板５１によって４つの受光部の位置を定義したロックインピクセルであり、４つの受光部のそれぞれに設けられる４つのフォトダイオードは、それぞれ独立したマイクロレンズ２５ｐ，２５ｑ，２５ｒ，２５ｓで集光された光を受ける点では図２０、図２４及び図２５に示した構造と同様である。
　図２６の左側上段に示した第１の開口部で定義された第１の受光部の位置には、図２～図４に示した断面図に示したのと同様に、第１導電型（ｐ型）の半導体からなる画素形成層２２と、この画素形成層２２との接合構造で第１のフォトダイオードを構成する第２導電型（ｎ型）の表面埋込領域の受光端部（第１の受光端部）２５ｓ1が３裂葉形状に配置されている。左側下段に示した第２の開口部で定義された第２の受光部の位置には、画素形成層２２と、この画素形成層２２との接合構造で第２のフォトダイオードを構成するｎ型の表面埋込領域の受光端部（第２の受光端部）２５ｓ2が３裂葉形状に配置されている。
　一方、右側下段に示した第３の開口部の下方に定義された第３の受光部の位置には、画素形成層２２と、この画素形成層２２との接合構造で第３のフォトダイオードを構成するｎ型の表面埋込領域の受光端部（第３の受光端部）２５ｓ3が３裂葉形状に配置され、右側上段に示した第４の開口部の下方に定義された第４の受光部の位置には、画素形成層２２と、この画素形成層２２との接合構造で第４のフォトダイオードを構成するｎ型の表面埋込領域の受光端部（第４の受光端部）２５ｓ4が３裂葉形状に配置されている。ここで３裂葉形状の第１の受光端部２５ｓ1、第２の受光端部２５ｓ2、第３の受光端部２５ｓ3及び第４の受光端部）２５ｓ4は互いに独立した半導体領域ではなく、共通の画素形成層２２の上部に平面パターンとしてはＸ字型に埋め込まれたｎ型の電荷変調部配置領域を介して一体の領域として形成されている。即ち、第６の実施形態に係る測長素子の表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）は、図２６に示したような３裂葉形状の第１～第４の受光端部２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4を、第１～第４の受光部にそれぞれ放射状に配置した四輪生の葉のような平面パターンになっている。
　図２６から分かるように、左上の第１の受光端部２５ｓ1となる３裂葉形状の占有領域は第１の開口部の面積をほぼカバーできる大きさに、左下の第２の受光端部２５ｓ2となる３裂葉形状の占有領域は第２の開口部の面積をほぼカバーできる大きさに、右下の第３の受光端部２５ｓ3となる３裂葉形状の占有領域は第３の開口部の面積をほぼカバーできる大きさに、右上の第４の受光端部２５ｓ4となる３裂葉形状の占有領域は第４の開口部の面積をほぼカバーできる大きさにそれぞれ設定されている。
　但し、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）の中央部の電荷変調部配置領域の平面パターンの図示を省略しているが、中央部の電荷変調部配置領域は単純なＸ字型ではなく、２回羽状複葉のパターンで枝を有する複雑な形状である。「２回羽状複葉」とは、「タラノキ」の葉のように鳥の羽状に分岐を有するフラクタル図形である。即ち、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）は、大きなＸ字と小さなＸ字を中心を一致させて４５°ずらして重ねた形状をなしている。小さなＸ字は４５°回転しているので四方に凸部を構成した＋の形状となり、＋の形状の凸部縦棒の上側端部にはｎ型で表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）よりも高不純物密度の第１電荷蓄積領域２４ｒが接続され、＋の形状の凸部縦棒の下側端部にはｎ型で表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）よりも高不純物密度の第３電荷蓄積領域２４ｐが接続されている。又、＋の形状の凸部横棒の左側端部には、ｎ型で表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）よりも高不純物密度の第２電荷蓄積領域２４ｏが接続されている。更に、＋の形状の凸部横棒の右側端部には、ｎ型で表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）よりも高不純物密度の中心部排出ドレイン領域２４ｑが接続されている。
　表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）を構成する大きなＸ字の左上方向に伸びる電荷変調部配置領域の第１の受光端部２５ｓ1側には、電荷変調部配置領域に直交する方向に両側に凸部（枝部）が設けられ、両側の凸部の先端にはそれぞれ上側第１排出ドレイン領域２４ｍ１ａ及び下側第１排出ドレイン領域２４ｍ１ｂが接続されている。大きなＸ字の左下方向に伸びる電荷変調部配置領域の第２の受光端部２５ｓ2側には、電荷変調部配置領域に直交する方向に両側に凸部（枝部）が設けられ、両側の凸部の先端にはそれぞれ上側第２排出ドレイン領域２４ｍ２ａ及び下側第２排出ドレイン領域２４ｍ２ｂが接続されている。大きなＸ字の右下方向に伸びる電荷変調部配置領域の第３の受光端部２５ｓ3側には、電荷変調部配置領域に直交する方向に両側に凸部（枝部）が設けられ、両側の凸部の先端にはそれぞれ下側第３排出ドレイン領域２４ｍ３ａ及び下側第３排出ドレイン領域２４ｍ３ｂが接続されている。大きなＸ字の右上方向に伸びる電荷変調部配置領域の第１の受光端部２５ｓ4側には、電荷変調部配置領域に直交する方向に両側に凸部（枝部）が設けられ、両側の凸部の先端にはそれぞれ下側第４排出ドレイン領域２４ｍ４ａ及び上側第４排出ドレイン領域２４ｍ４ｂが接続されている。
　そして、第６の実施形態に係る測長素子は、第１電荷蓄積領域２４ｒ，第２電荷蓄積領域２４ｏ及び第３電荷蓄積領域２４ｐに隣接してそれぞれ配置され、第１電荷蓄積領域２４ｒ，第２電荷蓄積領域２４ｏ及び第３電荷蓄積領域２４ｐへの信号電荷の転送を制御する、第１転送制御機構（３１，４８），第２転送制御機構（３１，４５）及び第３転送制御機構（３１，４６）を備えている。
　更に、第６の実施形態に係る測長素子は、図２６に示すように、大きなＸ字と小さなＸ字を中心を一致させて４５°ずらして重ねた形状に、ｎ型で表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）よりも高不純物密度で、第１電荷蓄積領域２４ｒ，第２電荷蓄積領域２４ｏ及び第３電荷蓄積領域２４ｐよりも低不純物密度のガイド領域２６ｈを備えている。ガイド領域２６ｈは図示を省略しているが、図２（ａ）、図３（ａ）、図４（ａ）及び図５（ａ）に示した断面図と同様に、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）の上部の一部に埋め込まれている。大きなＸ字の左上に伸びるガイド領域２６ｈの斜め棒は、棒の太さが外周側の第１の受光端部２５ｓ1側からＸ字の中央に下るに従い末広がりに広がるような多段の段差（ステップ）形状をなしている。又、大きなＸ字の左下に伸びる斜め棒は、棒の太さが外周側の第２の受光端部２５ｓ2側からＸ字の中央に昇るに従い末広がりに広がるような多段の段差形状をなしている。更に、大きなＸ字の右下に伸びる斜め棒は、棒の太さが外周側の第３の受光端部２５ｓ3側からＸ字の中央に昇るに従い末広がりに広がるような多段の段差形状をなし、大きなＸ字の右上に伸びる斜め棒は、棒の太さが外周側の第４の受光端部２５ｓ４側からＸ字の中央に下るに従い末広がりに広がるような多段の段差形状をなしている。
　第６の実施形態に係る測長素子では、ガイド領域２６ｈの平面パターンにおけるＸ字の各棒の太さを中央に向かうに従い末広がりの形状になるようにしているので、空乏化したＸ字の各棒の部分のすべての領域で高いドリフト電界が発生するようにできる。このため、画素サイズが５μｍ角以上となる大面積の受光部であっても、信号電荷としての光電子を外周側からＸ字の各棒の長手方向に沿って高速にガイド領域２６ｈ中を中央に向かって移動させることができる。
　第６の実施形態に係る測長素子は、Ｘ字の左上方向に伸びる電荷変調部配置領域に沿って上側第１排出ドレイン領域２４ｍ１ａに隣接して配置され、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）の左上方向に伸びる電荷変調部配置領域から右上方向に延びる凸部を経由して上側第１排出ドレイン領域２４ｍ１ａに向かう電荷の排出を制御する上側第１排出制御機構（３１，４１ｔ１ａ）と、Ｘ字の左上方向に伸びる電荷変調部配置領域に沿って下側第１排出ドレイン領域２４ｍ１ｂに隣接して配置され、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）の左上方向に伸びる電荷変調部配置領域から左下方向に延びる凸部を経由して下側第１排出ドレイン領域２４ｍ１ｂに向かう電荷の排出を制御する下側第１排出制御機構（３１，４１ｔ１ｂ）とを備える。
　又、Ｘ字の左下方向に伸びる電荷変調部配置領域に沿って上側第２排出ドレイン領域２４ｍ２ａに隣接して配置され、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）の左下方向に伸びる電荷変調部配置領域から左上方向に延びる凸部を経由して上側第２排出ドレイン領域２４ｍ２ａに向かう電荷の排出を制御する上側第２排出制御機構（３１，４１ｔ２ａ）と、Ｘ字の左下方向に伸びる電荷変調部配置領域に沿って下側第２排出ドレイン領域２４ｍ２ｂに隣接して配置され、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）の左下方向に伸びる電荷変調部配置領域から右下方向に延びる凸部を経由して下側第２排出ドレイン領域２４ｍ２ｂに向かう電荷の排出を制御する下側第２排出制御機構（３１，４１ｔ２ｂ）とを備える。
　更に、Ｘ字の右下方向に伸びる電荷変調部配置領域に沿って下側第３排出ドレイン領域２４ｍ３ａに隣接して配置され、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）の右下方向に伸びる電荷変調部配置領域から左下方向に延びる凸部を経由して下側第３排出ドレイン領域２４ｍ３ａに向かう電荷の排出を制御する下側第３排出制御機構（３１，４１ｔ３ａ）と、Ｘ字の右下方向に伸びる電荷変調部配置領域に沿って上側第３排出ドレイン領域２４ｍ３ｂに隣接して配置され、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）の右下方向に伸びる電荷変調部配置領域から右上方向に延びる凸部を経由して上側第３排出ドレイン領域２４ｍ３ｂに向かう電荷の排出を制御する上側第３排出制御機構（３１，４１ｔ３ｂ）とを備える。
　更に、Ｘ字の右上方向に伸びる電荷変調部配置領域に沿って下側第４排出ドレイン領域２４ｍ４ａに隣接して配置され、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）の右上方向に伸びる電荷変調部配置領域から右下方向に延びる凸部を経由して下側第４排出ドレイン領域２４ｍ４ａに向かう電荷の排出を制御する下側第４排出制御機構（３１，４１ｔ４ａ）と、Ｘ字の右上方向に伸びる電荷変調部配置領域に沿って上側第４排出ドレイン領域２４ｍ４ｂに隣接して配置され、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）の右上方向に伸びる電荷変調部配置領域から左上方向に延びる凸部を経由して上側第４排出ドレイン領域２４ｍ４ｂに向かう電荷の排出を制御する上側第４排出制御機構（３１，４１ｔ４ｂ）とを備える。
　更に、Ｘ字の右上方向に伸びる電荷変調部配置領域に沿って下側第４排出ドレイン領域２４ｍ４ａに隣接して配置され、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）の右上方向に伸びる電荷変調部配置領域から右下方向に延びる凸部を経由して下側第４排出ドレイン領域２４ｍ４ａに向かう電荷の排出を制御する下側第４排出制御機構（３１，４１ｔ４ａ）と、Ｘ字の右上方向に伸びる電荷変調部配置領域に沿って上側第４排出ドレイン領域２４ｍ４ｂに隣接して配置され、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）の右上方向に伸びる電荷変調部配置領域から左上方向に延びる凸部を経由して上側第４排出ドレイン領域２４ｍ４ｂに向かう電荷の排出を制御する上側第４排出制御機構（３１，４１ｔ４ｂ）とを備える。
　更に、＋の凸部横棒の左側端部に設けられた中心部排出ドレイン領域２４ｑに隣接して配置され、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）から＋の凸部横棒を経由して中心部排出ドレイン領域２４ｑに向かう電荷の排出を制御する中心部排出制御機構（３１，４７）も備えている。
　第６の実施形態に係る測長素子は、上述した上側第１排出制御機構（３１，４１ｔ１ａ）、下側第１排出制御機構（３１，４１ｔ１ｂ）、上側第２排出制御機構（３１，４１ｔ２ａ）、下側第２排出制御機構（３１，４１ｔ２ｂ）、下側第３排出制御機構（３１，４１ｔ３ａ）、上側第３排出制御機構（３１，４１ｔ３ｂ）、下側第４排出制御機構（３１，４１ｔ４ａ）、上側第４排出制御機構（３１，４１ｔ４ｂ）、下側第４排出制御機構（３１，４１ｔ４ａ）、上側第４排出制御機構（３１，４１ｔ４ｂ）、中心部排出制御機構（３１，４７）によって、上側第１排出ドレイン領域２４ｍ１ａ、下側第１排出ドレイン領域２４ｍ１ｂ、上側第２排出ドレイン領域２４ｍ２ａ、下側第２排出ドレイン領域２４ｍ２ｂ、下側第３排出ドレイン領域２４ｍ３ａ、下側第３排出ドレイン領域２４ｍ３ｂ、下側第４排出ドレイン領域２４ｍ４ａ、上側第４排出ドレイン領域２４ｍ４ｂ中心部排出ドレイン領域２４ｑへの光電荷の排出と、第１転送制御機構（３１，４８），第２転送制御機構（３１，４５）及び第３転送制御機構（３１，４６）による第１電荷蓄積領域２４ｒ，第２電荷蓄積領域２４ｏ及び第３電荷蓄積領域２４ｐへの光電荷の輸送の切り替え制御を行うことができる。
　１画素内部に第１のフォトダイオードＤij1、第２のフォトダイオードＤij2、第３のフォトダイオードＤij3及び第４のフォトダイオードＤij4の４つのフォトダイオードを有する第６の実施形態に係る測長素子の等価回路表現を図２７に示す。図２７の中央部に記載した第１転送制御機構（３１，４８）としての第１転送トランジスタＱ1T，第２転送制御機構（３１，４５）としての第２転送トランジスタＱ2T，及び第３転送制御機構（３１，４６）としての第３転送トランジスタＱ3Tの３つのトランジスタの並列回路で第６の実施形態に係る測長素子の４つのフォトダイオードに共通の電荷変調部を構成している。
　そして、図２７の左端側に記載した第１のフォトダイオードＤij1、第２のフォトダイオードＤij2、第３のフォトダイオードＤij3及び第４のフォトダイオードＤij4から「共通の電荷変調部」に至る静電誘導チャネル部が破線を含んだ回路構成として示されている。
　左側の最上段には、自己のゲートが接地された２つの第１の接合型電界効果トランジスタＱp11及びＱp12で静電誘導チャネル部を表している。直列接続した２つの第１の接合型電界効果トランジスタＱp11及びＱp12の中間タップに、電荷排出用の第１電荷排出ＭＯＳトランジスタＱD1のソース端子が接続され、第１電荷排出ＭＯＳトランジスタＱD1のドレイン端子が高電位の電源ＶDDに接続されている。図２７中の左側の最上段の破線部は、半導体領域中での接続のため、空乏化による電界によって高速に電子が流れる経路であることを意味している。図２７において、第１のフォトダイオードＤij1で発生した光電子は、上側第１排出制御機構（３１，４１ｔ１ａ）及び下側第１排出制御機構（３１，４１ｔ１ｂ）をそれぞれ構成する排出ゲート電極４１ｔ１ａ及び排出ゲート電極４１ｔ１ｂのそれぞれに印加する電圧ＧD1＝Ｌであれば、共通の電荷変調部に信号電荷として直ちに到達する。
　２段目には、自己のゲートが接地された２つの第２の接合型電界効果トランジスタＱp21及びＱp22で静電誘導チャネル部を表している。直列接続した２つの第２の接合型電界効果トランジスタＱp21及びＱp22の中間タップに、電荷排出用の第１電荷排出ＭＯＳトランジスタＱD2のソース端子が接続され、第２電荷排出ＭＯＳトランジスタＱD2のドレイン端子が高電位の電源ＶDDに接続されている。図２７中の左側の２段目の破線部は、半導体領域中での接続のため、空乏化による電界によって高速に電子が流れる経路であることを意味している。図２７において、第２のフォトダイオードＤij2で発生した光電子は、上側第２排出制御機構（３１，４１ｔ２ａ）及び下側第２排出制御機構（３１，４１ｔ２ｂ）をそれぞれ構成する排出ゲート電極４１ｔ２ａ及び排出ゲート電極４１ｔ２ｂのそれぞれに印加する電圧ＧD2＝Ｌであれば、共通の電荷変調部に信号電荷として直ちに到達する。
　３段目には、自己のゲートが接地された２つの第３の接合型電界効果トランジスタＱp31及びＱp32で静電誘導チャネル部を表している。直列接続した２つの第３の接合型電界効果トランジスタＱp31及びＱp32の中間タップに、電荷排出用の第３電荷排出ＭＯＳトランジスタＱD3のソース端子が接続され、第３電荷排出ＭＯＳトランジスタＱD3のドレイン端子が高電位の電源ＶDDに接続されている。図２７中の左側の３段目の破線部は、半導体領域中での接続のため、空乏化による電界によって高速に電子が流れる経路であることを意味している。図２７において、第３のフォトダイオードＤij3で発生した光電子は、下側第３排出制御機構（３１，４１ｔ３ａ）及び上側第３排出制御機構（３１，４１ｔ３ｂ）をそれぞれ構成する排出ゲート電極４１ｔ３ａ及び排出ゲート電極４１ｔ３ｂのそれぞれに印加する電圧ＧD3＝Ｌであれば、共通の電荷変調部に信号電荷として直ちに到達する。
　最下段には、自己のゲートが接地された２つの第４の接合型電界効果トランジスタＱp41及びＱp42で静電誘導チャネル部を表している。直列接続した２つの第４の接合型電界効果トランジスタＱp41及びＱp42の中間タップに、電荷排出用の第４電荷排出ＭＯＳトランジスタＱD4のソース端子が接続され、第４電荷排出ＭＯＳトランジスタＱD4のドレイン端子が高電位の電源ＶDDに接続されている。図２７中の左側の最下段の破線部は、半導体領域中での接続のため、空乏化による電界によって高速に電子が流れる経路であることを意味している。図２７において、第４のフォトダイオードＤij4で発生した光電子は、下側第４排出制御機構（３１，４１ｔ４ａ）及び上側第４排出制御機構（３１，４１ｔ４ｂ）をそれぞれ構成する排出ゲート電極４１ｔ４ａ及び排出ゲート電極４１ｔ４ｂのそれぞれに印加する電圧ＧD4＝Ｌであれば、共通の電荷変調部に信号電荷として直ちに到達する。
　等価回路表示としては、共通の電荷変調部を構成している第１転送トランジスタＱ1T，第２転送トランジスタＱ2T及び第３転送トランジスタＱ3Tのそれぞれの一方の端部が、並列回路を構成している第１の接合型電界効果トランジスタＱp12，第２の接合型電界効果トランジスタＱp22，第３の接合型電界効果トランジスタＱp32及び第４の接合型電界効果トランジスタＱp42に接続された回路構成となる。
　即ち、第１の接合型電界効果トランジスタＱp12，第２の接合型電界効果トランジスタＱp22，第３の接合型電界効果トランジスタＱp32及び第４の接合型電界効果トランジスタＱp42のそれぞれの出力端は、並列回路として配列された第１転送トランジスタＱ1T，第２転送トランジスタＱ2T及び第３転送トランジスタＱ3T及び中央排出トランジスタＱDDのそれぞれの入力端となる一方の端部に接続された回路構成となる。
　そして、第１転送トランジスタＱ1T，第２転送トランジスタＱ2T及び第３転送トランジスタＱ3Tのそれぞれの他方の端部は、ノードＤ1としての第１電荷蓄積領域２４ｒ，ノードＤ2としての第２電荷蓄積領域２４ｏ及びノードＤ3としての第３電荷蓄積領域２４ｐに接続される回路構成となるので、第１転送ゲート電極４８，第２転送ゲート電極４５，第３転送ゲート電極４６のいずれか１つに中間電位（Ｍ）の電圧、他の２つに低位電位（Ｌ）の電圧を与えることで、第１電荷蓄積領域２４ｒ，第２電荷蓄積領域２４ｏ，第３電荷蓄積領域２４ｐのいずれかに光電子を信号電荷として転送する。
　３つのノードＤ1，Ｄ2，Ｄ3には、電荷蓄積用のキャパシタＣ1，Ｃ2，Ｃ3が接続されている。このキャパシタＣ1，Ｃ2，Ｃ3は、電圧依存性を低減するため、しきい値電圧を負電圧に設定したデプリーション・モードのＭＯＳキャパシタを用いるのが適している。第１のノードＤ1には、第１のノードＤ1の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第１増幅トランジスタＱ1Aのゲート端子に接続され、第１のノードＤ1には更に、信号の読み出し後、信号電荷を初期化するために、第１リセットトランジスタＱ1Rが接続されている。又、第１増幅トランジスタＱ1Aのソース端子には、読出画素選択用のスイッチとしての第１選択トランジスタＱ1Sが接続され、第１選択トランジスタＱ1Sの出力は垂直方向に走る信号読出線に接続されている。
　同様に、第２のノードＤ2には、第２のノードＤ2の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第２増幅トランジスタＱ2Aのゲート端子に接続され、第２のノードＤ2には更に、信号の読み出し後、信号電荷を初期化するために、第２リセットトランジスタＱ2Rが接続されている。又、第２増幅トランジスタＱ2Aのソース端子には、読出画素選択用のスイッチとしての第２選択トランジスタＱ2Sが接続され、第２選択トランジスタＱ2Sの出力は垂直方向に走る信号読出線に接続されている。更に、第３のノードＤ3には、第３のノードＤ3の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第３増幅トランジスタＱ3Aのゲート端子に接続され、第３のノードＤ3には更に、信号の読み出し後、信号電荷を初期化するために、第３リセットトランジスタＱ3Rが接続されている。又、第３増幅トランジスタＱ3Aのソース端子には、読出画素選択用のスイッチとしての第３選択トランジスタＱ3Sが接続され、第３選択トランジスタＱ3Sの出力は垂直方向に走る信号読出線に接続されている。
　第６の実施形態に係る測長素子からの信号の読出し方法としては、図２７のように、３つの信号読出線を、３本走らせて、並列に読み出す方法でも、図１１に示した回路構成と同様に、信号読出線を１本として選択信号ＳＬ１，ＳＬ２，ＳＬ３によるスイッチを順に、オンにして、時系列信号として読み出す方法でもよい。
　第６の実施形態に係る測長素子及び固体撮像装置によれば、第１のフォトダイオードＤij1、第２のフォトダイオードＤij2、第３のフォトダイオードＤij3及び第４のフォトダイオードＤij4の４箇所のフォトダイオードでそれぞれ受光し、画素の中央に配置した共通の電荷変調部でそれぞれで電荷変調を受けた後の信号を電荷として加算し、信号の増強を図ることができる。
　以上のように、画素面積が大きい固体撮像装置（イメージセンサ）の場合で、１つの受光領域では、十分な高速な応答ができない場合は、第１の実施形態に係る測長素子で例示した構造を基本として、第６の実施形態に係る測長素子の構造のように、複数のフォトダイオードを画素の周辺部に配置し、画素の中央の共通となる部分をマージすることで、第１の実施形態に係る測長素子と等価な機能を強化して実現し、更に高速応答と高感度化（電荷収集効率の向上）を図ることができる。
　第１の実施形態で説明した式（４）又は式（８）を用いることにより、第６の実施形態に係る測長素子は光飛行時間測定に好適な機能を有していることが分かる。このため、第６の実施形態に係る測長素子を固体撮像装置の画素（ロックインピクセル）として、同一半導体チップ上に画素サイズが５μｍ角以上となる大面積の画素を複数個配列した場合であっても、高速の信号電荷の転送が可能で高感度、且つ低暗電流の光飛行時間距離画像センサが実現できる。
　特に、第１～第５の実施形態に係る測長素子と同様に、第６の実施形態に係る測長素子においても、Ｘ字型電荷変調部配置領域の４つの端部から中央の電荷変調部に至る静電誘導チャネル部を十分な長さとし、電荷変調部を遮光板５１によって光シールドしているので、短時間パルスを用いて背景光の影響を軽減する上で、大きな効果がある。
　なお、第６の実施形態に係る測長素子では、便宜上、画素の周辺部の４箇所のフォトダイオードでそれぞれ受光し、画素の中央に配置した共通の電荷変調部でそれぞれで電荷変調を受けた後の信号を電荷として加算し、信号の増強を図る場合について例示的に説明したが、画素面積の大きさや要求される応答速度や感度等に応じて、画素の周辺部に配置するフォトダイオードの個数は２箇所でもよく、６箇所や８箇所等他の個数でも構わない。
　以上のように、第６の実施形態に係る測長素子によれば、３裂葉形状の複数のフォトダイオードを画素の周辺部に放射状に配置し、画素の中央の共通となる部分をマージすることで、第１の実施形態に係る測長素子よりも更に高速応答と高感度化（電荷収集効率の向上）を図ることができる。又、第６の実施形態に係る測長素子を固体撮像装置の画素（ロックインピクセル）として、同一半導体チップ上に画素サイズが５μｍ角以上となる大面積の画素を複数個配列した場合であっても、高速の信号電荷の転送が可能で高感度、且つ低暗電流の光飛行時間距離画像センサが実現できる。
　（第７の実施形態）
　本発明の第７の実施形態に係る測長素子は、図２８に１点鎖線で示す開口部（アパーチャ部）を有する遮光板５１によって受光部の位置を定義したロックインピクセルである。図２８の平面図、図２９（ａ）及び図３０（ａ）の断面図に示すように、第７の実施形態に係る測長素子は、第１導電型（ｐ型）の半導体からなる画素形成層２２と、開口部（アパーチャ部）を有し、この開口部の下方の画素形成層２２に受光部の位置を定義するように、画素形成層２２の上方に配置された遮光板５１と、受光部において、画素形成層２２との接合構造でフォトダイオードを構成するように、画素形成層２２の上部に選択的に配置され、更に、受光部の位置から遮光板５１で遮光された複数の位置まで到達するように、画素形成層２２の上部を延在して先端側がＴ字型の分岐形状をなすように複数の凸部を構成する第２導電型（ｎ型）の表面埋込領域６２と、凸部の先端部にそれぞれ接続され、ｎ型で表面埋込領域６２よりも高不純物密度の第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃと、凸部のそれぞれに、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃに隣接してそれぞれ配置され、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃへの信号電荷の転送を制御する、第１転送制御機構（３１，４２），第２転送制御機構（３１，４４）及び第３転送制御機構（３１，４３）と、開口部の下方の一部に一方の端部が配置され、複数に分岐した他方の端部が転送制御機構の少なくとも一部まで到達するように、表面埋込領域６２の上部の一部に配置された、ｎ型で表面埋込領域６２よりも高不純物密度で、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃよりも低不純物密度のガイド領域（６３，６４）と、を備えて、ロックインピクセルを構成している点では、概略としては第１の実施形態に係る測長素子と基本的に同様な構造である。
　しかしながら、図２８に示すように、第７の実施形態に係る測長素子を構成している表面埋込領域６２が、受光部の位置において、平面パターン上、ガイド領域（６３，６４）を囲むように逆Ｕ字型に局所的に設けられた平面形状を有する点で、第１の実施形態に係る測長素子の、受光部の位置におけるフォークの形状（第７の実施形態において「フォークの形状」を「Ｅ字型」とも称する。）の表面埋込領域２５とは具体的な構造が異なる。表面埋込領域６２の平面パターンの、図２８の上下方向に直交する方向に測った幅は、図２８の紙面の上の方から下の方に行くに従い、多段の段差（ステップ）をなして末広がりに広がる。即ち、表面埋込領域６２の平面パターンの外側の形状は、逆Ｕ字型に近似できる包絡線を構成している。
　更に、図２８、図２９（ａ）及び図３０（ａ）に示すように、ガイド領域（６３，６４）が補助ガイド領域６３と補助ガイド領域６３の内側の主ガイド領域６４との２層構造（複合構造）をなしている点で、第１の実施形態に係るガイド領域２６ａの単一的な構造とは異なる。第７の実施形態に係る測長素子のガイド領域（６３，６４）の補助ガイド領域６３は、開口部の下方の一部に一方の端部が配置され、他方の端部が第１転送制御機構（３１，４２），第２転送制御機構（３１，４４）及び第３転送制御機構（３１，４３）に向かう、ｎ（ｎ２）型で表面埋込領域よりも高不純物密度の半導体領域である。一方、主ガイド領域６４は、補助ガイド領域６３に一方の端部が配置され、複数に分岐した他方の端部が転送制御機構の少なくとも一部まで到達する、ｎ（ｎ３）型で補助ガイド領域６３よりも高不純物密度の半導体領域である。主ガイド領域６４は、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃよりも低不純物密度の半導体領域である。
　即ち、第７の実施形態に係る測長素子では、表面埋込領域６２の中央部に、表面埋込領域６２よりも高不純物密度の補助ガイド領域６３を設けている。補助ガイド領域６３が表面埋込領域６２から主ガイド領域６４へ信号電荷を導くことにより、表面埋込領域６２の信号電荷が主ガイド領域６４へ移動しやすくしている。受光部の位置における補助ガイド領域６３の平面パターンの上部側の外形線は、図２８の上下方向に直交する方向に測った幅が、図２８の紙面の上の方から下の方に行くに従い、多段の段差（ステップ）形状をなして末広がりに広がる、逆Ｖ字に近似できる包絡線を構成している。
　主ガイド領域６４は、補助ガイド領域６３により導かれた信号電荷を更に電荷変調部の狭い転送路（転送チャネル）に導くための半導体領域となる。主ガイド領域６４の平面パターンにおける形状は、図２８に示すように、主ガイド領域６４の長手方向（図２８の上下方向）に直交する方向に測った幅が、図２８の紙面の上の方から下の方に行くに従い末広がりに広がるような多段の段差（ステップ）形状をなしている。
　図２８に示すように不純物密度の異なるｎ型の半導体領域を３段にすると、画素サイズが１０μｍ角以上等の非常に大きなフォトダイオードでも、すべての領域で電位傾斜が大きくなり、電界を大きくすることができ、高速化できる。即ち、図２８の平面図及び図２９（ｂ）に示した電位分布図から分かるように、発生したキャリアの移動先となる表面埋込領域６２の電位分布の一番底になるところを補助ガイド領域６３の先端部側を配置している。そして、平面パターン上、この補助ガイド領域６３の内部となる位置に、補助ガイド領域６３より幅が細くなるようなトポロジーで主ガイド領域６４の先端部が配置されている。補助ガイド領域６３の先端部側に近い位置に、補助ガイド領域６３の先端部から一定の距離をおいて、主ガイド領域６４が接触しているので、すべての領域で電位傾斜が大きくなり、電界を大きくすることができ、測長素子の高速動作を実現できる。
　補助ガイド領域６３は、例えば、表面埋込領域６２を形成するイオン注入をした領域の一部に、図２８に示した平面パターンに従って、２重のイオン注入をすることにより、表面埋込領域６２よりも高不純物密度の半導体領域として形成できる。そして、主ガイド領域６４は、表面埋込領域６２を形成するイオン注入をした領域の一部に、図２８に示した平面パターンに従ってイオン注入し、合計で３重のイオン注入をすることにより、補助ガイド領域６３よりも高不純物密度の半導体領域として形成できる。
　図２９（a）は図２８のXXIX－XXIX方向から見た断面構造で、図２９（ｂ）は図２９（a）の断面上の一点鎖線に沿ったポテンシャル分布を細い実線で示す。第１の実施形態に係る測長素子と比較するため、図２９（ｃ）には、第１の実施形態に係る測長素子の断面構造の説明に用いた図５を再掲している。そして、図２９（ｂ）には図２９（ｃ）の断面上の一点鎖線に沿ったポテンシャル分布も太い実線で重ねて示して、第１の実施形態に係る測長素子のポテンシャル分布と比較している。
　図５のポテンシャル分布から分かるように、第１の実施形態に係る測長素子では、発生したキャリアの移動先となる表面埋込領域２５の電位分布の一番底になるところに、ガイド領域２６aの細い先端部が接触しており、その周辺はフラットに近い。一方、第７の実施形態に係る測長素子では、図２９（ｂ）のポテンシャル分布から分かるように、表面埋込領域２５の電位分布の一番底に向けて、略Ｖ字状に急峻な勾配の電位分布となっている。
　図３０（a）は図２８のXXX－XXX方向から見た断面構造で、図３０（ｂ）は、第１転送ゲート電極４２に中間電位（Ｍ）のゲート信号Ｇ1を印加した場合の図３０（a）の断面構造に対応するポテンシャル分布を細い実線で示す。図３０（ｃ）には、第１の実施形態に係る測長素子と比較するため、第１の実施形態に係る測長素子の断面構造で説明した図３を左右逆にして再掲している。図３０（ｂ）には図３０（ｃ）の断面構造に対応するポテンシャル分布も太い実線で重ねて示して、第１の実施形態に係る測長素子のポテンシャル分布と比較している。
　又、図３１（a）は図２８のXXX－XXX方向から見た断面構造で、図３１（ｂ）は、第３転送ゲート電極４３に中間電位（Ｍ）のゲート信号Ｇ3を印加した場合の図３１（a）の断面構造に対応するポテンシャル分布を細い実線で示す。図３０（ｃ）と同様に、図３１（ｃ）は、第１の実施形態に係る測長素子と比較するための図であり、図３を左右逆にして再掲している。図３１（ｂ）には図３１（ｃ）の断面構造に対応するポテンシャル分布も太い実線で重ねて示して、第１の実施形態に係る測長素子のポテンシャル分布と比較している。
　図３０（ｂ）及び図３１（ｂ）のポテンシャル分布から分かるように、幹経路から電荷変調部の第３電荷蓄積領域２４ｃに向けて静電誘導チャネル部には電位障壁がないポテンシャル分布が形成されるが、第７の実施形態に係る測長素子の方が、第１の実施形態に係る測長素子よりも静電誘導チャネル部のポテンシャルの勾配が急峻なプロファイルであるのが分かる。
　したがって、第７の実施形態に係る測長素子では、第１の実施形態に係る測長素子に比して静電誘導チャネル部のポテンシャルの勾配が急峻なプロファイルであるので、静電誘導チャネル部に形成されたＶ字状の電位チャネルを経由して、フォトダイオードで発生した光電子は、信号電荷として、第１の実施形態に係る測長素子に比してより高速に電荷変調部に輸送可能となる。
　図２８に示すように第７の実施形態に係る測長素子の電荷変調部には、３つの第１転送ゲート電極４２，第２転送ゲート電極４４，第３転送ゲート電極４３が配置されている。第１転送ゲート電極４２に中間電位（Ｍ）のゲート信号Ｇ1を印加することによって図３２に示すような電位分布が形成される。又、第２転送ゲート電極４４に中間電位（Ｍ）のゲート信号Ｇ2を印加することによって図３３に示すような電位分布が形成され、第３転送ゲート電極４３に中間電位（Ｍ）のゲート信号Ｇ3を印加することによって図３４に示すような電位分布が形成される。図３２～図３４において、太い実線（図３２～図３４では「－０．２Ｖ」と表記）は電位－０．２Ｖの等電位線を示し、１点鎖線（図３２～図３４では「０Ｖ」と表記」）は電位０Ｖ以上且つ１Ｖ未満（０Ｖから０．２５Ｖ刻み）の等電位線を示し、細い実線（図３２～図３４では「１Ｖ」と表記）は電位１Ｖ以上且つ２Ｖ未満（１Ｖから０．２５Ｖ刻み）の等電位線を示し、細かい破線（図３２～図３４では「２Ｖ」と表記）は電位２Ｖ且つ３Ｖ未満（２Ｖから０．２５Ｖ刻み）の等電位線を示し、長い破線（図３２～図３４では「３Ｖ」と表記）は電位３Ｖ以上且つ４Ｖ未満（３Ｖから０．２５Ｖ刻み）の等電位線を示す。このように、３つの第１転送ゲート電極４２，第２転送ゲート電極４４，第３転送ゲート電極４３のそれぞれに中間電位（Ｍ）のゲート信号を印加することによって、対応する３つの第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ，第３電荷蓄積領域２４ｃのそれぞれに図３２～図３４に太い実線で示したような経路に沿って、信号電荷が高速転送され、光パルスに同期した光電荷検出を行う測長素子の基本動作がなされる。
　又、第７の実施形態に係る測長素子の第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂに中間電位（Ｍ）よりも高い高電位（Ｈ）のゲート信号ＧDを印加すると、平面内では図３５に示したような等電位線で示される電位分布となり、幹経路部分に形成された静電誘導チャネル部に達した電子は、図３５に極太の実線で示した経路に沿って、第１排出ドレイン領域２４a側に分岐して排出される。図３５において、太い実線（図３５では「－０．２Ｖ」と表記）は電位－０．２Ｖの等電位線を示し、１点鎖線（図３５では「０Ｖ」と表記）は電位０Ｖ以上且つ１Ｖ未満（０Ｖから０．２５Ｖ刻み）の等電位線を示し、細い実線（図３５では「１Ｖ」と表記）は電位１Ｖ以上且つ２Ｖ未満（１Ｖから０．２５Ｖ刻み）の等電位線を示し、細かい破線（図３５では「２Ｖ」と表記）は電位２Ｖ且つ３Ｖ未満（２Ｖから０．２５Ｖ刻み）の等電位線を示し、長い破線（図３５では「３Ｖ」と表記）は電位３Ｖ以上且つ４Ｖ未満（３Ｖから０．２５Ｖ刻み）の等電位線を示す。電位分布の図示を省略しているが、第２排出ゲート電極４１ｂに高い高電位（Ｈ）のゲート信号ＧDを印加すると、幹経路部分に形成された静電誘導チャネル部に達した電子は、第２排出ドレイン領域２４ｅに分岐して排出される。
　第７の実施形態に係る逆Ｕ字型の平面パターン形状を有する測長素子について、第１の実施形態に係るＥ字型の平面パターン形状を有する測長素子と対比して、図３２～図３５に示した第７の実施形態に係る逆Ｕ字型の平面パターン形状を有する測長素子のＸＹ座標系と、図６～図９に示した第１の実施形態に係るＥ字型の平面パターン形状を有する測長素子のＸＹ座標系とで対応する電荷の位置ａ～ｅにおける各電荷蓄積領域への電荷の転送時間を、シミュレーションにより計算した。
　電荷の位置ａは、Ｘ軸＝５．４μｍ、Ｙ軸＝１３μｍ、Ｚ軸（深さ）＝３μｍの位置座標に設定した。電荷の位置ｂは、Ｘ軸＝８．４μｍ、Ｙ軸＝１３μｍ、Ｚ軸（深さ）＝３μｍの位置座標に設定した。電荷の位置ｃは、Ｘ軸＝１２μｍ、Ｙ軸＝１２μｍ、Ｚ軸（深さ）＝３μｍの位置座標に設定した。電荷の位置ｄは、Ｘ軸＝８．４μｍ、Ｙ軸＝５．５μｍ、Ｚ軸（深さ）＝０．２μｍの位置座標に設定した。電荷の位置ｅは、Ｘ軸＝１１μｍ、Ｙ軸＝３μｍ、Ｚ軸（深さ）＝３μｍの位置座標に設定した。表１に計算結果を示す。
Figure JPOXMLDOC01-appb-T000001
　表１の「Ｇ１」の欄は、第１の実施形態に係るＥ字型の平面パターン形状を有する測長素子について、第１転送ゲート電極４２に印加するゲート信号Ｇ1をオン（３．３Ｖ）とし、第２転送ゲート電極４４に印加するゲート信号Ｇ2，第３転送ゲート電極４３に印加するゲート信号Ｇ3，第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂに印加するゲート信号ＧDをオフ（１．５Ｖ）とした場合と、第７の実施形態に係る逆Ｕ字型の平面パターン形状を有する測長素子について、第１転送ゲート電極４２に印加するゲート信号Ｇ1をオン（３．３Ｖ）とし、第２転送ゲート電極４４に印加するゲート信号Ｇ2，第３転送ゲート電極４３に印加するゲート信号Ｇ3，第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂに印加するゲート信号ＧDをオフ（０Ｖ）とした場合を示す。
　表１の「Ｇ２」の欄は、第１の実施形態に係るＥ字型の平面パターン形状を有する測長素子について、第２転送ゲート電極４４に印加するゲート信号Ｇ2をオン（３．３Ｖ）とし、第１転送ゲート電極４２に印加するゲート信号Ｇ1，第３転送ゲート電極４３に印加するゲート信号Ｇ3，第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂに印加するゲート信号ＧDをオフ（１．５Ｖ）とした場合と、第７の実施形態に係る逆Ｕ字型の平面パターン形状を有する測長素子について、第２転送ゲート電極４４に印加するゲート信号Ｇ2をオン（３．３Ｖ）とし、第１転送ゲート電極４２に印加するゲート信号Ｇ1，第３転送ゲート電極４３に印加するゲート信号Ｇ3，第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂに印加するゲート信号ＧDをオフ（０Ｖ）とした場合を示す。
　表１の「Ｇ３」の欄は、第１の実施形態に係るＥ字型の平面パターン形状を有する測長素子について、第３転送ゲート電極４３に印加するゲート信号Ｇ3をオン（３．３Ｖ）とし、第１転送ゲート電極４２に印加するゲート信号Ｇ1，第２転送ゲート電極４４に印加するゲート信号Ｇ2，第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂに印加するゲート信号ＧDをオフ（１．５Ｖ）とした場合と、第７の実施形態に係る逆Ｕ字型の平面パターン形状を有する測長素子について、第３転送ゲート電極４３に印加するゲート信号Ｇ3をオン（３．３Ｖ）とし、第１転送ゲート電極４２に印加するゲート信号Ｇ1，第２転送ゲート電極４４に印加するゲート信号Ｇ2，第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂに印加するゲート信号ＧDをオフ（０Ｖ）とした場合を示す。
　表１の「ＧＤ」の欄は、第１の実施形態に係るＥ字型の平面パターン形状を有する測長素子及び第７の実施形態に係る逆Ｕ字型の平面パターン形状を有する測長素子のそれぞれについて、第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂに印加するゲート信号ＧDをオン（３．３Ｖ）とし、第１転送ゲート電極４２に印加するゲート信号Ｇ1，第２転送ゲート電極４４に印加するゲート信号Ｇ2，第３転送ゲート電極４３に印加するゲート信号Ｇ3をオフ（０Ｖ）とした場合を示す。
　表１から、第１の実施形態に係るＥ字型の平面パターン形状を有する測長素子と比較して、第７の実施形態に係る逆Ｕ字型の平面パターン形状を有する測長素子の転送時間は１／２～１／３程度であり、第１の実施形態に係るＥ字型の平面パターン形状を有する測長素子よりも高速な電荷転送が可能であることが分かる。
　第７の実施形態に係る測長素子においても、式（４）又は式（８）を用いることにより、第２の実施形態に係る測長素子は光飛行時間測定に好適な機能を有していることが分かる。このため、第７の実施形態に係る測長素子を固体撮像装置の画素（ロックインピクセル）として、同一半導体チップ上に画素サイズが５μｍ角以上となる大面積の画素を複数個配列した場合であっても、高速の信号電荷の転送が可能で高感度、且つ低暗電流の光飛行時間距離画像センサが実現できる。
　特に、第１の実施形態に係る測長素子と同様に、第２の実施形態に係る測長素子においても、受光部近傍側に位置する幹経路から電荷変調部に至る静電誘導チャネル部を十分な長さとし、電荷変調部を遮光板５１によって光シールドしているので、短時間パルスを用いて背景光の影響を軽減する上で、大きな効果がある。
　更に、第７の実施形態に係る測長素子において、フォトダイオードを構成する表面埋込領域６２が逆Ｕ字型の平面形状を有することにより、ポテンシャルの勾配が第１の実施形態に係るフォトダイオードのＥ字型の平面形状の表面埋込領域の場合よりも急峻なプロファイルであるので、第１の実施形態に係る測長素子よりも高速な電荷転送が可能となる。
　なお、図２８ではガイド領域を２段として、表面埋込領域６２を含めると不純物密度の異なるｎ型の半導体領域を３段にした例を示したが、不純物密度の異なるｎ型の半導体領域を３次ガイド領域、４次ガイド領域、……として、３段以上の多段のガイド領域を構成すれば、更に画素サイズが大きなフォトダイオードでも、すべての領域で電位傾斜が大きくなり高速化できる。又、第２～第７の実施形態で説明した測長素子の構造に対しても、ｎ型の半導体領域を３段以上の多段で構成すれば、画素サイズが大きなフォトダイオードでも、すべての領域で電位傾斜が大きくなり高速化できるという有利な効果を奏することが可能である。
　（その他の実施形態）
　上記のように、本発明は本発明の第１～第７の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
　既に述べた本発明の第１～第７の実施形態の説明では、第１導電型（ｐ型）をｐ型、第２導電型（ｎ型）をｎ型として説明したが、第１導電型（ｐ型）をｎ型、第２導電型（ｎ型）をｐ型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。
　第１～第７の実施形態の説明では、輸送、蓄積等の処理がされる信号電荷を電子とし、ポテンシャル図において、図の下方向（深さ方向）が、電位（ポテンシャル）の正方向としたが、電気的な極性を反対とする場合においては、処理をされる電荷は正孔となるため、測長素子内の電位障壁、ポテンシャル谷、ポテンシャル井戸等を示すポテンシャル形状は、図の下方向（深さ方向）が、電位の負方向として表現される。
　第１の実施形態に係る測長素子では、図２（ａ），図３（ａ）及び図４（ａ）の断面図から分かるように、画素形成層２２がｐ型の半導体基板２１上に設けられた場合を説明したが、半導体基板の導電型は図３６（ａ），図３７（ａ）及び図３８（ａ）の断面図に示すようにｎ型の半導体基板６１であっても構わない。ここで、図３６（a）は図１のII－II方向から見た断面に対応する断面構造で、図３６（ｂ）は図３６（a）の断面構造に対応するポテンシャル分布である。又、図３７（a）は図１のIII－III方向から見た断面に対応する断面構造で、図３７（ｂ）は図３７（a）の断面構造に対応するポテンシャル分布を示し、図３８（a）は図１のIV－IV方向から見た断面に対応する断面構造で、図３８（ｂ）は図３８（a）の断面構造に対応するポテンシャル分布を示している。
　図３６（ａ），図３７（ａ）及び図３８（ａ）に示すように、画素形成層２２がｎ型の半導体基板６１上に設けられることとなるが、他の構造は図１，図２（ａ），図３（ａ）及び図４（ａ）に示した第１の実施形態に係る測長素子の構造と全く同一でよい。画素形成層２２がｎ型の半導体基板６１上に設けられた場合であっても、左右対称に対向配置された２つの第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂに中間電位（Ｍ）を与えると、図３６（ｂ）のように図１のII－II方向から見た断面方向への電位障壁を維持したまま、Ｔ字の中心棒部分に向かう幹経路の静電誘導チャネル部にＵ字状の電位チャネルが形成され、又、図３７（ｂ）のポテンシャル分布のように幹経路から電荷変調部の第３電荷蓄積領域２４ｃに向けての図１のIII－III方向から見た断面方向に沿った静電誘導チャネル部には電位障壁がないポテンシャル分布が形成される。静電誘導チャネル部に形成されたＵ字状の電位チャネルを経由して、フォトダイオードで発生した光電子は、信号電荷として高速に電荷変調部に輸送される。
　更に、図３８（ｂ）に示すように、第３転送ゲート電極４３に印加するゲート信号の電圧レベルＧ３＝Ｌとし、第１転送ゲート電極４２に印加するゲート信号の電圧レベルＧ１，第２転送ゲート電極４４に印加するゲート信号の電圧レベルＧ２として低位電位（Ｌ）又は中間電位（Ｍ）の互いに異なる電位を与えることで、光電子を第１電荷蓄積領域２４ｂ及び第２電荷蓄積領域２４ｄのいずれかに転送することができるので、画素形成層２２がｎ型の半導体基板６１上に設けられた場合であっても、第１の実施形態に係る測長素子と基本的に同様な動作が可能であることが分かる。
　第１の実施形態に係る測長素子では、半導体基板２１が高不純物密度のｐ＋領域になっているので、半導体基板２１の深い位置で発生する暗電流（拡散電流成分）を低くし、又、光飛行時間のセンサとしての応答を速くするために、半導体基板２１の深い位置で発生したキャリアで、且つ拡散成分となって遅く半導体基板２１の表面にやってくる成分を高不純物密度のｐ＋領域によるオージェ再結合で消滅させるということができる。
　これに対し、図３６（ａ），図３７（ａ）及び図３８（ａ）に示すように、半導体基板６１としてｎ型の半導体領域を用い、画素形成層２２をｐ型半導体領域として、ｐｎ接合を構成すれば、ｐｎ接合の電位障壁を利用して、半導体基板６１の深くからの暗電流の拡散成分を抑え、半導体基板６１の深くからの遅いキャリア成分が表面に来ないようにするという有利な効果を奏することが可能である。
　同様に、第２～第７の実施形態に係る測長素子においても、半導体基板の導電型をｎ型とすることにより、ｐｎ接合の電位障壁を利用して、半導体基板６１の深くからの暗電流の拡散成分を抑え、半導体基板６１の深くからの遅いキャリア成分が表面に来ないようにするという有利な効果を奏することが可能である。
　更に、フォトダイオードを構成するｎ型の表面埋込領域６２の平面形状を、第１の実施形態に係る測長素子と同様なフォークの形状とし、図３９及び図４０（a）に示すように、フォークの根元の中央部に、表面埋込領域６２よりも高不純物密度のｎ型の補助ガイド領域（２次ガイド領域）６３を設け、補助ガイド領域６３に信号電荷が集まるようにしてもよい。なお、図４０（a）は図３９のXXXXIV－XXXXIV向から見た断面に対応する断面構造で、図４０（ｂ）は図４０（a）の断面構造に対応するポテンシャル分布を示している。
　補助ガイド領域６３の平面パターンは図３９に示すように左右対称の鳥が翼を拡げた形をして鳥の頭がフォークの根元の中央部に位置している。フォークの歯のそれぞれが図３９に示すように、歯の幅が図３９の紙面の上の方から下の方に行くに従い末広がりに広がるような多段の段差（ステップ）形状をなしている点は第１の実施形態に係る測長素子と同様な平面パターンである。図３９に示すような他の実施形態に係る測長素子でも、受光部における表面埋込領域６２の平面パターンにおけるフォークの歯を末広がりの形状にしているので、空乏化したフォークの歯の部分のすべての領域で高いドリフト電界が発生するようにでき、大面積の受光部であっても、信号電荷としての光電子をフォークの歯の長手方向に沿って高速に補助ガイド領域６３に向かって移動させることができる。
　そして、図３９に示す他の実施形態に係る測長素子においては、図４０（ａ）に示すように補助ガイド領域６３の中央部に、補助ガイド領域６３よりも高不純物密度のｎ型のガイド領域（主ガイド領域）６４を設け、ガイド領域６４に信号電荷として集まるようにしている。即ち、ガイド領域６４は、補助ガイド領域６３に集った光電子を電荷変調部の狭い転送路（転送チャネル）に導くための半導体領域となる。ガイド領域６４の平面パターンにおける形状は図３９に示すように、ガイド領域６４の長手方向（図３９の上下方向）に直交する方向に測った幅が、図３９の紙面の上の方から下の方に行くに従い末広がりに広がるような多段の段差（ステップ）形状をなしている。
　図３９に示す他の実施形態に係る測長素子でも、ガイド領域６４の平面パターンを末広がりの形状にしているので、空乏化したガイド領域６４の部分のすべての領域で高いドリフト電界が発生する。したがって、信号電荷としての光電子をガイド領域６４の長手方向に沿って高速に移動させることができる。
　図３９に示すように不純物密度の異なるｎ型の半導体領域を３段にすると、画素サイズが１０μｍ角以上等の非常に大きなフォトダイオードでも、すべての領域で電位傾斜が大きくなり、電界を大きくすることができ、高速化できる。即ち、図３９の平面図及び図４０（ｂ）に示した電位分布図から分かるように、発生したキャリアの移動先となる表面埋込領域６２の電位分布の一番底になるところを補助ガイド領域（２次ガイド領域）６３によって設定し、この補助ガイド領域６３にガイド領域（主ガイド領域）６４の細い先端部が接触するような構造にしているので、すべての領域で電位傾斜が大きくなり、電界を大きくすることができ、測長素子の高速動作を実現できる。図４０（ｂ）に示すように、補助ガイド領域６３の箇所が図５（ｂ）に示した電位分布よりも、更に深いプロファイルとなる電位分布となっている。
　補助ガイド領域６３は、例えば、表面埋込領域６２を形成するイオン注入をした領域の一部に、図３９に示した平面パターンに従って、２重のイオン注入をすることにより、表面埋込領域６２よりも高不純物密度の半導体領域として形成できる。そして、ガイド領域６４は、表面埋込領域６２を形成するイオン注入をした領域の一部に、図３９に示した平面パターンに従って、３重のイオン注入をすることにより、補助ガイド領域６３よりも高不純物密度の半導体領域として形成できる。
　なお、図３９ではガイド領域を２段として、表面埋込領域６２を含めると不純物密度の異なるｎ型の半導体領域を３段にした例を示したが、不純物密度の異なるｎ型の半導体領域を３次ガイド領域、４次ガイド領域、……として、３段以上の多段のガイド領域を構成すれば、更に画素サイズが大きなフォトダイオードでも、すべての領域で電位傾斜が大きくなり高速化できる。又、第２～第７の実施形態で説明した測長素子の構造に対しても、ｎ型の半導体領域を３段以上の多段で構成すれば、画素サイズが大きなフォトダイオードでも、すべての領域で電位傾斜が大きくなり高速化できるという有利な効果を奏することが可能である。
　その際、第５の実施形態の表面埋込領域２５ｒ及び第６の実施形態の表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）の平面パターンのように３裂葉形状の受光端部を有する場合は、補助ガイド領域（２次ガイド領域）の形状を、受光端部よりも小さな３裂葉形状にして、４つの開口部のそれぞれに１個ずつ配置しもよい。
　例えば、第５の実施形態の場合の平面パターンは、図２５に示した４つの開口部の下方のそれぞれに３裂葉形状をなす一方の端部を配置し、他方の端部が遮光板５１で遮光された電荷変調部配置領域の方向に向かうｎ型で表面埋込領域２５ｒよりも高不純物密度の４つの補助ガイド領域を配置するようにできる。即ち、４つの補助ガイド領域と、この４つの補助ガイド領域にそれぞれの分岐端部の先端部分が到達し、他方の端部が電荷変調部配置領域に配置されたｎ型で補助ガイド領域よりも高不純物密度で、第１電荷蓄積領域２４ｈ，第２電荷蓄積領域２４ｉ及び第３電荷蓄積領域２４ｌよりも低不純物密度の主ガイド領域とによって、図２５に示したガイド領域２６ｇが２段に構成されるようになる。
　第６の実施形態の場合は、例えば、図２６に示した４つの開口部の下方のそれぞれに３裂葉形状をなす一方の端部が配置され、他方の端部が遮光板５１で遮光された電荷変調部配置領域の方向に向かうトポロジーとなるｎ型で表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）よりも高不純物密度の４つの補助ガイド領域を配置するようにしてもよい。この場合は、４つの補助ガイド領域と、電荷変調部配置領域の位置から４つの補助ガイド領域の下方に放射状（Ｘ字型）に４つの分岐端部のそれぞれの先端部分が向かうトポロジーとなるｎ型で補助ガイド領域よりも高不純物密度で、第１電荷蓄積領域２４ｒ，第２電荷蓄積領域２４ｏ，第３電荷蓄積領域２４ｐよりも低不純物密度の主ガイド領域とで、図２６のガイド領域２６ｈが２段に構成されることになる。
　更に、図４１（ａ）に示すように、補助ガイド領域（２次ガイド領域）６３の直下にｐ型の第１のブロック領域６５を選択的に設け、ガイド領域６４の直下にｐ型で第１のブロック領域６５よりも高不純物密度の第２のブロック領域６６を選択的に設ければ、電荷変調されないで取り込まれる成分を減らすことができる。図４１（ａ）では、第１のブロック領域６５は表面埋込領域６２の下部の一部に重複するように形成されている。又、第２のブロック領域６６は、第１のブロック領域６５の上部の一部に下部が重複するように形成され、第２のブロック領域６６の上部は、表面埋込領域６２の下部及び補助ガイド領域６３の下部の一部に食い込むような態様で形成されている。
　図４１（ａ）に示すように、第１のブロック領域６５及び第２のブロック領域６６を設けた場合でも、図４１（ｂ）に示した電位分布図から分かるように、発生したキャリアの移動先となる表面埋込領域６２の電位分布の一番底になるところを補助ガイド領域６３が設定し、補助ガイド領域６３にガイド領域６４の細い先端部が接触するような構造にできるので、すべての領域で電位傾斜が大きくなり、測長素子の高速動作を実現できる。又、第１のブロック領域６５及び第２のブロック領域６６は、イオン注入の２重打ち込みで形成できる。
　又、第２～第７の実施形態で説明した測長素子の構造に対しても、ｎ型の半導体領域を３段以上の多段で構成し、補助ガイド領域（２次ガイド領域）及びガイド領域（主ガイド領域）の直下にそれぞれブロック領域を形成すれば、電荷変調されないで取り込まれる成分を減らすことができるという有利な効果と共に、画素サイズが大きなフォトダイオードでも、すべての領域で電位傾斜が大きくなり高速化できる。
　更に、例えば、第１の実施形態に係る測長素子では、フォーク型の平面形状をなす表面埋込領域２５において、フォークの歯のそれぞれが図１に示したように紙面の上の方から下の方に行くに従い末広がりに広がるような多段の段差（ステップ）形状を例示的に示した。しかしながら段差を無限小に小さくして、段数を無限大にすれば、図４２に示すように、直線状に末広がりになる形状を得ることができる。
　現実には、フォトリソグラフィー技術におけるマスクレベルの形状が図１に示したような多段の段差形状であっても、露光技術等の製造プロセスの制限から、多段の段差形状がなだらかになり、図４２に示すような形状になる場合もある。図４２に示すような直線状に末広がりになる形状であっても、空乏化したフォークの歯の部分のすべての領域で高いドリフト電界が発生するようにできる。したがって、図４２に示すような直線状の末広がり形状の場合においても、信号電荷としての光電子をフォークの歯の長手方向に沿って高速に移動させることができる。
　第１の実施形態に係る測長素子のガイド領域２６aに関しても、図１に示したような形状ではなく図４２に示すような形状でも、空乏化したガイド領域２６aの部分のすべての領域で高いドリフト電界が発生するようにできる。したがって、図４２に示すようなガイド領域２６aの平面形状でも信号電荷としての光電子をガイド領域２６aの長手方向に沿って高速に移動させることができる。
　又、第２の実施形態で説明した横方向電界制御効果を用いる構造を第３～第７の実施形態に係る測長素子に適用することにより、第３～第７の実施形態に係る測長素子で説明した「転送ゲート方式」よりも高速に電荷転送が行えることも、上記の説明と本発明の趣旨から、容易に理解できるであろう。
　又、第１の実施形態に係る測長素子では、図１に示すように、表面埋込領域２５がなす幹経路の受光部側の位置において、幹経路の長手方向に直交する方向に突出する新たな凸部を更に設け、この新たな凸部の先端に、ｎ型で表面埋込領域２５よりも高不純物密度の第１排出ドレイン領域２４a及び第２排出ドレイン領域２４ｅが接続されている場合を例示した。しかしながら、図４３及び図４４に示すように、表面埋込領域２５がなす幹経路の受光部側の位置において、幹経路の長手方向に直交する方向に突出する新たな凸部を設けていない構造であってもよい。即ち、表面埋込領域２５が、第１排出ドレイン領域２４a及び第２排出ドレイン領域２４ｅから離間して設けられていてもよい。
　又、第７の実施形態に係る測長素子では、図２８に示すように、表面埋込領域２５が、紙面の上の方から下の方に行くに従い末広がりに広がるような多段の段差（ステップ）形状である逆Ｕ字型の平面形状を例示的に示した。しかしながら段差を無限小に小さくして、段数を無限大にすれば、図４５に示すように、直線状に末広がりになる台形状の表面埋込領域６２や、図示を省略するが曲線状に末広がりになる放物線に近い逆Ｕ字型の形状の表面埋込領域を得ることができる。また、現実には、フォトリソグラフィー技術におけるマスクレベルの形状が図２８に示したような多段の段差形状であっても、露光技術等の製造プロセスの制限から、多段の段差形状がなだらかになり、図４５に示すような台形状の形状になる場合もある。図４５に示すように直線状に末広がりになる形状であっても、信号電荷としての光電子を高速に移動させることができる。表面埋込領域６２の先端が図４５の更に上方まで伸びる場合には、表面埋込領域６２の外形が、逆Ｖ字型（二等辺三角形）に近似できる包絡線形状を有していてもよい。
　即ち、表面埋込領域６３の外形又はその外形の包絡線の形状は、受光部の位置において、平面パターン上、ガイド領域（６４，６５）の補助ガイド領域６３の周囲を囲むように台形、放物曲線、逆Ｕ字型、若しくは逆Ｖ字型をなすように、信号電荷の輸送方向に垂直方向に測った幅が次第に広くなっていればよい。また、例えば図４５に示したガイド領域（６４，６５）の補助ガイド領域６３が無く、主ガイド領域６４のみが設けられていてもよい。
　更に、本発明の測長素子内のフォトダイオードを構成する半導体材料はシリコン（Ｓｉ）に限定されるものではない。III－Ｖ族間化合物半導体やII－VI族間化合物半導体等の種々の化合物半導体を用いた測長素子や固体撮像装置においても、第１～第７の実施形態で例示的に説明した測長素子や固体撮像装置の構造やその技術的思想は適用可能である。
　このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
２１，６１…半導体基板
２２…画素形成層
２３…ウェル領域
２４a、２４ａａ，２４ｂａ，２４ｇ…第１排出ドレイン領域
２４ｂｅ，２４ａｅ，２４ｅ，２４ｆ…第２排出ドレイン領域
２４ｊ…第３排出ドレイン領域
２４ｋ…第４排出ドレイン領域
２４，２４ａｂ，２４ｂ，２４ｂｂ，２４ｈ…第１電荷蓄積領域
２４ａｄ，２４ｂｄ，２４ｉ，２４ｄ…第２電荷蓄積領域
２４ａｃ，２４ｂｃ，２４ｌ，２４ｃ…第３電荷蓄積領域
２５，２５ｐ，２５ｑ，６２…表面埋込領域
２５a…第１の表面埋込領域
２５ｂ…第２の表面埋込領域
２５ｐ，２５ｑ，２５ｒ，２５ｓ…マイクロレンズ
２６a，２６ｂ，２６ｆ，６４…ガイド領域（主ガイド領域）
２６ｄ…第１ガイド領域
２６ｅ…第２ガイド領域
２７…ピニング層
３１…絶縁膜
３２．３２a，３２ｂ，３２ｃ…フィールド絶縁膜の端部
４１a，４１ａａ，４１ｂａ，４１ｍ…第１排出ゲート電極
４１ａｂ，４１ｂ，４１ｂｂ，４１ｌ…第２排出ゲート電極
４１ｎ…第３排出ゲート電極
４１ｏ…第４排出ゲート電極
４２a，４２，４２ｂ，４２ｈ…第１転送ゲート電極
４４a，４４，４４ｂ，４４ｈ…第２転送ゲート電極
４３a，４３，４３ｂ，４３ｈ…第３転送ゲート電極
４２ｐ…第１電界制御電極
４４ｐ…第２電界制御電極
４３ｐ…第３電界制御電極
５１…遮光板
６５…第１のブロック領域
６６…第２のブロック領域

Claims (26)

  1. 　第１導電型の半導体からなる画素形成層と、
    　開口部を有し、該開口部の下方の前記画素形成層に受光部の位置を定義するように、前記画素形成層の上方に配置された遮光板と、
    　前記受光部において、前記画素形成層との接合構造でフォトダイオードを構成するように、前記画素形成層の上部に選択的に配置され、更に、前記受光部の位置から前記遮光板で遮光された複数の位置まで到達するように、前記画素形成層の上部を延在して分岐形状に複数の凸部を構成する、第２導電型の表面埋込領域と、
    　前記複数の凸部の先端部にそれぞれ接続され、第２導電型で前記表面埋込領域よりも高不純物密度の電荷蓄積領域と、
    　前記複数の凸部のそれぞれに、前記電荷蓄積領域に隣接して配置され、前記電荷蓄積領域への信号電荷の転送を制御する、複数の転送制御機構と、
    　前記開口部の下方の一部に一方の端部が配置され、複数に分岐した他方の端部が前記転送制御機構の少なくとも一部まで到達するように、前記表面埋込領域の上部の一部に配置された、第２導電型で前記表面埋込領域よりも高不純物密度で、前記電荷蓄積領域よりも低不純物密度のガイド領域と、
    　を備えることを特徴とする測長素子。
  2. 　前記ガイド領域が、
    　前記開口部の下方の一部に一方の端部が配置され、他方の端部が前記転送制御機構に向かう、第２導電型で前記表面埋込領域よりも高不純物密度の補助ガイド領域と、
    　前記補助ガイド領域に一方の端部が配置され、複数に分岐した他方の端部が前記転送制御機構の少なくとも一部まで到達する、第２導電型で前記補助ガイド領域よりも高不純物密度で、前記電荷蓄積領域よりも低不純物密度の主ガイド領域と、
    　を備えることを特徴とする請求項１に記載の測長素子。
  3. 　前記ガイド領域の直下となる前記画素形成層の上部に、第１導電型で前記画素形成層よりも高不純物密度のブロック領域を備えることを特徴とする請求項１又は２に記載の測長素子。
  4. 　前記表面埋込領域の前記受光部の位置から前記分岐形状の位置に至るまでの幹経路の途中に、該幹経路の長手方向に直交する方向に突出する新たな凸部を更に設け、
    　該新たな凸部の先端に、第２導電型で前記表面埋込領域よりも高不純物密度の排出ドレイン領域を接続したことを特徴とする請求項１～３のいずれか１項に記載の測長素子。
  5. 　前記表面埋込領域の外形又は該外形の包絡線の形状が、前記受光部の位置において、平面パターン上、前記ガイド領域の周囲を囲むように台形、放物曲線、逆Ｕ字型、若しくは逆Ｖ字型をなすように、前記信号電荷の輸送方向に垂直方向に測った幅が次第に広くなることを特徴とする請求項１～４のいずれか１項に記載の測長素子。
  6. 　第１導電型の半導体からなる画素形成層と、
    　複数の開口部を有し、該複数の開口部の下方の前記画素形成層にそれぞれ受光部の位置を定義するように、前記画素形成層の上方に配置された遮光板と、
    　前記遮光板で遮光された位置に複数の凸部を有する電荷変調部配置領域を配置し、該電荷変調部配置領域の両端部から前記複数の開口部の数に対応した数の受光端部を前記複数の開口部に向かって突出させ、それぞれの前記受光端部の占有領域が前記複数の開口部のそれぞれの面積がカバーできる大きさに設定され、前記受光部のそれぞれにおいて、前記画素形成層との接合構造でそれぞれフォトダイオードを構成するように、前記画素形成層の上部に埋め込まれた第２導電型の表面埋込領域と、
    　前記複数の凸部の先端部にそれぞれ接続され、第２導電型で前記表面埋込領域よりも高不純物密度の電荷蓄積領域と、
    　前記複数の凸部のそれぞれに、前記電荷蓄積領域に隣接して配置され、前記電荷蓄積領域への信号電荷の転送を制御する、複数の転送制御機構と、
    　前記複数の開口部の数に対応した数の分岐端部を有し、前記電荷変調部配置領域の上となる前記遮光板で遮光された位置から前記複数の開口部の下方にそれぞれの分岐端部の先端部分が配置された、第２導電型で前記表面埋込領域よりも高不純物密度で、前記電荷蓄積領域よりも低不純物密度のガイド領域と、
    　を備えることを特徴とする測長素子。
  7. 　前記ガイド領域が、
    　前記複数の開口部の下方のそれぞれに配置された、第２導電型で前記表面埋込領域よりも高不純物密度の補助ガイド領域と、
    　前記補助ガイド領域にそれぞれの分岐端部の先端部分が到達し、他方の端部が前記電荷変調部配置領域に配置された、第２導電型で前記補助ガイド領域よりも高不純物密度で、前記電荷蓄積領域よりも低不純物密度の主ガイド領域と、
    　を備えることを特徴とする請求項６に記載の測長素子。
  8. 　前記ガイド領域の直下となる前記画素形成層の上部に、第１導電型で前記画素形成層よりも高不純物密度のブロック領域を備えることを特徴とする請求項６又は７に記載の測長素子。
  9. 　前記表面埋込領域の前記両端部側に前記電荷変調部配置領域の長手方向に直交する方向に突出する新たな凸部を更にそれぞれ設け、
    　該新たな凸部の先端のそれぞれに、第２導電型で前記表面埋込領域よりも高不純物密度の排出ドレイン領域を接続したことを特徴とする請求項６～８のいずれか１項に記載の測長素子。
  10. 　第１導電型の半導体からなる画素形成層と、
    　前記画素形成層によって定義される画素領域の周辺に複数の開口部を有し、該複数の開口部の下方の前記画素形成層にそれぞれ受光部の位置を定義するように、前記画素形成層の上方に配置された遮光板と、
    　前記遮光板で遮光された前記画素領域の中央の位置に複数の凸部を有する電荷変調部配置領域を配置し、該電荷変調部配置領域から前記複数の開口部の数に対応した数の受光端部を前記複数の開口部に向かって放射状に突出させ、それぞれの前記受光端部の占有領域が前記複数の開口部のそれぞれの面積がカバーできる大きさに設定され、前記受光部のそれぞれにおいて、前記画素形成層との接合構造でそれぞれフォトダイオードを構成するように、前記画素形成層の上部に埋め込まれた第２導電型の表面埋込領域と、
    　前記複数の凸部の先端部にそれぞれ接続され、第２導電型で前記表面埋込領域よりも高不純物密度の電荷蓄積領域と、
    　前記複数の凸部のそれぞれに、前記電荷蓄積領域に隣接して配置され、前記電荷蓄積領域への信号電荷の転送を制御する、複数の転送制御機構と、
    　前記複数の開口部の数に対応した数の分岐端部を有し、前記電荷変調部配置領域の上となる前記遮光板で遮光された位置から前記複数の開口部の下方に放射状にそれぞれの分岐端部の先端部分が向かった、第２導電型で前記表面埋込領域よりも高不純物密度で、前記電荷蓄積領域よりも低不純物密度のガイド領域と、
    　を備えることを特徴とする測長素子。
  11. 　前記ガイド領域が、
    　前記複数の開口部の下方のそれぞれに配置された第２導電型で前記表面埋込領域よりも高不純物密度の補助ガイド領域と、
    　前記補助ガイド領域の数に対応した数の分岐端部を有し、前記電荷変調部配置領域の位置から前記複数の補助ガイド領域の下方に放射状にそれぞれの分岐端部の先端部分が向かった、第２導電型で前記補助ガイド領域よりも高不純物密度で、前記電荷蓄積領域よりも低不純物密度の主ガイド領域と、
    　を備えることを特徴とする請求項１０に記載の測長素子。
  12. 　前記ガイド領域の直下となる前記画素形成層の上部に、第１導電型で前記画素形成層よりも高不純物密度のブロック領域を備えることを特徴とする請求項１０又は１１に記載の測長素子。
  13. 　前記表面埋込領域の前記放射状に突出した箇所の前記受光端部に近い側に、前記放射状方向に直交する方向に突出する新たな凸部を更にそれぞれ設け、
    　該新たな凸部の先端のそれぞれに、第２導電型で前記表面埋込領域よりも高不純物密度の排出ドレイン領域を接続したことを特徴とする請求項１０～１２のいずれか１項に記載の測長素子。
  14. 　前記排出ドレイン領域に隣接して配置され、前記新たな凸部を経由した前記排出ドレイン領域への電荷の排出を制御する排出制御機構を更に備えることを特徴とする請求項５、９又は１３に記載の測長素子。
  15. 　前記複数の転送制御機構のそれぞれが、
    　前記複数の凸部のそれぞれの上に設けられたゲート絶縁膜と、
    　該ゲート絶縁膜の上にそれぞれ設けられた転送ゲート電極と、
    　を備え、該転送ゲート電極に印加されるそれぞれの電圧によって、前記複数の凸部のそれぞれに定義される転送路の電位を制御し、前記信号電荷の前記複数の電荷蓄積領域への移動をそれぞれ制御することを特徴とする請求項１～１４のいずれか１項に記載の測長素子。
  16. 　前記複数の転送制御機構のそれぞれが、
    　前記信号電荷の転送方向と直交する方向に沿って、平面パターン上、前記複数の凸部のそれぞれを挟むように前記画素形成層上に絶縁膜を介して配列された一対の電界制御電極と、
    　を備え、それぞれの電界制御電極に互いに異なる電界制御電圧を印加し、前記複数の凸部の空乏化電位を変化させることにより、前記複数の凸部中を転送される前記信号電荷の移動を制御することを特徴とする請求項１～１５のいずれか１項に記載の測長素子。
  17. 　第１導電型の半導体からなる画素形成層と、
    　開口部を有し、該開口部の下方の前記画素形成層に受光部の位置を定義するように、前記画素形成層の上方に配置された遮光板と、
    　前記受光部において、前記画素形成層との接合構造でフォトダイオードを構成するように、前記画素形成層の上部に選択的に配置され、更に、前記受光部の位置から前記遮光板で遮光された複数の位置まで到達するように、前記画素形成層の上部を延在して分岐形状に複数の凸部を構成する、第２導電型の表面埋込領域と、
    　前記複数の凸部の先端部にそれぞれ接続され、第２導電型で前記表面埋込領域よりも高不純物密度の電荷蓄積領域と、
    　前記複数の凸部のそれぞれに、前記電荷蓄積領域に隣接して配置され、前記電荷蓄積領域への信号電荷の転送を制御する、複数の転送制御機構と、
    　前記開口部の下方の一部に一方の端部が配置され、複数に分岐した他方の端部が前記転送制御機構の少なくとも一部まで到達するように、前記表面埋込領域の上部の一部に配置された、第２導電型で前記表面埋込領域よりも高不純物密度で、前記電荷蓄積領域よりも低不純物密度のガイド領域と、
    　を備える画素を複数個半導体チップ上に配列したことを特徴とする固体撮像装置。
  18. 　前記画素のそれぞれにおいて、前記表面埋込領域の前記受光部の位置から前記分岐形状の位置に至るまでの幹経路の途中に、該幹経路の長手方向に直交する方向に突出する新たな凸部を更に設け、
    　該新たな凸部の先端に、第２導電型で前記表面埋込領域よりも高不純物密度の排出ドレイン領域を接続したことを特徴とする請求項１７に記載の固体撮像装置。
  19. 　前記画素のそれぞれにおいて、前記表面埋込領域の外形又は該外形の包絡線の形状が、前記受光部の位置において、平面パターン上、前記ガイド領域の周囲を囲むように台形、放物曲線、逆Ｕ字型、若しくは逆Ｖ字型をなすように、前記信号電荷の輸送方向に垂直方向に測った幅が次第に広くなることを特徴とする請求項１７又は１８に記載の固体撮像装置。
  20. 　第１導電型の半導体からなる画素形成層と、
    　複数の開口部を有し、該複数の開口部の下方の前記画素形成層にそれぞれ受光部の位置を定義するように、前記画素形成層の上方に配置された遮光板と、
    　前記遮光板で遮光された位置に複数の凸部を有する電荷変調部配置領域を配置し、該電荷変調部配置領域の両端部から前記複数の開口部の数に対応した数の受光端部を前記複数の開口部に向かって突出させ、それぞれの前記受光端部の占有領域が前記複数の開口部のそれぞれの面積がカバーできる大きさに設定され、前記受光部のそれぞれにおいて、前記画素形成層との接合構造でそれぞれフォトダイオードを構成するように、前記画素形成層の上部に埋め込まれた第２導電型の表面埋込領域と、
    　前記複数の凸部の先端部にそれぞれ接続され、第２導電型で前記表面埋込領域よりも高不純物密度の電荷蓄積領域と、
    　前記複数の凸部のそれぞれに、前記電荷蓄積領域に隣接して配置され、前記電荷蓄積領域への信号電荷の転送を制御する、複数の転送制御機構と、
    　前記複数の開口部の数に対応した数の分岐端部を有し、前記電荷変調部配置領域の上となる前記遮光板で遮光された位置から前記複数の開口部の下方にそれぞれの分岐端部の先端部分が配置された、第２導電型で前記表面埋込領域よりも高不純物密度で、前記電荷蓄積領域よりも低不純物密度のガイド領域と、
    　を備える画素を複数個半導体チップ上に配列したことを特徴とする固体撮像装置。
  21. 　前記画素のそれぞれにおいて、前記表面埋込領域の前記両端部側に前記電荷変調部配置領域の長手方向に直交する方向に突出する新たな凸部を更にそれぞれ設け、
    　該新たな凸部の先端のそれぞれに、第２導電型で前記表面埋込領域よりも高不純物密度の排出ドレイン領域を接続したことを特徴とする請求項２０に記載の固体撮像装置。
  22. 　第１導電型の半導体からなる画素形成層と、
    　前記画素形成層によって定義される画素領域の周辺に複数の開口部を有し、該複数の開口部の下方の前記画素形成層にそれぞれ受光部の位置を定義するように、前記画素形成層の上方に配置された遮光板と、
    　前記遮光板で遮光された前記画素領域の中央の位置に複数の凸部を有する電荷変調部配置領域を配置し、該電荷変調部配置領域から前記複数の開口部の数に対応した数の受光端部を前記複数の開口部に向かって放射状に突出させ、それぞれの前記受光端部の占有領域が前記複数の開口部のそれぞれの面積がカバーできる大きさに設定され、前記受光部のそれぞれにおいて、前記画素形成層との接合構造でそれぞれフォトダイオードを構成するように、前記画素形成層の上部に埋め込まれた第２導電型の表面埋込領域と、
    　前記複数の凸部の先端部にそれぞれ接続され、第２導電型で前記表面埋込領域よりも高不純物密度の電荷蓄積領域と、
    　前記複数の凸部のそれぞれに、前記電荷蓄積領域に隣接して配置され、前記電荷蓄積領域への信号電荷の転送を制御する、複数の転送制御機構と、
    　前記複数の開口部の数に対応した数の分岐端部を有し、前記電荷変調部配置領域の上となる前記遮光板で遮光された位置から前記複数の開口部の下方に放射状にそれぞれの分岐端部の先端部分が向かった、第２導電型で前記表面埋込領域よりも高不純物密度で、前記電荷蓄積領域よりも低不純物密度のガイド領域と、
    　を備える画素を複数個半導体チップ上に配列したことを特徴とする固体撮像装置。
  23. 　前記画素のそれぞれにおいて、前記表面埋込領域の前記放射状に突出した箇所の前記受光端部に近い側に、前記放射状方向に直交する方向に突出する新たな凸部を更にそれぞれ設け、
    　該新たな凸部の先端のそれぞれに、第２導電型で前記表面埋込領域よりも高不純物密度の排出ドレイン領域を接続したことを特徴とする請求項２２に記載の固体撮像装置。
  24. 　前記画素のそれぞれにおいて、前記排出ドレイン領域に隣接して配置され、前記新たな凸部を経由した前記排出ドレイン領域への電荷の排出を制御する排出制御機構を更に備えることを特徴とする請求項１８，２１又は２３に記載の固体撮像装置。
  25. 　前記画素のそれぞれにおいて、前記複数の転送制御機構のそれぞれが、
    　前記複数の凸部のそれぞれの上に設けられたゲート絶縁膜と、
    　該ゲート絶縁膜の上にそれぞれ設けられた転送ゲート電極と、
    　を備え、該転送ゲート電極に印加されるそれぞれの電圧によって、前記複数の凸部のそれぞれに定義される転送路の電位を制御し、前記信号電荷の前記複数の電荷蓄積領域への移動をそれぞれ制御することを特徴とする請求項１８～２４のいずれか１項に記載の固体撮像装置。
  26. 　前記画素のそれぞれにおいて、前記複数の転送制御機構のそれぞれが、
    　前記信号電荷の転送方向と直交する方向に沿って、平面パターン上、前記複数の凸部のそれぞれを挟むように前記画素形成層上に絶縁膜を介して配列された一対の電界制御電極と、
    　を備え、それぞれの電界制御電極に互いに異なる電界制御電圧を印加し、前記複数の凸部の空乏化電位を変化させることにより、前記複数の凸部中を転送される前記信号電荷の移動を制御することを特徴とする請求項１８～２５のいずれか１項に記載の固体撮像装置。
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