CN110050348B - 光检测元件及其制造方法 - Google Patents

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Abstract

本技术涉及能够减小像素尺寸的光检测元件及其制造方法。光检测元件包括以矩阵形式布置的多个像素。每个像素包括第一导电类型的第一半导体层和与第一导电类型相反的第二导电类型的第二半导体层，第一半导体层形成在像素边界附近的外围部分中，第二半导体层形成在第一半导体层内侧。在施加反向偏置电压时由第一半导体层和第二半导体层形成的高场区域被构造为形成在基板的深度方向上。例如，本技术可应用于光子计数器等。

Description

光检测元件及其制造方法
技术领域
本技术涉及光检测元件及其制造方法，尤其涉及能够减小像素尺寸的光检测元件及其制造方法。
背景技术
雪崩光电二极管(以下称为APD)是利用在向PN结施加反向偏置电压时出现的电子雪崩的高速高灵敏度光电二极管，通常具有形成在平面方向中的高场区域(high fieldregion)，并且具有设置在高场区域的水平方向上的保护环(例如，参见专利文献1和2)。
引用列表
专利文献
专利文献1：日本专利公开号2015-41746
专利文献2：日本专利公开号2013-48278
发明内容
技术问题
然而，在平面方向上形成高场区域的结构中，像素尺寸的减小受限。
本技术是鉴于这种情况提出的，且可以减小像素尺寸。
解决问题的方案
根据本技术的第一方面的光检测元件包括以矩阵形式布置的多个像素。像素均包括第一导电类型的第一半导体层和与第一导电类型相反的第二导电类型的第二半导体层，第一半导体层形成在像素边界附近的外围部分中，第二半导体层在平面视图中形成在第一半导体层的内侧。在施加反向偏置电压时由第一半导体层和第二半导体层形成的高场区域被构造为形成在基板的深度方向上。
在本技术的第一方面，提供了以矩阵形式布置的多个像素。像素均设置有第一导电类型的第一半导体层和与第一导电类型相反的第二导电类型的第二半导体层，第一半导体层形成在像素边界附近的外围部分中，第二半导体层在平面视图中形成在第一半导体层的内侧。在施加反向偏置电压时由第一半导体层和第二半导体层形成的高场区域被构造为形成在基板的深度方向上。
根据本技术的第二方面的用于制造光检测元件的方法包括：在以矩阵形式布置的像素的边界附近的外围部分中形成第一导电类型的第一半导体层；并且在平面视图中在第一半导体层的内侧形成与第一导电类型相反的第二导电类型的第二半导体层。在施加反向偏置电压时由第一半导体层和第二半导体层形成的高场区域被构造为形成在基板的深度方向上。
在本技术的第二方面中，在以矩阵形式布置的像素的边界附近的外围部分中形成第一导电类型的第一半导体层，在平面视图中在第一半导体层的内侧形成与第一导电类型相反的第二导电类型的第二半导体层。在施加反向偏置电压时由第一半导体层和第二半导体层形成的高场区域被构造为形成在基板的深度方向上。
光检测元件可以是独立的装置，或者可以是被包含在另一装置中的模块。
发明的有益效果
根据本技术的第一和第二方面，可以减小像素尺寸。
应注意，这里说明的效果不必受限制，而可以是本公开中说明的任何效果。
附图说明
图1是示出作为应用本技术的光检测元件的光电二极管阵列的第一实施例的构造的示例的图。
图2是第一实施例中的后表面照射型的情况下的截面图。
图3是示出作为应用本技术的光检测元件的光电二极管阵列的第二实施例的构造的示例的图。
图4是第二实施例具有锥形分隔部的情况下的截面图。
图5是示出作为应用本技术的光检测元件的光电二极管阵列的第三实施例的构造的示例的图。
图6是第三实施例具有锥形分隔部的情况下的截面图。
图7是示出作为应用本技术的光检测元件的光电二极管阵列的第四实施例的构造示例的图。
图8是示出将第四实施例的特征构造添加到图3的光电二极管阵列的构造的示例的截面图。
图9是示出将第四实施例的特征构造添加到图4的光电二极管阵列的构造的示例的截面图。
图10是示出将第四实施例的特征构造添加到图5的光电二极管阵列的构造的示例的截面图。
图11是示出将第四实施例的特征构造添加到图6的光电二极管阵列的构造的示例的截面图。
图12是示出作为应用本技术的光检测元件的光电二极管阵列的第五实施例的构造的示例的图。
图13是示出作为应用本技术的光检测元件的光电二极管阵列的第六实施例的构造的示例的图。
图14是示出作为应用本技术的光检测元件的光电二极管阵列的第七实施例的构造的示例的图。
图15是示出作为应用本技术的光检测元件的光电二极管阵列的第八实施例的构造的示例的图。
图16是示出将第八实施例的特征构造添加到图3的光电二极管阵列的构造的示例的截面图。
图17是示出将第八实施例的特征构造添加到图5的光电二极管阵列的构造的示例的截面图。
图18是示出将第八实施例的特征构造添加到图9的光电二极管阵列的构造的示例的截面图。
图19是示出将第八实施例的特征构造添加到图11的光电二极管阵列的构造的示例的截面图。
图20是示出作为应用本技术的光检测元件的光电二极管阵列的第九实施例的构造的示例的图。
图21是示出将第九实施例的特征构造添加到图16的光电二极管阵列的构造的示例的截面图。
图22是示出将第九实施例的特征构造添加到图17的光电二极管阵列的构造的示例的截面图。
图23是示出将第九实施例的特征构造添加到图18的光电二极管阵列的构造的示例的截面图。
图24是示出将第九实施例的特征构造添加到图19的光电二极管阵列的构造的示例的截面图。
图25是示出作为应用本技术的光检测元件的光电二极管阵列的第十实施例的构造示例的图。
图26是示出作为应用本技术的光检测元件的光电二极管阵列的第十一实施例的构造的示例的图。
图27是示出将第十一实施例的特征构造添加到图21的光电二极管阵列的构造的示例的截面图。
图28是示出将第十一实施例的特征构造添加到图22的光电二极管阵列的构造的示例的截面图。
图29是示出将第十一实施例的特征构造添加到图23的光电二极管阵列的构造的示例的截面图。
图30是示出将第十一实施例的特征构造添加到图24的光电二极管阵列的构造的示例的截面图。
图31是示出作为应用本技术的光检测元件的光电二极管阵列的第十二实施例的构造的示例的图。
图32是第十二实施例中的后表面照射型的情况下的截面图。
图33是示出作为应用本技术的光检测元件的光电二极管阵列的第十三实施例的构造示例的图。
图34是示出作为应用本技术的光检测元件的光电二极管阵列的第十四实施例的构造的示例的图。
图35是示出根据第十四实施例的另一构造示例的图。
图36是示出根据第十四实施例的另一构造示例的图。
图37是示出根据第十四实施例的另一构造示例的图。
图38是示出作为应用本技术的光检测元件的光电二极管阵列的第十五实施例的构造示例的图。
图39是示出作为应用本技术的光检测元件的光电二极管阵列的第十六实施例的构造示例的图。
图40是示出在由多个像素共用读取电路区域的情况下的构造示例的图。
图41是辅助说明第一制造方法的图。
图42是辅助说明第二制造方法的图。
图43是辅助说明第三制造方法的图。
图44是辅助说明第四制造方法的图。
图45是辅助说明第五制造方法的图。
图46是辅助说明第六制造方法的图。
图47是辅助说明第七制造方法的图。
图48是辅助说明第七制造方法的图。
具体实施方式
下文将说明用于实施本技术的方式(在下文将这些方式称为实施例)。顺便提及，将按照以下顺序进行说明。
1.第一实施例(光检测元件的基本构造示例)
2.第二实施例(具有分隔部的构造示例)
3.第三实施例(具有分隔部的后表面照射型的构造示例)
4.第四实施例(内侧具有低浓度的N型半导体层的构造示例)
5.第五实施例(在基板表面中具有STI的构造示例)
6.第六实施例(具有彼此对角地分离的阳极和阴极的构造示例)
7.第七实施例(具有STI以及对角地布置的阳极和阴极的构造示例)
8.第八实施例(具有在垂直方向上相邻的低浓度的N型半导体层的构造示例)
9.第九实施例(具有在垂直方向上相邻的低浓度的P型半导体层的构造示例)
10.第十实施例(N型半导体层具有电位梯度的构造示例)
11.第十一实施例(在深度方向上的一部分中具有高场区域的构造示例)
12.第十二实施例(针对每个像素具有一个OCL的构造示例)
13.第十三实施例(针对一个像素具有多个OCL的构造示例)
14.第十四实施例(针对多个像素具有一个OCL的构造示例)
15.第十五实施例(相邻像素的信号被共用的构造示例)
16.第十六实施例(通过栅极控制信号的构造示例)
17.第一制造方法(通过离子注入形成的制造方法)
18.第二制造方法(通过离子注入和固相扩散(solid phase diffusion)形成的制造方法)
19.第三制造方法(由高浓度基板和固相扩散形成的制造方法)
20.第四制造方法(通过两次固相扩散形成的制造方法)
21.第五制造方法(通过一次固相扩散形成的制造方法)
22.第六制造方法(从前表面形成沟槽并进行离子注入的制造方法)
23.第七制造方法(从后表面形成沟槽并进行离子注入的制造方法)
24.总结
<1.第一实施例>
图1示出作为应用本技术的光检测元件的光电二极管阵列的第一实施例的构造的示例。
图1的A是光电二极管阵列1的半导体基板(半导体层)的平面图。图1的B是光电二极管阵列1的半导体基板的截面图。图1的A是图1的B的截面图中的半导体基板的下表面的平面图，其中，该下表面对应于半导体基板的前表面。图1的B是沿图1的A的线X-X获取的截面图。
图1的光电二极管阵列1通过以3×3矩阵形式布置像素10形成。在每个像素10中形成有雪崩光电二极管(在下文将其称为APD)。图1的A中的虚线表示像素10之间的边界。
顺便提及，尽管图1的光电二极管阵列1由9个3×3像素形成，但沿行方向和列方向布置的像素数以及像素总数不限于此，而是任意的。
光电二极管阵列1的每个像素10具有第一导电类型的第一半导体层21和第二导电类型的第二半导体层22。
更具体地，如图1的B所示，在每个像素10中，第一导电类型的第一半导体层21形成在包括像素边界并且位于边界附近的外围部分中，并且与第一导电类型相反的第二导电类型的第二半导体层22形成在第一导电类型的第一半导体层21的内侧。
P型和N型都可以作为第一导电类型。例如，假设第一导电类型是P型，则第二导电类型是N型。假设第一导电类型是N型，则第二导电类型是P型。
在下文中，将说明第一导电类型是P型且第二导电类型是N型的情况。为了便于理解，将利用如在作为第一半导体层21的P+型第一半导体层21和作为第二半导体层22的N+型第二半导体层22中添加的导电类型和杂质浓度进行说明。对于稍后说明的其他半导体层也是如此。
顺便提及，在P型的情况下，杂质浓度将被描述为“P++”、“P+”、“P”和“P-”，这表示“P++”的杂质浓度最高，并且“P++”、“P+”、“P”和“P-”的杂质浓度依次降低。类似地，在N型的情况下，杂质浓度将被描述为“N++”、“N+”、“N”和“N-”，这表示“N++”的杂质浓度最高，并且“N++”、“N+”、“N”和“N-”的杂质浓度依次降低。
在像素10的位于半导体基板前表面中的中心部分中(该前表面对应于图1的B的截面图中的下表面)，在施加反向偏置电压时用作阴极的接触部23(在下文将其称为阴极接触部23)由高浓度的N型扩散层(N++)形成。此外，在像素10的位于基板前表面中的边界部分中，在施加反向偏置电压时用作阳极的接触部24(在下文将其称为阳极接触部24)由高浓度的P型扩散层(P++)形成。
如图1的A所示，阳极接触部24沿着像素10的边界部分以栅格的方式形成，并且不以像素为单位分离，而阴极接触部23以像素为单位形成在像素10的中心部分中。从阴极接触部23输出由光电转换产生的光信号。
如图1的B所示，高场区域25形成在半导体基板的深度方向上，高场区域25是在将高于击穿电压的反向偏置电压施加到构成光电二极管阵列1的每个像素10的阳极和阴极时出现雪崩倍增的区域。由于N+型第二半导体层22在P+型第一半导体层21内形成为在截面视图中具有垂直长边，所以高场区域25形成在矩形的长边上。入射在像素内的光子通过N+型第二半导体层22被光电转换，并变成正空穴(载流子)。正空穴在水平方向上移动并且通过高场区域25倍增。
高场区域25形成为在半导体基板的深度方向上具有垂直长边。因此，即使当像素的平面尺寸减小时，也可以在基板的深度方向上确保足够的高场区域。而且，因为高场区域25形成在垂直方向上，所以即使在水平方向上没有形成保护环，也可以避免边缘击穿(edgebreakdown)。因此，根据图1的光电二极管阵列1的结构，不需要保护环，并且可以在确保足够的高场区域的同时减小像素尺寸。
而且，因为N+型第二半导体层22形成为具有垂直长边，所以从光子到达到其倍增的距离是在与矩形的N+型第二半导体层22的短边平行的方向上的移动的距离，并因此变短。因此，可以改善抖动特性。
顺便提及，图1的光电二极管阵列1中的入射有光的表面可以是半导体基板的前表面或后表面。然而，如图2所示，在光入射表面位于半导体基板后表面侧的后表面照射型的情况下，优选在后表面界面处形成用于抑制在后表面界面处产生暗电流的固定电荷膜28。固定电荷膜28可以由例如HfO2或Al2O3等的膜形成。
<2.第二实施例>
图3示出作为应用本技术的光检测元件的光电二极管阵列的第二实施例的构造的示例。
图3的A是光电二极管阵列1的半导体基板的平面图。图3的B是光电二极管阵列1的半导体基板的截面图。图3的平面图和截面图中的半导体基板的前后关系被假定类似于第一实施例的前后关系。
在图3中，与图1所示的第一实施例的部分对应的部分由相同的附图标记表示。必要时将省略这些部分的说明。将说明第二实施例与第一实施例不同的部分。
在第二实施例中，与图1所示的第一实施例相比，如图3的A和B所示，在像素10之间的边界处新形成由诸如氧化硅膜(SiO2)等之类的绝缘膜41和诸如钨(W)、铝(Al)、铜(Cu)等之类的金属膜42构成的分隔部43。分隔部43使相邻像素彼此绝缘并隔离。高场区域25形成为与分隔部43相邻。
当在半导体基板中形成分隔部43时，担心在绝缘膜41和半导体基板之间的界面处出现暗电流。然而，通过在P+型第一半导体层21内形成分隔部43，可以抑制由界面引起的暗电流。而且，通过在像素边界处设置分隔部43，可以抑制串扰的出现。
因此，通过在像素边界处设置分隔部43，可以减少在微型像素中成为问题的串扰以及由界面处的暗电流引起的暗计数率(在下文将其称为DCR，即dark count rate)。
分隔部43可以仅由绝缘膜41形成，并省略金属膜42。然而，通过在绝缘膜41内设置金属膜42，可以改善遮光性能。而且，当向金属膜42施加与阳极相同电位的电压时，可以进一步抑制在与P+型第一半导体层21的界面处出现暗电流。
顺便提及，同样在图3的光电二极管阵列1中，入射有光的表面可以是半导体基板的前表面或后表面。在后表面照射型的情况下，如在图2中，优选在半导体基板的后表面侧界面处形成固定电荷膜28。
而且，分隔部43的截面形状可以是锥形形状，使得如在图4中，后表面侧和前表面侧的平面区域面积彼此不同。
图4示出在从前表面侧形成用于埋入绝缘膜41和金属膜42的沟槽的情况下分隔部43的形成的示例。在这种情况下，分隔部43的截面形状是从后表面侧朝向前表面侧平面区域面积增大的向下变宽的锥形形状。相反，尽管未示出，但是在从后表面侧形成用于埋入绝缘膜41和金属膜42的沟槽的情况下，分隔部43的截面形状是从后表面侧朝向前表面侧平面区域面积减小的向下变窄的锥形形状。
<3.第三实施例>
图5示出作为应用本技术的光检测元件的光电二极管阵列的第三实施例的构造的示例。
图5的A是光电二极管阵列1的半导体基板的平面图。图5的B是光电二极管阵列1的半导体基板的截面图。图5的平面图中和截面图中的半导体基板的前后关系被假定类似于第一实施例的前后关系。
在图5中，与图3所示的第二实施例的部分对应的部分由相同的附图标记表示。必要时将省略这些部分的说明。将说明第三实施例与第二实施例不同的部分。
图5所示的光电二极管阵列1是由通过使图3所示的根据第二实施例的光电二极管阵列1专门用于后表面照射型而形成的结构。图5所示的光电二极管阵列1通过向图3的构造新添加固定电荷膜29来形成。
固定电荷膜29形成在半导体基板的后表面侧界面处，并且可以抑制在后表面侧界面处出现的暗电流。在存在分隔部43的部分中，固定电荷膜29形成在P+型第一半导体层21和绝缘膜41之间，并且抑制在分隔部43和P+型第一半导体层21之间的界面处出现的暗电流。
如在第二实施例中，分隔部43的截面形状可以是锥形形状。如在图6中，当分隔部43的截面形状是锥形形状时，从后表面侧形成用于埋入绝缘膜41和金属膜42的沟槽，并因此形成向下变窄的锥形形状。
<4.第四实施例>
图7示出作为应用本技术的光检测元件的光电二极管阵列的第四实施例的构造的示例。
图7的A是光电二极管阵列1的半导体基板的平面图。图7的B是光电二极管阵列1的半导体基板的截面图。图7的A的平面图是沿图7的B的线Y-Y获得的平面图。
在图7的B所示的截面图中，在半导体基板的后表面界面处形成用于抑制暗电流的固定电荷膜28。图7示出后表面照射型的构造的示例。
在图2所示的第一实施例的后表面照射型的构造中，连接到阴极接触部23的N+型第二半导体层22由均匀的N型杂质区域形成，并且在该区域内是高浓度的。
另一方面，在图7所示的第四实施例中，在连接到阴极接触部23的N+型第二半导体层22内侧形成浓度低于N+型第二半导体层22的N型(N-)第三半导体层61(下文称为N-型第三半导体层61)。如图7的A所示，在平面视图中，N-型第三半导体层61形成在像素10的中心部分中，并位于高浓度N+型第二半导体层22内侧。
图7的第四实施例的其他构造类似于图2所示的第一实施方式的后表面照射型的构造，并因此将省略其说明。
当低浓度的N-型第三半导体层61在平面视图中设置在像素的中心部分中并且高浓度的N+型第二半导体层22设置在低浓度N-型第三半导体层61的外侧或者换句话说在PN结的设置方向上设置在低浓度N-型第三半导体层61的外侧时，如在第四实施例中，通过在平面方向上形成的电位梯度，可以将由入射光的光电转换产生的电荷有效地捕获到高浓度N+型第二半导体层22中。
顺便提及，由高浓度N+型第二半导体层22和高浓度N+型第二半导体层22内侧的N-型第三半导体层61形成的连接到阴极接触部23的N型杂质区的结构也可以应用于前述的第二和第三实施例。
图8是示出将第四实施例的特征构造添加到图3所示的根据具有分隔部43的第二实施例的光电二极管阵列1的构造的示例的截面图。
在图8中，N-型第三半导体层61被添加到图3所示的光电二极管阵列1的N+型第二半导体层22内侧。
图9是示出将第四实施例的特征构造添加到图4所示的根据具有锥形分隔部43的第二实施例的光电二极管阵列1的构造的示例的截面图。
在图9中，N-型第三半导体层61被添加到图3所示的光电二极管阵列1的N+型第二半导体层22内侧。顺便提及，图8和图9表示后表面照射型的示例，并且在后表面侧界面处也形成有固定电荷膜28。
图10是示出将第四实施例的特征构造添加到图5所示的根据具有固定电荷膜29的第三实施例的光电二极管阵列1的构造的示例的截面图。
在图10中，N-型第三半导体层61被添加到图5所示的光电二极管阵列1的N+型第二半导体层22内侧。
图11是示出将第四实施例的特征构造添加到图6所示的根据具有锥形分隔部43的第三实施例的光电二极管阵列1的构造的示例的截面图。
在图11中，N-型第三半导体层61被添加到图6所示的光电二极管阵列1的N+型第二半导体层22内侧。
在图8至图11的任一构造中，通过形成在平面方向上的电位梯度，可以将由入射光的光电转换产生的电荷有效地捕获到高浓度N+型第二半导体层22中。
顺便提及，虽然图8至图11分别表示后表面照射型的示例，但图8至图11当然也可应用于前表面照射型。
<5.第五实施例>
图12示出作为应用本技术的光检测元件的光电二极管阵列的第五实施例的构造的示例。
图12的A是光电二极管阵列1的半导体基板的平面图。图12的B是光电二极管阵列1的半导体基板的截面图。图12的平面图中和截面图中的半导体基板的前后关系被假定类似于第一实施例的前后关系。
在图12中，与前述的第一至第四实施例的部分对应的部分由相同的附图标记表示。必要时将省略这些部分的说明，并且将说明不同的部分。
当将图12的B的截面图与图8所示的第四实施例的截面图进行比较时，在第五实施例中，STI(浅沟槽隔离部)63被新添加到半导体基板的前表面侧。STI 63将连接到P+型第一半导体层21的阳极接触部24与连接到N+型第二半导体层22的阴极接触部23电隔离。另外，由于STI 63，P+型第一半导体层21与N+型第二半导体层22之间的形成高场区域25的界面避免接触半导体基板的前表面。由此，可以抑制在半导体基板的前表面中出现的暗电流的倍增。
顺便提及，虽然在图12所示的构造示例中，N+型第二半导体层22设置在基板的前表面中并位于阴极接触部23和STI 63之间，但可以采用如下构造，在这种构造中，STI 63形成在基板的前表面中并位于阴极接触部23和阳极接触部24之间的所有部分中，使得N+型第二半导体层22不暴露在基板的前表面上。
<6.第六实施例>
图13示出作为应用本技术的光检测元件的光电二极管阵列的第六实施例的构造的示例。
图13的A是光电二极管阵列1的半导体基板的平面图。图13的B是光电二极管阵列1的半导体基板的截面图。图13的A是图13的B的截面图中的半导体基板的下表面(该下表面对应于半导体基板的前表面侧)的平面图。图13的B是沿图13的A的线Z-Z获取的截面图。
在图13中，与前述的第一至第五实施例对应的部分由相同的附图标记表示。必要时将省略这些部分的说明，并且将说明不同的部分。
当将图13的B的截面图与图8所示的第四实施例的截面图进行比较时，在图8中，阳极接触部24形成为与两侧的分隔部43中的每个分隔部相邻，其中，分隔部43形成在像素边界处，而在图13中，阳极接触部24形成为仅与两侧的分隔部43中的一个分隔部相邻。另外，阴极接触部23设置成向分隔部43的未形成阳极接触部24的一侧偏移，而不是设置在像素10的中心部分中。
如在图13的A的平面图中看到，阳极接触部件24设置成在矩形像素10的一个角部处(图13的A中的左上方)与分隔部43接触，并且阴极接触部件23的设置成向如下位置偏移，该位置相对于N+型第二半导体层22的中心部分(像素的中心部分)更靠近与设置有阳极接触部24的角部成对角的角部。
因此，在第六实施例中，阴极接触部件23和阳极接触部件24在矩形像素10的平面区域内沿对角线方向布置。因此，可以在像素内的可能范围内增加阴极接触部件23和阳极接触部件24之间的距离。由此，可以避免由于作为半导体基板的前表面侧上的N型和P型的高浓度层的阴极接触部23和阳极接触部24之间的接近而导致电场变得高于高场区域25中的电场，并因而可以抑制意外的击穿。
<7.第七实施例>
图14示出作为应用本技术的光检测元件的光电二极管阵列的第七实施例的构造的示例。
图14的A是光电二极管阵列1的半导体基板的平面图。图14的B是光电二极管阵列1的半导体基板的截面图。图14的A是图14的B的截面图中的半导体基板的下表面(该下表面对应于半导体基板的前表面侧)的平面图。图14的B是沿图14的A的线Z-Z获取的截面图。
在图14中，与前述的第一至第六实施例对应的部分由相同的附图标记表示。必要时将省略这些部分的说明，并且将说明不同的部分。
图14的第七实施例是具有图12的第五实施例和图13的第六实施例的两种特征构造的模式。
具体地，如在图12的第五实施例中，图14的第七实施例设置有STI 63。STI 63在半导体基板的前表面侧上将连接到P+型第一半导体层21的阳极接触部24和连接到的N+型第二半导体层22的阴极接触部23电隔离。而且，如在图13的第六实施例中，在图14的第七实施例中，阴极接触部23和阳极接触部24在矩形像素10的平面区域内布置在对角线方向上。
由此，可以抑制在半导体基板的前表面中出现的暗电流的倍增。而且，可以避免由于半导体基板的前表面侧上的阴极接触部23和阳极接触部24之间的接近而使电场变得高于高场区域25中的电场，并因而可以抑制意外的击穿。
<8.第八实施例>
图15示出作为应用本技术的光检测元件的光电二极管阵列的第八实施例的构造的示例。
图15的A是光电二极管阵列1的半导体基板的平面图。图15的B是光电二极管阵列1的半导体基板的截面图。图15的A是图15的B的截面图中的半导体基板的下表面(该下表面对应于半导体基板的前表面侧)的平面图。图15的B是沿图15的A的线X-X获取的截面图。
在图15的B所示的截面图中，在半导体基板的后表面侧界面处形成用于抑制暗电流的固定电荷膜28。图15示出后表面照射型的构造的示例。
在图15所示的第八实施例中，与图2所示的第一实施例的构造相比，在N+型第二半导体层22和半导体基板的前表面之间形成杂质浓度低于N+型第二半导体层22的N型第四半导体层71(在下文将其称为N-型第四半导体层71)半导体层22。此外，在N+型第二半导体层22和半导体基板的后表面之间形成杂质浓度低于N+型第二半导体层22的N型第五半导体层72(在下文将其称为N-型第五半导体层72)。N-型第四半导体层71和N-型第五半导体层72的杂质浓度低于N+型第二半导体层22的杂质浓度就足够了，并且N-型第四半导体层71和N-型第五半导体层72的杂质浓度不需要是相同的浓度。
如图15的A所示，在平面方向上，N-型第四半导体层71以同心矩形形状形成在N+型第二半导体层22和P+型第一半导体层21之间。N-型第五半导体层72和与N-型第五半导体层72接触的N+型第二半导体层22形成在相同的平面区域中。
图15的第八实施例的其他构造类似于图2所示的第一实施方式的后表面照射型的构造，并且因此将省略其说明。
当在N+型第二半导体层22和半导体基板的前表面之间形成杂质浓度低于N+型第二半导体层22的N-型第四半导体层71时，P+型第一半导体层21和N+型第二半导体层22之间的形成高场区域25的界面避免接触半导体基板的前表面。由此，可以抑制在半导体基板的前表面中出现的暗电流的倍增。
当在N+型第二半导体层22和半导体基板的后表面之间形成杂质浓度低于N+型第二半导体层22的N-型第五半导体层72时，P+型第一半导体层21和N+型第二半导体层22之间的形成高场区域25的界面避免接触半导体基板的后表面。由此，可以抑制在半导体基板的后表面中出现的暗电流的倍增。
顺便提及，其中N-型第四半导体层71和N-型第五半导体层72布置成在基板深度方向上与N+型第二半导体层22相邻的结构也可以应用于上述其他实施例。
图16是示出将第八实施例的特征构造添加到图3所示的根据具有分隔部43的第二实施例的光电二极管阵列1的构造的示例的截面图。
在图16中，图3所示的光电二极管阵列1的形成高场区域25的N+型第二半导体层22的在基板深度方向上的长度被变短，并且N-型第四半导体层71和N-型第五半导体层72被添加成在基板的前表面侧和后表面侧与N+型第二半导体层22相邻。
图17是示出将第八实施例的特征构造添加到图5所示的根据具有固定电荷膜29的第三实施例的光电二极管阵列1的构造的示例的截面图。
在图17中，图5所示的光电二极管阵列1的形成高场区域25的N+型第二半导体层22的在基板深度方向上的长度被变短，并且N-型第四半导体层71和N-型第五半导体层72被添加成在基板的前表面侧和后表面侧与N+型第二半导体层22相邻。
图18是示出将第八实施例的特征构造添加到图9所示的根据具有锥形分隔部43和像素的中心部分中的低浓度N-型第三半导体层61的第四实施例的光电二极管阵列1的构造的示例的截面图。
在图18中，图9所示的光电二极管阵列1的形成高场区域25的N+型第二半导体层22的在基板深度方向上的长度被变短，并且N-型第四半导体层71和N-型第五半导体层72被添加成在基板的前表面侧和后表面侧与N+型第二半导体层22相邻。
图19是示出将第八实施例的特征构造添加到图11所示的根据具有锥形分隔部43和像素的中心部分中的低浓度N-型第三半导体层61的第四实施例的光电二极管阵列1的构造的示例的截面图。
在图19中，图11所示的光电二极管阵列1的形成高场区域25的N+型第二半导体层22的在基板深度方向上的长度被变短，并且N-型第四半导体层71和N-型第五半导体层72被添加成在基板的前表面侧和后表面侧与N+型第二半导体层22相邻。
在图16至19所示的任何构造中，通过设置N-型第四半导体层71和N-型第五半导体层72，可以抑制在半导体基板的前表面和后表面中出现的暗电流的倍增。
<9.第九实施例>
图20示出作为应用本技术的光检测元件的光电二极管阵列的第九实施例的构造的示例。
将与图15至图19所示的第八实施例对比地说明第九实施例。
在图20所示的根据第九实施例的光电二极管阵列1中，在图15所示的第八实施例中的形成为在基板前表面侧和基板后表面侧与N+型半导体层22相邻的N-第四半导体层71和N-第五半导体层72的区域中形成杂质浓度低于P+型第一半导体层21的P型第六半导体层81和P型第七半导体层82(P型第六半导体层81在下文将被称为P-型第六半导体层81，并且P型第七半导体层82在下文将被称为P-型第七半导体层82)。
顺便提及，在P-型第六半导体层81和N+第二半导体层22之间以小的膜厚度插入低浓度的N型(N-型)第八半导体层83(在下文将其称为N-型第八半导体层83)。然而，该N-型第八半导体层83可以被P-型第六半导体层81代替。
此外，在P-型第七半导体层82的平面方向上的内侧形成低浓度的N型(N-型)第九半导体层84(在下文将其称为N-型第九半导体层84)。然而，该N-型第九半导体层84可以被P-型第七半导体层82代替。
图21所示的根据第九实施例的光电二极管阵列1对应于图16所示的根据第八实施例的构造示例。在图21中，图16中的形成为在基板的前表面侧和后表面侧与N+型第二半导体层22相邻的N-型第四半导体层71和N-型第五半导体层72被P-型第六半导体层81和P-型第七半导体层82以及N-型第八半导体层83和N-型第九半导体层84代替。
图22所示的根据第九实施例的光电二极管阵列1对应于图17所示的根据第八实施例的构造示例。在图22中，图17中的形成为在基板的前表面侧和后表面侧与N+型第二半导体层22相邻的N-型第四半导体层71和N-型第五半导体层72被P-型第六半导体层81和P-型第七半导体层82以及N-型第八半导体层83和N-型第九半导体层84代替。
图23所示的根据第九实施例的光电二极管阵列1对应于图18所示的根据第八实施例的构造示例。在图23中，图18中的形成为在基板的前表面侧和后表面侧与N+型第二半导体层22相邻的N-型第四半导体层71和N-型第五半导体层72被P-型第六半导体层81和P-型第七半导体层82以及N-型第八半导体层83和N-型第九半导体层84代替。顺便提及，在图23中，N-型第九半导体层84被示出为相同类型和相同浓度的N-型第三半导体层61。
图24所示的根据第九实施例的光电二极管阵列1对应于图19所示的根据第八实施例的构造示例。在图24中，图19中的形成为在基板的前表面侧与N+型第二半导体层22相邻的N-型第四半导体层71被P-型第六半导体层81代替。
顺便提及，如在图20中，在图21至23中，N-型第八半导体层83和N-型第九半导体层84可以分别被P-型第六半导体层81和P-型第七半导体层82代替。
根据图21至24的第九实施例，在N+型第二半导体层22和半导体基板的前表面之间形成杂质浓度低于N+型第二半导体层22的P-型第六半导体层81。因此，P+型第一半导体层21和N+型第二半导体层22之间的形成高场区域25的界面避免接触半导体基板的前表面。由此，可以抑制在半导体基板的前表面中出现的暗电流的倍增。
在N+型第二半导体层22和半导体基板的后表面之间形成杂质浓度低于N+型第二半导体层22的P-型第七半导体层82。因此，P+型第一半导体层21和N+型第二半导体层22之间的形成高场区域25的界面避免接触半导体基板的后表面。由此，可以抑制在半导体基板的后表面中出现的暗电流的倍增。
<10.第十实施例>
图25示出作为应用本技术的光检测元件的光电二极管阵列的第十实施例的构造的示例。
图25的A是光电二极管阵列1的半导体基板的平面图。图25的B是光电二极管阵列1的半导体基板的截面图。图25的A是图25的B的截面图中的半导体基板的下表面(该下表面对应于半导体基板的前表面侧)的平面图。图25的B是沿图25的A的线X-X获取的截面图。
在图25所示的第十实施例中，与图21所示的第九实施例相比，N+型第二半导体层22的区域内的浓度分布是不同的。
具体地，在图21所示的第九实施例中，N+型第二半导体层22的区域内的杂质浓度均匀地形成。
另一方面，在图25的第十实施例中，杂质浓度在基板深度方向上从基板的后表面到基板的前表面增加，并且在基板的前表面处变成阴极接触部23的杂质浓度。另外，在与基板深度方向正交的平面方向上，杂质浓度从像素的中心部分到像素边界增加，并且在P+型第一半导体层21和N+型第二半导体层22之间的界面处变成用于形成高场区域25的足够够高的浓度。
当在平面方向上形成电位梯度时，如在图7等所示的第四实施例中，由入射光的光电转换产生的电荷可以有效地被捕获到高场区域25中。
而且，当在基板深度方向上形成电位梯度时，在高场区域25中倍增的电荷可以有效地被收集到阴极接触部23中。
<11.第十一实施例>
图26示出作为应用本技术的光检测元件的光电二极管阵列的第十一实施例的构造的示例。
将与20至24所示的第九实施例对比地说明第十一实施例。
在图26所示的根据第十一实施例的光电二极管阵列1中，在图20所示的第九实施例中的形成为在基板的后表面侧与N+型第二半导体层22相邻的P-型第七半导体层82和N-型第九半导体层84被低浓度的N型(N-型)第十半导体层91(在下文将其称为N-型第十半导体层91)代替。N-型第十半导体层91形成为在基板深度方向上具有比图20中的P-型第七半导体层82和N-型第九半导体层84更大的厚度。每个高场区域25的区域相应地形成为在基板深度方向上具有短的长度。
当高场区域25的区域因此形成为在基板深度方向上具有短的长度并且与基板的前表面和基板的后表面分离时，P+型第一半导体层21与N+型第二半导体层21之间的形成高场区域25的界面避免接触半导体基板的前表面和后表面。由此，可以抑制在半导体基板的前表面和后表面中出现的暗电流的倍增。
图27所示的根据第十一实施例的光电二极管阵列1对应于图21所示的根据第九实施例的构造示例。在图27中，图21中的形成为在基板的后表面侧与N+型第二半导体层22相邻的P-型第七半导体层82和N-型第九半导体层84被N-型第十半导体层91代替。而且，形成在像素10之间的边界处的分隔部43从基板的前表面侧形成为对应于高场区域25的区域的在基板深度方向上的长度。
图28所示的根据第十一实施例的光电二极管阵列1对应于图22所示的根据第九实施例的构造示例。图22中的形成在像素10之间的边界处的分隔部43从基板的后表面侧形成为对应于图28中的高场区域25的区域的在基板深度方向上的长度。
图29所示的根据第十一实施例的光电二极管阵列1对应于图23所示的根据第九实施例的构造示例。在图29中，图23中的形成为在基板的后表面侧与N+型第二半导体层22相邻的N-型第三半导体层61和P-型第七半导体层82被N-型第十半导体层91代替。而且，形成在像素10之间的边界处的分隔部43从基板的前表面侧形成为对应于高场区域25的区域的在基板深度方向上的长度。
图30所示的根据第十一实施例的光电二极管阵列1对应于图24所示的根据第九实施例的构造示例。在图30中，图24中的形成为在基板的后表面侧与N+型第二半导体层22相邻的N-型第五半导体层72被P-型第七半导体层82代替。而且，形成在像素10之间的边界处的分隔部43从基板的后表面侧形成为对应于高场区域25的区域的在基板深度方向上的长度。
根据图26至30的第十一实施例，高场区域25的区域形成为在基板深度方向上具有短的长度，并且与基板的前表面和基板的后表面分离。因此，P+型第一半导体层21和N+型第二半导体层22之间的形成高场区域25的界面避免接触半导体基板的前表面和后表面。由此，可以抑制在半导体基板的前表面和后表面中出现的暗电流的倍增。高场区域25的区域的面积越小，DCR就可以越多地改善。因此，可以改善DCR。
<12.第十二实施例>
参考图31至38说明的第十二到第十五实施例表示将OCL(片上透镜)添加到光入射表面侧的构造示例。关于图31至图38中的半导体基板内的构造，将通过采用图21所示的根据第九实施例的构造的示例来进行说明。然而，也可以采用其他实施例的构造。
图31示出作为应用本技术的光检测元件的光电二极管阵列的第十二实施例的构造的示例。
图31的A是光电二极管阵列1的半导体基板的前表面侧的平面图。图31的B是沿图31的A的线X-X获取的截面图。
在图31的第十二实施例中，OCL 101以一个像素为单位形成在半导体基板的形成有布线层102的前表面侧上。因此，图31的光电二极管阵列1是前表面照射型的示例，其中，光入射表面是半导体基板的前表面。顺便提及，图31的A的平面图未示出布线层102。
当由此在光入射表面侧上形成OCL 101时，入射光可以被有效地捕获到高场区域25中，从而可以改善灵敏度。
图32示出在后表面照射型的情况下根据第十二实施例的光电二极管阵列1的构造的示例。
在第十二实施例中光入射表面是半导体基板的后表面的情况下，OCL 101以一个像素为单位形成在后表面上的固定电荷膜28的上表面上。使用诸如钨(W)、铝(Al)、铜(Cu)等之类的金属材料的像素间遮光膜103也设置在半导体基板的后表面上的像素边界处。
在光入射表面是半导体基板的后表面的后表面照射型的情况下，在光路上不存在布线层102。因此，可以抑制布线层102导致的光的渐晕(vignetting of light)，并因而进一步改善灵敏度。
<13.第十三实施例>
图33示出作为应用本技术的光检测元件的光电二极管阵列的第十三实施例的构造的示例。
图33的A是通过将OCL叠加在光电二极管阵列1的半导体基板的前表面侧的平面图上而获得的图。图33的B是沿图33的A的线X-X获取的截面图。
图33的第十三实施例是后表面照射型的示例，其中，光入射表面是半导体基板的后表面。图33的第十三实施例具有与图32所示的后表面照射型的第十二实施例的OCL构造不同的OCL构造。
具体地，在图32的第十二实施例中，针对一个像素形成一个OCL 101，而在图33的第十三实施例中，针对一个像素形成四个2×2(两行和两列)OCL 111。
当因此针对一个像素形成多个OCL 111时，入射光可以被收集到形成在像素边界附近的高场区域25中。也就是说，入射光可以有效地被捕获到高场区域25中，并因此可以改善灵敏度。
顺便提及，虽然图33表示针对一个像素布置四个OCL 111的示例，但针对一个像素布置的OCL 111的数量和布置不限于此，而是任意的。
<14.第十四实施例>
图34示出作为应用本技术的光检测元件的光电二极管阵列的第十四实施例的构造的示例。
图34的A是通过将OCL叠加在光电二极管阵列1的半导体基板的前表面侧的平面图上而获得的。图34的B是沿图34的A的线X-X获取的截面图。
图34的第十四实施例是后表面照射型的示例，其中，光入射表面是半导体基板的后表面。图14的第十四实施例具有与图32所示的后表面照射型的第十二实施例的OCL构造不同的OCL构造。
具体地，在图32的第十二实施例中，针对一个像素形成一个OCL 101，而在图34的第十四实施例中，针对4个2×2像素形成一个OCL 121。
当由此针对多个像素形成一个OCL 121时，可以增加高场区域25的面积，并因此可以改善光使用效率。
顺便提及，在光电二极管阵列1被构造为针对多个像素形成一个OCL 121的情况下，如图35所示，优选地不在一个OCL 121下方的分隔部43中埋入金属膜42。图34和图35仅在一个OCL 121下方的分隔部43是否具有金属膜42方面彼此不同。在针对四个2×2像素形成一个OCL 121的布置的情况下，如图34的A所示，在围绕OCL 121周边的2×2矩形的分隔部43中埋入金属膜42，而在OCL 121下方的2×2矩形内侧的分隔部43中省略金属膜42。因此，可以抑制由OCL 121会聚的光的渐晕。
图34和图35是针对四个2×2像素布置一个OCL 121的示例。然而，设置一个OCL121所针对的像素10的数量和布置不限于此，而是任意的。
例如，图36示出针对两个1×2(一行和两列)像素布置一个OCL 121的示例。在这种情况下，一个OCL 121的平面形状基本上是矩形。
而且，在图36中，在围绕一个OCL 121周边的1×2像素矩形的分隔部43中埋入金属膜42，而在OCL 121下方的1×2像素矩形内侧的分隔部43中省略金属膜42。由此，可以抑制由OCL 121会聚的光的渐晕。
而且，在针对多个像素设置一个OCL 121的情况下，像素10的平面形状可以是除正方形之外的形状，例如矩形或圆形。
图37示出像素10的平面形状是矩形并且针对两个矩形像素10布置一个OCL 121的示例。在这种情况下，一个OCL 121的平面形状基本上是正方形。
而且，在图37中，在围绕一个OCL 121的周边的1×2像素矩形内侧的分隔部43中埋入金属膜42，而在OCL 121下方的1×2像素矩形内侧的分隔部43中省略金属膜42。由此，可以抑制由OCL 121会聚的光的渐晕。
<15.第十五实施例>
图38示出作为应用本技术的光检测元件的光电二极管阵列的第十五实施例的构造的示例。
图38的A是通过将OCL叠加在光电二极管阵列1的半导体基板的前表面侧的平面图上而获得的。图38的B是沿图38的A的线X-X获取的截面图。
图38的第十四实施例与图32的第十二实施例(针对每个像素形成一个OCL 101的后表面照射型的光电二极管阵列1)的不同在于形成在半导体基板的前表面侧上的布线层102内的构造。
具体地，在图38的布线层102中，以四个2×2像素为单位，阴极接触部23彼此连接并且阳极接触部24彼此连接，使得由四个2×2像素中的光电转换产生的光信号作为一个像素的信号输出。
当多个相邻像素因此输出一个信号时，可以实现更高的灵敏度。
<16.第十六实施例>
图39示出作为应用本技术的光检测元件的光电二极管阵列的第十六实施例的构造的示例。
图39所示的第十六实施例是通过在图17所示的根据第八实施例的构造中将读出电路区域添加到半导体基板的前表面侧而形成的构造。
具体地，在图39的第十六实施例中，图17所示的第八实施例中的N-型第四半导体层71被扩展，并且在N-型第四半导体层71内形成具有与N-型第四半导体层71的导电类型相反的导电类型(P型)且具有低杂质浓度的阱151(在下文将其称为P-型阱151)。在P-型阱151中形成由两个源/漏区152和栅电极153构成的晶体管Tr1。两个源/漏区152中的一者连接到附图右侧的阴极触部23。附图左侧的阴极接触部23连接到附图中未示出的P-型阱151的晶体管Tr1。
因此，与在平面方向上布置由多个晶体管构成的读取电路区域和高场区域25的构造相比，通过在基板深度方向上堆叠读出电路区域和高场区域25，可以改善面积使用效率并减小像素尺寸。
读出电路区域可以被多个像素共用。
图40示出在多个像素共用读出电路区域的情况下的构造示例。
图40的A是在多个像素共用读出电路区域的情况下光电二极管阵列1的半导体基板的截面图。图40的B是在多个像素共用读出电路区域的情况下光电二极管阵列1的平面图。图40的A的截面图对应于图40的B中的由交替的长短虚线表示的部分。
如图40的A所示，图39中的晶体管Tr1的两个源/漏区152中的一者被N+型第二半导体层22代替，且在N+型第二半导体层22的上表面上形成用于抑制暗电流的钉扎层171。钉扎层171由具有与N+型第二半导体层22的导电类型相反的导电类型的P型半导体层形成。通过控制提供给晶体管Tr1的栅电极153的电压，在N+型第二半导体层22的信号累积和读出之间进行切换。
如图40的B所示，晶体管Tr1设置在四个2×2(两行和两列)像素的中心部分中，并且被四个像素共用。而且，阳极接触部24布置在八个4×2(四行和两列)像素的四个角部处，并且用于控制P-型阱151的电压的接触部172布置在八个4×2像素的中心部分中。例如，诸如零V等之类的预定电压被提供给接触部172。除了用于信号读出的晶体管Tr1之外的多个控制晶体管Tr2布置在八个4×2像素的外围部分中。
因此，在读出电路区域和高场区域25在基板深度方向上垂直堆叠的构造中，通过在多个像素之间共用读出电路区域，可以进一步改善面积使用效率并减小像素尺寸。
<17.第一制造方法>
接下来，参考图41，将说明在光电二极管阵列1的半导体基板中形成P+型第一半导体层21和N+型第二半导体层22的第一制造方法。例如，第一制造方法可以应用于图1和图2所示的第一实施例。
首先，通过在半导体基板的深度方向上多次进行诸如磷(P)等之类的N型杂质的离子注入来形成N+型的阱211(在下文将其称为N+型阱211)。
接下来，通过使用根据用于形成P+型第一半导体层21的区域进行图案化的掩模212在半导体基板的深度方向上多次进行诸如硼(B)等之类的P型杂质的离子注入来形成P+型第一半导体层21。例如，如在图1的A的平面图中，P+型第一半导体层21的形成区域对应于位于像素10的边界及其附近处的外围部分。N+型阱211的除形成的P+型第一半导体层21之外的区域成为N+型第二半导体层22。因此，可以在半导体基板的深度方向上形成高场区域25。
在通过在半导体基板的深度方向上多次进行离子注入来形成N+型阱211和P+型第一半导体层21的方法中，如图41的阴影所示，在N+型阱211和P+型第一半导体层21的各个区域中在深度方向上出现浓度差异。优选将N+型阱211的杂质浓度控制在例如约1015至1017/cm3。而且，P+型第一半导体层21的杂质浓度优选地高于N+型阱211的杂质浓度。
随后，通过在后表面侧界面的整个区域中进行P型杂质的离子注入，在后表面侧界面的整个区域中形成P+型第一半导体层21。顺便提及，可以通过使用掩模不在后表面侧界面的整个区域中而是仅在N+型第二半导体层22的区域中进行P型杂质的离子注入。或者，如图2所示，在后表面侧界面处形成用于抑制暗电流的固定电荷膜28的情况下，在固定电荷膜28中积累正空穴，并因此可以在没有在后表面侧界面的整个区域中形成P+型第一半导体层21的情况下额外地形成固定电荷膜28。
接下来，在半导体基板的前表面侧界面处形成阴极接触部23和阳极接触部24。
可以如上所述地形成P+型第一半导体层21和N+型第二半导体层22。
<18.第二制造方法>
接下来，参考图42，将说明在光电二极管阵列1的半导体基板中形成P+型第一半导体层21和N+型第二半导体层22的第二制造方法。第二制造方法可应用于如在图3的第二实施例中的分隔部43设置在像素10的边界处的情况。
首先，通过在半导体基板的深度方向上多次进行诸如磷(P)等之类的N型杂质的离子注入来形成N+型的阱221(在下文将其称为N+型阱221)。
接下来，在N+型阱221内在基板深度方向上与位于像素10的边界及其附近处的外围部分对应的区域中埋入包括P型离子的氧化物膜222，并且通过热扩散形成P+型第一半导体层21。N+型阱221的除形成的P+型第一半导体层21之外的区域成为N+型第二半导体层22。因此，可以在半导体基板的深度方向上形成高场区域25。
N+型阱221的杂质浓度优选控制在例如约1015至1017/cm3。而且，P+型第一半导体层21的杂质浓度优选高于N+型阱221的杂质浓度。在载流子移动不受影响的范围内，通过热扩散形成的P+型第一半导体层21可以在与基板深度方向正交的水平方向上出现浓度差异。
后续过程类似于参考图41说明的第一制造方法的过程。
具体地，在后表面侧界面的整个区域中或仅在N+型第二半导体层22的区域中进行P型杂质的离子注入，从而在后表面侧界面的整个区域中形成P+型第一半导体层21。或者，省略在后表面侧界面的整个区域中形成P+型第一半导体层21的过程，并且在后表面界面处形成固定电荷膜28。另外，在半导体基板的前表面侧界面处形成阴极接触部23和阳极接触部24。
氧化膜222原样保留为构成分隔部43的绝缘膜41。此外，在作为分隔部43的绝缘膜41的内侧设置金属膜42的情况下，对作为绝缘膜41的氧化物膜222的一部分进行开口，并将金属材料埋入其中。
<19.第三制造方法>
接下来，参考图43，将说明在光电二极管阵列1的半导体基板中形成P+型第一半导体层21和N+型第二半导体层22的第三制造方法。第三制造方法也是在像素10的边界处设置分隔部43的情况下的制造方法。
在参考图42说明的第二制造方法中，首先通过在半导体基板的深度方向上多次进行诸如磷(P)等之类的N型杂质的离子注入来形成N+型阱221。第三制造方法使用高浓度的N型(N+)半导体基板231，而不是在半导体基板中形成N+型阱221。该方法在其他方面类似于参考图41说明的第二制造方法。
N+型半导体基板231的杂质浓度优选控制在例如约1015至1017/cm3。P+型第一半导体层21的杂质浓度优选地高于N+型半导体基板231的杂质浓度。在载流子移动不受影响的范围内，通过热扩散形成的P+型第一半导体层21在与基板深度方向正交的水平方向上出现浓度差异。
后续过程类似于参考图41说明的第一制造方法的过程。
<20.第四制造方法>
接下来，参考44，将说明在光电二极管阵列1的半导体基板中形成P+型第一半导体层21和N+型第二半导体层22的第四制造方法。第四制造方法也是在像素10的边界处设置分隔部43的情况下的制造方法。
首先，在半导体基板261中，在与位于像素10的边界及其附近处的外围部分对应的区域中，在基板深度方向上埋入包括N型离子的第一氧化物膜262，并且通过热扩散形成N+型半导体层263。
接下来，去除形成的包括N型离子的第一氧化物膜262。在去除了第一氧化物膜262的部分中埋入包括P型离子的第二氧化物膜264，并且通过热扩散形成P+型半导体层21。N+型半导体层263的除形成的P+型第一半导体层21之外的区域成为N+型第二半导体层22。因此，可以在半导体基板的深度方向上形成高场区域25。
N+型第二半导体层22的杂质浓度优选控制在例如约1015至1017/cm3。P+型第一半导体层21的杂质浓度优选地高于N+型第二半导体层22的杂质浓度。在不影响载流子移动的范围内，通过热扩散形成的P+型第一半导体层21和N+型第二半导体层22可以具有在与基板深度方向正交的水平方向上出现浓度差异。
后续过程类似于参考图41说明的第一制造方法的过程。
<21.第五制造方法>
接下来，参考图45，将说明在光电二极管阵列1的半导体基板中形成P+型第一半导体层21和N+型第二半导体层22的第五制造方法。第五制造方法也是在像素10的边界处设置分隔部43的情况下的制造方法。
首先，在半导体基板261中，在与位于像素10的边界及其附近处的外围部分对应的区域中，在基板深度方向上埋入包括N型离子的第一氧化物膜262。
接下来，在半导体基板261中，在与位于像素10的边界及其附近处的外围部分对应的区域中，在基板深度方向上埋入包括P型离子的第二氧化物膜264。埋入包括P型离子的第二氧化物膜264的区域是与埋入包括N型离子的第一氧化物膜262的区域不同的区域。埋入包括N型离子的第一氧化物膜262的区域和埋入包括P型离子的第二氧化物膜264的区域分别对应于分隔部43的绝缘膜41的区域。
接下来，通过执行热扩散来形成P+型半导体层21和N+型第二半导体层22。因此，可以在半导体基板的深度方向上形成高场区域25。
N+型第二半导体层22的杂质浓度优选控制在例如约1015至1017/cm3。P+型第一半导体层21的杂质浓度优选地高于N+型第二半导体层22的杂质浓度。在不影响载流子移动的范围内，通过热扩散形成的P+型第一半导体层21和N+型第二半导体层22可以在与基板深度方向正交的水平方向上出现浓度差异。
后续过程类似于参考图41说明的第一制造方法的过程。
<22.第六制造方法>
接下来，参考图46，将说明在光电二极管阵列1的半导体基板中形成P+型第一半导体层21和N+型第二半导体层22的第六制造方法。第六制造方法是在如在图9所示的第四实施例中通过从基板的前面板挖掘来形成锥形分隔部43的情况下的制造方法。
首先，如图46的A所示，通过从低浓度的N型(N-)半导体基板281的前表面侧挖掘到预定深度来形成沟槽282。沟槽282被制造成在前表面侧具有宽开口面积并且在后表面侧具有作为底部的窄开口面积的锥形形状。
接下来，如图46的B所示，通过从沟槽282的侧表面进行诸如磷(P)等之类的N型杂质的离子注入，沿着沟槽282的侧表面形成N+型第二半导体层22。
接下来，如图46的C所示，通过从沟槽282的侧表面在比N+型第二半导体层22更浅的基板内进行诸如硼(B)等之类的P型杂质的离子注入来形成P+型第一半导体层21。通过等离子体掺杂进行例如作为离子注入的浅注入，可以更容易地设置电场。
接下来，如图46的D所示，通过在沟槽282内埋入氧化膜41来形成分隔部43。在金属膜42也作为分隔部43设置的情况下，在埋入氧化膜41之后，对一部分氧化膜41进行开口并且埋入金属膜42。
后续过程类似于参考图41说明的第一制造方法的过程。
<23.第七制造方法>
接下来，参考图47和图48，将说明在光电二极管阵列1的半导体基板中形成P+型第一半导体层21和N+型第二半导体层22的第七制造方法。第七制造方法是在如在图24所示的第九实施例中通过从基板的后面板挖掘来形成锥形分隔部43的情况下的制造方法。
在通过从基板的后表面侧挖掘来形成锥形分隔部43的情况下，如图47的A所示，例如，首先在低浓度的N型(N-型)半导体基板301的前表面侧上形成阴极接触部23、阳极接触部24和阳极接触部24等的周边上的P-型第六半导体层81。随后，在基板的形成有阴极接触部23和阳极接触部24等的前表面上形成布线层302。
在形成布线层302之后，如图47的B所示，将半导体基板301垂直翻转，并且使沟槽311从半导体基板301的后表面侧形成为预定深度。
接下来，如图47的C所示，通过从沟槽311的侧表面进行诸如磷(P)等之类的N型杂质的离子注入来形成N+型第二半导体层22。
接下来，如图48的A所示，通过从沟槽311的侧表面在比N+型第二半导体层22更浅的基板内进行诸如硼(B)等之类的P型杂质的离子注入来形成P+型第一半导体层21。通过等离子体掺杂进行例如作为离子注入的浅注入，可以更容易地设置电场。
接下来，如图48的B所示，在沟槽311的侧表面和底表面以及半导体基板301的没有形成沟槽311的后表面界面处上形成固定电荷膜29。固定电荷膜29例如是HfO2或Al2O3等的膜。
接下来，如图48的C所示，在沟槽311内埋入氧化膜41，从而形成分隔部43。在还设置作为分隔部43的金属膜42的情况下，在埋入氧化膜41之后，对一部分氧化膜41进行开口并且埋入金属膜42。
如上所述，可以制造具有从基板的后表面侧形成的锥形分隔部43的光电二极管阵列1。
<24.总结>
如上所述，根据第一至第十六实施例的光电二极管阵列1包括：以矩阵形式布置的多个像素10；像素10均包括第一导电类型(例如，P型)的第一半导体层(P+型第一半导体层21)和与第一导电类型相反的第二导电类型(例如，N型)的第二半导体层(N+型第二半导体层22)，第一半导体层形成在像素边界附近的外围部分中，第二半导体层在平面视图中形成在第一半导体层的内侧，在施加反向偏置电压时由第一半导体层和第二半导体层形成的高场区域25被构造为形成在基板的深度方向上。
由于高场区域25形成在基板深度方向(垂直方向)上，所以高场区域25可以在没有设置任何保护环的情况下在平面方向上形成为小区域，从而可以减小像素尺寸。
此外，在光电二极管阵列1中的像素边界处形成分隔部43的情况下，可以减少电串扰和光串扰。
可以通过通过使用前述第一至第七制造方法中的一种制造方法来制造用于在基板的深度方向上形成高场区域25的第一导电类型(例如，P型)的第一半导体层(P+型第一半导体层21)和第二导电类型(例如，N型)的第二半导体层(N+型第二半导体层22)。
例如，以矩阵形式布置有APD的光电二极管阵列1(在APD中，可以在基板深度方向(垂直方向)上形成高场区域25)可以用于光子计数器和TOF(飞行时间)传感器的光接收元件。
本技术的实施例不限于上述实施例，而是可以在不脱离本技术的精神的情况下进行各种改变。
例如，可以采用使上述多个实施例的全部或一部分彼此组合的方式。
应注意，本说明书中说明的效果仅是说明性的而不是限制性的，并且可以存在除本说明书中说明的效果之外的效果。
顺便提及，本技术还可以采用以下构造。
(1)一种光检测元件，包括：
以矩阵形式布置的多个像素；
所述像素均包括第一导电类型的第一半导体层和与所述第一导电类型相反的第二导电类型的第二半导体层，所述第一半导体层形成在像素边界附近的外围部分中，所述第二半导体层在平面视图中形成在所述第一半导体层内侧，
在施加反向偏置电压时由所述第一半导体层和所述第二半导体层形成的高场区域被构造为形成在基板的深度方向上。
(2)根据上述(1)所述的光检测元件，还包括：
分隔部，所述分隔部在像素边界处使相邻像素彼此绝缘和分离，其中，所述高场区域被构造为与所述分隔部相邻地形成。
(3)根据上述(1)或(2)所述的光检测元件，还包括：
在平面视图中在所述第二半导体层内侧的所述第二导电类型的第三半导体层，所述第三半导体层比所述第二半导体层具有更低的杂质浓度。
(4)如上述(1)至(3)中任一项所述的光检测元件，其中，
所述第二半导体层具有杂质浓度朝向所述基板的前表面增加的电位梯度。
(5)根据上述(1)至(4)中任一项所述的光检测元件，还包括：
所述第一导电类型或所述第二导电类型的低杂质浓度的第四半导体层，所述第四半导体层在所述基板的深度方向上与所述第二半导体层相邻。
(6)根据上述(5)所述的光检测元件，其中
所述第四半导体层在所述基板的前表面侧与所述第二半导体层相邻，并且具有所述第二导电类型。
(7)根据上述(5)或(6)所述的光检测元件，其中
所述第四半导体层在所述基板的后表面侧与所述第二半导体层相邻，并且具有所述第二导电类型。
(8)根据上述(5)所述的光检测元件，其中
所述第四半导体层在所述基板的前表面侧与所述第二半导体层相邻，并且具有所述第一导电类型。
(9)根据上述(5)或(8)所述的光检测元件，其中
所述第四半导体层在所述基板的后表面侧与所述第二半导体层相邻，并且具有所述第一导电类型。
(10)根据上述(1)至(9)中任一项所述的光检测元件，还包括：
在所述第一导电类型的阱内的读出电路，所述阱形成在所述基板的前表面中。
(11)根据上述(10)所述的光检测元件，其中，
所述读出电路被多个所述像素共用。
(12)根据上述(10)或(11)所述的光检测元件，还包括：
所述第一导电类型的第五半导体层，所述第五半导体层与所述第二半导体层相邻，并且所述第五半导体层位于所述基板的前表面中。
(13)如上述(10)至(12)中任一项所述的光检测元件，其中，
所述读出电路通过控制栅电极在信号累积和读出之间切换。
(14)一种用于制造光检测元件的方法，所述方法包括：
在以矩阵形式布置的像素的边界附近的外围部分中形成第一导电类型的第一半导体层；并且
在平面视图中在所述第一半导体层的内侧形成与所述第一导电类型相反的第二导电类型的第二半导体层，
在施加反向偏置电压时由所述第一半导体层和所述第二半导体层形成的高场区域被构造为形成在基板的深度方向上。
(15)根据上述(14)所述的用于制造光检测元件的方法，其中，
所述外围部分中的所述第一半导体层和所述第一半导体层内侧的所述第二半导体层通过如下方式形成：在所述第二导电类型的阱内，在所述像素的所述边界附近的所述外围部分中进行所述第一导电类型的离子注入。
(16)根据上述(15)所述的用于制造光检测元件的方法，其中，
通过对所述基板进行离子注入来形成所述第二导电类型的所述阱。
(17)根据上述(15)所述的用于制造光检测元件的方法，其中，
将所述第二导电类型的所述基板用作所述第二导电类型的所述阱。
(18)根据上述(14)所述的用于制造光检测元件的方法，其中，
所述外围部分中的所述第一半导体层和所述第一半导体层内侧的所述第二半导体层通过如下方式形成：埋入包括所述第二导电类型的离子的第一氧化物膜，在通过热扩散形成所述第二半导体层之后去除所述第一氧化物膜，在去除了所述第一氧化物膜的部分中埋入包括所述第一导电类型的离子的第二氧化物膜，并且通过热扩散形成所述第一半导体层。
(19)根据上述(14)所述的用于制造光检测元件的方法，其中，
所述外围部分中的所述第一半导体层和所述第一半导体层内侧的所述第二半导体层通过如下方式形成：埋入包括所述第一导电类型的离子的第一氧化物膜，在与所述第一氧化物膜不同的区域中埋入包括所述第二导电类型的离子的第二氧化物膜，并且通过热扩散形成所述第一半导体层和所述第二半导体层。
(20)根据上述(14)所述的用于制造光检测元件的方法，其中，
所述外围部分中的所述第一半导体层和所述第一半导体层内侧的所述第二半导体层通过如下方式形成：在所述基板的所述像素的所述边界处形成被挖掘到所述基板的预定深度的沟槽，并且从所述沟槽的侧表面进行所述第一导电类型的离子注入和所述第二导电类型的离子注入。
[附图标记列表]
1光电二极管阵列；10像素；21第一半导体层(P+型第一半导体层)；22第二半导体层(N+型第二半导体层)；23接触部(阴极接触部)；24接触部(阳极接触部)；25高场区域；28、29固定电荷膜；41氧化膜；42金属膜；43分隔部；61第三半导体层(N-型第三半导体层)；71第四半导体层(N-型第四半导体层)；72第五半导体层(N-型第五半导体层)；81第六半导体层(P-型第六半导体层)；82第七半导体层(P-型第七半导体层)；83第八半导体层(N-型第九半导体层)；91第十半导体层(N-型第十半导体层)；151阱(P-阱)；153栅电极；171钉扎层；172接触部；211阱(N+型阱)；221阱(N+型阱)；222氧化膜；231、261半导体基板；262第一氧化膜；263半导体层；264第二氧化膜；281半导体基板；282、311沟槽。

Claims (22)

1.一种光检测元件，包括：
以矩阵形式布置的多个像素；
所述像素均包括第一导电类型的第一半导体层和与所述第一导电类型相反的第二导电类型的第二半导体层，所述第一半导体层形成在像素边界附近的外围部分中，所述第二半导体层在平面视图中形成在所述第一半导体层内侧，
在施加反向偏置电压时由所述第一半导体层和所述第二半导体层形成的高场区域被构造为形成在基板的深度方向上，
其中，所述第二半导体层具有杂质浓度朝向所述基板的前表面增加的电位梯度。
2.根据权利要求1所述的光检测元件，还包括：
分隔部，所述分隔部在像素边界处使相邻像素彼此绝缘和分离，其中，所述高场区域被构造为与所述分隔部相邻地形成。
3.根据权利要求1所述的光检测元件，还包括：
在平面视图中在所述第二半导体层内侧的所述第二导电类型的第三半导体层，所述第三半导体层比所述第二半导体层具有更低的杂质浓度。
4.根据权利要求1所述的光检测元件，还包括：
所述第一导电类型或所述第二导电类型的第四半导体层，所述第四半导体层比所述第二半导体层具有更低的杂质浓度，并且所述第四半导体层在所述基板的深度方向上与所述第二半导体层相邻。
5.根据权利要求4所述的光检测元件，其中，
所述第四半导体层在所述基板的前表面侧与所述第二半导体层相邻，并且具有所述第二导电类型。
6.根据权利要求4所述的光检测元件，其中，
所述第四半导体层在所述基板的后表面侧与所述第二半导体层相邻，并且具有所述第二导电类型。
7.根据权利要求4所述的光检测元件，其中，
所述第四半导体层在所述基板的前表面侧与所述第二半导体层相邻，并且具有所述第一导电类型。
8.根据权利要求4所述的光检测元件，其中，
所述第四半导体层在所述基板的后表面侧与所述第二半导体层相邻，并且具有所述第一导电类型。
9.根据权利要求1所述的光检测元件，在所述基板的前表面中还包括：
阳极接触部，所述阳极接触部连接到所述第一半导体层；和
阴极接触部，所述阴极接触部连接到所述第二半导体层。
10.根据权利要求9所述的光检测元件，还包括：
形成在所述基板的前表面中的浅沟槽隔离部，所述浅沟槽隔离部用于电隔离所述阳极接触部和所述阴极接触部。
11.根据权利要求9所述的光检测元件，其中，
所述阳极接触部和所述阴极接触部在所述像素的平面区域中布置在对角方向上。
12.根据权利要求1至11中任一项所述的光检测元件，还包括：
在所述第一导电类型的阱内的读出电路，所述阱形成在所述基板的前表面中。
13.根据权利要求12所述的光检测元件，其中，
所述读出电路被多个所述像素共用。
14.根据权利要求12所述的光检测元件，还包括：
所述第一导电类型的第五半导体层，所述第五半导体层与所述第二半导体层相邻，并且所述第五半导体层位于所述基板的前表面中。
15.根据权利要求14所述的光检测元件，其中，
所述读出电路通过控制栅电极在信号累积和读出之间切换。
16.一种用于制造光检测元件的方法，所述方法包括：
在以矩阵形式布置的像素的边界附近的外围部分中形成第一导电类型的第一半导体层；并且
在平面视图中在所述第一半导体层的内侧形成与所述第一导电类型相反的第二导电类型的第二半导体层，
在施加反向偏置电压时由所述第一半导体层和所述第二半导体层形成的高场区域被构造为形成在基板的深度方向上，
其中，所述第二半导体层具有杂质浓度朝向所述基板的前表面增加的电位梯度。
17.根据权利要求16所述的用于制造光检测元件的方法，其中，
所述外围部分中的所述第一半导体层和所述第一半导体层内侧的所述第二半导体层通过如下方式形成：在所述第二导电类型的阱内，在所述像素的所述边界附近的所述外围部分中进行所述第一导电类型的离子注入。
18.根据权利要求17所述的用于制造光检测元件的方法，其中，
通过对所述基板进行离子注入来形成所述第二导电类型的所述阱。
19.根据权利要求17所述的用于制造光检测元件的方法，其中，
将所述第二导电类型的所述基板用作所述第二导电类型的所述阱。
20.根据权利要求16所述的用于制造光检测元件的方法，其中，
所述外围部分中的所述第一半导体层和所述第一半导体层内侧的所述第二半导体层通过如下方式形成：埋入包括所述第二导电类型的离子的第一氧化物膜，在通过热扩散形成所述第二半导体层之后去除所述第一氧化物膜，在去除了所述第一氧化物膜的部分中埋入包括所述第一导电类型的离子的第二氧化物膜，并且通过热扩散形成所述第一半导体层。
21.根据权利要求16所述的用于制造光检测元件的方法，其中，
所述外围部分中的所述第一半导体层和所述第一半导体层内侧的所述第二半导体层通过如下方式形成：埋入包括所述第一导电类型的离子的第一氧化物膜，在与所述第一氧化物膜不同的区域中埋入包括所述第二导电类型的离子的第二氧化物膜，并且通过热扩散形成所述第一半导体层和所述第二半导体层。
22.根据权利要求16所述的用于制造光检测元件的方法，其中，
所述外围部分中的所述第一半导体层和所述第一半导体层内侧的所述第二半导体层通过如下方式形成：在所述基板的所述像素的所述边界处形成被挖掘到所述基板的预定深度的沟槽，并且从所述沟槽的侧表面进行所述第一导电类型的离子注入和所述第二导电类型的离子注入。
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