CN116457630A - 光接收元件、光探测器和测距系统 - Google Patents

光接收元件、光探测器和测距系统 Download PDF

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Abstract

本发明提供了一种光接收元件(10)，其设置在半导体基板(100)中并由像素分离壁(110)包围。该光接收元件(10)包括：放大电荷的倍增区域(101)；设置在所述倍增区域(101)的与光接收表面相反的一侧的表面上的阴极单元；设置为覆盖所述光接收表面和所述像素分离壁(110)的内侧面的空穴累积区域(104)；以及设置在覆盖所述像素分离壁(110)的内侧面的所述空穴累积区域(104)的表面的一部分上的阳极单元，该表面的一部分在与所述光接收表面相反的一侧。当从与所述光接收表面相反的一侧的表面上方观察所述半导体基板(100)时，所述倍增区域(101)设置为使得所述倍增区域(101)的中心点(Oc)比所述光接收元件(10)的中心点(Ob)距所述阳极单元更远。

Description

光接收元件、光探测器和测距系统
技术领域
本公开涉及光接收元件、光探测器和测距系统。
背景技术
近年来，通过飞行时间(ToF)方法测量距离的测距系统引起了关注。作为包括在测距系统中的光接收元件，存在使用单光子雪崩二极管(SPAD：single photon avalanchediode)的光接收元件。这样的SPAD可以高精度地检测光：其中，光(光子)的单个粒子进入并且由光电转换产生的电子(电荷)在PN接合区域中倍增(雪崩放大)。在该测距系统中，通过检测倍增电子的电流流动的时序，可以高精度地测量距离。
引文列表
专利文献
专利文献1：WO 2018/074530 A
发明内容
技术问题
然而，在其中耐压随着像素(光接收元件)尺寸的小型化而降低的使用SPAD的传统测距系统中，在确保所需耐压的同时，进一步将像素小型化受到限制。
本公开提出了在确保所需耐压的同时可以进一步将像素小型化的光接收元件、光探测器和测距系统。
问题的解决方案
根据本公开，提供了一种光接收元件，其设置在半导体基板中并由像素分离壁包围。所述光接收元件包括：光电转换单元，其设置在所述半导体基板中，并利用从所述半导体基板的光接收表面入射的光而产生电荷；倍增区域，其设置在所述光电转换单元的与所述光接收表面相反的一侧，并放大来自所述光电转换单元的电荷；阴极单元，其设置在所述倍增区域的与所述光接收表面相反的一侧的表面上；空穴累积区域，其设置为覆盖所述光接收表面和所述像素分离壁的内侧面；和阳极单元，其设置在覆盖所述像素分离壁的所述内侧面的所述空穴累积区域的表面的一部分上，所述表面的一部分在与所述光接收表面相反的一侧。在所述光接收元件中，当从与所述光接收表面相反的一侧的表面上方观察所述半导体基板时，所述倍增区域设置为使得所述倍增区域的中心点比所述光接收元件的中心点距所述阳极单元更远。
此外，根据本公开，提供了一种光探测器，包括：像素组，其包括在半导体基板中以矩阵状排列的多个像素；和像素分离壁，其包围各个所述像素并将所述像素彼此分离。在所述光探测器中，各个所述像素包括：光电转换单元，其设置在所述半导体基板中，并利用从所述半导体基板的光接收表面入射的光而产生电荷；倍增区域，其设置在所述光电转换单元的与所述光接收表面相反的一侧，并放大来自所述光电转换单元的电荷；阴极单元，其设置在所述倍增区域的与所述光接收表面相反的一侧的表面上；空穴累积区域，其设置为覆盖所述光接收表面和所述像素分离壁的内侧面；和阳极单元，其设置在覆盖包围所述像素组的所述像素分离壁的所述内侧面的所述空穴累积区域的表面的一部分上，所述表面的一部分在与所述光接收表面相反的一侧。在所述光探测器中，当从与所述光接收表面相反的一侧的表面上方观察所述半导体基板时，在所述像素组中所包括的所述多个像素之中的至少一个像素中，所述倍增区域设置为使得所述倍增区域的中心点比所述多个像素之中的所述至少一个像素中的相应像素的中心点更靠近所述像素组的中心点。
此外，根据本公开，提供了一种测距系统，包括：照明装置，其发射照射光；和光探测器，其接收通过在被摄体上反射所述照射光而获得的反射光。在所述测距系统中，所述光探测器包括：像素组，其包括在半导体基板中以矩阵状排列的多个像素；和像素分离壁，其包围各个所述像素并将所述像素彼此分离。在所述光探测器中，各个所述像素包括：光电转换单元，其设置在所述半导体基板中，并利用从所述半导体基板的光接收表面入射的光而产生电荷；倍增区域，其设置在所述光电转换单元的与所述光接收表面相反的一侧，并放大来自所述光电转换单元的电荷；阴极单元，其设置在所述倍增区域的与所述光接收表面相反的一侧的表面上；空穴累积区域，其设置为覆盖所述光接收表面和所述像素分离壁的内侧面；和阳极单元，其设置在覆盖包围所述像素组的所述像素分离壁的所述内侧面的所述空穴累积区域的表面的一部分上，所述表面的一部分在与所述光接收表面相反的一侧。在所述光探测器中，当从与所述光接收表面相反的一侧的表面上方观察所述半导体基板时，在所述像素组中所包括的所述多个像素之中的至少一个像素中，所述倍增区域设置为使得所述倍增区域的中心点比所述多个像素之中的所述至少一个像素中的相应像素的中心点更靠近所述像素组的中心点。
附图说明
图1是用于说明像素10的电路构成的示例的说明图。
图2是示出根据光的入射的光电二极管20的阴极电压VS的变化和检测信号PFout的曲线图。
图3是示出光探测器501的构成例的框图。
图4是示出合并有光探测器501的测距系统611的构成例的框图。
图5是示出根据比较例的像素10的详细构成的示例的示意性截面图。
图6是示出根据比较例的像素10的详细构成的示例的示意性平面图。
图7是示出根据本公开第一实施方案的像素10的详细构成的示例的示意性截面图。
图8是示出根据本公开第一实施方案的像素10的详细构成的示例的示意性平面图。
图9是示出根据本公开第一实施方案的变形例的像素10的详细构成的示例的示意性平面图。
图10是示出根据本公开第二实施方案的像素10的详细构成的示例的示意性平面图。
图11是示出根据本公开第二实施方案的变形例的像素10的详细构成的示例的示意性平面图。
图12是示出根据本公开第三实施方案的像素10的详细构成的示例的示意性截面图。
图13是示出根据本公开第三实施方案的像素10的详细构成的示例的示意性平面图。
图14是示出根据本公开第四实施方案的像素10的详细构成的示例的示意性截面图。
图15是示出根据本公开第四实施方案的像素10的详细构成的示例的示意性平面图。
图16是示出根据本公开第四实施方案的变形例1的像素10的详细构成的示例的示意性平面图。
图17是示出根据本公开第四实施方案的变形例2的像素10的详细构成的示例的示意性平面图。
图18是示出根据本公开第五实施方案的像素10的详细构成的示例的示意性截面图。
图19是示出根据本公开第五实施方案的像素10的详细构成的示例的示意性平面图。
图20是示出根据本公开第六实施方案的像素10的详细构成的示例的示意性截面图。
图21是示出根据本公开第六实施方案的变形例的像素10的详细构成的示例的示意性截面图。
图22是示出根据本公开第七实施方案的像素10的详细构成的示例的示意性截面图。
图23是示出根据本公开第七实施方案的像素10的详细构成的示例的示意性平面图。
图24是示出根据本公开第七实施方案的变形例的像素10的详细构成的示例的示意性平面图。
图25是示出根据本公开第八实施方案的像素10的详细构成的示例的示意性平面图。
图26是示出根据本公开第八实施方案的变形例的像素10的详细构成的示例的示意性平面图。
图27是示出根据本公开第九实施方案的像素10的详细构成的示例的示意性截面图。
图28是示出根据本公开第九实施方案的像素10的详细构成的示例的示意性平面图。
图29是示出根据本公开第九实施方案的变形例1的像素10的详细构成的示例的示意性平面图。
图30是示出根据本公开第九实施方案的变形例2的像素10的详细构成的示例的示意性平面图。
图31是示出根据本公开第九实施方案的变形例3的像素10的详细构成的示例的示意性平面图。
图32是示出根据本公开第十实施方案的像素10的详细构成的示例的示意性截面图。
图33是示出根据本公开第十实施方案的像素10的详细构成的示例的示意性平面图。
图34是示出根据本公开第十实施方案的变形例的像素10的详细构成的示例的示意性平面图。
图35A是用于说明根据本公开第十一实施方案的像素10的制造方法的示意图(部分1)。
图35B是用于说明根据本公开第十一实施方案的像素10的制造方法的示意图(部分2)。
图35C是用于说明根据本公开第十一实施方案的像素10的制造方法的示意图(部分3)。
图35D是用于说明根据本公开第十一实施方案的像素10的制造方法的示意图(部分4)。
图35E是用于说明根据本公开第十一实施方案的像素10的制造方法的示意图(部分5)。
图35F是用于说明根据本公开第十一实施方案的像素10的制造方法的示意图(部分6)。
图36A是用于说明根据本公开第十一实施方案的变形例的像素10的制造方法的示意图(部分1)。
图36B是用于说明根据本公开第十一实施方案的变形例的像素10的制造方法的示意图(部分2)。
图36C是用于说明根据本公开第十一实施方案的变形例的像素10的制造方法的示意图(部分3)。
图37是示出作为根据本公开实施方案的测距系统611适用的电子设备的智能手机900的构成例的框图。
具体实施方式
在下文中，将参照附图详细说明本公开的实施方案。在以下各个实施方案中，由相同的附图标记表示相同的部分，并且省略重复说明。
以下说明中所参照的附图是用于说明本公开的实施方案并促进其理解的附图，并且为了清楚起见，附图中所示的形状、尺寸和比例等可能与实际情况不同。考虑到以下说明和已知技术，可以在设计上适当地修改附图中所示的光探测器和光探测器中所包括的组件等。在以下说明中，除非另有规定，否则光探测器的堆叠结构的垂直方向对应于在将光探测器布置成使得入射到光探测器上的光从下朝向上的情况下的相对方向。
以下说明中对特定形状的说明不仅仅是指几何定义的形状。具体地，以下说明中对特定形状的说明包括在像素、光探测器、它们的制造方法和它们的使用/操作中存在允许差异(误差/失真)的情况，以及与该形状类似的形状。例如，在以下说明中，表述“大致矩形形状”不限于四边形，并且包括类似于四边形的形状，其中四个角部中的任一个角部都被倒角。
在以下的电路(电气连接)说明中，除非另有规定，否则“电气连接”是指连接多个元件以导电(传导信号)。另外，以下说明中的“电气连接”不仅包括直接电气连接多个元件的情况，而且包括经由其他元件间接电气连接多个元件的情况。
在本说明书中，术语“栅极”是指场效应晶体管的栅电极。术语“漏极”是指场效应晶体管的漏极区域，并且术语“源极”是指场效应晶体管的源极区域。术语“第一导电类型”是指“p型”和“n型”中的任一种，并且术语“第二导电类型”是指与“第一导电类型”不同的“p型”和“n型”中的另一种。
在以下说明中，“共同设置”是指一个元件设置为由多个其他元件共享，换句话说，除非另有规定，否则该元件由预定数量的其他元件共享。
在下文中，将参照附图详细说明用于实施本公开的模式。将按照以下顺序给出说明。
1.本发明人创造本公开实施方案的背景
1.1像素10的电路构成
1.2光探测器501的构成例
1.3测距系统611的构成例
1.4根据比较例的像素10的详细构成
1.5背景
2.第一实施方案
2.1 截面构成
2.2 平面构成
2.3 变形例
3.第二实施方案
3.1 平面构成
3.2 变形例
4.第三实施方案
4.1 截面构成
4.2 平面构成5.第四实施方案
5.1 详细构成
5.2 变形例6.第五实施方案
7.第六实施方案8.第七实施方案
8.1 详细构成
8.2 变形例9.第八实施方案
9.1 详细构成
9.2 变形例10.第九实施方案
10.1 详细构成
10.2 变形例11.第十实施方案
11.1 详细构成
11.2 变形例12.第十一实施方案
12.1 制造方法
12.2 变形例13.结论
14.适用例
15.补充
<1.本发明人创造本公开实施方案的背景>>
<1.1像素10的电路构成>
首先，在详细说明本公开的实施方案之前，将参照图1说明本公开的实施方案可以适用的像素10的电路构成的示例。图1是用于说明像素10的电路构成的示例的说明图。具体地，图1示出了包括光电二极管(光接收元件)20的像素10的电路构成，该光电二极管具有可适用于通过直接飞行时间(ToF)方法测量距离的测距传感器的单光子雪崩二极管(SPAD)结构。
如图1所示，像素10包括光电二极管20、恒流源22、反相器24和晶体管26。
如前所述，光电二极管20具有SPAD结构，并且可以以大于击穿电压VBD的偏置电压操作(盖革模式)。光电二极管20是可以通过在针对各个像素10设置的高电场的PN接合区域中倍增由光电转换产生的电子(电荷)来检测各个像素10的光(光子)的单个粒子的元件。具体地，光电二极管20是这样的光电二极管(单光子雪崩光电二极管)：其使由入射光产生的电子(电荷)雪崩放大，并将通过放大获得的信号电压VS输出到反相器24。光电二极管20包括电气连接到恒流源22、反相器24的输入端子和晶体管26的漏极的阴极。光电二极管20还包括电气连接到电源的阳极。例如，大于光电二极管20的击穿电压VBD的电压(在下文中，该电压被称为过量偏置)被施加到光电二极管20，以高效地检测光(光子)。例如，提供给光电二极管20的阳极的电源电压VCC是具有与光电二极管20的击穿电压VBD相同的电压的负偏置(负电位)。
例如，恒流源22包括在饱和区域中操作的p型金属氧化物半导体(MOS)晶体管，并且通过充当淬灭电阻器来执行无源淬灭(passive quenching)。电源电压VE被提供给恒流源22。上拉电阻器等可以代替p型MOS晶体管而用于恒流源22。
晶体管26的漏极连接到光电二极管20的阴极、反相器24的输入端子和恒流源22，并且晶体管26的源极连接到地线(GND)。控制信号从驱动像素10的像素驱动单元(未示出)提供给晶体管26的栅极。具体地，当像素10是有效像素时，低(Lo)控制信号从像素驱动单元提供给晶体管26的栅极。当像素10不是有效像素时，高(Hi)控制信号从像素驱动单元提供给晶体管26的栅极。这里，有效像素是处于其中可以检测光的状态的像素，并且不是有效像素的像素是指不能检测光的像素。
当作为输入信号的来自光电二极管20的阴极的电压VS为Lo时，反相器24输出Hi信号PFout，并且当来自阴极的电压VS为Hi时，输出Lo信号PFout。
接下来，将参照图2说明像素10作为有效像素的操作。图2是示出根据光的入射的光电二极管20的阴极电压VS的变化和检测信号PFout的曲线图。
首先，当像素10是有效像素时，通过Lo控制信号将晶体管26设定为截止(OFF)。在时刻t0之前的时刻，电源电压VE被提供给光电二极管20的阴极，并且电源电压VCC被提供给阳极。因此，当大于击穿电压VBD的反向电压被施加到光电二极管20时，光电二极管20被设定为盖革模式。在该状态下，光电二极管20的阴极电压VS与电源电压VE相同。
当光进入设定为盖革模式的光电二极管20时，发生雪崩倍增，并且电流流过光电二极管20。具体地，在时刻t0，当发生雪崩倍增并且电流流过光电二极管20时，电流也流过用作恒流源22的p型MOS晶体管，并且由于MOS晶体管的电阻分量而发生电压下降。
当光电二极管20的阴极电压VS变得低于0V时，小于击穿电压VBD的反向电压被施加到光电二极管20，并且雪崩放大停止。这里，将以下操作称为淬灭操作：由雪崩放大产生的电流流过恒流源22以产生电压下降，并且阴极电压VS随着所产生的电压下降而变得低于0V以停止雪崩放大。
然后，当雪崩放大在时刻t2停止时，流过恒流源22的电流逐渐减小，阴极电压VS在时刻t4再次恢复到原始电源电压VE，然后光电二极管20可以重新检测光(再充电操作)。
例如，当作为输入电压的阴极电压VS等于或高于预定的阈值电压Vth(＝VE/2)时，反相器24输出低(Lo)PFout信号，并且当阴极电压VS低于预定的阈值电压Vth时，输出HiPFout信号。在图2所示的示例中，在从时刻t1至时刻t3期间输出高(Hi)PFout信号。
当像素10不是有效像素时，Hi控制信号从像素驱动单元(未示出)提供给晶体管26的栅极，并且晶体管26导通。这导致光电二极管20的阴极电压VS为0V(GND)，并且导致光电二极管20的阳极-阴极间电压等于或低于击穿电压VBD，因此当光进入光电二极管20时不会产生电流。
<1.2光探测器501的构成例>
例如，上述像素10可以适用于图3所示的光探测器501的像素。图3是示出光探测器501的构成例的框图。
如图3所示，光探测器501包括像素驱动单元511、像素阵列单元512、多路复用器(MUX：multiplexer)513、时间测量单元514和输入/输出单元515。在下文中，将依次说明包括在光探测器501中的各个块的细节。
(像素驱动单元511)
在稍后说明的像素阵列单元512中，像素10以矩阵状排列，并且像素驱动线522针对像素10的各行沿水平方向布线。像素驱动单元511通过经由像素驱动线522向各个像素521提供预定的驱动信号来驱动各个像素521。具体地，像素驱动单元511可以执行控制，以在根据经由稍后说明的输入/输出单元515从外部提供的发光时序信号的时序将以矩阵状二维排列的多个像素10中的一些像素设定为有效像素。
(像素阵列单元512)
像素阵列单元512具有以下构成：检测光并输出指示检测结果的检测信号PFout作为像素信号的像素10在行方向和列方向上以矩阵状二维排列。像素阵列单元512的像素10的行数和列数不限于图3所示的数量。如上所述，像素驱动线522相对于像素阵列单元512的矩阵状像素阵列针对各个像素行沿水平方向布线。像素驱动线522被示出为一条配线，但是其也可以由多条配线构造。像素驱动线522的一端连接到像素驱动单元511的与各个像素行相对应的输出端。
(MUX 513)
MUX 513可以根据像素阵列单元512中的有效像素和非有效像素之间的切换而选择来自有效像素的输出，并将从所选择的有效像素输入的像素信号输出到稍后说明的时间测量单元514。
(时间测量单元514)
基于从MUX 513提供的有效像素的像素信号和指示发光源(未示出)的发光时序的发光时序信号，时间测量单元514生成与从发光源发光至有效像素检测到光的时间相对应的计数值。发光时序信号经由稍后说明的输入/输出单元515从外部提供。
(输入/输出单元515)
输入/输出单元515将从时间测量单元514提供的有效像素的计数值作为像素信号输出到外部。此外，输入/输出单元515将从外部提供的发光时序信号提供给像素驱动单元511和时间测量单元514。
<1.3测距系统611的构成例>
例如，上述光探测器501可以适用于图4所示的测距系统611。图4是示出合并有光探测器501的测距系统611的构成例的框图。例如，测距系统611是使用ToF方法捕获距离图像的系统。这里，距离图像是包括基于针对各个像素检测到的从测距系统611至被摄体的深度方向上的距离的距离像素信号的图像。
如图4所示，测距系统611包括照明装置621和摄像装置622。在下文中，将依次说明包括在测距系统611中的各个块的细节。
(照明装置621)
如图4所示，照明装置621包括照明控制单元631和光源632。照明控制单元631在摄像装置622的控制单元642的控制下控制用于从光源632发射光的模式。具体地，照明控制单元631根据从控制单元642提供的照射信号中所包括的照射代码来控制用于从光源632发射光的模式。例如，照射代码具有1(高)和0(低)两个值，并且照明控制单元631在照射代码的值为1时打开光源632，并且在照射代码的值为0时关闭光源632。
光源632在照明控制单元631的控制下发射预定波长区域的光。例如，光源632可以由红外激光二极管制成。光源632的类型和照射光的波长范围可以根据测距系统611的应用等来自由设定。
(摄像装置622)
摄像装置622是接收通过被摄体612和被摄体613等反射从照明装置621发射的光(照射光)而获得的反射光的装置。如图4所示，摄像装置622包括摄像单元641、控制单元642、显示单元643和存储单元644。
具体地，如图4所示，摄像单元641包括透镜651、信号处理电路653和光探测器501。透镜651可以在光探测器501的光接收表面上形成入射光的图像。透镜651可以采用任何构成，并且例如，透镜651可以由多个透镜组构造。
作为光探测器501，可以应用上述光探测器501。在控制单元642的控制下，光探测器501接收来自被摄体612和被摄体613等的反射光，并将作为结果获得的像素信号提供给信号处理电路653。像素信号指示通过对从照明装置621发射照射光至光探测器501接收该照射光的时间进行计数而获得的数字计数值。指示光源632发光的时序的发光时序信号从控制单元642提供给光探测器501。
信号处理电路653在控制单元642的控制下处理从光探测器501提供的像素信号。例如，信号处理电路653基于从光探测器501提供的像素信号，针对各个像素检测到被摄体612、613的距离，并生成各个像素10的指示到被摄体612、613的距离的距离图像。具体地，信号处理电路653针对各个像素10多次(例如，数千次至数万次)获取从光源632发光至光探测器501的各个像素10接收光的时间(计数值)。信号处理电路653创建与所获取的时间相对应的直方图。然后，通过检测直方图的峰值，信号处理电路653确定从光源632发射的光被被摄体612或被摄体613反射并返回为止的时间。此外，信号处理电路653基于所确定的时间和光速执行计算以获得到被摄体612、613的距离。信号处理电路653将生成的距离图像提供给控制单元642。
例如，控制单元642由诸如现场可编程门阵列(FPGA：field programmable gatearray)或数字信号处理器(DSP：digital signal processor)等控制电路和处理器等组成。控制单元642控制照明控制单元631和光探测器501。具体地，控制单元642向照明控制单元631提供照射信号，并向光探测器501提供发光时序信号。光源632根据照射信号发射照射光。发光时序信号可以是提供给照明控制单元631的照射信号。控制单元642将从摄像单元641获取的距离图像提供给显示单元643，并使显示单元643显示距离图像。此外，控制单元642将从摄像单元641获取的距离图像存储在存储单元644中。控制单元642将从摄像单元641获取的距离图像输出到外部。
例如，显示单元643由诸如液晶显示装置或有机电致发光(EL：electroluminescence)显示装置等面板型显示装置组成。
存储单元644可以由任何存储装置或存储介质等组成，并存储距离图像等。
<1.4根据比较例的像素10的详细构成>
接下来，将参照图5和图6说明根据比较例的像素10的详细构成的示例，以与本公开的实施方案进行比较。图5是示出根据比较例的像素10的详细构成的示例的示意性截面图。在图5中，为了易于理解，示意性地示出了组件的位置关系，并且截面可能与实际截面不同。图6是示出根据比较例的像素10的详细构成的示例的示意性平面图，并且具体地示出了其中四个像素10以矩阵状排列的平面。这里，比较例是指在完成本公开的实施方案之前本公开的发明人反复研究的像素10。
在以下说明中，假定像素10是光从图5中的下表面(背面)侧入射的背面照射型像素。然而，像素10不限于背面照射型像素，并且其可以是光经由设置在半导体基板的正面上的配线层(未示出)入射的正面照射型像素10。
具体地，在图5所示的像素10的截面图中，示出了主要与半导体基板100相关的结构，其中图5的下侧是半导体基板100的背面侧，并且片上透镜(未示出)等形成在背面上。背面是用于从被摄体反射的反射光进入的光接收表面。图5的上侧是半导体基板100的正面侧，并且尽管未示出，但是形成有包括驱动像素10的电路等的配线层。
如图5所示，像素10包括设置在由硅基板制成的半导体基板100中的n阱区域100a、n型半导体区域101、高浓度n型半导体区域101a、p型半导体区域102、空穴累积区域104和高浓度p型半导体区域104a。像素10具有包围像素10并将像素与相邻的其他像素10分离的像素分离单元110。像素10还包括电气连接到高浓度p型半导体区域104a的阳极电极120和电气连接到高浓度n型半导体区域101a的阴极电极121。
n阱区域100a是在具有n型导电类型的半导体基板100中具有低杂质浓度的区域，并生成将通过光电转换产生的电子传输到稍后说明的雪崩倍增区域的电场。
p型半导体区域102和n型半导体区域101被构造为在n阱区域100a上形成PN接合。上述雪崩倍增区域由在p型半导体区域102和n型半导体区域101接合的区域中生成的耗尽层形成。例如，n阱区域100a的杂质浓度优选设定为1E+14/cm3以下的低浓度。这可以提高被称为光子检测效率(PDE：photon detection efficiency)的光检测效率。例如，形成雪崩倍增区域的n型半导体区域101和p型半导体区域102中的各者的杂质浓度优选为1E+16/cm3以上的高浓度。
n型半导体区域101在其中央上部具有高浓度n型半导体区域101a，该半导体区域101a是从半导体基板100的正面侧以预定深度形成的浓n型半导体区域。高浓度n型半导体区域101a是连接到阴极电极121的接触单元，该阴极电极121用于提供用于形成雪崩倍增区域的正电压。因此，电源电压VE从阴极电极121被施加到高浓度n型半导体区域101a。
空穴累积区域104是形成为包围n阱区域100a的侧面和底面的p型半导体区域，并且其可以累积通过光电转换产生的空穴。空穴累积区域104还具有捕获在与稍后说明的像素分离单元110的界面处产生的电子并降低暗计数率(DCR：dark count rate)的效果。在n阱区域100a的侧面上设置空穴累积区域104会导致横向电场的形成，更多电荷被收集在高电场区域中以及PDE提高。
具有高杂质浓度的高浓度p型半导体区域104a设置在空穴累积区域104中的位于半导体基板100的正面附近的区域中。高浓度p型半导体区域104a是连接到阳极电极120的接触单元。因此，电源电压VCC从阳极电极120被施加到高浓度p型半导体区域104a。
将像素10彼此分离的像素分离单元110设置在像素10的像素边界部，该像素边界部是与相邻像素的边界。例如，像素分离单元110可以仅由诸如氧化硅膜等绝缘层形成，或者可以具有这样的双重结构：其中，诸如钨等金属层的外侧(n阱区域100a侧)被诸如氧化硅膜等绝缘层覆盖。设置像素分离单元110和空穴累积区域104可以减少像素10之间的电气和光学串扰。
接下来，图6示出了其中当从正面上方观察半导体基板100时，排列有2×2的四个像素10的状态。在图6中，未示出高浓度p型半导体区域104a、阳极电极120和阴极电极121。如上所述，各个像素10由以格子状形成的像素分离单元110分离。经由高浓度p型半导体区域104a电气连接到阳极电极120的空穴累积区域104沿像素分离单元110设置在各个像素分离单元110的内侧。此外，经由高浓度n型半导体区域101a电气连接到阴极电极121的n型半导体区域101设置在各个像素10的中央。
虽然已经将像素10说明为具有读出电子作为信号电荷(电荷)的结构，但是像素10不限于此结构，并且可以具有读出空穴的结构。在这种情况下，像素10的各个半导体区域具有与上述导电类型相反的导电类型。
<1.5背景>
接下来，基于像素10的上述构成，将参照图5说明本公开的发明人创造本公开实施方案的背景的细节。在根据上述比较例的像素10中，阳极电极120和阴极电极121之间的距离随着像素10的尺寸变小而变短。换句话说，形成雪崩倍增区域的n型半导体区域101和作为阳极电极120的接触单元并且包含具有与n型半导体区域101的导电性相反的导电性的高浓度p型导电性杂质的高浓度p型半导体区域104a之间的距离缩短。由于如上所述缩短了距离，因此会发生电场集中，并且会降低像素10的耐压。由于耐压降低，因此会增加诸如像素10的断裂等缺陷的发生。另一方面，当确保距离以确保预定耐压时，将像素10的尺寸小型化受到限制。因此，难以进一步将像素10小型化。
鉴于上述情况，本公开的发明人已经深入研究了可以在确保所需耐压的同时进一步小型化的像素10的结构，并已经创造出稍后说明的本公开的第一实施方案。在根据比较例的像素10中，当从正面上方观察半导体基板100时，电气连接到阴极电极121的n型半导体区域101设置在像素10的中央，即，n型半导体区域101相对于像素10的中心点以点对称的方式设置。另一方面，在由本公开的发明人创造的根据本公开第一实施方案的像素10中，n型半导体区域101相对于像素10的中心点以不对称的方式设置。具体地，在比较例和本实施方案中，将要电气连接的阴极电极121设置在n型半导体区域101的中央上部。此外，在比较例和本实施方案中，阳极电极120设置为电气连接到被设置为覆盖n阱区域100a的侧面的空穴累积区域104中的位于半导体基板100的正面附近的区域。然而，在本实施方案中，n型半导体区域101设置为使得n型半导体区域101的中心点比像素10的中心点距阳极电极120更远，换句话说，n型半导体区域101相对于像素10的中心点以不对称的方式设置。因此，在本实施方案中，与包括具有相同尺寸的像素10的比较例相比，阳极电极120和阴极电极121之间的距离，换句话说，形成雪崩倍增区域的n型半导体区域101和高浓度p型半导体区域104a之间的距离变长。结果，根据本实施方案，由于可以减轻电场集中，因此可以避免像素10的耐压降低。在下文中，将依次说明本公开的这种第一实施方案的细节。
<<2.第一实施方案>>
<2.1截面构成>
首先，将参照图7详细说明由本公开的发明人创造的根据本公开第一实施方案的像素10的截面构成。图7是示出根据本实施方案的像素10的详细构成的示例的示意性截面图。具体地，在图7所示的像素10的截面图中，示出了其中排列有两个像素10的状态。图7的下侧是半导体基板100的背面侧。片上透镜(未示出)等形成在背面上，并且背面是用于从被摄体反射的反射光进入的光接收表面。图7的上侧是半导体基板100的正面侧。
如图7所示，根据本实施方案的像素(光接收元件)10包括设置在由n型导电类型的硅基板形成的半导体基板100中的n阱区域(光电转换单元)100a、n型半导体区域101、高浓度n型半导体区域101a、p型半导体区域102、空穴累积区域104和高浓度p型半导体区域104a。像素10具有包围像素10并将像素与相邻的其他像素10分离的像素分离单元(像素分离壁)110。像素10还包括电气连接到高浓度p型半导体区域104a的阳极电极(阳极单元)120和电气连接到高浓度n型半导体区域101a的阴极电极(阴极单元)121。
n阱区域100a是在n型导电类型的半导体基板100中具有低杂质浓度的区域，并生成将通过对从半导体基板的光接收表面入射的光进行光电转换而产生的电子(电荷)传输到雪崩倍增区域的电场。
在n阱区域100a上，具有p型导电类型(第一导电类型)的p型半导体区域(第一半导体区域)102和具有n型导电类型(第二导电类型)的n型半导体区域(第二半导体区域)101被构造为形成PN接合。放大通过光电转换的电子(电荷)的雪崩倍增区域由在p型半导体区域102和n型半导体区域101接合的区域中生成的耗尽层形成。例如，n阱区域100a的杂质浓度优选设定为1E+14/cm3以下的低浓度。这可以提高被称为光子检测效率(PDE)的光检测效率。例如，形成雪崩倍增区域的n型半导体区域101和p型半导体区域102中的各者的杂质浓度优选为1E+16/cm3以上的高浓度。
n型半导体区域101在其中央上部具有高浓度n型半导体区域101a，该半导体区域101a是从半导体基板100的正面侧以预定深度形成的浓n型半导体层。高浓度n型半导体区域101a是连接到阴极电极(阴极单元)121的接触单元，该阴极电极121用于提供用于形成雪崩倍增区域的正电压。阴极电极121设置在高浓度n型半导体区域101a(与光接收表面相反的表面)上，并且电源电压VE被施加到阴极电极121。阴极电极121和高浓度n型半导体区域101a优选设置在n型半导体区域101的中央，使得电场被均匀地施加到n型半导体层101，并且雪崩倍增区域被均匀地形成。
在根据本实施方案的像素10中，由p型半导体区域102和n型半导体区域101形成的雪崩倍增区域不位于像素10的中心，而是相对于像素10的中心点以不对称的方式设置。具体地，由p型半导体区域102和n型半导体区域101形成的雪崩倍增区域形成为靠近与未设置阳极电极120的空穴累积区域104接触的像素分离单元110。因此，在本实施方案中，阳极电极120和阴极电极121之间的距离，换句话说，形成雪崩倍增区域的n型半导体区域101和高浓度p型半导体区域104a之间的距离变长。结果，根据本实施方案，由于可以减轻电场集中，因此可以避免像素10的耐压降低。在本实施方案中，形成雪崩倍增区域的n型半导体区域101优选远离包含具有与n型半导体区域101的导电性相反的导电性的高浓度p型导电性杂质的高浓度p型半导体区域104a。换句话说，在本实施方案中，n型半导体区域101优选靠近与未设置阳极电极120的空穴累积区域104接触的像素分离单元110。然而，在本实施方案中，也可以想到，电场经由与未设置阳极电极120的空穴累积区域104接触的像素分离单元110在相邻像素10中彼此产生不利影响。因此，只要不产生这种不利影响，n型半导体区域101优选靠近与未设置阳极电极120的空穴累积区域104接触的像素分离单元110。
空穴累积区域104是形成为包围n阱区域100a的外侧面和底面的p型半导体区域，并且能够累积通过光电转换产生的空穴。换句话说，空穴累积区域104被设置为覆盖不具有像素分离单元(像素分离壁)110的侧面。空穴累积区域104还具有捕获在与像素分离单元110的界面处产生的电子并降低DCR的效果。在n阱区域100a的侧面上设置空穴累积区域104会导致横向电场的形成，更多电荷被收集在高电场区域中以及PDE提高。
具有高杂质浓度的高浓度p型半导体区域104a设置在空穴累积区域104中的位于半导体基板100的正面附近的区域中。高浓度p型半导体区域104a是连接到阳极电极(阳极单元)120的接触单元。阳极电极120设置在高浓度p型半导体区域104a(与光接收表面相反的表面)上，并且电源电压VCC被施加到阳极电极120。
将像素10彼此分离的像素分离单元(像素分离壁)110设置在像素10的像素边界部，该像素边界部是与相邻像素10的边界。换句话说，像素分离单元110被设置为包围像素10，并沿半导体基板100的膜厚度方向贯通半导体基板100。例如，像素分离单元110可以仅由诸如氧化硅膜等绝缘层形成，或者可以具有这样的双重结构：其中，诸如钨等金属层的外侧(n阱区域100a侧)被诸如氧化硅膜等绝缘层覆盖。设置像素分离单元110和空穴累积区域104可以减少像素10之间的电气和光学串扰。
在本实施方案中，像素10还包括分离相邻像素10的分离氧化膜(氧化膜)112。具体地，在本实施方案中，具有嵌入在半导体基板100的正面附近所设置的沟槽中的氧化膜(例如，氧化硅膜)的浅沟槽隔离(STI：shallow trench isolation)结构的分离氧化膜112设置在未设置阳极电极120的空穴累积区域104上的半导体基板100的正面(与光接收表面相反的表面)侧。从提高击穿电压的观点来看，分离氧化膜112的深度优选大致等于形成雪崩倍增区域的n型半导体区域101的深度，并且从减少暗电流的产生的观点来看，优选位于形成雪崩倍增区域的p型半导体区域102的位置上方。在本实施方案中，设置这种分离氧化膜112可以减少像素10之间串扰(颜色混合)的发生。此外，在本实施方案中，设置这种分离氧化膜112可以避免空穴累积区域104中所包括的具有p型导电性的杂质存在于n型半导体区域101附近，并且因此，可以减轻电场集中并避免像素10的耐压降低。
<2.2平面构成>
接下来，将参照图8说明由本公开的发明人创造的根据本公开第一实施方案的像素10的平面构成的细节。图8是示出根据本实施方案的像素10的详细构成的示例的示意性平面图。具体地，图8示出了其中当从正面上方观察半导体基板100时，排列有2×2的四个像素10的状态。在图8中，未示出阳极电极120和阴极电极121。
如图8所示，像素10在半导体基板100中以2×2的矩阵状排列(像素组)。各个像素10通过以格子状形成并包围各个像素10的像素分离单元110而彼此分离。经由高浓度p型半导体区域104a电气连接到阳极电极120的空穴累积区域104沿像素分离单元110设置在各个像素分离单元110的内侧。
此外，如图8所示，各个像素10设置有经由高浓度n型半导体层101a电气连接到阴极电极121的n型半导体区域101。具体地，n型半导体区域101被设置为使得n型半导体区域101的中心点Oc比像素10的中心点Ob距阳极电极120更远。换句话说，n型半导体区域101被设置为使得n型半导体区域101的中心点Oc比相应像素10的中心点Ob更靠近由2×2个像素10组成的像素组的中心点Oa。在本实施方案中，形成雪崩倍增区域的n型半导体区域101优选远离包含具有与n型半导体区域101的导电性相反的导电性的高浓度p型导电性杂质的高浓度p型半导体区域104a，并且只要相邻像素10的电场彼此不会产生不利影响，则优选经由与未设置阳极电极120的空穴累积区域104接触的像素分离单元110在相邻像素10中调整n型半导体区域101和高浓度p型半导体区域104a之间的距离。
在本实施方案中，从确保像素10的耐压的观点来看，阳极电极120和阴极电极121之间的距离越长，则越优选。阴极电极121和高浓度n型半导体区域101a优选设置在n型半导体区域101的中央，使得电场被均匀地施加到n型半导体层101，并且雪崩倍增区域被均匀地形成。在本实施方案中，例如，阳极电极120和阴极电极121之间的距离L(μm)和施加电压V的关系优选约为V/L＜40(V/μm)。
此外，在本实施方案中，如图8所示，n型半导体区域101具有大致矩形形状。如图所示，当n型半导体区域101形成为大致矩形形状时，可以确保雪崩倍增区域的较大面积，并且可以提高PDE。在本实施方案中，n型半导体区域101的形状不限于特定形状。
在本实施方案中，像素10包括分离氧化膜(第一氧化膜)112，该分离氧化膜112设置在相邻像素10之间的未设置阳极电极120的空穴累积区域104上的半导体基板100的正面(与光接收表面相反的表面)侧。在本实施方案中，如前所述，设置这种分离氧化膜112可以减少像素10之间串扰(颜色混合)的发生。此外，在本实施方案中，设置这种分离氧化膜112可以避免空穴累积区域104中所包括的具有p型导电性的杂质存在于n型半导体区域101附近，并且因此，可以减轻电场集中并避免像素10的耐压降低。
在本实施方案中，空穴累积区域104和分离氧化膜112的宽度可以彼此大致相等或彼此不同。
如上所述，在本实施方案中，阳极电极120和阴极电极121之间的距离，换句话说，形成雪崩倍增区域的n型半导体区域101和高浓度p型半导体区域104a之间的距离变长。结果，根据本实施方案，由于可以减轻电场集中，因此可以避免像素10的耐压降低。此外，根据本实施方案，由于可以在像素尺寸减小的情况下增大p型半导体区域102和n型半导体区域101之间的接合区域中所形成的雪崩倍增区域的尺寸，因此可以进一步提高像素10的灵敏度。
已经将根据本实施方案的像素10说明为具有读出电子作为信号电荷(电荷)的结构。像素10不限于此结构，而是可以具有读出空穴的结构。在这种情况下，像素10的各个半导体区域具有与上述导电类型相反的导电类型。
<2.3变形例>
接下来，将参照图9说明本实施方案的变形例。图9是示出根据本实施方案变形例的像素10的详细构成的示例的示意性平面图。在本变形例中，如图9所示，作为连接到阳极电极(阳极单元)120的接触单元的高浓度p型半导体区域104a设置在覆盖像素分离单元(像素分离壁)110的四个角部的空穴累积区域104中的位于半导体基板100的正面(与光接收表面相反的一侧的表面)附近的区域中，该像素分离单元110包围由以2×2的矩阵状排列在半导体基板100中的多个像素10组成的像素组。在本变形例中，仅在像素组的四个角部设置连接到阳极电极120的高浓度p型半导体区域104a，会导致形成雪崩倍增区域的n型半导体区域101和高浓度p型半导体区域104a之间的距离变长。结果，根据本变形例，可以减轻电场集中并避免像素10的耐压降低。
<<3.第二实施方案>>
<3.1平面构成>
将参照图10详细说明根据本公开第二实施方案的像素10的平面构成。图10是示出根据本实施方案的像素10的详细构成的示例的示意性平面图。
在上述本公开的第一实施方案中，n型半导体区域101具有如图8所示的大致矩形形状。在本公开的实施方案中，如图10所示，n型半导体区域101可以具有四个角部中的一个角部被倒角的多边形形状。具体地，四个角部中被倒角的角部是靠近连接到阳极电极120的高浓度p型半导体区域104a的角部。在本实施方案中，将n型半导体区域101形成为如上所述的四个角部中的一个角部被倒角的多边形形状，会导致形成雪崩倍增区域的n型半导体区域101和高浓度p型半导体区域104a之间的距离变长，这可以减轻电场集中并避免像素10的耐压降低。
<3.2变形例>
接下来，将参照图11说明本实施方案的变形例。图11是示出根据本实施方案变形例的像素10的详细构成的示例的示意性平面图。在本变形例中，与第一实施方案的变形例类似，连接到阳极电极120的高浓度p型半导体区域104a仅位于像素组的四个角部，这会导致形成雪崩倍增区域的n型半导体区域101和高浓度p型半导体区域104a之间的距离变长。此外，在本变形例中，将n型半导体区域101形成为n型半导体区域101的靠近连接到阳极电极120的高浓度p型半导体区域104a的角部被倒角的多边形形状，会导致n型半导体区域101和高浓度p型半导体区域104a之间的距离进一步增大。结果，根据本变形例，可以减轻电场集中并进一步避免像素10的耐压降低。
<<4.第三实施方案>>
<4.1截面构成>
接下来，将参照图12详细说明根据本公开第三实施方案的像素10的截面构成。图12是示出根据本实施方案的像素10的详细构成的示例的示意性截面图。在先前所述的第一实施方案中，分离氧化膜112设置在未设置阳极电极120的空穴累积区域104上的半导体基板100的正面侧。然而，本公开不限于此，并且分离氧化膜(第二氧化膜)112a可以设置在设置有阳极电极120的空穴累积区域104上的半导体基板100的正面侧。
具体地，在本实施方案中，如图12所示，具有嵌入在半导体基板100的正面附近所设置的沟槽中的氧化膜(例如，氧化硅膜)的STI结构的分离氧化膜(第二氧化膜)112a设置在设置有阳极电极120的空穴累积区域104上的半导体基板100的正面(与光接收表面相反的表面)侧。从提高击穿电压的观点来看，分离氧化膜112a的深度优选大致等于形成雪崩倍增区域的n型半导体区域101的深度，并且从减少暗电流的产生的观点来看，优选位于形成雪崩倍增区域的p型半导体区域102的位置上方。在本实施方案中，设置这种分离氧化膜112a可以减少像素10之间串扰(颜色混合)的发生。此外，在本实施方案中，设置这种分离氧化膜112a可以避免空穴累积区域104中所包括的具有p型导电性的杂质存在于n型半导体区域101附近，并且因此，可以减轻电场集中并避免像素10的耐压降低。
在本实施方案中，优选在形成分离氧化膜112a之后对将成为高浓度p型半导体区域104a的区域执行杂质的离子注入，以确保经由像素分离单元110的阳极电极120和高浓度p型半导体区域104a之间的电气连接(欧姆接触)。
<4.2平面构成>
接下来，将参照图13详细说明根据本实施方案的像素10的平面构成。图13是示出根据本实施方案的像素10的详细构成的示例的示意性平面图。
在本实施方案中，如图13所示，像素10包括设置在设置有包围像素组的阳极电极120的空穴累积区域104上的半导体基板100的正面侧的分离氧化膜112a。在本实施方案中，如前所述，设置这种分离氧化膜112a可以减少像素10之间串扰(颜色混合)的发生。此外，在本实施方案中，设置这种分离氧化膜112a可以避免空穴累积区域104中所包括的具有p型导电性的杂质存在于n型半导体区域101附近，并且因此，可以减轻电场集中并避免像素10的耐压降低。
<<5.第四实施方案>>
<5.1详细构成>
接下来，将参照图14和图15详细说明根据本公开第四实施方案的像素10的截面构成。图14是示出根据本实施方案的像素10的详细构成的示例的示意性截面图。图15是示出根据本实施方案的像素10的详细构成的示例的示意性平面图。
在先前所述的本公开的各个实施方案中，像素组中的相邻像素10通过具有STI结构的分离氧化膜112彼此分离。因此，在存在分离氧化膜112的情况下，位于半导体基板100的正面附近的具有n型导电类型的杂质，即，n型半导体区域101可以针对各个像素10分离。在本实施方案中，由于n型半导体区域101可以通过分离氧化膜112而针对各个像素10分离，因此n型半导体区域101可以比p型半导体区域102宽。
具体地，如图14和图15所示，像素组中各个像素10的n型半导体区域(第二半导体区域)101通过分离氧化膜(第一氧化膜)112彼此分离，并且n型半导体区域101比p型半导体区域(第一半导体区域)102宽。
在本实施方案中，如图15所示，n型半导体区域101具有大致矩形形状。如图所示，当n型半导体区域101形成为大致矩形形状时，可以确保雪崩倍增区域的较大面积，并且可以提高PDE。
<5.2变形例>
接下来，将参照图16和图17说明本实施方案的变形例。图16是示出根据本实施方案变形例1的像素10的详细构成的示例的示意性平面图。图17是示出根据本实施方案变形例2的像素10的详细构成的示例的示意性平面图。
在上述的本实施方案中，如图15所示，n型半导体区域101具有大致矩形形状，但是在本公开的实施方案中，n型半导体区域101的形状不限于该形状。例如，在本变形例中，如图16所示，n型半导体区域101可以具有靠近连接到阳极电极120的高浓度p型半导体区域104a的角部被倒角的多边形形状。这会导致形成雪崩倍增区域的n型半导体区域101和高浓度p型半导体区域104a之间的距离变长，并且因此，可以减轻电场集中并避免像素10的耐压降低。
例如，在本变形例中，如图17所示，n型半导体区域101可以具有靠近连接到阳极电极120的高浓度p型半导体区域104a的一边为弧形(弯曲)的大致扇形形状。这会导致形成雪崩倍增区域的n型半导体区域101和高浓度p型半导体区域104a之间的距离变长，并且因此，可以减轻电场集中并避免像素10的耐压降低。此外，在本变形例中，在n型半导体区域101中没有尖端形状，这可以减轻角部上的电场集中。
<<6.第五实施方案>>
接下来，将参照图18和图19详细说明根据本公开第五实施方案的像素10的详细构成。图18是示出根据本实施方案的像素10的详细构成的示例的示意性截面图。图19是示出根据本实施方案的像素10的详细构成的示例的示意性平面图。
如图18和图19所示，在本实施方案中，形成雪崩倍增区域的p型半导体区域(第一半导体区域)102可以具有比同样形成雪崩倍增区域的n型半导体区域(第二半导体区域)101更大的面积。具有这种构成的本实施方案可以形成具有强且均匀电场的雪崩倍增区域。此外，在本实施方案中，p型半导体区域102在平面图中存在于雪崩倍增区域的外周上，该雪崩倍增区域形成在n型半导体区域101和p型半导体区域102之间的接合表面附近。这会导致由入射光在n阱区域100a中产生的电子移动到内侧的雪崩倍增区域，而非像素10的外周。即，外周区域中的p型半导体区域102具有遮蔽效果，并且来自n阱区域100a的电子以无阻挡的方式移动到雪崩倍增区域。从n阱区域100a到雪崩倍增区域的无阻挡结构可以实现低电阻和高PDE。
<<7.第六实施方案>>
接下来，将参照图20和图21详细说明根据本公开第五实施方案及其变形例的像素10的截面构成。图20是示出根据本实施方案的像素10的详细构成的示例的示意性截面图。图21是示出根据本实施方案变形例的像素10的详细构成的示例的示意性截面图。
在本实施方案中，如图20所示，配线130可以形成在半导体基板100的正面侧的阳极电极120和阴极电极121上方。例如，配线130优选使用诸如钨(W)、铝(Al)或铜(Cu)等反射光的金属材料形成。用这种材料形成配线130能够使配线130反射透过半导体基板100的光，这可以提高像素10的灵敏度。
在本实施方案的变形例中，如图21所示，设置在半导体基板100的正面侧上方的一条配线130可以由像素10共享，即，像素10可以经由配线130彼此电气连接。在本变形例中，由于配线130可以以这种方式反射透过半导体基板100的光，因此不仅可以提高像素10的灵敏度，而且可以执行相邻像素10之间的信号相加和计算，这可以减小像素10的尺寸和其上安装有像素10的光探测器501的尺寸。
<<8.第七实施方案>>
<8.1详细构成>
接下来，将参照图22和图23详细说明根据本公开第七实施方案及其变形例的像素10的截面构成。图22是示出根据本实施方案的像素10的详细构成的示例的示意性截面图。图23是示出根据本实施方案的像素10的详细构成的示例的示意性平面图。
在本公开的实施方案中，像素组不限于以2×2排列的四个像素10。例如，像素组可以由以4×4排列的16个像素10组成。构成像素组的像素10的数量和排列不受限制。例如，在图22和图23中，作为本公开的第七实施方案，示出了由以4×4排列的16个像素10组成的像素组的示例。
在本实施方案中，如图23所示，在由以4×4排列的16个像素10组成的像素组之中的位于像素组的四个角部的像素10中，n型半导体区域101被设置为使得n型半导体区域101的中心点比相应像素10的中心点更靠近像素组的中心点。通过这种构成，在本实施方案中，阳极电极120和阴极电极121之间的距离，换句话说，形成雪崩倍增区域的n型半导体区域101和高浓度p型半导体区域104a之间的距离变长。结果，根据本实施方案，由于可以减轻电场集中，因此可以避免像素10的耐压降低。
在本实施方案中，如图23所示，n型半导体区域101具有大致矩形形状。如图所示，当n型半导体区域101形成为大致矩形形状时，可以确保雪崩倍增区域的较大面积，并且可以提高PDE。
<8.2变形例>
接下来，将参照图24说明本实施方案的变形例。图24是示出根据本实施方案变形例的像素10的详细构成的示例的示意性平面图。具体地，在本变形例中，如图24所示，与第一实施方案的变形例类似，经由像素分离单元110连接到阳极电极120的高浓度p型半导体区域104a仅位于像素组的四个角部，这会导致形成雪崩倍增区域的n型半导体区域101和高浓度p型半导体区域104a之间的距离变长。结果，根据本变形例，可以减轻电场集中并进一步避免像素10的耐压降低。
<<9.第八实施方案>>
<9.1详细构成>
接下来，将参照图25详细说明根据本公开第八实施方案的像素10的截面构成。图25是示出根据本实施方案的像素10的详细构成的示例的示意性平面图。
在上述本公开的第七实施方案中，如图23所示，n型半导体区域101具有大致矩形形状。在本公开的实施方案中，n型半导体区域101的形状不限于该形状。例如，在本实施方案中，如图25所示，在由以4×4排列的16个像素10组成的像素组之中的位于像素组的四个角部的像素10中，n型半导体区域101可以具有靠近连接到阳极电极120的高浓度p型半导体区域104a的角部被倒角的多边形形状。这会导致形成雪崩倍增区域的n型半导体区域101和高浓度p型半导体区域104a之间的距离变长，并且因此，可以减轻电场集中并避免像素10的耐压降低。
<9.2变形例>
接下来，将参照图26说明本实施方案的变形例。图26是示出根据本实施方案变形例的像素10的详细构成的示例的示意性平面图。例如，在本变形例中，如图26所示，在由以4×4排列的16个像素10组成的像素组之中的位于四个角部的像素10中，n型半导体区域101可以具有在n型半导体区域101的四个角部中靠近连接到阳极电极120的高浓度p型半导体区域104a的角部具有圆角形状的大致矩形形状。这会导致形成雪崩倍增区域的n型半导体区域101和高浓度p型半导体区域104a之间的距离变长，并且因此，可以减轻电场集中并避免像素10的耐压降低。在本变形例中，在n型半导体区域101中没有尖端形状，这可以减轻角部上的电场集中。
<<10.第九实施方案>>
<10.1详细构成>
接下来，将参照图27和图28详细说明根据本公开第九实施方案的像素10的截面构成。图27是示出根据本实施方案的像素10的详细构成的示例的示意性截面图。图28是示出根据本实施方案的像素10的详细构成的示例的示意性平面图。在先前所述的第七实施方案中，分离氧化膜112设置在未设置阳极电极120的空穴累积区域104上的半导体基板100的正面侧。然而，在本实施方案中，如在第三实施方案中那样，分离氧化膜(第二氧化膜)112a可以设置在设置有阳极电极120的空穴累积区域104上的半导体基板100的正面侧。
具体地，在本实施方案中，如图27和图28所示，具有嵌入在半导体基板100的表面附近所设置的沟槽中的氧化膜(例如，氧化硅膜)的STI结构的分离氧化膜(第二氧化膜)112a设置在设置有阳极电极120的空穴累积区域104上的半导体基板100的正面(与光接收表面相反的表面)侧。与上述分离氧化膜112类似，从提高击穿电压的观点来看，分离氧化膜112a的深度优选大致等于形成雪崩倍增区域的n型半导体区域101的深度，并且从减少暗电流的产生的观点来看，优选位于形成雪崩倍增区域的p型半导体区域102的位置上方。在本实施方案中，设置这种分离氧化膜112a可以减少像素10之间串扰(颜色混合)的发生。此外，在本实施方案中，设置这种分离氧化膜112a可以避免空穴累积区域104中所包括的具有p型导电性的杂质存在于n型半导体区域101附近，并且因此，可以减轻电场集中并避免像素10的耐压降低。
<10.2变形例>
接下来，将参照图29至图31说明本实施方案的变形例。图29是示出根据本实施方案变形例1的像素10的详细构成的示例的示意性平面图。图30是示出根据本实施方案变形例2的像素10的详细构成的示例的示意性平面图。图31是示出根据本实施方案变形例3的像素10的详细构成的示例的示意性平面图。
(变形例1)
在变形例1中，如图29所示，与第一实施方案的变形例类似，连接到阳极电极120的高浓度p型半导体区域104a可以仅设置在由以4×4排列的16个像素10组成的像素组的四个角部。通过这种构成，在本变形例中，形成雪崩倍增区域的n型半导体区域101和高浓度p型半导体区域104a之间的距离变长，这可以减轻电场集中并进一步避免像素10的耐压降低。
(变形例2)
在变形例2中，如图30所示，在由以4×4排列的16个像素10组成的像素组之中的位于像素组的四个角部的像素10中，n型半导体区域101可以具有在n型半导体区域101的四个角部中靠近连接到阳极电极120的高浓度p型半导体区域104a的角部具有圆角形状的大致矩形形状。这会导致形成雪崩倍增区域的n型半导体区域101和高浓度p型半导体区域104a之间的距离变长，并且因此，可以减轻电场集中并避免像素10的耐压降低。在本变形例中，在n型半导体区域101中没有尖端形状，这可以减轻角部上的电场集中。
(变形例3)
在变形例3中，如图31所示，在由以4×4排列的16个像素10组成的像素组之中的位于像素组的四个角部的像素10中，n型半导体区域101可以具有靠近连接到阳极电极120的高浓度p型半导体区域104a的角部被倒角的多边形形状。这会导致形成雪崩倍增区域的n型半导体区域101和高浓度p型半导体区域104a之间的距离变长，并且因此，可以减轻电场集中并避免像素10的耐压降低。
<<11.第十实施方案>>
<11.1详细构成>
接下来，将参照图32和图33详细说明根据本公开第十实施方案的像素10的截面构成。图32是示出根据本实施方案的像素10的详细构成的示例的示意性截面图。图33是示出根据本实施方案的像素10的详细构成的示例的示意性平面图。在本实施方案中，如图32和图33所示，当在半导体基板100的背面侧需要空穴累积区域104的欧姆接触时，包含高浓度p型导电性杂质的接触单元110a可以设置在空穴累积区域104中的位于半导体基板100的背面侧附近的区域中。具体地，在本实施方案中，如图32所示，接触单元110a设置在设置有分离氧化膜112的空穴累积区域104的背面(光接收表面)上。接触单元110a的深度不限于特定值，但是从耐压的观点来看，接触单元优选设置在半导体基板100中较深的位置。
<11.2变形例>
接下来，将参照图34说明本实施方案的变形例。图34是示出根据本实施方案变形例的像素10的详细构成的示例的示意性平面图。在本变形例中，如图34所示，接触单元110a可以设置在设置有分离氧化膜112的空穴累积区域104的背面(光接收表面)的一部分上，即，沿由像素组中的四个像素10包围的像素分离单元110的交点部设置。
<<12.第十一实施方案>>
<12.1制造方法>
接下来，将参照图35A至图35F说明根据本实施方案的像素10的制造方法。图35A至图35F是用于说明根据本实施方案的像素10的制造方法的示意图，并且具体地，每幅图是在制造过程的各个阶段与图7中的像素10的截面构成的示意图相对应的截面图。
例如，如图35A所示，准备由硅基板制成的半导体基板100。接下来，如图35B所示，对与n型半导体区域101、高浓度n型半导体区域101a、p型半导体区域102、空穴累积区域104和高浓度p型半导体区域104a相对应的区域执行杂质的离子注入。在本实施方案中，离子注入的顺序不受限制，但是用于高浓度n型半导体区域101a和高浓度p型半导体区域104a的离子注入优选尽可能晚地执行，以减少热扩散。空穴累积区域104的形成不限于离子注入，并且其可以通过固相扩散或固定电荷膜的诱导等形成。
此外，如图35C所示，在相邻像素10之间的半导体基板100的正面上形成用于分离氧化膜112的沟槽112b。然后，如图35D所示，在沟槽112b中嵌入诸如氧化硅膜等氧化膜，以形成分离氧化膜112。
接下来，如图35E所示，为了形成像素分离单元110，形成贯通半导体基板100的沟槽110b。然后，如图35F所示，在沟槽110b中嵌入诸如氧化硅膜等氧化膜，以形成像素分离单元110。因此，可以获得根据本公开实施方案的像素10。
在本实施方案中，步骤的顺序不限于上述顺序，并且高浓度n型半导体区域101a和高浓度p型半导体区域104a可以按照以下顺序执行，以减少热扩散。例如，将杂质注入到与除高浓度n型半导体区域101a和高浓度p型半导体区域104a以外的n型半导体区域101、p型半导体区域102和空穴累积区域104相对应的区域中，其后形成分离氧化膜112和像素分离单元110。接下来，对与高浓度n型半导体区域101a和高浓度p型半导体区域104a相对应的区域执行杂质的离子注入。
在背面照射型像素10的情况下，在图35E和图35F所示的处理之间进一步执行将另一半导体基板(未示出)接合到半导体基板100的处理。
<12.2变形例>
接下来，将参照图36A至图35C说明根据本实施方案变形例的像素10的制造方法。图36A至图36C是用于说明根据本实施方案变形例的像素10的制造方法的示意图，并且具体地，每幅图是在制造过程的各个阶段与图7中的像素10的截面构成的示意图相对应的截面图。
首先，在本变形例中，依次执行先前所述的图35A至图35D所示的步骤。
然后，在本变形例中，如图36A所示，为了形成像素分离单元110，形成以从基板的背面至中途的方式贯通半导体基板100且不贯通半导体基板100的正面的沟槽110b。即，在本变形例中，留下半导体基板100的正面侧附近的一部分。
此外，如图36B所示，将具有p型导电性的杂质从在先前步骤中留下的半导体基板100的正面侧附近的一部分热扩散，以形成接触单元110a。在本变形例中，接触单元110a可以通过将p型导电性杂质离子注入到在先前步骤中留下的半导体基板100的正面侧附近的一部分中来形成。
然后，如图36C所示，在沟槽110b中嵌入诸如氧化硅膜等氧化膜，以形成像素分离单元110。因此，可以获得根据本变形例的像素10。
<<13.结论>>
以这种方式，根据本公开的实施方案和变形例，阳极电极120和阴极电极121之间的距离，换句话说，形成雪崩倍增区域的n型半导体区域101和高浓度p型半导体区域104a之间的距离变长。结果，根据本实施方案，由于可以减轻电场集中，因此可以避免像素10的耐压降低。此外，根据本实施方案，由于可以在像素尺寸减小的情况下增大在p型半导体区域102和n型半导体区域101之间的接合区域中形成的雪崩倍增区域的尺寸，因此可以进一步提高像素10的灵敏度。
在上述本公开的实施方案中，半导体基板100不一定是硅基板，并且可以是其他基板(例如，绝缘体上硅(SOI)基板或SiGe基板等)。在半导体基板100中，可以在这样的各种基板中形成半导体结构等。
在上述本公开的实施方案中，上述半导体基板100和各个半导体区域等的导电类型可以颠倒，并且例如，本实施方案可以适用于使用空穴作为信号电荷的像素10。即，在上述本公开的实施方案中，已经说明了以下包括光电二极管20的像素10：其中，第一导电类型是p型，第二导电类型是n型，并且电子被用作信号电荷，但是本公开的实施方案不限于该示例。例如，本公开的实施方案可以适用于以下具有光电二极管20的像素10：其中，第一导电类型是n型，第二导电类型是p型，并且空穴被用作信号电荷。
此外，根据本公开实施方案的像素10不限于适用于测距系统611所适用的光探测器501。例如，根据本公开实施方案的像素10可以适用于捕获可见光的入射光量的分布作为检测图像的摄像装置。例如，本实施方案还可以适用于捕获红外线、X射线或粒子等的入射量的分布作为图像的摄像装置，或者检测诸如压力和电容等其他物理量的分布并捕获该分布作为图像的诸如指纹检测传感器等摄像装置(物理量分布检测装置)。
在本公开的实施方案中，上述各个层、各个膜和各个元件等的形成方法的示例包括物理气相沉积(PVD)法和化学气相沉积(CVD)法等。PVD法的示例包括使用电阻加热或高频加热的真空气相沉积法、电子束(EB)气相沉积法、各种溅射法(磁控溅射法、射频(RF)-直流(DC)耦合偏置溅射法、电子回旋共振(ECR)溅射法、对向靶溅射法和高频溅射法等)、离子镀法、激光烧蚀法、分子束外延(MBE)法和激光转印法。CVD法的示例包括等离子体CVD法、热CVD法、金属有机(MO)-CVD法和光CVD法。此外，其他方法包括电镀法、化学镀法、旋涂法；浸没法；铸造法；微接触印刷；滴铸法；诸如丝网印刷法、喷墨印刷法、胶印印刷法、凹版印刷法或柔性版印刷法等各种印刷法；冲压法；喷射法；诸如气刀涂布法、刮刀涂布法、棒式涂布法、刀式涂布法、挤压涂布法、反向辊式涂布法、转移辊式涂布法、凹版涂布法、吻合式涂布法、铸造涂布法、喷射涂布法、狭缝孔涂布法和压延涂布法等各种涂布法。各个层的图案化方法的示例包括诸如荫罩(shadow mask)、激光转印或光刻等化学蚀刻以及使用紫外线或激光等的物理蚀刻。另外，平坦化技术的示例包括化学机械抛光(CMP)法、激光平坦化法和回流法。即，可以使用现有的半导体器件制造过程容易且廉价地制造根据本公开实施方案的像素10。
根据上述本公开实施方案的制造方法中的各个步骤不必按照所述顺序进行处理。例如，可以以适当改变的顺序处理各个步骤。此外，在各个步骤中使用的方法不必根据所述方法执行，并且可以通过其他方法执行。
<<14.适用例>>
例如，上述测距系统611可以适用于诸如具有测距功能的相机、具有测距功能的智能手机以及设置在生产线中的工业相机等各种电子设备。将参照图37说明作为本公开的技术适用的电子设备的智能手机900的构成例。图37是示出作为根据本公开实施方案的测距系统611适用的电子设备的智能手机900的构成例的框图。
如图37所示，智能手机900包括中央处理单元(CPU：central processing unit)901、只读存储器(ROM：read only memory)902和随机存取存储器(RAM：random accessmemory)903。智能手机900还包括存储装置904、通信模块905和传感器模块907。智能手机900还包括上述测距系统611以及摄像装置909、显示装置910、扬声器911、麦克风912、输入装置913和总线914。代替CPU 901或者连同CPU 901一起，智能手机900可以包括诸如数字信号处理器(DSP：digital signal processor)等处理电路。
CPU 901用作算法处理装置和控制装置，并且其根据记录在ROM 902、RAM 903或存储装置904等中的各种程序来控制智能手机900中的全部操作或其一部分。ROM 902存储由CPU 901使用的程序和操作参数等。RAM 903主要存储在CPU 901的执行中使用的程序和在执行中适当改变的参数等。CPU 901、ROM 902和RAM 903通过总线914彼此连接。存储装置904是被构造为智能手机900的存储单元的示例的用于数据存储的装置。例如，存储装置904由诸如硬盘驱动器(HDD：hard disk drive)等磁存储装置、半导体存储装置或光学存储装置等组成。存储装置904存储由CPU 901执行的程序和各种数据以及从外部获取的各种数据等。
例如，通信模块905是包括用于连接到通信网络906的通信装置的通信接口。例如，通信模块905可以是用于有线或无线局域网(LAN：local area network)、蓝牙(注册商标)或无线USB(WUSB)等的通信卡。通信模块905还可以是用于光通信的路由器、用于非对称数字用户线路(ADSL：asymmetric digital subscriber line)的路由器或用于各种类型通信的调制解调器等。通信模块905使用诸如TCP/IP等预定协议向因特网或其他通信装置发送信号等，并且从因特网或其他通信装置接收信号等。连接到通信模块905的通信网络906是以有线或无线的方式连接的网络，并且例如是因特网、家庭LAN、红外通信或卫星通信等。
例如，传感器模块907包括诸如运动传感器(例如，加速度传感器、陀螺仪传感器或地磁传感器)、生物信息传感器(例如，脉搏传感器、血压传感器或指纹传感器)或位置传感器(例如，全球导航卫星系统(GNSS)接收器)等各种传感器。
测距系统611设置在智能手机900的表面上，并且例如，可以获取面向表面的被摄体612、613的距离和三维形状作为测距结果。
摄像装置909设置在智能手机900的表面上，并且可以对位于智能手机900周围的物体800等成像。具体地，摄像装置909可以包括诸如互补MOS(CMOS)图像传感器等摄像元件(未示出)和对由摄像元件光电转换后的信号执行摄像信号处理的信号处理电路(未示出)。摄像装置909还可以包括由摄像透镜、光圈机构、变焦透镜和聚焦透镜等组成的光学系统机构(未示出)以及控制光学系统机构的操作的驱动系统机构(未示出)。然后，摄像元件收集来自物体800的入射光作为光学图像，并且信号处理电路以像素为单位对所形成的光学图像进行光电转换，读取各个像素的信号作为摄像信号，并且执行图像处理以获取所捕获的图像。
例如，显示装置910设置在智能手机900的表面上，并且其可以是诸如液晶显示器(LCD：liquid crystal display)或有机电致发光(EL)显示器等显示装置。显示装置910可以显示操作画面和由上述摄像装置909获取的捕获图像等。
例如，扬声器911可以向用户输出呼叫语音以及伴随由上述显示装置910显示的视频内容的语音等。
例如，麦克风912可以收集用户的呼叫语音、包括激活智能手机900的功能的命令的语音以及智能手机900的周围环境中的语音。
输入装置913是由用户使用按钮、键盘、触摸面板或鼠标等进行操作的装置。输入装置913包括基于用户输入的信息生成输入信号并将输入信号输出到CPU 901的输入控制电路。用户可以通过操作输入装置913向智能手机900输入各种数据并给出关于处理操作的指令。
以上是智能手机900的构成例。上述组件中的各者可以通过使用通用构件来构造，或者可以通过专用于各个组件的功能的硬件来构造。这种构成可以根据实施时的技术水平适当地改变。
<<15.补充>>
尽管已经参照附图详细说明了本公开的优选实施方案，但是本公开的技术范围不限于这些示例。显然，在权利要求所述的技术思想的范围内，本领域普通技术人员可以想到各种改变或修改，并且应理解，这些改变或修改自然也属于本公开的技术范围。
本说明书中所述的效果仅是说明性或示例性的，而并非限制性的。即，连同上述效果一起或代替上述效果，根据本公开的技术可以表现出从本说明书的说明中对本领域技术人员显而易见的其他效果。
本技术还可以采用以下构成。
(1)一种光接收元件，其设置在半导体基板中并由像素分离壁包围，所述光接收元件包括：
光电转换单元，其设置在所述半导体基板中，并利用从所述半导体基板的光接收表面入射的光而产生电荷；
倍增区域，其设置在所述光电转换单元的与所述光接收表面相反的一侧，并放大来自所述光电转换单元的电荷；
阴极单元，其设置在所述倍增区域的与所述光接收表面相反的一侧的表面上；
空穴累积区域，其设置为覆盖所述光接收表面和所述像素分离壁的内侧面；和
阳极单元，其设置在覆盖所述像素分离壁的所述内侧面的所述空穴累积区域的表面的一部分上，所述表面的一部分在与所述光接收表面相反的一侧，
其中，当从与所述光接收表面相反的一侧的表面上方观察所述半导体基板时，
所述倍增区域设置为使得所述倍增区域的中心点比所述光接收元件的中心点距所述阳极单元更远。
(2)根据(1)所述的光接收元件，还包括位于所述空穴累积区域的与所述光接收表面相反的表面中未设置所述阳极单元的部分上的氧化膜。
(3)一种光探测器，包括：
像素组，其包括在半导体基板中以矩阵状排列的多个像素；和
像素分离壁，其包围各个所述像素并将所述像素彼此分离，
其中，各个所述像素包括：
光电转换单元，其设置在所述半导体基板中，并利用从所述半导体基板的光接收表面入射的光而产生电荷；
倍增区域，其设置在所述光电转换单元的与所述光接收表面相反的一侧，并放大来自所述光电转换单元的电荷；
阴极单元，其设置在所述倍增区域的与所述光接收表面相反的一侧的表面上；
空穴累积区域，其设置为覆盖所述光接收表面和所述像素分离壁的内侧面；和
阳极单元，其设置在覆盖包围所述像素组的所述像素分离壁的所述内侧面的所述空穴累积区域的表面的一部分上，所述表面的一部分在与所述光接收表面相反的一侧，并且
当从与所述光接收表面相反的一侧的表面上方观察所述半导体基板时，
在所述像素组中所包括的所述多个像素之中的至少一个像素中，
所述倍增区域设置为使得所述倍增区域的中心点比所述多个像素之中的所述至少一个像素中的相应像素的中心点更靠近所述像素组的中心点。
(4)根据(3)所述的光探测器，还包括位于所述空穴累积区域的与所述光接收表面相反的表面中未设置所述阳极单元的部分上的第一氧化膜。
(5)根据(3)所述的光探测器，其中，所述阳极单元设置在所述空穴累积区域的与所述光接收表面相反的一侧的表面上，该空穴累积区域覆盖包围所述像素组的所述像素分离壁的四个角部中的一个角部。
(6)根据(4)所述的光探测器，还包括设置在所述阳极单元的与所述空穴累积区域相反的一侧的表面上的第二氧化膜。
(7)根据(6)所述的光探测器，
其中，所述倍增区域包括：
第一半导体区域，其设置在所述光电转换单元上并具有第一导电类型；和
第二半导体区域，其设置在所述第一半导体区域上并具有第二导电类型，所述第二导电类型是与所述第一导电类型相反的导电类型。
(8)根据(7)所述的光探测器，其中，所述像素组中的各个所述像素的所述第二半导体区域通过所述第一氧化膜彼此分离。
(9)根据(7)所述的光探测器，
其中，当从与所述光接收表面相反的一侧的表面上方观察所述半导体基板时，
所述第二半导体区域比所述第一半导体区域宽。
(10)根据(7)所述的光探测器，
其中，当从与所述光接收表面相反的一侧的表面上方观察所述半导体基板时，
所述第一半导体区域比所述第二半导体区域宽。
(11)根据(3)至(10)中任一项所述的光探测器，各个所述像素还包括由光反射材料制成并设置在所述阴极单元上方的配线。
(12)根据(11)所述的光探测器，其中，所述像素的所述配线彼此电气连接。
(13)根据(7)至(10)中任一项所述的光探测器，
其中，当从与所述光接收表面相反的一侧的表面上方观察所述半导体基板时，
所述第二半导体区域具有大致矩形形状。
(14)根据(13)所述的光探测器，
其中，当从与所述光接收表面相反的一侧的表面上方观察所述半导体基板时，
在所述像素组中所包括的所述多个像素之中的至少一个像素中，所述第二半导体区域的四个角部中的一个角部具有圆形形状。
(15)根据(13)所述的光探测器，
其中，当从与所述光接收表面相反的一侧的表面上方观察所述半导体基板时，
在所述像素组中所包括的所述多个像素之中的至少一个像素中，所述第二半导体区域的四个角部中的一个角部被倒角。
(16)根据(7)至(10)中任一项所述的光探测器，
其中，当从与所述光接收表面相反的一侧的表面上方观察所述半导体基板时，
所述第二半导体区域具有大致扇形形状。
(17)根据(4)所述的光探测器，还包括位于设置有所述第一氧化膜的所述空穴累积区域的所述光接收表面的至少一部分上的接触单元。
(18)一种测距系统，包括：
照明装置，其发射照射光；和
光探测器，其接收通过在被摄体上反射所述照射光而获得的反射光，
其中，所述光探测器包括：
像素组，其包括在半导体基板中以矩阵状排列的多个像素；和
像素分离壁，其包围各个所述像素并将所述像素彼此分离，
其中，各个所述像素包括：
光电转换单元，其设置在所述半导体基板中，并利用从所述半导体基板的光接收表面入射的光而产生电荷；
倍增区域，其设置在所述光电转换单元的与所述光接收表面相反的一侧，并放大来自所述光电转换单元的电荷；
阴极单元，其设置在所述倍增区域的与所述光接收表面相反的一侧的表面上；
空穴累积区域，其设置为覆盖所述光接收表面和所述像素分离壁的内侧面；和
阳极单元，其设置在覆盖包围所述像素组的所述像素分离壁的所述内侧面的所述空穴累积区域的表面的一部分上，所述表面的一部分在与所述光接收表面相反的一侧，并且
当从与所述光接收表面相反的一侧的表面上方观察所述半导体基板时，
在所述像素组中所包括的所述多个像素之中的至少一个像素中，
所述倍增区域设置为使得所述倍增区域的中心点比所述多个像素之中的所述至少一个像素中的相应像素的中心点更靠近所述像素组的中心点。
附图标记列表
10 像素
20 光电二极管
22 恒流源
24 反相器
26 晶体管
100 半导体基板
100a n阱区域
101n型半导体区域
101a高浓度n型半导体区域
102 p型半导体区域
104 空穴累积区域
104a高浓度p型半导体区域
110像素分离单元
110a接触单元
110b、112b沟槽
112、112a分离氧化膜
120 阳极电极
121 阴极电极
130 配线
501 光探测器
511 像素驱动单元
512 像素阵列单元
513MUX
514时间测量单元
515输入/输出单元
522 像素驱动线
611 测距系统
612、613 被摄体
621 照明装置
622 摄像装置
631 照明控制单元
632 光源
641 摄像单元
642 控制单元
643 显示单元
644 存储单元
651 透镜
653 信号处理电路

Claims (18)

1.一种光接收元件，其设置在半导体基板中并由像素分离壁包围，所述光接收元件包括：
光电转换单元，其设置在所述半导体基板中，并利用从所述半导体基板的光接收表面入射的光而产生电荷；
倍增区域，其设置在所述光电转换单元的与所述光接收表面相反的一侧，并放大来自所述光电转换单元的电荷；
阴极单元，其设置在所述倍增区域的与所述光接收表面相反的一侧的表面上；
空穴累积区域，其设置为覆盖所述光接收表面和所述像素分离壁的内侧面；和
阳极单元，其设置在覆盖所述像素分离壁的所述内侧面的所述空穴累积区域的表面的一部分上，所述表面的一部分在与所述光接收表面相反的一侧，
其中，当从与所述光接收表面相反的一侧的表面上方观察所述半导体基板时，
所述倍增区域设置为使得所述倍增区域的中心点比所述光接收元件的中心点距所述阳极单元更远。
2.根据权利要求1所述的光接收元件，还包括位于所述空穴累积区域的与所述光接收表面相反的表面中未设置所述阳极单元的部分上的氧化膜。
3.一种光探测器，包括：
像素组，其包括在半导体基板中以矩阵状排列的多个像素；和
像素分离壁，其包围各个所述像素并将所述像素彼此分离，
其中，各个所述像素包括：
光电转换单元，其设置在所述半导体基板中，并利用从所述半导体基板的光接收表面入射的光而产生电荷；
倍增区域，其设置在所述光电转换单元的与所述光接收表面相反的一侧，并放大来自所述光电转换单元的电荷；
阴极单元，其设置在所述倍增区域的与所述光接收表面相反的一侧的表面上；
空穴累积区域，其设置为覆盖所述光接收表面和所述像素分离壁的内侧面；和
阳极单元，其设置在覆盖包围所述像素组的所述像素分离壁的所述内侧面的所述空穴累积区域的表面的一部分上，所述表面的一部分在与所述光接收表面相反的一侧，并且
当从与所述光接收表面相反的一侧的表面上方观察所述半导体基板时，
在所述像素组中所包括的所述多个像素之中的至少一个像素中，
所述倍增区域设置为使得所述倍增区域的中心点比所述多个像素之中的所述至少一个像素中的相应像素的中心点更靠近所述像素组的中心点。
4.根据权利要求3所述的光探测器，还包括位于所述空穴累积区域的与所述光接收表面相反的表面中未设置所述阳极单元的部分上的第一氧化膜。
5.根据权利要求3所述的光探测器，其中，所述阳极单元设置在所述空穴累积区域的与所述光接收表面相反的一侧的表面上，该空穴累积区域覆盖包围所述像素组的所述像素分离壁的四个角部中的一个角部。
6.根据权利要求4所述的光探测器，还包括设置在所述阳极单元的与所述空穴累积区域相反的一侧的表面上的第二氧化膜。
7.根据权利要求6所述的光探测器，
其中，所述倍增区域包括：
第一半导体区域，其设置在所述光电转换单元上并具有第一导电类型；和
第二半导体区域，其设置在所述第一半导体区域上并具有第二导电类型，所述第二导电类型是与所述第一导电类型相反的导电类型。
8.根据权利要求7所述的光探测器，其中，所述像素组中的各个所述像素的所述第二半导体区域通过所述第一氧化膜彼此分离。
9.根据权利要求7所述的光探测器，
其中，当从与所述光接收表面相反的一侧的表面上方观察所述半导体基板时，
所述第二半导体区域比所述第一半导体区域宽。
10.根据权利要求7所述的光探测器，
其中，当从与所述光接收表面相反的一侧的表面上方观察所述半导体基板时，
所述第一半导体区域比所述第二半导体区域宽。
11.根据权利要求3所述的光探测器，各个所述像素还包括由光反射材料制成并设置在所述阴极单元上方的配线。
12.根据权利要求11所述的光探测器，其中，所述像素的所述配线彼此电气连接。
13.根据权利要求7所述的光探测器，
其中，当从与所述光接收表面相反的一侧的表面上方观察所述半导体基板时，
所述第二半导体区域具有大致矩形形状。
14.根据权利要求13所述的光探测器，
其中，当从与所述光接收表面相反的一侧的表面上方观察所述半导体基板时，
在所述像素组中所包括的所述多个像素之中的至少一个像素中，
所述第二半导体区域的四个角部中的一个角部具有圆形形状。
15.根据权利要求13所述的光探测器，
其中，当从与所述光接收表面相反的一侧的表面上方观察所述半导体基板时，
在所述像素组中所包括的所述多个像素之中的至少一个像素中，
所述第二半导体区域的四个角部中的一个角部被倒角。
16.根据权利要求7所述的光探测器，
其中，当从与所述光接收表面相反的一侧的表面上方观察所述半导体基板时，
所述第二半导体区域具有大致扇形形状。
17.根据权利要求4所述的光探测器，还包括位于设置有所述第一氧化膜的所述空穴累积区域的所述光接收表面的至少一部分上的接触单元。
18.一种测距系统，包括：
照明装置，其发射照射光；和
光探测器，其接收通过在被摄体上反射所述照射光而获得的反射光，
其中，所述光探测器包括：
像素组，其包括在半导体基板中以矩阵状排列的多个像素；和
像素分离壁，其包围各个所述像素并将所述像素彼此分离，
其中，各个所述像素包括：
光电转换单元，其设置在所述半导体基板中，并利用从所述半导体基板的光接收表面入射的光而产生电荷；
倍增区域，其设置在所述光电转换单元的与所述光接收表面相反的一侧，并放大来自所述光电转换单元的电荷；
阴极单元，其设置在所述倍增区域的与所述光接收表面相反的一侧的表面上；
空穴累积区域，其设置为覆盖所述光接收表面和所述像素分离壁的内侧面；和
阳极单元，其设置在覆盖包围所述像素组的所述像素分离壁的所述内侧面的所述空穴累积区域的表面的一部分上，所述表面的一部分在与所述光接收表面相反的一侧，并且
当从与所述光接收表面相反的一侧的表面上方观察所述半导体基板时，
在所述像素组中所包括的所述多个像素之中的至少一个像素中，
所述倍增区域设置为使得所述倍增区域的中心点比所述多个像素之中的所述至少一个像素中的相应像素的中心点更靠近所述像素组的中心点。
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