WO2022118602A1 - 受光素子、光検出装置及び測距システム - Google Patents

受光素子、光検出装置及び測距システム Download PDF

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淳貴 鈴木
悠介 大竹
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ソニーセミコンダクタソリューションズ株式会社
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    • H04N25/70—SSIS architectures; Circuits associated therewith

Definitions

  • the present disclosure relates to a light receiving element, a photodetector, and a ranging system.
  • a distance measuring system that measures a distance by the ToF (Time of Flat) method has been attracting attention.
  • a light receiving element included in the distance measuring system there is one using SPAD (Single Photon Avalanche Diode).
  • SPAD Single Photon Avalanche Diode
  • the electron (charge) generated by photoelectric conversion is multiplied in the PN junction region (avalanche amplification) to detect the light with high accuracy.
  • the distance measuring system the distance can be measured with high accuracy by detecting the timing at which the current due to the multiplied electrons flows.
  • a light receiving element a photodetector, and a distance measuring system that can further miniaturize pixels while ensuring a desired withstand voltage.
  • a light receiving element provided in a semiconductor substrate and surrounded by a pixel separation wall, which is provided in the semiconductor substrate and generates charge by light incident from the light receiving surface of the semiconductor substrate.
  • a multiplying region provided on the opposite side of the light receiving surface to the conversion unit and the photoelectric conversion unit to amplify the charge from the photoelectric conversion unit, and the multiplying region opposite to the light receiving surface of the multiplying region.
  • the cathode portion provided on the side surface, the hole storage area provided so as to cover the light receiving surface and the inner side surface of the pixel separation wall, and the hole storage area covering the inner side surface of the pixel separation wall.
  • the semiconductor substrate is provided with an anode portion provided on a part of the surface opposite to the light receiving surface, and when the semiconductor substrate is viewed from above the surface opposite to the light receiving surface, the multiplying region is provided.
  • the semiconductor substrate includes a pixel group composed of a plurality of pixels arranged in a matrix, and a pixel separation wall that surrounds each pixel and separates the pixels from each other.
  • a photoelectric conversion unit provided in the semiconductor substrate and generating a charge by light incident from the light receiving surface of the semiconductor substrate, and a photoelectric conversion unit provided on the opposite side of the light receiving surface to the photoelectric conversion unit.
  • anode provided on a part of the surface opposite to the light receiving surface of the hole storage area provided so as to cover the hole storage area and the hole storage area covering the inner surface of the pixel separation wall surrounding the pixel group.
  • the multiplication region is present in at least one of the plurality of pixels included in the pixel group.
  • the lighting device for irradiating the irradiation light and the light detection device for receiving the reflected light reflected by the subject are provided, and the light detection device has a matrix shape in the semiconductor substrate. It has a pixel group composed of a plurality of pixels arranged in a row, and a pixel separation wall that surrounds each of the pixels and separates the pixels from each other.
  • the multiplication region corresponds to the center point of the multiplication region.
  • a distance measuring system provided so as to be closer to the center point of the pixel group than to the center point of the pixel.
  • the description of the specific shape in the following explanation does not mean only the shape defined geometrically.
  • the description of the specific shape in the following description is when there is an allowable difference (error / distortion) in the pixel, the photodetector, its manufacturing process, and its use / operation, and its use. It shall also include a shape similar to the shape.
  • the expression "substantially rectangular” in the following description is not limited to a square, but means that any of the four corners includes a shape similar to a chamfered square. Become.
  • electrically connected means connecting a plurality of elements so that electricity (signal) is conducted. Means that.
  • electrically connected in the following description includes not only the case of directly and electrically connecting a plurality of elements, but also indirectly and electrically through other elements. It shall also include the case of connecting to.
  • gate represents a gate electrode of a field effect transistor.
  • drain represents the drain region of the field effect transistor, and the “source” represents the source region of the field effect transistor.
  • first conductive type represents either “p type” or “n type”
  • second conductive type is a “p type” different from the “first conductive type”.
  • Or n type "represents the other.
  • commonly provided means that other elements are provided so as to be shared by a plurality of one element, in other words, unless otherwise specified.
  • the other element means that it is shared by each of a predetermined number of one element.
  • FIG. 1 is an explanatory diagram for explaining an example of the circuit configuration of the pixel 10.
  • FIG. 1 shows a photodiode (light receiving element) 20 having a SPAD (Single Photon Avalanche Diode) structure applicable to a distance measuring sensor that measures a distance by a direct ToF (Time-of-Flight) method.
  • SPAD Single Photon Avalanche Diode
  • the circuit configuration of the included diode 10 is shown.
  • the pixel 10 includes a photodiode 20, a constant current source 22, an inverter 24, and a transistor 26.
  • the photodiode 20 has a SPAD structure and can be operated with a bias voltage larger than the breakdown voltage VBD (Geiger mode).
  • the photodiode 20 detects one light (photon) for each pixel 10 by multiplying electrons (charges) generated by photoelectric conversion in a PN junction region of a high electric field provided for each pixel 10. It is an element that can be used.
  • the photodiode 20 is a photodiode (single photon avalanche photodiode) that avalanche amplifies electrons (charges) generated by incident light and outputs the signal voltage VS obtained by amplification to the inverter 24. be.
  • the photodiode 20 has a constant current source 22, an input terminal of the inverter 24, and a cathode electrically connected to the drain of the transistor 26. Further, the photodiode 20 has an anode electrically connected to a power source. For example, in order to efficiently detect light (photons), a voltage larger than the breakdown voltage VBD of the photodiode 20 (hereinafter referred to as an excess bias (Excess Bias)) is applied to the photodiode 20. Further, the power supply voltage VCS supplied to the anode of the photodiode 20 is, for example, a negative bias (negative potential) having the same voltage as the breakdown voltage VBD of the photodiode 20.
  • an excess bias Excess Bias
  • the constant current source 22 is composed of, for example, a p-type MOS (Metal Oxide Semiconductor) transistor that operates in a saturation region, and performs passive quenching by acting as a quenching resistance.
  • a power supply voltage VE is supplied to the constant current source 22.
  • the constant current source 22 may use a pull-up resistor or the like instead of the p-type MOS transistor.
  • the drain of the transistor 26 is connected to the cathode of the photodiode 20, the input terminal of the inverter 24, and the constant current source 22, and the source of the transistor 26 is connected to the ground (GND).
  • a control signal is supplied to the gate of the transistor 26 from a pixel drive unit (not shown) that drives the pixel 10. Specifically, when the pixel 10 is an effective pixel, a Lo (Low) control signal is supplied from the pixel drive unit to the gate of the transistor 26. On the other hand, when the pixel 10 is not regarded as an effective pixel, a Hi (High) control signal is supplied from the pixel drive unit to the gate of the transistor 26.
  • the effective pixel means a pixel in a state where light can be detected, while a pixel that is not regarded as an effective pixel means a pixel that does not detect light.
  • the inverter 24 outputs the Hi signal PF out when the voltage VS from the cathode of the photodiode 20 as an input signal is Lo, and outputs the Lo signal PF out when the voltage VS from the cathode is Hi. do.
  • FIG. 2 is a graph showing a change in the cathode voltage VS of the photodiode 20 and a detection signal PF out according to the incident of light.
  • the transistor 26 is set to off by the control signal of Lo. Then, at a time before time t0, the power supply voltage VE is supplied to the cathode of the photodiode 20, and the power supply VCS is supplied to the anode. Therefore, the photodiode 20 is set to the Geiger mode by applying a reverse voltage larger than the breakdown voltage VBD to the photodiode 20. In this state, the cathode voltage VS of the photodiode 20 is the same as the power supply voltage VE.
  • the cathode voltage VS of the photodiode 20 becomes lower than 0 V
  • a reverse voltage smaller than the breakdown voltage VBD is applied to the photodiode 20, so that the avalanche amplification is stopped.
  • a voltage drop is generated by the current generated by the avalanche amplification flowing to the constant current source 22, and the cathode voltage VS becomes lower than 0V due to the generated voltage drop, so that the avalanche amplification is stopped.
  • the operation of causing the voltage is called a quench operation.
  • a Hi control signal is supplied from the pixel drive unit (not shown) to the gate of the transistor 26, and the transistor 26 is turned on.
  • the cathode voltage VS of the photodiode 20 becomes 0V (GND)
  • the anode-cathode voltage of the photodiode 20 becomes equal to or less than the breakdown voltage VBD. Therefore, even if light is incident on the photodiode 20, a current is generated. There is no such thing.
  • FIG. 3 is a block diagram showing a configuration example of the photodetector 501.
  • the optical detection device 501 includes a pixel drive unit 511, a pixel array unit 512, a MUX (multiplexer) 513, a time measurement unit 514, and an input / output unit 515.
  • a pixel drive unit 511 a pixel drive unit 511
  • a pixel array unit 512 a pixel array unit 512
  • a MUX (multiplexer) 513 a time measurement unit 514
  • an input / output unit 515 As shown in FIG. 3, for example, the optical detection device 501 includes a pixel drive unit 511, a pixel array unit 512, a MUX (multiplexer) 513, a time measurement unit 514, and an input / output unit 515.
  • Pixels 10 are arranged in a matrix in the pixel array unit 512, which will be described later, and pixel drive lines 522 are wired along the horizontal direction for each row of the pixels 10. Then, the pixel drive unit 511 drives each pixel 521 by supplying a predetermined drive signal to each pixel 521 via the pixel drive line 522. Specifically, the pixel drive unit 511 uses a part of the plurality of pixels 10 two-dimensionally arranged in a matrix according to the timing according to the light emission timing signal supplied from the outside via the input / output unit 515 described later. It is possible to control the number of effective pixels.
  • the pixel array unit 512 has a configuration in which pixels 10 that detect light and output a detection signal PF out indicating a detection result as a pixel signal are two-dimensionally arranged in a matrix shape in a row direction and a column direction.
  • the number of rows and columns of the pixel 10 of the pixel array unit 512 is not limited to the number shown in FIG.
  • the pixel drive line 522 is wired along the horizontal direction for each pixel row with respect to the matrix-like pixel array of the pixel array unit 512.
  • the pixel drive line 522 is shown as one wiring, it may be configured by a plurality of wirings. Further, one end of the pixel drive line 522 is connected to the output end corresponding to each pixel row of the pixel drive unit 511.
  • the MUX 513 selects the output from the effective pixel according to the switching between the effective pixel and the non-effective pixel in the pixel array unit 512, and outputs the pixel signal input from the selected effective pixel to the time measurement unit 514 described later. be able to.
  • Time measurement unit 5114 Based on the pixel signal of the effective pixel supplied from the MUX 513 and the light emission timing signal indicating the light emission timing of the light emission source (not shown), the time measurement unit 514 emits light after the light emission source emits light, and then the effective pixel emits light. Generates a count value corresponding to the time until detection.
  • the light emission timing signal is supplied from the outside via the input / output unit 515 described later.
  • the input / output unit 515 outputs the count value of the effective pixels supplied from the time measurement unit 514 to the outside as a pixel signal. Further, the input / output unit 515 supplies the light emission timing signal supplied from the outside to the pixel drive unit 511 and the time measurement unit 514.
  • FIG. 4 is a block diagram showing a configuration example of a distance measuring system 611 incorporating a photodetector 501.
  • the distance measuring system 611 is, for example, a system that captures a distance image by using the ToF method.
  • the distance image is an image composed of a distance pixel signal based on the detected distance obtained by detecting the distance in the depth direction from the distance measuring system 611 to the subject for each pixel.
  • the ranging system 611 has a lighting device 621 and an image pickup device 622.
  • the details of each block included in the ranging system 611 will be sequentially described.
  • the lighting device 621 has a lighting control unit 631 and a light source 632.
  • the illumination control unit 631 controls the pattern of irradiating the light of the light source 632 under the control of the control unit 642 of the image pickup apparatus 622. Specifically, the illumination control unit 631 controls the pattern in which the light source 632 irradiates light according to the irradiation code included in the irradiation signal supplied from the control unit 642.
  • the irradiation code consists of two values of 1 (High) and 0 (Low), and the illumination control unit 631 turns on the light source 632 when the value of the irradiation code is 1, and the light source when the value of the irradiation code is 0. Turn off 632.
  • the light source 632 irradiates light in a predetermined wavelength range under the control of the illumination control unit 631.
  • the light source 632 can consist of, for example, an infrared laser diode.
  • the type of the light source 632 and the wavelength range of the irradiation light can be arbitrarily set according to the application of the ranging system 611 and the like.
  • the image pickup device 622 is a device in which the light (irradiation light) emitted from the lighting device 621 receives the reflected light reflected by the subject 612, the subject 613, and the like. As shown in FIG. 4, the image pickup apparatus 622 includes an image pickup unit 641, a control unit 642, a display unit 643, and a storage unit 644.
  • the imaging unit 641 has a lens 651, a signal processing circuit 653, and a photodetector 501, as shown in FIG.
  • the lens 651 can form an image of incident light on the light receiving surface of the photodetector 501.
  • the configuration of the lens 651 is arbitrary, and for example, the lens 651 can be configured by a plurality of lens groups.
  • the photodetector 501 As the photodetector 501, the photodetector 501 described above can be applied.
  • the photodetector 501 receives the reflected light from the subject 612, the subject 613, and the like under the control of the control unit 642, and supplies the pixel signal obtained as a result to the signal processing circuit 653.
  • the pixel signal indicates a digital count value that counts the time from when the lighting device 621 irradiates the irradiation light to when the light detection device 501 receives the light.
  • the light emission timing signal indicating the timing at which the light source 632 emits light is supplied from the control unit 642 to the photodetector 501.
  • the signal processing circuit 653 processes the pixel signal supplied from the photodetector 501 under the control of the control unit 642. For example, the signal processing circuit 653 detects the distance to the subject 612, 613 for each pixel based on the pixel signal supplied from the light detection device 501, and indicates the distance to the subject 612, 613 for each pixel 10. Generate an image. Specifically, the signal processing circuit 653 sets the time (count value) from when the light source 632 emits light to when each pixel 10 of the light detection device 501 receives light a plurality of times (for example, for each pixel 10). Thousands to tens of thousands of times) Acquire. The signal processing circuit 653 creates a histogram corresponding to the acquired time.
  • the signal processing circuit 653 detects the peak of the histogram to determine the time until the light emitted from the light source 632 is reflected by the subject 612 or the subject 613 and returned. Further, the signal processing circuit 653 performs an operation to obtain the distances to the subjects 612 and 613 based on the determined time and the speed of light. The signal processing circuit 653 supplies the generated distance image to the control unit 642.
  • the control unit 642 is composed of a control circuit such as an FPGA (Field Programmable Gate Array), a DSP (Digital Signal Processor), a processor, or the like.
  • the control unit 642 controls the lighting control unit 631 and the photodetector 501. Specifically, the control unit 642 supplies an irradiation signal to the illumination control unit 631 and also supplies a light emission timing signal to the photodetector 501.
  • the light source 632 emits irradiation light according to the irradiation signal.
  • the light emission timing signal may be an irradiation signal supplied to the illumination control unit 631.
  • the control unit 642 supplies the distance image acquired from the image pickup unit 641 to the display unit 643 and causes the display unit 643 to display the distance image. Further, the control unit 642 stores the distance image acquired from the image pickup unit 641 in the storage unit 644. Further, the control unit 642 outputs the distance image acquired from the image pickup unit 641 to the outside.
  • the display unit 643 includes, for example, a panel-type display device such as a liquid crystal display device or an organic EL (Electroluminescence) display device.
  • a panel-type display device such as a liquid crystal display device or an organic EL (Electroluminescence) display device.
  • the storage unit 644 can be configured by any storage device, storage medium, or the like, and stores a distance image or the like.
  • FIG. 5 is a schematic cross-sectional view showing an example of the detailed configuration of the pixel 10 according to the comparative example.
  • FIG. 5 in order to make it easy to understand the positional relationship of the constituent elements, it is schematically shown and may be different from the actual cross section.
  • FIG. 6 is a schematic plan view showing an example of the detailed configuration of the pixels 10 according to the comparative example, and in detail, shows a plane in which the four pixels 10 are arranged in a matrix.
  • the comparative example means the pixel 10 that the present inventors have repeatedly studied before forming the embodiment of the present disclosure.
  • the pixel 10 is a back-illuminated type in which light is incident from the lower surface (back surface) side of FIG.
  • the pixel 10 is not limited to the back-illuminated type, and may be a surface-illuminated type pixel 10 in which light is incident through a wiring layer (not shown) provided on the surface of the semiconductor substrate.
  • the structure mainly related to the semiconductor substrate 100 is shown, the lower side of FIG. 5 is the back surface side of the semiconductor substrate 100, and the on-chip lens (not shown) is on the back surface. Omitted) etc. are formed.
  • the back surface is a light receiving surface on which the reflected light reflected from the subject is incident.
  • the upper side of FIG. 5 is the surface side of the semiconductor substrate 100, and although not shown, a wiring layer (not shown) including a circuit for driving the pixel 10 is formed.
  • the pixel 10 includes an n-well region 100a, an n-type semiconductor region 101, a high-concentration n-type semiconductor region 101a, and a p-type semiconductor provided in a semiconductor substrate 100 made of a silicon substrate. It has a region 102, a hole storage region 104, and a high-concentration p-type semiconductor region 104a.
  • the pixel 10 has a pixel separation unit 110 that surrounds the pixel 10 and separates it from other adjacent pixels 10. Further, the pixel 10 has an anode electrode 120 electrically connected to the high-concentration p-type semiconductor region 104a and a cathode electrode 121 electrically connected to the high-concentration n-type semiconductor region 101a.
  • the n-well region 100a is a region in the semiconductor substrate 100 having an n-type conductive type having a low impurity concentration, and generates an electric field for transferring electrons generated by photoelectric conversion to an avalanche multiplying region described later.
  • the p-type semiconductor region 102 and the n-type semiconductor region 101 are configured to form a PN junction on the n-well region 100a.
  • the depletion layer generated in the region where the p-type semiconductor region 102 and the n-type semiconductor region 101 are joined forms the above-mentioned avalanche multiplying region.
  • the impurity concentration in the n-well region 100a is preferably as low as 1E + 14 / cm3 or less. By doing so, it is possible to improve the light detection efficiency called PDE (Photon Detection Efficiency).
  • the impurity concentration of each of the n-type semiconductor region 101 and the p-type semiconductor region 102 forming the avalanche multiplication region is preferably as high as 1E + 16 / cm3 or more.
  • the n-type semiconductor region 101 has a high-concentration n-type semiconductor region 101a, which is a dense n-type semiconductor region formed at a predetermined depth from the surface side of the semiconductor substrate 100, at the upper center thereof.
  • the high-concentration n-type semiconductor region 101a is a contact portion connected to a cathode electrode 121 for supplying a positive voltage for forming an avalanche multiplying region. Therefore, the power supply voltage VE is applied from the cathode electrode 121 to the high-concentration n-type semiconductor region 101a.
  • the hole storage region 104 is a p-type semiconductor region formed so as to surround the side surface and the bottom surface of the n-well region 100a, and holes generated by photoelectric conversion can be stored. Further, the hole storage region 104 also has an effect of trapping electrons generated at the interface with the pixel separation unit 110, which will be described later, and suppressing DCR (dark count rate). Further, by providing the hole storage region 104 on the side surface of the n-well region 100a, a lateral electric field is formed, it is possible to more easily collect charges in the high electric field region, and PDE can be improved.
  • a high-concentration p-type semiconductor region 104a having a high impurity concentration is provided in the region near the surface of the semiconductor substrate 100 in the hole storage region 104.
  • the high-concentration p-type semiconductor region 104a is a contact portion connected to the anode electrode 120. Therefore, the power supply voltage VCS is applied from the anode electrode 120 to the high-concentration p-type semiconductor region 104a.
  • a pixel separation portion 110 for separating the pixels 10 is provided.
  • the pixel separation unit 110 may be composed of only an insulating layer such as a silicon oxide film, or may cover the outside of a metal layer such as tungsten (n-well region 100a side) with an insulating layer such as a silicon oxide film. It may have a heavy structure. By providing the pixel separation unit 110 and the hole storage area 104, it is possible to reduce electrical and optical crosstalk between the pixels 10.
  • FIG. 6 shows a state in which the semiconductor substrate 100 is viewed from above the surface, in which four 2 ⁇ 2 pixels 10 are arranged.
  • a high-concentration p-type semiconductor is shown.
  • the region 104a, the anode electrode 120, and the cathode electrode 121 are not shown.
  • each pixel 10 is separated by a pixel separation unit 110 formed in a grid pattern. Inside each pixel separation unit 110, a hole storage region 104 that is electrically connected to the anode electrode 120 via a high-concentration p-type semiconductor region 104a is provided along the pixel separation unit 110. Further, in the center of each pixel 10, an n-type semiconductor region 101 that is electrically connected to the cathode electrode 121 via a high-concentration n-type semiconductor region 101a is provided.
  • each semiconductor region of the pixel 10 has a conductive type in which the above-mentioned conductive type is inverted.
  • the distance between the anode electrode 120 and the cathode electrode 121 becomes shorter as the size of the pixel 10 becomes smaller.
  • the n-type semiconductor region 101 forming the avalanche multiplier region and the p-type conductive impurity having the opposite conductivity to the n-type semiconductor region 101, which is the contact portion of the anode electrode 120 are contained in a high concentration.
  • the distance from the high-concentration p-type semiconductor region 104a is shortened.
  • the present inventors have made extensive studies on the structure of the pixel 10 that can be further miniaturized while ensuring a desired withstand voltage, and the first aspect of the present disclosure will be described below. It came to create an embodiment.
  • the pixel 10 according to the comparative example when the semiconductor substrate 100 is viewed from above the surface, an n-type semiconductor region 101 electrically connected to the cathode electrode 121 is provided in the center of the pixel 10, that is, the pixel.
  • the n-type semiconductor region 101 is provided as a point object with respect to the center point of 10.
  • the n-type semiconductor region 101 is provided asymmetrically with respect to the center point of the pixel 10.
  • the cathode electrode 121 electrically connected to the upper center of the n-type semiconductor region 101 is provided.
  • the anode electrode 120 is electrically connected to the region near the surface of the semiconductor substrate 100 of the hole storage region 104 provided so as to cover the side surface of the n-well region 100a. It is provided.
  • the n-type semiconductor region 101 is provided so that the center point of the n-type semiconductor region 101 is farther from the anode electrode 120 than the center point of the pixel 10, in other words, the pixel.
  • the n-type semiconductor region 101 is provided asymmetrically with respect to the center point of 10. Therefore, in the present embodiment, the distance between the anode electrode 120 and the cathode electrode 121, that is, the n-type semiconductor region 101 forming the avalanche multiplying region, is compared with the comparative example having the pixels 10 having the same size. And the distance between the high-concentration p-type semiconductor region 104a and the high-concentration p-type semiconductor region 104a becomes long. As a result, according to the present embodiment, since the electric field concentration can be relaxed, it is possible to avoid lowering the withstand voltage of the pixel 10.
  • the details of the first embodiment of the present disclosure will be sequentially described.
  • FIG. 7 is a schematic cross-sectional view showing an example of the detailed configuration of the pixel 10 according to the present embodiment.
  • the lower side of FIG. 7 is the back surface side of the semiconductor substrate 100, and the on-chip lens is on the back surface. (Not shown) and the like are formed, and the back surface thereof becomes a light receiving surface on which the reflected light reflected from the subject is incident.
  • the upper side of FIG. 7 is the surface side of the semiconductor substrate 100.
  • the pixel (light receiving element) 10 is an n-well region (photoelectric conversion unit) 100a provided in a semiconductor substrate 100 made of a silicon substrate having an n-type conductive type. It has an n-type semiconductor region 101, a high-concentration n-type semiconductor region 101a, a p-type semiconductor region 102, a hole storage region 104, and a high-concentration p-type semiconductor region 104a.
  • the pixel 10 has a pixel separation unit (pixel separation wall) 110 that surrounds the pixel 10 and separates it from other adjacent pixels 10.
  • the pixel 10 has an anode electrode (anode portion) 120 electrically connected to the high-concentration p-type semiconductor region 104a and a cathode electrode (cathode portion) 121 electrically connected to the high-concentration n-type semiconductor region 101a.
  • anode electrode anode portion
  • cathode electrode cathode portion
  • the n-well region 100a is a region having a thin impurity concentration in the semiconductor substrate 100 having an n-type conductive type, and is an avalanche multiplying region for electrons (charges) generated by photoelectric conversion of light incident from the light receiving surface of the semiconductor substrate. Generates an electric field to transfer to.
  • the impurity concentration of each of the n-type semiconductor region 101 and the p-type semiconductor region 102 forming the avalanche multiplication region is preferably as high as 1E + 16 / cm3 or more.
  • the n-type semiconductor region 101 has a high-concentration n-type semiconductor region 101a, which is a dense n-type semiconductor region formed at a predetermined depth from the surface side of the semiconductor substrate 100, at the upper center thereof.
  • the high-concentration n-type semiconductor region 101a is a contact portion connected to a cathode electrode (cathode portion) 121 for supplying a positive voltage for forming an avalanche multiplying region.
  • a cathode electrode 121 is provided on the high-concentration n-type semiconductor region 101a (the surface opposite to the light receiving surface), and the power supply voltage VE is applied to the cathode electrode 121.
  • the cathode electrode 121 and the high-concentration n-type semiconductor region 101a are provided in the center of the n-type semiconductor region 101 so that an electric field is uniformly applied to the n-type semiconductor region 101 and an avalanche multiplying region is uniformly formed. It is preferable to be.
  • the avalanche multiplication region formed by the p-type semiconductor region 102 and the n-type semiconductor region 101 is not located at the center of the pixel 10, but with respect to the center point of the pixel 10. It is provided non-targeted. Specifically, the avalanche multiplication region formed by the p-type semiconductor region 102 and the n-type semiconductor region 101 is formed close to the pixel separation portion 110 in contact with the hole storage region 104 in which the anode electrode 120 is not provided. ing.
  • the distance between the anode electrode 120 and the cathode electrode 121 in other words, the distance between the n-type semiconductor region 101 forming the avalanche multiplication region and the high-concentration p-type semiconductor region 104a. But it gets longer. As a result, according to the present embodiment, since the electric field concentration can be relaxed, it is possible to avoid lowering the withstand voltage of the pixel 10.
  • the n-type semiconductor region 101 forming the avalanche multiplication region has a high concentration of p-type conductive impurities having the opposite conductivity to that of the n-type semiconductor region 101. It is preferable that it is far from the semiconductor region 104a.
  • the n-type semiconductor region 101 is close to the pixel separation portion 110 in contact with the hole storage region 104 in which the anode electrode 120 is not provided.
  • the electric fields of the adjacent pixels 10 are adversely affected by the electric fields of the adjacent pixels 10 via the pixel separation portion 110 in contact with the hole storage region 104 in which the anode electrode 120 is not provided.
  • the n-type semiconductor region 101 is close to the pixel separation portion 110 in contact with the hole storage region 104 in which the anode electrode 120 is not provided, as long as the n-type semiconductor region 101 does not have such an adverse effect.
  • the hole storage region 104 is a p-type semiconductor region formed so as to surround the outer surface and the bottom surface of the n-well region 100a, and holes generated by photoelectric conversion can be stored.
  • the hole storage area 104 is provided so as to cover the side surface without the pixel separation portion (pixel separation wall) 110.
  • the hole storage region 104 also has the effect of trapping electrons generated at the interface with the pixel separation unit 110 and suppressing DCR. Further, by providing the hole storage region 104 on the side surface of the n-well region 100a, a lateral electric field is formed, it is possible to more easily collect charges in the high electric field region, and PDE can be improved.
  • a high-concentration p-type semiconductor region 104a having a high impurity concentration is provided in the region near the surface of the semiconductor substrate 100 in the hole storage region 104.
  • the high-concentration p-type semiconductor region 104a is a contact portion connected to the anode electrode (anode portion) 120.
  • the anode electrode 120 is provided on the high-concentration p-type semiconductor region 104a (the surface opposite to the light receiving surface), and the power supply voltage VCS is applied to the anode electrode 120.
  • a pixel separation portion (pixel separation wall) 110 for separating the pixels 10 is provided at the pixel boundary portion of the pixel 10 which is the boundary with the adjacent pixel 10.
  • the pixel separation unit 110 is provided so as to surround the pixel 10 and to penetrate the semiconductor substrate 100 along the film thickness direction.
  • the pixel separation unit 110 may be composed of only an insulating layer such as a silicon oxide film, or may cover the outside of a metal layer such as tungsten (n-well region 100a side) with an insulating layer such as a silicon oxide film. It may have a heavy structure.
  • the pixel 10 has a separation oxide film (oxide film) 112 that separates adjacent pixels 10.
  • the surface of the semiconductor substrate 100 is on the surface (the surface opposite to the light receiving surface) side of the hole storage region 104 in which the anode electrode 120 is not provided.
  • a separation oxide film 112 having an STI (Shallow Semiconductor) structure having an oxide film (for example, a silicon oxide film) embedded in a groove provided in the vicinity is provided.
  • the depth of the separation oxide film 112 is preferably substantially the same as the depth of the n-type semiconductor region 101 forming the avalanche multiplying region from the viewpoint of improving the withstand voltage, and the avalanche from the viewpoint of suppressing the generation of dark current.
  • the present embodiment by providing such a separation oxide film 112, it is possible to suppress the occurrence of crosstalk (color mixing) between the pixels 10. Further, in the present embodiment, by providing such a separation oxide film 112, it is possible to prevent impurities having p-type conductivity contained in the hole storage region 104 from being present in the vicinity of the n-type semiconductor region 101. Therefore, the electric field concentration can be alleviated, and it is possible to avoid lowering the withstand voltage of the pixel 10.
  • each pixel 10 is arranged in a matrix of 2 ⁇ 2 in the semiconductor substrate 100 (pixel group).
  • Each pixel 10 is formed in a grid pattern and is separated from each other by a pixel separation unit 110 surrounding each pixel 10.
  • a hole storage region 104 that is electrically connected to the anode electrode 120 via a high-concentration p-type semiconductor region 104a is provided along the pixel separation unit 110.
  • each pixel 10 is provided with an n-type semiconductor region 101 that is electrically connected to the cathode electrode 121 via the high-concentration n-type semiconductor region 101a.
  • the n-type semiconductor region 101 is provided so that the center point Occ of the n-type semiconductor region 101 is farther from the anode electrode 120 than the center point Ob of the pixel 10.
  • the center point Occ of the n-type semiconductor region 101 is closer to the center point Oa of the pixel group consisting of 2 ⁇ 2 pixels 10 than the center point Ob of the corresponding pixel 10. As such, it is provided.
  • the n-type semiconductor region 101 forming the avalanche multiplying region is a high-concentration p-type semiconductor region containing a p-type conductive impurity having a conductivity opposite to that of the n-type semiconductor region 101. It is preferable that it is far from 104a, and the n-type semiconductor region 101 is within a range in which the adjacent pixels 10 are not adversely affected by the mutual electric field via the pixel separation portion 110 in contact with the hole storage region 104 in which the anode electrode 120 is not provided. It is preferable to adjust the distance between the device and the high-concentration p-type semiconductor region 104a.
  • the distance between the anode electrode 120 and the cathode electrode 121 is long, but the cathode electrode 121 and the high-concentration n-type semiconductor region 101a are n-type. It is preferable that the semiconductor region 101 is provided in the center of the n-type semiconductor region 101 so that the electric field is uniformly applied to the semiconductor region 101 and the avalanche multiplying region is uniformly formed.
  • the relationship between the distance L ( ⁇ m) between the anode electrode 120 and the cathode electrode 121 and the applied voltage V is preferably about V / L ⁇ 40 (V / ⁇ m). ..
  • the n-type semiconductor region 101 has a substantially rectangular shape.
  • the area of the avalanche multiplying region can be secured widely, so that the PDE can be improved.
  • the shape of the n-type semiconductor region 101 is not particularly limited.
  • the pixel 10 is the surface of the semiconductor substrate 100 (the surface opposite to the light receiving surface) of the hole storage region 104 in which the anode electrode 120 is not provided, which is located between the adjacent pixels 10. It has a separation oxide film (first oxide film) 112 provided on the side.
  • a separation oxide film 112 provided on the side.
  • by providing such a separation oxide film 112 it is possible to suppress the occurrence of crosstalk (color mixing) between the pixels 10.
  • by providing such a separation oxide film 112 it is possible to prevent impurities having p-type conductivity contained in the hole storage region 104 from being present in the vicinity of the n-type semiconductor region 101. Therefore, the electric field concentration can be alleviated, and it is possible to avoid lowering the withstand voltage of the pixel 10.
  • the widths of the hole accumulation region 104 and the separation oxide film 112 may be substantially the same or different.
  • the distance between the anode electrode 120 and the cathode electrode 121 in other words, the n-type semiconductor region 101 forming the avalanche multiplying region and the high-concentration p-type semiconductor region 104a.
  • the distance between them becomes longer.
  • the electric field concentration can be relaxed, it is possible to avoid lowering the withstand voltage of the pixel 10.
  • the avalanche multiplication region formed in the junction region between the p-type semiconductor region 102 and the n-type semiconductor region 101 can be increased, so that the pixel 10 can be increased. Sensitivity can be further improved.
  • the pixel 10 according to the present embodiment has been described as having a structure for reading out electrons as a signal charge (charge), but the present invention is not limited to this, and the pixel 10 may have a structure for reading out holes.
  • each semiconductor region of the pixel 10 has a conductive type in which the above-mentioned conductive type is inverted.
  • FIG. 9 is a schematic plan view showing an example of the detailed configuration of the pixel 10 according to the modified example of the present embodiment.
  • the pixel separation unit (pixel separation wall) 110 surrounding the pixel group consisting of a plurality of pixels 10 arranged in a matrix of 2 ⁇ 2 in the semiconductor substrate 100.
  • a high-concentration p-type as a contact portion connected to the anode electrode (anode portion) 120.
  • the semiconductor region 104a is provided.
  • the distance from the type semiconductor region 104a becomes long.
  • FIG. 10 is a schematic plan view showing an example of the detailed configuration of the pixel 10 according to the present embodiment.
  • the n-type semiconductor region 101 has a substantially rectangular shape as shown in FIG. 8, but in the embodiment of the present disclosure, as shown in FIG. 10, n
  • the type semiconductor region 101 may have a polygonal shape such that one of the four corners is chamfered. Specifically, the chamfered corner of the four corners is a corner close to the high-concentration p-type semiconductor region 104a connected to the anode electrode 120.
  • the n-type semiconductor region 101 is formed into a polygonal shape such that one of the four corners is chamfered in this way, so that the n-type semiconductor region 101 forms an avalanche multiplying region. Since the distance between the high-concentration p-type semiconductor region 104a and the high-concentration p-type semiconductor region 104a is long, the electric field concentration can be relaxed and the withstand voltage of the pixel 10 can be avoided from being lowered.
  • FIG. 11 is a schematic plan view showing an example of the detailed configuration of the pixel 10 according to the modified example of the present embodiment.
  • the high-concentration p-type semiconductor region 104a connected to the anode electrode 120 is provided only at the four corners of the pixel group to provide a photomultiplier tube region. The distance between the n-type semiconductor region 101 to be formed and the high-concentration p-type semiconductor region 104a becomes long.
  • the n-type semiconductor region 101 has a polygonal shape in which the corners of the n-type semiconductor region 101 near the high-concentration p-type semiconductor region 104a connected to the anode electrode 120 are chamfered. As a result, the distance between the n-type semiconductor region 101 and the high-concentration p-type semiconductor region 104a becomes even longer. As a result, according to this modification, since the electric field concentration can be relaxed, it is possible to further avoid lowering the withstand voltage of the pixel 10.
  • FIG. 12 is a schematic cross-sectional view showing an example of the detailed configuration of the pixel 10 according to the present embodiment.
  • the separation oxide film 112 is provided on the surface side of the semiconductor substrate 100 in the hole storage region 104 in which the anode electrode 120 is not provided.
  • the present invention is not limited to this, and a separation oxide film (second oxide film) is placed on the surface side of the semiconductor substrate 100 in the hole storage region 104 in which the anode electrode 120 is provided. 112a may be provided.
  • the present embodiment on the surface (the surface opposite to the light receiving surface) side of the semiconductor substrate 100 of the hole storage region 104 in which the anode electrode 120 is provided. Is provided with an STI-structured separation oxide film (second oxide film) 112a having an oxide film (for example, a silicon oxide film) embedded in a groove provided near the surface of the semiconductor substrate 100.
  • the depth of the separated oxide film 112a is preferably substantially the same as the depth of the n-type semiconductor region 101 forming the avalanche multiplying region, as in the case of the above-mentioned separated oxide film 112, from the viewpoint of improving the withstand voltage.
  • the p-type semiconductor region 102 forming the avalanche multiplying region it is preferably above the position of the p-type semiconductor region 102 forming the avalanche multiplying region.
  • a separation oxide film 112a by providing such a separation oxide film 112a, it is possible to suppress the occurrence of crosstalk (color mixing) between the pixels 10. Further, in the present embodiment, by providing such a separation oxide film 112a, it is possible to prevent impurities having p-type conductivity contained in the hole storage region 104 from being present in the vicinity of the n-type semiconductor region 101. Therefore, the electric field concentration can be alleviated, and it is possible to avoid lowering the withstand voltage of the pixel 10.
  • FIG. 13 is a schematic plan view showing an example of the detailed configuration of the pixel 10 according to the present embodiment.
  • the pixel 10 is provided on the surface side of the semiconductor substrate 100 in the hole storage region 104 in which the anode electrode 120 located so as to surround the pixel group is provided. It has a separate oxide film 112a.
  • a separation oxide film 112a it is possible to suppress the occurrence of crosstalk (color mixing) between the pixels 10.
  • the electric field concentration can be alleviated, and it is possible to avoid lowering the withstand voltage of the pixel 10.
  • FIG. 14 is a schematic cross-sectional view showing an example of the detailed configuration of the pixel 10 according to the present embodiment
  • FIG. 15 is a schematic plan view showing an example of the detailed configuration of the pixel 10 according to the present embodiment.
  • the adjacent pixels 10 in the pixel group are separated by a separation oxide film 112 having an STI structure. Therefore. Due to the presence of the separation oxide film 112, an impurity having an n-type conductive type, that is, an n-type semiconductor region 101, which is located near the surface of the semiconductor substrate 100, can be separated for each pixel 10. Therefore, in the present embodiment, since the n-type semiconductor region 101 can be separated for each pixel 10 by the separation oxide film 112, the n-type semiconductor region 101 can be made wider than the p-type semiconductor region 102. ..
  • the n-type semiconductor region (second semiconductor region) 101 of each pixel 10 in the pixel group is separated from each other by a separation oxide film (first oxide film) 112.
  • the n-type semiconductor region 101 is wider than the p-type semiconductor region (first semiconductor region) 102.
  • the n-type semiconductor region 101 has a substantially rectangular shape.
  • the area of the avalanche multiplying region can be secured widely, so that the PDE can be improved.
  • FIG. 16 is a schematic plan view showing an example of the detailed configuration of the pixel 10 according to the modified example 1 of the present embodiment
  • FIG. 17 shows an example of the detailed configuration of the pixel 10 according to the modified example 2 of the present embodiment. It is a plan view.
  • the n-type semiconductor region 101 has a substantially rectangular shape, but the embodiment of the present disclosure is not limited to this.
  • the n-type semiconductor region 101 may have a polygonal shape in which the corners near the high-concentration p-type semiconductor region 104a connected to the anode electrode 120 are chamfered. good. By doing so, the distance between the n-type semiconductor region 101 forming the avalanche multiplying region and the high-concentration p-type semiconductor region 104a becomes long, so that the electric field concentration can be relaxed and the pixels can be relaxed. It is possible to avoid a decrease in the withstand voltage of 10.
  • the n-type semiconductor region 101 is a substantially fan whose side near the high-concentration p-type semiconductor region 104a connected to the anode electrode 120 is an arc (curve). It may be in shape. By doing so, the distance between the n-type semiconductor region 101 forming the avalanche multiplying region and the high-concentration p-type semiconductor region 104a becomes long, so that the electric field concentration can be relaxed and the pixels can be relaxed. It is possible to avoid a decrease in the withstand voltage of 10. Further, in this modification, since the pointed shape disappears in the n-type semiconductor region 101, the electric field concentration on the corner can be alleviated.
  • FIG. 18 is a schematic cross-sectional view showing an example of the detailed configuration of the pixel 10 according to the present embodiment
  • FIG. 19 is a schematic plan view showing an example of the detailed configuration of the pixel 10 according to the present embodiment.
  • the p-type semiconductor region (first semiconductor region) 102 that forms the avalanche multiplying region is an n-type semiconductor region that also forms the avalanche multiplying region (1st semiconductor region).
  • the area may be larger than that of the second semiconductor region) 101. According to the present embodiment, by doing so, it is possible to form an avalanche multiplying region having a strong electric field and a uniform electric field.
  • the p-type semiconductor region 102 exists on the outer periphery of the avalanche multiplying region formed near the junction surface between the n-type semiconductor region 101 and the p-type semiconductor region 102. Become.
  • the electrons generated in the n-well region 100a due to the incident light are moved to the inner avalanche multiplying region instead of the outer circumference of the pixel 10. That is, the p-type semiconductor region 102 in the outer peripheral region acts as a shielding effect, and the electrons from the n-well region 100a move barrierlessly to the avalanche multiplying region.
  • the barrierless structure from the n-well region 100a to the avalanche multiplying region makes it possible to realize low resistance and high PDE.
  • FIG. 20 is a schematic cross-sectional view showing an example of the detailed configuration of the pixel 10 according to the present embodiment
  • FIG. 21 is a schematic cross-sectional view showing an example of the detailed configuration of the pixel 10 according to the modified example of the present embodiment. ..
  • the wiring 130 may be formed above the anode electrode 120 and the cathode electrode 121 on the surface side of the semiconductor substrate 100.
  • the wiring 130 is preferably formed by using a metal material that reflects light, such as tungsten (W), aluminum (Al), and copper (Cu).
  • a metal material that reflects light such as tungsten (W), aluminum (Al), and copper (Cu).
  • each wiring 130 provided above the surface side of the semiconductor substrate 100 is shared between the pixels 10, that is, is electrically connected to each other. May be good.
  • the light transmitted through the semiconductor substrate 100 can be reflected by the wiring 130, so that not only the sensitivity of the pixel 10 can be improved, but also the sensitivity between the adjacent pixels 10 can be improved. Since signal addition and calculation can be performed, the size of the pixel 10 and the size of the light detection device 501 on which the pixel 10 is mounted can be reduced.
  • FIG. 22 is a schematic cross-sectional view showing an example of the detailed configuration of the pixel 10 according to the present embodiment
  • FIG. 23 is a schematic plan view showing an example of the detailed configuration of the pixel 10 according to the present embodiment.
  • the pixel group is not limited to the pixel group consisting of 4 pixels 10 of 2 ⁇ 2, and may be, for example, a pixel group consisting of 16 pixels 10 of 4 ⁇ 4.
  • the number and arrangement of the pixels 10 constituting the above are not limited.
  • FIGS. 22 and 23 show an example of a pixel group consisting of 16 4 ⁇ 4 pixels 10 as a seventh embodiment of the present disclosure.
  • the n-type semiconductor region 101 is n-type.
  • the center point of the semiconductor region 101 is provided so as to be closer to the center point of the pixel group than the center point of the corresponding pixel 10.
  • the distance between the anode electrode 120 and the cathode electrode 121 in other words, the n-type semiconductor region 101 forming the avalanche multiplying region and the high-concentration p-type semiconductor region 104a. The distance between and is longer.
  • the electric field concentration can be relaxed, it is possible to avoid lowering the withstand voltage of the pixel 10.
  • the n-type semiconductor region 101 has a substantially rectangular shape.
  • the area of the avalanche multiplying region can be secured widely, so that the PDE can be improved.
  • FIG. 24 is a schematic plan view showing an example of the detailed configuration of the pixel 10 according to the modified example of the present embodiment.
  • the high-concentration p-type semiconductor region 104a connected to the anode electrode 120 via the pixel separation unit 110, as in the modification of the first embodiment.
  • the distance between the n-type semiconductor region 101 forming the avalanche multiplying region and the high-concentration p-type semiconductor region 104a becomes long.
  • the electric field concentration can be relaxed, it is possible to further avoid lowering the withstand voltage of the pixel 10.
  • FIG. 25 is a schematic plan view showing an example of the detailed configuration of the pixel 10 according to the present embodiment.
  • the n-type semiconductor region 101 has a substantially rectangular shape, but the embodiment of the present disclosure is not limited to this. ..
  • the n-type semiconductor region 101 in the pixel 10 located at the four corners of the pixel group among the pixel group consisting of 16 pixels 10 of 4 ⁇ 4, the n-type semiconductor region 101 is It may have a polygonal shape in which the corners near the high-concentration p-type semiconductor region 104a connected to the anode electrode 120 are chamfered.
  • the distance between the n-type semiconductor region 101 forming the avalanche multiplying region and the high-concentration p-type semiconductor region 104a becomes long, so that the electric field concentration can be relaxed and the pixels can be relaxed. It is possible to avoid a decrease in the withstand voltage of 10.
  • FIG. 26 is a schematic plan view showing an example of the detailed configuration of the pixel 10 according to the modified example of the present embodiment.
  • the n-type semiconductor region 101 is Of the four corners, the corner close to the high-concentration p-type semiconductor region 104a connected to the anode electrode 120 may have a substantially rectangular shape with rounded corners.
  • the distance between the n-type semiconductor region 101 forming the avalanche multiplying region and the high-concentration p-type semiconductor region 104a becomes long, so that the electric field concentration can be relaxed and the pixels can be relaxed. It is possible to avoid a decrease in the withstand voltage of 10. Further, in this modification, since the pointed shape disappears in the n-type semiconductor region 101, the electric field concentration on the tip can be alleviated.
  • FIG. 27 is a schematic cross-sectional view showing an example of the detailed configuration of the pixel 10 according to the present embodiment
  • FIG. 28 is a schematic plan view showing an example of the detailed configuration of the pixel 10 according to the present embodiment.
  • the separation oxide film 112 is provided on the surface side of the semiconductor substrate 100 in the hole storage region 104 in which the anode electrode 120 is not provided.
  • the separation oxide film (second oxide film) 112a is provided on the surface side of the semiconductor substrate 100 in the hole storage region 104 in which the anode electrode 120 is provided. You may.
  • the surface (the surface opposite to the light receiving surface) side of the semiconductor substrate 100 of the hole storage region 104 in which the anode electrode 120 is provided is provided.
  • a separation oxide film (second oxide film) 112a having an STI structure having an oxide film (for example, a silicon oxide film) embedded in a groove provided near the surface of the semiconductor substrate 100 is provided.
  • the depth of the separated oxide film 112a is preferably substantially the same as the depth of the n-type semiconductor region 101 forming the avalanche multiplying region, as in the case of the above-mentioned separated oxide film 112, from the viewpoint of improving the withstand voltage.
  • the p-type semiconductor region 102 forming the avalanche multiplying region it is preferably above the position of the p-type semiconductor region 102 forming the avalanche multiplying region.
  • a separation oxide film 112a by providing such a separation oxide film 112a, it is possible to suppress the occurrence of crosstalk (color mixing) between the pixels 10. Further, in the present embodiment, by providing such a separation oxide film 112a, it is possible to prevent impurities having p-type conductivity contained in the hole storage region 104 from being present in the vicinity of the n-type semiconductor region 101. Therefore, the electric field concentration can be alleviated, and it is possible to avoid lowering the withstand voltage of the pixel 10.
  • FIG. 29 is a schematic plan view showing an example of the detailed configuration of the pixel 10 according to the modified example 1 of the present embodiment
  • FIG. 30 shows an example of the detailed configuration of the pixel 10 according to the modified example 2 of the present embodiment
  • It is a schematic plan view
  • FIG. 31 is a schematic plan view showing an example of the detailed configuration of the pixel 10 according to the modification 3 of the present embodiment.
  • the high-concentration p-type semiconductor region 104a connected to the anode electrode 120 is formed by 16 pixels of 4 ⁇ 4, as in the modification of the first embodiment. It may be provided only at the four corners of the pixel group of 10. By doing so, in this modification, the distance between the n-type semiconductor region 101 forming the avalanche multiplying region and the high-concentration p-type semiconductor region 104a becomes long, and the electric field concentration can be relaxed. Therefore, it is possible to further avoid lowering the withstand voltage of the pixel 10.
  • the n-type semiconductor region 101 is the pixel 10 located at the four corners of the pixel group. Of the four corners, the corner close to the high-concentration p-type semiconductor region 104a connected to the anode electrode 120 may have a substantially rectangular shape with rounded corners. By doing so, the distance between the n-type semiconductor region 101 forming the avalanche multiplying region and the high-concentration p-type semiconductor region 104a becomes long, so that the electric field concentration can be relaxed and the pixels can be relaxed. It is possible to avoid a decrease in the withstand voltage of 10. Further, in this modification, since the pointed shape disappears in the n-type semiconductor region 101, the electric field concentration on the tip can be alleviated.
  • the n-type semiconductor region 101 is the anode. It may have a polygonal shape in which the corners near the high-concentration p-type semiconductor region 104a connected to the electrode 120 are chamfered. By doing so, the distance between the n-type semiconductor region 101 forming the avalanche multiplying region and the high-concentration p-type semiconductor region 104a becomes long, so that the electric field concentration can be relaxed and the pixels can be relaxed. It is possible to avoid a decrease in the withstand voltage of 10.
  • FIG. 32 is a schematic cross-sectional view showing an example of the detailed configuration of the pixel 10 according to the present embodiment
  • FIG. 33 is a schematic plan view showing an example of the detailed configuration of the pixel 10 according to the present embodiment.
  • the present embodiment as shown in FIGS. 32 and 33, when ohmic contact of the hole storage region 104 is required on the back surface side of the semiconductor substrate 100, the back surface side of the semiconductor substrate 100 of the hole storage region 104 is required.
  • a contact portion 110a containing a high concentration of p-type conductive impurities may be provided in the vicinity of the region.
  • the contact portion 110a is provided on the back surface (light receiving surface) of the hole storage region 104 in which the separation oxide film 112 is provided.
  • the depth of the contact portion 110a is not particularly limited, but it is preferable that the contact portion 110a is provided deeper than the semiconductor substrate 100 from the viewpoint of withstand voltage.
  • FIG. 34 is a schematic plan view showing an example of the detailed configuration of the pixel 10 according to the modified example of the present embodiment.
  • the contact portion 110a may be provided along the intersection portion of the pixel separation portion 110 surrounded by the above.
  • FIGS. 35A to 35F are schematic views for explaining the manufacturing method of the pixel 10 according to the present embodiment. Specifically, each drawing is a cross-sectional configuration of the pixel 10 in FIG. 7 at each stage in the manufacturing process. It is sectional drawing corresponding to the schematic diagram of.
  • a semiconductor substrate 100 made of a silicon substrate is prepared.
  • the regions corresponding to the n-type semiconductor region 101, the high-concentration n-type semiconductor region 101a, the p-type semiconductor region 102, the hole storage region 104, and the high-concentration p-type semiconductor region 104a Ion implant impurities.
  • the order of ion implantation is not particularly limited, but the high-concentration n-type semiconductor region 101a and the high-concentration p-type semiconductor region 104a suppress heat diffusion, so that the order is as later as possible. It is preferable to implant ions at.
  • the hole accumulation region 104 is not limited to ion implantation, and can be formed by solid phase diffusion, induction by a fixed charge film, or the like.
  • a groove 112b for the separation oxide film 112 is formed on the surface of the semiconductor substrate 100 between the adjacent pixels 10. Then, as shown in FIG. 35D, the separation oxide film 112 is formed by embedding an oxide film such as a silicon oxide film in the groove 112b.
  • a groove 110b penetrating the semiconductor substrate 100 is formed in order to form the pixel separation portion 110.
  • the pixel separation portion 110 is formed by embedding an oxide film such as a silicon oxide film in the groove 110b. In this way, the pixel 10 according to the embodiment of the present disclosure can be obtained.
  • the procedure is not limited to the order described above, and the high-concentration n-type semiconductor region 101a and the high-concentration p-type semiconductor region 104a suppress heat diffusion. It may be done in the order like.
  • impurities are injected into the regions corresponding to the n-type semiconductor region 101, the p-type semiconductor region 102, and the hole storage region 104 other than the high-concentration n-type semiconductor region 101a and the high-concentration p-type semiconductor region 104a, and then separated.
  • the oxide film 112 and the pixel separation portion 110 are formed.
  • impurities are ion-implanted into the regions corresponding to the high-concentration n-type semiconductor region 101a and the high-concentration p-type semiconductor region 104a.
  • a step of bonding another semiconductor substrate (not shown) to the semiconductor substrate 100 is performed between the steps shown in FIGS. 35E and 35F.
  • FIGS. 36A to 35C are schematic views for explaining a manufacturing method of the pixel 10 according to the modification of the present embodiment.
  • each drawing is a pixel 10 of FIG. 7 at each stage in the manufacturing process. It is a cross-sectional view corresponding to the schematic view of the cross-sectional structure of.
  • the semiconductor substrate 100 penetrates from the back surface to the middle thereof and does not penetrate the front surface of the semiconductor substrate 100 in order to form the pixel separation portion 110.
  • a groove 110b is formed. That is, in this modification, a part of the vicinity of the surface side of the semiconductor substrate 100 is left.
  • the contact portion 110a is formed by thermally diffusing a p-type conductive impurity from a part of the semiconductor substrate 100 left in the previous step near the surface side.
  • the contact portion 110a is formed by ion-implanting a p-type conductive impurity into a part of the semiconductor substrate 100 left in the previous step near the surface side. May be good.
  • the pixel separation portion 110 is formed by embedding an oxide film such as a silicon oxide film in the groove 110b. In this way, the pixel 10 according to this modification can be obtained.
  • the distance between the anode electrode 120 and the cathode electrode 121 in other words, the n-type semiconductor region 101 forming the avalanche multiplying region and the high concentration p.
  • the distance from the type semiconductor region 104a becomes long.
  • the electric field concentration can be relaxed, it is possible to avoid lowering the withstand voltage of the pixel 10.
  • the avalanche multiplication region formed in the junction region between the p-type semiconductor region 102 and the n-type semiconductor region 101 can be increased, so that the pixel 10 can be increased. Sensitivity can be further improved.
  • the semiconductor substrate 100 does not necessarily have to be a silicon substrate, but may be another substrate (for example, an SOI (Silicon On Insulator) substrate, a SiGe substrate, or the like). Further, the semiconductor substrate 100 may have a semiconductor structure or the like formed in such various substrates.
  • SOI Silicon On Insulator
  • the conductive type of the above-mentioned semiconductor substrate 100 and each semiconductor region may be reversed.
  • the present embodiment is applied to the pixel 10 using holes as signal charges. It is possible to do. That is, in the above-described embodiment of the present disclosure, the pixel 10 having a photodiode 20 in which the first conductive type is p-type, the second conductive type is n-type, and electrons are used as signal charges has been described. , The embodiments of the present disclosure are not limited to such examples.
  • the embodiment of the present disclosure can be applied to a pixel 10 having a photodiode 20 in which the first conductive type is n-type, the second conductive type is p-type, and holes are used as signal charges. be.
  • the pixel 10 according to the embodiment of the present disclosure is not limited to being applied to the photodetector 501 applied to the ranging system 611.
  • the pixel 10 according to the embodiment of the present disclosure may be applied to an image pickup device that captures an image as an image in which the distribution of the incident light amount of visible light is detected.
  • an image pickup device that captures the distribution of incident amounts of infrared rays, X-rays, particles, etc. as an image
  • an image pickup device that detects the distribution of other physical quantities such as pressure and capacitance and captures images as an image. It can be applied to an image pickup device (physical quantity distribution detection device) such as a fingerprint detection sensor.
  • examples of the method for forming the above-mentioned layers, films, elements and the like include a physical vapor deposition (PVD method) and a chemical vapor deposition method (PVD method).
  • Vapor Deposition: CVD Vapor Deposition
  • the PVD method includes a vacuum vapor deposition method using resistance heating or high frequency heating, an EB (electron beam) vapor deposition method, various sputtering methods (magnetron sputtering method, RF (Radio Frequency) -DC (Direct Current) coupled bias sputtering method, and the like.
  • ECR Electro Cyclotron Precision
  • sputtering method opposed target sputtering method, high frequency sputtering method, etc.
  • ion plating method laser ablation method, molecular beam epitaxy (MBE) method, laser transfer method, etc.
  • MBE molecular beam epitaxy
  • examples of the CVD method include a plasma CVD method, a thermal CVD method, an MO (Metal Organic) -CVD method, an optical CVD method, and the like.
  • electrolytic plating method, electroless plating method spin coating method; immersion method; casting method; microcontact printing method; drop casting method; screen printing method, inkjet printing method, offset printing method, gravure printing.
  • Various printing methods such as method and flexographic printing method; stamp method; spray method; air doctor coater method, blade coater method, rod coater method, knife coater method, squeeze coater method, reverse roll coater method, transfer roll coater method, gravure coater method. , Kiss coater method, cast coater method, spray coater method, slit orifice coater method, calendar coater method and various other coating methods can be mentioned.
  • the patterning method for each layer include chemical etching such as shadow mask, laser transfer, and photolithography, and physical etching by ultraviolet rays, laser, and the like.
  • examples of the flattening technique include a CMP (Chemical Mechanical Polishing) method, a laser flattening method, a reflow method, and the like. That is, the pixel 10 according to the embodiment of the present disclosure can be easily and inexpensively manufactured by using the manufacturing process of the existing semiconductor device.
  • each step in the manufacturing method according to the embodiment of the present disclosure described above does not necessarily have to be processed in the order described.
  • each step may be processed in an appropriately reordered manner.
  • the method used in each step does not necessarily have to be performed according to the described method, and may be performed by another method.
  • FIG. 37 is a block diagram showing a configuration example of a smartphone 900 as an electronic device to which the distance measuring system 611 according to the embodiment of the present disclosure is applied.
  • the smartphone 900 includes a CPU (Central Processing Unit) 901, a ROM (Read Only Memory) 902, and a RAM (Random Access Memory) 903.
  • the smartphone 900 also includes a storage device 904, a communication module 905, and a sensor module 907.
  • the smartphone 900 includes the distance measuring system 611 described above, and also includes an image pickup device 909, a display device 910, a speaker 911, a microphone 912, an input device 913, and a bus 914.
  • the smartphone 900 may have a processing circuit such as a DSP (Digital Signal Processor) in place of or in combination with the CPU 901.
  • DSP Digital Signal Processor
  • the CPU 901 functions as an arithmetic processing device and a control device, and controls all or a part of the operation in the smartphone 900 according to various programs recorded in the ROM 902, the RAM 903, the storage device 904, and the like.
  • the ROM 902 stores programs, calculation parameters, and the like used by the CPU 901.
  • the RAM 903 primary stores a program used in the execution of the CPU 901, parameters that appropriately change in the execution, and the like.
  • the CPU 901, ROM 902, and RAM 903 are connected to each other by a bus 914.
  • the storage device 904 is a data storage device configured as an example of the storage unit of the smartphone 900.
  • the storage device 904 is composed of, for example, a magnetic storage device such as an HDD (Hard Disk Drive), a semiconductor storage device, an optical storage device, and the like.
  • the storage device 904 stores programs executed by the CPU 901, various data, various data acquired from the outside, and the like.
  • the communication module 905 is a communication interface composed of, for example, a communication device for connecting to the communication network 906.
  • the communication module 905 may be, for example, a communication card for a wired or wireless LAN (Local Area Network), Bluetooth (registered trademark), WUSB (Wireless USB), or the like. Further, the communication module 905 may be a router for optical communication, a router for ADSL (Asymmetric Digital Subscriber Line), a modem for various communications, or the like.
  • the communication module 905 transmits / receives signals and the like to and from the Internet and other communication devices using a predetermined protocol such as TCP / IP.
  • the communication network 906 connected to the communication module 905 is a network connected by wire or wirelessly, and is, for example, the Internet, a home LAN, infrared communication, satellite communication, or the like.
  • the sensor module 907 is, for example, a motion sensor (for example, an acceleration sensor, a gyro sensor, a geomagnetic sensor, etc.), a biometric information sensor (for example, a pulse sensor, a blood pressure sensor, a fingerprint sensor, etc.), or a position sensor (for example, GNSS (Global Navigation)). Includes various sensors such as Satellite System) receivers, etc.).
  • a motion sensor for example, an acceleration sensor, a gyro sensor, a geomagnetic sensor, etc.
  • a biometric information sensor for example, a pulse sensor, a blood pressure sensor, a fingerprint sensor, etc.
  • GNSS Global Navigation
  • the distance measuring system 611 is provided on the surface of the smartphone 900, and for example, the distance and the three-dimensional shape of the subjects 612 and 613 facing the surface can be acquired as the distance measuring result.
  • the image pickup device 909 is provided on the surface of the smartphone 900 and can image an object 800 or the like located around the smartphone 900.
  • the image pickup device 909 includes an image pickup element (not shown) such as a CMOS (Complementary MOS) image sensor, and a signal processing circuit (not shown) that performs image pickup signal processing on a signal photoelectrically converted by the image pickup element.
  • CMOS Complementary MOS
  • the image pickup apparatus 909 includes an optical system mechanism (not shown) composed of an image pickup lens, an aperture mechanism, a zoom lens, a focus lens, and the like, and a drive system mechanism (not shown) that controls the operation of the optical system mechanism. You can also have.
  • the image pickup element collects the incident light from the object 800 as an optical image
  • the signal processing circuit photoelectrically converts the imaged optical image on a pixel-by-pixel basis, and the signal of each pixel is used as an image pickup signal.
  • the captured image can be acquired by reading and processing the image.
  • the display device 910 is provided on the surface of the smartphone 900, and can be, for example, a display device such as an LCD (Liquid Crystal Display) or an organic EL (Electro Luminescence) display.
  • the display device 910 can display an operation screen, an image captured by the image pickup device 909 described above, and the like.
  • the speaker 911 can output, for example, a call voice, a voice associated with the nesting content displayed by the display device 910 described above, and the like to the user.
  • the microphone 912 can collect, for example, a user's call voice, a voice including a command for activating a function of the smartphone 900, and a voice of the surrounding environment of the smartphone 900.
  • the configuration example of the smartphone 900 is shown above.
  • Each of the above components may be configured by using general-purpose members, or may be configured by hardware specialized for the function of each component. Such a configuration may be changed as appropriate depending on the technical level at the time of implementation.
  • the present technology can also have the following configurations.
  • a light receiving element provided in a semiconductor substrate and surrounded by a pixel separation wall.
  • a photoelectric conversion unit provided in the semiconductor substrate and generating an electric charge by light incident from the light receiving surface of the semiconductor substrate.
  • a photomultiplier region provided on the side opposite to the light receiving surface with respect to the photomultiplier tube and amplifying the charge from the photomultiplier tube.
  • a cathode portion provided on a surface of the photomultiplier region opposite to the light receiving surface, and a cathode portion.
  • a hole storage area provided so as to cover the light receiving surface and the inner side surface of the pixel separation wall, and An anode portion provided on a part of the surface of the hole storage region covering the inner side surface of the pixel separation wall, which is opposite to the light receiving surface. Equipped with When the semiconductor substrate is viewed from above the surface opposite to the light receiving surface, The multiplying region is provided so that the center point of the multiplying region is farther from the anode portion than the center point of the light receiving element. Light receiving element. (2) The light receiving element according to (1) above, further comprising an oxide film located on a portion of the hole storage region opposite to the light receiving surface, on which the anode portion is not provided.
  • a pixel group consisting of a plurality of pixels arranged in a matrix in a semiconductor substrate, A pixel separation wall that surrounds each pixel and separates each pixel from each other. Equipped with Each of the pixels is A photoelectric conversion unit provided in the semiconductor substrate and generating an electric charge by light incident from the light receiving surface of the semiconductor substrate.
  • a photomultiplier region provided on the side opposite to the light receiving surface with respect to the photomultiplier tube and amplifying the charge from the photomultiplier tube.
  • a cathode portion provided on a surface of the photomultiplier region opposite to the light receiving surface, and a cathode portion.
  • a hole storage area provided so as to cover the light receiving surface and the inner side surface of the pixel separation wall, and An anode portion provided on a part of the surface opposite to the light receiving surface in the hole storage region covering the inner surface of the pixel separation wall surrounding the pixel group.
  • the multiplying region is A first semiconductor region provided on the photoelectric conversion unit and having a first conductive type, A second semiconductor region provided on the first semiconductor region and having a second conductive type which is a conductive type opposite to the first conductive type, The photodetector according to (6) above.
  • the photodetector is A pixel group consisting of a plurality of pixels arranged in a matrix in a semiconductor substrate, A pixel separation wall that surrounds each pixel and separates each pixel from each other. Have, Each of the pixels is A photoelectric conversion unit provided in the semiconductor substrate and generating an electric charge by light incident from the light receiving surface of the semiconductor substrate.
  • a photomultiplier region provided on the side opposite to the light receiving surface with respect to the photomultiplier tube and amplifying the charge from the photomultiplier tube.
  • a cathode portion provided on a surface of the photomultiplier region opposite to the light receiving surface, and a cathode portion.
  • a hole storage area provided so as to cover the light receiving surface and the inner side surface of the pixel separation wall, and An anode portion provided on a part of the surface opposite to the light receiving surface in the hole storage region covering the inner surface of the pixel separation wall surrounding the pixel group.
  • the multiplying region is provided so that the center point of the multiplying region is closer to the center point of the pixel group than the center point of the corresponding pixel. Distance measurement system.
  • pixels 20 photodiode 22 constant current source 24 inverter 26 transistor 100 semiconductor substrate 100an well region 101 n-type semiconductor region 101a high-concentration n-type semiconductor region 102 p-type semiconductor region 104 hole storage region 104a high-concentration p-type semiconductor region 110 pixels Separation part 110a Contact part 110b, 112b Groove 112, 112a Separation oxide film 120 Anodic electrode 121 Catabol electrode 130 Wiring 501 Optical detection device 511 P-type drive part 512 P-type array part 513 MUX 514 Time measurement unit 515 Input / output unit 522 Pixel drive line 611 Distance measurement system 612, 613 Subject 621 Lighting device 622 Imaging device 631 Lighting control unit 632 Light source 641 Imaging unit 642 Control unit 643 Display unit 644 Storage unit 651 Lens 653

Landscapes

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Abstract

半導体基板（１００）内に設けられ、画素分離壁（１１０）に取り囲まれた受光素子（１０）であって、電荷を増幅する増倍領域（１０１）と、前記増倍領域（１０１）の、受光面とは反対側の面の上に設けられたカソード部と、前記受光面及び前記画素分離壁（１１０）の内側面を覆うように設けられたホール蓄積領域（１０４）と、前記画素分離壁（１１０）の内側面を覆う前記ホール蓄積領域（１０４）の、前記受光面とは反対側の面の一部の上に設けられたアノード部とを備え、前記半導体基板（１００）を前記受光面とは反対側の面の上方から見た場合、前記増倍領域（１０１）は、当該増倍領域（１０１）の中心点（Ｏｃ）が、前記受光素子（１０）の中心点（Ｏｂ）に比べて前記アノード部から遠くなるように設けられる、受光素子（１０）を提供する。

Description

受光素子、光検出装置及び測距システム
　本開示は、受光素子、光検出装置及び測距システムに関する。
　近年、ＴｏＦ（Ｔｉｍｅ　ｏｆ　Ｆｌｉｇｈｔ）法により距離計測を行う測距システムが注目されている。測距システムに含まれる受光素子として、ＳＰＡＤ（Ｓｉｎｇｌｅ　Ｐｈｏｔｏｎ　Ａｖａｌａｎｃｈｅ　Ｄｉｏｄｅ）を用いたものがある。当該ＳＰＡＤにおいては、１個の光（フォトン）光が入射し、光電変換により発生した電子（電荷）を、ＰＮ接合領域で増倍させること（アバランシェ増幅）で、高精度に光を検出することができる。そして、当該測距システムにおいては、増倍された電子による電流が流れたタイミングを検出することで、高精度に距離を計測することができる。
国際公開第２０１８／０７４５３０号
　しかしながら、これまでのＳＰＡＤを用いた測距システムにおいては、画素（受光素子）のサイズを微細にしていくことに応じて、耐圧が低くなることから、所望の耐圧を確保しつつ、より画素を微細化することに限界があった。
　そこで、本開示では、所望の耐圧を確保しつつ、より画素を微細化することができる受光素子、光検出装置及び測距システムを提案する。
　本開示によれば、半導体基板内に設けられ、画素分離壁に取り囲まれた受光素子であって、前記半導体基板内に設けられ、前記半導体基板の受光面から入射した光により電荷を発生する光電変換部と、前記光電変換部に対して、前記受光面とは反対側に設けられ、前記光電変換部からの電荷を増幅する増倍領域と、前記増倍領域の、前記受光面とは反対側の面の上に設けられたカソード部と、前記受光面及び前記画素分離壁の内側面を覆うように設けられたホール蓄積領域と、前記画素分離壁の内側面を覆う前記ホール蓄積領域の、前記受光面とは反対側の面の一部の上に設けられたアノード部と、を備え、前記半導体基板を前記受光面とは反対側の面の上方から見た場合、前記増倍領域は、当該増倍領域の中心点が、前記受光素子の中心点に比べて前記アノード部から遠くなるように、設けられる、受光素子が提供される。
　また、本開示によれば、半導体基板内にマトリックス状の並ぶ複数の画素からなる画素群と、前記各画素を取り囲み、前記各画素を互いに分離する画素分離壁と、を備え、前記各画素は、前記半導体基板内に設けられ、前記半導体基板の受光面から入射した光により電荷を発生する光電変換部と、前記光電変換部に対して、前記受光面とは反対側に設けられ、前記光電変換部からの電荷を増幅する増倍領域と、前記増倍領域の、前記受光面とは反対側の面の上に設けられたカソード部と、前記受光面及び前記画素分離壁の内側面を覆うように設けられたホール蓄積領域と、前記画素群を取り囲む前記画素分離壁の内側面を覆う前記ホール蓄積領域の、前記受光面とは反対側の面の一部の上に設けられたアノード部と、を有し、前記半導体基板を前記受光面とは反対側の面の上方から見た場合、前記画素群に含まれる前記複数の画素の少なくとも１つの前記画素においては、前記増倍領域は、当該増倍領域の中心点が、対応する前記画素の中心点に比べて前記画素群の中心点に近くなるように、設けられる、光検出装置が提供される。
　さらに、本開示によれば、照射光を照射する照明装置と、前記照射光が被写体により反射された反射光を受光する光検出装置とを備え、前記光検出装置は、半導体基板内にマトリックス状の並ぶ複数の画素からなる画素群と、前記各画素を取り囲み、前記各画素を互いに分離する画素分離壁と、を有し、前記各画素は、前記半導体基板内に設けられ、前記半導体基板の受光面から入射した光により電荷を発生する光電変換部と、前記光電変換部に対して、前記受光面とは反対側に設けられ、前記光電変換部からの電荷を増幅する増倍領域と、前記増倍領域の、前記受光面とは反対側の面の上に設けられたカソード部と、前記受光面及び前記画素分離壁の内側面を覆うように設けられたホール蓄積領域と、前記画素群を取り囲む前記画素分離壁の内側面を覆う前記ホール蓄積領域の、前記受光面とは反対側の面の一部の上に設けられたアノード部と、を有し、前記半導体基板を前記受光面とは反対側の面の上方から見た場合、前記画素群に含まれる前記複数の画素の少なくとも１つの前記画素においては、前記増倍領域は、当該増倍領域の中心点が、対応する前記画素の中心点に比べて前記画素群の中心点に近くなるように、設けられる、測距システムが提供される。
画素１０の回路構成の一例を説明するための説明図である。 光の入射に応じたフォトダイオード２０のカソード電圧ＶＳの変化と検出信号ＰＦｏｕｔを示すグラフである。 光検出装置５０１の構成例を示すブロック図である。 光検出装置５０１を組み込んだ測距システム６１１の構成例を示すブロック図である。 比較例に係る画素１０の詳細構成の一例を表す断面模式図である。 比較例に係る画素１０の詳細構成の一例を表す平面模式図である。 本開示の第１の実施形態に係る画素１０の詳細構成の一例を表す断面模式図である。 本開示の第１の実施形態に係る画素１０の詳細構成の一例を表す平面模式図である。 本開示の第１の実施形態の変形例に係る画素１０の詳細構成の一例を表す平面模式図である。 本開示の第２の実施形態に係る画素１０の詳細構成の一例を表す平面模式図である。 本開示の第２の実施形態の変形例に係る画素１０の詳細構成の一例を表す平面模式図である。 本開示の第３の実施形態に係る画素１０の詳細構成の一例を表す断面模式図である。 本開示の第３の実施形態に係る画素１０の詳細構成の一例を表す平面模式図である。 本開示の第４の実施形態に係る画素１０の詳細構成の一例を表す断面模式図である。 本開示の第４の実施形態に係る画素１０の詳細構成の一例を表す平面模式図である。 本開示の第４の実施形態の変形例１に係る画素１０の詳細構成の一例を表す平面模式図である。 本開示の第４の実施形態の変形例２に係る画素１０の詳細構成の一例を表す平面模式図である。 本開示の第５の実施形態に係る画素１０の詳細構成の一例を表す断面模式図である。 本開示の第５の実施形態に係る画素１０の詳細構成の一例を表す平面模式図である。 本開示の第６の実施形態に係る画素１０の詳細構成の一例を表す断面模式図である。 本開示の第６の実施形態の変形例に係る画素１０の詳細構成の一例を表す断面模式図である。 本開示の第７の実施形態に係る画素１０の詳細構成の一例を表す断面模式図である。 本開示の第７の実施形態に係る画素１０の詳細構成の一例を表す平面模式図である。 本開示の第７の実施形態の変形例に係る画素１０の詳細構成の一例を表す平面模式図である。 本開示の第８の実施形態に係る画素１０の詳細構成の一例を表す平面模式図である。 本開示の第８の実施形態の変形例に係る画素１０の詳細構成の一例を表す平面模式図である。 本開示の第９の実施形態に係る画素１０の詳細構成の一例を表す断面模式図である。 本開示の第９の実施形態に係る画素１０の詳細構成の一例を表す平面模式図である。 本開示の第９の実施形態の変形例１に係る画素１０の詳細構成の一例を表す平面模式図である。 本開示の第９の実施形態の変形例２に係る画素１０の詳細構成の一例を表す平面模式図である。 本開示の第９の実施形態の変形例３に係る画素１０の詳細構成の一例を表す平面模式図である。 本開示の第１０の実施形態に係る画素１０の詳細構成の一例を表す断面模式図である。 本開示の第１０の実施形態に係る画素１０の詳細構成の一例を表す平面模式図である。 本開示の第１０の実施形態の変形例に係る画素１０の詳細構成の一例を表す平面模式図である。 本開示の第１１の実施形態に係る画素１０の製造方法を説明するための模式図（その１）である。 本開示の第１１の実施形態に係る画素１０の製造方法を説明するための模式図（その２）である。 本開示の第１１の実施形態に係る画素１０の製造方法を説明するための模式図（その３）である。 本開示の第１１の実施形態に係る画素１０の製造方法を説明するための模式図（その４）である。 本開示の第１１の実施形態に係る画素１０の製造方法を説明するための模式図（その５）である。 本開示の第１１の実施形態に係る画素１０の製造方法を説明するための模式図（その６）である。 本開示の第１１の実施形態の変形例に係る画素１０の製造方法を説明するための模式図（その１）である。 本開示の第１１の実施形態の変形例に係る画素１０の製造方法を説明するための模式図（その２）である。 本開示の第１１の実施形態の変形例に係る画素１０の製造方法を説明するための模式図（その３）である。 本開示の実施形態に係る測距システム６１１を適用した電子機器としてのスマートフォン９００の構成例を示すブロック図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
　また、以下の説明で参照される図面は、本開示の実施形態の説明とその理解を促すための図面であり、わかりやすくするために、図中に示される形状や寸法、比などは実際と異なる場合がある。さらに、図中に示される光検出装置や光検出装置に含まれる構成要素等は、以下の説明と公知の技術を参酌して適宜、設計変更することができる。また、以下の説明においては、光検出装置の積層構造の上下方向は、特段の断りがない限りは、光検出装置へ入射する光が下から上へ向かうように、光検出装置を配置した場合の相対方向に対応するものとする。
　以下の説明における具体的な形状についての記載は、幾何学的に定義される形状だけを意味するものではない。詳細には、以下の説明における具体的な形状についての記載は、画素、光検出装置、その製造工程、及び、その使用・動作において許容される程度の違い（誤差・ひずみ）がある場合やその形状に類似する形状をも含むものとする。例えば、以下の説明において「略矩形状」と表現した場合には、四角に限定されるものではなく、４隅のいずれかが面取りされた四角に類似する形状をも含むことを意味することとなる。
　また、以下の回路（電気的な接続）の説明においては、特段の断りがない限りは、「電気的に接続」とは、複数の要素の間を電気（信号）が導通するように接続することを意味する。加えて、以下の説明における「電気的に接続」には、複数の要素を直接的に、且つ、電気的に接続する場合だけでなく、他の要素を介して間接的に、且つ、電気的に接続する場合も含むものとする。
　なお、本明細書において、「ゲート」とは、電界効果トランジスタのゲート電極を表す。また、「ドレイン」とは、電界効果トランジスタのドレイン領域を表し、「ソース」とは、電界効果トランジスタのソース領域を表す。また、「第１の導電型」とは、「ｐ型」又は「ｎ型」のいずれか一方を表し、「第２の導電型」とは、「第１の導電型」と異なる「ｐ型」又は「ｎ型」のいずれか他方を表す。
　また、以下の説明において、「共通して設けられる」とは、特段の断りがない限りは、複数の一の要素が共有するように他の要素が設けられていることを意味し、言い換えると、他の要素は、所定の数の一の要素のそれぞれに共有されていることを意味する。
　以下、本開示を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
　１．　本発明者らが本開示の実施形態を創作するに至る背景
　　　　１．１　画素１０の回路構成
　　　　１．２　光検出装置５０１の構成例
　　　　１．３　測距システム６１１の構成例
　　　　１．４　比較例に係る画素１０の詳細構成
　　　　１．５　背景
　２．　第１の実施形態
　　　　２．１　断面構成
　　　　２．２　平面構成
　　　　２．３　変形例
　３．　第２の実施形態
　　　　３．１　平面構成
　　　　３．２　変形例
　４．　第３の実施形態
　　　　４．１　断面構成
　　　　４．２　平面構成
　５．　第４の実施形態
　　　　５．１　詳細構成
　　　　５．２　変形例
　６．　第５の実施形態
　７．　第６の実施形態
　８．　第７の実施形態
　　　　８．１　詳細構成
　　　　８．２　変形例
　９．　第８の実施形態
　　　　９．１　詳細構成
　　　　９．２　変形例
　１０．　第９の実施形態
　　　　１０．１　詳細構成
　　　　１０．２　変形例
　１１．　第１０の実施形態
　　　　１１．１　詳細構成
　　　　１１．２　変形例
　１２．　第１１の実施形態
　　　　１２．１　製造方法
　　　　１２．２　変形例
　１３．　まとめ
　１４．　適用例
　１５．　補足
　＜＜１．　本発明者らが本開示の実施形態を創作するに至る背景＞＞
　＜１．１　画素１０の回路構成＞
　まずは、本開示の実施形態の詳細を説明する前に、図１を参照して、本開示の実施形態を適用することができる画素１０の回路構成の一例を説明する。図１は、画素１０の回路構成の一例を説明するための説明図である。詳細には、図１は、直接型ＴｏＦ（Ｔｉｍｅ－ｏｆ－Ｆｌｉｇｈｔ）法により距離計測を行う測距センサに適用可能な、ＳＰＡＤ（Ｓｉｎｇｌｅ　Ｐｈｏｔｏｎ　Ａｖａｌａｎｃｈｅ　Ｄｉｏｄｅ）構造を持つフォトダイオード（受光素子）２０を含む画素１０の回路構成を示す。
　図１に示すように、画素１０は、フォトダイオード２０と、定電流源２２と、インバータ２４と、トランジスタ２６とを含む。
　フォトダイオード２０は、先に説明したように、ＳＰＡＤ構造を有し、降伏電圧ＶＢＤよりも大きなバイアス電圧で動作させる（ガイガーモード）ことができる。当該フォトダイオード２０は、光電変換により発生した電子（電荷）を画素１０毎に設けられた高電界のＰＮ接合領域で増倍させることで、１個の光（フォトン）を画素１０毎に検出することができる素子である。詳細には、フォトダイオード２０は、入射した光により発生した電子（電荷）をアバランシェ増幅させて、増幅させて得た信号電圧ＶＳをインバータ２４に出力するフォトダイオード（単一光子アバランシェフォトダイオード）である。フォトダイオード２０は、定電流源２２、インバータ２４の入力端子、及び、トランジスタ２６のドレインに電気的に接続されたカソードを有する。さらに、当該フォトダイオード２０は、電源に電気的に接続されたアノードを有する。例えば、フォトダイオード２０には、効率よく、光（フォトン）を検出するため、フォトダイオード２０の降伏電圧ＶＢＤよりも大きな電圧（以下、過剰バイアス（Ｅｘｃｅｓｓ　Ｂｉａｓ）と称する。）が印加される。さらに、フォトダイオード２０のアノードに供給される電源電圧ＶＣＣは、例えば、フォトダイオード２０の降伏電圧ＶＢＤと同じ電圧の負バイアス（負の電位）とされる。
　また、定電流源２２は、例えば、飽和領域で動作するｐ型のＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタで構成され、クエンチング抵抗として働くことにより、パッシブクエンチを行う。なお、定電流源２２には、電源電圧ＶＥが供給されている。なお、定電流源２２は、ｐ型のＭＯＳトランジスタの代わりに、プルアップ抵抗などを用いてもよい。
　また、トランジスタ２６のドレインは、フォトダイオード２０のカソード、インバータ２４の入力端子、及び、定電流源２２に接続され、トランジスタ２６のソースは、グランド（ＧＮＤ）に接続されている。トランジスタ２６のゲートには、制御信号が、画素１０を駆動する画素駆動部（図示省略）から供給される。具体的には、画素１０が有効画素とされる場合には、Ｌｏ（Ｌｏｗ）の制御信号が、画素駆動部からトランジスタ２６のゲートに供給される。一方、画素１０が有効画素とされていない場合には、Ｈｉ（Ｈｉｇｈ）の制御信号が、画素駆動部からトランジスタ２６のゲートに供給される。なお、ここで、有効画素とは、光を検出することができる状態の画素であり、一方、有効画素とされていない画素は、光を検出しない画素のことを意味する。
　そして、インバータ２４は、入力信号としてのフォトダイオード２０のカソードからの電圧ＶＳがＬｏのとき、Ｈｉの信号ＰＦｏｕｔを出力し、カソードからの電圧ＶＳがＨｉのとき、Ｌｏの信号ＰＦｏｕｔを出力する。
　次に、図２を参照して、画素１０が有効画素とされた場合の動作について説明する。図２は、光の入射に応じたフォトダイオード２０のカソード電圧ＶＳの変化と検出信号ＰＦｏｕｔを示すグラフである。
　まず、画素１０が有効画素である場合、トランジスタ２６は、Ｌｏの制御信号により、オフに設定される。そして、時刻ｔ０以前の時刻においては、フォトダイオード２０のカソードには電源電圧ＶＥが供給され、アノードには電源ＶＣＣが供給される。従って、フォトダイオード２０に降伏電圧ＶＢＤより大きい逆電圧が印加されることにより、フォトダイオード２０はガイガーモードに設定される。この状態においては、フォトダイオード２０のカソード電圧ＶＳは、電源電圧ＶＥと同じである。
　そして、ガイガーモードに設定されたフォトダイオード２０に光が入射すると、アバランシェ増倍が発生し、フォトダイオード２０に電流が流れる。具体的には、時刻ｔ０において、アバランシェ増倍が発生し、フォトダイオード２０に電流が流れた場合、定電流源２２としてのｐ型のＭＯＳトランジスタにも電流が流れ、ＭＯＳトランジスタの抵抗成分により電圧降下が発生することとなる。
　さらに、フォトダイオード２０のカソード電圧ＶＳが０Ｖよりも低くなると、降伏電圧ＶＢＤよりも小さな逆電圧がフォトダイオード２０に印加されることとなるため、アバランシェ増幅が停止する。ここで、アバランシェ増幅により発生する電流が定電流源２２に流れることで電圧降下を発生させ、発生した電圧降下に伴って、カソード電圧ＶＳが０Ｖよりも低い状態となることで、アバランシェ増幅を停止させる動作のことを、クエンチ動作と呼ぶ。
　そして、時刻ｔ２においてアバランシェ増幅が停止すると、定電流源２２に流れる電流が徐々に減少することから、時刻ｔ４において、カソード電圧ＶＳが再び元の電源電圧ＶＥまで回復し、フォトダイオード２０は、新たに光を検出できる状態となる（リチャージ動作）。
　例えば、インバータ２４は、入力電圧であるカソード電圧ＶＳが所定の閾値電圧Ｖｔｈ（＝ＶＥ／２）以上のとき、Ｌｏ（Ｌｏｗ）のＰＦｏｕｔ信号を出力し、カソード電圧ＶＳが所定の閾値電圧Ｖｔｈ未満のとき、ＨｉのＰＦｏｕｔ信号を出力する。図２に示す例では、時刻ｔ１から時刻ｔ３の期間、Ｈｉ（Ｈｉｇｈ）のＰＦｏｕｔ信号が出力される。
　なお、画素１０が有効画素とされていない場合には、Ｈｉの制御信号が、画素駆動部（図示省略）からトランジスタ２６のゲートに供給され、トランジスタ２６がオンされることとなる。これにより、フォトダイオード２０のカソード電圧ＶＳが０Ｖ（ＧＮＤ）となり、フォトダイオード２０のアノード－カソード間電圧が降伏電圧ＶＢＤ以下となるので、フォトダイオード２０に光が入射しても、電流を発生することはない。
　＜１．２　光検出装置５０１の構成例＞
　上述した画素１０は、例えば、図３に示される光検出装置５０１の画素に適用することができる。図３は、光検出装置５０１の構成例を示すブロック図である。
　図３に示すように、例えば、光検出装置５０１は、画素駆動部５１１と、画素アレイ部５１２と、ＭＵＸ(マルチプレクサ)５１３と、時間計測部５１４と、入出力部５１５とを有する。以下、光検出装置５０１に含まれる各ブロックの詳細を順次説明する。
　（画素駆動部５１１）
　後述する画素アレイ部５１２には、マトリックス状に画素１０が配列しており、画素１０の行ごとに画素駆動線５２２が水平方向に沿って配線されている。そして、画素駆動部５１１は、画素駆動線５２２を介して所定の駆動信号を各画素５２１に供給することにより、各画素５２１を駆動する。具体的には、画素駆動部５１１は、後述する入出力部５１５を介して外部から供給される発光タイミング信号に応じたタイミングにより、マトリックス状に２次元配置された複数の画素１０の一部を有効画素とする制御を行うことができる。
　（画素アレイ部５１２）
　画素アレイ部５１２は、光を検出し、検出結果を示す検出信号ＰＦｏｕｔを画素信号として出力する画素１０が行方向及び列方向の行列状（マトリックス状）に２次元配置された構成を持つ。なお、画素アレイ部５１２の画素１０の行数、列数が、図３に示す数に限定されるものではない。そして、先に説明したように、画素アレイ部５１２の行列状の画素配列に対して、画素行ごとに画素駆動線５２２が水平方向に沿って配線されている。さらに、画素駆動線５２２は、１本の配線として示しているが、複数の配線で構成することもできる。また、画素駆動線５２２の一端は、画素駆動部５１１の各画素行に対応した出力端に接続されている。
　（ＭＵＸ５１３）
　ＭＵＸ５１３は、画素アレイ部５１２内の有効画素と非有効画素の切替えにしたがい、有効画素からの出力を選択し、選択した有効画素から入力される画素信号を、後述する時間計測部５１４へ出力することができる。
　（時間計測部５１４）
　時間計測部５１４は、ＭＵＸ５１３から供給される有効画素の画素信号と、発光源（図示省略）の発光タイミングを示す発光タイミング信号とに基づいて、発光源が光を発光してから有効画素が光を検出するまでの時間に対応するカウント値を生成する。なお、発光タイミング信号は、後述する入出力部５１５を介して外部から供給される。
　（入出力部５１５）
　入出力部５１５は、時間計測部５１４から供給される有効画素のカウント値を、画素信号として外部に出力する。また、入出力部５１５は、外部から供給される発光タイミング信号を、画素駆動部５１１及び時間計測部５１４に供給する。
　＜１．３　測距システム６１１の構成例＞
　上述した光検出装置５０１は、例えば、図４に示される測距システム６１１に適用することができる。図４は、光検出装置５０１を組み込んだ測距システム６１１の構成例を示すブロック図である。測距システム６１１は、例えば、ＴｏＦ法を用いて距離画像の撮影を行うシステムである。ここで、距離画像とは、測距システム６１１から被写体までの奥行き方向の距離を画素毎に検出し、検出した距離に基づく距離画素信号からなる画像のことである。
　図４に示すように、測距システム６１１は、照明装置６２１及び撮像装置６２２を有する。以下、測距システム６１１に含まれる各ブロックの詳細を順次説明する。
　（照明装置６２１）
　照明装置６２１は、図４に示すように、照明制御部６３１及び光源６３２を有する。照明制御部６３１は、撮像装置６２２の制御部６４２の制御により、光源６３２の光を照射するパターンを制御する。具体的には、照明制御部６３１は、制御部６４２から供給される照射信号に含まれる照射コードに従って、光源６３２が光を照射するパターンを制御する。例えば、照射コードは、１（Ｈｉｇｈ）と０（Ｌｏｗ）の２値からなり、照明制御部６３１は、照射コードの値が１のとき光源６３２を点灯させ、照射コードの値が０のとき光源６３２を消灯させる。
　光源６３２は、照明制御部６３１の制御により、所定の波長域の光を照射する。光源６３２は、例えば、赤外線レーザダイオードからなることができる。なお、光源６３２の種類、及び、照射光の波長域は、測距システム６１１の用途等に応じて任意に設定することができる。
　（撮像装置６２２）
　撮像装置６２２は、照明装置６２１から照射された光（照射光）が被写体６１２及び被写体６１３等により反射された反射光を受光する装置である。撮像装置６２２は、図４に示すように、撮像部６４１、制御部６４２、表示部６４３、及び、記憶部６４４を有する。
　詳細には、撮像部６４１は、図４に示すように、レンズ６５１、信号処理回路６５３、及び、光検出装置５０１を有する。レンズ６５１は、入射光を光検出装置５０１の受光面に結像させることができる。なお、レンズ６５１の構成は任意であり、例えば、複数のレンズ群によりレンズ６５１を構成することも可能である。
　光検出装置５０１は、先に説明した光検出装置５０１を適用することができる。光検出装置５０１は、制御部６４２の制御により、被写体６１２及び被写体６１３等からの反射光を受光し、その結果得られた画素信号を信号処理回路６５３に供給する。当該画素信号は、照明装置６２１が照射光を照射してから光検出装置５０１が受光するまでの時間をカウントしたデジタルのカウント値を示す。光源６３２が発光するタイミングを示す発光タイミング信号は、制御部６４２から光検出装置５０１に供給される。
　信号処理回路６５３は、制御部６４２の制御により、光検出装置５０１から供給される画素信号の処理を行う。例えば、信号処理回路６５３は、光検出装置５０１から供給される画素信号に基づいて、画素毎に被写体６１２、６１３までの距離を検出し、画素１０毎の被写体６１２、６１３までの距離を示す距離画像を生成する。具体的には、信号処理回路６５３は、光源６３２が光を発光してから光検出装置５０１の各画素１０が光を受光するまでの時間（カウント値）を画素１０毎に複数回（例えば、数千乃至数万回）取得する。信号処理回路６５３は、取得した時間に対応するヒストグラムを作成する。そして、信号処理回路６５３は、ヒストグラムのピークを検出することで、光源６３２から照射された光が被写体６１２または被写体６１３で反射して戻ってくるまでの時間を判定する。さらに、信号処理回路６５３は、判定した時間と光速に基づいて被写体６１２、６１３までの距離を求める演算を行う。信号処理回路６５３は、生成した距離画像を制御部６４２に供給する。
　制御部６４２は、例えば、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）等の制御回路やプロセッサ等により構成される。制御部６４２は、照明制御部６３１、及び、光検出装置５０１の制御を行う。具体的には、制御部６４２は、照明制御部６３１に照射信号を供給するとともに、発光タイミング信号を光検出装置５０１に供給する。光源６３２は、照射信号に応じて照射光を発光する。発光タイミング信号は、照明制御部６３１に供給される照射信号であってもよい。また、制御部６４２は、撮像部６４１から取得した距離画像を表示部６４３に供給し、表示部６４３に表示させる。さらに、制御部６４２は、撮像部６４１から取得した距離画像を記憶部６４４に格納する。また、制御部６４２は、撮像部６４１から取得した距離画像を外部に出力する。
　表示部６４３は、例えば、液晶表示装置や有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等のパネル型表示装置からなる。
　記憶部６４４は、任意の記憶装置や記憶媒体等により構成することができ、距離画像等を記憶する。
　＜１．４　比較例に係る画素１０の詳細構成＞
　次に、図５及び図６を参照して、本開示の実施形態と比較される、比較例に係る画素１０の詳細構成の一例を説明する。図５は、比較例に係る画素１０の詳細構成の一例を表す断面模式図である。なお、図５においては、構成要素の位置関係を分かりやすくするため、模式的に表したものであり、実際の断面と異なっていてもよい。また、図６は、比較例に係る画素１０の詳細構成の一例を表す平面模式図であり、詳細には、４つの画素１０がマトリックス状に並ぶ平面を示す。なお、ここで、比較例とは、本発明者らが本開示の実施形態をなす前に、検討を重ねていた画素１０のことを意味するものとする。
　なお、以下の説明においては、図５の下側の面（裏面）側から光が入射される、裏面照射型の画素１０であるものとして説明する。しかしながら、画素１０は、裏面照射型に限定されるものではなく、半導体基板の表面の設けられた配線層（図示省略）を介して光が入射する表面照射型の画素１０であってもよい。
　詳細には、図５に示される画素１０の断面図においては、主に半導体基板１００に関する構造が示され、図５の下側が半導体基板１００の裏面側となり、裏面上にはオンチップレンズ（図示省略）等が形成される。当該裏面は、被写体から反射されてきた反射光が入射される受光面となる。一方、図５の上側が半導体基板１００の表面側であり、図示は省略されているが、画素１０を駆動する回路等を含む配線層（図示省略）が形成される。
　図５に示されるように、画素１０は、シリコン基板からなる半導体基板１００内に設けられた、ｎウェル領域１００ａと、ｎ型半導体領域１０１と、高濃度ｎ型半導体領域１０１ａと、ｐ型半導体領域１０２と、ホール蓄積領域１０４と、高濃度ｐ型半導体領域１０４ａとを有する。そして、画素１０は、画素１０を取り囲み、隣接する他の画素１０と分離する画素分離部１１０を有する。さらに、画素１０は、高濃度ｐ型半導体領域１０４ａと電気的に接続するアノード電極１２０と、高濃度ｎ型半導体領域１０１ａと電気的に接続するカソード電極１２１とを有する。
　ｎウェル領域１００ａは、ｎ型の導電型を有する半導体基板１００内の不純物濃度が薄い領域であり、光電変換により発生する電子を後述するアバランシェ増倍領域へ転送する電界を生成する。
　そして、ｎウェル領域１００ａ上に、ｐ型半導体領域１０２とｎ型半導体領域１０１とが、ＰＮ接合を形成するように構成される。当該ｐ型半導体領域１０２とｎ型半導体領域１０１とが接合する領域に生成される空乏層によって、上述のアバランシェ増倍領域が形成される。なお、例えば、ｎウェル領域１００ａの不純物濃度は、１Ｅ＋１４／ｃｍ３以下の低濃度とされることが好ましい。このようにすることで、ＰＤＥ（Ｐｈｏｔｏｎ　Ｄｅｔｅｃｔｉｏｎ　Ｅｆｆｉｃｉｅｎｃｙ）と呼ばれる光検出効率を向上させることができる。また、例えば、アバランシェ増倍領域を形成するｎ型半導体領域１０１とｐ型半導体領域１０２のそれぞれの不純物濃度は、１Ｅ＋１６／ｃｍ３以上の高濃度とすることが好ましい。
　ｎ型半導体領域１０１は、その中央上部に、半導体基板１００の表面側から所定の深さで形成された濃いｎ型の半導体領域である高濃度ｎ型半導体領域１０１ａを有する。高濃度ｎ型半導体領域１０１ａは、アバランシェ増倍領域を形成するための正電圧を供給するためのカソード電極１２１と接続されるコンタクト部である。従って、高濃度ｎ型半導体領域１０１ａには、カソード電極１２１から電源電圧ＶＥが印加される。
　また、ホール蓄積領域１０４は、ｎウェル領域１００ａの側面及び底面を囲うように形成されるｐ型の半導体領域であり、光電変換により発生したホールを蓄積することができる。また、ホール蓄積領域１０４は、後述する画素分離部１１０との界面で発生した電子をトラップし、ＤＣＲ（ダークカウントレート）を抑制する効果も有する。さらに、ホール蓄積領域１０４をｎウェル領域１００ａの側面に設けることで、横方向の電界が形成され、高電界領域に電荷をより集めやすくすることができ、ＰＤＥを向上させることができる。
　さらに、ホール蓄積領域１０４の、半導体基板１００の表面の近傍領域には、不純物濃度が高い、高濃度ｐ型半導体領域１０４ａが設けられている。高濃度ｐ型半導体領域１０４ａは、アノード電極１２０と接続されるコンタクト部である。従って、高濃度ｐ型半導体領域１０４ａには、アノード電極１２０から電源電圧ＶＣＣが印加される。
　隣接画素との境界である画素１０の画素境界部には、画素１０間を分離する画素分離部１１０が設けられる。画素分離部１１０は、例えば、シリコン酸化膜などの絶縁層のみで構成されてもよいし、タングステンなどの金属層の外側（ｎウェル領域１００ａ側）を、シリコン酸化膜等の絶縁層で覆う２重構造であってもよい。そして、画素分離部１１０とホール蓄積領域１０４とを設けることにより、画素１０間における、電気的、及び、光学的なクロストークを低減することができる。
　次に、図６は、半導体基板１００を表面の上方から見た場合であって、２×２の４個の画素１０が配置されている状態を示し、図６においては、高濃度ｐ型半導体領域１０４ａ、アノード電極１２０及びカソード電極１２１の図示を省略している。先に説明したように、各画素１０は、格子状に形成されている画素分離部１１０により分離されている。各画素分離部１１０の内側には、画素分離部１１０に沿って、高濃度ｐ型半導体領域１０４ａを介してアノード電極１２０と電気的に接続するホール蓄積領域１０４が設けられている。さらに、各画素１０の中央には、高濃度ｎ型半導体領域１０１ａを介してカソード電極１２１と電気的に接続するｎ型半導体領域１０１が設けられている。
　なお、上述した画素１０は、信号電荷（電荷）として電子を読み出す構造であるものとして説明したが、これに限定されるものではなく、ホールを読み出す構造であってもよい。この場合、画素１０の各半導体領域は、上述した導電型が反転した導電型を持つこととなる。
　＜１．５　背景＞
　次に、上述した画素１０の構成を踏まえ、本発明者らが本開示の実施形態を創作するに至った背景の詳細を、図５を参照して説明する。先に説明した比較例に係る画素１０においては、画素１０のサイズを微細にしていくことに応じて、アノード電極１２０とカソード電極１２１との間の距離が短くなる。言い換えると、アバランシェ増倍領域を形成するｎ型半導体領域１０１と、アノード電極１２０のコンタクト部である、ｎ型半導体領域１０１と反対の導電性を持つｐ型の導電性の不純物を高濃度に含む高濃度ｐ型半導体領域１０４ａとの間の距離が短くなる。そして、このように距離が短くなることから、電界集中が生じることとなり、画素１０の耐圧が低くなる。そして、耐圧が低くなることから、画素１０の破壊等の不良の発生が増加することとなる。一方、所定の耐圧を確保すべく、上記距離を確保しようとする場合には、画素１０のサイズを微細化することに限界が存在することとなる。従って、画素１０をより微細化することは、困難であった。
　そこで、本発明者らは、上述した状況を鑑み、所望の耐圧を確保しつつ、より微細化することができる画素１０の構造について、鋭意検討を重ね、以下に説明する本開示の第１の実施形態を創作するに至った。比較例に係る画素１０においては、半導体基板１００を表面の上方から見た場合、画素１０の中央に、カソード電極１２１と電気的に接続するｎ型半導体領域１０１が設けられており、すなわち、画素１０の中心点に対して、ｎ型半導体領域１０１は点対象に設けられている。一方、本発明者らが創作した本開示の第１の実施形態に係る画素１０においては、画素１０の中心点に対して、ｎ型半導体領域１０１は非対象に設ける。詳細には、比較例及び本実施形態においては、ｎ型半導体領域１０１の中央上部に電気的に接続するカソード電極１２１が設けられている。さらに、比較例及び本実施形態においては、ｎウェル領域１００ａの側面を覆うように設けられたホール蓄積領域１０４の、半導体基板１００の表面の近傍領域と電気的に接続するようにアノード電極１２０が設けられている。しかしながら、本実施形態においては、ｎ型半導体領域１０１は、ｎ型半導体領域１０１の中心点が、画素１０の中心点に比べてアノード電極１２０から遠くなるように設けられており、言い換えると、画素１０の中心点に対して、ｎ型半導体領域１０１は非対象に設けられている。従って、本実施形態においては、同じサイズを持つ画素１０を有する比較例と比べて、アノード電極１２０とカソード電極１２１との間の距離、言い換えると、アバランシェ増倍領域を形成するｎ型半導体領域１０１と、高濃度ｐ型半導体領域１０４ａとの間の距離が、長くなる。その結果、本実施形態によれば、電界集中を緩和することができることから、画素１０の耐圧が低くなることを避けることができる。以下、このような本開示の第１の実施形態の詳細を順次説明する。
　＜＜２．　第１の実施形態＞＞
　＜２．１　断面構成＞
　まずは、図７を参照して、本発明者らが創作した本開示の第１の実施形態に係る画素１０の断面構成の詳細を説明する。図７は、本実施形態に係る画素１０の詳細構成の一例を表す断面模式図である。詳細には、図７に示される画素１０の断面図においては、２つの画素１０が配置されている状態を示し、図７の下側が半導体基板１００の裏面側となり、裏面上にはオンチップレンズ（図示省略）等が形成され、当該裏面は、被写体から反射されてきた反射光が入射される受光面となる。一方、図７の上側が半導体基板１００の表面側である。
　図７に示されるように、本実施形態に係る画素（受光素子）１０は、ｎ型の導電型を持つシリコン基板からなる半導体基板１００内に設けられた、ｎウェル領域（光電変換部）１００ａと、ｎ型半導体領域１０１と、高濃度ｎ型半導体領域１０１ａと、ｐ型半導体領域１０２と、ホール蓄積領域１０４と、高濃度ｐ型半導体領域１０４ａとを有する。そして、画素１０は、画素１０を取り囲み、隣接する他の画素１０と分離する画素分離部（画素分離壁）１１０を有する。さらに、画素１０は、高濃度ｐ型半導体領域１０４ａと電気的に接続するアノード電極（アノード部）１２０と、高濃度ｎ型半導体領域１０１ａと電気的に接続するカソード電極（カソード部）１２１とを有する。
　ｎウェル領域１００ａは、ｎ型の導電型を有する半導体基板１００内の不純物濃度が薄い領域であり、半導体基板の受光面から入射した光の光電変換により発生する電子（電荷）をアバランシェ増倍領域へ転送する電界を生成する。
　そして、ｎウェル領域１００ａ上に、ｐ型の導電型（第１の導電型）を持つｐ型半導体領域（第１の半導体領域）１０２と、ｎ型の導電型（第２の導電型）を持つｎ型半導体領域（第２の半導体領域）１０１とが、ＰＮ接合を形成するように構成される。当該ｐ型半導体領域１０２とｎ型半導体領域１０１とが接合する領域に生成される空乏層によって、光電変換による電子（電荷）を増幅するアバランシェ増倍領域が形成される。なお、例えば、ｎウェル領域１００ａの不純物濃度は、１Ｅ＋１４／ｃｍ３以下の低濃度とされることが好ましい。このようにすることで、ＰＤＥ（Ｐｈｏｔｏｎ　Ｄｅｔｅｃｔｉｏｎ　Ｅｆｆｉｃｉｅｎｃｙ）と呼ばれる光検出効率を向上させることができる。また、例えば、アバランシェ増倍領域を形成するｎ型半導体領域１０１とｐ型半導体領域１０２のそれぞれの不純物濃度は、１Ｅ＋１６／ｃｍ３以上の高濃度とすることが好ましい。
　ｎ型半導体領域１０１は、その中央上部に、半導体基板１００の表面側から所定の深さで形成された濃いｎ型の半導体領域である高濃度ｎ型半導体領域１０１ａを有する。高濃度ｎ型半導体領域１０１ａは、アバランシェ増倍領域を形成するための正電圧を供給するためのカソード電極（カソード部）１２１と接続されるコンタクト部である。そして、高濃度ｎ型半導体領域１０１ａの上（受光面とは反対側の面）に、カソード電極１２１が設けられ、当該カソード電極１２１には、電源電圧ＶＥが印加される。なお、カソード電極１２１及び高濃度ｎ型半導体領域１０１ａは、ｎ型半導体領域１０１に均一に電界が印加され、均一にアバランシェ増倍領域が形成されるように、ｎ型半導体領域１０１の中央に設けられることが好ましい。
　本実施形態に係る画素１０においては、ｐ型半導体領域１０２とｎ型半導体領域１０１とにより形成されるアバランシェ増倍領域は、画素１０の中心に位置するのではなく、画素１０の中心点に対して非対象に設けられる。詳細には、ｐ型半導体領域１０２とｎ型半導体領域１０１とにより形成されるアバランシェ増倍領域は、アノード電極１２０が設けられていないホール蓄積領域１０４と接触する画素分離部１１０に寄せて形成されている。従って、本実施形態においては、アノード電極１２０とカソード電極１２１との間の距離、言い換えると、アバランシェ増倍領域を形成するｎ型半導体領域１０１と、高濃度ｐ型半導体領域１０４ａとの間の距離が、長くなる。その結果、本実施形態によれば、電界集中を緩和することができることから、画素１０の耐圧が低くなることを避けることができる。なお、本実施形態においては、アバランシェ増倍領域を形成するｎ型半導体領域１０１は、ｎ型半導体領域１０１と反対の導電性を持つｐ型の導電性の不純物を高濃度に含む高濃度ｐ型半導体領域１０４ａから遠いことが好ましい。言い換えると、本実施形態においては、ｎ型半導体領域１０１は、アノード電極１２０が設けられていないホール蓄積領域１０４と接触する画素分離部１１０に近いことが好ましい。しかしながら、本実施形態においては、アノード電極１２０が設けられていないホール蓄積領域１０４と接触する画素分離部１１０を介して隣接する画素１０において互いの電界により悪影響を与えることも考えられることから、このような悪影響を与えない範囲で、ｎ型半導体領域１０１は、アノード電極１２０が設けられていないホール蓄積領域１０４と接触する画素分離部１１０に近くすることが好ましい。
　また、ホール蓄積領域１０４は、ｎウェル領域１００ａの外側面及び底面を囲うように形成されるｐ型の半導体領域であり、光電変換により発生したホールを蓄積することができる。言い換えると、ホール蓄積領域１０４は、画素分離部（画素分離壁）１１０のない側面を覆うように設けられる。そして、ホール蓄積領域１０４は、画素分離部１１０との界面で発生した電子をトラップし、ＤＣＲを抑制する効果も有する。さらに、ホール蓄積領域１０４をｎウェル領域１００ａの側面に設けることで、横方向の電界が形成され、高電界領域に電荷をより集めやすくすることができ、ＰＤＥを向上させることができる。
　さらに、ホール蓄積領域１０４の、半導体基板１００の表面の近傍領域には、不純物濃度が高い、高濃度ｐ型半導体領域１０４ａが設けられている。高濃度ｐ型半導体領域１０４ａは、アノード電極（アノード部）１２０と接続されるコンタクト部である。そして、高濃度ｐ型半導体領域１０４ａの上（受光面とは反対側の面）に、アノード電極１２０が設けられ、当該アノード電極１２０には、電源電圧ＶＣＣが印加される。
　そして、隣接画素１０との境界である画素１０の画素境界部には、画素１０間を分離する画素分離部（画素分離壁）１１０が設けられる。言い換えると、画素分離部１１０は、画素１０を取り囲むように、且つ、半導体基板１００をその膜厚方向に沿って貫通するように設けられる。画素分離部１１０は、例えば、シリコン酸化膜などの絶縁層のみで構成されてもよいし、タングステンなどの金属層の外側（ｎウェル領域１００ａ側）を、シリコン酸化膜等の絶縁層で覆う２重構造であってもよい。そして、画素分離部１１０とホール蓄積領域１０４とを設けることにより、画素１０間における、電気的、及び、光学的なクロストークを低減することができる。
　さらに、本実施形態においては、画素１０は、隣りあう画素１０間を分離する分離酸化膜（酸化膜）１１２を有する。詳細には、本実施形態においては、アノード電極１２０が設けられていないホール蓄積領域１０４の、半導体基板１００の表面（受光面とは反対側の面）側の上には、半導体基板１００の表面近傍に設けられた溝に埋め込まれた酸化膜（例えば、シリコン酸化膜）を有するＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）構造の分離酸化膜１１２が設けられる。分離酸化膜１１２の深さは、耐圧の向上の観点から、アバランシェ増倍領域を形成するｎ型半導体領域１０１の深さとほぼ同等であることが好ましく、暗電流の発生を抑制する観点から、アバランシェ増倍領域を形成するｐ型半導体領域１０２の位置よりも上側にあることが好ましい。本実施形態においては、このような分離酸化膜１１２を設けることにより、画素１０間におけるクロストーク（混色）の発生を抑制することができる。さらに、本実施形態においては、このような分離酸化膜１１２を設けることにより、ホール蓄積領域１０４に含まれるｐ型の導電性を有する不純物が、ｎ型半導体領域１０１の近傍に存在することを避けることができることから、電界集中を緩和することができ、画素１０の耐圧が低くなることを避けることができる。
　＜２．２　平面構成＞
　次に、図８を参照して、本発明者らが創作した本開示の第１の実施形態に係る画素１０の平面構成の詳細を説明する。図８は、本実施形態に係る画素１０の詳細構成の一例を表す平面模式図である。詳細には、図８は、半導体基板１００を表面の上方から見た場合であって、２×２の４個の画素１０が配置されている状態を示し、図８においては、アノード電極１２０及びカソード電極１２１の図示を省略している。
　図８に示すように、各画素１０は、半導体基板１００内にマトリックス状に２×２個で配置されている（画素群）。そして、各画素１０は、格子状に形成され、各画素１０を取り囲む画素分離部１１０により互いに分離されている。各画素分離部１１０の内側には、画素分離部１１０に沿って、高濃度ｐ型半導体領域１０４ａを介してアノード電極１２０と電気的に接続するホール蓄積領域１０４が設けられている。
　さらに、各画素１０には、図８に示すように、高濃度ｎ型半導体領域１０１ａを介してカソード電極１２１と電気的に接続するｎ型半導体領域１０１が設けられている。詳細には、ｎ型半導体領域１０１の中心点Ｏｃが、画素１０の中心点Ｏｂに比べてアノード電極１２０から遠くなるように、ｎ型半導体領域１０１設けられている。言い換えると、ｎ型半導体領域１０１は、ｎ型半導体領域１０１の中心点Ｏｃが、対応する画素１０の中心点Ｏｂに比べて、２×２の画素１０からなる画素群の中心点Ｏａに近くなるように、設けられている。本実施形態においては、アバランシェ増倍領域を形成するｎ型半導体領域１０１は、ｎ型半導体領域１０１と反対の導電性を持つｐ型の導電性の不純物を高濃度に含む高濃度ｐ型半導体領域１０４ａから遠いことが好ましく、アノード電極１２０が設けられていないホール蓄積領域１０４と接触する画素分離部１１０を介して隣接する画素１０において互いの電界により悪影響を与えない範囲で、ｎ型半導体領域１０１と高濃度ｐ型半導体領域１０４ａとの距離を調整することが好ましい。
　また、本実施形態においては、画素１０の耐圧の確保の観点から、アノード電極１２０とカソード電極１２１の間の距離が長いほど好ましいが、カソード電極１２１及び高濃度ｎ型半導体領域１０１ａは、ｎ型半導体領域１０１に均一に電界が印加され、均一にアバランシェ増倍領域が形成されるように、ｎ型半導体領域１０１の中央に設けられることが好ましい。本実施形態においては、例えば、アノード電極１２０とカソード電極１２１の間の距離Ｌ（μｍ）と印加される電圧Ｖとの関係が、Ｖ／Ｌ＜４０（Ｖ／μｍ）程度になることが好ましい。
　さらに、本実施形態においては、図８に示すように、ｎ型半導体領域１０１は、略矩形状を持つ。このように、ｎ型半導体領域１０１を略矩形状で形成した場合、アバランシェ増倍領域の面積を広く確保することができるため、ＰＤＥを向上させることができる。なお、本実施形態においては、ｎ型半導体領域１０１の形状は、特に限定されるものではない。
　また、本実施形態においては、画素１０は、隣りあう画素１０間に位置する、アノード電極１２０が設けられていないホール蓄積領域１０４の、半導体基板１００の表面（受光面とは反対側の面）側の上に設けられた分離酸化膜（第１の酸化膜）１１２を有する。本実施形態においては、先に説明したように、このような分離酸化膜１１２を設けることにより、画素１０間におけるクロストーク（混色）の発生を抑制することができる。さらに、本実施形態においては、このような分離酸化膜１１２を設けることにより、ホール蓄積領域１０４に含まれるｐ型の導電性を有する不純物が、ｎ型半導体領域１０１の近傍に存在することを避けることができることから、電界集中を緩和することができ、画素１０の耐圧が低くなることを避けることができる。
　なお、本実施形態においては、ホール蓄積領域１０４と分離酸化膜１１２の幅は、ほぼ同等であってもよく、もしくは、異なっていてもよい。
　以上のように、本実施形態においては、アノード電極１２０とカソード電極１２１との間の距離、言い換えると、アバランシェ増倍領域を形成するｎ型半導体領域１０１と、高濃度ｐ型半導体領域１０４ａとの間の距離が、長くなる。その結果、本実施形態によれば、電界集中を緩和することができることから、画素１０の耐圧が低くなることを避けることができる。さらに、本実施形態によれば、画素サイズが小さくしても、ｐ型半導体領域１０２とｎ型半導体領域１０１との接合領域に形成されるアバランシェ増倍領域を大きくすることができることから、画素１０の感度をより向上させることができる。
　なお、本実施形態に係る画素１０は、信号電荷（電荷）として電子を読み出す構造であるものとして説明したが、これに限定されるものではなく、ホールを読み出す構造であってもよい。この場合、画素１０の各半導体領域は、上述した導電型が反転した導電型を持つこととなる。
　＜２．３　変形例＞
　次に、図９を参照して、本実施形態の変形例を説明する。図９は、本実施形態の変形例に係る画素１０の詳細構成の一例を表す平面模式図である。本変形例においては、図９に示すように、半導体基板１００内にマトリックス状に２×２個で配置されている複数の画素１０からなる画素群を取り囲む画素分離部（画素分離壁）１１０の４隅を覆うホール蓄積領域１０４の、半導体基板１００の表面（受光面とは反対側の面）の近傍領域には、アノード電極（アノード部）１２０と接続されるコンタクト部としての高濃度ｐ型半導体領域１０４ａが設けられている。本変形例においては、アノード電極１２０と接続される高濃度ｐ型半導体領域１０４ａを、画素群の４隅にのみ設けることにより、アバランシェ増倍領域を形成するｎ型半導体領域１０１と、高濃度ｐ型半導体領域１０４ａとの間の距離が、長くなる。その結果、本変形例によれば、電界集中を緩和することができることから、画素１０の耐圧が低くなることを避けることができる。
　＜＜３．　第２の実施形態＞＞
　＜３．１　平面構成＞
　図１０を参照して、本開示の第２の実施形態に係る画素１０の平面構成の詳細を説明する。図１０は、本実施形態に係る画素１０の詳細構成の一例を表す平面模式図である。
　上述した本開示の第１の実施形態においては、図８に示すように、ｎ型半導体領域１０１は、略矩形状を持つが、本開示の実施形態においては、図１０に示すように、ｎ型半導体領域１０１は、４隅のうちの１つが面取りされているような、多角形状であってもよい。詳細には、４隅のうち面取りされている隅は、アノード電極１２０と接続される高濃度ｐ型半導体領域１０４ａに近い隅である。本実施形態においては、このように、ｎ型半導体領域１０１を、４隅のうちの１つが面取りされているような多角形状とすることにより、アバランシェ増倍領域を形成するｎ型半導体領域１０１と、高濃度ｐ型半導体領域１０４ａとの間の距離が、長くなることから、電界集中を緩和することができ、画素１０の耐圧が低くなることを避けることができる。
　＜３．２　変形例＞
　次に、図１１を参照して、本実施形態の変形例を説明する。図１１は、本実施形態の変形例に係る画素１０の詳細構成の一例を表す平面模式図である。本変形例においては、第１の実施形態の変形例と同様に、アノード電極１２０と接続される高濃度ｐ型半導体領域１０４ａを、画素群の４隅にのみ設けることにより、アバランシェ増倍領域を形成するｎ型半導体領域１０１と、高濃度ｐ型半導体領域１０４ａとの間の距離が、長くなる。さらに、本変形例においては、ｎ型半導体領域１０１を、ｎ型半導体領域１０１の、アノード電極１２０と接続される高濃度ｐ型半導体領域１０４ａに近い隅が面取りされているような多角形状とすることにより、ｎ型半導体領域１０１と高濃度ｐ型半導体領域１０４ａとの間の距離が、さらに長くなる。その結果、本変形例によれば、電界集中を緩和することができることから、画素１０の耐圧が低くなることをより避けることができる。
　＜＜４．　第３の実施形態＞＞
　＜４．１　断面構成＞
　次に、図１２を参照して、本開示の第３の実施形態に係る画素１０の断面構成の詳細を説明する。図１２は、本実施形態に係る画素１０の詳細構成の一例を表す断面模式図である。先に説明した第１の実施形態においては、アノード電極１２０が設けられていないホール蓄積領域１０４の、半導体基板１００の表面側の上に、分離酸化膜１１２が設けられた。しかしながら、本開示においては、これに限定されるものではなく、アノード電極１２０が設けられているホール蓄積領域１０４の、半導体基板１００の表面側の上に、分離酸化膜（第２の酸化膜）１１２ａが設けられてもよい。
　詳細には、本実施形態においては、図１２に示すように、アノード電極１２０が設けられているホール蓄積領域１０４の、半導体基板１００の表面（受光面とは反対側の面）側の上には、半導体基板１００の表面近傍に設けられた溝に埋め込まれた酸化膜（例えば、シリコン酸化膜）を有するＳＴＩ構造の分離酸化膜（第２の酸化膜）１１２ａが設けられる。当該分離酸化膜１１２ａの深さは、上述の分離酸化膜１１２と同様に、耐圧の向上の観点から、アバランシェ増倍領域を形成するｎ型半導体領域１０１の深さとほぼ同等であることが好ましく、暗電流の発生を抑制する観点から、アバランシェ増倍領域を形成するｐ型半導体領域１０２の位置よりも上側にあることが好ましい。本実施形態においては、このような分離酸化膜１１２ａを設けることにより、画素１０間におけるクロストーク（混色）の発生を抑制することができる。さらに、本実施形態においては、このような分離酸化膜１１２ａを設けることにより、ホール蓄積領域１０４に含まれるｐ型の導電性を有する不純物が、ｎ型半導体領域１０１の近傍に存在することを避けることができることから、電界集中を緩和することができ、画素１０の耐圧が低くなることを避けることができる。
　なお、本実施形態においては、画素分離部１１０を介した、アノード電極１２０と高濃度ｐ型半導体領域１０４ａとの間の電気的接続（オーミック接触）を確保するために、分離酸化膜１１２ａの形成後、高濃度ｐ型半導体領域１０４ａとなる領域に、不純物をイオン注入することが好ましい。
　＜４．２　平面構成＞
　次に、図１３を参照して、本実施形態に係る画素１０の平面構成の詳細を説明する。図１３は、本実施形態に係る画素１０の詳細構成の一例を表す平面模式図である。
　本実施形態においては、図１３に示すように、画素１０は、画素群を取り囲むように位置するアノード電極１２０が設けられているホール蓄積領域１０４の、半導体基板１００の表面側の上に設けられた分離酸化膜１１２ａを有する。本実施形態においては、先に説明したように、このような分離酸化膜１１２ａを設けることにより、画素１０間におけるクロストーク（混色）の発生を抑制することができる。さらに、本実施形態においては、このような分離酸化膜１１２ａを設けることにより、ホール蓄積領域１０４に含まれるｐ型の導電性を有する不純物が、ｎ型半導体領域１０１の近傍に存在することを避けることができることから、電界集中を緩和することができ、画素１０の耐圧が低くなることを避けることができる。
　＜＜５．　第４の実施形態＞＞
　＜５．１　詳細構成＞
　次に、図１４及び図１５を参照して、本開示の第４の実施形態に係る画素１０の断面構成の詳細を説明する。図１４は、本実施形態に係る画素１０の詳細構成の一例を表す断面模式図であり、図１５は、本実施形態に係る画素１０の詳細構成の一例を表す平面模式図である。
　先に説明した本開示の各実施形態においては、画素群における隣り合う画素１０の間は、ＳＴＩ構造を有する分離酸化膜１１２によって分離される。従って。当該分離酸化膜１１２の存在により、半導体基板１００の表面近傍に位置する、ｎ型の導電型を有する不純物、すなわち、ｎ型半導体領域１０１は、画素１０ごとに分離されることができる。そこで、本実施形態においては、ｎ型半導体領域１０１が分離酸化膜１１２により画素１０ごとに分離することができることから、ｐ型半導体領域１０２に比べて、ｎ型半導体領域１０１を広くすることができる。
　詳細には、図１４及び図１５に示すように、画素群内の各画素１０のｎ型半導体領域（第２の半導体領域）１０１は、互いに分離酸化膜（第１の酸化膜）１１２により分離されており、ｎ型半導体領域１０１は、ｐ型半導体領域（第１の半導体領域）１０２に比べて広い。
　また、本実施形態においては、図１５に示すように、ｎ型半導体領域１０１は、略矩形状を持つ。このように、ｎ型半導体領域１０１を略矩形状で形成した場合、アバランシェ増倍領域の面積を広く確保することができるため、ＰＤＥを向上させることができる。
　＜５．２　変形例＞
　次に、図１６及び図１７を参照して、本実施形態の変形例を説明する。図１６は、本実施形態の変形例１に係る画素１０の詳細構成の一例を表す平面模式図であり、図１７は、本実施形態の変形例２に係る画素１０の詳細構成の一例を表す平面模式図である。
　上述した本実施形態においては、図１５に示すように、ｎ型半導体領域１０１は、略矩形状を持つが、本開示の実施形態においては、これに限定されるものではない。例えば、本変形例においては、図１６に示すように、ｎ型半導体領域１０１は、アノード電極１２０と接続される高濃度ｐ型半導体領域１０４ａに近い隅が面取りされているような多角形状としてもよい。このようにすることにより、アバランシェ増倍領域を形成するｎ型半導体領域１０１と、高濃度ｐ型半導体領域１０４ａとの間の距離が、長くなることから、電界集中を緩和することができ、画素１０の耐圧が低くなることを避けることができる。
　例えば、本変形例においては、図１７に示すように、ｎ型半導体領域１０１は、アノード電極１２０と接続される高濃度ｐ型半導体領域１０４ａに近い辺が円弧（曲線）となっている略扇形状としてもよい。このようにすることにより、アバランシェ増倍領域を形成するｎ型半導体領域１０１と、高濃度ｐ型半導体領域１０４ａとの間の距離が、長くなることから、電界集中を緩和することができ、画素１０の耐圧が低くなることを避けることができる。さらに、本変形例においては、ｎ型半導体領域１０１において、先のとがった形状がなくなることから、角への電界集中も緩和することができる。
　＜＜６．　第５の実施形態＞＞
　次に、図１８及び図１９を参照して、本開示の第５の実施形態に係る画素１０の詳細構成の詳細を説明する。図１８は、本実施形態に係る画素１０の詳細構成の一例を表す断面模式図であり、図１９は、本実施形態に係る画素１０の詳細構成の一例を表す平面模式図である。
　図１８及び図１９に示すように、本実施形態においては、アバランシェ増倍領域を形成するｐ型半導体領域（第１の半導体領域）１０２は、同じくアバランシェ増倍領域を形成するｎ型半導体領域（第２の半導体領域）１０１に比べて、面積が広くてもよい。本実施形態によれば、このようにすることで、強電界、且つ、電界が均一なアバランシェ増倍領域を形成することができる。さらに、本実施形態においては、平面視において、ｎ型半導体領域１０１とｐ型半導体領域１０２との接合面近傍に形成されるアバランシェ増倍領域の外周に、ｐ型半導体領域１０２が存在することになる。このようにすることにより、入射光が入射されることによりｎウェル領域１００ａで発生した電子は、画素１０の外周ではなく、内側のアバランシェ増倍領域へ移動することとなる。すなわち、外周領域のｐ型半導体領域１０２が遮蔽効果となって、ｎウェル領域１００ａからの電子がアバランシェ増倍領域へバリアレスに移動する。ｎウェル領域１００ａからアバランシェ増倍領域へのバリアレス構造により、低抵抗と、高いＰＤＥとを実現することができる。
　＜＜７．　第６の実施形態＞＞
　次に、図２０及び図２１を参照して、本開示の第５の実施形態及びその変形例に係る画素１０の断面構成の詳細を説明する。図２０は、本実施形態に係る画素１０の詳細構成の一例を表す断面模式図であり、図２１は、本実施形態の変形例に係る画素１０の詳細構成の一例を表す断面模式図である。
　本実施形態においては、図２０に示すように、半導体基板１００の表面側のアノード電極１２０やカソード電極１２１の上方には、配線１３０が形成されていてもよい。例えば、配線１３０は、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等の、光を反射させる金属材料を用いて形成することが好ましい。このような材料によって、当該配線１３０を形成することにより、半導体基板１００を透過した光を配線１３０で反射させることができることから、画素１０の感度を向上させることができる。
　また、本実施形態の変形例においては、図２１に示すように、半導体基板１００の表面側の上方に設けられた各配線１３０は、画素１０間で共有、すなわち、互いに電気的に接続されてもよい。本変形例においては、このようにすることで、半導体基板１００を透過した光を配線１３０で反射させることができることから、画素１０の感度を向上させることができるだけでなく、隣接画素１０間での信号加算や演算を行うことが可能であることから、画素１０のサイズや画素１０を搭載する光検出装置５０１のサイズを小さくすることができる。
　＜＜８．　第７の実施形態＞＞
　＜８．１　詳細構成＞
　次に、図２２及び図２３を参照して、本開示の第７の実施形態及びその変形例に係る画素１０の断面構成の詳細を説明する。図２２は、本実施形態に係る画素１０の詳細構成の一例を表す断面模式図であり、図２３は、本実施形態に係る画素１０の詳細構成の一例を表す平面模式図である。
　本開示の実施形態においては、２×２の４個の画素１０による画素群に限定されるものではなく、例えば、４×４の１６個の画素１０による画素群であってもよく、画素群を構成する画素１０の数や配列については、限定されるものではない。例えば、図２２及び図２３においては、本開示の第７の実施形態として、４×４の１６個の画素１０による画素群の例を示す。
　本実施形態においては、図２３に示すように、４×４の１６個の画素１０による画素群のうち、画素群の４隅に位置する画素１０においては、ｎ型半導体領域１０１は、ｎ型半導体領域１０１の中心点が、対応する画素１０の中心点に比べて、画素群の中心点に近くなるように、設けられている。このようにすることで、本実施形態においては、アノード電極１２０とカソード電極１２１との間の距離、言い換えると、アバランシェ増倍領域を形成するｎ型半導体領域１０１と、高濃度ｐ型半導体領域１０４ａとの間の距離が、長くなる。その結果、本実施形態によれば、電界集中を緩和することができることから、画素１０の耐圧が低くなることを避けることができる。
　また、本実施形態においては、図２３に示すように、ｎ型半導体領域１０１は、略矩形状を持つ。このように、ｎ型半導体領域１０１を略矩形状で形成した場合、アバランシェ増倍領域の面積を広く確保することができるため、ＰＤＥを向上させることができる。
　＜８．２　変形例＞
　次に、図２４を参照して、本実施形態の変形例を説明する。図２４は、本実施形態の変形例に係る画素１０の詳細構成の一例を表す平面模式図である。詳細には、本変形例においては、図２４に示すように、第１の実施形態の変形例と同様に、画素分離部１１０を介してアノード電極１２０と接続される高濃度ｐ型半導体領域１０４ａを、画素群の４隅にのみ設けることにより、アバランシェ増倍領域を形成するｎ型半導体領域１０１と、高濃度ｐ型半導体領域１０４ａとの間の距離が、長くなる。その結果、本変形例によれば、電界集中を緩和することができることから、画素１０の耐圧が低くなることをより避けることができる。
　＜＜９．　第８の実施形態＞＞
　＜９．１　詳細構成＞
　次に、図２５を参照して、本開示の第８の実施形態に係る画素１０の断面構成の詳細を説明する。図２５は、本実施形態に係る画素１０の詳細構成の一例を表す平面模式図である。
　上述した本開示の第７の実施形態においては、図２３に示すように、ｎ型半導体領域１０１は、略矩形状を持つが、本開示の実施形態においては、これに限定されるものではない。例えば、本実施形態においては、図２５に示すように、４×４の１６個の画素１０による画素群のうち、画素群の４隅に位置する画素１０においては、ｎ型半導体領域１０１は、アノード電極１２０と接続される高濃度ｐ型半導体領域１０４ａに近い隅が面取りされているような多角形状としてもよい。このようにすることにより、アバランシェ増倍領域を形成するｎ型半導体領域１０１と、高濃度ｐ型半導体領域１０４ａとの間の距離が、長くなることから、電界集中を緩和することができ、画素１０の耐圧が低くなることを避けることができる。
　＜９．２　変形例＞
　次に、図２６を参照して、本実施形態の変形例を説明する。図２６は、本実施形態の変形例に係る画素１０の詳細構成の一例を表す平面模式図である。例えば、本変形例においては、図２６に示すように、４×４の１６個の画素１０による画素群のうち、画素群の４隅に位置する画素１０においては、ｎ型半導体領域１０１は、その４隅のうち、アノード電極１２０と接続される高濃度ｐ型半導体領域１０４ａに近い隅が角丸形状を持つ略矩形状であってもよい。このようにすることにより、アバランシェ増倍領域を形成するｎ型半導体領域１０１と、高濃度ｐ型半導体領域１０４ａとの間の距離が、長くなることから、電界集中を緩和することができ、画素１０の耐圧が低くなることを避けることができる。さらに、本変形例においては、ｎ型半導体領域１０１において、先のとがった形状がなくなることから、先端への電界集中も緩和することができる。
　＜＜１０．　第９の実施形態＞＞
　＜１０．１　詳細構成＞
　次に、図２７及び図２８を参照して、本開示の第９の実施形態に係る画素１０の断面構成の詳細を説明する。図２７は、本実施形態に係る画素１０の詳細構成の一例を表す断面模式図であり、図２８は、本実施形態に係る画素１０の詳細構成の一例を表す平面模式図である。先に説明した第７の実施形態においては、アノード電極１２０が設けられていないホール蓄積領域１０４の、半導体基板１００の表面側の上に、分離酸化膜１１２が設けられていたが、本実施形態においては、第３の実施形態と同様に、アノード電極１２０が設けられているホール蓄積領域１０４の、半導体基板１００の表面側の上に、分離酸化膜（第２の酸化膜）１１２ａが設けられてもよい。
　詳細には、本実施形態においては、図２７及び図２８に示すように、アノード電極１２０が設けられているホール蓄積領域１０４の、半導体基板１００の表面（受光面とは反対側の面）側の上には、半導体基板１００の表面近傍に設けられた溝に埋め込まれた酸化膜（例えば、シリコン酸化膜）を有するＳＴＩ構造の分離酸化膜（第２の酸化膜）１１２ａが設けられる。当該分離酸化膜１１２ａの深さは、上述の分離酸化膜１１２と同様に、耐圧の向上の観点から、アバランシェ増倍領域を形成するｎ型半導体領域１０１の深さとほぼ同等であることが好ましく、暗電流の発生を抑制する観点から、アバランシェ増倍領域を形成するｐ型半導体領域１０２の位置よりも上側にあることが好ましい。本実施形態においては、このような分離酸化膜１１２ａを設けることにより、画素１０間におけるクロストーク（混色）の発生を抑制することができる。さらに、本実施形態においては、このような分離酸化膜１１２ａを設けることにより、ホール蓄積領域１０４に含まれるｐ型の導電性を有する不純物が、ｎ型半導体領域１０１の近傍に存在することを避けることができることから、電界集中を緩和することができ、画素１０の耐圧が低くなることを避けることができる。
　＜１０．２　変形例＞
　次に、図２９から図３１を参照して、本実施形態の変形例を説明する。図２９は、本実施形態の変形例１に係る画素１０の詳細構成の一例を表す平面模式図であり、図３０は、本実施形態の変形例２に係る画素１０の詳細構成の一例を表す平面模式図であり、図３１は、本実施形態の変形例３に係る画素１０の詳細構成の一例を表す平面模式図である。
　（変形例１）
　本変形例１においては、図２９に示すように、第１の実施形態の変形例と同様に、アノード電極１２０と接続される高濃度ｐ型半導体領域１０４ａを、４×４の１６個の画素１０による画素群の４隅にのみ設けてもよい。このようにすることで、本変形例においては、アバランシェ増倍領域を形成するｎ型半導体領域１０１と高濃度ｐ型半導体領域１０４ａとの間の距離が、長くなり、電界集中を緩和することができることから、画素１０の耐圧が低くなることをより避けることができる。
　（変形例２）
　本変形例２においては、図３０に示すように、４×４の１６個の画素１０による画素群のうち、画素群の４隅に位置する画素１０においては、ｎ型半導体領域１０１は、その４隅のうち、アノード電極１２０と接続される高濃度ｐ型半導体領域１０４ａに近い隅が角丸形状を持つ略矩形状であってもよい。このようにすることにより、アバランシェ増倍領域を形成するｎ型半導体領域１０１と、高濃度ｐ型半導体領域１０４ａとの間の距離が、長くなることから、電界集中を緩和することができ、画素１０の耐圧が低くなることを避けることができる。さらに、本変形例においては、ｎ型半導体領域１０１において、先のとがった形状がなくなることから、先端への電界集中も緩和することができる。
　（変形例３）
　本変形例３においては、図３１に示すように、４×４の１６個の画素１０による画素群のうち、画素群の４隅に位置する画素１０においては、ｎ型半導体領域１０１は、アノード電極１２０と接続される高濃度ｐ型半導体領域１０４ａに近い隅が面取りされているような多角形状としてもよい。このようにすることにより、アバランシェ増倍領域を形成するｎ型半導体領域１０１と、高濃度ｐ型半導体領域１０４ａとの間の距離が、長くなることから、電界集中を緩和することができ、画素１０の耐圧が低くなることを避けることができる。
　＜＜１１．　第１０の実施形態＞＞
　＜１１．１　詳細構成＞
　次に、図３２及び図３３を参照して、本開示の第１０の実施形態に係る画素１０の断面構成の詳細を説明する。図３２は、本実施形態に係る画素１０の詳細構成の一例を表す断面模式図であり、図３３は、本実施形態に係る画素１０の詳細構成の一例を表す平面模式図である。本実施形態においては、図３２及び図３３に示すように、半導体基板１００の裏面側で、ホール蓄積領域１０４のオーミック接触が求められる場合には、ホール蓄積領域１０４の、半導体基板１００の裏面側近傍の領域に、ｐ型の導電性を持つ不純物を高濃度に含むコンタクト部１１０ａが設けられてもよい。詳細には、本実施形態においては、図３２に示すように、分離酸化膜１１２が設けられているホール蓄積領域１０４の、裏面（受光面）の上に、コンタクト部１１０ａが設けられている。なお、コンタクト部１１０ａの深さは、特に限定されるものではないが、耐圧の観点から、半導体基板１００のより深くまで設けられていることが好ましい。
　＜１１．２　変形例＞
　次に、図３４を参照して、本実施形態の変形例を説明する。図３４は、本実施形態の変形例に係る画素１０の詳細構成の一例を表す平面模式図である。本変形例においては、図３４に示すように、分離酸化膜１１２が設けられているホール蓄積領域１０４の、裏面（受光面）の上の一部に、すなわち、画素群中の４つの画素１０に取り囲まれていた、画素分離部１１０の交点部分に沿うように、コンタクト部１１０ａが設けられていてもよい。
　＜＜１２．　第１１の実施形態＞＞
　＜１２．１　製造方法＞
　次に、図３５Ａから図３５Ｆを参照して、本実施形態に係る画素１０の製造方法を説明する。図３５Ａから図３５Ｆは、本実施形態に係る画素１０の製造方法を説明するための模式図であり、詳細には、各図面は、製造工程における各段階における、図７の画素１０の断面構成の模式図に対応する断面図である。
　例えば、図３５Ａに示すように、シリコン基板からなる半導体基板１００を準備する。次に、図３５Ｂに示すように、ｎ型半導体領域１０１、高濃度ｎ型半導体領域１０１ａ、ｐ型半導体領域１０２、ホール蓄積領域１０４、及び、高濃度ｐ型半導体領域１０４ａに対応する領域に、不純物をイオン注入する。なお、本実施形態においては、イオン注入の順序に特に限定はないが、高濃度ｎ型半導体領域１０１ａ及び高濃度ｐ型半導体領域１０４ａについては、熱拡散を抑制することから、なるべく、後の順序でイオン注入されることが好ましい。また、ホール蓄積領域１０４は、イオン注入に限定されるものではなく、固相拡散、固定電荷膜による誘起等により形成することができる。
　さらに、図３５Ｃに示すように、隣接する画素１０の間の、半導体基板１００の表面に、分離酸化膜１１２のための溝１１２ｂを形成する。そして、図３５Ｄに示すように、溝１１２ｂに、シリコン酸化膜等の酸化膜を埋め込むことにより、分離酸化膜１１２を形成する。
　次に、図３５Ｅに示すように、画素分離部１１０を形成するために、半導体基板１００を貫通する溝１１０ｂを形成する。そして、図３５Ｆに示すように、溝１１０ｂにシリコン酸化膜等の酸化膜を埋め込むことにより、画素分離部１１０を形成する。このようにして、本開示の実施形態に係る画素１０を得ることができる。
　なお、本実施形態においては、上述した順序で行われることに限定されるものではなく、高濃度ｎ型半導体領域１０１ａ及び高濃度ｐ型半導体領域１０４ａについては、熱拡散を抑制することから、以下のような順序で行われてもよい。例えば、高濃度ｎ型半導体領域１０１ａ及び高濃度ｐ型半導体領域１０４ａ以外の、ｎ型半導体領域１０１、ｐ型半導体領域１０２及びホール蓄積領域１０４に対応する領域へ、不純物を注入し、その後、分離酸化膜１１２及び画素分離部１１０を形成する。次に、高濃度ｎ型半導体領域１０１ａ及び高濃度ｐ型半導体領域１０４ａに対応する領域に、不純物をイオン注入する。
　さらに、裏面照射型の画素１０の場合には、図３５Ｅと図３５Ｆで示す工程の間に、他の半導体基板（図示省略）を半導体基板１００に張り合わせる工程が行われることとなる。
　＜１２．２　変形例＞
　次に、図３６Ａから図３５Ｃを参照して、本実施形態の変形例に係る画素１０の製造方法を説明する。図３６Ａから図３６Ｃは、本実施形態の変形例に係る画素１０の製造方法を説明するための模式図であり、詳細には、各図面は、製造工程における各段階における、図７の画素１０の断面構成の模式図に対応する断面図である。
　まずは、本変形例においては、先に説明した、図３５Ａから図３５Ｄで示す工程を順次行う。
　そして、本変形例においては、図３６Ａに示すように、画素分離部１１０を形成するために、半導体基板１００を裏面からその途中までを貫通し、且つ、半導体基板１００の表面を貫通していない溝１１０ｂを形成する。すなわち、本変形例においては、半導体基板１００の表面側近傍の一部を残す。
　さらに、図３６Ｂに示すように、先の工程で残しておいた半導体基板１００の表面側近傍の一部からｐ型の導電性を持つ不純物を熱拡散させることにより、コンタクト部１１０ａを形成する。なお、本変形例においては、先の工程で残しておいた半導体基板１００の表面側近傍の一部に、ｐ型の導電性を持つ不純物をイオン注入することにより、コンタクト部１１０ａを形成してもよい。
　そして、図３６Ｃに示すように、溝１１０ｂにシリコン酸化膜等の酸化膜を埋め込むことにより、画素分離部１１０を形成する。このようにして、本変形例に係る画素１０を得ることができる。
　＜＜１３．　まとめ＞＞
　以上のように、本開示の実施形態及び変形例によれば、アノード電極１２０とカソード電極１２１との間の距離、言い換えると、アバランシェ増倍領域を形成するｎ型半導体領域１０１と、高濃度ｐ型半導体領域１０４ａとの間の距離が、長くなる。その結果、本実施形態によれば、電界集中を緩和することができることから、画素１０の耐圧が低くなることを避けることができる。さらに、本実施形態によれば、画素サイズが小さくしても、ｐ型半導体領域１０２とｎ型半導体領域１０１との接合領域に形成されるアバランシェ増倍領域を大きくすることができることから、画素１０の感度をより向上させることができる。
　また、上述した本開示の実施形態においては、半導体基板１００は、必ずしもシリコン基板でなくてもよく、他の基板（例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板やＳｉＧｅ基板等）であってもよい。また、上記半導体基板１００は、このような種々の基板内に半導体構造等が形成されたものであってもよい。
　なお、上述した本開示の実施形態においては、上述した半導体基板１００及び各半導体領域等の導電型を逆にしてもよく、例えば、本実施形態は、正孔を信号電荷として用いる画素１０に適用することが可能である。すなわち、上述した本開示の実施形態においては、第１の導電型をｐ型とし、第２の導電型をｎ型とし、電子を信号電荷として用いたフォトダイオード２０を有する画素１０について説明したが、本開示の実施形態はこのような例に限定されるものではない。例えば、本開示の実施形態は、第１の導電型をｎ型とし、第２の導電型をｐ型とし、正孔を信号電荷として用いるフォトダイオード２０を有する画素１０に適用することが可能である。
　さらに、本開示の実施形態に係る画素１０は、測距システム６１１に適用される光検出装置５０１に適用されることに限定されるものではない。例えば、本開示の実施形態に係る画素１０は、可視光の入射光量の分布を検知した画像として撮像する撮像装置に適用されてもよい。また、例えば、本実施形態は、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する撮像装置や、圧力や静電容量等、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の撮像装置（物理量分布検知装置）に対して適用することができる。
　また、本開示の実施形態においては、上述の各層、各膜、各素子等を形成する方法としては、例えば、物理気相成長法（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ法）及び化学気相成長法（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）等を挙げることができる。ＰＶＤ法としては、抵抗加熱あるいは高周波加熱を用いた真空蒸着法、ＥＢ（電子ビーム）蒸着法、各種スパッタリング法（マグネトロンスパッタリング法、ＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）－ＤＣ（Ｄｉｒｅｃｔ　Ｃｕｒｒｅｎｔ）結合形バイアススパッタリング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ　Ｃｙｃｌｏｔｒｏｎ　Ｒｅｓｏｎａｎｃｅ）スパッタリング法、対向ターゲットスパッタリング法、高周波スパッタリング法等）、イオンプレーティング法、レーザーアブレーション法、分子線エピタキシー（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ：ＭＢＥ）法、レーザ転写法等を挙げることができる。また、ＣＶＤ法としては、プラズマＣＶＤ法、熱ＣＶＤ法、ＭＯ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ）－ＣＶＤ法、光ＣＶＤ法等を挙げることができる。さらに、他の方法としては、電解メッキ法や無電解メッキ法、スピンコート法；浸漬法；キャスト法；マイクロコンタクトプリント法；ドロップキャスト法；スクリーン印刷法やインクジェット印刷法、オフセット印刷法、グラビア印刷法、フレキソ印刷法といった各種印刷法；スタンプ法；スプレー法；エアドクタコーター法、ブレードコーター法、ロッドコーター法、ナイフコーター法、スクイズコーター法、リバースロールコーター法、トランスファーロールコーター法、グラビアコーター法、キスコーター法、キャストコーター法、スプレーコーター法、スリットオリフィスコーター法、カレンダーコーター法といった各種コーティング法を挙げることができる。また、各層のパターニング法としては、シャドーマスク、レーザ転写、フォトリソグラフィー等の化学的エッチング、紫外線やレーザ等による物理的エッチング等を挙げることができる。加えて、平坦化技術としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法、レーザ平坦化法、リフロー法等を挙げることができる。すなわち、本開示の実施形態に係る画素１０は、既存の半導体装置の製造工程を用いて、容易に、且つ、安価に製造することが可能である。
　また、上述した本開示の実施形態に係る製造方法における各ステップは、必ずしも記載された順序に沿って処理されなくてもよい。例えば、各ステップは、適宜順序が変更されて処理されてもよい。さらに、各ステップで用いられる方法についても、必ずしも記載された方法に沿って行われなくてもよく、他の方法によって行われてもよい。
　＜＜１４．　適用例＞＞
　なお、上述した測距システム６１１は、例えば、測距機能を備えるカメラ、測距機能を備えたスマートフォン、生産ラインに設けられる産業用カメラといった各種の電子機器に適用することができる。そこで、図３７を参照して、本技術を適用した電子機器としての、スマートフォン９００の構成例について説明する。図３７は、本開示の実施形態に係る測距システム６１１を適用した電子機器としてのスマートフォン９００の構成例を示すブロック図である。
　図３７に示すように、スマートフォン９００は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）９０１、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）９０２、及びＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）９０３を含む。また、スマートフォン９００は、ストレージ装置９０４、通信モジュール９０５、及びセンサモジュール９０７を含む。さらに、スマートフォン９００は、上述した測距システム６１１を含み、加えて、撮像装置９０９、表示装置９１０、スピーカ９１１、マイクロフォン９１２、入力装置９１３、及びバス９１４を含む。また、スマートフォン９００は、ＣＰＵ９０１に代えて、又はこれとともに、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）等の処理回路を有してもよい。
　ＣＰＵ９０１は、演算処理装置及び制御装置として機能し、ＲＯＭ９０２、ＲＡＭ９０３、又はストレージ装置９０４等に記録された各種プログラムに従って、スマートフォン９００内の動作全般又はその一部を制御する。ＲＯＭ９０２は、ＣＰＵ９０１が使用するプログラムや演算パラメータなどを記憶する。ＲＡＭ９０３は、ＣＰＵ９０１の実行において使用するプログラムや、その実行において適宜変化するパラメータ等を一次記憶する。ＣＰＵ９０１、ＲＯＭ９０２、及びＲＡＭ９０３は、バス９１４により相互に接続されている。また、ストレージ装置９０４は、スマートフォン９００の記憶部の一例として構成されたデータ格納用の装置である。ストレージ装置９０４は、例えば、ＨＤＤ（Ｈａｒｄ　Ｄｉｓｋ　Ｄｒｉｖｅ）等の磁気記憶デバイス、半導体記憶デバイス、光記憶デバイス等により構成される。このストレージ装置９０４は、ＣＰＵ９０１が実行するプログラムや各種データ、及び外部から取得した各種のデータ等を格納する。
　通信モジュール９０５は、例えば、通信ネットワーク９０６に接続するための通信デバイスなどで構成された通信インタフェースである。通信モジュール９０５は、例えば、有線又は無線ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＷＵＳＢ（Ｗｉｒｅｌｅｓｓ　ＵＳＢ）用の通信カード等であり得る。また、通信モジュール９０５は、光通信用のルータ、ＡＤＳＬ（Ａｓｙｍｍｅｔｒｉｃ　Ｄｉｇｉｔａｌ　Ｓｕｂｓｃｒｉｂｅｒ　Ｌｉｎｅ）用のルータ、又は、各種通信用のモデム等であってもよい。通信モジュール９０５は、例えば、インターネットや他の通信機器との間で、ＴＣＰ／ＩＰなどの所定のプロトコルを用いて信号等を送受信する。また、通信モジュール９０５に接続される通信ネットワーク９０６は、有線又は無線によって接続されたネットワークであり、例えば、インターネット、家庭内ＬＡＮ、赤外線通信又は衛星通信等である。
　センサモジュール９０７は、例えば、モーションセンサ（例えば、加速度センサ、ジャイロセンサ、地磁気センサ等）、生体情報センサ（例えば、脈拍センサ、血圧センサ、指紋センサ等）、又は位置センサ（例えば、ＧＮＳＳ（Ｇｌｏｂａｌ　Ｎａｖｉｇａｔｉｏｎ　Ｓａｔｅｌｌｉｔｅ　Ｓｙｓｔｅｍ）受信機等）等の各種のセンサを含む。
　測距システム６１１は、スマートフォン９００の表面に設けられ、例えば、当該表面と向かい合う、被写体６１２、６１３の距離や３次元形状を測距結果として取得することができる。
　撮像装置９０９は、スマートフォン９００の表面に設けられ、スマートフォン９００の周囲に位置する対象物８００等を撮像することができる。詳細には、撮像装置９０９は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＯＳ）イメージセンサ等の撮像素子（図示省略）と、撮像素子で光電変換された信号に対して撮像信号処理を施す信号処理回路（図示省略）とを含んで構成することができる。さらに、撮像装置９０９は、撮像レンズ、絞り機構、ズームレンズ、及びフォーカスレンズ等により構成される光学系機構（図示省略）及び、上記光学系機構の動作を制御する駆動系機構（図示省略）をさらに有することができる。そして、上記撮像素子は、対象物８００からの入射光を光学像として集光し、上記信号処理回路は、結像された光学像を画素単位で光電変換し、各画素の信号を撮像信号として読み出し、画像処理することにより撮像画像を取得することができる。
　表示装置９１０は、スマートフォン９００の表面に設けられ、例えば、ＬＣＤ（Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ　Ｄｉｓｐｌａｙ）、有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイ等の表示装置であることができる。表示装置９１０は、操作画面や、上述した撮像装置９０９が取得した撮像画像などを表示することができる。
　スピーカ９１１は、例えば、通話音声や、上述した表示装置９１０が表示する営巣コンテンツに付随する音声等を、ユーザに向けて出力することができる。
　マイクロフォン９１２は、例えば、ユーザの通話音声、スマートフォン９００の機能を起動するコマンドを含む音声や、スマートフォン９００の周囲環境の音声を集音することができる。
　入力装置９１３は、例えば、ボタン、キーボード、タッチパネル、マウス等、ユーザによって操作される装置である。入力装置９１３は、ユーザが入力した情報に基づいて入力信号を生成してＣＰＵ９０１に出力する入力制御回路を含む。ユーザは、この入力装置９１３を操作することによって、スマートフォン９００に対して各種のデータを入力したり処理動作を指示したりすることができる。
　以上、スマートフォン９００の構成例を示した。上記の各構成要素は、汎用的な部材を用いて構成されていてもよいし、各構成要素の機能に特化したハードウェアにより構成されていてもよい。かかる構成は、実施する時々の技術レベルに応じて適宜変更され得る。
　＜＜１５．　補足＞＞
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、本技術は以下のような構成も取ることができる。
（１）
　半導体基板内に設けられ、画素分離壁に取り囲まれた受光素子であって、
　前記半導体基板内に設けられ、前記半導体基板の受光面から入射した光により電荷を発生する光電変換部と、
　前記光電変換部に対して、前記受光面とは反対側に設けられ、前記光電変換部からの電荷を増幅する増倍領域と、
　前記増倍領域の、前記受光面とは反対側の面の上に設けられたカソード部と、
　前記受光面及び前記画素分離壁の内側面を覆うように設けられたホール蓄積領域と、
　前記画素分離壁の内側面を覆う前記ホール蓄積領域の、前記受光面とは反対側の面の一部の上に設けられたアノード部と、
　を備え、
　前記半導体基板を前記受光面とは反対側の面の上方から見た場合、
　前記増倍領域は、当該増倍領域の中心点が、前記受光素子の中心点に比べて前記アノード部から遠くなるように、設けられる、
　受光素子。
（２）
　前記ホール蓄積領域の、前記受光面とは反対側の面のうち、前記アノード部が設けられていない部分の上に位置する酸化膜をさらに備える、上記（１）に記載の受光素子。
（３）
　半導体基板内にマトリックス状の並ぶ複数の画素からなる画素群と、
　前記各画素を取り囲み、前記各画素を互いに分離する画素分離壁と、
　を備え、
　前記各画素は、
　前記半導体基板内に設けられ、前記半導体基板の受光面から入射した光により電荷を発生する光電変換部と、
　前記光電変換部に対して、前記受光面とは反対側に設けられ、前記光電変換部からの電荷を増幅する増倍領域と、
　前記増倍領域の、前記受光面とは反対側の面の上に設けられたカソード部と、
　前記受光面及び前記画素分離壁の内側面を覆うように設けられたホール蓄積領域と、
　前記画素群を取り囲む前記画素分離壁の内側面を覆う前記ホール蓄積領域の、前記受光面とは反対側の面の一部の上に設けられたアノード部と、
　を有し、
　前記半導体基板を前記受光面とは反対側の面の上方から見た場合、
　前記画素群に含まれる前記複数の画素の少なくとも１つの前記画素においては、
　前記増倍領域は、当該増倍領域の中心点が、対応する前記画素の中心点に比べて前記画素群の中心点に近くなるように、設けられる、
　光検出装置。
（４）
　前記ホール蓄積領域の、前記受光面とは反対側の面のうち、前記アノード部が設けられていない部分の上に位置する第１の酸化膜をさらに備える、上記（３）に記載の光検出装置。
（５）
　前記アノード部は、前記画素群を取り囲む前記画素分離壁の４隅の１つを覆う前記ホール蓄積領域の、前記受光面とは反対側の面の上に設けられる、上記（３）に記載の光検出装置。
（６）
　前記アノード部の、前記ホール蓄積領域の反対側の面の上に設けられた第２の酸化膜をさらに備える、上記（４）に記載の光検出装置。
（７）
　前記増倍領域は、
　前記光電変換部の上に設けられ、第１の導電型を持つ第１の半導体領域と、
　前記第１の半導体領域の上に設けられ、前記第１の導電型とは反対の導電型である第２の導電型を持つ第２の半導体領域と、
　を有する、上記（６）に記載の光検出装置。
（８）
　前記画素群内の前記各画素の前記第２の半導体領域は、互いに前記第１の酸化膜により分離されている、上記（７）に記載の光検出装置。
（９）
　前記半導体基板を前記受光面とは反対側の面の上方から見た場合、
　前記第２の半導体領域は、前記第１の半導体領域に比べて広い上記（７）に記載の光検出装置。
（１０）
　前記半導体基板を前記受光面とは反対側の面の上方から見た場合、
　前記第１の半導体領域は、前記第２の半導体領域に比べて広い、上記（７）に記載の光検出装置。
（１１）
　前記各画素は、前記カソード部の上方に設けられた、光反射材料からなる配線をさらに有する、上記（３）～（１０）のいずれか１つに記載の光検出装置。
（１２）
　前記各画素の前記配線は、互いに電気的に接続される、上記（１１）に記載の光検出装置。
（１３）
　前記半導体基板を前記受光面とは反対側の面の上方から見た場合、
　前記第２の半導体領域は、略矩形状である、
　上記（７）～（１０）のいずれか１つに記載の光検出装置。
（１４）
　前記半導体基板を前記受光面とは反対側の面の上方から見た場合、
　前記画素群に含まれる前記複数の画素の少なくとも１つの前記画素においては、
　前記第２の半導体領域は、４隅のうちの１つが角丸形状である、
　上記（１３）に記載の光検出装置。
（１５）
　前記半導体基板を前記受光面とは反対側の面の上方から見た場合、
　前記画素群に含まれる前記複数の画素の少なくとも１つの前記画素においては、
　前記第２の半導体領域は、４隅のうちの１つが面取りされている、
　上記（１３）に記載の光検出装置。
（１６）
　前記半導体基板を前記受光面とは反対側の面の上方から見た場合、
　前記第２の半導体領域は、略扇形である、
　上記（７）～（１０）のいずれか１つに記載の光検出装置。
（１７）
　前記第１の酸化膜が設けられている前記ホール蓄積領域の、前記受光面の少なくとも一部の上に位置するコンタクト部をさらに備える、上記（４）に記載の光検出装置。
（１８）
　照射光を照射する照明装置と、
　前記照射光が被写体により反射された反射光を受光する光検出装置と
　を備え、
　前記光検出装置は、
　半導体基板内にマトリックス状の並ぶ複数の画素からなる画素群と、
　前記各画素を取り囲み、前記各画素を互いに分離する画素分離壁と、
　を有し、
　前記各画素は、
　前記半導体基板内に設けられ、前記半導体基板の受光面から入射した光により電荷を発生する光電変換部と、
　前記光電変換部に対して、前記受光面とは反対側に設けられ、前記光電変換部からの電荷を増幅する増倍領域と、
　前記増倍領域の、前記受光面とは反対側の面の上に設けられたカソード部と、
　前記受光面及び前記画素分離壁の内側面を覆うように設けられたホール蓄積領域と、
　前記画素群を取り囲む前記画素分離壁の内側面を覆う前記ホール蓄積領域の、前記受光面とは反対側の面の一部の上に設けられたアノード部と、
　を有し、
　前記半導体基板を前記受光面とは反対側の面の上方から見た場合、
　前記画素群に含まれる前記複数の画素の少なくとも１つの前記画素においては、
　前記増倍領域は、当該増倍領域の中心点が、対応する前記画素の中心点に比べて前記画素群の中心点に近くなるように、設けられる、
　測距システム。
　　１０　　画素
　　２０　　フォトダイオード
　　２２　　定電流源
　　２４　　インバータ
　　２６　　トランジスタ
　　１００　　半導体基板
　　１００ａ　　ｎウェル領域
　　１０１　　ｎ型半導体領域
　　１０１ａ　　高濃度ｎ型半導体領域
　　１０２　　ｐ型半導体領域
　　１０４　　ホール蓄積領域
　　１０４ａ　　高濃度ｐ型半導体領域
　　１１０　　画素分離部
　　１１０ａ　　コンタクト部
　　１１０ｂ、１１２ｂ　　溝
　　１１２、１１２ａ　　分離酸化膜
　　１２０　　アノード電極
　　１２１　　カソード電極
　　１３０　　配線
　　５０１　　光検出装置
　　５１１　　画素駆動部
　　５１２　　画素アレイ部
　　５１３　　ＭＵＸ
　　５１４　　時間計測部
　　５１５　　入出力部
　　５２２　　画素駆動線
　　６１１　　測距システム
　　６１２、６１３　　被写体
　　６２１　　照明装置
　　６２２　　撮像装置
　　６３１　　照明制御部
　　６３２　　光源
　　６４１　　撮像部
　　６４２　　制御部
　　６４３　　表示部
　　６４４　　記憶部
　　６５１　　レンズ
　　６５３　　信号処理回路

Claims (18)

  1. 　半導体基板内に設けられ、画素分離壁に取り囲まれた受光素子であって、
    　前記半導体基板内に設けられ、前記半導体基板の受光面から入射した光により電荷を発生する光電変換部と、
    　前記光電変換部に対して、前記受光面とは反対側に設けられ、前記光電変換部からの電荷を増幅する増倍領域と、
    　前記増倍領域の、前記受光面とは反対側の面の上に設けられたカソード部と、
    　前記受光面及び前記画素分離壁の内側面を覆うように設けられたホール蓄積領域と、
    　前記画素分離壁の内側面を覆う前記ホール蓄積領域の、前記受光面とは反対側の面の一部の上に設けられたアノード部と、
    　を備え、
    　前記半導体基板を前記受光面とは反対側の面の上方から見た場合、
    　前記増倍領域は、当該増倍領域の中心点が、前記受光素子の中心点に比べて前記アノード部から遠くなるように、設けられる、
    　受光素子。
  2. 　前記ホール蓄積領域の、前記受光面とは反対側の面のうち、前記アノード部が設けられていない部分の上に位置する酸化膜をさらに備える、請求項１に記載の受光素子。
  3. 　半導体基板内にマトリックス状の並ぶ複数の画素からなる画素群と、
    　前記各画素を取り囲み、前記各画素を互いに分離する画素分離壁と、
    　を備え、
    　前記各画素は、
    　前記半導体基板内に設けられ、前記半導体基板の受光面から入射した光により電荷を発生する光電変換部と、
    　前記光電変換部に対して、前記受光面とは反対側に設けられ、前記光電変換部からの電荷を増幅する増倍領域と、
    　前記増倍領域の、前記受光面とは反対側の面の上に設けられたカソード部と、
    　前記受光面及び前記画素分離壁の内側面を覆うように設けられたホール蓄積領域と、
    　前記画素群を取り囲む前記画素分離壁の内側面を覆う前記ホール蓄積領域の、前記受光面とは反対側の面の一部の上に設けられたアノード部と、
    　を有し、
    　前記半導体基板を前記受光面とは反対側の面の上方から見た場合、
    　前記画素群に含まれる前記複数の画素の少なくとも１つの前記画素においては、
    　前記増倍領域は、当該増倍領域の中心点が、対応する前記画素の中心点に比べて前記画素群の中心点に近くなるように、設けられる、
    　光検出装置。
  4. 　前記ホール蓄積領域の、前記受光面とは反対側の面のうち、前記アノード部が設けられていない部分の上に位置する第１の酸化膜をさらに備える、請求項３に記載の光検出装置。
  5. 　前記アノード部は、前記画素群を取り囲む前記画素分離壁の４隅の１つを覆う前記ホール蓄積領域の、前記受光面とは反対側の面の上に設けられる、請求項３に記載の光検出装置。
  6. 　前記アノード部の、前記ホール蓄積領域の反対側の面の上に設けられた第２の酸化膜をさらに備える、請求項４に記載の光検出装置。
  7. 　前記増倍領域は、
    　前記光電変換部の上に設けられ、第１の導電型を持つ第１の半導体領域と、
    　前記第１の半導体領域の上に設けられ、前記第１の導電型とは反対の導電型である第２の導電型を持つ第２の半導体領域と、
    　を有する、請求項６に記載の光検出装置。
  8. 　前記画素群内の前記各画素の前記第２の半導体領域は、互いに前記第１の酸化膜により分離されている、請求項７に記載の光検出装置。
  9. 　前記半導体基板を前記受光面とは反対側の面の上方から見た場合、
    　前記第２の半導体領域は、前記第１の半導体領域に比べて広い、請求項７に記載の光検出装置。
  10. 　前記半導体基板を前記受光面とは反対側の面の上方から見た場合、
    　前記第１の半導体領域は、前記第２の半導体領域に比べて広い、請求項７に記載の光検出装置。
  11. 　前記各画素は、前記カソード部の上方に設けられた、光反射材料からなる配線をさらに有する、請求項３に記載の光検出装置。
  12. 　前記各画素の前記配線は、互いに電気的に接続される、請求項１１に記載の光検出装置。
  13. 　前記半導体基板を前記受光面とは反対側の面の上方から見た場合、
    　前記第２の半導体領域は、略矩形状である、
    　請求項７に記載の光検出装置。
  14. 　前記半導体基板を前記受光面とは反対側の面の上方から見た場合、
    　前記画素群に含まれる前記複数の画素の少なくとも１つの前記画素においては、
    　前記第２の半導体領域は、４隅のうちの１つが角丸形状である、
    　請求項１３に記載の光検出装置。
  15. 　前記半導体基板を前記受光面とは反対側の面の上方から見た場合、
    　前記画素群に含まれる前記複数の画素の少なくとも１つの前記画素においては、
    　前記第２の半導体領域は、４隅のうちの１つが面取りされている、
    　請求項１３に記載の光検出装置。
  16. 　前記半導体基板を前記受光面とは反対側の面の上方から見た場合、
    　前記第２の半導体領域は、略扇形である、
    　請求項７に記載の光検出装置。
  17. 　前記第１の酸化膜が設けられている前記ホール蓄積領域の、前記受光面の少なくとも一部の上に位置するコンタクト部をさらに備える、請求項４に記載の光検出装置。
  18. 　照射光を照射する照明装置と、
    　前記照射光が被写体により反射された反射光を受光する光検出装置と
    　を備え、
    　前記光検出装置は、
    　半導体基板内にマトリックス状の並ぶ複数の画素からなる画素群と、
    　前記各画素を取り囲み、前記各画素を互いに分離する画素分離壁と、
    　を有し、
    　前記各画素は、
    　前記半導体基板内に設けられ、前記半導体基板の受光面から入射した光により電荷を発生する光電変換部と、
    　前記光電変換部に対して、前記受光面とは反対側に設けられ、前記光電変換部からの電荷を増幅する増倍領域と、
    　前記増倍領域の、前記受光面とは反対側の面の上に設けられたカソード部と、
    　前記受光面及び前記画素分離壁の内側面を覆うように設けられたホール蓄積領域と、
    　前記画素群を取り囲む前記画素分離壁の内側面を覆う前記ホール蓄積領域の、前記受光面とは反対側の面の一部の上に設けられたアノード部と、
    　を有し、
    　前記半導体基板を前記受光面とは反対側の面の上方から見た場合、
    　前記画素群に含まれる前記複数の画素の少なくとも１つの前記画素においては、
    　前記増倍領域は、当該増倍領域の中心点が、対応する前記画素の中心点に比べて前記画素群の中心点に近くなるように、設けられる、
    　測距システム。
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