JP7242527B2 - 光検出素子およびその製造方法 - Google Patents

光検出素子およびその製造方法 Download PDF

Info

Publication number
JP7242527B2
JP7242527B2 JP2019527577A JP2019527577A JP7242527B2 JP 7242527 B2 JP7242527 B2 JP 7242527B2 JP 2019527577 A JP2019527577 A JP 2019527577A JP 2019527577 A JP2019527577 A JP 2019527577A JP 7242527 B2 JP7242527 B2 JP 7242527B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
type
conductivity type
substrate
view
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019527577A
Other languages
English (en)
Other versions
JPWO2019098035A1 (ja
Inventor
悠介 大竹
壽史 若野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of JPWO2019098035A1 publication Critical patent/JPWO2019098035A1/ja
Application granted granted Critical
Publication of JP7242527B2 publication Critical patent/JP7242527B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14623—Optical shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Light Receiving Elements (AREA)
  • Manufacturing & Machinery (AREA)

Description

本技術は、光検出素子およびその製造方法に関し、特に、画素サイズを小さくすることができるようにした光検出素子およびその製造方法に関する。
PN接合に逆バイアス電圧を印加したときに生じる電子雪崩を利用した高速かつ高感度のフォトダイオードであるアバランシェフォトダイオード（以下、APDと称する。）は、一般に、高電界領域が平面方向に形成され、高電界領域の横方向にガードリングが設けられる（例えば、特許文献１、２参照）。
特開２０１５－４１７４６号公報 特開２０１３－４８２７８号公報
しかしながら、平面方向に高電界領域を形成した構造では、画素サイズを小さくすることに限界がある。
本技術は、このような状況に鑑みてなされたものであり、画素サイズを小さくすることができるようにするものである。
本技術の第１の側面の光検出素子は、マトリクス状に配置された複数の画素を備え、前記画素は、画素境界近傍の外周部に形成された第１導電型の第１半導体層と、平面視において前記第１半導体層の内側に前記第１半導体層と接触して形成された、前記第１導電型と反対の第２導電型の第２半導体層と、平面視において前記第２半導体層の内側に前記第２半導体層と接触して形成された、前記第２半導体層よりも不純物濃度が低い前記第２導電型の第３半導体層とを備え、逆バイアス電圧が印加されたときに前記第１半導体層と前記第２半導体層とで形成される高電界領域が、断面視で基板の深さ方向に縦長に形成されるように構成された光検出素子である。
本技術の第１の側面においては、マトリクス状に配置された複数の画素が設けられ、前記画素には、画素境界近傍の外周部に形成された第１導電型の第１半導体層と、平面視において前記第１半導体層の内側に前記第１半導体層と接触して形成された、前記第１導電型と反対の第２導電型の第２半導体層と、平面視において前記第２半導体層の内側に前記第２半導体層と接触して形成された、前記第２半導体層よりも不純物濃度が低い前記第２導電型の第３半導体層とが設けられ、逆バイアス電圧が印加されたときに前記第１半導体層と前記第２半導体層とで形成される高電界領域が、断面視で基板の深さ方向に縦長に形成されるように構成される。
本技術の第２の側面の光検出素子は、マトリクス状に配置された複数の画素を備え、前記画素は、画素境界近傍の外周部に形成された第１導電型の第１半導体層と、平面視において前記第１半導体層の内側に形成された、前記第１導電型と反対の第２導電型の第２半導体層とを備え、前記第２半導体層は、基板の表面に向かって不純物濃度が濃くなる電位勾配を有し、逆バイアス電圧が印加されたときに前記第１半導体層と前記第２半導体層とで形成される高電界領域が、断面視で前記基板の深さ方向に縦長に形成されるように構成された光検出素子である。
本技術の第２の側面においては、マトリクス状に配置された複数の画素が設けられ、前記画素には、画素境界近傍の外周部に形成された第１導電型の第１半導体層と、平面視において前記第１半導体層の内側に前記第１半導体層と接触して形成された、前記第１導電型と反対の第２導電型の第２半導体層とが設けられ、前記第２半導体層には、基板の表面に向かって不純物濃度が濃くなる電位勾配が形成され、逆バイアス電圧が印加されたときに前記第１半導体層と前記第２半導体層とで形成される高電界領域が、断面視で前記基板の深さ方向に縦長に形成されるように構成される。
本技術の第３の側面の光検出素子の製造方法は、マトリクス状に配置される画素の境界近傍の外周部に、第１導電型の第１半導体層を形成し、平面視において前記第１半導体層の内側に、前記第１導電型と反対の第２導電型の第２半導体層を形成し、前記第２導電型のイオンを含んだ第１酸化膜を埋め込み、熱拡散によって前記第２半導体層を形成した後、前記第１酸化膜を除去して、その除去された部分に、前記第１導電型のイオンを含んだ第２酸化膜を埋め込み、熱拡散によって前記第１半導体層を形成することによって、前記外周部の前記第１半導体層と、その内側の前記第２半導体層とが形成され、逆バイアス電圧が印加されたときに前記第１半導体層と前記第２半導体層とで形成される高電界領域が、基板の深さ方向に形成されるように構成される。
本技術の第３の側面においては、マトリクス状に配置される画素の境界近傍の外周部に、第１導電型の第１半導体層が形成され、平面視において前記第１半導体層の内側に、前記第１導電型と反対の第２導電型の第２半導体層が形成され、前記第２導電型のイオンを含んだ第１酸化膜を埋め込み、熱拡散によって前記第２半導体層を形成した後、前記第１酸化膜を除去して、その除去された部分に、前記第１導電型のイオンを含んだ第２酸化膜を埋め込み、熱拡散によって前記第１半導体層を形成することによって、前記外周部の前記第１半導体層と、その内側の前記第２半導体層とが形成され、逆バイアス電圧が印加されたときに前記第１半導体層と前記第２半導体層とで形成される高電界領域が、基板の深さ方向に形成されるように構成される。
本技術の第４の側面の光検出素子の製造方法は、マトリクス状に配置される画素の境界近傍の外周部に、第１導電型の第１半導体層を形成し、平面視において前記第１半導体層の内側に、前記第１導電型と反対の第２導電型の第２半導体層を形成し、前記第１導電型のイオンを含んだ第１酸化膜を埋め込み、前記第２導電型のイオンを含んだ第２酸化膜を前記第１酸化膜とは別の領域に埋め込み、熱拡散によって前記第１半導体層と前記第２半導体層を形成することによって、前記外周部の前記第１半導体層と、その内側の前記第２半導体層とが形成され、逆バイアス電圧が印加されたときに前記第１半導体層と前記第２半導体層とで形成される高電界領域が、基板の深さ方向に形成されるように構成される。
本技術の第４の側面においては、マトリクス状に配置される画素の境界近傍の外周部に、第１導電型の第１半導体層が形成され、平面視において前記第１半導体層の内側に、前記第１導電型と反対の第２導電型の第２半導体層が形成され、前記第１導電型のイオンを含んだ第１酸化膜を埋め込み、前記第２導電型のイオンを含んだ第２酸化膜を前記第１酸化膜とは別の領域に埋め込み、熱拡散によって前記第１半導体層と前記第２半導体層を形成することによって、前記外周部の前記第１半導体層と、その内側の前記第２半導体層とが形成され、逆バイアス電圧が印加されたときに前記第１半導体層と前記第２半導体層とで形成される高電界領域が、基板の深さ方向に形成されるように構成される。
本技術の第５の側面の光検出素子の製造方法は、マトリクス状に配置される画素の境界近傍の外周部に、第１導電型の第１半導体層を形成し、平面視において前記第１半導体層の内側に、前記第１導電型と反対の第２導電型の第２半導体層を形成し、基板の前記画素の境界に、前記基板の所定の深さまで掘り込んだトレンチを形成し、前記トレンチの側面から前記第１導電型のイオン注入と前記第２導電型のイオン注入を行うことで、前記外周部の前記第１半導体層と、その内側の前記第２半導体層とが形成され、逆バイアス電圧が印加されたときに前記第１半導体層と前記第２半導体層とで形成される高電界領域が、前記基板の深さ方向に形成されるように構成される。
本技術の第５の側面においては、マトリクス状に配置される画素の境界近傍の外周部に、第１導電型の第１半導体層が形成され、平面視において前記第１半導体層の内側に、前記第１導電型と反対の第２導電型の第２半導体層が形成され、基板の前記画素の境界に、前記基板の所定の深さまで掘り込んだトレンチを形成し、前記トレンチの側面から前記第１導電型のイオン注入と前記第２導電型のイオン注入を行うことで、前記外周部の前記第１半導体層と、その内側の前記第２半導体層とが形成され、逆バイアス電圧が印加されたときに前記第１半導体層と前記第２半導体層とで形成される高電界領域が、前記基板の深さ方向に形成されるように構成される。
光検出素子は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
本技術の第１ないし第５の側面によれば、画素サイズを小さくすることができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用した光検出素子としてのフォトダイオードアレイの第１実施の形態の構成例を示す図である。 第１実施の形態において裏面照射型の場合の断面図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第２実施の形態の構成例を示す図である。 第２実施の形態においてテーパ形状の分離部を有する場合の断面図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第３実施の形態の構成例を示す図である。 第３実施の形態においてテーパ形状の分離部を有する場合の断面図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第４実施の形態の構成例を示す図である。 図３のフォトダイオードアレイに第４実施の形態の特徴的構成を追加した構成例を示す断面図である。 図４のフォトダイオードアレイに第４実施の形態の特徴的構成を追加した構成例を示す断面図である。 図５のフォトダイオードアレイに第４実施の形態の特徴的構成を追加した構成例を示す断面図である。 図６のフォトダイオードアレイに第４実施の形態の特徴的構成を追加した構成例を示す断面図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第５実施の形態の構成例を示す図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第６実施の形態の構成例を示す図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第７実施の形態の構成例を示す図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第８実施の形態の構成例を示す図である。 図３のフォトダイオードアレイに第８実施の形態の特徴的構成を追加した構成例を示す断面図である。 図５のフォトダイオードアレイに第８実施の形態の特徴的構成を追加した構成例を示す断面図である。 図９のフォトダイオードアレイに第８実施の形態の特徴的構成を追加した構成例を示す断面図である。 図１１のフォトダイオードアレイに第８実施の形態の特徴的構成を追加した構成例を示す断面図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第９実施の形態の構成例を示す図である。 図１６のフォトダイオードアレイに第９実施の形態の特徴的構成を追加した構成例を示す断面図である。 図１７のフォトダイオードアレイに第９実施の形態の特徴的構成を追加した構成例を示す断面図である。 図１８のフォトダイオードアレイに第９実施の形態の特徴的構成を追加した構成例を示す断面図である。 図１９のフォトダイオードアレイに第９実施の形態の特徴的構成を追加した構成例を示す断面図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第１０実施の形態の構成例を示す図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第１１実施の形態の構成例を示す図である。 図２１のフォトダイオードアレイに第１１実施の形態の特徴的構成を追加した構成例を示す断面図である。 図２２のフォトダイオードアレイに第１１実施の形態の特徴的構成を追加した構成例を示す断面図である。 図２３のフォトダイオードアレイに第１１実施の形態の特徴的構成を追加した構成例を示す断面図である。 図２４のフォトダイオードアレイに第１１実施の形態の特徴的構成を追加した構成例を示す断面図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第１２実施の形態の構成例を示す図である。 第１２実施の形態において裏面照射型の場合の断面図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第１３実施の形態の構成例を示す図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第１４実施の形態の構成例を示す図である。 第１４実施の形態のその他の構成例を示す図である。 第１４実施の形態のその他の構成例を示す図である。 第１４実施の形態のその他の構成例を示す図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第１５実施の形態の構成例を示す図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第１６実施の形態の構成例を示す図である。 読み出し回路領域が複数画素で共有される場合の構成例を示す図である。 第１の製造方法を説明する図である。 第２の製造方法を説明する図である。 第３の製造方法を説明する図である。 第４の製造方法を説明する図である。 第５の製造方法を説明する図である。 第６の製造方法を説明する図である。 第７の製造方法を説明する図である。 第７の製造方法を説明する図である。
以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．第１実施の形態（光検出素子の基本構成例）
２．第２実施の形態（分離部を備える構成例）
３．第３実施の形態（分離部を備える裏面照射型の構成例）
４．第４実施の形態（内側に低濃度N型半導体層を備える構成例）
５．第５実施の形態（基板表面にSTIを備える構成例）
６．第６実施の形態（アノードおよびカソードを対角に離した構成例）
７．第７実施の形態（STIとアノードおよびカソードを対角に配置した構成例）
８．第８実施の形態（隣接縦方向に低濃度N型半導体層を備える構成例）
９．第９実施の形態（隣接縦方向に低濃度P型半導体層を備える構成例）
１０．第１０実施の形態（N型半導体層が電位勾配を有する構成例）
１１．第１１実施の形態（深さ方向の一部に高電界領域を備える構成例）
１２．第１２実施の形態（画素毎にOCLを備える構成例）
１３．第１３実施の形態（１画素に複数のOCLを備える構成例）
１４．第１４実施の形態（複数画素に１個のOCLを備える構成例）
１５．第１５実施の形態（隣接画素の信号を共有する構成例）
１６．第１６実施の形態（信号をゲート制御する構成例）
１７．第１の製造方法（イオン注入で形成する製造方法）
１８．第２の製造方法（イオン注入と固相拡散で形成する製造方法）
１９．第３の製造方法（高濃度基板と固相拡散で形成する製造方法）
２０．第４の製造方法（２回の固相拡散で形成する製造方法）
２１．第５の製造方法（１回の固相拡散で形成する製造方法）
２２．第６の製造方法（表面からトレンチ形成し、イオン注入する製造方法）
２３．第７の製造方法（裏面からトレンチ形成し、イオン注入する製造方法）
２４．まとめ
＜１．第１実施の形態＞
図１は、本技術を適用した光検出素子としてのフォトダイオードアレイの第１実施の形態の構成例を示している。
図１のAは、フォトダイオードアレイ１の半導体基板（半導体層）の平面図であり、図１のBは、フォトダイオードアレイ１の半導体基板の断面図である。図１のAは、半導体基板の表面側に相当する図１のBの断面図における下面の平面図であり、図１のBは、図１のAのX-X線における断面図である。
図１のフォトダイオードアレイ１は、画素１０が３ｘ３のマトリクス状に配置されて構成され、各画素１０には、アバランシェフォトダイオード（以下、APDと称する。）が形成されている。図１のAにおいて破線は、各画素１０の境界を示している。
なお、図１のフォトダイオードアレイ１は、３ｘ３の９個の画素で構成されているが、行方向および列方向の配列数並びに画素の総数は、これに限定されず任意である。
フォトダイオードアレイ１の各画素１０は、第１導電型の第１半導体層２１と、第２導電型の第２半導体層２２を備える。
より具体的には、図１のBに示されるように、各画素１０において、画素境界を含む境界近傍の外周部に、第１導電型の第１半導体層２１が形成され、第１導電型の第１半導体層２１の内側に、第１導電型と反対の導電型である第２導電型の第２半導体層２２が形成されている。
第１導電型としては、P型およびN型のどちらも取ることができ、例えば、第１導電型をP型とすると、第２導電型はN型となり、第１導電型をN型とすると、第２導電型はP型となる。
以下では、第１導電型をP型とし、第２導電型をN型とした場合について説明し、理解を容易にするため、第１半導体層２１をP＋型第１半導体層２１、第２半導体層２２をN＋型第２半導体層２２、のように、導電型と不純物濃度を付加して記述する。後述するその他の半導体層についても同様とする。
なお、不純物濃度については、P型の場合、“P++”、“P＋”、“P”、“P-”のように記述し、“P++”の不純物濃度が最も高く、“P++”、“P＋”、“P”、“P-”の順で不純物濃度が低いことを表す。N型の場合についても同様に、“N++”、“N＋”、“N”、“N-”のように記述し、“N++”の不純物濃度が最も高く、“N++”、“N＋”、“N”、“N-”の順で不純物濃度が低いことを表す。
図１のBの断面図の下面に相当する半導体基板の表面の、画素１０の中央部には、逆バイアス電圧を印加する際のカソードとなるコンタクト２３（以下、カソードコンタクト２３という。）が、高濃度のN型の拡散層（N++）で形成されている。また、基板の表面の、画素１０の境界部には、逆バイアス電圧を印加する際のアノードとなるコンタクト２４（以下、アノードコンタクト２４という。）が、高濃度のP型の拡散層（P++）で形成されている。
図１のAに示されるように、アノードコンタクト２４は、画素１０の境界部に沿って格子状に形成されており、画素単位には分離されていないのに対して、カソードコンタクト２３が、画素１０の中央部に画素単位に形成されている。光電変換された光信号は、カソードコンタクト２３から出力される。
フォトダイオードアレイ１を構成する各画素１０のアノードおよびカソードに、ブレークダウン電圧よりも高い逆バイアス電圧を印加すると、アバランシェ増倍が起こる領域である高電界領域２５が、図１のBに示されるように、半導体基板の深さ方向に形成される。N＋型第２半導体層２２は、断面視において、P＋型第１半導体層２１内に縦長に形成されているので、高電界領域２５が、長方形の長辺側に形成される。画素内に入射されたフォトンは、N＋型第２半導体層２２で光電変換されて正孔（キャリア）となり、正孔は、横方向に移動して高電界領域２５で増倍される。
高電界領域２５が、半導体基板の深さ方向に縦長に形成されるので、画素の平面サイズが小さくなった場合でも、基板深さ方向に、十分な高電界領域を確保することができる。また、高電界領域２５が縦方向に形成されることで、ガードリングを横方向に形成しなくても、エッジのブレークダウンを回避することが可能となる。したがって、図１のフォトダイオードアレイ１の構造によれば、ガードリングが不要で、十分な高電界領域を確保しつつ、画素サイズを小さくすることができる。
また、N＋型第２半導体層２２が縦長に形成されているので、フォトンの到達から増倍されるまでの距離は、長方形のN＋型第２半導体層２２の短辺に平行な方向の移動となり、短くなる。これにより、ジッター特性を改善することができる。
なお、図１のフォトダイオードアレイ１において、光が入射される面は、半導体基板の表面または裏面のどちらにすることもできるが、光の入射面を、半導体基板の裏面側とする裏面照射型の場合には、図２に示されるように、裏面界面における暗電流の発生を抑制するための固定電荷膜２８を裏面側界面に形成することが好ましい。この固定電荷膜２８は、例えば、ＨｆＯ2、Ａｌ2Ｏ3等の膜で形成することができる。
＜２．第２実施の形態＞
図３は、本技術を適用した光検出素子としてのフォトダイオードアレイの第２実施の形態の構成例を示している。
図３のAは、フォトダイオードアレイ１の半導体基板の平面図であり、図３のBは、フォトダイオードアレイ１の半導体基板の断面図である。図３の平面図および断面図における半導体基板の表裏の関係は、第１実施の形態と同様とする。
図３においては、図１に示した第１実施の形態と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略して、第２実施の形態が第１実施の形態と異なる部分について説明する。
第２実施の形態では、図１に示した第１実施の形態と比較すると、図３のAおよびBに示されるように、画素１０の境界に、シリコン酸化膜（SiO2）などの絶縁膜４１と、タングステン（Ｗ）、アルミニウム（Ａｌ）又は銅（Ｃｕ）などの金属膜４２とからなる分離部４３が新たに形成されている。分離部４３は、隣接する画素間を絶縁分離する。高電界領域２５は、分離部４３に隣接して形成される。
分離部４３を半導体基板に形成することで、絶縁膜４１と半導体基板との界面に発生する暗電流が懸念されるが、分離部４３をP＋型第１半導体層２１内に形成することで、界面に起因する暗電流を抑制することができる。また、分離部４３を画素境界に設けたことにより、クロストークの発生も抑制することができる。
したがって、画素境界に分離部４３を設けたことにより、微細画素で問題となるクロストークと界面の暗電流に起因するダークカウントレート（以下、DCRと称する。）を低減することができる。
分離部４３は、金属膜４２を省略して、絶縁膜４１のみで形成してもよいが、絶縁膜４１の内部に金属膜４２を設けることで、遮光性を向上させることができる。また、金属膜４２にアノードと同電位の電圧を印加すると、P＋型第１半導体層２１との界面で発生する暗電流をさらに抑制することができる。
なお、図３のフォトダイオードアレイ１においても、光が入射される面は、半導体基板の表面または裏面のどちらでもよい。裏面照射型の場合には、図２と同じように、固定電荷膜２８を半導体基板の裏面側界面に形成することが好ましい。
また、分離部４３の断面形状は、図４のように、裏面側と表面側の平面領域面積が異なるテーパ形状となっていてもよい。
図４は、絶縁膜４１および金属膜４２を埋め込むためのトレンチを、表面側から形成した場合の分離部４３の形成例を示しており、この場合、分離部４３の断面形状は、裏面側から表面側に行くほど平面領域面積が大きくなる下広がりのテーパ形状となる。反対に、図示は省略するが、絶縁膜４１および金属膜４２を埋め込むためのトレンチを、裏面側から形成した場合には、分離部４３の断面形状は、裏面側から表面側に行くほど平面領域面積が小さくなる下すぼみのテーパ形状となる。
＜３．第３実施の形態＞
図５は、本技術を適用した光検出素子としてのフォトダイオードアレイの第３実施の形態の構成例を示している。
図５のAは、フォトダイオードアレイ１の半導体基板の平面図であり、図５のBは、フォトダイオードアレイ１の半導体基板の断面図である。図５の平面図および断面図における半導体基板の表裏の関係は、第１実施の形態と同様とする。
図５においては、図３に示した第２実施の形態と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略して、第３実施の形態が第２実施の形態と異なる部分について説明する。
図５に示されるフォトダイオードアレイ１は、図３に示した第２実施の形態に係るフォトダイオードアレイ１を、裏面照射型に特化した構造であり、図３の構成に対して、固定電荷膜２９が、新たに追加されている。
固定電荷膜２９は、半導体基板の裏面側界面に形成され、裏面側界面で発生する暗電流を抑制することができる。分離部４３がある部分では、固定電荷膜２９は、P＋型第１半導体層２１と絶縁膜４１との間に形成されており、分離部４３とP＋型第１半導体層２１との界面で発生する暗電流を抑制する。
分離部４３の断面形状は、第２実施の形態と同様にテーパ形状となっていてもよい。分離部４３の断面形状をテーパ形状とする場合には、絶縁膜４１および金属膜４２を埋め込むためのトレンチを、裏面側から形成するため、図６のように、下すぼみのテーパ形状となる。
＜４．第４実施の形態＞
図７は、本技術を適用した光検出素子としてのフォトダイオードアレイの第４実施の形態の構成例を示している。
図７のAは、フォトダイオードアレイ１の半導体基板の平面図であり、図７のBは、フォトダイオードアレイ１の半導体基板の断面図である。図７のAの平面図は、図７のBのY-Y線における平面図である。
図７のBに示される断面図では、半導体基板の裏面界面に、暗電流抑制のための固定電荷膜２８が形成されており、図７は、裏面照射型の構成例を示している。
図２に示した第１実施の形態の裏面照射型の構成では、カソードコンタクト２３に接続されるN＋型第２半導体層２２が、領域内で均一かつ高濃度なN型不純物領域で形成されていた。
これに対して、図７に示される第４実施の形態では、カソードコンタクト２３に接続されるN＋型第２半導体層２２の内側に、それよりも低濃度のN型（N-）の第３半導体層６１（以下、N－型第３半導体層６１という。）が形成されている。N－型第３半導体層６１は、図７のAに示されるように、平面視において、高濃度なN＋型第２半導体層２２の内側で、画素１０の中央部に形成されている。
図７の第４実施の形態のその他の構成は、図２に示した第１実施の形態の裏面照射型の構成と同様であるので、説明を省略する。
第４実施の形態のように、平面視において画素中央部に低濃度のN－型第３半導体層６１を配置し、その外側、換言すれば、PN接合が配置される方向に、高濃度なN＋型第２半導体層２２を配置することにより、平面方向に形成される電位勾配（ポテンシャル勾配）によって、入射光の光電変換によって発生した電荷を、高濃度なN＋型第２半導体層２２に効率的に取り込むことができる。
なお、このように、カソードコンタクト２３に接続されるN型不純物領域を、高濃度なN＋型第２半導体層２２と、その内側のN－型第３半導体層６１とで構成する構造は、上述した第２および第３実施の形態にも適用することができる。
図８は、図３に示した分離部４３を有する第２実施の形態のフォトダイオードアレイ１に、第４実施の形態の特徴的構成を追加した構成例を示す断面図である。
図８では、図３に示したフォトダイオードアレイ１のN＋型第２半導体層２２の内側に、N－型第３半導体層６１が追加されている。
図９は、図４に示したテーパ形状の分離部４３を有する第２実施の形態のフォトダイオードアレイ１に、第４実施の形態の特徴的構成を追加した構成例を示す断面図である。
図９では、図３に示したフォトダイオードアレイ１のN＋型第２半導体層２２の内側に、N－型第３半導体層６１が追加されている。なお、図８および図９は、裏面照射型の例であり、裏面側界面に固定電荷膜２８も形成されている。
図１０は、図５に示した固定電荷膜２９を有する第３実施の形態のフォトダイオードアレイ１に、第４実施の形態の特徴的構成を追加した構成例を示す断面図である。
図１０では、図５に示したフォトダイオードアレイ１のN＋型第２半導体層２２の内側に、N－型第３半導体層６１が追加されている。
図１１は、図６に示したテーパ形状の分離部４３を有する第３実施の形態のフォトダイオードアレイ１に、第４実施の形態の特徴的構成を追加した構成例を示す断面図である。
図１１では、図６に示したフォトダイオードアレイ１のN＋型第２半導体層２２の内側に、N－型第３半導体層６１が追加されている。
図８乃至図１１のいずれの構成においても、平面方向に形成される電位勾配により、入射光の光電変換によって発生した電荷を、高濃度なN＋型第２半導体層２２に効率的に取り込むことができる。
なお、図８乃至図１１は、いずれも、裏面照射型の例であるが、表面照射型に適用することも勿論可能である。
＜５．第５実施の形態＞
図１２は、本技術を適用した光検出素子としてのフォトダイオードアレイの第５実施の形態の構成例を示している。
図１２のAは、フォトダイオードアレイ１の半導体基板の平面図であり、図１２のBは、フォトダイオードアレイ１の半導体基板の断面図である。図１２の平面図および断面図における半導体基板の表裏の関係は、第１実施の形態と同様とする。
図１２においては、上述した第１乃至第４実施の形態と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略して、異なる部分について説明する。
図１２のBの断面図を、図８に示した第４実施の形態の断面図と比較すると、第５実施の形態では、半導体基板の表面側に、STI(Shallow Trench Isolation)６３が新たに追加されている。STI６３は、P＋型第１半導体層２１に接続されるアノードコンタクト２４と、N＋型第２半導体層２２に接続されるカソードコンタクト２３とを電気的に分離する。また、STI６３は、高電界領域２５を形成するP＋型第１半導体層２１とN＋型第２半導体層２２の界面が、半導体基板の表面に接することを回避する。これにより、半導体基板の表面で発生する暗電流が増倍されることを抑制することができる。
なお、図１２に示した構成例では、基板表面のカソードコンタクト２３とSTI６３の間に、N＋型第２半導体層２２が配置されているが、基板表面のカソードコンタクト２３とアノードコンタクト２４の間を、すべてSTI６３で形成して、N＋型第２半導体層２２が基板表面に露出されない構成としてもよい。
＜６．第６実施の形態＞
図１３は、本技術を適用した光検出素子としてのフォトダイオードアレイの第６実施の形態の構成例を示している。
図１３のAは、フォトダイオードアレイ１の半導体基板の平面図であり、図１３のBは、フォトダイオードアレイ１の半導体基板の断面図である。図１３のAは、半導体基板の表面側に相当する図１３のBの断面図における下面の平面図であり、図１３のBは、図１３のAのZ-Z線における断面図である。
図１３においては、上述した第１乃至第５実施の形態と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略して、異なる部分について説明する。
図１３のBの断面図を、図８に示した第４実施の形態の断面図と比較すると、図８では、アノードコンタクト２４が、画素境界に形成された両側の分離部４３それぞれに隣接して形成されているのに対して、図１３では、アノードコンタクト２４が、両側の分離部４３の一方のみに隣接して形成されている。そして、カソードコンタクト２３が、画素１０の中央部ではなく、アノードコンタクト２４が形成されていない方の分離部４３側にシフトして配置されている。
図１３のAの平面図で見ると、アノードコンタクト２４は、矩形の画素１０の１つの角（図１３のAにおいて左上）の分離部４３に接して配置されており、カソードコンタクト２３は、N＋型第２半導体層２２の中央部（画素中央部）より、アノードコンタクト２４が配置されている角と対角にある角に近い位置にシフトして配置されている。
このように、第６実施の形態では、カソードコンタクト２３とアノードコンタクト２４を、矩形の画素１０の平面領域内の対角方向に配置することで、画素内の可能な範囲でカソードコンタクト２３とアノードコンタクト２４の距離を離すことができる。これにより、半導体基板の表面側において、N型とP型の高濃度層であるカソードコンタクト２３とアノードコンタクト２４が接近することによって、高電界領域２５よりも電界が高くなることを回避することができ、意図しないブレークダウンを抑制することができる。
＜７．第７実施の形態＞
図１４は、本技術を適用した光検出素子としてのフォトダイオードアレイの第７実施の形態の構成例を示している。
図１４のAは、フォトダイオードアレイ１の半導体基板の平面図であり、図１４のBは、フォトダイオードアレイ１の半導体基板の断面図である。図１４のAは、半導体基板の表面側に相当する図１４のBの断面図における下面の平面図であり、図１４のBは、図１４のAのZ-Z線における断面図である。
図１４においては、上述した第１乃至第６実施の形態と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略して、異なる部分について説明する。
図１４の第７実施の形態は、図１２の第５実施の形態と、図１３の第６実施の形態の両方の特徴的構成を備える形態である。
即ち、図１４の第７実施の形態では、図１２の第５実施の形態と同様に、STI６３が設けられている。STI６３は、半導体基板の表面側に、P＋型第１半導体層２１に接続されるアノードコンタクト２４と、N＋型第２半導体層２２に接続されるカソードコンタクト２３とを電気的に分離する。また、図１４の第７実施の形態では、図１３の第６実施の形態と同様に、カソードコンタクト２３とアノードコンタクト２４が、矩形の画素１０の平面領域内の対角方向に配置されている。
これにより、半導体基板の表面で発生する暗電流が増倍されることを抑制することができる。また、半導体基板の表面側において、カソードコンタクト２３とアノードコンタクト２４が接近することによって、高電界領域２５よりも電界が高くなることを回避することができ、意図しないブレークダウンを抑制することができる。
＜８．第８実施の形態＞
図１５は、本技術を適用した光検出素子としてのフォトダイオードアレイの第８実施の形態の構成例を示している。
図１５のAは、フォトダイオードアレイ１の半導体基板の平面図であり、図１５のBは、フォトダイオードアレイ１の半導体基板の断面図である。図１５のAは、半導体基板の表面側に相当する図１５のBの断面図における下面の平面図であり、図１５のBは、図１５のAのX-X線における断面図である。
図１５のBに示される断面図では、半導体基板の裏面側界面に、暗電流抑制のための固定電荷膜２８が形成されており、図１５は、裏面照射型の構成例を示している。
図１５に示される第８実施の形態では、図２に示した第１実施の形態の構成と比較して、N＋型第２半導体層２２と半導体基板の表面との間に、N＋型第２半導体層２２よりも不純物濃度の低いN型の第４半導体層７１（以下、N-型第４半導体層７１という。）が形成されている。また、N＋型第２半導体層２２と半導体基板の裏面との間に、N＋型第２半導体層２２よりも不純物濃度の低いN型の第５半導体層７２（以下、N-型第５半導体層７２という。）が形成されている。N-型第４半導体層７１とN-型第５半導体層７２の不純物濃度は、N＋型第２半導体層２２よりも低ければよく、同じ濃度である必要はない。
N-型第４半導体層７１は、平面方向においては、図１５のAに示されるように、N＋型第２半導体層２２とP＋型第１半導体層２１の間に、同心矩形状に形成されている。N-型第５半導体層７２は、接するN＋型第２半導体層２２と同じ平面領域に形成されている。
図１５の第８実施の形態のその他の構成は、図２に示した第１実施の形態の裏面照射型の構成と同様であるので、説明を省略する。
N＋型第２半導体層２２と半導体基板の表面との間に、N＋型第２半導体層２２よりも不純物濃度が低いN-型第４半導体層７１を形成することにより、高電界領域２５を形成するP＋型第１半導体層２１とN＋型第２半導体層２２の界面が、半導体基板の表面に接することを回避する。これにより、半導体基板の表面で発生する暗電流が増倍されることを抑制することができる。
N＋型第２半導体層２２と半導体基板の裏面との間に、N＋型第２半導体層２２よりも不純物濃度が低いN-型第５半導体層７２を形成することにより、高電界領域２５を形成するP＋型第１半導体層２１とN＋型第２半導体層２２の界面が、半導体基板の裏面に接することを回避する。これにより、半導体基板の裏面で発生する暗電流が増倍されることを抑制することができる。
なお、このように、N＋型第２半導体層２２の基板深さ方向に隣接してN-型第４半導体層７１およびN-型第５半導体層７２を配置する構造は、上述したその他の実施の形態にも適用することができる。
図１６は、図３に示した分離部４３を有する第２実施の形態のフォトダイオードアレイ１に、第８実施の形態の特徴的構成を追加した構成例を示す断面図である。
図１６では、図３に示したフォトダイオードアレイ１の高電界領域２５を形成するN＋型第２半導体層２２の基板深さ方向の長さが短くなり、N＋型第２半導体層２２の基板表面側と裏面側に隣接して、N-型第４半導体層７１およびN-型第５半導体層７２が追加されている。
図１７は、図５に示した固定電荷膜２９を有する第３実施の形態のフォトダイオードアレイ１に、第８実施の形態の特徴的構成を追加した構成例を示す断面図である。
図１７では、図５に示したフォトダイオードアレイ１の高電界領域２５を形成するN＋型第２半導体層２２の基板深さ方向の長さが短くなり、N＋型第２半導体層２２の基板表面側と裏面側に隣接して、N-型第４半導体層７１およびN-型第５半導体層７２が追加されている。
図１８は、図９に示した、テーパ形状の分離部４３と、画素中央部に低濃度のN－型第３半導体層６１を有する第４実施の形態のフォトダイオードアレイ１に、第８実施の形態の特徴的構成を追加した構成例を示す断面図である。
図１８では、図９に示したフォトダイオードアレイ１の高電界領域２５を形成するN＋型第２半導体層２２の基板深さ方向の長さが短くなり、N＋型第２半導体層２２の基板表面側と裏面側に隣接して、N-型第４半導体層７１およびN-型第５半導体層７２が追加されている。
図１９は、図１１に示したテーパ形状の分離部４３と、画素中央部に低濃度のN－型第３半導体層６１を有する第４実施の形態のフォトダイオードアレイ１に、第８実施の形態の特徴的構成を追加した構成例を示す断面図である。
図１９では、図１１に示したフォトダイオードアレイ１の高電界領域２５を形成するN＋型第２半導体層２２の基板深さ方向の長さが短くなり、N＋型第２半導体層２２の基板表面側と裏面側に隣接して、N-型第４半導体層７１およびN-型第５半導体層７２が追加されている。
図１６乃至図１９のいずれの構成においても、N-型第４半導体層７１およびN-型第５半導体層７２を設けることにより、半導体基板の表面および裏面で発生する暗電流が増倍されることを抑制することができる。
＜９．第９実施の形態＞
図２０は、本技術を適用した光検出素子としてのフォトダイオードアレイの第９実施の形態の構成例を示している。
第９実施の形態については、図１５乃至図１９で示した第８実施の形態と比較して、説明する。
図２０に示される第９実施の形態に係るフォトダイオードアレイ１では、図１５に示した第８実施の形態においてN＋型第２半導体層２２の基板表面側と基板裏面側に隣接して形成されていたN-型第４半導体層７１およびN-型第５半導体層７２の領域に、P＋型第１半導体層２１よりも不純物濃度の低いP型の第６半導体層８１（以下、P-型第６半導体層８１という。）および第７半導体層８２（以下、P-型第７半導体層８２という。）が形成されている。
なお、P-型第６半導体層８１とN＋型第２半導体層２２との間に、低濃度のN型（N-型）の第８半導体層８３（以下、N-型第８半導体層８３という。）が薄い膜厚で挿入されているが、このN-型第８半導体層８３は、P-型第６半導体層８１に置き換えてもよい。
また、P-型第７半導体層８２の平面方向内側に、低濃度のN型（N-型）の第９半導体層８４（以下、N-型第９半導体層８４という。）が形成されているが、このN-型第９半導体層８４は、P-型第７半導体層８２に置き換えてもよい。
図２１に示される第９実施の形態に係るフォトダイオードアレイ１は、図１６に示した第８実施の形態の構成例に対応する。図１６のN＋型第２半導体層２２の基板表面側と裏面側に隣接して形成されていたN-型第４半導体層７１およびN-型第５半導体層７２が、図２１では、P-型第６半導体層８１およびP-型第７半導体層８２と、N-型第８半導体層８３およびN-型第９半導体層８４に置き換えられている。
図２２に示される第９実施の形態に係るフォトダイオードアレイ１は、図１７に示した第８実施の形態の構成例に対応する。図１７のN＋型第２半導体層２２の基板表面側と裏面側に隣接して形成されていたN-型第４半導体層７１およびN-型第５半導体層７２が、図２２では、P-型第６半導体層８１およびP-型第７半導体層８２と、N-型第８半導体層８３およびN-型第９半導体層８４に置き換えられている。
図２３に示される第９実施の形態に係るフォトダイオードアレイ１は、図１８に示した第８実施の形態の構成例に対応する。図１８のN＋型第２半導体層２２の基板表面側と裏面側に隣接して形成されていたN-型第４半導体層７１およびN-型第５半導体層７２が、図２３では、P-型第６半導体層８１およびP-型第７半導体層８２と、N-型第８半導体層８３およびN-型第９半導体層８４に置き換えられている。なお、図２３において、N-型第９半導体層８４は、同型および同濃度のN－型第３半導体層６１として図示されている。
図２４に示される第９実施の形態に係るフォトダイオードアレイ１は、図１９に示した第８実施の形態の構成例に対応する。図１９のN＋型第２半導体層２２の基板表面側に隣接して形成されていたN-型第４半導体層７１が、図２４では、P-型第６半導体層８１に置き換えられている。
なお、図２１乃至図２３において、N-型第８半導体層８３および-型第９半導体層８４をそれぞれ、P-型第６半導体層８１およびP-型第７半導体層８２に置き換えてもよい点は、図２０と同様である。
図２１乃至図２４の第９実施の形態によれば、N＋型第２半導体層２２と半導体基板の表面との間に、N＋型第２半導体層２２よりも不純物濃度が低いP-型第６半導体層８１を形成することにより、高電界領域２５を形成するP＋型第１半導体層２１とN＋型第２半導体層２２の界面が、半導体基板の表面に接することを回避する。これにより、半導体基板の表面で発生する暗電流が増倍されることを抑制することができる。
N＋型第２半導体層２２と半導体基板の裏面との間に、N＋型第２半導体層２２よりも不純物濃度が低いP-型第７半導体層８２を形成することにより、高電界領域２５を形成するP＋型第１半導体層２１とN＋型第２半導体層２２の界面が、半導体基板の裏面に接することを回避する。これにより、半導体基板の裏面で発生する暗電流が増倍されることを抑制することができる。
＜１０．第１０実施の形態＞
図２５は、本技術を適用した光検出素子としてのフォトダイオードアレイの第１０実施の形態の構成例を示している。
図２５のAは、フォトダイオードアレイ１の半導体基板の平面図であり、図２５のBは、フォトダイオードアレイ１の半導体基板の断面図である。図２５のAは、半導体基板の表面側に相当する図２５のBの断面図における下面の平面図であり、図２５のBは、図２５のAのX-X線における断面図である。
図２５に示される第１０実施の形態は、図２１に示した第９実施の形態と比較して、N＋型第２半導体層２２の領域内の濃度分布が異なる。
具体的には、図２１に示した第９実施の形態では、N＋型第２半導体層２２の領域内の不純物濃度が、均一に形成されていた。
これに対して、図２５の第１０実施の形態では、基板深さ方向に対しては、基板裏面から基板表面に向かって不純物濃度が濃くなり、基板表面において、カソードコンタクト２３の不純物濃度となる。また、基板深さ方向に直交する平面方向に対しては、画素中央部から、画素境界に向かって不純物濃度が濃くなり、P＋型第１半導体層２１とN＋型第２半導体層２２との界面においては、高電界領域２５を形成するのに十分な高濃度となっている。
平面方向に電位勾配を形成することにより、図７等で示した第４実施の形態と同様に、入射光の光電変換によって発生した電荷を、高電界領域２５に効率的に取り込むことができる。
また、基板深さ方向に電位勾配を形成することにより、高電界領域２５で増倍された電荷を、カソードコンタクト２３に効率的に収集することができる。
＜１１．第１１実施の形態＞
図２６は、本技術を適用した光検出素子としてのフォトダイオードアレイの第１１実施の形態の構成例を示している。
第１１実施の形態については、図２０乃至図２４で示した第９実施の形態と比較して、説明する。
図２６に示される第１１実施の形態に係るフォトダイオードアレイ１では、図２０に示した第９実施の形態において、N＋型第２半導体層２２の基板裏面側に隣接して形成されていたP-型第７半導体層８２およびN-型第９半導体層８４が、低濃度のN型（N-型）の第１０半導体層９１（以下、N-型第１０半導体層９１という。）に置き換えられている。N-型第１０半導体層９１は、図２０のP-型第７半導体層８２およびN-型第９半導体層８４よりも、基板深さ方向の厚みが厚く形成されており、その分、高電界領域２５の基板深さ方向の領域長さが短く形成されている。
このように、高電界領域２５の基板深さ方向の領域長さを短く形成し、基板表面および基板裏面から離すことにより、高電界領域２５を形成するP＋型第１半導体層２１とN＋型第２半導体層２２の界面が、半導体基板の表面および裏面に接することを回避する。これにより、半導体基板の表面および裏面で発生する暗電流が増倍されることを抑制することができる。
図２７に示される第１１実施の形態に係るフォトダイオードアレイ１は、図２１に示した第９実施の形態の構成例に対応する。図２１においてN＋型第２半導体層２２の基板裏面側に隣接して形成されていたP-型第７半導体層８２およびN-型第９半導体層８４が、図２７では、N-型第１０半導体層９１に置き換えられている。また、画素１０の境界に形成されている分離部４３が、基板表面側から、高電界領域２５の基板深さ方向の領域長さに対応して形成されている。
図２８に示される第１１実施の形態に係るフォトダイオードアレイ１は、図２２に示した第９実施の形態の構成例に対応する。図２２において画素１０の境界に形成されている分離部４３が、図２８では、基板裏面側から、高電界領域２５の基板深さ方向の領域長さに対応して形成されている。
図２９に示される第１１実施の形態に係るフォトダイオードアレイ１は、図２３に示した第９実施の形態の構成例に対応する。図２３においてN＋型第２半導体層２２の基板裏面側に隣接して形成されていたN－型第３半導体層６１およびP-型第７半導体層８２が、図２９では、N-型第１０半導体層９１に置き換えられている。また、画素１０の境界に形成されている分離部４３が、基板表面側から、高電界領域２５の基板深さ方向の領域長さに対応して形成されている。
図３０に示される第１１実施の形態に係るフォトダイオードアレイ１は、図２４に示した第９実施の形態の構成例に対応する。図２３においてN＋型第２半導体層２２の基板裏面側に隣接して形成されていたN-型第５半導体層７２が、図３０では、P-型第７半導体層８２に置き換えられている。また、画素１０の境界に形成されている分離部４３が、基板裏面側から、高電界領域２５の基板深さ方向の領域長さに対応して形成されている。
図２６乃至図３０の第１１実施の形態によれば、高電界領域２５の基板深さ方向の領域長さを短く形成し、基板表面および基板裏面から離すことにより、高電界領域２５を形成するP＋型第１半導体層２１とN＋型第２半導体層２２の界面が、半導体基板の表面および裏面に接することを回避する。これにより、半導体基板の表面および裏面で発生する暗電流が増倍されることを抑制することができる。高電界領域２５の領域面積が小さくなるほど、DCRが改善することができるので、DCRを向上させることができる。
＜１２．第１２実施の形態＞
図３１乃至図３８で説明する第１２乃至第１５実施の形態は、光の入射面側にOCL(On Chip Lenz)を追加した構成例を示している。図３１乃至図３８において、半導体基板内の構成については、図２１に示した第９実施の形態の構成を採用した例で説明するが、その他の実施の形態の構成も採用可能である。
図３１は、本技術を適用した光検出素子としてのフォトダイオードアレイの第１２実施の形態の構成例を示している。
図３１のAは、フォトダイオードアレイ１の半導体基板の表面側の平面図であり、図３１のBは、図３１のAのX-X線における断面図である。
図３１の第１２実施の形態では、配線層１０２が形成された半導体基板の表面側に、OCL１０１が、１画素単位に形成されている。したがって、図３１のフォトダイオードアレイ１は、光の入射面が半導体基板の表面である表面照射型の例である。なお、図３１のAの平面図では、配線層１０２の図示は省略されている。
このように、光の入射面側に、OCL１０１を形成することで、入射光を、高電界領域２５に効率的に取り込むことができ、感度を向上させることができる。
図３２は、裏面照射型とした場合の第１２実施の形態に係るフォトダイオードアレイ１の構成例を示している。
第１２実施の形態において、光の入射面を半導体基板の裏面とした場合、裏面の固定電荷膜２８の上面に、OCL１０１が、１画素単位に形成される。半導体基板裏面の画素境界には、タングステン（Ｗ）、アルミニウム（Ａｌ）又は銅（Ｃｕ）などの金属材料を用いた画素間遮光膜１０３も設けられている。
光の入射面が半導体基板の裏面である裏面照射型とした場合には、光路上に配線層１０２が存在しないので、配線層１０２による光のケラレを抑制することができ、さらに感度を向上させることができる。
＜１３．第１３実施の形態＞
図３３は、本技術を適用した光検出素子としてのフォトダイオードアレイの第１３実施の形態の構成例を示している。
図３３のAは、フォトダイオードアレイ１の半導体基板の表面側の平面図にOCLを重ねた図であり、図３３のBは、図３３のAのX-X線における断面図である。
図３３の第１３実施の形態は、光の入射面が半導体基板の裏面である裏面照射型の例であり、図３２に示した裏面照射型の第１２実施の形態とは、OCLの構成が異なる。
具体的には、図３２の第１２実施の形態では、１画素に対して１個のOCL１０１が形成されていたのに対して、図３３の第１３実施の形態では、１画素に対して２ｘ２（２行２列）の４個のOCL１１１が形成されている。
このように、１画素に対して複数のOCL１１１を形成する構成とすることで、入射光を、画素境界の近傍に形成される高電界領域２５に集めることができる。すなわち、入射光を高電界領域２５に効率的に取り込むことができるので、感度を向上させることができる。
なお、図３３は、１画素に対して４個のOCL１１１を配置した例であるが、１画素に対して配置するOCL１１１の個数および配列はこれに限られず、任意である。
＜１４．第１４実施の形態＞
図３４は、本技術を適用した光検出素子としてのフォトダイオードアレイの第１４実施の形態の構成例を示している。
図３４のAは、フォトダイオードアレイ１の半導体基板の表面側の平面図にOCLを重ねた図であり、図３４のBは、図３４のAのX-X線における断面図である。
図３４の第１４実施の形態は、光の入射面が半導体基板の裏面である裏面照射型の例であり、図３２に示した裏面照射型の第１２実施の形態とは、OCLの構成が異なる。
具体的には、図３２の第１２実施の形態では、１画素に対して１個のOCL１０１が形成されていたのに対して、図３４の第１４実施の形態では、２ｘ２の４画素に対して１個のOCL１２１が形成されている。
このように、複数画素に対して１個のOCL１２１を形成する構成とすることで、高電界領域２５の面積を増やすことができ、光の利用効率を向上させることができる。
なお、フォトダイオードアレイ１を、複数画素に対して１個のOCL１２１を形成する構成とした場合、図３５に示されるように、１個のOCL１２１の下方の分離部４３には、金属膜４２を埋め込まないことが好ましい。図３４と図３５は、１個のOCL１２１の下方の分離部４３に金属膜４２を有するか否かのみが異なる。２ｘ２の４画素に対して１個のOCL１２１が形成される配置の場合、図３４のAに示されるように、OCL１２１の外周を囲む２ｘ２の矩形の分離部４３には、金属膜４２が埋め込まれているが、OCL１２１下方となる２ｘ２の矩形の内側の分離部４３には、金属膜４２が省略されている。これにより、OCL１２１で集光された光のケラレを抑制することができる。
図３４および図３５は、２ｘ２の４画素に対して１個のOCL１２１を配置した例であるが、１個のOCL１２１を配置する画素１０の個数および配列はこれに限られず、任意である。
例えば、図３６は、１ｘ２（１行２列）の２画素に対して１個のOCL１２１を配置した例を示している。この場合、１個のOCL１２１の平面形状が略長方形となる。
図３６においても、１個のOCL１２１の外周を囲む１ｘ２画素の矩形の分離部４３には、金属膜４２が埋め込まれているが、OCL１２１下方となる１ｘ２画素の矩形の内側の分離部４３には、金属膜４２が省略されている。これにより、OCL１２１で集光された光のケラレを抑制することができる。
また、複数画素に対して１個のOCL１２１を配置する場合の画素１０の平面形状も、正方形以外の形状、例えば、長方形や円形でもよい。
図３７は、画素１０の平面形状が長方形であり、長方形の画素１０の２画素に対して１個のOCL１２１を配置した例を示している。この場合、１個のOCL１２１の平面形状が略正方形となる。
図３７においても、１個のOCL１２１の外周を囲む１ｘ２画素の矩形の分離部４３には、金属膜４２が埋め込まれているが、OCL１２１下方となる１ｘ２画素の矩形の内側の分離部４３には、金属膜４２が省略されている。これにより、OCL１２１で集光された光のケラレを抑制することができる。
＜１５．第１５実施の形態＞
図３８は、本技術を適用した光検出素子としてのフォトダイオードアレイの第１５実施の形態の構成例を示している。
図３８のAは、フォトダイオードアレイ１の半導体基板の表面側の平面図にOCLを重ねた図であり、図３８のBは、図３８のAのX-X線における断面図である。
図３８の第１４実施の形態は、１画素毎に１個のOCL１０１が形成された裏面照射型のフォトダイオードアレイ１である図３２の第１２実施の形態と、半導体基板の表面側に形成された配線層１０２内の構成が異なる。
具体的には、図３８の配線層１０２では、２ｘ２の４画素で光電変換された光信号が、１画素の信号として出力されるように、２ｘ２の４画素単位で、カソードコンタクト２３どうしが接続されるとともに、アノードコンタクト２４どうしが接続されている。
このように、隣接する複数画素で１つの信号出力とすることで、高感度化を図ることができる。
＜１６．第１６実施の形態＞
図３９は、本技術を適用した光検出素子としてのフォトダイオードアレイの第１６実施の形態の構成例を示している。
図３９に示される第１６実施の形態は、図１７に示した第８実施の形態の構成に、読み出し回路領域を、半導体基板の表面側に追加した構成である。
具体的には、図３９の第１６実施の形態では、図１７に示した第８実施の形態おけるN-型第４半導体層７１が拡張されており、そのN-型第４半導体層７１内に、N-型第４半導体層７１と反対の導電型（P型）の低い不純物濃度で、ウェル１５１（以下、P-型ウェル１５１という。）が形成されている。P-型ウェル１５１には、２個のソース・ドレイン領域１５２とゲート電極１５３とからなるトランジスタTr１が形成されている。２個のソース・ドレイン領域１５２の一方は、図中、右側のカソードコンタクト２３と接続されている。図中、左側のカソードコンタクト２３は、不図示のP-型ウェル１５１のトランジスタTr１と接続されている。
このように、複数のトランジスタからなる読み出し回路領域と高電界領域２５を、基板深さ方向に縦積みすることにより、読み出し回路領域と高電界領域２５を平面方向に並べた構成と比較して、面積利用効率を高め、画素サイズを小さくすることができる。
読み出し回路領域は、複数画素で共有されてもよい。
図４０は、読み出し回路領域が複数画素で共有される場合の構成例を示している。
図４０のAは、読み出し回路領域が複数画素で共有される場合のフォトダイオードアレイ１の半導体基板の断面図であり、図４０のBは、読み出し回路領域が複数画素で共有される場合のフォトダイオードアレイ１の平面図である。図４０のAの断面図は、図４０のBの１点鎖線で示される部分に相当する。
図４０のAに示されるように、図３９におけるトランジスタTr１の２個のソース・ドレイン領域１５２の一方が、N＋型第２半導体層２２に置き換えられ、N＋型第２半導体層２２の上面に暗電流抑制のためのピニング層１７１が形成されている。ピニング層１７１は、N＋型第２半導体層２２と反対の導電型であるP型の半導体層で形成される。トランジスタTr１のゲート電極１５３に供給される電圧を制御することによって、N＋型第２半導体層２２に対する信号の蓄積と読み出しが切り替えられる。
図４０のBに示されるように、トランジスタTr１は、２ｘ２（２行２列）の４画素の中央部に配置され、４画素で共有される。また、４ｘ２（４行２列）の８画素の四隅に、アノードコンタクト２４が配置され、４ｘ２の８画素の中央部に、P-型ウェル１５１の電圧を制御するコンタクト１７２が配置される。コンタクト１７２には、例えば、０V等の所定の電圧が供給される。４ｘ２の８画素の外周部には、信号読み出し用のトランジスタTr１以外の複数の制御用トランジスタTr２が配置される。
このように、読み出し回路領域と高電界領域２５を基板深さ方向に縦積みする構成において、読み出し回路領域を複数画素で共有することで、さらに面積利用効率を高め、画素サイズを小さくすることができる。
＜１７．第１の製造方法＞
次に、図４１を参照して、フォトダイオードアレイ１の半導体基板に、P＋型第１半導体層２１およびN＋型第２半導体層２２を形成する第１の製造方法について説明する。この第１の製造方法は、例えば、図１および図２に示した第１実施の形態に適用することができる。
初めに、リン（P）等のN型不純物のイオン注入を半導体基板の深さ方向に複数回行うことにより、N＋型のウェル２１１（以下、N＋型ウェル２１１という。）が形成される。
次に、P＋型第１半導体層２１の形成領域に合わせてパターニングされたマスク２１２を用いて、ボロン（B）等のP型不純物のイオン注入を半導体基板の深さ方向に複数回行うことにより、P＋型第１半導体層２１が形成される。P＋型第１半導体層２１が形成される領域は、例えば、図１のAの平面図のように、画素１０の境界およびその近傍の外周部に相当する。形成されたP＋型第１半導体層２１以外のN＋型ウェル２１１の領域が、N＋型第２半導体層２２となる。以上により、半導体基板の深さ方向に高電界領域２５を形成することができる。
半導体基板の深さ方向にイオン注入を複数回行うことにより、N＋型ウェル２１１およびP＋型第１半導体層２１を形成する方法では、図４１において濃淡で示されるように、N＋型ウェル２１１およびP＋型第１半導体層２１の各領域において深さ方向に濃度差が発生するが、N＋型ウェル２１１の不純物濃度は、例えば１０15乃至１０17/ｃｍ3程度に制御されることが好ましい。また、P＋型第１半導体層２１の不純物濃度としては、N＋型ウェル２１１の不純物濃度よりも高い濃度が好ましい。
その後、裏面側界面の全領域にP型不純物がイオン注入されることにより、裏面側界面の全領域にP＋型第１半導体層２１が形成される。なお、P型不純物のイオン注入は、裏面側界面の全領域ではなく、マスクを用いて、N＋型第２半導体層２２の領域のみでもよい。あるいはまた、図２に示したように、裏面側界面に暗電流抑制のための固定電荷膜２８を形成する場合には、固定電荷膜２８に正孔が蓄積されるため、裏面側界面の全領域をP＋型第１半導体層２１とせずに、固定電荷膜２８を追加形成してもよい。
次に、半導体基板の表面側界面に、カソードコンタクト２３およびアノードコンタクト２４が形成される。
以上のようにして、P＋型第１半導体層２１およびN＋型第２半導体層２２を形成することができる。
＜１８．第２の製造方法＞
次に、図４２を参照して、フォトダイオードアレイ１の半導体基板に、P＋型第１半導体層２１およびN＋型第２半導体層２２を形成する第２の製造方法について説明する。この第２の製造方法は、図３の第２実施の形態のように、画素１０の境界に、分離部４３を設ける場合に適用できる。
初めに、リン（P）等のN型不純物のイオン注入を半導体基板の深さ方向に複数回行うことにより、N＋型のウェル２２１（以下、N＋型ウェル２２１という。）が形成される。
次に、N＋型ウェル２２１内の画素１０の境界およびその近傍の外周部に相当する領域の基板深さ方向に、P型のイオンを含む酸化膜２２２が埋め込まれ、熱拡散によってP＋型第１半導体層２１が形成される。形成されたP＋型第１半導体層２１以外のN＋型ウェル２２１の領域が、N＋型第２半導体層２２となる。以上により、半導体基板の深さ方向に高電界領域２５を形成することができる。
N＋型ウェル２２１の不純物濃度は、例えば１０15乃至１０17/ｃｍ3程度に制御されることが好ましい。また、P＋型第１半導体層２１の不純物濃度としては、N＋型ウェル２２１の不純物濃度よりも高い濃度が好ましい。熱拡散によって形成されたP＋型第１半導体層２１は、基板深さ方向に直交する横方向に、キャリア移動に影響のない範囲内で濃度差が発生してもよい。
その後の工程は、図４１を参照して説明した第１の製造方法と同様である。
すなわち、裏面側界面の全領域、または、N＋型第２半導体層２２の領域のみに、P型不純物がイオン注入され、裏面側界面の全領域にP＋型第１半導体層２１が形成される。あるいはまた、裏面側界面の全領域をP＋型第１半導体層２１とする工程は省略されて、裏面界面に固定電荷膜２８が形成される。そして、半導体基板の表面側界面に、カソードコンタクト２３およびアノードコンタクト２４が形成される。
酸化膜２２２は、分離部４３を構成する絶縁膜４１としてそのまま残される。分離部４３として絶縁膜４１の内側に金属膜４２を設ける場合には、さらに、絶縁膜４１としての酸化膜２２２の一部を開口して、金属材料が埋め込まれる。
＜１９．第３の製造方法＞
次に、図４３を参照して、フォトダイオードアレイ１の半導体基板に、P＋型第１半導体層２１およびN＋型第２半導体層２２を形成する第３の製造方法について説明する。この第３の製造方法も、画素１０の境界に、分離部４３を設ける場合の製造方法である。
図４２で説明した第２の製造方法では、最初に、リン（P）等のN型不純物のイオン注入を半導体基板の深さ方向に複数回行うことにより、N＋型ウェル２２１を形成した。第３の製造方法では、半導体基板にN＋型ウェル２２１を形成する代わりに、高濃度のN型（N＋）の半導体基板２３１が用いられる。それ以外の方法は、図４１で説明した第２の製造方法と同様である。
N＋型の半導体基板２３１の不純物濃度は、例えば１０15乃至１０17/ｃｍ3程度に制御されることが好ましく、P＋型第１半導体層２１の不純物濃度としては、N＋型の半導体基板２３１の不純物濃度よりも高い濃度が好ましい。熱拡散によって形成されたP＋型第１半導体層２１は、基板深さ方向に直交する横方向に、キャリア移動に影響のない範囲内で濃度差が発生する。
その後の工程は、図４１で説明した第１の製造方法と同様である。
＜２０．第４の製造方法＞
次に、図４４を参照して、フォトダイオードアレイ１の半導体基板に、P＋型第１半導体層２１およびN＋型第２半導体層２２を形成する第４の製造方法について説明する。この第４の製造方法も、画素１０の境界に、分離部４３を設ける場合の製造方法である。
初めに、半導体基板２６１に対して、画素１０の境界およびその近傍の外周部に相当する領域の基板深さ方向に、N型のイオンを含む第１酸化膜２６２が埋め込まれ、熱拡散によってN＋型の半導体層２６３が形成される。
次に、形成されたN型のイオンを含む第１酸化膜２６２が除去され、その除去された部分に、P型のイオンを含む第２酸化膜２６４が埋め込まれ、熱拡散によってP＋型の半導体層２１が形成される。形成されたP＋型第１半導体層２１以外のN＋型の半導体層２６３の領域が、N＋型第２半導体層２２となる。以上により、半導体基板の深さ方向に高電界領域２５を形成することができる。
N＋型第２半導体層２２の不純物濃度は、例えば１０15乃至１０17/ｃｍ3程度に制御されることが好ましく、P＋型第１半導体層２１の不純物濃度としては、N＋型第２半導体層２２の不純物濃度よりも高い濃度が好ましい。熱拡散によって形成されたP＋型第１半導体層２１およびN＋型第２半導体層２２は、基板深さ方向に直交する横方向に、キャリア移動に影響のない範囲内で濃度差が発生してもよい。
その後の工程は、図４１で説明した第１の製造方法と同様である。
＜２１．第５の製造方法＞
次に、図４５を参照して、フォトダイオードアレイ１の半導体基板に、P＋型第１半導体層２１およびN＋型第２半導体層２２を形成する第５の製造方法について説明する。この第５の製造方法も、画素１０の境界に、分離部４３を設ける場合の製造方法である。
初めに、半導体基板２６１に対して、画素１０の境界およびその近傍の外周部に相当する領域の基板深さ方向に、N型のイオンを含む第１酸化膜２６２が埋め込まれる。
次に、半導体基板２６１に対して、画素１０の境界およびその近傍の外周部に相当する領域の基板深さ方向に、P型のイオンを含む第２酸化膜２６４が埋め込まれる。P型のイオンを含む第２酸化膜２６４が埋め込まれる領域は、N型のイオンを含む第１酸化膜２６２を埋め込んだ領域と異なる領域であり、N型のイオンを含む第１酸化膜２６２が埋め込まれた領域と、P型のイオンを含む第２酸化膜２６４が埋め込まれた領域のそれぞれが、分離部４３の絶縁膜４１の領域に対応する。
次に、熱拡散を行うことにより、P＋型の半導体層２１とN＋型第２半導体層２２が形成される。以上により、半導体基板の深さ方向に高電界領域２５を形成することができる。
N＋型第２半導体層２２の不純物濃度は、好ましくは例えば１０15乃至１０17/ｃｍ3程度に制御され、P＋型第１半導体層２１の不純物濃度としては、N＋型第２半導体層２２の不純物濃度よりも高い濃度が好ましい。熱拡散によって形成されたP＋型第１半導体層２１およびN＋型第２半導体層２２は、基板深さ方向に直交する横方向に、キャリア移動に影響のない範囲内で濃度差が発生してもよい。
その後の工程は、図４１で説明した第１の製造方法と同様である。
＜２２．第６の製造方法＞
次に、図４６を参照して、フォトダイオードアレイ１の半導体基板に、P＋型第１半導体層２１およびN＋型第２半導体層２２を形成する第６の製造方法について説明する。この第６の製造方法は、図９に示した第４実施の形態のように、テーパ形状の分離部４３を基板表面側から掘り込んで形成する場合の製造方法である。
初めに、図４６のAに示されるように、低濃度のN型（N－）の半導体基板２８１の表面側から所定の深さで掘り込むことにより、トレンチ２８２が形成される。トレンチ２８２は、表面側の開口面積が広く、底部となる裏面側の開口面積が狭いテーパ形状で作製される。
次に、図４６のBに示されるように、トレンチ２８２の側面から、リン（P）等のN型不純物のイオン注入を行うことにより、N＋型第２半導体層２２が、トレンチ２８２の側面に沿って形成される。
次に、図４６のCに示されるように、トレンチ２８２の側面から、N＋型第２半導体層２２よりも浅い基板内に、ボロン（B）等のP型不純物のイオン注入を行うことにより、P＋型第１半導体層２１が形成される。イオン注入には、例えば、プラズマドーピングによって浅く打ち込むことで、電界をより付けやすくすることができる。
次に、図４６のDに示されるように、トレンチ２８２の内部に、酸化膜４１を埋め込むことにより、分離部４３が形成される。分離部４３として金属膜４２も設ける場合には、酸化膜４１を埋め込んだ後に、酸化膜４１の一部を開口して、金属膜４２が埋め込まれる。
その後の工程は、図４１で説明した第１の製造方法と同様である。
＜２３．第７の製造方法＞
次に、図４７および図４８を参照して、フォトダイオードアレイ１の半導体基板に、P＋型第１半導体層２１およびN＋型第２半導体層２２を形成する第７の製造方法について説明する。この第７の製造方法は、図２４に示した第９実施の形態のように、テーパ形状の分離部４３を基板裏面側から掘り込んで形成する場合の製造方法である。
テーパ形状の分離部４３を基板裏面側から掘り込んで形成する場合、例えば、図４７のAに示されるように、低濃度のN型（N－）の半導体基板３０１の表面側に、カソードコンタクト２３、アノードコンタクト２４、アノードコンタクト２４の周囲のP-型第６半導体層８１などが、最初に形成される。その後、カソードコンタクト２３およびアノードコンタクト２４等が形成された基板表面上に、配線層３０２が形成される。
配線層３０２を形成した後、図４７のBに示されるように、半導体基板３０１の上下が反転され、半導体基板３０１の裏面側から、所定の深さでトレンチ３１１が形成される。
次に、図４７のCに示されるように、トレンチ３１１の側面から、リン（P）等のN型不純物のイオン注入を行うことにより、N＋型第２半導体層２２が形成される。
次に、図４８のAに示されるように、トレンチ３１１の側面から、N＋型第２半導体層２２よりも浅い基板内に、ボロン（B）等のP型不純物のイオン注入を行うことにより、P＋型第１半導体層２１が形成される。イオン注入には、例えば、プラズマドーピングによって浅く打ち込むことで、電界をより付けやすくすることができる。
次に、図４８のBに示されるように、トレンチ３１１の側面および底面と、トレンチ３１１が形成されていない半導体基板３０１の裏面界面に、固定電荷膜２９が形成される。この固定電荷膜２９は、例えば、ＨｆＯ2、Ａｌ2Ｏ3等の膜とされる。
次に、図４８のCに示されるように、トレンチ３１１の内部に、酸化膜４１が埋め込まれ、分離部４３が形成される。分離部４３として金属膜４２も設ける場合には、酸化膜４１を埋め込んだ後に、酸化膜４１の一部を開口して、金属膜４２が埋め込まれる。
以上のようにして、基板裏面側から形成したテーパ形状の分離部４３を有するフォトダイオードアレイ１を製造することができる。
＜２４．まとめ＞
以上説明したように、第１乃至第１６実施の形態に係るフォトダイオードアレイ１は、マトリクス状に配置された複数の画素１０を備え、画素境界近傍の外周部に形成された第１導電型（例えば、P型）の第１半導体層（P＋型第１半導体層２１）と、平面視において第１半導体層の内側に形成された、第１導電型と反対の第２導電型（例えば、N型）の第２半導体層（N＋型第２半導体層２２）とを備え、逆バイアス電圧が印加されたときに第１半導体層と第２半導体層とで形成される高電界領域２５が基板の深さ方向に形成されるように構成される。
基板深さ方向（縦方向）に高電界領域２５を形成するため、ガードリングを設けずに、平面方向に小面積で高電界領域２５を形成することができるので、画素サイズを小さくすることができる。
さらに、フォトダイオードアレイ１において、画素境界に分離部４３を形成した場合には、電気的及び光学的なクロストークを低減することができる。
高電界領域２５が基板の深さ方向に形成される第１導電型（例えば、P型）の第１半導体層（P＋型第１半導体層２１）と、第２導電型（例えば、N型）の第２半導体層（N＋型第２半導体層２２）は、上述した第１乃至第７の製造方法のいずれかを用いて形成することができる。
基板深さ方向（縦方向）に高電界領域２５を形成可能なAPDをマトリクス状に配置したフォトダイオードアレイ１は、例えば、フォトンカウンタや、TOF（Time of Flight）センサの受光素子に用いることができる。
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
例えば、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
（１）
マトリクス状に配置された複数の画素を備え、
前記画素は、
画素境界近傍の外周部に形成された第１導電型の第１半導体層と、
平面視において前記第１半導体層の内側に形成された、前記第１導電型と反対の第２導電型の第２半導体層と
を備え、
逆バイアス電圧が印加されたときに前記第１半導体層と前記第２半導体層とで形成される高電界領域が、基板の深さ方向に形成されるように構成された
光検出素子。
（２）
画素境界に、隣接する画素間を絶縁分離する分離部をさらに備え、
前記高電界領域は、前記分離部に隣接して形成されるように構成された
前記（１）に記載の光検出素子。
（３）
平面視において前記第２半導体層の内側に、前記第２半導体層よりも不純物濃度が低い前記第２導電型の第３半導体層をさらに備える
前記（１）または（２）に記載の光検出素子。
（４）
前記第２半導体層は、前記基板の表面に向かって不純物濃度が濃くなる電位勾配を有する
前記（１）乃至（３）のいずれかに記載の光検出素子。
（５）
前記第２半導体層の前記基板の深さ方向に隣接して、不純物濃度が低い前記第１導電型または前記第２導電型の第４半導体層をさらに備える
前記（１）乃至（４）のいずれかに記載の光検出素子。
（６）
前記第４半導体層は、前記第２半導体層に対して前記基板の表面側に隣接し、前記第２導電型である
前記（５）に記載の光検出素子。
（７）
前記第４半導体層は、前記第２半導体層に対して前記基板の裏面側に隣接し、前記第２導電型である
前記（５）または（６）に記載の光検出素子。
（８）
前記第４半導体層は、前記第２半導体層に対して前記基板の表面側に隣接し、前記第１導電型である
前記（５）に記載の光検出素子。
（９）
前記第４半導体層は、前記第２半導体層に対して前記基板の裏面側に隣接し、前記第１導電型である
前記（５）または（８）に記載の光検出素子。
（１０）
前記基板の表面に形成された前記第１導電型のウェル内に、読み出し回路をさらに備える
前記（１）乃至（９）のいずれかに記載の光検出素子。
（１１）
前記読み出し回路は、複数の画素で共有される
前記（１０）に記載の光検出素子。
（１２）
前記第２半導体層に隣接し、かつ、前記基板の表面に、前記第１導電型の第５半導体層をさらに備える
前記（１０）または（１１）に記載の光検出素子。
（１３）
前記読み出し回路は、ゲート電極を制御することによって、信号の蓄積と読み出しを切り替える
前記（１０）乃至（１２）のいずれかに記載の光検出素子。
（１４）
マトリクス状に配置される画素の境界近傍の外周部に、第１導電型の第１半導体層を形成し、
平面視において前記第１半導体層の内側に、前記第１導電型と反対の第２導電型の第２半導体層を形成し、
逆バイアス電圧が印加されたときに前記第１半導体層と前記第２半導体層とで形成される高電界領域が、基板の深さ方向に形成されるように構成された
光検出素子の製造方法。
（１５）
前記第２導電型のウェル内の前記画素の境界近傍の外周部に、第１導電型のイオン注入を行うことによって、前記外周部の前記第１半導体層と、その内側の前記第２半導体層とを形成する
前記（１４）に記載の光検出素子の製造方法。
（１６）
前記第２導電型のウェルは、前記基板にイオン注入を行うことによって形成される
前記（１５）に記載の光検出素子の製造方法。
（１７）
前記第２導電型のウェルとして、前記第２導電型の前記基板が用いられる
前記（１５）に記載の光検出素子の製造方法。
（１８）
前記第２導電型のイオンを含んだ第１酸化膜を埋め込み、熱拡散によって前記第２半導体層を形成した後、前記第１酸化膜を除去して、その除去された部分に、前記第１導電型のイオンを含んだ第２酸化膜を埋め込み、熱拡散によって前記第１半導体層を形成することによって、前記外周部の前記第１半導体層と、その内側の前記第２半導体層とを形成する
前記（１５）に記載の光検出素子の製造方法。
（１９）
前記第１導電型のイオンを含んだ第１酸化膜を埋め込み、前記第２導電型のイオンを含んだ第２酸化膜を前記第１酸化膜とは別の領域に埋め込み、熱拡散によって前記第１半導体層と前記第２半導体層を形成することによって、前記外周部の前記第１半導体層と、その内側の前記第２半導体層とを形成する
前記（１５）に記載の光検出素子の製造方法。
（２０）
前記基板の前記画素の境界に、前記基板の所定の深さまで掘り込んだトレンチを形成し、前記トレンチの側面から前記第１導電型のイオン注入と前記第２導電型のイオン注入を行うことで、前記外周部の前記第１半導体層と、その内側の前記第２半導体層とを形成する
前記（１５）に記載の光検出素子の製造方法。
１ フォトダイオードアレイ， １０ 画素， ２１ 第１半導体層（P＋型第１半導体層）， ２２ 第２半導体層（N＋型第２半導体層）， ２３ コンタクト（カソードコンタクト）， ２４ コンタクト（アノードコンタクト）， ２５ 高電界領域， ２８，２９ 固定電荷膜， ４１ 酸化膜， ４２ 金属膜， ４３ 分離部， ６１ 第３半導体層（N－型第３半導体層）， ７１ 第４半導体層（N-型第４半導体層）， ７２ 第５半導体層（N-型第５半導体層）， ８１ 第６半導体層（P-型第６半導体層）， ８２ 第７半導体層（P-型第７半導体層）， ８３ 第８半導体層（N-型第９半導体層）， ９１ 第１０半導体層（N-型第１０半導体層）， １５１ ウェル（P-型ウェル）， １５３ ゲート電極， １７１ ピニング層， １７２ コンタクト， ２１１ ウェル（N＋型ウェル）， ２２１ ウェル（N＋型ウェル）， ２２２ 酸化膜， ２３１，２６１ 半導体基板， ２６２ 第１酸化膜， ２６３ 半導体層， ２６４ 第２酸化膜， ２８１ 半導体基板， ２８２，３１１ トレンチ

Claims (15)

  1. マトリクス状に配置された複数の画素を備え、
    前記画素は、
    画素境界近傍の外周部に形成された第１導電型の第１半導体層と、
    平面視において前記第１半導体層の内側に前記第１半導体層と接触して形成された、前記第１導電型と反対の第２導電型の第２半導体層と、
    平面視において前記第２半導体層の内側に前記第２半導体層と接触して形成された、前記第２半導体層よりも不純物濃度が低い前記第２導電型の第３半導体層と
    を備え、
    逆バイアス電圧が印加されたときに前記第１半導体層と前記第２半導体層とで形成される高電界領域が、断面視で基板の深さ方向に縦長に形成されるように構成された
    光検出素子。
  2. マトリクス状に配置された複数の画素を備え、
    前記画素は、
    画素境界近傍の外周部に形成された第１導電型の第１半導体層と、
    平面視において前記第１半導体層の内側に前記第１半導体層と接触して形成された、前記第１導電型と反対の第２導電型の第２半導体層と
    を備え、
    前記第２半導体層は、基板の表面に向かって不純物濃度が濃くなる電位勾配を有し、
    逆バイアス電圧が印加されたときに前記第１半導体層と前記第２半導体層とで形成される高電界領域が、断面視で前記基板の深さ方向に縦長に形成されるように構成された
    光検出素子。
  3. 画素境界に、隣接する画素間を絶縁分離する分離部をさらに備え、
    前記高電界領域は、前記分離部に隣接して形成されるように構成された
    請求項１または２に記載の光検出素子。
  4. 前記第２半導体層の前記基板の深さ方向に隣接して、不純物濃度が低い前記第１導電型または前記第２導電型の第４半導体層をさらに備える
    請求項１または２に記載の光検出素子。
  5. 前記第４半導体層は、前記第２半導体層に対して前記基板の表面側に隣接し、前記第１導電型または前記第２導電型のいずれかである
    請求項４に記載の光検出素子。
  6. 前記第４半導体層は、前記第２半導体層に対して前記基板の裏面側に隣接し、前記第１導電型または前記第２導電型のいずれかである
    請求項４に記載の光検出素子。
  7. 前記分離部の断面視の形状は、テーパ形状である
    請求項３に記載の光検出素子。
  8. 画素内の対向する前記高電界領域の平面方向の距離が前記基板の表面側と裏面側とで異なる
    請求項１乃至７のいずれかに記載の光検出素子。
  9. 前記基板の表面に形成された前記第１導電型のウェル内に、読み出し回路をさらに備える
    請求項１または２に記載の光検出素子。
  10. 前記読み出し回路は、複数の前記画素で共有される
    請求項９に記載の光検出素子。
  11. 前記第２半導体層に隣接し、かつ、前記基板の表面に、前記第１導電型の第５半導体層をさらに備える
    請求項９に記載の光検出素子。
  12. 前記読み出し回路は、ゲート電極を制御することによって、信号の蓄積と読み出しを切り替える
    請求項１１に記載の光検出素子。
  13. マトリクス状に配置される画素の境界近傍の外周部に、第１導電型の第１半導体層を形成し、
    平面視において前記第１半導体層の内側に、前記第１導電型と反対の第２導電型の第２半導体層を形成し、
    前記第２導電型のイオンを含んだ第１酸化膜を埋め込み、熱拡散によって前記第２半導体層を形成した後、前記第１酸化膜を除去して、その除去された部分に、前記第１導電型のイオンを含んだ第２酸化膜を埋め込み、熱拡散によって前記第１半導体層を形成することによって、前記外周部の前記第１半導体層と、その内側の前記第２半導体層とが形成され、
    逆バイアス電圧が印加されたときに前記第１半導体層と前記第２半導体層とで形成される高電界領域が、基板の深さ方向に形成されるように構成された
    光検出素子の製造方法。
  14. マトリクス状に配置される画素の境界近傍の外周部に、第１導電型の第１半導体層を形成し、
    平面視において前記第１半導体層の内側に、前記第１導電型と反対の第２導電型の第２半導体層を形成し、
    前記第１導電型のイオンを含んだ第１酸化膜を埋め込み、前記第２導電型のイオンを含んだ第２酸化膜を前記第１酸化膜とは別の領域に埋め込み、熱拡散によって前記第１半導体層と前記第２半導体層を形成することによって、前記外周部の前記第１半導体層と、その内側の前記第２半導体層とが形成され、
    逆バイアス電圧が印加されたときに前記第１半導体層と前記第２半導体層とで形成される高電界領域が、基板の深さ方向に形成されるように構成された
    光検出素子の製造方法。
  15. マトリクス状に配置される画素の境界近傍の外周部に、第１導電型の第１半導体層を形成し、
    平面視において前記第１半導体層の内側に、前記第１導電型と反対の第２導電型の第２半導体層を形成し、
    基板の前記画素の境界に、前記基板の所定の深さまで掘り込んだトレンチを形成し、前記トレンチの側面から前記第１導電型のイオン注入と前記第２導電型のイオン注入を行うことで、前記外周部の前記第１半導体層と、その内側の前記第２半導体層とが形成され、
    逆バイアス電圧が印加されたときに前記第１半導体層と前記第２半導体層とで形成される高電界領域が、前記基板の深さ方向に形成されるように構成された
    光検出素子の製造方法。
JP2019527577A 2017-11-15 2018-11-01 光検出素子およびその製造方法 Active JP7242527B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017219685 2017-11-15
JP2017219685 2017-11-15
PCT/JP2018/040660 WO2019098035A1 (ja) 2017-11-15 2018-11-01 光検出素子およびその製造方法

Publications (2)

Publication Number Publication Date
JPWO2019098035A1 JPWO2019098035A1 (ja) 2020-10-01
JP7242527B2 true JP7242527B2 (ja) 2023-03-20

Family

ID=66540222

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019527577A Active JP7242527B2 (ja) 2017-11-15 2018-11-01 光検出素子およびその製造方法

Country Status (7)

Country Link
US (2) US11264420B2 (ja)
EP (1) EP3553824B1 (ja)
JP (1) JP7242527B2 (ja)
KR (2) KR20230170996A (ja)
CN (1) CN110050348B (ja)
DE (1) DE112018005850T5 (ja)
WO (1) WO2019098035A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230170996A (ko) 2017-11-15 2023-12-19 소니 세미컨덕터 솔루션즈 가부시키가이샤 광검출 소자 및 그 제조 방법
TW202125795A (zh) * 2019-11-19 2021-07-01 日商索尼半導體解決方案公司 固態攝像裝置及電子機器
JP2021114538A (ja) * 2020-01-20 2021-08-05 ソニーセミコンダクタソリューションズ株式会社 撮像素子および撮像装置
US11508867B2 (en) * 2020-01-28 2022-11-22 Adaps Photonics Inc. Single photon avalanche diode device
TW202137523A (zh) * 2020-03-16 2021-10-01 日商索尼半導體解決方案公司 受光元件及測距系統
US11621287B2 (en) * 2020-04-16 2023-04-04 Vanguard International Semiconductor Corporation Optical sensor device with reduced thickness and method for forming the same
CN112086524A (zh) * 2020-08-28 2020-12-15 北京智创芯源科技有限公司 一种红外探测装置及制备方法
JPWO2022118602A1 (ja) * 2020-12-02 2022-06-09
US20230049751A1 (en) * 2021-08-13 2023-02-16 Texas Instruments Incorporated Photodiode integrated with circuit
CN114335230B (zh) * 2021-12-29 2024-03-15 上海集成电路研发中心有限公司 雪崩光电二极管及其制作方法
JP2023120672A (ja) * 2022-02-18 2023-08-30 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び電子機器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006068184A1 (ja) 2004-12-24 2006-06-29 Hamamatsu Photonics K.K. ホトダイオードアレイ
US20100177223A1 (en) 2009-01-05 2010-07-15 Sony Corporation Solid-state imaging device and camera
US20110241149A1 (en) 2010-03-30 2011-10-06 Stmicroelectronics S.R.L. Geiger-mode avalanche photodiode with high signal-to-noise ratio, and corresponding manufacturing process
WO2012032353A2 (en) 2010-09-08 2012-03-15 The University Court Of The University Of Edinburgh Single photon avalanche diode for cmos circuits
JP2015041746A (ja) 2013-08-23 2015-03-02 株式会社豊田中央研究所 シングルフォトンアバランシェダイオード
WO2017047422A1 (ja) 2015-09-17 2017-03-23 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、電子機器、及び、固体撮像素子の製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6359293B1 (en) * 1999-08-17 2002-03-19 Agere Systems Guardian Corp. Integrated optoelectronic device with an avalanche photodetector and method of making the same using commercial CMOS processes
JP4595464B2 (ja) * 2004-09-22 2010-12-08 ソニー株式会社 Ｃｍｏｓ固体撮像素子の製造方法
JP4691990B2 (ja) * 2005-01-05 2011-06-01 ソニー株式会社 固体撮像装置及びその製造方法
TWI523209B (zh) 2006-07-03 2016-02-21 Hamamatsu Photonics Kk 光二極體陣列
IT1392366B1 (it) 2008-12-17 2012-02-28 St Microelectronics Rousset Fotodiodo operante in modalita' geiger con resistore di soppressione integrato e controllabile, schiera di fotodiodi e relativo procedimento di fabbricazione
IT1393781B1 (it) * 2009-04-23 2012-05-08 St Microelectronics Rousset Fotodiodo operante in modalita' geiger con resistore di soppressione integrato e controllabile ad effetto jfet, schiera di fotodiodi e relativo procedimento di fabbricazione
IT1399075B1 (it) * 2010-03-23 2013-04-05 St Microelectronics Srl Metodo di rilevazione di posizioni di fotoni che impingono su un fotodiodo a valanga geiger-mode, relativi fotodiodi a valanga geiger-mode e processo di fabbricazione
JP2012049289A (ja) * 2010-08-26 2012-03-08 Sony Corp 固体撮像装置とその製造方法、並びに電子機器
JP5935237B2 (ja) * 2011-03-24 2016-06-15 ソニー株式会社 固体撮像装置および電子機器
TW201405792A (zh) * 2012-07-30 2014-02-01 Sony Corp 固體攝像裝置、固體攝像裝置之製造方法及電子機器
JP2014127519A (ja) * 2012-12-25 2014-07-07 Sony Corp 固体撮像素子、及び、電子機器
JP2015153772A (ja) * 2014-02-10 2015-08-24 株式会社東芝 固体撮像装置
JP2016015430A (ja) * 2014-07-03 2016-01-28 ソニー株式会社 固体撮像素子および電子機器
JP2016162917A (ja) * 2015-03-03 2016-09-05 ソニー株式会社 固体撮像素子および電子機器
CN111682039B (zh) * 2016-09-23 2021-08-03 苹果公司 堆叠式背面照明spad阵列
EP3309847B1 (en) * 2016-10-13 2024-06-05 Canon Kabushiki Kaisha Photo-detection apparatus and photo-detection system
US10312275B2 (en) * 2017-04-25 2019-06-04 Semiconductor Components Industries, Llc Single-photon avalanche diode image sensor with photon counting and time-of-flight detection capabilities
KR20230170996A (ko) 2017-11-15 2023-12-19 소니 세미컨덕터 솔루션즈 가부시키가이샤 광검출 소자 및 그 제조 방법

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006068184A1 (ja) 2004-12-24 2006-06-29 Hamamatsu Photonics K.K. ホトダイオードアレイ
JP2006179828A (ja) 2004-12-24 2006-07-06 Hamamatsu Photonics Kk ホトダイオードアレイ
US20090121306A1 (en) 2004-12-24 2009-05-14 Yoshitaka Ishikawa Photodiode Array
US20100177223A1 (en) 2009-01-05 2010-07-15 Sony Corporation Solid-state imaging device and camera
JP2010157665A (ja) 2009-01-05 2010-07-15 Sony Corp 固体撮像素子、カメラ
US20110241149A1 (en) 2010-03-30 2011-10-06 Stmicroelectronics S.R.L. Geiger-mode avalanche photodiode with high signal-to-noise ratio, and corresponding manufacturing process
WO2012032353A2 (en) 2010-09-08 2012-03-15 The University Court Of The University Of Edinburgh Single photon avalanche diode for cmos circuits
US20130193546A1 (en) 2010-09-08 2013-08-01 The University Court Of The University Of Edinburg Single photon avalanche diode for cmos circuits
JP2015041746A (ja) 2013-08-23 2015-03-02 株式会社豊田中央研究所 シングルフォトンアバランシェダイオード
WO2017047422A1 (ja) 2015-09-17 2017-03-23 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、電子機器、及び、固体撮像素子の製造方法
US20180182789A1 (en) 2015-09-17 2018-06-28 Sony Semiconductor Solutions Corporation Solid-state image sensing device, electronic device, and method for manufacturing solid-state image sensing device

Also Published As

Publication number Publication date
US20220149090A1 (en) 2022-05-12
EP3553824B1 (en) 2022-07-20
US11264420B2 (en) 2022-03-01
WO2019098035A1 (ja) 2019-05-23
CN110050348B (zh) 2024-05-14
US20210183917A1 (en) 2021-06-17
CN110050348A (zh) 2019-07-23
KR102615816B1 (ko) 2023-12-21
US11791359B2 (en) 2023-10-17
KR20200083373A (ko) 2020-07-08
DE112018005850T5 (de) 2020-08-13
EP3553824A1 (en) 2019-10-16
EP3553824A4 (en) 2020-04-08
JPWO2019098035A1 (ja) 2020-10-01
KR20230170996A (ko) 2023-12-19

Similar Documents

Publication Publication Date Title
JP7242527B2 (ja) 光検出素子およびその製造方法
US7928478B2 (en) Image sensor with improved color crosstalk
US20160218138A1 (en) Solid-state image pickup device and method for manufacturing a solid-state image pickup device
US9806121B2 (en) Solid-state imaging device
TWI718760B (zh) Cmos圖像感測器及形成圖像感測器的方法
US20230197762A1 (en) Complementary metal-oxide-semiconductor image sensor and method of making
US20170200758A1 (en) Cmos image sensor and fabrication method thereof
KR20170068842A (ko) 이미지 센서 및 그 제조 방법
KR20170100225A (ko) 격리 구조물 및 이를 포함하는 이미지 센서
WO2023190406A1 (ja) 半導体装置、固体撮像装置
JP7199013B2 (ja) 光検出器
KR100819743B1 (ko) 3차원 구조의 다결정 화합물 반도체 이미지센서용 포토다이오드 및 그 제조 방법
KR20230021300A (ko) 후면조사 이미지센서에서의 spad 픽셀 구조
CN116799017A (zh) 具有防高光溢出结构的像素单元及图像传感器
CN116130499A (zh) 光感测单元及光感测装置
CN118263263A (zh) 光电传感器及其形成方法
JP2020161775A (ja) 光検出器
JP2013191595A (ja) 固体撮像装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210913

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220712

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220822

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221004

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221124

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230207

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230308

R150 Certificate of patent or registration of utility model

Ref document number: 7242527

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150